JP2000090676A

JP2000090676A - 不揮発性半導体記憶装置

Info

Publication number: JP2000090676A
Application number: JP25500898A
Authority: JP
Inventors: Hisakazu Kotani; 久和小谷; Makoto Kojima; 誠小島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-09-09
Filing date: 1998-09-09
Publication date: 2000-03-31

Abstract

(57)【要約】【課題】ブロック一括消去の不揮発メモリ（フラッシ
ュメモリ）とバイト単位で消去する不揮発メモリ（ＥＥ
ＰＲＯＭ）の混載化において、それぞれ独立にアレイを
構成しており、メモリセルに付随する回路、センスアン
プ、ロウデコーダが全く別に形成しているため、チップ
面積が大きくなるという課題がある。【解決手段】フラッシュメモリとＥＥＰＲＯＭを混載
化する際、階層化ビット線構成をとり、上位ビット線１
０２及びセンスアンプ１０７をフラッシュメモリ１００
とＥＥＰＲＯＭ１０１で共有化させる。フラッシュメモ
リ１００とＥＥＰＲＯＭ１０１でのセンスアンプ１０７
の共有化によって、チップ面積の縮小化が可能となり、
効率的にフラッシュメモリ１００とＥＥＰＲＯＭ１０１
とを同一チップ上に形成可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲートに情報
を記憶する不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】浮遊ゲートへの電荷の蓄積の有無によ
り、情報を記憶する不揮発性半導体メモリには、大きく
わけて２種類存在する。

【０００３】まず、図６に示される、メモリセルの情報
を一括して消去するフラッシュメモリである。図６にお
いて、１は浮遊ゲートと制御ゲートからなる不揮発性メ
モリセル、２は不揮発性メモリセル１の制御ゲートに接
続されるワード線、３はビット線、４はソース線であ
る。図６からわかるように、ワード線２とビット線３の
交点に、各不揮発性メモリセル１が独立に形成される
が、ソース線４は各不揮発性メモリセルに対して共通で
ある。不揮発性メモリセル１のデータを消去する際、ワ
ード線２とソース線４に高電圧を印加して行う。ソース
線４が各不揮発性メモリセル１で共通のため、一括して
データが消去される。尚、図６には図示していないが、
消去時は全ワード線に同一の電圧が印加される。一方、
読み出し、書き込みの時に独立して選択される。ソース
４が各不揮発性メモリセルで共通のため、メモリセルサ
イズを縮小しやすい。一般にメモリセル１個あたり１素
子で形成される。

【０００４】一方、もう一つのタイプとして、バイト単
位でメモリセルの情報を消去することが可能なバイト消
去型不揮発性半導体メモリがある（以下、ＥＥＰＲＯＭ
と称す）。図７において、５はＥＥＰＲＯＭメモリセル
である。図７に示されるように、１メモリセルあたり２
素子で構成され、具体的には、各ＥＥＰＲＯＭメモリセ
ル５に対して不揮発性メモリセル１と制御ゲート６から
形成される。

【０００５】また、ＥＥＰＲＯＭメモリセル５以外に
も、８ビット単位でデータを消去するため、メモリセル
８ビット毎に制御ゲート７が必要とされる。制御ゲート
７は、ロウデコーダＸＤＥＣの出力信号（ワード線）２
とコラムデコーダＹＤＥＣの出力信号８及び９により制
御されるものである。即ち、１本のワード線につながる
８ビットのみアクセスできるように、ロウデコーダ、コ
ラムデコーダで制御するものである。したがって、ロウ
デコーダＸＤＥＣの出力２は直接ＥＥＰＲＯＭメモリセ
ル５の制御ゲート６へ接続され、不揮発性メモリセル１
の制御ゲートには、制御ゲート７の出力信号１０が接続
される。

【０００６】図７の構成により、所望の８ビットだけが
ワード線２及びビット線３を介して読み出し、書込み、
消去が行われる。

【０００７】図６、図７から明らかなように、フラッシ
ュメモリとＥＥＰＲＯＭではそのセル構成は異なってい
る。フラッシュメモリは、あまり書き換えのないマイコ
ンのプログラムを格納するような用途に使われ、一方、
ＥＥＰＲＯＭは、書き換えの多いデータを格納する用途
に使われている。ともに携帯電話などにさかんに使われ
ている。

【０００８】

【発明が解決しようとする課題】近年、携帯電話の用途
に、実装面積の縮小化の目的でプログラム格納用のフラ
ッシュメモリと、データ格納用のＥＥＰＲＯＭとを同一
チップ上に混載させる要望が高まりつつある。この要望
に対してフラッシュメモリとＥＥＰＲＯＭとを同一チッ
プ上に混載した半導体記憶装置が提案されているが、単
に相異なる機能のメモリを混載しているに過ぎない。例
えば、特開平１０―１０７２３１号公報には、ブロック
単位でデータを消去するフラッシュメモリとバイト単位
で書き換え消去が可能なＥＥＰＲＯＭを混載してるが、
図８に示されるようにそれぞれのメモリアレイは互いに
独立しており、外部とのやり取りを行う主制御部におい
て、フラッシュメモリとＥＥＰＲＯＭの切り替えを行っ
ており、チップ全体のレイアウト、チップ面積の観点で
みれば必ずしも効率的な混載の仕方ではない。

【０００９】本発明は、上記課題に鑑みてなされたもの
であり、小面積でフラッシュメモリとＥＥＰＲＯＭを同
一基板に搭載した不揮発性半導体記憶装置を提供するこ
とである。

【００１０】

【課題を解決するための手段】この課題を解決するため
に、請求項１記載の発明では、第１の不揮発性メモリセ
ルを複数個有し、前記メモリセルを一括あるいはブロッ
ク単位で消去する第１のメモリセルアレイ領域と第２の
不揮発性メモリセルを複数個有し、前記メモリセルをバ
イト毎に消去する第２のメモリセルアレイ領域とから構
成され、前記第1のメモリセルアレイ領域から信号を読
み出すセンスアンプと前記第２のメモリセルアレイ領域
から信号を読み出すセンスアンプが同一である。また前
記第１の不揮発性メモリセルに接続される第1のビット
線は、第１のスイッチ素子を介して第２のビット線に接
続され、前記第２の不揮発性メモリセルに接続される第
３のビット線は、第２のスイッチ素子を介して前記第２
のビット線に接続され、前記第２のビット線は前記セン
スアンプに接続される構成をとる。

【００１１】この構成により、それぞれの異なったメモ
リセルを有するアレイに対して独立にセンスアンプを形
成する必要がないので、チップ面積が小さくなる。

【００１２】請求項３記載の発明では、前記第１のビッ
ト線の本数が前記第３のビット線の本数と同一か多い構
成をとる。

【００１３】この構成により、異なるメモリセルサイズ
のメモリセルアレイのサイズを同一にすることが可能で
あり、メモリセルアレイ全体に不必要な領域を生じるこ
となく、効率的なチップレイアウトが可能になる。

【００１４】請求項５記載の発明では、前記第１のビッ
ト線の本数と前記第３のビット線の本数の差によって生
じた領域に、前記第２の不揮発性メモリセルのソースに
接続される配線を、あるいは、前記第２の不揮発性メモ
リセルに接続されるスイッチ素子を、配置する構成をと
る。

【００１５】この構成により、ビット線の空き領域にソ
ース線や、スイッチ素子を配置することによって、読み
出しの安定動作や、余分なストレス電圧の防止を図るこ
とが可能である。

【００１６】請求項７記載の発明では、前記第２のビッ
ト線を所望の複数本毎にグループ化し、１グループ当た
りの第２のビット線の本数と同数本の第１の配線群を、
ワード線方向と平行に配置して、前記第１の配線群と複
数本の前記第３のビット線とを前記第２のスイッチ素子
を介して接続され、前記接続された第３のビット線がワ
ード線方向に連続して配置する構成をとる。

【００１７】この構成により、ワード線上の連続したＥ
ＥＰＲＯＭセルのデータを上位ビット線を介してアクセ
スすることが可能である。

【００１８】請求項９記載の発明では、前記第３のビッ
ト線に接続される前記第２のスイッチ素子のゲート信号
配線が前記第１のビット線と平行に配置される構成をと
る。

【００１９】この構成により、ＥＥＰＲＯＭセルのスイ
ッチ素子領域を小面積で構成することが可能である。

【００２０】請求項１０記載の発明では、前記第１のメ
モリセルアレイ領域と前記第２のメモリセルアレイ領域
からなるメモリアレイブロックの複数個ある入出力デー
タ信号のビット順に、前記第２のビット線を配置して、
隣り合う前記第２のビット線が前記入出力データ線の同
一ビットに対応しない構成をとる。

【００２１】この構成により、ＥＥＰＲＯＭセルのスイ
ッチ素子領域を小面積で構成することが可能である。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図５を用いて説明する。

【００２３】（実施の形態１）図１は、本発明の実施の
形態１に係る不揮発性半導体記憶装置のメモリセルアレ
イ構成図を示す。同図においてＭＣＦはフラッシュメモ
リのメモリセル（第１の不揮発性メモリセル）、ＭＣＥ
はＥＥＰＲＯＭのメモリセル（第２の不揮発性メモリセ
ル）、１００はフラッシュメモリセルアレイ、１０１が
ＥＥＰＲＯＭメモリセルアレイ、１０２は上位ビット線
（第２のビット線）、１０３はフラッシュメモリセルに
接続される下位ビット線（第１のビット線）、１０４は
ＥＥＰＲＯＭに接続される下位ビット線（第３のビット
線）、１０５は下位ビット線１０３と上位ビット線１０
２を接続するフラッシュアレイ１００内のスイッチ素子
（第１のスイッチ素子）、１０６は下位ビット線１０４
と上位ビット線１０２を接続するＥＥＰＲＯＭアレイ１
０１内のスイッチ素子（第２のスイッチ素子）、１０７
はセンスアンプ、１０８はロウデコーダ、１０９は共通
データ線である。

【００２４】尚、フラッシュメモリセルＭＣＦの構成は
例えば図６の不揮発性メモリセル１と同一で構わない。
ＥＥＰＲＯＭメモリセルＭＣＥの構成は、例えば、図７
のＥＥＰＲＯＭメモリセル５から構成されるメモリセル
で構わない。

【００２５】図１が示すように、上位ビット線１０２
は、フラッシュメモリセルアレイ１００とＥＥＰＲＯＭ
アレイ１０１の両方に接続され、上位ビット線１０２の
他端はセンスアンプ１０７に接続される。すなわち、上
位ビット線１０２を介して双方のメモリセルに対してア
クセスすることが可能となっている。具体的には、フラ
ッシュメモリアレイ１００の外部からデータをアクセス
（読み出す）する際には、ロウデコーダ１０８でワード
線２を選択して、メモリセルＭＣＦからビット線１０
３、スイッチ素子１０５、センスアンプ１０７、共通デ
ータ線１０９を介して、外部にフラッシュメモリセルＭ
ＣＦのデータを読み出すことが可能であり、一方、ＥＥ
ＰＲＯＭ１０１の外部からデータをアクセス（読み出
す）する際には、ロウデコーダ１０８でワード線２を選
択して、メモリセルＭＣＥからビット線１０４、スイッ
チ素子１０６、センスアンプ１０７、共通データ線１０
９を介して、外部にフラッシュメモリセルＭＣＦのデー
タを読み出すことが可能である。

【００２６】センスアンプ１０７はビット線のサイズに
依存するため、異なったメモリセルサイズからなるメモ
リセルを同一基板上に形成する時は、従来例図８に示す
ようにそれぞれ独立にセンスアンプ（図８の第１、第２
の副制御部）を形成していたが、本発明によれば、セン
スアンプ１０７は上位ビット線１０２に接続されている
ので、不揮発性メモリセルＭＣＦ、ＭＣＥに接続される
ビット線１０３、１０４のサイズには依存しない。した
がって、異なったメモリセルに対してセンスアンプ１０
７を共用することが可能となる。即ち、フラッシュメモ
リアレイ１００に対するセンスアンプ１０７、或いは、
ＥＥＰＲＯＭメモリセルアレイ１０１に対するセンスア
ンプ１０７のいずれか一方が不要となるので、メモリア
レイ全体としてのチップ面積が小さくなる。

【００２７】以上本実施の形態によれば、それぞれの異
なったメモリセルを有するアレイに対して独立にセンス
アンプを形成する必要がないので、チップ面積を縮小化
できる。

【００２８】図２は、本発明の実施の形態１に係る不揮
発性半導体記憶装置のメモリセルアレイ構成図である。
図２は図１のフラッシュメモリアレイ１００とＥＥＰＲ
ＯＭ１０１の内部構成を示す。

【００２９】従来例で述べたように、一般にフラッシュ
メモリセルＭＣＦのセルサイズは、1素子でメモリセル
を構成しているため、１セル２素子で構成されるＥＥＰ
ＲＯＭメモリセルＭＣＥのセルサイズよりも小さい。し
たがって、フラッシュメモリとＥＥＰＲＯＭを同一基板
に混載する際、ビット線方向に同一数のメモリセルを配
置しようとすると、セルサイズの差から、フラッシュと
ＥＥＰＲＯＭで同じメモリアレイサイズにならない。双
方でアレイのサイズが異なると、ＥＥＰＲＯＭアレイの
方が大きくなり、フラッシュメモリアレイの領域に空き
領域が生じる。また、このようなアンバランスなレイア
ウト形状になると、フラッシュメモリとＥＥＰＲＯＭで
センスアンプを共有させることも困難である。

【００３０】そこで本発明の第１の実施の形態では、図
２に示すように、フラッシュメモリアレイ１００内のフ
ラッシュメモリセルＭＣＦの数とＥＥＰＲＯＭアレイ１
０１内のメモリセルＭＣＥの数を異ならせる。図２の例
では、フラッシュメモリアレイ１００内はフラッシュメ
モリセルＭＣＦが８セル、ＥＥＰＲＯＭアレイ１０１内
では、ＥＥＰＲＯＭセルＭＣＥが４セル配置される。こ
の方法によって、フラッシュメモリセルアレイ１００と
ＥＥＰＲＯＭセルアレイ１０１のアレイサイズ（ビット
線方向のサイズ）を同一にする。このように双方のメモ
リセルアレイのサイズを同一にすることによって、即ち
バランスのとれたレイアウト形状にすることによって、
センスアンプ１０７（図１）を共用することが可能にな
る。

【００３１】ここで、図２ではフラッシュメモリセルＭ
ＣＦのビット線１０３が８本、ＥＥＰＲＯＭセルＭＣＥ
のビット線１０４が４本の例を示したが、他の本数でも
よいことは言うまでもない。

【００３２】以上、本実施の形態によれば、異なるメモ
リセルサイズのメモリセルアレイのサイズを同一にする
ことが可能であり、メモリセルアレイ全体に不必要な領
域を生じることなく、効率的なチップレイアウトが可能
になる。

【００３３】また、図２において、２０１はフラッシュ
セルアレイ１００内のビット線１０３とＥＥＰＲＯＭセ
ルアレイ内のビット線１０４との本数の差によって生じ
たレイアウト空白領域である。このレイアウト空白領域
２０１に、ＥＥＰＲＯＭセルＭＣＥに接続されるスイッ
チ素子２０２を挿入する。

【００３４】従来例で述べたように、ＥＥＰＲＯＭセル
ＭＣＥは、バイト単位でアクセスする必要があるため、
フラッシュメモリセルと異なり、余分なスイッチ素子が
必要とされる。例えば、図７で示したように、ＥＥＰＲ
ＯＭセル５の制御ゲート６と不揮発性メモリセル１のゲ
ートの信号を分離するために、具体的には、消去時選択
されたワード線２の電圧による、非選択のメモリセルへ
の余分なストレス電圧がかかるのを防止するため（非選
択メモリセルのワード線に高電圧が印加されることによ
り、データが誤消去される）、スイッチ素子７をワード
線２に対して挿入している。８ビット単位で必要とされ
るスイッチ素子７を、図２のレイアウト空白領域２０１
に配置すれば、効率的なレイアウトで、非選択メモリセ
ルへのストレスを防止することが可能である。

【００３５】図２では、スイッチ素子２０２の例として
従来例の図７で示した制御ゲート７を挿入する例を示し
たが、別の機能のスイッチ素子を配置しても構わない。

【００３６】さらに他の例として、図示していないが、
ＥＥＰＲＯＭセルＭＣＥに接続される配線２０３をソ
ースに接続して、スイッチ素子２０２を介さずにレイア
ウト空白領域２０１に配置してもかまわない。一般に不
揮発性メモリセルからデータを読み出す場合、ビット線
に充電された電荷をソース線を介して接地線に放電す
る。このため、ソース線の抵抗が高いと、ビット線の電
位が降下するのに時間がかかる。即ち、読み出し速度が
遅くなったり、最悪の場合には誤動作を生じる。したが
って、ソース線の抵抗を下げることは重要である。

【００３７】すなわち、ビット線１０３のうち、所望の
数ごとにレイアウト空白領域２０１をつくり、その領域
にソース線２０２を配置すれば、従来のワード線２の方
向に配置したソース線２０２に対して、結果的に電源線
の強化になるので、外部から見たソース線の抵抗を下げ
ることが可能になり、安定した読み出し動作が可能とな
る。

【００３８】以上、本実施の形態によれば、ビット線の
レイアウト空白領域２０１にソース線２０３やスイッチ
素子２０２を配置することによって、読み出しの安定動
作や、余分なストレスの防止を図ることが可能である。

【００３９】（実施の形態２）図３は、本発明の実施の
形態２に係る不揮発性半導体記憶装置のメモリセルアレ
イ構成図である。図３は図１のフラッシュメモリアレイ
１００とＥＥＰＲＯＭ１０１の内部構成を示す。

【００４０】図３において、３０１はフラッシュメモリ
アレイ領域１００内のスイッチ素子１０５の制御信号、
３０２はＥＥＰＲＯＭアレイ領域１０１内のスイッチ素
子１０６の制御信号である。

【００４１】従来例で述べたように、フラッシュメモリ
においては、図６に示すように消去は一括して行われる
ため、外部からアクセスする８ビットが必ずしもワード
線上で連続する必要がない。ところが、ＥＥＰＲＯＭア
レイは８ビット単位でデータを消去するため、図７に示
すように外部からアクセスする８ビットがワード線上で
連続して配置される。即ち、ＥＥＰＲＯＭアレイではワ
ード線上の連続するビットが外部のビットに対応する必
要がある。

【００４２】そこで本発明の実施の形態２では、図３に
示すように、フラッシュメモリアレイ領域１００では、
上位ビット線１０２に対して、制御信号３０１により制
御されるスイッチ素子１０５を介して、８個のフラッシ
ュメモリセルＭＣＦに接続する構成をとり、一方、ＥＥ
ＰＲＯＭアレイ領域１０１では、上位ビット線１０２に
対して、制御信号３０２により制御されるスイッチ素子
１０６を介して、複数個のＥＥＰＲＯＭセルＭＣＥに接
続されるが（図３上のＭ１とＭ５）、ワード線２上に、
上位ビット線１０２に接続されるメモリセルＭＣＥが連
続して配置されない（図３上、Ｍ１、Ｍ２、Ｍ３、Ｍ
４、Ｍ５が連続して配置される）。

【００４３】さらに図３には、８本の上位ビット線１０
２（ＭＢＬ０〜ＭＢＬ７）が示されている。フラッシュ
メモリアレイ領域１００内では、１本の上位ビット線１
０２に対して８個のフラッシュメモリセルＭＣＦが接続
されている。ワード線２上には、前記の８セルが連続し
て配置される。一方、ＥＥＰＲＯＭアレイ領域１０１に
おいては、ＥＥＰＲＯＭセルＭＣＥに接続される下位ビ
ット線１０４（ＳＢＬ００〜ＳＢＬ０３）はスイッチ素
子１０６を介して、フラッシュメモリのように１本の上
位ビット線１０２に接続されるのではなく、４本の上位
ビット線１０２（ＭＢＬ０〜ＭＢＬ３）に接続する。こ
のように接続するために、フラッシュメモリアレイ領域
１００とは異なり、新たに、図３上のＩＯＢのように、
上位ビット線１０２をワード線２に対して平行に配置し
た。こうすることによって、ワード線２上に連続する８
ビットのＥＥＰＲＯＭセルＭＣＥから上位ビット線１０
２を介して図示していない外部のＩ／Ｏに対応すること
が可能になる。

【００４４】次に制御信号３０１、３０２について説明
する。まずフラッシュ領域１００については、１本の上
位ビット線１０２に対して８本の下位ビット線１０３が
接続されているため、スイッチ素子１０５によって、８
本のうち１本を選択する。この選択の制御は制御信号線
３０１によって行われる。制御信号線３０１はワード線
２に平行に配置される。

【００４５】一方、ＥＥＰＲＯＭアレイ領域１０１につ
いては、ワード線２上に連続して配置されるＥＥＰＲＯ
ＭセルＭＣＥに対するスイッチ素子１０６が制御信号３
０２によって選択される。図３においては、連続した８
つのスイッチ素子１０６が選択される。制御信号３０２
は上位ビット線１０２に対し平行に配置する。通常アレ
イを形成する場合、上位ビット線１０２の本数は、メモ
リアレイサイズに依存するが、メガビットクラスのアレ
イの場合、２５６本から１０２４本あることが想定され
る。上位ビット線１０２に対してＥＥＰＲＯＭセルＭＣ
Ｅの下位ビット線１０４が４本とすると、下位ビット線
の数は１０２４本から４０９６本になる。これを８ビッ
ト毎に束ねるとスイッチ素子１０６の制御信号３０２の
総数は、１２８本から５１２本となる。このため、フラ
ッシュメモリ領域１００のように制御信号３０２をワー
ド線２に対して平行に配置すると、スイッチ素子１０６
の領域が膨大になり、チップ面積が著しく大きくなる。
しかし本発明によれば、上位ビット線１０２と平行に配
置するのでスイッチ領域１０６の面積は、スイッチ素子
の幅と制御信号の配線１本分だけ占めるに過ぎない。

【００４６】尚、制御信号配線３０２の配線層は、上位
ビット線１０２と同一にするが、実施の形態１で述べた
ように、ＥＥＰＲＯＭアレイのレイアウト空白領域２０
１を利用して下位ビット線１０４と同一の配線層を使用
しても構わない。

【００４７】以上、本実施の形態によれば、ＥＥＰＲＯ
Ｍアレイのスイッチ素子領域を小面積で構成することが
可能である。

【００４８】次に、上位ビット線１０２と図３に図示し
ていないセンスアンプ、及び、外部Ｉ／Ｏ線との関係の
例を図４において説明する。図４の例では、外部Ｉ／Ｏ
線が８ビット（Ｉ／Ｏ０〜Ｉ／Ｏ７）、センスアンプ１
０７が１６個、上位ビット線１０２がそれぞれのＩ／Ｏ
に対して２本、即ち、１６本あり、さらに、各上位ビッ
ト線１０２に対して、ＥＥＰＲＯＭアレイ領域１０１内
の下位ビット線１０４が４本ずつある場合、即ち合計６
４本ある場合を示している。

【００４９】通常、センスアンプ１０７からＩ／Ｏの間
の配線領域を簡便化するために、即ち、センスアンプ１
０７、Ｉ／Ｏ選択スイッチ素子４０１、Ｉ／Ｏの間の接
続関係を簡便化するため、外部Ｉ／Ｏ毎に上位ビット線
１０２を形成する。図４の例では、上位ビット線１０２
の上から順番にＩ／Ｏ０に対応したＭＢＬ００、ＭＢＬ
０１、Ｉ／Ｏ１に対応したＭＢＬ１０、ＭＢＬ１１、Ｉ
／Ｏ２に対応したＭＢＬ２０、ＭＢＬ２１、Ｉ／Ｏ３に
対応したＭＢＬ３０、ＭＢＬ３１が存在する。ここでＩ
／Ｏ０においてＭＢＬ００とＭＢＬ０１の選択は、制御
信号４０２により制御されるスイッチ素子４０１で行わ
れる。さらに、ＭＢＬ００には下位ビット線ＳＢＬ０
０、ＳＢＬ２０、ＳＢＬ４０、ＳＢＬ６０がスイッチ素
子１０６を介して接続される。図３と図４を対応させる
と、例えば、図３のＭＢＬ０〜ＭＢＬ３は、図４のＭＢ
Ｌ００、ＭＢＬ１０、ＭＢＬ２０、ＭＢＬ３０に対応す
る。即ち、図３を基本構成として上位ビット線、下位ビ
ット線の数が増加しても図４と同様に構成できる。図３
では、ワード線２の方向に上位ビット線群ＩＯＢは８本
でよかったが、図４の例では、各Ｉ／Ｏに対して上位ビ
ット線が２本になったため、図４に図示していないワー
ド線の方向の上位ビット線群ＩＯＣは１６本になる。こ
れは、隣接する上位ビット線１０２のうち例えばＭＢＬ
００、ＭＢＬ１０のショートを防止するためである。

【００５０】尚、本図ではビット線１本に対してセンス
アンプ１個を対応させたが、上位ビット線２本に対して
センスアンプ１個を対応させる形、即ち、差動形式にし
てもよい。

【００５１】以上、本実施の形態によれば、ワード線上
の連続したＥＥＰＲＯＭセルのデータを上位ビット線を
介してアクセスすることが可能である。

【００５２】図５は、図４と同様に、ＥＥＰＲＯＭ領域
１０１内の下位ビット線１０４と上位ビット線１０２、
センスアンプ１０７、Ｉ／Ｏ選択スイッチ４０１、外部
Ｉ／Ｏ０〜Ｉ／Ｏ７の関係を示すものである。図４との
差は、上位ビット線１０２の順序を変えたことである。
図４の例では、上位ビット線１０２の上から順番にＩ／
Ｏ０に対応して２本（ＭＢＬ００、ＭＢＬ０１）、Ｉ／
Ｏ１に対応して２本（ＭＢＬ１０、ＭＢＬ１１）、Ｉ／
Ｏ２に対応して２本（ＭＢＬ２０、ＭＢＬ２１）、Ｉ／
Ｏ３に対応して２本（ＭＢＬ３０、ＭＢＬ３１）と配置
したが、図５では、上位ビット線１０２の上から順番に
Ｉ／Ｏ０〜Ｉ／Ｏ７に対応させて８本（ＭＢＬ００〜０
７）、さらにＩ／Ｏ０〜Ｉ／Ｏ７に対応させて８本（Ｍ
ＢＬ１０〜１７）配置させる。このように上位ビット線
１０２を配置すれば、上位ビット線１０２の上半分（Ｍ
ＢＬ００〜ＭＢＬ０７）に対してＥＥＰＲＯＭアレイ領
域１０１内の下位ビット線１０４の上半分すべて接続す
ることが可能である。即ち、ワード線２の方向に配置す
る上位ビット線群ＩＯＤの本数が、図４とは違い８本で
可能となる。このように、上位ビット線１０２の配置方
法を上から順番に外部Ｉ／Ｏのビットの順番にして、そ
れを繰り返せば、上位ビット線１０２とＥＥＰＲＯＭア
レイ領域の下位ビット線１０４との接続が少ない配線領
域で形成することが可能である。

【００５３】以上、本実施の形態によれば、ＥＥＰＲＯ
Ｍセルアレイのスイッチ素子領域を小面積で構成するこ
とが可能である。

【００５４】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、それぞれの異なったメモリセルを有するア
レイに対して独立にセンスアンプを形成する必要がない
ので、チップ面積が小さくなる、という効果を有する。

【００５５】請求項３記載の発明によれば、異なるメモ
リセルサイズのメモリセルアレイのサイズを同一にする
ことが可能であり、メモリセルアレイ全体に不必要な領
域を生じることなく、効率的なチップレイアウトが可能
になる、という効果を有する。

【００５６】請求項５記載の発明によれば、ビット線の
空き領域にソース線や、スイッチ素子を配置することに
よって、読み出しの安定動作や、余分なストレスの防止
を図ることが可能である、という効果を有する。

【００５７】請求項７記載の発明によれば、ワード線上
の連続したＥＥＰＲＯＭセルのデータを上位ビット線を
介してアクセスすることが可能である、という効果を有
する。

【００５８】請求項９、１０記載の発明によれば、ＥＥ
ＰＲＯＭセルのスイッチ素子領域を小面積で構成するこ
とが可能である、という効果を有する。

【図面の簡単な説明】

【図１】本発明の第１実施の形態に係るメモリアレイ構
成図

【図２】本発明の第１実施の形態に係るメモリアレイ構
成図

【図３】本発明の第２実施の形態に係るメモリアレイ構
成図

【図４】本発明の第２実施の形態に係るメモリアレイ構
成図

【図５】本発明の第２実施の形態に係るメモリアレイ構
成図

【図６】従来のフラッシュメモリアレイ構成図

【図７】従来のＥＥＰＲＯＭメモリアレイ構成図

【図８】従来のフラッシュ−ＥＥＰＲＯＭ混載メモリア
レイ構成図

【符号の説明】

１不揮発性メモリセル２ワード線３ビット線４ソース線５ＥＥＰＲＯＭメモリセル６ＥＥＰＲＯＭメモリセル内の制御ゲート７制御ゲート８，９コラムデコード出力信号１０ＥＥＰＲＯＭセル用ロウデコーダ信号１００フラッシュメモリアレイ領域１０１ＥＥＰＲＯＭメモリアレイ領域１０２上位ビット線１０３フラッシュメモリの下位ビット線１０４ＥＥＰＲＯＭメモリの下位ビット線１０５フラッシュメモリ内のスイッチ素子１０６ＥＥＰＲＯＭメモリ内のスイッチ素子１０７センスアンプ１０８ロウデコーダ１０９共通データ線２０１ＥＥＰＲＯＭ内のレイアウト空白領域２０２ＥＥＰＲＯＭメモリ内の他のスイッチ素子２０３ＥＥＰＲＯＭメモリアレイ内のソース線３０１フラッシュメモリ内のスイッチ素子制御信号線３０２ＥＥＰＲＯＭメモリアレイ内のスイッチ素子制
御信号線４０１Ｉ／Ｏ選択スイッチ素子４０２Ｉ／Ｏ選択スイッチ素子制御信号線

フロントページの続きＦターム(参考） 5B025 AA03 AB01 AC01 AD02 AD06 AE08 5F001 AA01 AB02 AC02 AD12 AD51 AE02 AE03 AE08 AG40 5F083 EP02 EP22 ER14 ER16 ER22 ER23 GA09 LA03 LA05 LA10 LA12 LA16 LA17 LA18 LA20 ZA14

Claims

【特許請求の範囲】

【請求項１】制御ゲート及び浮遊ゲートを具備してなる
第１の不揮発性メモリセルを複数個有し、前記第１の不
揮発性メモリセルを一括あるいはブロック単位で消去す
る第１のメモリセルアレイ領域と、制御ゲート及び浮遊ゲートを具備してなる第２の不揮発
性メモリセルを複数個有し、前記第２の不揮発性メモリ
セルをバイト毎に消去する第２のメモリセルアレイ領域
とが同一基板上に構成され、前記第1のメモリセルアレイ領域から信号を読み出すセ
ンスアンプと前記第２のメモリセルアレイ領域から信号
を読み出すセンスアンプが同一であることを特徴とする
不揮発性半導体記憶装置。
【請求項２】前記第１の不揮発性メモリセルに接続され
る第１のビット線は、第１のスイッチ素子を介して第２
のビット線に接続され、前記第２の不揮発性メモリセルに接続される第３のビッ
ト線は、第２のスイッチ素子を介して前記第２のビット
線に接続され、前記第２のビット線は前記センスアンプに接続されるこ
とを特徴とする請求項１記載の不揮発性半導体記憶装
置。
【請求項３】前記第１の不揮発性メモリセルのメモリセ
ルサイズは、前記第２の不揮発性メモリセルのメモリセ
ルサイズと同一か小さいことを特徴とする請求項１記載
の不揮発性半導体記憶装置。
【請求項４】第１のビット線と第３のビット線が同一の
方向になるように、第１のメモリセルアレイ領域と第２
のメモリセルアレイ領域を配置し、第１のビット線のビ
ット線方向における本数が第３のビット線のビット線方
向における本数と同一か多いことを特徴とする請求項２
記載の不揮発性半導体記憶装置。
【請求項５】第１のビット線と第３のビット線が同一の
方向になるように、第１のメモリセルアレイ領域と第２
のメモリセルアレイ領域を配置し、第１のビット線の本
数と第３のビット線の本数を異ならせ、前記第１のビッ
ト線と前記第３のビット線の本数の差によって生じた領
域に、複数個の第２の不揮発性メモリセルのソースに接
続される配線を、配置することを特徴とする請求項２記
載の不揮発性半導体記憶装置。
【請求項６】第１のビット線の本数と第３のビット線の
本数の差によって生じた領域に、第２の不揮発性メモリ
セルに接続される第３のスイッチ素子を配置することを
特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項７】１本の第２のビット線に対して、複数個の
第１のスイッチ素子を介して、第1のビット線が複数本
接続され、前記複数本の第1のビット線は、第１の不揮
発性メモリセルの制御ゲートに接続される第１のワード
線の方向に直交して連続して配置され、一方、前記１本の第２のビット線に対して、複数個の第
２のスイッチ素子を介して第３のビット線が複数本接続
され、前記複数本の第２のビット線は、第２の不揮発性
メモリセルの制御ゲートに接続される第２のワード線の
方向に直交して分散して配置されることを特徴とする請
求項２記載の不揮発性半導体記憶装置。
【請求項８】第２のビット線を所望の複数本毎にグルー
プ化し、１グループ当たりの第２のビット線の本数と同
じ本数の第１の配線群を、第２のワード線の方向と平行
に配置して、前記第1の配線群と複数本の第３のビット
線とを第２のスイッチ素子を介して接続され、前記接続
された第３のビット線が第２のワード線方向に連続して
配置されることを特徴とする請求項７記載の不揮発性半
導体記憶装置。
【請求項９】第３のビット線に接続される第２のスイッ
チ素子のゲート信号配線が第２のビット線と平行に配置
されることを特徴とする請求項７記載の不揮発性半導体
記憶装置。
【請求項１０】第１のメモリセルアレイ領域と第２のメ
モリセルアレイ領域からなるメモリアレイブロックの複
数個ある入出力データ信号のビット順に、第２のビット
線を配置して、隣り合う前記第２のビット線が前記入出
力データ線の同一ビットに対応しないことを特徴とする
請求項７記載の不揮発性半導体記憶装置。