JP2002313964A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 ディスターブを回避しながらも、選択ゲート
領域を要せずに高集積化と低電圧駆動とが可能な不揮発
性半導体装置を提供すること。 【解決手段】 不揮発性半導体記憶装置は、ワードゲー
トとコントロールゲートにより制御される第１，第２の
ＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモ
リセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複
数配列してなるメモリセルアレイ領域を有する。メモリ
セルアレイ領域は、第２の方向Ｂで分割され、第１の方
向Ａを長手方向とする複数のセクタ０，１，…を有す
る。複数のセクタ０，１，…の各々は、第１の方向Ａに
沿った複数の各列にそれぞれ配列された複数のメモリセ
ル１００を有する。コントロールゲート駆動部は、複数
のセクタ０，１の各一つにそれぞれ対応する複数のコン
トロールゲートドライバ３００，３０１を有する。この
コントロールゲートドライバ３００，３０１の各々は、
対応する一つのセクタ領域第１，第２のコントロールゲ
ートの電位を、他のセクタ領域とは独立して設定する。
領域を要せずに高集積化と低電圧駆動とが可能な不揮発
性半導体装置を提供すること。 【解決手段】 不揮発性半導体記憶装置は、ワードゲー
トとコントロールゲートにより制御される第１，第２の
ＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモ
リセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複
数配列してなるメモリセルアレイ領域を有する。メモリ
セルアレイ領域は、第２の方向Ｂで分割され、第１の方
向Ａを長手方向とする複数のセクタ０，１，…を有す
る。複数のセクタ０，１，…の各々は、第１の方向Ａに
沿った複数の各列にそれぞれ配列された複数のメモリセ
ル１００を有する。コントロールゲート駆動部は、複数
のセクタ０，１の各一つにそれぞれ対応する複数のコン
トロールゲートドライバ３００，３０１を有する。この
コントロールゲートドライバ３００，３０１の各々は、
対応する一つのセクタ領域第１，第２のコントロールゲ
ートの電位を、他のセクタ領域とは独立して設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、１つのワードゲー
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたメモリセルにて構成され
る不揮発性半導体記憶装置に関する。
トと、２つのコントロールゲートにより制御される２つ
の不揮発性メモリ素子を備えたメモリセルにて構成され
る不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】不揮発性半導体装置として、チャネルとゲ
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxide-Semiconductorまたは-substrate）
型が知られている。
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxide-Semiconductorまたは-substrate）
型が知られている。
【０００３】このＭＯＮＯＳ型不揮発性半導体記憶装置
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリセル）を備えた
ツインＭＯＮＯＳフラッシュメモリセルが開示されてい
る。すなわち、１つのフラッシュメモリセルが、電荷の
トラップサイトを２つ有している。
は、文献（Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123）
に開示されている。この文献には、１つのワードゲート
と、２つのコントロールゲートにより制御される２つの
不揮発性メモリ素子（ＭＯＮＯＳメモリセル）を備えた
ツインＭＯＮＯＳフラッシュメモリセルが開示されてい
る。すなわち、１つのフラッシュメモリセルが、電荷の
トラップサイトを２つ有している。
【０００４】このような構造を有する複数のツインＭＯ
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
ＮＯＳフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
【０００５】
【発明が解決しようとする課題】このツインＭＯＮＯＳ
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のメモリセルを駆動するに際し
て、異なるコントロールゲートであっても同じ電位に設
定する場合には、これらの線を共通接続することができ
る。
フラッシュメモリセルを駆動するには、２本のビット線
と、１本のワード線と、２本のコントロールゲート線と
を要する。ただし、多数のメモリセルを駆動するに際し
て、異なるコントロールゲートであっても同じ電位に設
定する場合には、これらの線を共通接続することができ
る。
【０００６】ここで、フラッシュメモリの動作には、デ
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、８ビットまたは１６
ビットの選択セルにて同時に実施されるが、データの消
去はさらに広い範囲で同時に実施できる。
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、８ビットまたは１６
ビットの選択セルにて同時に実施されるが、データの消
去はさらに広い範囲で同時に実施できる。
【０００７】ここで、この種の不揮発性メモリでは、デ
ータのディスターブが課題となっている。データのディ
ススターブとは、選択セルのコントロールゲート線及び
ビット線に高電位を印加してプログラム又は消去すると
きに、共用される配線によって非選択セクタ領域内のセ
ルにも高電位が印加され、プログラム又は消去の度にそ
の状態が繰り返されることでプログラム又は消去され
て、非選択セルのデータがディスターブされることを言
う。
ータのディスターブが課題となっている。データのディ
ススターブとは、選択セルのコントロールゲート線及び
ビット線に高電位を印加してプログラム又は消去すると
きに、共用される配線によって非選択セクタ領域内のセ
ルにも高電位が印加され、プログラム又は消去の度にそ
の状態が繰り返されることでプログラム又は消去され
て、非選択セルのデータがディスターブされることを言
う。
【０００８】このような事態を防止するには、選択ゲー
ト回路を設けて、選択セクタのセルにのみ高電位が印加
され、非選択セクタのセルには高電位が印加されないよ
うにすることができる。
ト回路を設けて、選択セクタのセルにのみ高電位が印加
され、非選択セクタのセルには高電位が印加されないよ
うにすることができる。
【０００９】しかし、このようにすると、選択ゲート回
路のために面積を占有され、メモリセルの高集積化が妨
げられる。さらには、選択ゲートにて電圧降下が生ずる
と、プログラム又は消去時に選択セクタのセルに高電位
を供給するために、電圧降下分を上乗せして供給する必
要がある。結果的に、低電圧駆動が妨げられ、特に携帯
機器のように低消費電力化が求められる機器には不適合
となる。
路のために面積を占有され、メモリセルの高集積化が妨
げられる。さらには、選択ゲートにて電圧降下が生ずる
と、プログラム又は消去時に選択セクタのセルに高電位
を供給するために、電圧降下分を上乗せして供給する必
要がある。結果的に、低電圧駆動が妨げられ、特に携帯
機器のように低消費電力化が求められる機器には不適合
となる。
【００１０】そこで、本発明は、選択セルでのプログラ
ム又は消去時に非選択セクタのセルにてデータがディス
ターブされることを回避しながら、しかも選択ゲート回
路を要せずに高集積化が可能な不揮発性半導体記憶装置
を提供することにある。
ム又は消去時に非選択セクタのセルにてデータがディス
ターブされることを回避しながら、しかも選択ゲート回
路を要せずに高集積化が可能な不揮発性半導体記憶装置
を提供することにある。
【００１１】本発明の他の目的は、選択ゲート回路を不
要とすることで電圧降下を回避して、消費電力を低減す
ることができる不揮発性半導体装置を提供することにあ
る。
要とすることで電圧降下を回避して、消費電力を低減す
ることができる不揮発性半導体装置を提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明の一態様に係る不
揮発性半導体記憶装置は、１つのワードゲートと、２つ
のコントロールゲートにより制御される２つの不揮発性
メモリ素子を有するメモリセルを、相交差する第１及び
第２の方向にそれぞれ複数配列してなるメモリセルアレ
イ領域を有する。不揮発性半導体記憶装置はさらに、メ
モリセルアレイ領域内の複数のメモリセルの各々の第
１，第２のコントロールゲートを駆動するコントロール
ゲート駆動部を有する。
揮発性半導体記憶装置は、１つのワードゲートと、２つ
のコントロールゲートにより制御される２つの不揮発性
メモリ素子を有するメモリセルを、相交差する第１及び
第２の方向にそれぞれ複数配列してなるメモリセルアレ
イ領域を有する。不揮発性半導体記憶装置はさらに、メ
モリセルアレイ領域内の複数のメモリセルの各々の第
１，第２のコントロールゲートを駆動するコントロール
ゲート駆動部を有する。
【００１３】メモリセルアレイ領域は、第２の方向で分
割された複数のセクタ領域を有する。この複数のセクタ
領域の各々は、第１の方向に沿った複数の各列にそれぞ
れ配列された複数のメモリセルを有する。
割された複数のセクタ領域を有する。この複数のセクタ
領域の各々は、第１の方向に沿った複数の各列にそれぞ
れ配列された複数のメモリセルを有する。
【００１４】コントロールゲート駆動部は、複数のセク
タ領域の各一つにそれぞれ対応する複数のコントロール
ゲートドライバを有する。そして、複数のコントロール
ゲートドライバの各々は、対応する一つのセクタ領域内
の第１，第２のコントロールゲートの電位を、他のセク
タ領域とは独立して設定可能である。
タ領域の各一つにそれぞれ対応する複数のコントロール
ゲートドライバを有する。そして、複数のコントロール
ゲートドライバの各々は、対応する一つのセクタ領域内
の第１，第２のコントロールゲートの電位を、他のセク
タ領域とは独立して設定可能である。
【００１５】この構成により、ある一つのセクタ領域内
の選択セルについてプログラムする際には、そのセクタ
領域内のメモリセル（選択セル及び非選択セル）のコン
トロールゲート電位のみを、対応するコントロールゲー
トドライバによってプログラム又は消去電位とできる。
他のセクタ領域では、それに対応するコントロールゲー
トドライバによって、プログラム又は消去電位以外の電
位に設定できるので、非選択のセクタ領域内のセルにて
データがディスターブされることがない。しかもこのこ
とは、選択ゲート回路を用いずに達成できるため、メモ
リセルを高集積化することができる。また、選択ゲート
回路での電圧降下も生じないので、低電圧駆動が可能と
なり、特に携帯機器のメモリとして有効に利用できる。
の選択セルについてプログラムする際には、そのセクタ
領域内のメモリセル（選択セル及び非選択セル）のコン
トロールゲート電位のみを、対応するコントロールゲー
トドライバによってプログラム又は消去電位とできる。
他のセクタ領域では、それに対応するコントロールゲー
トドライバによって、プログラム又は消去電位以外の電
位に設定できるので、非選択のセクタ領域内のセルにて
データがディスターブされることがない。しかもこのこ
とは、選択ゲート回路を用いずに達成できるため、メモ
リセルを高集積化することができる。また、選択ゲート
回路での電圧降下も生じないので、低電圧駆動が可能と
なり、特に携帯機器のメモリとして有効に利用できる。
【００１６】本発明の一態様において、データ消去時に
複数のコントロールゲートドライバの一つが選択され
て、該一つのセクタ領域内の全ての第１，第２のコント
ロールゲートに第１の消去用高電位を供給することがで
きる。こうして、複数のセクタ領域の各々にて一括して
データ消去を実施することができる。
複数のコントロールゲートドライバの一つが選択され
て、該一つのセクタ領域内の全ての第１，第２のコント
ロールゲートに第１の消去用高電位を供給することがで
きる。こうして、複数のセクタ領域の各々にて一括して
データ消去を実施することができる。
【００１７】本発明の一態様においてはさらに、複数の
セクタ領域の各々には、第１の方向に沿って形成された
複数のコントロールゲート線が設けられ、コントロール
ゲート駆動部は、複数のセクタ領域の各々に配置された
複数のコントロールゲート線の各々に、ゲート回路を経
由せずに直接接続されていることが好ましい。
セクタ領域の各々には、第１の方向に沿って形成された
複数のコントロールゲート線が設けられ、コントロール
ゲート駆動部は、複数のセクタ領域の各々に配置された
複数のコントロールゲート線の各々に、ゲート回路を経
由せずに直接接続されていることが好ましい。
【００１８】このように、面積を増大させ、電圧降下を
生じさせるゲート回路を排除しても、非選択のセクタ領
域内の非選択セルに高電位が印加されることはない。
生じさせるゲート回路を排除しても、非選択のセクタ領
域内の非選択セルに高電位が印加されることはない。
【００１９】ここで、この複数のコントロールゲート線
は、コントロールゲート駆動部に直接接続された複数の
メインコントロールゲート線と、複数のメインコントロ
ールゲート線と複数のメモリセルの前記第１，第２のコ
ントロールゲートとを接続する複数のサブコントロール
ゲート線とを含むことができる。これらは、層の異なる
金属配線にて形成することができる。
は、コントロールゲート駆動部に直接接続された複数の
メインコントロールゲート線と、複数のメインコントロ
ールゲート線と複数のメモリセルの前記第１，第２のコ
ントロールゲートとを接続する複数のサブコントロール
ゲート線とを含むことができる。これらは、層の異なる
金属配線にて形成することができる。
【００２０】このとき、複数のセクタ領域の各々に設け
られた偶数のメインコントロールゲート線には、偶数列
の複数メモリセルの各々の第２のコントロールゲートと
奇数列の複数メモリセルの各々の第１のコントロールゲ
ートとが共通接続された複数のサブコントロールゲート
を接続することができる。一方、複数のセクタ領域の各
々に設けられた奇数のメインコントロールゲート線に
は、奇数列の複数メモリセルの各々の第２のコントロー
ルゲートと偶数列の複数メモリセルの各々の第１のコン
トロールゲートとが共通接続された複数のサブコントロ
ールゲート線を接続することができる。
られた偶数のメインコントロールゲート線には、偶数列
の複数メモリセルの各々の第２のコントロールゲートと
奇数列の複数メモリセルの各々の第１のコントロールゲ
ートとが共通接続された複数のサブコントロールゲート
を接続することができる。一方、複数のセクタ領域の各
々に設けられた奇数のメインコントロールゲート線に
は、奇数列の複数メモリセルの各々の第２のコントロー
ルゲートと偶数列の複数メモリセルの各々の第１のコン
トロールゲートとが共通接続された複数のサブコントロ
ールゲート線を接続することができる。
【００２１】また、複数のセクタ領域に対応して設けら
れた複数のコントロールゲートドライバの各々にｋ本の
メインコントロールゲート線が接続される場合には、複
数のセクタ領域の各々には、ｋ本のサブコントロールゲ
ート線が接続される各メモリセル群からなる各Ｉ／Ｏに
対応したメモリブロックが、第２の方向に複数配置され
る。このとき、第２の方向に沿って延びる複数の配線を
設けることが好ましい。こうすると、ｋ本のメインコン
トロールゲート線の各々と、それと対応するｋ本のサブ
コントロールゲート線の各々とを、複数の配線の一つを
介して接続することができる。
れた複数のコントロールゲートドライバの各々にｋ本の
メインコントロールゲート線が接続される場合には、複
数のセクタ領域の各々には、ｋ本のサブコントロールゲ
ート線が接続される各メモリセル群からなる各Ｉ／Ｏに
対応したメモリブロックが、第２の方向に複数配置され
る。このとき、第２の方向に沿って延びる複数の配線を
設けることが好ましい。こうすると、ｋ本のメインコン
トロールゲート線の各々と、それと対応するｋ本のサブ
コントロールゲート線の各々とを、複数の配線の一つを
介して接続することができる。
【００２２】特に好ましい形態として、メモリブロック
の第２の方向に沿ったメモリセル数を４とすることがで
きる。この場合にはｋ＝４に設定され、コントロールゲ
ートドライバには４本のメインコントロールゲート線が
接続される。メモリブロックは、第２の方向に４セル有
するため計８ビットとなり、１本のサブコントロールゲ
ート線を２ビットに共用することで、４本のサブコント
ロールゲート線が配置される。
の第２の方向に沿ったメモリセル数を４とすることがで
きる。この場合にはｋ＝４に設定され、コントロールゲ
ートドライバには４本のメインコントロールゲート線が
接続される。メモリブロックは、第２の方向に４セル有
するため計８ビットとなり、１本のサブコントロールゲ
ート線を２ビットに共用することで、４本のサブコント
ロールゲート線が配置される。
【００２３】本発明の一態様では、複数のセクタ領域の
各々に、第１の方向に沿って形成された複数のビット線
と、少なくともデータのプログラム時及び読み出し時に
複数のビット線を駆動するビット線駆動部とをさらに有
することができる。
各々に、第１の方向に沿って形成された複数のビット線
と、少なくともデータのプログラム時及び読み出し時に
複数のビット線を駆動するビット線駆動部とをさらに有
することができる。
【００２４】ビット線駆動部はデータ消去時に複数のビ
ット線を駆動するようにしてもよいが、消去用ビット線
駆動部をさらに設けても良い。この消去用ビット線駆動
部は、一つのセクタ領域毎のデータ消去時に、該一つの
セクタ領域に形成された複数のビット線に第２の消去用
高電位を供給する。
ット線を駆動するようにしてもよいが、消去用ビット線
駆動部をさらに設けても良い。この消去用ビット線駆動
部は、一つのセクタ領域毎のデータ消去時に、該一つの
セクタ領域に形成された複数のビット線に第２の消去用
高電位を供給する。
【００２５】複数のセクタ領域の各々は、他のセクタと
分離された一つのウェル領域に形成することができる。
この場合、そのウェル領域に第２の消去用高電位を供給
する消去用ウェル駆動部を設けることができる。
分離された一つのウェル領域に形成することができる。
この場合、そのウェル領域に第２の消去用高電位を供給
する消去用ウェル駆動部を設けることができる。
【００２６】また、複数のビット線を不純物層にて形成
することができ、この複数のビット線の各々に、複数の
メインビット線の各々を接続しても良い。メインビット
線を金属配線とすれば、ビット線の低抵抗化が可能であ
り、また不純物層を第１の方向で連続させずに不連続と
しても、その不連続な各ビット線にメインビット線を介
して給電できる。
することができ、この複数のビット線の各々に、複数の
メインビット線の各々を接続しても良い。メインビット
線を金属配線とすれば、ビット線の低抵抗化が可能であ
り、また不純物層を第１の方向で連続させずに不連続と
しても、その不連続な各ビット線にメインビット線を介
して給電できる。
【００２７】このとき、複数のメインビット線から前記
複数のビット線に至る経路途中に、ゲート回路が設けな
いことが好ましい。ゲート回路はビット線の配線容量を
高めるほか、ゲート回路にて電圧降下が生ずることもあ
り、低電圧駆動の妨げとなるからである。
複数のビット線に至る経路途中に、ゲート回路が設けな
いことが好ましい。ゲート回路はビット線の配線容量を
高めるほか、ゲート回路にて電圧降下が生ずることもあ
り、低電圧駆動の妨げとなるからである。
【００２８】メモリセルアレイ領域には、第２の方向に
沿って配列された前記複数のメモリセルの各々のワード
ゲートにそれぞれ共通接続された複数のワードを、第２
の方向に沿って設けることができる。こうして、複数の
セクタ領域らにて複数のワード線は共用される。なお、
メモリセルアレイ領域の第２の方向の一端に、複数のワ
ード線を駆動するワード線駆動部を設けることができ
る。不揮発性半導体記憶装置の記憶容量をさらに大容量
化するには、第２の方向にてワード線ドライバを挟んだ
両側に、複数のメモリセルアレイ領域をそれぞれ配置し
ても良い。
沿って配列された前記複数のメモリセルの各々のワード
ゲートにそれぞれ共通接続された複数のワードを、第２
の方向に沿って設けることができる。こうして、複数の
セクタ領域らにて複数のワード線は共用される。なお、
メモリセルアレイ領域の第２の方向の一端に、複数のワ
ード線を駆動するワード線駆動部を設けることができ
る。不揮発性半導体記憶装置の記憶容量をさらに大容量
化するには、第２の方向にてワード線ドライバを挟んだ
両側に、複数のメモリセルアレイ領域をそれぞれ配置し
ても良い。
【００２９】第１，第２の不揮発性メモリ素子の各々
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ））か
らなるＯＮＯ膜を電荷のトラップサイトとして有するこ
とができるが、これに限らず他の構造を採用することが
できる。
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ））か
らなるＯＮＯ膜を電荷のトラップサイトとして有するこ
とができるが、これに限らず他の構造を採用することが
できる。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００３１】（メモリセル構造）図１は不揮発性半導体
記憶装置の一断面を示し、図２はその等価回路図であ
る。図１において、１つのメモリセル１００は、Ｐ型ウ
ェル１０２上にゲート酸化膜を介して例えばポリサイド
にて形成されたワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリセル）１０８Ａ，１０８
Ｂとを有する。
記憶装置の一断面を示し、図２はその等価回路図であ
る。図１において、１つのメモリセル１００は、Ｐ型ウ
ェル１０２上にゲート酸化膜を介して例えばポリサイド
にて形成されたワードゲート１０４と、第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂと、第１，第２の
メモリ素子（ＭＯＮＯＳメモリセル）１０８Ａ，１０８
Ｂとを有する。
【００３２】第１，第２のコントロールゲート１０６
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成さ
れ、ワードゲート１０４とはそれぞれ電気的に絶縁され
ている。
【００３３】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することができる。
Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシ
リコンにて形成される第１，第２のコントロールゲート
１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間
に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積
層することで構成される。なお、第１，第２のコントロ
ールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導
電材で構成することができる。
【００３４】このように、１つのメモリセル１００は、
スプリットゲート（第１，第２のコントロールゲート１
０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメ
モリセル１０８Ａ，１０８Ｂを有し、第１，第２のＭＯ
ＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワード
ゲート１０４を共用している。
スプリットゲート（第１，第２のコントロールゲート１
０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメ
モリセル１０８Ａ，１０８Ｂを有し、第１，第２のＭＯ
ＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワード
ゲート１０４を共用している。
【００３５】この第１，第２のＭＯＮＯＳメモリセル１
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリセル１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトと
して機能する。第１，第２のＭＯＮＯＳメモリセル１０
８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をト
ラップすることが可能である。
【００３６】図１及び図２に示すように、行方向（図１
及び図２の第２の方向Ｂ）に間隔をおいて配列された複
数のワードゲート１０４は、ポリサイドなどで形成され
る１本のワード線ＷＬに共通接続されている。
及び図２の第２の方向Ｂ）に間隔をおいて配列された複
数のワードゲート１０４は、ポリサイドなどで形成され
る１本のワード線ＷＬに共通接続されている。
【００３７】また、図１に示すコントロールゲート１０
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のメモ
リセル１００にて共用される。よって、符号１０６Ａ，
１０６Ｂをコントロールゲート線とも称する。
６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の
方向Ａ）に沿って延び、列方向に配列される複数のメモ
リセル１００にて共用される。よって、符号１０６Ａ，
１０６Ｂをコントロールゲート線とも称する。
【００３８】ここで、［ｉ］番目のメモリセル１００
［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］
番目のメモリセル１００［ｉ＋１］のコントロールゲー
ト線１０６Ａとには、例えばワードゲート，コントロー
ルゲート，ワード線よりも上層の第１層の金属層で形成
されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接
続されている。
［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］
番目のメモリセル１００［ｉ＋１］のコントロールゲー
ト線１０６Ａとには、例えばワードゲート，コントロー
ルゲート，ワード線よりも上層の第１層の金属層で形成
されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接
続されている。
【００３９】Ｐ型ウェル１０２には、［ｉ］番目のメモ
リセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂ
と、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のＭ
ＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］
番目の不純物層１１０［ｉ＋１］が設けられている。
リセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂ
と、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のＭ
ＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］
番目の不純物層１１０［ｉ＋１］が設けられている。
【００４０】これらの不純物層１１０［ｉ］，［ｉ＋
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のメモ
リセル１００にて共用されるビット線として機能する。
よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］な
どをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも
称する。
１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ
型不純物層で、列方向（図１の紙面に垂直な第１の方向
Ａ方向）に沿って延び、列方向に配列される複数のメモ
リセル１００にて共用されるビット線として機能する。
よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］な
どをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも
称する。
【００４１】（メモリセルからのデータ読み出し）一つ
のメモリセル１００は、図２に示すように、ワードゲー
ト１０４により駆動されるトランジスタＴ２と、第１，
第２のコントロールゲート１０６Ａ，１０６Ｂによりそ
れぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接
続したものと模式化することができる。
のメモリセル１００は、図２に示すように、ワードゲー
ト１０４により駆動されるトランジスタＴ２と、第１，
第２のコントロールゲート１０６Ａ，１０６Ｂによりそ
れぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接
続したものと模式化することができる。
【００４２】メモリセル１００の動作を説明するに際し
て、図３に示すように、隣接する２つのメモリセル１０
０［ｉ］，［ｉ＋１］の各所の電位の設定についてまず
説明する。図３は、メモリセル１００［ｉ］のワードゲ
ート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂから
のデータ読み出しについて説明する図である。なお、以
下の動作説明において、トランジスタＴ１〜Ｔ３のしき
い値電圧は２．５Ｖ未満と仮定する。
て、図３に示すように、隣接する２つのメモリセル１０
０［ｉ］，［ｉ＋１］の各所の電位の設定についてまず
説明する。図３は、メモリセル１００［ｉ］のワードゲ
ート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂから
のデータ読み出しについて説明する図である。なお、以
下の動作説明において、トランジスタＴ１〜Ｔ３のしき
い値電圧は２．５Ｖ未満と仮定する。
【００４３】この場合、メモリセル１００［ｉ］と同じ
行にある各ワードゲート１０４に例えば２．５Ｖを印加
して、各トランジスタＴ２をオンさせる。また、メモリ
セル１００［ｉ］の左側のコントロールゲート１０６Ａ
に、サブコントロールゲート線ＳＣＧ［ｉ］を介してオ
ーバライド電圧（例えば５Ｖ）を印加して、ＭＯＮＯＳ
メモリセル１０８Ａに相当するトランジスタＴ１をオン
させる。メモリセル１００［ｉ］の右側のコントロール
ゲート１０６Ｂの電位ＶCGとして、読み出し電位Ｖｒｅ
ａｄを印加する。
行にある各ワードゲート１０４に例えば２．５Ｖを印加
して、各トランジスタＴ２をオンさせる。また、メモリ
セル１００［ｉ］の左側のコントロールゲート１０６Ａ
に、サブコントロールゲート線ＳＣＧ［ｉ］を介してオ
ーバライド電圧（例えば５Ｖ）を印加して、ＭＯＮＯＳ
メモリセル１０８Ａに相当するトランジスタＴ１をオン
させる。メモリセル１００［ｉ］の右側のコントロール
ゲート１０６Ｂの電位ＶCGとして、読み出し電位Ｖｒｅ
ａｄを印加する。
【００４４】このとき、ワードゲート１０４の右側のＭ
ＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていたか
否かで、ＭＯＮＯＳメモリセル１０８Ｂに相当するトラ
ンジスタＴ３の動作は以下のように分かれる。
ＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていたか
否かで、ＭＯＮＯＳメモリセル１０８Ｂに相当するトラ
ンジスタＴ３の動作は以下のように分かれる。
【００４５】図４は、メモリセル１００［ｉ］の右側の
コントロールゲート１０６Ｂへの印加電圧と、それによ
って制御されるＭＯＮＯＳメモリセル１０８Ｂに相当す
るトランジスタＴ３のソース−ドレイン間に流れる電流
Ｉｄｓとの関係を示している。
コントロールゲート１０６Ｂへの印加電圧と、それによ
って制御されるＭＯＮＯＳメモリセル１０８Ｂに相当す
るトランジスタＴ３のソース−ドレイン間に流れる電流
Ｉｄｓとの関係を示している。
【００４６】図４に示すように、ＭＯＮＯＳメモリセル
１０８Ｂに電荷が蓄積されていない場合には、コントロ
ールゲート電位ＶCGが低いしきい値電圧Ｖｌｏｗを超え
ると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯ
Ｓメモリセル１０８Ｂに電荷が蓄積されている場合に
は、コントロールゲート電位ＶCGが高いしきい値電圧Ｖ
ｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
１０８Ｂに電荷が蓄積されていない場合には、コントロ
ールゲート電位ＶCGが低いしきい値電圧Ｖｌｏｗを超え
ると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯ
Ｓメモリセル１０８Ｂに電荷が蓄積されている場合に
は、コントロールゲート電位ＶCGが高いしきい値電圧Ｖ
ｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
【００４７】ここで、データ読み出し時にコントロール
ゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つの
しきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧（例
えば２．５Ｖ）に設定されている。
ゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つの
しきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧（例
えば２．５Ｖ）に設定されている。
【００４８】従って、ＭＯＮＯＳメモリセル１０８Ｂに
電荷が蓄積されていない場合には電流Ｉｄｓが流れ、Ｍ
ＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場
合には電流Ｉｄｓが流れないことになる。
電荷が蓄積されていない場合には電流Ｉｄｓが流れ、Ｍ
ＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場
合には電流Ｉｄｓが流れないことになる。
【００４９】ここで、データ読み出し時にはビット線Ｂ
Ｌ［ｉ］（不純物層１１０［ｉ］）の電位ＶＤ［ｉ］を
０Ｖに、ビット線ＢＬ［ｉ＋１］（不純物層１１０［ｉ
＋１］）の電位ＶＤ［ｉ＋１］を１．５Ｖにそれぞれ設
定しておく。こうすると、ＭＯＮＯＳメモリセル１０８
Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れ
るため、オン状態のトランジスタＴ１，Ｔ２を介して、
電位ＶＤ［ｉ］は０Ｖ→１．５Ｖと変化し、電位ＶＤ
［ｉ＋１］は１．５Ｖ→０Ｖと変化する。これに対し、
ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている
場合には電流Ｉｄｓが流れないため、トランジスタＴ
１，Ｔ２がオン状態であっても、電位ＶＤ［ｉ］は０Ｖ
のまま、電位ＶＤ［ｉ＋１］は１．５Ｖのまま変化しな
い。よって、一対のビット線ＢＬ［ｉ］，［ｉ＋１］の
電位を検出することで、メモリセル１００［ｉ］のＭＯ
ＮＯＳメモリセル１０８Ｂからのデータ読み出しが可能
となる。
Ｌ［ｉ］（不純物層１１０［ｉ］）の電位ＶＤ［ｉ］を
０Ｖに、ビット線ＢＬ［ｉ＋１］（不純物層１１０［ｉ
＋１］）の電位ＶＤ［ｉ＋１］を１．５Ｖにそれぞれ設
定しておく。こうすると、ＭＯＮＯＳメモリセル１０８
Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れ
るため、オン状態のトランジスタＴ１，Ｔ２を介して、
電位ＶＤ［ｉ］は０Ｖ→１．５Ｖと変化し、電位ＶＤ
［ｉ＋１］は１．５Ｖ→０Ｖと変化する。これに対し、
ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている
場合には電流Ｉｄｓが流れないため、トランジスタＴ
１，Ｔ２がオン状態であっても、電位ＶＤ［ｉ］は０Ｖ
のまま、電位ＶＤ［ｉ＋１］は１．５Ｖのまま変化しな
い。よって、一対のビット線ＢＬ［ｉ］，［ｉ＋１］の
電位を検出することで、メモリセル１００［ｉ］のＭＯ
ＮＯＳメモリセル１０８Ｂからのデータ読み出しが可能
となる。
【００５０】なお、メモリセル１００［ｉ＋１］でもト
ランジスタＴ１，Ｔ２はオンしているが、トランジスタ
Ｔ３のコントロールゲート電位ＶCGは０Ｖとされ、図３
の２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈの双方より
電位ＶCGが低いので、メモリセル１００［ｉ＋１］にて
ソース−ドレイン電流は流れることがない。よって、メ
モリセル１００［ｉ＋１］でのデータ蓄積状況が、メモ
リセル１００［ｉ］からのデータ読み出しに悪影響を与
えることがない。
ランジスタＴ１，Ｔ２はオンしているが、トランジスタ
Ｔ３のコントロールゲート電位ＶCGは０Ｖとされ、図３
の２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈの双方より
電位ＶCGが低いので、メモリセル１００［ｉ＋１］にて
ソース−ドレイン電流は流れることがない。よって、メ
モリセル１００［ｉ＋１］でのデータ蓄積状況が、メモ
リセル１００［ｉ］からのデータ読み出しに悪影響を与
えることがない。
【００５１】メモリセル１００［ｉ］の左側のＭＯＮＯ
Ｓメモリセル１０８Ａからデータを読み出すには、メモ
リセル１００［ｉ−１］，［ｉ］の各所の電位を、上記
と同様に設定すればよい。
Ｓメモリセル１０８Ａからデータを読み出すには、メモ
リセル１００［ｉ−１］，［ｉ］の各所の電位を、上記
と同様に設定すればよい。
【００５２】（メモリセルのプログラミング）図５は、
メモリセル１００［ｉ］のワードゲード１０４の右側の
ＭＯＮＯＳメモリセル１０８Ｂのデータプログラミング
について説明する図である。なお、このデータプログラ
ミング動作の前には、後述するデータ消去動作が実施さ
れている。
メモリセル１００［ｉ］のワードゲード１０４の右側の
ＭＯＮＯＳメモリセル１０８Ｂのデータプログラミング
について説明する図である。なお、このデータプログラ
ミング動作の前には、後述するデータ消去動作が実施さ
れている。
【００５３】図５では、図３と同じく、サブコントロー
ルゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（例
えば５Ｖ）とされ、サブコントロールゲート線ＳＣＧ
［ｉ＋２］の電位は０Ｖとされている。しかし、各ワー
ドゲート１０４の電位は、ワード線ＷＬにより例えば
０．７７〜１．０Ｖ程度に設定される。また、メモリセ
ル１００［ｉ＋１］の右側のコントロールゲート１０８
Ｂの電位は、サブコントロールゲート線ＳＣＧ［ｉ＋
１］を介して、図４に示す書き込み電位Ｖｗｒｉｔｅ
（例えば５〜６Ｖ）に設定され、［ｉ＋１］番目の不純
物層１１０［ｉ＋１］（ビット線ＢＬ［ｉ＋１］）の電
位ＶＤ［ｉ＋１］は例えば４．５〜５Ｖに設定される。
ルゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（例
えば５Ｖ）とされ、サブコントロールゲート線ＳＣＧ
［ｉ＋２］の電位は０Ｖとされている。しかし、各ワー
ドゲート１０４の電位は、ワード線ＷＬにより例えば
０．７７〜１．０Ｖ程度に設定される。また、メモリセ
ル１００［ｉ＋１］の右側のコントロールゲート１０８
Ｂの電位は、サブコントロールゲート線ＳＣＧ［ｉ＋
１］を介して、図４に示す書き込み電位Ｖｗｒｉｔｅ
（例えば５〜６Ｖ）に設定され、［ｉ＋１］番目の不純
物層１１０［ｉ＋１］（ビット線ＢＬ［ｉ＋１］）の電
位ＶＤ［ｉ＋１］は例えば４．５〜５Ｖに設定される。
【００５４】こうすると、メモリセル１００［ｉ］のト
ランジスタＴ１，Ｔ２がそれぞれオンして、不純物層１
１０［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮ
ＯＳメモリセル１０８ＢのＯＮＯ膜１０９にはチャンネ
ルホットエレクトロン（ＣＨＥ）がトラップされる。こ
うして、ＭＯＮＯＳメモリセル１０８Ｂのプログラミン
グ動作が実施されて、データの「０」または「１」が書
き込まれる。
ランジスタＴ１，Ｔ２がそれぞれオンして、不純物層１
１０［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮ
ＯＳメモリセル１０８ＢのＯＮＯ膜１０９にはチャンネ
ルホットエレクトロン（ＣＨＥ）がトラップされる。こ
うして、ＭＯＮＯＳメモリセル１０８Ｂのプログラミン
グ動作が実施されて、データの「０」または「１」が書
き込まれる。
【００５５】（メモリセルのデータ消去）図６は、ワー
ド線ＷＬに接続された２つのメモリセル１００［ｉ］，
［ｉ＋１］のデータ消去について説明する図である。
ド線ＷＬに接続された２つのメモリセル１００［ｉ］，
［ｉ＋１］のデータ消去について説明する図である。
【００５６】図６では、各ワードゲート１０４の電位
は、ワード線ＷＬによって例えば１．８Ｖに設定され、
サブコントロールゲート線ＳＣＧ［ｉ］，［ｉ＋１］，
［ｉ＋２］によって、コントロールゲート１０６Ａ，１
０６Ｂの電位は例えば−５〜−６Ｖ程度（第１の消去用
高電位）に設定される。さらに、不純物層（ビット線）
１１０［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、Ｐ
型ウェル電位と等しい３〜５Ｖ（第２の消去用高電位）
に設定される。
は、ワード線ＷＬによって例えば１．８Ｖに設定され、
サブコントロールゲート線ＳＣＧ［ｉ］，［ｉ＋１］，
［ｉ＋２］によって、コントロールゲート１０６Ａ，１
０６Ｂの電位は例えば−５〜−６Ｖ程度（第１の消去用
高電位）に設定される。さらに、不純物層（ビット線）
１１０［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、Ｐ
型ウェル電位と等しい３〜５Ｖ（第２の消去用高電位）
に設定される。
【００５７】こうすると、各ＭＯＮＯＳメモリセル１０
８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた
電子は、金属（Ｍ）に印加された第１の消去用高電位
と、シリコン（Ｓ）に印加された第２の消去用高電位と
で形成される電界により、トンネル効果により抜かれて
消去される。これにより、複数メモリセルにて同時にデ
ータ消去が可能となる。なお、消去動作としては、上述
のものとは異なり、ビット線となる不純物層の表面のバ
ンド−バンドトンネリングによりホットホールを形成
し、蓄えられていたエレクトロンを消去するものであっ
ても良い。
８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた
電子は、金属（Ｍ）に印加された第１の消去用高電位
と、シリコン（Ｓ）に印加された第２の消去用高電位と
で形成される電界により、トンネル効果により抜かれて
消去される。これにより、複数メモリセルにて同時にデ
ータ消去が可能となる。なお、消去動作としては、上述
のものとは異なり、ビット線となる不純物層の表面のバ
ンド−バンドトンネリングによりホットホールを形成
し、蓄えられていたエレクトロンを消去するものであっ
ても良い。
【００５８】（不揮発性半導体記憶装置の全体構成）上
述のメモリセル１００を用いて構成される不揮発性半導
体記憶装置の全体構成について、図７（Ａ）〜図７
（Ｂ）を参照して説明する。
述のメモリセル１００を用いて構成される不揮発性半導
体記憶装置の全体構成について、図７（Ａ）〜図７
（Ｂ）を参照して説明する。
【００５９】図７（Ａ）は１チップの不揮発性半導体記
憶装置の平面レイアウト図であり、ワード線駆動部２０
１を挟んだ左右のメモリセルアレイ領域２００Ａ，２０
０Ｂは、例えば３２個のセクタ領域２１０にそれぞれ分
割されている。１チップの不揮発性半導体記憶装置とし
ては、第０〜第６３のセクタ領域２１０を有する。
憶装置の平面レイアウト図であり、ワード線駆動部２０
１を挟んだ左右のメモリセルアレイ領域２００Ａ，２０
０Ｂは、例えば３２個のセクタ領域２１０にそれぞれ分
割されている。１チップの不揮発性半導体記憶装置とし
ては、第０〜第６３のセクタ領域２１０を有する。
【００６０】３２個のセクタ領域２１０は、図７（Ａ）
に示すように左右のメモリセルアレイ領域２００Ａ，２
００Ｂを第２の方向（行方向）Ｂでそれぞれ分割したも
ので、各セクタ領域２１０は第１の方向（列方向）Ａを
長手方向とする縦長形状を有する。データ消去の最小単
位がセクタ領域２１０であり、セクタ領域２１０内の記
憶データは一括消去される。
に示すように左右のメモリセルアレイ領域２００Ａ，２
００Ｂを第２の方向（行方向）Ｂでそれぞれ分割したも
ので、各セクタ領域２１０は第１の方向（列方向）Ａを
長手方向とする縦長形状を有する。データ消去の最小単
位がセクタ領域２１０であり、セクタ領域２１０内の記
憶データは一括消去される。
【００６１】左右のメモリアレイ領域２００Ａ，２００
Ｂの各々は、例えば４Ｋ本のワード線ＷＬと２Ｋ本のビ
ット線ＢＬを有する。ここで、本実施の形態では１本の
ビット線ＢＬに２つのＭＯＮＯＳメモリセル１０８Ａ，
１０８Ｂが接続されるため、２Ｋ本のビット線ＢＬは４
Ｋｂｉｔの記憶容量を意味する。図７（Ａ）の不揮発性
半導体記憶装置は左右のメモリアレイ領域２００Ａ，２
００Ｂを有するため、メモリ全体として（４Ｋ本のワー
ド線ＷＬ）×（２Ｋ本のビット線ＢＬ）×２×２で定義
される記憶容量を有する。各セクタ領域２１０の記憶容
量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本
のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定
義される記憶容量を有する。
Ｂの各々は、例えば４Ｋ本のワード線ＷＬと２Ｋ本のビ
ット線ＢＬを有する。ここで、本実施の形態では１本の
ビット線ＢＬに２つのＭＯＮＯＳメモリセル１０８Ａ，
１０８Ｂが接続されるため、２Ｋ本のビット線ＢＬは４
Ｋｂｉｔの記憶容量を意味する。図７（Ａ）の不揮発性
半導体記憶装置は左右のメモリアレイ領域２００Ａ，２
００Ｂを有するため、メモリ全体として（４Ｋ本のワー
ド線ＷＬ）×（２Ｋ本のビット線ＢＬ）×２×２で定義
される記憶容量を有する。各セクタ領域２１０の記憶容
量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本
のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定
義される記憶容量を有する。
【００６２】図７（Ｂ）は、図７（Ａ）に示す不揮発性
半導体記憶装置の一つのセクタ領域２１０の詳細を示し
ている。図７（Ｂ）に示すように、各セクタ領域２１０
は第２の方向にて分割され、１６ビットのデータをリー
ド・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用のメモリブロ
ック（入出力ビットに対応したメモリブロック）２１４
を有している。
半導体記憶装置の一つのセクタ領域２１０の詳細を示し
ている。図７（Ｂ）に示すように、各セクタ領域２１０
は第２の方向にて分割され、１６ビットのデータをリー
ド・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用のメモリブロ
ック（入出力ビットに対応したメモリブロック）２１４
を有している。
【００６３】各メモリブロック２１４は、図７（Ｂ）に
示すように、４ｋ（４０９６）本のワード線ＷＬを有す
る。
示すように、４ｋ（４０９６）本のワード線ＷＬを有す
る。
【００６４】（セクタ領域の詳細）図８は、図７（Ａ）
に示すセクタ領域０の詳細を示している。図８に示すス
モールメモリブロック２１６は、図９に示すように、メ
モリセル１００を列方向に例えば６４個、行方向に例え
ば４個配列したものである。一つのスモールメモリブロ
ック２１６には、例えば第１層の金属配線層である４本
のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、デ
ータの入出力線である４本のビット線ＢＬ０〜ＢＬ３
と、６４本のワード線ＷＬとが接続されている。
に示すセクタ領域０の詳細を示している。図８に示すス
モールメモリブロック２１６は、図９に示すように、メ
モリセル１００を列方向に例えば６４個、行方向に例え
ば４個配列したものである。一つのスモールメモリブロ
ック２１６には、例えば第１層の金属配線層である４本
のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、デ
ータの入出力線である４本のビット線ＢＬ０〜ＢＬ３
と、６４本のワード線ＷＬとが接続されている。
【００６５】ここで、偶数のコントロールゲート線ＳＣ
Ｇ０，ＳＣＧ２には、偶数列（第０列または第２列）の
複数メモリセルの各々の第２のコントロールゲート１０
６Ｂと奇数列（第１列または第３列）の複数メモリセル
の各々の第１のコントロールゲート１０６Ａとが共通接
続されている。同様に、奇数のサブコントロールゲート
線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３
列）の複数メモリセルの各々の第２のコントロールゲー
ト１０６Ｂと偶数列（第２列または第４列）の複数メモ
リセルの各々の第１のコントロールゲート１０６Ａとが
共通接続されている。
Ｇ０，ＳＣＧ２には、偶数列（第０列または第２列）の
複数メモリセルの各々の第２のコントロールゲート１０
６Ｂと奇数列（第１列または第３列）の複数メモリセル
の各々の第１のコントロールゲート１０６Ａとが共通接
続されている。同様に、奇数のサブコントロールゲート
線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３
列）の複数メモリセルの各々の第２のコントロールゲー
ト１０６Ｂと偶数列（第２列または第４列）の複数メモ
リセルの各々の第１のコントロールゲート１０６Ａとが
共通接続されている。
【００６６】図８に示すように、一つのメモリブロック
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され、１６ビットの入出力を行うために、１
６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリ
ブロック２１４が行方向に配列されている。
２１４内にはスモールメモリブロック２１６が列方向に
６４個配列され、１６ビットの入出力を行うために、１
６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリ
ブロック２１４が行方向に配列されている。
【００６７】行方向に配列された１６個のスモールメモ
リブロック２１６の１６本のコントロールゲート線ＳＣ
Ｇ０が、行方向に延びる例えば第２層の金属配線Ｍ０に
共通接続されている。同様に、１６本のサブコントロー
ルゲート線ＳＣＧ１は金属配線Ｍ１に、１６本のサブコ
ントロールゲート線ＳＣＧ２は金属配線Ｍ２に、１６本
のサブコントロールゲート線ＳＣＧ３は金属配線Ｍ３に
それぞれ共通接続されている。
リブロック２１６の１６本のコントロールゲート線ＳＣ
Ｇ０が、行方向に延びる例えば第２層の金属配線Ｍ０に
共通接続されている。同様に、１６本のサブコントロー
ルゲート線ＳＣＧ１は金属配線Ｍ１に、１６本のサブコ
ントロールゲート線ＳＣＧ２は金属配線Ｍ２に、１６本
のサブコントロールゲート線ＳＣＧ３は金属配線Ｍ３に
それぞれ共通接続されている。
【００６８】このセクタ領域０のコントロールゲート駆
動部であるＣＧドライバ３００が設けられている。この
ＣＧドライバ３００から列方向に延びる４本のメインコ
ントロールゲート線ＭＣＧ０〜ＭＣＧ３が設けられ、こ
れらは例えば第３層の金属配線により形成されている。
動部であるＣＧドライバ３００が設けられている。この
ＣＧドライバ３００から列方向に延びる４本のメインコ
ントロールゲート線ＭＣＧ０〜ＭＣＧ３が設けられ、こ
れらは例えば第３層の金属配線により形成されている。
【００６９】図１０は、相隣り合うセクタ領域０とセク
タ領域１との関係を示している。セクタ領域０とセクタ
領域１とはワード線ＷＬが共用されるが、メインコント
ロールゲート線ＭＣＧ及びメインビット線ＭＢＬはそれ
ぞれ独立して設けられている。特に図１０では、セクタ
領域０に対応するＣＧドライバ３００と、セクタ領域１
に対応するＣＧドライバ３０１とが示され、ＣＧドライ
バはセクタ領域毎に独立して設けられている。
タ領域１との関係を示している。セクタ領域０とセクタ
領域１とはワード線ＷＬが共用されるが、メインコント
ロールゲート線ＭＣＧ及びメインビット線ＭＢＬはそれ
ぞれ独立して設けられている。特に図１０では、セクタ
領域０に対応するＣＧドライバ３００と、セクタ領域１
に対応するＣＧドライバ３０１とが示され、ＣＧドライ
バはセクタ領域毎に独立して設けられている。
【００７０】また、セクタ０を例に挙げれば、スモール
メモリブロック２１６毎に配置された複数のサブコント
ロールゲート線ＳＣＧ０はメインコントロールゲート線
ＭＣＧ０に共通接続されている。このメインコントロー
ルゲート線ＭＣＧ０からサブコントロールゲート線ＳＣ
Ｇ０に至る各経路途中には、ゲート回路は配置されてい
ない。
メモリブロック２１６毎に配置された複数のサブコント
ロールゲート線ＳＣＧ０はメインコントロールゲート線
ＭＣＧ０に共通接続されている。このメインコントロー
ルゲート線ＭＣＧ０からサブコントロールゲート線ＳＣ
Ｇ０に至る各経路途中には、ゲート回路は配置されてい
ない。
【００７１】同様に、スモールメモリブロック２１６毎
に配置された複数のビット線ＢＬ０（不純物層）は、金
属配線であるメインビット線ＭＢＬ０に共通接続されて
いる。このメインビット線ＭＢＬ０から各ビット線ＢＬ
０に至る各経路途中にも、ゲート回路は配置されていな
い。以上のことは、セクタ領域０以外の他のセクタ領域
でも同様である。
に配置された複数のビット線ＢＬ０（不純物層）は、金
属配線であるメインビット線ＭＢＬ０に共通接続されて
いる。このメインビット線ＭＢＬ０から各ビット線ＢＬ
０に至る各経路途中にも、ゲート回路は配置されていな
い。以上のことは、セクタ領域０以外の他のセクタ領域
でも同様である。
【００７２】（動作説明）ここで、本実施形態の不揮発
性半導体記憶装置でのデータ消去時とプログラム時とに
ついて、設定されるコントロールゲート線ＣＧ、ビット
線ＢＬ及びワード線ＷＬの各電位を、下記の表１に示
す。
性半導体記憶装置でのデータ消去時とプログラム時とに
ついて、設定されるコントロールゲート線ＣＧ、ビット
線ＢＬ及びワード線ＷＬの各電位を、下記の表１に示
す。
【００７３】
【表１】
【００７４】表１において、データ消去時には例えばセ
クタ領域０（選択セクタ）内は全て選択セルとなり、４
０９６本のワード線ＷＬには１．８Ｖが供給される。ま
た、ＣＧドライバ３００によって４本のメインコントロ
ールゲート線ＭＣＧ０〜ＭＣＧ３に第１の消去用高電位
（例えば−５Ｖ）が供給され、セクタ領域０（選択セク
タ）内の全メモリセルのコントロールゲート１０６Ａ，
１０６Ｂに、一括して第１の消去用高電位を供給するこ
とができる。このとき、セクタ領域０内の全ビット線Ｂ
Ｌには第２の消去用高電位（例えば５Ｖ）が供給される
が、その供給方法については後述する。こうして、選択
されたセクタ領域０内の全メモリセルにてデータ消去を
実施できる。
クタ領域０（選択セクタ）内は全て選択セルとなり、４
０９６本のワード線ＷＬには１．８Ｖが供給される。ま
た、ＣＧドライバ３００によって４本のメインコントロ
ールゲート線ＭＣＧ０〜ＭＣＧ３に第１の消去用高電位
（例えば−５Ｖ）が供給され、セクタ領域０（選択セク
タ）内の全メモリセルのコントロールゲート１０６Ａ，
１０６Ｂに、一括して第１の消去用高電位を供給するこ
とができる。このとき、セクタ領域０内の全ビット線Ｂ
Ｌには第２の消去用高電位（例えば５Ｖ）が供給される
が、その供給方法については後述する。こうして、選択
されたセクタ領域０内の全メモリセルにてデータ消去を
実施できる。
【００７５】このとき、非選択である例えばセクタ領域
１では、４０９６本の全ワード線ＷＬに１．８Ｖが供給
されるが、コントロールゲートＣＧ及びビット線ＢＬは
セクタ領域０とは独立して０Ｖを供給できるので、非選
択セクタにてデータ消去が実施されることはない。
１では、４０９６本の全ワード線ＷＬに１．８Ｖが供給
されるが、コントロールゲートＣＧ及びビット線ＢＬは
セクタ領域０とは独立して０Ｖを供給できるので、非選
択セクタにてデータ消去が実施されることはない。
【００７６】次に、プログラミング動作について説明す
る。選択されたセクタ領域０内の１６個のＩ／Ｏにそれ
ぞれ対応する各一つのＭＯＮＯＳメモリセルにて、１６
ビット同時にデータプログラミングが実施される。この
ために、セクタ領域０内の選択セルに接続されたいずれ
か１本のワード線ＷＬに１Ｖが供給され、他の４０９５
本のワード線ＷＬは０Ｖに設定される。また、セクタ領
域０内の１６個のスモールメモリブロック２１６におい
て、図５のＣＧ［ｉ］，ＣＧ［ｉ＋１］に相当する２本
のコントロールゲート線ＣＧに５Ｖを供給し、他のコン
トロールゲート線ＣＧは０Ｖに設定する。さらに、セク
タ領域０内の各Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応したメモリ
ブロック２１４において、図５のビット線ＢＬ［ｉ＋
１］に相当する１本のビット線ＢＬに５Ｖを供給し、他
のビット線ＢＬは０Ｖに設定する。これにより、セクタ
領域０内の各Ｉ／Ｏに対応したメモリブロック２１４の
各一つのＭＯＮＯＳメモリセルにてデータプログラミン
グが実施される。
る。選択されたセクタ領域０内の１６個のＩ／Ｏにそれ
ぞれ対応する各一つのＭＯＮＯＳメモリセルにて、１６
ビット同時にデータプログラミングが実施される。この
ために、セクタ領域０内の選択セルに接続されたいずれ
か１本のワード線ＷＬに１Ｖが供給され、他の４０９５
本のワード線ＷＬは０Ｖに設定される。また、セクタ領
域０内の１６個のスモールメモリブロック２１６におい
て、図５のＣＧ［ｉ］，ＣＧ［ｉ＋１］に相当する２本
のコントロールゲート線ＣＧに５Ｖを供給し、他のコン
トロールゲート線ＣＧは０Ｖに設定する。さらに、セク
タ領域０内の各Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応したメモリ
ブロック２１４において、図５のビット線ＢＬ［ｉ＋
１］に相当する１本のビット線ＢＬに５Ｖを供給し、他
のビット線ＢＬは０Ｖに設定する。これにより、セクタ
領域０内の各Ｉ／Ｏに対応したメモリブロック２１４の
各一つのＭＯＮＯＳメモリセルにてデータプログラミン
グが実施される。
【００７７】このとき、表１に示すように、選択された
セクタ領域０内の非選択セルにおいては、ワード線ＷＬ
は０Ｖに設定されるが、コントロールゲート線ＣＧ及び
ビット線ＢＬには共に５Ｖの高電位が印加される。
セクタ領域０内の非選択セルにおいては、ワード線ＷＬ
は０Ｖに設定されるが、コントロールゲート線ＣＧ及び
ビット線ＢＬには共に５Ｖの高電位が印加される。
【００７８】一方、表１に示すように、非選択のセクタ
領域内における非選択セルにおいては、コントロールゲ
ート線ＣＧ及びビット線ＢＬには共に０Ｖが印加され
る。よって、非選択セクタ領域内では、プログラム時と
同様な高電位が印加されることで生ずるディスターブが
非選択セルに生ずることがない。
領域内における非選択セルにおいては、コントロールゲ
ート線ＣＧ及びビット線ＢＬには共に０Ｖが印加され
る。よって、非選択セクタ領域内では、プログラム時と
同様な高電位が印加されることで生ずるディスターブが
非選択セルに生ずることがない。
【００７９】選択されたセクタ領域０内の非選択セルに
は高電位が印加されてしまうが、このような高電位はセ
クタ領域０にてプログラミングを実施する場合にのみ印
加される。よって、いずれか一つのセクタ領域でのプロ
グラミングが実施される度に、他のセクタ領域内の非選
択セルに高電位が印加されるものと比較すれば、高電位
が印加される頻度が大幅に低減し、ディスターブが生ず
ることを防止できる。
は高電位が印加されてしまうが、このような高電位はセ
クタ領域０にてプログラミングを実施する場合にのみ印
加される。よって、いずれか一つのセクタ領域でのプロ
グラミングが実施される度に、他のセクタ領域内の非選
択セルに高電位が印加されるものと比較すれば、高電位
が印加される頻度が大幅に低減し、ディスターブが生ず
ることを防止できる。
【００８０】（比較例の説明）図１１は、比較例の構成
を示している。この比較例では、メモリセルアレイ領域
は、列方向で分割され、列方向を長手方向とする複数の
セクタ領域０，１，…を有する。また比較例では、ＣＧ
ドライバ４００，４０１はセクタ領域０，１にそれぞれ
対応して設けられずに、両セクタ領域０，１に共用され
ている。
を示している。この比較例では、メモリセルアレイ領域
は、列方向で分割され、列方向を長手方向とする複数の
セクタ領域０，１，…を有する。また比較例では、ＣＧ
ドライバ４００，４０１はセクタ領域０，１にそれぞれ
対応して設けられずに、両セクタ領域０，１に共用され
ている。
【００８１】ここで、図１１に示すように、セクタ領域
０に対応して選択ゲート領域４０２が、セクタ領域１に
対応して選択ゲート領域４０３がそれぞれ設けられてい
る。選択ゲート領域４０２，４０３に配置されたＮ型Ｍ
ＯＳトランジスタ群は、選択信号線ＣＧＳ０，ＣＧＳ１
の電位に基づいて、ＣＧドライバ４００，４０１から供
給される電位をセクタ領域０，１に供給するか否かを選
択するものである。同様に、選択ゲート領域４０２，４
０３に配置された他のＮ型ＭＯＳトランジスタ群は、選
択信号線ＢＬＳ０，ＢＬＳ１の電位に基づいて、セクタ
領域０，１のビット線ＢＬの接続／非接続を選択してい
る。
０に対応して選択ゲート領域４０２が、セクタ領域１に
対応して選択ゲート領域４０３がそれぞれ設けられてい
る。選択ゲート領域４０２，４０３に配置されたＮ型Ｍ
ＯＳトランジスタ群は、選択信号線ＣＧＳ０，ＣＧＳ１
の電位に基づいて、ＣＧドライバ４００，４０１から供
給される電位をセクタ領域０，１に供給するか否かを選
択するものである。同様に、選択ゲート領域４０２，４
０３に配置された他のＮ型ＭＯＳトランジスタ群は、選
択信号線ＢＬＳ０，ＢＬＳ１の電位に基づいて、セクタ
領域０，１のビット線ＢＬの接続／非接続を選択してい
る。
【００８２】図１１に示す比較例の不揮発性半導体記憶
装置でのデータ消去時とプログラム時とについて、設定
されるコントロールゲート線ＣＧ、ビット線ＢＬ、ワー
ド線ＷＬ及び選択信号線ＣＧＳ，ＢＬＳの各電位を、下
記の表２に示す。
装置でのデータ消去時とプログラム時とについて、設定
されるコントロールゲート線ＣＧ、ビット線ＢＬ、ワー
ド線ＷＬ及び選択信号線ＣＧＳ，ＢＬＳの各電位を、下
記の表２に示す。
【００８３】
【表２】
【００８４】表２に示すように、比較例においても実質
的に表１に示す本実施形態での設定電位と同じ電位に設
定できるが、これらは選択ゲート領域４０２，４０３を
設けることで達成できるのである。もし選択ゲート領域
４０２，４０３が存在しなければ、選択されたセクタ領
域０での選択セルのプログラミング時に、非選択のセク
タ領域１の非選択セルにも高電位が印加されてしまう。
このようにセクタ領域を越えてプログラム時の高電位が
非選択セルにも印加されると、プログラムの度に非選択
セルに高電位が印加され、ディスターブが生じてしま
う。
的に表１に示す本実施形態での設定電位と同じ電位に設
定できるが、これらは選択ゲート領域４０２，４０３を
設けることで達成できるのである。もし選択ゲート領域
４０２，４０３が存在しなければ、選択されたセクタ領
域０での選択セルのプログラミング時に、非選択のセク
タ領域１の非選択セルにも高電位が印加されてしまう。
このようにセクタ領域を越えてプログラム時の高電位が
非選択セルにも印加されると、プログラムの度に非選択
セルに高電位が印加され、ディスターブが生じてしま
う。
【００８５】比較例では、上記のようなディスターブの
発生を防止するために、各セクタ領域毎に選択ゲート領
域を設けることが不可欠である。しかし、このような選
択ゲート領域の占有スペース分だけ面積が増大し、メモ
リセルの集積度が低下してしまう。
発生を防止するために、各セクタ領域毎に選択ゲート領
域を設けることが不可欠である。しかし、このような選
択ゲート領域の占有スペース分だけ面積が増大し、メモ
リセルの集積度が低下してしまう。
【００８６】さらに比較例では、選択ゲート領域４０
２，４０３にＮ型ＭＯＳトランジスタを使用すると、そ
こで電圧降下が生ずるため、ＣＧドライバ４００，４０
１からは本来必要な第１の消去用高電位に電圧降下分の
電圧を上乗せして供給しなければならず、高電圧化して
しまう。
２，４０３にＮ型ＭＯＳトランジスタを使用すると、そ
こで電圧降下が生ずるため、ＣＧドライバ４００，４０
１からは本来必要な第１の消去用高電位に電圧降下分の
電圧を上乗せして供給しなければならず、高電圧化して
しまう。
【００８７】上述した本発明の実施形態では、ディスタ
ーブを回避しながらも選択ゲート領域を省略でき、メモ
リセルの高集積化と低電圧駆動とが可能となる。
ーブを回避しながらも選択ゲート領域を省略でき、メモ
リセルの高集積化と低電圧駆動とが可能となる。
【００８８】なお、図１０に示す本発明の実施形態にお
いては、ビット線ＢＬについては選択ゲートを追加する
ことも可能である。このようにして、選択されたセクタ
０中の非選択セルについては、ビット線ＢＬを選択ゲー
トによってフローティング状態としても良い。こうする
と、プログラムが選択されたセクタ領域０内の非選択セ
ルのビット線ＢＬは、高電位とならない。よって、非選
択セルでのデータのディスターブはさらに低減できる。
なお、選択ゲートを介してビット線に高電位を供給する
時には、電圧降下が生ずるおそれは残る。
いては、ビット線ＢＬについては選択ゲートを追加する
ことも可能である。このようにして、選択されたセクタ
０中の非選択セルについては、ビット線ＢＬを選択ゲー
トによってフローティング状態としても良い。こうする
と、プログラムが選択されたセクタ領域０内の非選択セ
ルのビット線ＢＬは、高電位とならない。よって、非選
択セルでのデータのディスターブはさらに低減できる。
なお、選択ゲートを介してビット線に高電位を供給する
時には、電圧降下が生ずるおそれは残る。
【００８９】（１チップメモリの構成）図１２は、上述
の不揮発性半導体記憶装置を１チップ化したときの概略
ブロック図である。図１２において、このＩＣチップ５
００には、左アレイブロック５０２及び右アレイブロッ
ク５０４が設けられている。この左右のアレイブロック
５０２，５０４の各々は、図７にて説明したメモリセル
アレイ領域を含んでいる。
の不揮発性半導体記憶装置を１チップ化したときの概略
ブロック図である。図１２において、このＩＣチップ５
００には、左アレイブロック５０２及び右アレイブロッ
ク５０４が設けられている。この左右のアレイブロック
５０２，５０４の各々は、図７にて説明したメモリセル
アレイ領域を含んでいる。
【００９０】この左右のアレイブロック５０２，５０４
の間には、ＣＧデコーダ５０６、Ｘプリデコーダ５０
８、ＷＬドライバ（左）５１０、ＷＬドライバ（右）５
１２及びＹでコーダ５１４が配置されている。
の間には、ＣＧデコーダ５０６、Ｘプリデコーダ５０
８、ＷＬドライバ（左）５１０、ＷＬドライバ（右）５
１２及びＹでコーダ５１４が配置されている。
【００９１】左右のメモリブロック５０２，５０４に
は、センスアンプ／ＢＬドライバ５１６，５１８がそれ
ぞれ接続されている。このセンスアンプ／ＢＬドライバ
５１６，５１８のいずれか一方に対して、１６ビットの
信号ＩＯ０−１５が、データイン／アウトバッファ５２
０及び入出力端子５２２を介して入出力される。
は、センスアンプ／ＢＬドライバ５１６，５１８がそれ
ぞれ接続されている。このセンスアンプ／ＢＬドライバ
５１６，５１８のいずれか一方に対して、１６ビットの
信号ＩＯ０−１５が、データイン／アウトバッファ５２
０及び入出力端子５２２を介して入出力される。
【００９２】ＩＣチップ５００にはさらに、コマンド端
子５３０を介して入力される各種イネーブル信号に基づ
いて、制御ロジック信号を生成する制御ロジック回路５
３２が設けられている。この制御ロジック回路５３２か
らの出力に基づいて、コントロールゲート線ＷＬ及びビ
ット線ＢＬなどに供給される各種電位が電位生成回路５
３４にて生成される。
子５３０を介して入力される各種イネーブル信号に基づ
いて、制御ロジック信号を生成する制御ロジック回路５
３２が設けられている。この制御ロジック回路５３２か
らの出力に基づいて、コントロールゲート線ＷＬ及びビ
ット線ＢＬなどに供給される各種電位が電位生成回路５
３４にて生成される。
【００９３】一方、アドレス端子６４０を介して外部か
ら入力されるアドレス信号ＡＤＲ［０−２０］に基づい
て、アドレスバッファ５４２にて内部アドレス信号Ａ０
−２０が生成される。この内部アドレス信号Ａ０−２０
の定義を下記の表３に示す。
ら入力されるアドレス信号ＡＤＲ［０−２０］に基づい
て、アドレスバッファ５４２にて内部アドレス信号Ａ０
−２０が生成される。この内部アドレス信号Ａ０−２０
の定義を下記の表３に示す。
【００９４】
【表３】
【００９５】表３に示すように、内部アドレス信号の上
位６ビットＡ［２０：１５］は、図７（Ａ）に示すセク
タ領域０−６３の一つを選択するのに用いられる。内部
アドレス信号の中位３ビットＡ［１４：１２］は、図９
に示す一つのメモリセル群ＭＣの中から８ビットのうち
の一つを選択するのに用いられる。内部アドレス信号の
下位１２ビットＡ［１１：０］は、４０９６本のワード
線ＷＬの一本を選択するために用いられる。
位６ビットＡ［２０：１５］は、図７（Ａ）に示すセク
タ領域０−６３の一つを選択するのに用いられる。内部
アドレス信号の中位３ビットＡ［１４：１２］は、図９
に示す一つのメモリセル群ＭＣの中から８ビットのうち
の一つを選択するのに用いられる。内部アドレス信号の
下位１２ビットＡ［１１：０］は、４０９６本のワード
線ＷＬの一本を選択するために用いられる。
【００９６】図１３は、図１２に示す左メモリブロック
５０２の詳細を示している。このメモリブロック５０２
は、図７（Ａ）と同様に３２分割されたセクタ領域０−
３１を有し、セクタ領域０−３１の各々には図７（Ｂ）
と同様に１６個のＩ／Ｏに対応したメモリブロックに分
割されている。
５０２の詳細を示している。このメモリブロック５０２
は、図７（Ａ）と同様に３２分割されたセクタ領域０−
３１を有し、セクタ領域０−３１の各々には図７（Ｂ）
と同様に１６個のＩ／Ｏに対応したメモリブロックに分
割されている。
【００９７】図１３に示すように、３２個のセクタ領域
の各一つと対応してＣＧドライバ３００〜３３１が設け
られている。セクタ領域０に対応するＣＧドライバ３０
０は、図８に示したものと同じであり、セクタ領域０内
の各メモリセルにコントロールゲート電位を直接供給す
るものである。他のＣＧドライバ３０１〜３３１も同様
の機能を有する。
の各一つと対応してＣＧドライバ３００〜３３１が設け
られている。セクタ領域０に対応するＣＧドライバ３０
０は、図８に示したものと同じであり、セクタ領域０内
の各メモリセルにコントロールゲート電位を直接供給す
るものである。他のＣＧドライバ３０１〜３３１も同様
の機能を有する。
【００９８】図１３において、３２個のセクタ領域０−
３１の各一つに対応して、消去用ビット線駆動部である
ウェルドライバ３４０−０〜３４０−３１が設けられて
いる。ウェルドライバ３４０−０は、セクタ領域０内の
例えばＰ型ウェルに第２の消去用高電位を供給して、第
２の消去用高電位に設定するものである。他のウェルド
ライバ３４０−１〜３４０−３１も同様の機能を有す
る。
３１の各一つに対応して、消去用ビット線駆動部である
ウェルドライバ３４０−０〜３４０−３１が設けられて
いる。ウェルドライバ３４０−０は、セクタ領域０内の
例えばＰ型ウェルに第２の消去用高電位を供給して、第
２の消去用高電位に設定するものである。他のウェルド
ライバ３４０−１〜３４０−３１も同様の機能を有す
る。
【００９９】図１３において、３２個のセクタ領域０−
３１の各一つに対応して、セクタデコーダ３５０−０〜
３５０−３１が設けられている。セクタデコーダ３５０
−０は、内部アドレス信号の上位６ビットＡ［２０：１
５］にて生成される信号をデコードする。そして、セク
タ０が選択された際には、セクタデコード３５０−０が
ＣＧドライバ３００、ウェルドライバ３４０−０を駆動
して、必要な電位がコントロールゲート線ＣＧ、ビット
線ＢＬに供給されるようにする。
３１の各一つに対応して、セクタデコーダ３５０−０〜
３５０−３１が設けられている。セクタデコーダ３５０
−０は、内部アドレス信号の上位６ビットＡ［２０：１
５］にて生成される信号をデコードする。そして、セク
タ０が選択された際には、セクタデコード３５０−０が
ＣＧドライバ３００、ウェルドライバ３４０−０を駆動
して、必要な電位がコントロールゲート線ＣＧ、ビット
線ＢＬに供給されるようにする。
【０１００】図１３において、３２個のセクタ領域０−
３１の各一つに対応して、Ｙパス回路３６０−０〜３６
０−３１と、セクタ選択回路３７０−０〜３７０−３１
が設けられている。Ｙパス回路３６０−０〜３６０−３
１は、図１２に示すＹデコーダ５１４からの信号に基づ
いて、１６個のＩ／Ｏに接続されたビット線ＢＬ０−３
の一本を選択する。セクタ選択回路３７０−０〜３７０
−３１は、対応するセクタデコーダ３６０−０〜３６０
−３１からの選択信号ＳＥＣ０〜ＳＥＣ３１に基づい
て、図１２に示すセンスアンプ／ＢＬドライバ５１６と
の接続／非接続を行う。
３１の各一つに対応して、Ｙパス回路３６０−０〜３６
０−３１と、セクタ選択回路３７０−０〜３７０−３１
が設けられている。Ｙパス回路３６０−０〜３６０−３
１は、図１２に示すＹデコーダ５１４からの信号に基づ
いて、１６個のＩ／Ｏに接続されたビット線ＢＬ０−３
の一本を選択する。セクタ選択回路３７０−０〜３７０
−３１は、対応するセクタデコーダ３６０−０〜３６０
−３１からの選択信号ＳＥＣ０〜ＳＥＣ３１に基づい
て、図１２に示すセンスアンプ／ＢＬドライバ５１６と
の接続／非接続を行う。
【０１０１】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
【０１０２】例えば、不揮発性メモリ素子１０８Ａ，１
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のメモリ
セルを用いた不揮発性半導体記憶装置に、本発明を適用
することができる。
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のメモリ
セルを用いた不揮発性半導体記憶装置に、本発明を適用
することができる。
【図１】本発明の一実施の形態に係る不揮発性半導体記
憶装置に用いられるメモリセルの断面図である。
憶装置に用いられるメモリセルの断面図である。
【図２】図１に示すメモリセルの等価回路図である。
【図３】図１に示す不揮発性半導体記憶装置でのデータ
読み出し動作を説明するための概略説明図である。
読み出し動作を説明するための概略説明図である。
【図４】図１に示すメモリセルでのコントロールゲート
電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す
特性図である。
電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す
特性図である。
【図５】図１に示す不揮発性半導体記憶装置でのデータ
書き込み（プログラム）動作を説明するための概略説明
図である。
書き込み（プログラム）動作を説明するための概略説明
図である。
【図６】図１に示す不揮発性半導体記憶装置でのデータ
消去動作を説明するための概略説明図である。
消去動作を説明するための概略説明図である。
【図７】図７（Ａ）は図１に示す不揮発性半導体記憶装
置全体の平面レイアウト図、図７（Ｂ）は図７（Ａ）中
の一つのセクタ領域の平面図である。
置全体の平面レイアウト図、図７（Ｂ）は図７（Ａ）中
の一つのセクタ領域の平面図である。
【図８】図７（Ｂ）に示す一つのセクタ領域の多数のメ
モリセル群とその配線とを説明するための概略説明図で
ある。
モリセル群とその配線とを説明するための概略説明図で
ある。
【図９】図８に示すメモリセル群の詳細を示す回路図で
ある。
ある。
【図１０】隣り合うセクタ領域の関係を示す回路図であ
る。
る。
【図１１】図１０に対する比較例の構成を示す回路であ
る。
る。
【図１２】１チップ化された不揮発性半導体記憶装置の
ブロック図である。
ブロック図である。
【図１３】図１２に示す左メモリブロックの詳細を示す
ブロック図である。
ブロック図である。
１００ メモリセル １０２ Ｐ型ウェル １０４ ワードゲート １０６Ａ，１０６Ｂ コントロールゲート（線） １０８Ａ，１０８Ｂ 不揮発性メモリ素子（ＭＯＮＯＳ
メモリセル） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００Ａ，２００Ｂ メモリセルアレイ領域 ２０１ ワード線駆動部 ２１０ セクタ領域 ２１４ メモリブロック ２１６ スモールメモリブロック ３００〜３３１ ＣＧ（コントロールゲート）ドライバ ３４０−０〜３４０−３１ ウェルドライバ（消去用ビ
ット線駆動部） ３５０−０〜３５０−３１ セクタドライバ ３６０−０〜３６０−３１ Ｙパス回路 ３７０−０〜３７０−３１ セクタ選択回路 ４００，４０１ ＣＧ（コントロールゲート）ドライバ ４０２，４０３ 選択ゲート領域 ５００ ＩＣチップ ５０２，５０４ アレイブロック ５０６ ＣＧデコーダ ５０８ Ｘプリデコーダ ５１０，５１２ ＷＬ（ワード線）ドライバ ５１４ Ｙデコーダ ５１６，５１８ センスアンプ／ＢＬドライバ ５２０ データイン／アウトバッファ ５２２ 入出力端子 ５３０ コマンド端子 ５３２ 制御ロジック回路 ５３４ 電位生成回路 ５４０ アドレス端子 ５４２ アドレスバッファ ＷＬ ワード線 ＢＬ ビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線（第１層金属配線） Ｍ０〜Ｍ３ 第２層金属配線 ＭＣＧ メインコントロールゲート線（第３層金属配
線）
メモリセル） １０９ ＯＮＯ膜 １１０ 不純物層（ビット線） ２００Ａ，２００Ｂ メモリセルアレイ領域 ２０１ ワード線駆動部 ２１０ セクタ領域 ２１４ メモリブロック ２１６ スモールメモリブロック ３００〜３３１ ＣＧ（コントロールゲート）ドライバ ３４０−０〜３４０−３１ ウェルドライバ（消去用ビ
ット線駆動部） ３５０−０〜３５０−３１ セクタドライバ ３６０−０〜３６０−３１ Ｙパス回路 ３７０−０〜３７０−３１ セクタ選択回路 ４００，４０１ ＣＧ（コントロールゲート）ドライバ ４０２，４０３ 選択ゲート領域 ５００ ＩＣチップ ５０２，５０４ アレイブロック ５０６ ＣＧデコーダ ５０８ Ｘプリデコーダ ５１０，５１２ ＷＬ（ワード線）ドライバ ５１４ Ｙデコーダ ５１６，５１８ センスアンプ／ＢＬドライバ ５２０ データイン／アウトバッファ ５２２ 入出力端子 ５３０ コマンド端子 ５３２ 制御ロジック回路 ５３４ 電位生成回路 ５４０ アドレス端子 ５４２ アドレスバッファ ＷＬ ワード線 ＢＬ ビット線（不純物層） ＭＢＬ メインビット線 ＳＣＧ サブコントロールゲート線（第１層金属配線） Ｍ０〜Ｍ３ 第２層金属配線 ＭＣＧ メインコントロールゲート線（第３層金属配
線）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年５月２１日（２００２．５．２
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【課題を解決するための手段】本発明の一態様に係る不
揮発性半導体記憶装置は、１つのワードゲートと、２つ
のコントロールゲートにより制御される２つの不揮発性
メモリ素子を有するメモリセルを、列方向及び行方向に
それぞれ複数配列してなるメモリセルアレイ領域を有す
る。不揮発性半導体記憶装置はさらに、メモリセルアレ
イ領域内の複数のメモリセルの各々の第１，第２のコン
トロールゲートを駆動するコントロールゲート駆動部を
有する。
揮発性半導体記憶装置は、１つのワードゲートと、２つ
のコントロールゲートにより制御される２つの不揮発性
メモリ素子を有するメモリセルを、列方向及び行方向に
それぞれ複数配列してなるメモリセルアレイ領域を有す
る。不揮発性半導体記憶装置はさらに、メモリセルアレ
イ領域内の複数のメモリセルの各々の第１，第２のコン
トロールゲートを駆動するコントロールゲート駆動部を
有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】メモリセルアレイ領域は、行方向で分割さ
れた複数のセクタ領域を有する。この複数のセクタ領域
の各々は、列方向に沿った複数の各列にそれぞれ配列さ
れた複数のメモリセルを有する。
れた複数のセクタ領域を有する。この複数のセクタ領域
の各々は、列方向に沿った複数の各列にそれぞれ配列さ
れた複数のメモリセルを有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】本発明の一態様においてはさらに、複数の
セクタ領域の各々には、列方向に沿って形成された複数
のコントロールゲート線が設けられ、コントロールゲー
ト駆動部は、複数のセクタ領域の各々に配置された複数
のコントロールゲート線の各々に、ゲート回路を経由せ
ずに直接接続されていることが好ましい。
セクタ領域の各々には、列方向に沿って形成された複数
のコントロールゲート線が設けられ、コントロールゲー
ト駆動部は、複数のセクタ領域の各々に配置された複数
のコントロールゲート線の各々に、ゲート回路を経由せ
ずに直接接続されていることが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】また、複数のセクタ領域に対応して設けら
れた複数のコントロールゲートドライバの各々にｋ本の
メインコントロールゲート線が接続される場合には、複
数のセクタ領域の各々には、ｋ本のサブコントロールゲ
ート線が接続される各メモリセル群からなる各Ｉ／Ｏに
対応したメモリブロックが、行方向に複数配置される。
このとき、行方向に沿って延びる複数の配線を設けるこ
とが好ましい。こうすると、ｋ本のメインコントロール
ゲート線の各々と、それと対応するｋ本のサブコントロ
ールゲート線の各々とを、複数の配線の一つを介して接
続することができる。
れた複数のコントロールゲートドライバの各々にｋ本の
メインコントロールゲート線が接続される場合には、複
数のセクタ領域の各々には、ｋ本のサブコントロールゲ
ート線が接続される各メモリセル群からなる各Ｉ／Ｏに
対応したメモリブロックが、行方向に複数配置される。
このとき、行方向に沿って延びる複数の配線を設けるこ
とが好ましい。こうすると、ｋ本のメインコントロール
ゲート線の各々と、それと対応するｋ本のサブコントロ
ールゲート線の各々とを、複数の配線の一つを介して接
続することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】特に好ましい形態として、メモリブロック
の行方向に沿ったメモリセル数を４とすることができ
る。この場合にはｋ＝４に設定され、コントロールゲー
トドライバには４本のメインコントロールゲート線が接
続される。メモリブロックは、行方向に４セル有するた
め計８ビットとなり、１本のサブコントロールゲート線
を２ビットに共用することで、４本のサブコントロール
ゲート線が配置される。
の行方向に沿ったメモリセル数を４とすることができ
る。この場合にはｋ＝４に設定され、コントロールゲー
トドライバには４本のメインコントロールゲート線が接
続される。メモリブロックは、行方向に４セル有するた
め計８ビットとなり、１本のサブコントロールゲート線
を２ビットに共用することで、４本のサブコントロール
ゲート線が配置される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】本発明の一態様では、複数のセクタ領域の
各々に、列方向に沿って形成された複数のビット線と、
少なくともデータのプログラム時及び読み出し時に複数
のビット線を駆動するビット線駆動部とをさらに有する
ことができる。
各々に、列方向に沿って形成された複数のビット線と、
少なくともデータのプログラム時及び読み出し時に複数
のビット線を駆動するビット線駆動部とをさらに有する
ことができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】また、複数のビット線を不純物層にて形成
することができ、この複数のビット線の各々に、複数の
メインビット線の各々を接続しても良い。メインビット
線を金属配線とすれば、ビット線の低抵抗化が可能であ
り、また不純物層を列方向で連続させずに不連続として
も、その不連続な各ビット線にメインビット線を介して
給電できる。
することができ、この複数のビット線の各々に、複数の
メインビット線の各々を接続しても良い。メインビット
線を金属配線とすれば、ビット線の低抵抗化が可能であ
り、また不純物層を列方向で連続させずに不連続として
も、その不連続な各ビット線にメインビット線を介して
給電できる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】メモリセルアレイ領域には、行方向に沿っ
て配列された前記複数のメモリセルの各々のワードゲー
トにそれぞれ共通接続された複数のワードを、行方向に
沿って設けることができる。こうして、複数のセクタ領
域にて複数のワード線は共用される。なお、メモリセル
アレイ領域の行方向の一端に、複数のワード線を駆動す
るワード線駆動部を設けることができる。不揮発性半導
体記憶装置の記憶容量をさらに大容量化するには、行方
向にてワード線ドライバを挟んだ両側に、複数のメモリ
セルアレイ領域をそれぞれ配置しても良い。
て配列された前記複数のメモリセルの各々のワードゲー
トにそれぞれ共通接続された複数のワードを、行方向に
沿って設けることができる。こうして、複数のセクタ領
域にて複数のワード線は共用される。なお、メモリセル
アレイ領域の行方向の一端に、複数のワード線を駆動す
るワード線駆動部を設けることができる。不揮発性半導
体記憶装置の記憶容量をさらに大容量化するには、行方
向にてワード線ドライバを挟んだ両側に、複数のメモリ
セルアレイ領域をそれぞれ配置しても良い。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】第１，第２の不揮発性メモリ素子の各々
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から
なるＯＮＯ膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から
なるＯＮＯ膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 Ｆターム(参考） 5B025 AA01 AA07 AB01 AB03 AC03 AD03 AD08 AD10 AD12 AE00 AE06 AE08 5F083 EP18 EP22 EP28 EP35 EP77 ER09 ER15 ER22 JA04 JA53 KA06 LA12 LA16 5F101 BA45 BB02 BC11 BD22 BD36 BE05 BE06
Claims (14)
- 【請求項１】 １つのワードゲートと、第１，第２のコ
ントロールゲートにより制御される第１，第２の不揮発
性メモリ素子とを有するメモリセルを、相交差する第１
及び第２の方向にそれぞれ複数配列してなるメモリセル
アレイ領域と、 前記メモリセルアレイ領域内の前記複数のメモリセルの
各々の前記第１，第２のコントロールゲートを駆動する
コントロールゲート駆動部と、 を有し、 前記メモリセルアレイ領域は、前記第２の方向で分割さ
れた複数のセクタ領域を有し、 前記コントロールゲート駆動部は、前記複数のセクタ領
域の各一つにそれぞれ対応する複数のコントロールゲー
トドライバを有し、前記複数のコントロールゲートドラ
イバの各々は、対応する一つのセクタ領域内の前記第
１，第２のコントロールゲートの電位を、他のセクタ領
域とは独立して設定可能であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】 請求項１において、 データ消去時に前記複数のコントロールゲートドライバ
の一つが選択されて、該一つのセクタ領域内の全ての前
記第１，第２のコントロールゲートに第１の消去用高電
位を供給して、前記複数のセクタ領域の各々にて一括し
てデータを消去することを特徴とする不揮発性半導体記
憶装置。 - 【請求項３】 請求項２において、 前記複数のセクタ領域の各々には、前記第１の方向に沿
って形成された複数のコントロールゲート線が設けら
れ、 前記コントロールゲート駆動部は、前記複数のセクタ領
域の各々に配置された前記複数のコントロールゲート線
の各々に、ゲート回路を経由せずに直接接続されている
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項３において、 前記複数のコントロールゲート線は、 前記コントロールゲート駆動部に直接接続された複数の
メインコントロールゲート線と、 前記複数のメインコントロールゲート線と前記複数のメ
モリセルの前記第１，第２のコントロールゲートとを接
続する複数のサブコントロールゲート線と、 を含むことを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 請求項４において、 前記複数のセクタ領域の各々に設けられた偶数のメイン
コントロールゲート線には、偶数列の前記複数メモリセ
ルの各々の前記第２のコントロールゲートと奇数列の前
記複数メモリセルの各々の前記第１のコントロールゲー
トとが共通接続された複数のサブコントロールゲートが
接続され、前記複数のセクタ領域の各々に設けられた奇
数のメインコントロールゲート線には、奇数列の前記複
数メモリセルの各々の前記第２のコントロールゲートと
偶数列の前記複数メモリセルの各々の前記第１のコント
ロールゲートとが共通接続された複数のサブコントロー
ルゲート線が接続されていることを特徴とする不揮発性
半導体記憶装置。 - 【請求項６】 請求項５において、 前記複数のセクタ領域に対応して設けられた前記複数の
コントロールゲートドライバの各々には、ｋ本のメイン
コントロールゲート線が接続され、 前記複数のセクタ領域の各々には、ｋ本のサブコントロ
ールゲート線が接続されるメモリセル群からなる各入出
力ビットに対応したメモリブロックが、前記第２の方向
に複数配置され、 前記第２の方向に沿って延びる複数の配線が設けられ、
前記ｋ本のメインコントロールゲート線の各々と、それ
と対応する前記ｋ本のサブコントロールゲート線の各々
とが、前記複数の配線の一つを介して接続されているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項７】 請求項６において、 前記メモリブロックの前記第２の方向に沿ったメモリセ
ル数を４とし、ｋ＝４に設定したことを特徴とする不揮
発性半導体記憶装置。 - 【請求項８】 請求項１乃至７のいずれかにおいて、 前記複数のセクタ領域の各々には、 前記第１の方向に沿って形成された複数のビット線と、 少なくともデータのプログラム時及び読み出し時に、前
記複数のビット線を駆動するビット線駆動部と、 がさらに設けられていることを特徴とする不揮発性半導
体記憶装置。 - 【請求項９】 請求項８において、 一つのセクタ領域毎のデータ消去時に、該一つのセクタ
領域に形成された前記複数のビット線に第２の消去用高
電位を供給する消去用ビット線駆動部がさらに設けられ
ていることを特徴とする不揮発性半導体記憶装置。 - 【請求項１０】 請求項８または９において、 前記複数のビット線は不純物層にて形成されていること
を特徴とする不揮発性半導体記憶装置。 - 【請求項１１】 請求項１０において、 前記複数のセクタ領域の各々は、他のセクタと分離され
た一つのウェル領域に形成され、前記ウェル領域に第２
の消去用高電位を供給する消去用ウェル駆動部が設けら
れることを特徴とする不揮発性半導体記憶装置。 - 【請求項１２】 請求項１０または１１において、 前記不純物層にて形成された前記複数のビット線の各々
にそれぞれ接続される複数のメインビット線が設けら
れ、前記複数のメインビット線から前記複数のビット線
にそれぞれ至る各経路途中に、ゲート回路が設けられて
いないことを特徴とする不揮発性半導体記憶装置。 - 【請求項１３】 請求項１乃至１２のいずれかににおい
て、 前記メモリセルアレイ領域には、前記第２の方向に沿っ
て配列された前記複数のメモリセルの各々の前記ワード
ゲートにそれぞれ共通接続された複数のワード線が、前
記第２の方向に沿って設けられ、 前記メモリセルアレイ領域前記第２の方向の一端には、
前記複数のワード線を駆動するワード線駆動部が設けら
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項１４】 請求項１乃至１３のいずれかにおい
て、 前記第１，第２の不揮発性メモリ素子の各々は、酸化膜
（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ
膜を電荷のトラップサイトとして有することを特徴とす
る不揮発性半導体記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001115677A JP3780865B2 (ja) | 2001-04-13 | 2001-04-13 | 不揮発性半導体記憶装置 |
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ID=18966540
Family Applications (1)
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|---|---|---|---|
| JP2001115677A Expired - Lifetime JP3780865B2 (ja) | 2001-04-13 | 2001-04-13 | 不揮発性半導体記憶装置 |
Country Status (3)
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| JP (1) | JP3780865B2 (ja) |
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| JP3867624B2 (ja) * | 2002-06-06 | 2007-01-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
| JP3815381B2 (ja) * | 2002-06-06 | 2006-08-30 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
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| US6982892B2 (en) * | 2003-05-08 | 2006-01-03 | Micron Technology, Inc. | Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules |
| JP2004342927A (ja) * | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| JP2007128633A (ja) * | 2005-10-07 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びこれを備えた送受信システム |
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|---|---|---|---|---|
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| JPH01300496A (ja) | 1988-05-30 | 1989-12-04 | Hitachi Ltd | 半導体メモリ装置 |
| JPH05211338A (ja) * | 1991-10-09 | 1993-08-20 | Mitsubishi Electric Corp | 不揮発性半導体装置 |
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
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- 2001-04-13 JP JP2001115677A patent/JP3780865B2/ja not_active Expired - Lifetime
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- 2002-04-05 US US10/115,913 patent/US6646916B2/en not_active Expired - Fee Related
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