JP2007128633A - 半導体記憶装置及びこれを備えた送受信システム - Google Patents

Abstract

【課題】複数のＣＰＵで複数のメモリを使用するシステムにおいて、１チップに複数のメモリアレイを持たせてメモリを統合する場合、各メモリアレイ毎に独立の動作が可能であり、且つＣＰＵ間でのバス調停を不要にする。
【解決手段】同一メモリチップ１に複数のメモリアレイ１０、２０を持たせ、各メモリアレイにデータ系回路、アドレス系回路及び制御系回路を独立に持たせる。一方、チップ外部との接続をするデータ端子４２、アドレス端子４０及び制御端子４１は各メモリアレイ１０、２０間で共有される。アレイ選択信号ＡＳＥＬ（クロック）で制御される信号選択回路３個のＭＵＸを介して、各メモリアレイ１０、２０に、データ、アドレス及び制御信号を分配させる。また、前記クロックの立上りで一方のメモリアレイ１０に信号を供給し、立下りで他方のメモリアレイ２０に信号を供給させる。
【選択図】図１

Description

本発明は、携帯電話、携帯情報機器、映像情報処理装置などの記憶装置に使用され、不揮発性メモリセルを搭載してなり、且つ複数の情報処理装置により制御される半導体記憶装置に関するものである。

電気的に書換えが可能な不揮発性半導体記憶装置においては、近年、ブロック単位又はチップ単位で一括消去の可能なフラッシュメモリが種々の分野で適用されている。フラッシュメモリの種類には、プログラムを格納するのに適したＮＯＲ型フラッシュメモリと、データを格納するのに適したＮＡＮＤ型フラッシュメモリとがある。ＮＯＲ型フラッシュメモリは高速のランダム読出しを特徴としており、一方、ＮＡＮＤ型フラッシュメモリは高速の書き込みや低速のランダム読出し及び大容量を特徴としている。

これらの特徴を生かして、種々の分野の機器にこれらのフラッシュメモリを適用している。例えば、携帯電話においては、電波や信号の送受信を受け持つベースバンド部と、映像や音楽などのマルチメディア処理を受け持つアプリケーション部とから構成されており、ベースバンド部には、ベースバンド処理のプログラムを格納するためのメモリとしてＮＯＲ型フラッシュメモリが使用され、一方、アプリケーション部には、ベースバンド部と同様に種々のプログラムを格納するＮＯＲ型フラッシュメモリと、音楽や映像などの大容量データを格納するＮＡＮＤ型フラッシュメモリとが使用されている。

現状では、図２１に示すシステムのように、これらのメモリ及びプロセッサなどの周辺装置は、それ等の用途に応じて別々のチップで構成されている。同図のシステム内では、高速ランダムアクセス読み出し動作をメモリチップ１及びＣＰＵ１が受け持ち、大量のデータ書換え及び低速のランダム読出し（通常はシリアルアクセスリード）動作をメモリチップ２及びＣＰＵ２で受け持っている。

このようなシステムも、最近の流れとして低コスト化が要求されている。このため、複数チップの統合化による部品点数削減によるコスト削減化がなされつつある。主にプロセッサなどの情報処理装置の統合化が先ず試みられている。一方、メモリは従来通り別チップで使用されているが、近年の微細化や大容量化技術の進展に伴い、複数種のメモリの統合化が技術的に可能になりつつあり、将来的にメモリの統合化が望まれている。

メモリを統合化する手法としては、例えば、ＮＯＲ型やＮＡＮＤ型などの複数種のメモリアレイをそのまま同一チップ上に搭載することが想定される。

ここで、従来、特許文献１のように、複数のメモリアレイを統合化した事例があり、複数のメモリアレイを同一チップに搭載して、各アレイに対してデータ端子、アドレス端子及び制御端子を共用化させて、書き込み動作中に読出し動作を行うことが可能となっている。

また、特許文献２においても、同様に２つのメモリアレイを同一チップ上に搭載すると共に、制御回路を２つのメモリアレイで共用化する構成を採用して、メモリの同期クロックのＨ期間やＬ期間に同期させて２つのメモリアレイからデータを読出して、２つのメモリ周辺装置にデータを送出させている。
特開２００４−２７３１１７号公報（第８頁、図２） 特開２００３−７０５２号公報（第９、１０頁、図１及び図６）

しかしながら、前記従来の特許文献１においては、２個のメモリアレイに対してアドレス及びデータ入出力をアレイ毎に設け、書込み制御や読出し制御は２個のアレイで共用化している。このため、図２２に示すように、書込みコマンド入力や書き込みデータ入力の終了後においてしか読出し動作を実施できない。具体的には、書き込みコマンドを特許文献１のシステム制御命令レジスタで解読して（図２２の書き込みコマンドの期間）、データラッチに書き込みデータを全て取り込み（図２２の書き込データ入力の期間）、その後にメモリアレイにデータ書き込みを行う（図２２の「書き込み開始」タイミング以降の期間）。一般に、フラッシュメモリの書き込み時間及び消去時間は遅いため、書き込み動作中のアレイ周辺回路は、いわゆるアイドル状態になるため、読出しなどの短期間に動作するモードを実行可能となる。従って、図２２において、書き込み開始後、特許文献１のシステム制御命令レジスタは、読出し動作をできるように、チップを制御して他のメモリアレイからデータを読み出す（図２２の読出しの期間）。

このように、特許文献１においては、書込みデータ入力中は、制御回路が書き込み状態であり、またデータラッチにデータ書き込み状態であるため、割り込んで読出し動作を実施できないという課題を有している。

また、特許文献２においても、制御回路が２つのメモリアレイで共用化されているため、書き込み中での読出し動作は不可能である。

一般に、前記２つの特許文献での課題の他に、複数種類のメモリを１チップに統合化する際の課題としては、メモリを使用する複数のプロセッサに対応して、各々、制御端子、アドレス端子及びデータ端子が必要となり、ピン数がプロセッサの個数だけ倍数され、それだけメモリのチップ面積が大きくなり、低コスト化を阻害し、同時にピン数の増加に応じて消費電力も増大する課題がある。

また、メモリを統合化して１チップのメモリになった場合にも、２つの情報処理装置で１つのメモリを使用する場合、２つの情報処理装置間でのメモリをアクセスする際の競合を調整する必要があり、複数の情報処理装置の調停のために情報処理装置の負担が大きくなるという課題がある。

本発明は、前記課題に鑑みてなされたものであり、その目的は、複数のメモリアレイを同一チップ上に搭載して、少ないピン数で、複数の情報処理装置から所望の期間にメモリと情報処理装置との間で信号の送受信を行うことが可能な半導体記憶装置を提供することにある。

すなわち、請求項１記載の発明の半導体記憶装置は、複数の情報処理装置との間でデータ信号、アドレス信号及び制御信号を送受信する１チップの半導体記憶装置であって、前記１チップ内には、不揮発性のメモリセルを複数配列して構成されるメモリアレイが複数配置され、前記複数のメモリアレイの各々に独立して設けられた複数組のデータ端子、アドレス端子及び制御端子並びにデータ系回路、アドレス系回路及び制御系回路を有し、前記複数のメモリアレイ間で共有され、前記チップ外部とのインターフェースである入出力バッファ部の１組のデータ端子、アドレス端子及び制御端子を有し、前記１組のデータ端子、アドレス端子及び制御端子と、前記複数組のデータ端子、アドレス端子及び制御端子並びにデータ系回路、アドレス系回路及び制御系回路との間に配置される複数の信号選択回路とを備え、前記複数の信号選択回路には、前記複数のメモリアレイの何れかを選択する１又は複数のアレイ選択信号が前記入出力バッファ部を介して入力され、前記１組のデータ端子、アドレス端子及び制御端子からの信号を前記複数の信号分配回路を介して、前記複数のメモリアレイの何れかに分配することを特徴とする。

以上により、請求項１記載の半導体記憶装置では、各メモリアレイはアドレス系回路、制御系回路、データ系回路を全て独立に有しているので、各メモリアレイで独立の動作を行うことが可能である。

請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数組のデータ信号、アドレス信号及び制御信号を、前記入出力バッファ部のデータ端子、アドレス端子及び制御端子に時分割で入力又は出力することを特徴とする。

請求項２記載の半導体記憶装置は、大量の書込みデータ入力期間中に従来のように読出し側のアレイが待機することなく、データ書込みと読出しとを交互に行うので、待機期間を少なくできる。

請求項３記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数の信号分配回路には、前記アレイ選択信号として、前記複数の情報処理装置に入力されるクロックが入力され、前記複数の信号分配回路は、前記クロックの立上り又は立下りタイミングで前記入出力バッファ部に入力されたデータ入力信号、アドレス信号及び制御信号を前記複数のメモリアレイのうち１つである第１のメモリアレイに供給し、前記クロックの立下り又は立上りタイミングで他のメモリアレイである第２のメモリアレイに供給し、前記クロックのその後の立上り又は立下りタイミングで前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、前記クロックのその後の立下り又は立上りタイミングで前記第２のメモリアレイからのデータを前記入出力バッファ部から出力するように信号を分配することを特徴とする。

請求項３記載の半導体記憶装置は、クロックの立上り又は立下りエッジでメモリアレイを選択するので、複数の情報処理装置間でのバス調停を不要にすることができる。

請求項４記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数の信号分配回路には、前記アレイ選択信号として、前記複数の情報処理装置に入力されるクロックが入力され、前記複数の信号分配回路は、前記クロックの立上り又は立下りタイミングで、前記入出力バッファ部に入力されたデータ入力信号及びアドレス信号を前記複数のメモリアレイのうち１つである第１のメモリアレイに供給すると共に、前記入出力バッファ部に入力される制御信号を他のメモリアレイである第２のメモリアレイに供給し、前記クロックの立下り又は立上りタイミングで、前記入出力バッファ部に入力されたデータ入力信号及びアドレス信号を前記第２のメモリアレイに供給すると共に、前記入出力バッファ部に入力される制御信号を前記第１のメモリアレイに供給し、前記クロックのその後の立上り又は立下りタイミングで、前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、前記クロックのその後の立下り又は立上りタイミングで前記第２のメモリアレイからのデータを前記入出力バッファ部から出力するように信号を分配することを特徴とする。

請求項４記載の半導体記憶装置は、制御信号と、アドレス信号及びデータ信号とをクロックの半周期分ずらすことにより、メモリチップ側でのコマンド及びアドレス取り込みと、情報処理装置側でのデータ取り込みとのタイミング設計が容易になる。

請求項５記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数の情報処理装置に入力されるクロック、及び、前記複数の情報処理装置の何れかから出力されるメモリ活性化信号が入力され、前記１チップ内には、前記メモリ活性化信号及び前記クロックにより制御される計数回路が備えられ、前記計数回路は、前記メモリ活性化信号入力後の前記クロックの数をカウントし、そのカウント数に応じて複数種類の前記メモリアレイ選択信号を生成して、前記複数の信号分配回路に送信し、前記複数種類のメモリアレイ選択信号により、前記複数の信号分配回路を制御することを特徴とする。

請求項５記載の半導体記憶装置は、２個以上のメモリアレイを選択することが可能となる。

請求項６記載の発明の送受信システムは、前記請求項５記載の半導体記憶装置と、前記半導体記憶装置に接続される複数の情報処理装置とを備え、前記各情報処理装置は計数回路を有し、前記計数回路は、前記メモリ活性化信号を入力し、この入力後の前記クロックの数をカウントし、前記複数の信号分配回路は、前記計数回路でのクロックの数のカウント結果に基づいて、前記クロックの所定周期目で、前記複数の情報処理装置の何れか１つのみと前記半導体記憶装置との間で信号の送受信を行い、前記クロックのその後の周期で、他の情報処理装置と前記半導体記憶装置との間で信号の送受信が行うように信号を分配することを特徴とする。

請求項７記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数の情報処理装置に入力されるクロック、及び、前記複数の情報処理装置の何れかから出力されるメモリ活性化信号が入力され、前記１チップ内には、前記クロックの周波数を逓倍するクロック逓倍回路と、前記メモリ活性化信号及び前記クロック逓倍回路の逓倍クロックにより制御される計数回路とが備えられ、前記計数回路は、前記メモリ活性化信号入力後の前記逓倍クロックの数をカウントし、そのカウント数に応じて複数種類の前記メモリアレイ選択信号を生成して、前記複数の信号分配回路に送信し、前記複数種類のメモリアレイ選択信号により、前記複数の信号分配回路を制御することを特徴とする。

請求項７記載の半導体記憶装置は、クロックを逓倍しているので、より高速のメモリアレイ割り振りができる。

請求項８記載の発明の送受信システムは、前記請求項７記載の半導体記憶装置と、前記半導体記憶装置に接続される複数の情報処理装置とを備え、前記各情報処理装置は、クロック逓倍回路及び計数回路を有し、前記クロック逓倍回路は、前記入力されたクロックの数を逓倍し、前記計数回路は、前記メモリ活性化信号を入力し、この入力後の前記クロック逓倍回路の逓倍クロックの数をカウントし、前記複数の信号分配回路は、前記計数回路での逓倍クロックの数のカウント結果に基づいて、前記逓倍クロックの所定周期目で、前記複数の情報処理装置の何れか１つのみと前記半導体記憶装置との間で信号の送受信を行い、前記逓倍クロックのその後の周期で、他の情報処理装置と前記半導体記憶装置との間で信号の送受信が行うように信号を分配することを特徴とする。

請求項９記載の発明の送受信システムは、請求項１記載の半導体記憶装置と、前記半導体記憶装置に接続される複数の情報処理装置とを備え、前記半導体記憶装置は前記クロックを受信し、前記複数の情報処理装置のうち第１の情報処理装置からメモリ活性化信号が前記半導体記憶装置、及び他の情報処理装置に送信され、前記半導体記憶装置は、前記クロックの周波数を逓倍するクロック逓倍回路と、前記メモリ活性化信号及び前記クロック逓倍回路の逓倍クロックを受ける計数回路とを有し、前記クロック逓倍回路の逓倍クロックは前記複数の情報処理装置に送信され、前記半導体記憶装置の計数回路は、前記メモリ活性化信号入力後の前記逓倍クロックの数をカウントし、そのカウント数に応じて複数種類のメモリアレイ選択信号を生成して、前記複数の信号分配回路に送信し、前記複数種類のメモリアレイ選択信号により、前記複数の信号分配回路を制御して、前記半導体記憶装置と前記複数の情報処理装置との間で信号の送受信を行うことを特徴とする。

請求項９記載の送受信システムは、情報処理装置にクロック逓倍回路が不要であるので、情報処理装置を小面積にするができる。

請求項１０記載の発明は、前記請求項９記載の送受信システムにおいて、前記複数の情報処理装置は計数回路を有し、前記計数回路は、前記半導体記憶装置の前記クロック逓倍回路からの逓倍クロックを受け、前記メモリ活性化信号入力後の逓倍クロックの数をカウントし、前記半導体記憶装置の複数の信号分配回路は、前記計数回路でのクロックの数のカウント結果に基づいて、前記逓倍クロックの所定周期目で、前記複数の情報処理装置の何れか１つのみと前記半導体記憶装置との間で信号の送受信を行い、前記逓倍クロックのその後の周期で、他の情報処理装置と前記半導体記憶装置との間で信号の送受信が行うように信号を分配することを特徴とする。

請求項１１記載の発明は、前記請求項５、７及び９の何れか１項に記載の半導体記憶装置又は送受信システムにおいて、前記計数回路は、前記メモリ活性化信号を受けず、前記クロック又は逓倍クロックの数をカウントし、そのカウント数に応じて複数種類の前記メモリアレイ選択信号を生成して、前記複数の信号分配回路に送信し、前記複数種類のメモリアレイ選択信号により、前記複数の信号分配回路を制御することを特徴とする。

請求項１１記載の半導体記憶装置又は送受信システムは、メモリ活性化信号が不要であるので、メモリチップのピン数を削減することができる。

請求項１２記載の発明は、前記請求項５、７及び９の何れか１項に記載の半導体記憶装置又は送受信システムにおいて、前記計数回路は、前記メモリ活性化信号を受けず、前記クロック又は逓倍クロックの数をカウントし、前記複数の信号分配回路は、前記計数回路でのクロックの数のカウント結果に基づいて、前記逓倍クロックの所定周期目で、前記複数の情報処理装置の何れか１つのみと前記半導体記憶装置との間で信号の送受信を行い、前記逓倍クロックのその後の周期で、他の情報処理装置と前記半導体記憶装置との間で信号の送受信が行うように信号を分配することを特徴とする。

請求項１３記載の発明は、請求項５、７、９及び１１の何れか１項に記載の半導体記憶装置又は送受信システムにおいて、前記入出力バッファ部のデータ端子、アドレス端子及び制御端子からの信号群が入力され、これ等の信号群に応じて、前記計数回路のカウント数と前記メモリアレイ選択信号生成との関係を可変にする状態設定回路を備え、前記状態設定回路の出力は、前記計数回路に与えられることを特徴とする。

請求項１３記載の半導体記憶装置又は送受信システムは、計数回路のカウント数とメモリアレイ選択信号との関係を可変にできるので、メモリアレイからのアクセスの順序を変更することができ、動作モードに応じて所望の順序でメモリをアクセスすることができる。

請求項１４記載の発明は、前記請求項１３記載の半導体記憶装置又は送受信システムにおいて、複数の情報処理装置のうち何れかの情報処理装置から前記データ端子、アドレス端子及び制御端子を介して信号前記状態設定回路に制御信号を送信して、前記状態設定回路の内容を前記制御信号に応じて変更することを特徴とする。

請求項１５記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数の情報処理装置のうち１つの情報処理装置からメモリ活性化信号が本半導体記憶装置、及び前記複数の情報処理装置の他の情報処理装置に送信され、前記複数の信号分配回路は、前記メモリ活性化信号に基づいて、前記複数の情報処理装置と複数のメモリアレイとの間の信号の送受信を行って、前記メモリ活性化信号の‘Ｈ’又は‘Ｌ’期間で前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を１つのメモリアレイに供給し、一方、前記メモリ活性化信号の‘Ｌ’又は‘Ｈ’期間で前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を他の１つのメモリアレイに供給し、前記メモリ活性化信号のその後の‘Ｈ’又は‘Ｌ’期間で前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、一方、前記メモリ活性化信号のその後の‘Ｌ’又は‘Ｈ’期間で前記他のメモリアレイからのデータを前記入出力バッファ部から出力することを特徴とする。

請求項１５記載の半導体記憶装置は、メモリアレイを選択する期間をクロック周期で決定される期間ではなく、任意の期間にすることができる。

請求項１６記載の発明は、前記請求項１５記載の半導体記憶装置において、前記複数の信号分配回路は、前記メモリ活性化信号の立上り又は立下りタイミングで前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を１つのメモリアレイに供給し、一方、前記メモリ活性化信号の立下り又は立上りタイミングで他のメモリアレイに前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を供給し、前記入出力バッファ部に入力された各信号を前記メモリ活性化信号の次の立上り又は立下り遷移まで前記２つのメモリアレイで保持し、一方、前記メモリ活性化信号の立上り又は立下りタイミングで前記１つのメモリアレイからのデータを前記入出力バッファ部から出力し、前記メモリ活性化信号の立下り又は立上りタイミングで前記他のメモリアレイからのデータを前記入出力バッファ部から出力することを特徴とする。

請求項１７記載の発明は、前記請求項１５記載の半導体記憶装置において、前記１つの情報処理装置から送信されるメモリ活性化信号が活性化されている期間には、他の情報処理装置から本半導体記憶装置へ信号の送受信は行われないことを特徴とする。

請求項１８記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数の情報処理装置から各々メモリ活性化信号が本半導体記憶装置に送信され、前記複数の信号分配回路は、各々、前記複数のメモリ活性化信号により制御され、前記複数のメモリ活性化信号のうちの１つのメモリ活性化信号‘Ｈ’又は‘Ｌ’期間で前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を１つのメモリアレイに供給し、前記第１つのメモリアレイからのデータを前記入出力バッファ部から出力し、一方、前記複数のメモリ活性化信号のうちの他のメモリ活性化信号の‘Ｈ’又は‘Ｌ’期間で前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を他のメモリアレイに供給し、前記他のメモリアレイからのデータを前記入出力バッファ部から出力することを特徴とする。

請求項１８記載の半導体記憶装置は、２個以上のメモリアレイを選択することができる。

請求項１９記載の発明は、前記請求項１８記載の半導体記憶装置において、前記複数の情報処理装置から各々メモリ活性化信号が本半導体記憶装置に送信され、前記複数の信号分配回路は、各々、前記複数のメモリ活性化信号により制御され、前記複数のメモリ活性化信号のうちの１つのメモリ活性化信号の立下り又は立上りタイミングで前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を１つのメモリアレイに供給し、前記１つのメモリアレイに供給された前記各信号を前記１つのメモリ活性化信号の次の立上り又は立下り遷移まで前記１つのメモリアレイで保持し、前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、一方、前記複数のメモリ活性化信号のうちの他のメモリ活性化信号の立下り又は立上りタイミングで前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を他のメモリアレイに供給し、前記他のメモリアレイに供給された各信号を前記他のメモリ活性化信号の次の立上り又は立下り遷移まで前記他のメモリアレイで保持し、前記他のメモリアレイからのデータを前記入出力バッファ部から出力することを特徴とする。

請求項２０記載の発明の送受信システムは、前記請求項１８記載の半導体記憶装置と、前記複数の情報処理装置とを備えた送受信システムであって、前記複数の情報処理装置のうちの第１の情報処理装置に対して他の情報処理装置から各々メモリアクセス要求信号が送信され、前記第１の情報処理装置からメモリビジー信号が前記他の情報処理装置の各々に送信され、前記第１の情報処理装置からのメモリビジー信号を受けた前記他の情報処理装置は、前記メモリ活性化信号を活性化せず、信号の送受信を行わないことを特徴とする。

請求項２１記載の発明の送受信システムは、請求項１記載の半導体記憶装置と、前記複数の情報処理装置とを備えた送受信システムであって、前記半導体記憶装置はタイマー回路を備え、前記タイマー回路は、所定周期毎に一定期間のパルス幅を有するメモリアレイ切換信号を発生して前記複数の情報処理装置に送信し、前記複数の情報処理装置は、前記メモリアレイ切換信号ＭＳＷが活性化されている期間に、自己が発生するメモリ活性化信号の状態を遷移させると共に、前記全ての情報処理装置から半導体記憶装置への出力信号を‘Ｈ’、‘Ｌ’又は高インピーダンスに固定することを特徴とする。

請求項２１記載の送受信システムは、メモリアレイの切換時に各情報処理装置からの出力信号の衝突による電源貫通電流などの誤動作を防止することができる。

請求項２２記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数の信号分配回路は、前記チップ外部インターフェースの入出力バッファ部の近辺には位置せず、チップ上の前記複数のメモリアレイの各々に近い場所に位置することを特徴とする。

請求項２２記載の半導体記憶装置は、信号分配回路を各メモリアレイの近傍に配置するので、分配後のデータ配線、アドレス配線及び制御信号配線を短縮化でき、配線レイアウト領域を削減できて、チップ面積の縮小化が可能である。

請求項２３記載の発明は、前記請求項１記載の半導体記憶装置において、前記１組のデータ端子、アドレス端子及び制御端子からの信号を前記複数の信号分配回路を介して、前記複数のメモリアレイの何れかに分配するための制御をする信号を生成するアレイ選択制御回路を有し、前記アレイ選択制御回路は、半導体記憶装置を使用する際に、予め、前記データ端子、アドレス端子及び制御端子から信号を入力して、前記複数のメモリアレイのうち１つのメモリアレイを選択するためのアレイ選択信号を発生し、前記アレイ選択制御回路から前記信号分配回路へ前記アレイ選択信号を送信するように構成され、前記アレイ選択制御回路により予め選択されたメモリアレイが外部よりアクセスされる場合には、その他のメモリアレイへのアクセスは受け付けされず、前記予め選択されたメモリアレイがアクセスされていない場合のみ、他のメモリアレイへのアクセスが受け付けられ、１つのメモリアレイを優先して選択することを特徴とする。

請求項２３記載の半導体記憶装置は、外部からのアレイ選択信号を使用することがないので、ピン数を削減することが可能である。また、アレイ選択の調停をシステム側で行うことなく、異なるアレイを使用することが可能、すなわち、アレイ選択信号を生成することなく、メモリアレイ選択を実施でき、システム全体の制御の負担を軽減することが可能である。

請求項２４記載の発明は、前記請求項１記載の半導体記憶装置において、前記複数の信号分配回路には、前記アレイ選択信号として、前記複数の情報処理装置に入力されるクロックが入力され、前記複数の信号分配回路は、前記クロックのＨ期間又はＬ期間で前記入出力バッファ部に入力されたデータ入力信号、アドレス信号及び制御信号を前記複数のメモリアレイのうち１つである第１のメモリアレイに供給し、もう１つの他のメモリアレイである第２のメモリアレイに対しては前回入力された信号を供給したまま保持し、前記クロックのＬ期間又はＨ期間で前記第２のメモリアレイに供給し、前記第１のメモリアレイに対しては前回入力された信号を供給したまま保持し、前記クロックのＨ期間又はＬ期間で前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、前記クロックのＬ期間又はＨ期間で前記第２のメモリアレイからのデータを前記入出力バッファ部から出力するように信号を分配することを特徴とする。

請求項２４記載の半導体記憶装置は、クロックをＨ又はＬレベルの何れかに固定することにより、一方のアレイのみへのアクセスが可能となる。また、クロックのＨ期間及びＬ期間に応じてメモリアレイを選択するので、複数個の情報処理装置間でのバス調停を不要にすることができ、複数個の情報処理装置でメモリを使用するシステムに有用である。

請求項２５記載の発明は、前記請求項１記載の半導体記憶装置において、ｎ（ｎは２以上の整数）個のメモリアレイを有し、前記ｎ個のメモリアレイに対応して、ｎ個のアドレス信号用の信号分配回路、ｎ個のデータ信号用の信号分配回路、及びｎ個の制御信号用の信号分配回路が具備され、更に、メモリ容量設定回路が具備され、前記メモリ容量設定回路は、半導体記憶装置を使用する際に、予め、前記データ端子、アドレス端子及び制御端子から信号が入力され、これ等の入力信号に基づいて、前記ｎ個のメモリアレイから所望のメモリ容量を有する１つ又は複数個のメモリアレイを構成するように、前記メモリ容量設定回路から前記信号分配回路へアレイ選択信号を送信するように構成されており、前記メモリ容量設定回路からｎ本のアレイ選択信号が前記ｎ個のアドレス用、データ用及び制御信号用の信号分配回路に送信されて、所望のメモリ容量のメモリアレイが選択されることを特徴とする。

請求項２５記載の半導体記憶装置は、複数個のメモリアレイの各々の容量を任意に設定できるので、様々なセットに対応してチップ内部の領域を仕切ることより、無駄なくメモリを使用することが可能である。

請求項２６記載の発明は、前記請求項２５記載の半導体記憶装置において、前記メモリ容量設定回路は、複数個の分割され、前記複数個のメモリ容量設定回路は、前記チップ外部インターフェースの入出力バッファ部の近辺には位置せず、チップ上の前記複数のメモリアレイの各々に近い場所に位置することを特徴とする。

請求項２６記載の半導体記憶装置は、メモリチップ内の複数個のメモリ容量設定回路を各メモリアレイ近傍に分散配置したので、メモリ容量設定信号の配線レイアウト領域を削減でき、チップ面積を縮小化することができる。

以上説明したように、請求項１記載の発明によれば、メモリチップ内の各メモリアレイに、データ端子、アドレス端子及び制御端子、並びにデータ系回路、アドレス系回路及び制御系回路を独立に具備させたので、同一メモリチップ内で各メモリアレイ間で独立の動作を行うことができる。

請求項２記載の発明によれば、データ端子、アドレス端子及び制御端子に対して、時分割で且つ所望のタイミングで入力又は出力させたので、大量の書込みデータ入力期間中に従来のように読出し側のアレイが待機することなく、データ書込みと読出しを交互に行いことができ、待機期間を少なくできる。

請求項３記載の発明によれば、メモリチップに入力されるクロックの立上り又は立下りエッジで信号を各メモリアレイに分配するので、メモリチップ外部の複数の情報処理装置間でのバス調停を不要にすることができる。

請求項４記載の発明によれば、メモリチップに入力されるクロックの取り込みタイミングを、データ端子及びアドレス端子と制御端子とでクロックの半周期ずらしたので、メモリチップ側でのコマンド及びアドレスの取り込みと、情報処理装置側でのデータ取り込みとのタイミング設計を容易にできる。

請求項５記載の発明によれば、メモリチップ及び情報処理装置に入力されるクロックを、メモリアレイ活性化信号入力後にカウントするので、２個以上のメモリアレイに対して信号分配することができる。

請求項７記載の発明によれば、メモリチップ及び情報処理装置に入力されるクロックを逓倍し、メモリアレイ活性化信号入力後にその逓倍クロックをカウントするので、２個以上のメモリアレイに対してより高速の信号分配ができる。

請求項９記載の発明によれば、メモリチップ内で逓倍したクロックを情報処理装置に送信するので、情報処理装置内にクロック逓倍回路を不要にすることができる。

請求項１１記載の発明によれば、メモリチップ及び情報処理装置に入力されるクロックを、メモリ活性化信号を用いずにカウントするので、２個以上のメモリアレイに対して信号分配することができ、更にメモリチップでのメモリ活性化信号ピンを削減することができる。

請求項１３記載の発明によれば、メモリチップ内に状態設定回路を設けて、クロックカウントとメモリアレイへの信号分配との関係を可変にしたので、メモリアレイからのアクセスの順序を変更可能にでき、動作モードに応じて所望の順序でメモリアレイをアクセスすることができる。

請求項１５記載の発明によれば、メモリチップにメモリ活性化信号を与えることにより、メモリアレイへの信号分配を行うので、各メモリアレイ選択の期間をクロックの周期で決定される期間ではなく、任意の期間にすることができる。

請求項１８記載の発明によれば、複数の情報処理装置からの複数のメモリ活性化信号をメモリチップに与えることにより、各メモリアレイへの信号分配を行うので、メモリアレイ選択の期間をクロックの周期で決定される期間ではなく、任意の期間にすることができると共に、２個以上のメモリアレイに対して信号分配することができる。

請求項２１記載の発明によれば、メモリチップ内にタイマーを設けて、所定周期で一定期間の信号をメモリアレイ選択信号として情報処理装置に送信したので、メモリアレイ選択の切り換えの際の各情報処理装置からの出力信号の衝突による電源貫通電流などの誤動作を防止することができる。

請求項２２記載の発明によれば、メモリチップ内の信号分配回路を各メモリアレイ近傍に分散配置したので、配線レイアウト領域を削減でき、チップ面積を縮小化することができる。

請求項２３記載の発明によれば、アレイ選択信号を使用することがないので、ピン数を削減することが可能であると共に、アレイ選択の調停をシステム側で行うことなく、異なるアレイを使用することが可能、すなわち、アレイ選択信号を生成することなくメモリアレイ選択を実施でき、システム全体の制御の負担を軽減することができる。

請求項２４記載の発明によれば、クロックをＨ又はＬレベルの何れかに固定することにより、１つのメモリアレイのみへのアクセスが可能となると共に、クロックのＨ期間及びＬ期間に応じてメモリアレイを選択するので、複数個の情報処理装置間でのバス調停を不要にすることができ、複数個の情報処理装置でメモリを使用するシステムに有用である。

請求項２５記載の発明によれば、複数個のメモリアレイの各々の容量設定が可能になるので、様々なセットに対応してチップ内部の領域を仕切ることより、無駄なくメモリを使用することができる。

請求項２６記載の発明によれば、メモリチップ内のメモリ容量設定回路を複数に分割して各メモリアレイ近傍に分散配置したので、メモリ容量設定信号の配線レイアウト領域を削減でき、チップ面積を縮小化することができる。

以下、本発明の実施形態について図面を参照して説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体記憶装置を示すブロック図である。

同図に示す半導体記憶装置は、外部に情報処理装置である２個のＣＰＵ１、ＣＰＵ２を有する。

メモリチップ１内には、不揮発性のメモリセルを複数配列して構成される２個の不揮発メモリアレイ１０、２０を有する。各メモリアレイ１０、２０には、各々、ワード線を選択する行デコーダＸＤＥＣ１１、２１と、ビット線を選択してデータを増幅するセンスアンプ及び列デコーダＹＤＥＣ＆ＳＡ１２、２２とが具備される。また、メモリアレイ１０に対応して、アドレス系回路ＡＤＤ−１１３、制御系回路ＣＴＲＬ−１１４、データ系回路ＤＡＴＡ−１１５が具備され、メモリアレイ２０に対応して、アドレス系回路ＡＤＤ−２２３、制御系回路ＣＴＲＬ−２２４、データ系回路ＤＡＴＡ−２２５が具備される。

メモリチップ１のチップ外部のインターフェース部分は、１系統のアドレス端子４０、制御端子４１、データ端子４２を有しており、これらから入出力バッファＩＯＢＵＦ４６、入力バッファＩＢＵＦ４４、ＩＢＵＦ４５を介して信号分配回路ＭＵＸ５０、５１、５２まで配線される。また、メモリアレイ選択信号ＡＳＥＬがメモリチップ１に入力され、端子４３及び入力バッファ４７を介して前記信号分配回路５０、５１、５２に接続される。

前記３個の信号分配回路ＭＵＸからは、メモリアレイ１０、メモリアレイ２０に対応した信号線群６０、６１、６３、６４、６６、６７が出力され、アドレス系回路１３、２３、制御系回路１４、２４、データ系回路１５、２５に接続される。

一方、ＣＰＵ１、ＣＰＵ２のメモリに対応する信号線群は、図示したように共用化されて、メモリチップ１の端子４０、４１、４２に接続され、同様にメモリアレイ選択信号ＡＳＥＬは、前記メモリチップ１だけでなく、ＣＰＵ１、ＣＰＵ２にも入力される。

次に、ＣＰＵ１、ＣＰＵ２とメモリアレイ１０、メモリアレイ２０との間の信号の送受信について説明する。

メモリチップ１内において、３個の信号分配回路ＭＵＸは、メモリアレイ選択信号ＡＳＥＬの状態により、第１のメモリアレイ１０、第２のメモリアレイ２０側に信号を送信するように制御される。例えば、メモリアレイ選択信号ＡＳＥＬが‘Ｈ’の時には、第１のメモリアレイ１０のアドレス系回路１３、制御系回路１４、データ系回路１５に信号が送出され、メモリアレイ選択信号ＡＳＥＬが‘Ｌ’の時には、第２のメモリアレイ２０のアドレス系回路２３、制御系回路２４、データ系回路２５に信号が送出されるように制御される。一方、ＣＰＵ１は、メモリアレイ選択信号ＡＳＥＬが‘Ｈ‘のときには、メモリチップ１に対して信号を送出し、ＣＰＵ２はメモリアレイ選択信号ＡＳＥＬが‘Ｌ‘のときには、メモリチップ１に対して信号を送出する。

このようにすれば、メモリアレイ選択信号ＡＳＥＬの状態により、ＣＰＵ１、ＣＰＵ２からメモリアレイ１０、２０に対して信号の送受信が可能であり、更に、３個の信号分配回路ＭＵＸにより、一方のメモリアレイ１０、２０が選択されている期間は、他方のメモリアレイ２０、１０に信号が送受信されず、更に、各々のメモリアレイにおいて独立にアドレス系回路、制御系回路、データ系回路を有しているので、ＣＰＵ１、ＣＰＵ２からのコマンドを別個に解読することが可能である。従って、例えば、書き込みデータ入力中に、一方のメモリアレイからの読出しが可能となる。

以上のように、本実施形態によれば、各メモリアレイはアドレス系回路、制御系回路、データ系回路を全て独立に有しているので、各メモリアレイで独立の動作を行うことができ、複数の情報処理装置で複数のメモリアレイを扱う際に有用である。

（第２の実施形態）
図２は、本発明の第２の実施形態にかかる半導体記憶装置の動作シーケンスを示す図である。

図２は、前記図１に示したメモリアレイ選択信号ＡＳＥＬ、外部データ端子４２、第１のメモリアレイ１０のデータ線６６、第２のメモリアレイ１０のデータ線６７の動作を示す。同２（ａ）はメモリアレイ選択信号ＡＳＥＬがクロックのように周期的な信号の場合を示し、同図（ｂ）はＡＳＥＬが周期的な信号でない場合である。本図に示した例では、メモリアレイ選択信号ＡＳＥＬが‘Ｈ’の時には、外部データ端子４２からデータを３個の信号分配回路ＭＵＸを介して第１のメモリアレイ１０に送信し、一方、メモリアレイ選択信号ＡＳＥＬが‘Ｌ’の時には、外部データ端子４２からデータを信号分配回路ＭＵＸを介して第２のメモリアレイ２０に送信させる。

同図（ａ）の場合、期間Ａ１に書き込みコマンドを送信し、期間Ａ２に第２のメモリアレイ２０から読出しを行う。期間Ａ３、Ａ５では書き込みデータを送信し、その間隙の期間Ａ４に第２のメモリアレイ１０から読出しを実施する。期間Ａ６以降は第１のメモリアレイ１０は書き込み状態になり、外部との信号のやり取りはなくなり、第２のメモリアレイ１０から読出しを行うのみである。

同図（ｂ）の場合も同様であり、期間Ｂ６以降は、第２のメモリアレイ２０から読出しを行うのみである。同図（ａ）との差異は、メモリアレイ選択信号ＡＳＥＬが周期的でないため、常に、第２のメモリアレイ２０側が選択されて、読出しデータが間断なく取り出せる。

図示していないが、アドレス端子、制御端子についても同様のタイミングとなる。図２のように時分割で第１のメモリアレイ１０、第２のメモリアレイ２０に信号を送受信させ、また、例えば図２（ｂ）の期間Ｂ４のように第１のメモリアレイ１０に書き込みデータを送信している際に、割り込んで第２のメモリアレイ２０からデータを読み出すことが可能であり、従来事例の図２２で示したように書き込みデータを全て書き込んだ後に、他のメモリアレイからデータを読み出す必要はない。近年のメモリの大容量化で、一度に書き込むデータ量は増大しており、データ書き込み中に長期間待機するという状態は本実施形態により解消される。

以上のように、本実施形態によれば、大量の書込みデータ入力期間中に、従来のように読出し側のメモリアレイが待機することなく、データ書込みと読出しとを交互に行ので、待機期間を少なくでき、書き込み及び読出しを同時に行う際に有用である。

（第３の実施形態）
図３は本発明の第３の実施形態にかかる半導体記憶装置の信号分配回路を示す図、図４は本実施形態にかかる信号分配回路を用いた場合の動作シーケンスを示す図である。

本実施形態では、メモリアレイ選択信号ＡＳＥＬとして周期的な信号であるクロックを適用した場合である。図３において、制御信号ＮＷＥは信号分配回路５１に、アドレス信号Ａｎは信号分配回路５０に入力される。信号分配回路５０、５１のメモリアレイ選択信号ＡＳＥＬは、図３の例では、クロックＣＬＫである。信号分配回路５０、５１の内部には、フリップフロップ５３及びインバータ５４が備えられる。図３に示すように、第２のメモリアレイ２０側へ送信される側のフリップフロップ５３のクロックＣＬＫはインバータ５４を経由して接続されている。即ち、信号分配回路５０、５１共にクロックＣＬＫの立上り端で、第１のメモリアレイ１０側に信号を送信し、立下り端で第２のメモリアレイ２０に信号を送信する。

図４は、信号分配回路５０、５１の動作を示すタイミングチャートを示す。同図は、制御信号ＮＷＥ、ＮＯＥ、アドレスＡｎの動作を示す。図４から判るように、クロックＣＬＫの立上りで制御端子４１、アドレス端子４０の状態が取り込まれ、第１のメモリアレイ１０に信号が送信される。一方、クロックＣＬＫの立下りで制御端子４１、アドレス端子４０の状態が取り込まれ、第２のメモリアレイ２０に信号が送信される。図４の例では、タイミング（１）で第１のメモリアレイ１０の制御線６３の制御信号ＮＷＥ１が‘Ｌ’に遷移すると共に、アドレス線６０のアドレスＡｎ−１が遷移し、次の立上りまで保持される。タイミング（２）で第２のメモリアレイ１０の制御線６４の制御信号ＮＯＥ２がＬ’に遷移し、アドレス線６１のアドレスＡｐ−２が遷移し、次の立下りまで保持される。このように第１及び第２のメモリアレイ１０、２０の各々に対して独立に制御信号及びアドレス信号が入力され、各々が独立に動作することが可能となる。尚、図示していないが、データ端子４２についても前記同様にデータの入出力を行うのは勿論である。

本実施形態においては、クロックＣＬＫは、メモリチップ１だけでなく、図１に示したＣＰＵ１、ＣＰＵ２にも入力されている。ＣＰＵ１、ＣＰＵ２側は、クロックＣＬＫの立上りタイミング及び立下りタイミングに同期して、メモリチップ１に対して信号を送受信すれば良く、ＣＰＵ１、ＣＰＵ２間でメモリチップ１へのアクセスを調停する必要がない。

以上のように、本実施形態によれば、クロックの立上りエッジ及び立下りエッジで２個のメモリアレイ１０、２０の何れかを選択するので、複数の情報処理装置（ＣＰＵ）間でのバス調停を不要にすることができる。従って、複数の情報処理装置でメモリを使用するシステムに有用である。

（第４の実施形態）
図５は、本発明の第４の実施形態にかかる半導体記憶装置の信号分配回路を示す図、図６は本実施形態にかかる信号分配回路を用いた場合の動作シーケンスを示す図である。

本実施形態では、前記第３の実施形態と同様に、メモリアレイ選択信号ＡＳＥＬとして、周期的な信号であるクロックを適用した場合である。図５において、制御信号ＮＷＥは信号分配回路５１に、アドレス信号Ａｎは信号分配回路５０に入力される。信号分配回路５０、５１のメモリアレイ選択信号ＡＳＥＬは、図５の例では、クロックＣＬＫである。信号分配回路５０、５１の内部には、各々、２個のフリップフロップ５３とインバータ５４とが備えられる。図５に示すように、アドレス用信号分配回路５０及び制御用信号分配回路５１では、フリップフロップ５３のクロックＣＬＫのインバータ５４の接続が相互に異なる。

アドレス用信号分配回路５０においては、第２のメモリアレイ２０側へ送信される側のフリップフロップ５３のクロックＣＬＫはインバータ５４を経由して接続されている。即ち、クロックＣＬＫの立上り端で第１のメモリアレイ１０に信号を送信し、立下り端で第２のメモリアレイ２０に信号を送信する。一方、制御用信号分配回路５１においては、第１のメモリアレイ１０へ送信される側のフリップフロップ５３のクロックＣＬＫはインバータ５４を経由して接続されている。即ち、クロックＣＬＫの立上り端で第２のメモリアレイ２０に信号を送信し、立下り端で第１のメモリアレイ１０に信号を送信する。

図６は、前記の動作を示すタイミングチャートを示す。同図は制御信号ＮＷＥ、ＮＯＥ、アドレスＡｎの動作を示す。図６から判るように、クロックＣＬＫの立上りで制御端子４１及びアドレス端子４０の状態が取り込まれて、第１のメモリアレイ１０にアドレス信号が、第２のメモリアレイ２０に制御信号が送信される。一方、クロックＣＬＫの立下りで制御端子４１及びアドレス端子４０の状態が取り込まれて、第２のメモリアレイ２０にアドレス信号が、第１のメモリアレイ１０に制御信号が送信される。

図６に示した例では、タイミング（１）で第１のメモリアレイ１０のアドレス線６０のアドレスＡｎ−１が遷移し、タイミング（２）で第１のメモリアレイ１０の制御線６３の制御信号ＮＷＥ１が‘Ｌ’に遷移し、各々、次の立上り及び立下りまで保持される。

このように第１及び第２のメモリアレイ１０、２０の各々に対して独立にクロックを半周期分位相をずらして、制御信号及びアドレス信号が入力され、その各々を独立に動作することが可能となる。

尚、図示していないが、データ端子４２については、アドレス端子４０と同様のタイミングでデータの入出力を行う。

本実施形態においては、前記第３の実施形態と同様に、クロックＣＬＫは、メモリチップ１だけでなく、図１に示したＣＰＵ１、ＣＰＵ２にも入力されている。ＣＰＵ１、ＣＰＵ２は、クロックＣＬＫの立上りタイミング及び立下りタイミングに同期して、メモリチップ１に対して信号を送受信すれば良く、ＣＰＵ１、ＣＰＵ２間でメモリチップ１へのアクセスを調停する必要がない。

通常、フラッシュメモリは、アドレス信号及びデータ信号を制御信号の遷移ポイントで取り込むため、ＣＰＵから制御信号の遷移タイミングに合うようにアドレス信号及びデータ信号を送信する必要がある。本実施形態によれば、各メモリアレイ１０、２０に対して制御信号とアドレス信号及びデータ信号とがクロックＣＬＫの半周期分だけずれて入力されるので、メモリアクセスのタイミング設計が容易となる。

以上のように、本実施形態によれば、制御信号とアドレス信号及びデータ信号とをクロックの半周期分ずらすことにより、メモリチップ１側ではコマンド及びアドレス取り込みが、情報処理装置側ではデータ取り込みタイミングの各設計が前記第３の実施形態よりも容易になる。

（第５の実施形態）
図７は、本発明の第５の実施形態にかかる半導体記憶装置を示すブロック図、図８はその動作を示すタイミングチャートである。

図７に示した半導体記憶装置は、外部に３個のＣＰＵ１、ＣＰＵ２、ＣＰＵ３（情報処理装置）を有する例である。メモリチップ１内には、３個の不揮発メモリアレイ１０、２０、３０が備えられる。各メモリアレイ１０、２０、３０には、各々、ワード線を選択する行デコーダＸＤＥＣ１１、２１、３１、ビット線を選択してデータを増幅するセンスアンプ及び列デコーダＹＤＥＣ＆ＳＡ１２、２２、３２が具備される。また、メモリアレイ１０に対応して、アドレス系回路ＡＤＤ−１１３、制御系回路ＣＴＲＬ−１１４、データ系回路ＤＡＴＡ−１１５が具備され、メモリアレイ２０に対応して、アドレス系回路ＡＤＤ−２２３、制御系回路ＣＴＲＬ−２２４、データ系回路ＤＡＴＡ−２２５が具備され、メモリアレイ３０に対応して、アドレス系回路ＡＤＤ−３３３、制御系回路ＣＴＲＬ−３３４、データ系回路ＤＡＴＡ−３３５が具備される。

メモリチップ１のチップ外部のインターフェース部分には、前記第１の実施形態と同様に、１系統のアドレス端子４０、制御端子４及び、データ端子４２が配置され、これらから入力バッファＩＢＵＦ４４、４５、入出力バッファＩＯＢＵＦ４６を介して３個の信号分配回路ＭＵＸ５０、５１、５２まで配線される。

本実施形態では、メモリアレイ選択信号ＡＳＥＬとして、周期的な信号であるクロックを適用した場合を示し、メモリアレイ選択信号ＡＳＥＬとしてクロックＳＣＬＫが端子４３に入力される。このクロックＳＣＬＫは、ＣＰＵ１〜３にも入力される。

また、ＣＰＵ１からメモリ活性化信号ＭＥＮが出力され、メモリチップ１の端子４７に入力されると共に、他の２個のＣＰＵ２、ＣＰＵ３にも入力される。

クロックＳＣＬＫ及びメモリ活性化信号ＭＥＮは、メモリチップ１の入力バッファ４８を介して計数回路ＣＫＣＮＴ５３に接続される。この計数回路ＣＫＣＮＴ５３は、クロックＳＣＬＫの数をカウントするものである。そのカウント後には、メモリアレイ選択信号７０、７１、７２を出力して、信号分配回路５０、５１、５２に入力される。

前記３個の信号分配回路ＭＵＸからは、３つのメモリアレイ１０、２０、３０に対応した信号線群６０〜６７が接続され、各々、アドレス系回路１３、２３、３３、制御系回路１４、２４、３４、データ系回路１５、２５、３５に接続される。

一方、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３のメモリチップ１に対応する信号線群は、図示のように共用化されて、メモリチップ１の端子４０、４１、４２に接続され、同時にメモリアレイ選択信号ＡＳＥＬ（クロックＳＣＬＫ）は、メモリチップ１だけでなく、ＣＰＵ１〜３にも入力される。

次に、図８を用いて、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３とメモリアレイ１０、２０、３０との信号の送受信について説明する。

ＣＰＵ１よりメモリ活性信号ＭＥＮが送信され（‘Ｌ’から‘Ｈ’に遷移し）、メモリチップ１内の計数回路ＣＫＣＮＴ５３が動作を始め、メモリチップ１に入力されるクロックＳＣＬＫに同期してカウントをする。その結果が図８におけるカウント結果である。図８の例では、０〜２までカウントされる。その結果よりメモリアレイ選択信号７０、７１、７２から図８のタイミング（１）ではメモリアレイ選択信号７０より、タイミング（２）ではメモリアレイ選択信号７１より、タイミング（３）ではメモリアレイ選択信号７２より、各々、パルスが発生される。これらが信号分配回路５０、５１、５２に送信されて、アドレス系信号、制御系信号及びデータ系信号がメモリアレイ１０、２０、３０に分配される。

一方、ＣＰＵ１〜３側にも同じような計数回路ＣＫＣＮＴが具備され、メモリ活性化信号ＭＥＮが活性化した後のクロックＳＣＬＫをカウントして、各々のＣＰＵ１〜３からメモリチップ１に対してアクセスを行う。即ち、クロックのカウント数のみでどのＣＰＵがどのアレイをアクセスするか調停されることになり、３個のＣＰＵ１〜３のメモリ管理の処理の負担が軽減される。

このようにすれば、クロックＳＣＬＫのカウント数により、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３からメモリアレイ１０、２０、３０に対して信号の送受信が可能であり、更に、信号分配回路５０、５１、５２により、１つのメモリアレイが選択されている期間は、他のメモリアレイに信号が送受信されず、更に、各々のメモリアレイにおいて独立にアドレス系回路、制御系回路及びデータ系回路を有しているので、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３からのコマンドを別個に解読することが可能であり、例えば、書き込みデータ入力中に一方のメモリアレイからの読出しが可能となる。

尚、前記第１〜第４の実施形態においては、２つのメモリアレイにしか対応できなかったが、本実施形態では、３つ以上のメモリアレイ及び情報処理装置が存在しても、対応可能である。

図７の例では、メモリアレイが３つの場合を例示したが、３つ以上でも対応できることは言うまでもない。

以上のように、本実施形態によれば、３個以上のメモリアレイを選択することができ、より複雑なメモリシステムに対して有用である。

（第６の実施形態）
図９は、本発明の第６の実施形態にかかる半導体記憶装置を示すブロック図、図１０は、その動作を示すタイミングチャートである。

図９に示す半導体記憶装置は、前記第５の実施形態の図７と類似部分が多く、差異の部分についてのみ説明する。

本実施形態では、メモリチップ１にクロック逓倍回路ＮＣＬＫ５４を設ける。クロックＳＣＬＫは、直接に計数回路５３には入力されず、一旦、クロック逓倍回路ＮＣＬＫ５４に入力されて、クロックＳＣＬＫの周波数を逓倍させる。その逓倍クロック５５を計数回路ＣＫＣＮＴ５３に送信する。メモリ活性化信号ＭＥＮが入力された後、逓倍クロック５５を計数回路ＣＫＣＮＴ５３でカウントして、メモリアレイ選択信号７０、７１、７２を発生させる動作は、前記第５の実施形態と同様である。

本実施形態では、メモリチップ１内だけでなく、ＣＰＵ１〜３内にも計数回路ＣＫＣＮＴ、及びクロック逓倍回路ＮＣＬＫを具備させる。

図１０のタイミングチャートも、前記第５の実施形態の図８とほぼ同様であり、差異は、逓倍クロック５５を発生させ、それにより、メモリアレイ選択信号７０〜７２を発生させている点である。第１〜３メモリアレイ１０〜３０への信号割り振りのタイミングは、図１０に示す通りである。尚、図１０の例は、クロックＳＣＬＫを２倍した場合を例示するが、本発明はクロック逓倍を２倍に限定するものではない。

本実施形態によれば、前記第５の実施形態と比べて、クロックＳＣＬＫが逓倍されて入力されるので、頻繁に情報処理装置とメモリアレイとの送受信を行うことが可能である。

以上のように、本実施形態によれば、３個以上のメモリアレイを選択することができると共に、前記第５の実施形態よりも頻繁にメモリアクセスすることが可能になり、より複雑なメモリシステムに対して有用である。

（第７の実施形態）
図１１は本発明の第７の実施形態にかかる半導体記憶装置を示すブロック図である。

図９に示す半導体記憶装置は、前記第５及び第６の実施形態の図７及び図９と類似部分が多く、差異の部分についてのみ説明する。

本実施形態では、メモリチップ１にのみクロック逓倍回路５４を設け、一方、ＣＰＵ１〜３には、計数回路のみを具備させ、クロック逓倍回路は不要としている。

メモリチップ１内で、クロックＳＣＬＫは、クロック逓倍回路５４に入力されて、クロックＳＣＬＫの周波数が逓倍される。その逓倍クロック５５を計数回路５３に送信する。同時に、出力バッファＯＢＵＦ７３、逓倍クロック端子７４を介してメモリチップ１外部に出力され、この逓倍クロックＮＳＣＬＫは、ＣＰＵ１〜３に送信される。

メモリチップ１側の動作は、図１０のタイミングチャートで示される動作を行う。一方、ＣＰＵ１〜３側では、メモリチップ１から逓倍クロックＮＳＣＬＫが入力されるので、これを各々に内蔵した計数回路ＣＫＣＮＴでカウントし、メモリアレイ１〜３への送受信を行う。

メモリ活性化信号ＭＥＮが入力された後、逓倍クロック５５を計数回路５３でカウントして、メモリアレイ選択信号７０、７１、７２を発生させる動作は、前記第５の実施形態と同様である。

本実施形態によれば、前記第５の実施形態に比べて、クロックＳＣＬＫが逓倍して入力されるので、頻繁に情報処理装置とメモリアレイとの間の送受信を行うことが可能である。また、前記第６の実施形態と比べて、ＣＰＵ側にクロック逓倍回路が不要となるので、メモリチップ１の外部の情報処理装置を小面積にするができる。

以上のように、本実施形態によれば、３個以上のメモリアレイを選択することができると共に、前記第５の実施形態よりも頻繁にメモリアクセスすることが可能になり、また、前記第６の実施形態よりも情報処理装置に対してメモリアクセスのための付加回路の負担を軽減させることが可能であり、より複雑なメモリシステムに対して有用である。

（第８の実施形態）
図１２は、本発明の第８の実施形態にかかる半導体記憶装置を示すブロック図、図１３は、その動作を示すタイミングチャートである。

図１２に示す半導体記憶装置は、前記第５の実施形態の図７と類似部分が多く、差異の部分についてのみ説明する。

本実施形態では、ＣＰＵ１から発生されるメモリ活性化信号ＭＥＮを削除した点が異なる。メモリ活性化信号ＭＥＮは、メモリチップ１にも、ＣＰＵ１〜３にも不要としている。クロックＳＣＬＫが入力された時点で、計数回路ＣＫＣＮＴ５３でカウントを開始して、メモリアレイ選択信号７０〜７２を発生させる。

図１３のタイミングチャートも、前記第５の実施形態の図８とほぼ同様であり、差異は、メモリ活性化信号ＭＥＮを削除した点である。前述のように、クロックＳＣＬＫが入力された時点で計数回路５３でカウントを開始して、それにより、メモリアレイ選択信号７０〜７２を発生させている。第１〜第３のメモリアレイ１０〜３０への信号割り振りのタイミングは、図１０に示した通りである。尚、図１０の例は、クロックを２倍した場合であるが、クロック逓倍は２倍に限定するものではない。

本実施形態によれば、前記第５の実施形態に比べて、メモリアレイ活性化信号ＭＥＮが不要となるので、メモリチップ１のピン数を削減することが可能である。

尚、本実施形態は、ここでは、図示していないが、前記第６の実施形態及び第７の実施形態についても適用可能である。

以上のように、本実施形態によれば、メモリ活性化信号ＭＥＮがないので、第５、第６及び第７の実施形態よりも、ピン数を削減することができる。

（第９の実施形態）
図１４は本発明の第９の実施形態にかかる半導体記憶装置を示すブロック図、図１５は、その動作を示すタイミングチャートである。

図１４に示す半導体記憶装置は、前記第５の実施形態の図７と類似部分が多く、差異の部分についてのみ説明する。

本実施形態では、メモリチップ１に状態設定回路ＲＥＧ７５が具備された点が異なる。アドレス端子４０、制御端子４１及びデータ端子４２は、入出力バッファ部４４〜４６を介して状態設定回路ＲＥＧ７５に接続され、この状態設定回路ＲＥＧ７５からの状態信号７６は計数回路ＣＫＣＮＴ５３に出力される。この状態設定回路７５の機能は、計数回路ＣＫＣＮＴ５３でのカウント数と、メモリアレイ選択信号７０〜７１との関係を決定することである。

具体的に説明すると、メモリチップ外部からアドレス信号、制御信号及びデータ信号をメモリチップ１内に供給して、状態設定回路ＲＥＧ７５でメモリアレイ選択の方法を変更する。これを図１５のタイミングチャートを用いて説明する。図１５（ａ）では、カウント結果が‘０’のときには第１のメモリアレイ１０に、カウント結果が‘１’のときには第２のメモリアレイ２０を、カウント結果が‘２’のときには第３のメモリアレイ３０に各々信号を割り振るように制御される。一方、同図（ｂ）では、カウント結果が‘０’のときには第３のメモリアレイ３０に、カウント結果が‘１’のときには第１のメモリアレイ１０に、カウント結果が‘２’のときには第２のメモリアレイ２０各々に信号を割り振るように制御される。状態設定回路７５において、計数回路ＣＫＣＮＴの制御を変更することにより、前記の制御が可能となる。

尚、本実施形態は、ここでは図示していないが、前記第６の実施形態、前記第７の実施形態、前記第８の実施形態についても適用可能である。

本実施形態によれば、前記第５、第６、第７及び第８の実施形態と比べて、アドレス信号、制御信号及びデータ信号を外部から状態設定回路７５に加えることにより、計数回路ＣＫＣＮＴ５３とメモリアレイ選択信号７０〜７２との関係を変更することが可能であるので、メモリアレイ１０〜３０からのアクセスの順序を変更可能にでき、動作モードにより所望の順序でメモリアレイをアクセスすることができる。

（第１０の実施形態）
図１６は本発明の第１０の実施形態にかかる半導体記憶装置を示すブロック図である。

図１６に示す半導体記憶装置は、前記第１の実施形態の図１と類似部分が多く、差異の部分についてのみ説明する。

本実施形態では、メモリアレイ選択信号ＡＳＥＬとして、ＣＰＵ１から発生されるメモリアレイ活性化信号ＭＥＮ１を使用している点である。この信号はメモリチップ１だけでなく、ＣＰＵ２にも供給される。

本実施形態では、メモリアレイ活性化信号ＭＥＮの状態に応じて信号分配回路５０〜５２を制御する。例えば、ＭＥＮ＝‘Ｈ’（又は‘Ｌ’）のときに第１のメモリアレイ１０に信号を送出し、ＭＥＮ＝‘Ｌ’（又は‘Ｈ’）のときに第２のメモリアレイ２０に信号を送出させれば、ＣＰＵ１、２と第１及び第２のメモリアレイ１０、２０との間で信号の送受信が可能である。また、ＣＰＵ１からメモリアレイ活性化信号ＭＥＮが活性化されている期間では、ＣＰＵ２からはメモリアレイをアクセスしないようにさせる。メモリアレイ活性化信号ＭＥＮによって、メモリアレイの割り振りと、ＣＰＵ１、２との間の調停とを兼ねることになる。

また、前述の例では、ＭＥＮの‘Ｈ’又は‘Ｌ’でメモリアレイの選択を行ったが、前記第３及び第４の実施形態のように、立上り（立下り）タイミングで信号を取り込んでも良い。

前記第３〜９の実施形態のように、クロックでメモリアレイ選択を行う場合には、クロックの周期の期間にしかメモリアクセスができないが、本実施形態のように、クロックを用いずにメモリアレイ選択を行うと、任意の所望の期間でメモリアレイをアクセスすることが可能である。一方のメモリに対してアクセスが不要となっている期間に他方のメモリに対して集中してアクセスすることができ、効率的なメモリ使用が可能となる。

以上のように、本実施形態によれば、前記第３〜９の実施形態のようにメモリアレイ選択の期間を、クロックの周期で決定される期間ではなく、任意の期間にすることができるので、効率的なメモリ使用が可能となる。

（第１１の実施形態）
図１７は、本発明の第１１の実施形態にかかる半導体記憶装置を示すブロック図である。

図１７に示す半導体記憶装置は、前記第１０の実施形態の図１６と類似部分が多く、差異の部分についてのみ説明する。

前記第１０の実施形態では、メモリアレイが２個の場合であったが、本実施形態では、メモリアレイが３個の場合である。ＣＰＵ１〜３からメモリ活性化信号ＭＥＮ１〜３が生成され、メモリチップ１の３つの端子４３に入力された後、各々、３個の入力バッファ４７を介して、各々が信号分配回路５０〜５２に入力され、第１〜３のメモリアレイ１０〜３０に信号を分配する。前記第１０の実施形態と同様に、メモリ活性化信号ＭＥＮ１〜３の‘Ｈ’期間（又は‘Ｌ’期間）、又は立上り（立下り）タイミングで信号を分配するようにすれば良い。

一方、メモリアレイ活性化信号ＭＥＮ１〜３が２つ以上あるので、本実施形態では、ＣＰＵ１〜３間で調停が必要になる。ＣＰＵ２、３からＣＰＵ１に対してメモリアクセス要求信号ＭＲＥＱ２、３が送信される。ＣＰＵ１側では、メモリチップ１に対して何れかのＣＰＵがアクセスしているかを判断して、ＣＰＵ２、３に対してメモリビジー信号ＭＢＳＹ２、３を送信する。メモリビジー信号ＭＢＳＹ２が活性化されている場合は、ＣＰＵ２はメモリチップ１に対してアクセスできず、メモリビジー信号ＭＢＳＹ３が活性化されている場合は、ＣＰＵ３はメモリチップ１に対してアクセスできない。本実施形態では、ＣＰＵ１が優先的にメモリチップ１をアクセスするようになっている。ＣＰＵ２又はＣＰＵ３がメモリアクセス中であっても、ＣＰＵ１が割り込んでメモリチップ１をアクセスする場合には、メモリビジー信号ＭＢＳＹ２又はＭＢＳＹ３をＣＰＵ１からＣＰＵ２、３に送信して、メモリアクセスを終了させ、ＣＰＵ１からの割り込みアクセスが可能となる。

以上のように、前記第３〜９の実施形態のようにクロックでメモリアレイ選択を行う場合は、クロックの周期の期間にしかメモリアクセスができないが、本実施形態のように、クロックを用いずにメモリアレイ選択を行うと、任意の所望の期間でメモリをアクセスすることが可能である。一方のメモリに対してアクセスが不要となっている期間に他方のメモリに対して集中してアクセスすることができ、効率的なメモリ使用が可能となる。

また、本実施形態によれば、前記第３〜９の実施形態のようにメモリアレイ選択の期間を、クロックの周期で決定される期間ではなく、任意の期間にすることができるので、効率的なメモリ使用が可能となる。更に、前記第１０の実施形態では２個のメモリアレイしか選択できないが、本実施形態では２個以上選択することができ、複数のメモリアレイ及び情報処理装置を持つシステムに対して有用である。

（第１２の実施形態）
図１８は本発明の第１２の実施形態にかかる半導体記憶装置を示すブロック図、図１９は、その動作を示すタイミングチャートである。

前記第１０、１１の実施形態では、ＣＰＵ１、２から発行されるアドレス、制御信号等をチップ外部で共用する際に、各々の‘Ｈ‘出力と’Ｌ‘出力とが衝突しない配慮が必要である。また、データ端子４２においても、出力から入力に切換があるとき、ＣＰＵ１が’Ｈ‘出力（又は’Ｌ‘出力）、メモリチップ１が’Ｌ‘出力（又は’Ｈ‘出力）の状態が生じる可能性あり、この場合も、メモリチップ１とＣＰＵとの間で貫通電流が流れ、誤動作が生じる可能性がある。本実施形態はこのような課題に対応するものである。

図１８に示す半導体記憶装置は、前記第１０の実施形態の図１６と類似部分が多く、差異の部分についてのみ説明する。

本実施形態では、メモリチップ１内にタイマー回路ＴＭ７７を具備して、その出力を出力バッファ７９及び端子８０を介して、メモリアレイ切換信号ＭＳＷを外部出力している点が差異部分である。このメモリアレイ切換信号ＭＳＷは、ＣＰＵ１、２に供給される。

図１９を用いて動作を説明する。タイマー回路７７は、一定周期で一定幅のパルス信号７８を発生する。このパルス信号がメモリアレイ切換信号ＭＳＷとしてＣＰＵ１、２に供給される。ＣＰＵ１では、このメモリアレイ切換信号ＭＳＷが‘Ｈ’のときにメモリ活性化信号ＭＥＮ１の状態を遷移させる。メモリアレイ切換信号ＭＳＷが‘Ｈ’の切換期間では、ＣＰＵ１、ＣＰＵ２のメモリチップ１への出力信号は共に‘Ｈ’又は‘Ｌ’にして、互いの出力が衝突しないようにする。メモリ活性化信号ＭＥＮ１が‘Ｈ’のときには、第１のメモリアレイ１０が選択され、ＣＰＵ１からの信号がメモリチップ１に送信され（期間（１））、一方、メモリ活性化信号ＭＥＮ１が‘Ｌ’のときには、第２のメモリアレイ２０が選択され、ＣＰＵ２からの信号がメモリチップ１に送信される（期間（２））。ＣＰＵ１からメモリチップ１への出力信号は、前記期間（１）では所望のレベルであり、前記期間（２）では高インピーダンス状態にする。ＣＰＵ２からメモリチップ１への出力信号は、期間（１）では高インピーダンス状態であり、期間（２）では所望のレベルにする。その結果、メモリチップ１の制御端子４１には、図１９に示すように、期間（１）で‘Ｌ’のパルスが、期間（２）で‘Ｌ’のパルスが与えられ、ＣＰＵ１、２からの出力の衝突はなくなる。

以上のように、本実施形態によれば、メモリアレイ切換時に各情報処理装置からの出力信号の衝突による電源貫通電流などの誤動作を防止することができる効果がある。

（第１３の実施形態）
図２０は、本発明の第１３の実施形態にかかる半導体記憶装置を示すブロック図である。

図２０に示す半導体記憶装置は、前記第１の実施形態の図１と類似部分が多く、差異の部分についてのみ説明する。

前記第１の実施形態で説明したように、本発明では、メモリチップ１内に複数のメモリアレイ１０、２０を構成して、各々のメモリアレイ１０、２０にアドレス系回路１３、２３、制御系回路１４、２４及びデータ系回路１５、２５を独立に持たせることにより、メモリアレイ個々での独立の動作を可能としている。このような構成に伴い、図１に示したように、アドレス系配線６０、６１、制御系配線６３、６４及びデータ系配線６６、６７をメモリアレイの数の系統分具備させる必要があり（図１の例では２系統）、その結果としてチップレイアウトの増大を招く。そこで、本実施形態では、信号分配回路５０、５１、５２を各メモリアレイ１０、２０、３０の近傍に配置することを特徴とする。

図２０に示すように、信号分配回路５０、５１、５２をチップ外部インターフェースの入出力バッファ部４４、４５、４６の近辺に配置せず、第１、第２のメモリアレイの各々のアレイに近い場所に配置させる。図２０の場合、信号分配回路ＭＵＸの個数は、図１と比べて２倍になっているが、これ等の信号分配回路では、複数のメモリアレイに信号を振る分ける回路構成要素（例えば、図３のフリップフロップ５３）を分散して配置するだけであるので、信号分配回路５０、５１、５２の構成要素のトータルの個数は同じである。図２０のような信号分配回路の配置を行えば、２系統必要なアドレス系配線６０、６１、制御系配線６３、６４及びデータ系配線６６、６７をメモリチップ１内で配線を引き回しする必要がないので、大幅なレイアウト削減が可能となる。

以上のように、本実施形態によれば、信号分配回路を各メモリアレイの近傍に配置したので、信号分配後のデータ配線、アドレス配線及び制御信号配線を短縮化できて、配線レイアウト領域を削減でき、チップ面積を縮小化することができ、大規模メモリを使うシステムに有用である。

（第１４の実施形態）
図２３は、本発明の第１４の実施形態にかかる半導体記憶装置を示すブロック図である。図２３に示す半導体記憶装置は、前記第１の実施形態の図１と類似部分が多いので、差異の部分についてのみ説明する。

前記第１の実施形態で説明したように、本発明では、メモリチップ１内に複数のメモリアレイ１０、２０を構成して、各々のメモリアレイ１０、２０にアドレス系回路１３、２３、制御系回路１４、２４及びデータ系回路１５、２５を独立に持たせ、且つメモリチップ１の外部から入力されるメモリアレイ選択信号ＡＳＥＬにより制御される信号分配回路５０、５１、５２により、個々のメモリアレイ１０、２０での独立動作を可能としている。

本実施の形態においては、メモリアレイ選択信号ＡＳＥＬに依らずにアレイ選択を実施することを特徴とする。メモリを使用するシステムにおいては、複数個のメモリアレイのうち、第１優先とされるメモリが予め決まっている場合がある。このような場合には、外部からメモリアレイを選択制御する必要はない。本実施形態では、メモリチップ１内にアレイ選択制御回路ＡＲＣＴＲＬ７８を設けている。メモリチップ１の使用に際しては、外部からアドレス、データ及び制御線をアレイ選択制御回路ＡＲＣＴＲＬ７８に入力することにより、第１優先のアレイを指定する。外部からのアドレス、データ及び制御線の組み合わせにより、アレイ選択制御回路ＡＲＣＴＲＬ７８にて第1優先のアレイを選択する信号を生成し、信号分配回路５０、５１、５２に送信する。優先指定されたアレイがアクセスされた場合、他のアレイに対してアクセス指定があってもアドレス、データ及び制御信号を受け付けない。逆に、優先指定されたアレイがアクセスされていない場合には、他のアレイへのアクセスが可能となる。

ここで、アクセスとは、所望のメモリアレイに対して、対応するアドレス、データ及び制御信号がメモリチップ１に入力される場合をいう。

アレイ選択の具体例としては、例えば、優先指定されたメモリアレイへの信号がアレイ選択制御回路ＡＲＣＴＲＬ７８で受信された場合に、アレイ選択制御回路ＡＲＣＴＲＬ７８で予め設定された優先指定に基づいて信号分配するための信号が生成されて信号分配回路５０、５１、５２に送信されるようにすれば良い。

尚、図示していないが、第1優先のメモリアレイに対してアクセスがなされている場合は、ビジー信号を出力して、他のアレイにアクセスしないようにしても良い。

以上のように、本実施形態によれば、他の実施形態のように外部からアレイ選択信号を使用することないため、ピン数を削減することが可能である。また、アレイ選択の調停をシステム側で行うことなく、異なるアレイを使用することが可能になる、すなわち、アレイ選択信号を生成することなく、メモリアレイ選択を実施でき、システム全体の制御の負担を軽減することができる。

（第１５の実施形態）
以上では、本発明に関し、チップ内に複数個のアレイを設けて選択的に外部から利用する構成及び方法を述べてきた。これまでに説明した実施形態は、アレイ選択信号及びクロックを外部からメモリ装置に与えることにより、メモリ装置内部のアレイを選択する構成であり、常に複数のアレイをアクセスする場合を前提としてきた。しかし、実使用上、一方のアレイを優先的に利用したい場合がある。例えば、電源立ち上げ時において一方のアレイのシステム立ち上げ用のプログラムを別のバッファ装置に転送する必要がある場合もある。この場合には、これまで述べてきたように複数のアレイを交互にアクセスしていたのでは、転送効率が下がり、システムの効率を下げる要因になる。即ち、システムの動作上、１つのアレイのみを選択する場合も必要である。本実施形態はこの点に鑑みてなされたものである。

図２４は本発明の第１５の実施形態にかかる半導体記憶装置の信号分配回路を示す図である。図２５は本発明の第１５の実施形態にかかる信号分配回路を用いた場合の動作シーケンスを示す図である。

本実施形態では、メモリアレイ選択信号ＡＳＥＬとして周期的な信号であるクロックを適用した場合を示す。図２４において、制御信号ＮＷＥは信号分配回路５１に、アドレス信号Ａｎは信号分配回路５０に入力される。信号分配回路５０、５１のメモリアレイ選択信号は、図２４の例では、クロックＣＬＫである。信号分配回路５０、５１の内部は、２個のラッチ７９とインバータ５４とにより構成される。図２４に示すように、第２のメモリアレイ側へ送信される側のラッチ７９のクロックＣＬＫはインバータ５４を経由してそのラッチ７９に入力されている。すなわち、信号分配回路５０、５１共にクロックＣＬＫのＨ期間で第１のメモリアレイ側に信号を送信し、Ｌ期間で第２のメモリアレイに信号を送信する。

図２５は、その動作を示すタイミングチャートを示す。２つの制御信号ＮＷＥ、ＮＯＥ、アドレスＡｎの動作を示す。図２５から判るように、クロックＣＬＫのＨ期間で制御端子４１及びアドレス端子４０の状態が取り込まれて、第１のメモリアレイ１０に信号が送信される。一方、クロックＣＬＫのＬ期間で制御端子４１及びアドレス端子４０の状態が取り込まれて、第２のメモリアレイ２０に信号が送信される。図２５の例では、タイミング（１）で第１のメモリアレイ１０の制御線６３の制御信号ＮＷＥ１が‘Ｌ’に遷移すると共に、アドレス線６０のアドレスＡｎ−１が遷移して、次のＨ期間まで保持される。タイミング（２）で第２のメモリアレイ２０の制御線６４の制御信号ＮＯＥ２がＬ’に遷移すると共に、アドレス線６１のアドレスＡｐ−２が遷移して、次のＬ期間まで保持される。このように、第１及び第２のメモリアレイ１０、２０のそれぞれに対して独立に制御信号及びアドレス信号が入力されて、それぞれが独立に動作することが可能となる。

尚、図示していないが、データ端子についても同様にデータの入出力を行う。

本実施の形態においては、クロックＣＬＫは、メモリだけでなく、図１に示したＣＰＵ１及びＣＰＵ２にも入力されている。ＣＰＵ１及びＣＰＵ２は、クロックＣＬＫのＨ期間、Ｌ期間に同期して、メモリに対して信号を送受信すれば良く、ＣＰＵ１及びＣＰＵ２間でメモリへのアクセスを調停する必要はない。

次に、タイミング（３）において、クロックＣＬＫは周期動作を停止し、Ｈレベルに固定されている。ここで、このようなクロック動作は、図示しないが、システム側でクロックＣＬＫの出力端に論理回路を設け、クロック停止信号が入力された場合に、クロックＣＬＫの出力をＨ又はＬレベルに固定するようにすれば、実現できる。本実施の形態においては、クロックＣＬＫがＨの期間はメモリアレイ１０が選択される。すなわち、制御端子及びアドレス端子の信号は全てメモリアレイ１０に送信される。一方、メモリアレイ２０は外部から一切アクセスされず、前の状態を保持している。このように、信号分配回路をフリップフロップからラッチ回路に変更することにより、クロックをＨ又はＬに固定することにより、１つのアレイのみを選択できる。

以上のように、第１５の実施の形態によれば、前記第３及び第４の実施形態では一方のアレイのみを選択することができなかったが、クロックのレベルをＨ又はＬの何れかに固定することにより、片側のアレイのみへのアクセスが可能となる。

また、クロックのＨ期間とＬ期間とで別のメモリアレイを選択するので、複数個の情報処理装置間でのバス調停を不要にすることができる。従って、複数個の情報処理装置でメモリを使用するシステムに有用である。

（第１６の実施形態）
メモリを様々なシステムに適用する場合、必要とされるメモリ容量は様々である。本発明は、チップ内部に複数のメモリアレイを具備してなる構成であるが、メモリ容量が固定であると、システムによりメモリの使用効率が悪くなる場合が生じる。本実施形態は、このような課題に鑑みてなされたものである。

図２６は、本発明の第１６の実施形態にかかる半導体記憶装置を示すブロック図を示す。図２６に示す半導体記憶装置は、前記第１３の実施形態の図２０と類似部分が多いので、差異の部分についてのみ説明する。

図２０においては、メモリアレイは２つの例を示していたが、本実施形態では、図２６に示すように、第1のメモリアレイ１０から第ｎのメモリアレイ８０までｎ個のメモリアレイを設けている。同様に、ｎ個の行デコーダブロック１１、２１、３１、８１及びｎ個の列デコーダブロック１２、２２、３２、８２をも設けている。これらに付随してアドレス系回路１３、２３、３３、８３、制御系回路１４、２４、３４、８４、データ系回路１５、２５、３５、８５及び信号分配回路５０、５１、５２も各々ｎ個設けている。

更に、本実施形態では、新たに、メモリ容量設定回路ＣＡＰＳＥＴ９０を設けている。ｎ個のメモリアレイを如何に組合わせるか、すなわち、同時に何個のメモリアレイを選択するかを決めて、その同時選択の個数で内部のメモリアレイの容量を決定する。メモリチップ１の使用に際して、外部からアドレス、データ及び制御線をメモリ容量設定回路ＣＡＰＳＥＴ９０に入力することにより、メモリチップ１内のメモリアレイのメモリ容量を決定する。外部からのアドレス、データ及び制御線の組み合わせにより、メモリ容量設定回路ＣＡＰＳＥＴ９０にてメモリチップ１内で分割された複数個のメモリアレイを選択するｎ本のメモリ容量設定信号９１を生成し、信号分配回路５０、５１、５２に送信する。例えば、１２８個に分割されたメモリアレイの１個の容量が２Ｍビット（チップトータルで２５６Ｍビット）とすると、１２８本のメモリ容量設定信号９１のうち例えば１本はＨレベル、残りがＬレベルの場合、本メモリチップ１は２Ｍビットのメモリアレイと２５４Ｍビットのメモリアレイから構成されることになる。

以上のように、本実施形態によれば、複数個のメモリアレイの容量設定を可能になる。様々なセットに対応してチップ内部の領域を仕切ることにより、無駄なくメモリを使用することが可能となる。

（第１７実施形態）
図２７は、本発明の第１７の実施形態にかかる半導体記憶装置を示すブロック図である。

図２７に示す半導体記憶装置は、前記第１６の実施形態の図２６と類似部分が多いので、差異の部分についてのみ説明する。

前記第１６の実施形態では、メモリチップ１内にｎ個のメモリアレイを構成して、メモリ容量設定回路９０からｎ本のメモリ容量設定信号を各々のメモリアレイの信号分配回路５０、５１、５２に送信して、所望のメモリ容量を設定した。このような構成では、図２６に示したように、ｎ本の配線領域が新たに必要となり、チップレイアウト面積の増大を招く。そこで、本実施形態では、メモリ容量設定回路を分割して、ｎ個のメモリ容量設定回路９２、９３、９４、９５を各メモリアレイ１０、２０、３０、８０の信号分配回路５０、５１、５２の近傍に配置することを特徴としている。

ｎ個のメモリ容量設定回路９２、９３、９４、９５には、各々、第１６の実施形態のように、アドレス信号、データ信号及び制御信号を入力して、その入力の組み合わせにより、所望のメモリ容量を設定する。

図２７に示したように、メモリ容量設定回路９２、９３、９４、９５をチップ外部インターフェースの入出力バッファ部４４、４５、４６の近辺に配置せず、メモリアレイの各々の信号分配回路５０、５１、５２に近い場所に配置させる。図２７のような信号分配回路の配置を行えば、ｎ本のメモリ容量設定信号１０１、１０２、１０３、１０４をメモリチップ１内で配線を引き回しする必要がないので、大幅なレイアウト削減が可能となる。

以上のように、本実施形態によれば、メモリ容量設定回路を分割して各メモリアレイの信号分配回路の近傍に配置したので、メモリ容量設定信号の引き回し本数を削減でき、その結果として、配線レイアウト領域を削減できて、チップ面積を縮小化することができるので、大規模メモリを使うシステムに有用である。

以上説明したように、本発明は、複数のＣＰＵで複数のメモリを使用するシステムにおいて、１チップに複数のメモリアレイを持たせてメモリを統合した場合にも、各メモリアレイ毎に独立の動作が可能であり、且つＣＰＵ間でのバス調停が不要であるので、各種電子機器のメモリとして有用である。

第１の実施形態の半導体記憶装置を示すブロック図である。 第２の実施形態の半導体記憶装置の動作シーケンス図を示し、同図（ａ）は２個のメモリアレイを周期的な信号のメモリアレイ選択信号で選択する場合を示す図、同図（ｂ）は２個のメモリアレイを第１のＣＯＵからの信号により選択する場合を示す図である。 第３の実施形態の半導体記憶装置の信号分配回路を示す図である。 同半導体記憶装置の動作シーケンス図である。 第４の実施形態の半導体記憶装置の信号分配回路を示す図である。 同半導体記憶装置の動作シーケンス図である。 第５の実施形態の半導体記憶装置を示すブロック図である。 同半導体記憶装置の動作シーケンス図である。 第６の実施形態の半導体記憶装置を示すブロック図である。 同半導体記憶装置の動作シーケンス図である。 第７の実施形態の半導体記憶装置を示すブロック図である。 第８の実施形態の半導体記憶装置を示すブロック図である。 同半導体記憶装置の動作シーケンス図である。 第９の実施形態の半導体記憶装置を示すブロック図である。 （ａ）は同半導体記憶装置の動作シーケンスを示す図、同図（ｂ）は他の動作シーケンス図を示す図である。 第１０の実施形態の半導体記憶装置を示すブロック図である。 第１１の実施形態の半導体記憶装置を示すブロック図である。 第１２の実施形態の半導体記憶装置を示すブロック図である。 同半導体記憶装置の動作シーケンス図である。 第１３の実施形態の半導体記憶装置を示すブロック図である。 従来の半導体記憶装置を示すブロック図である。 従来の半導体記憶装置の動作シーケンス図である。 第１４の実施形態の半導体記憶装置を示すブロック図である。 第１５の実施形態の半導体記憶装置の信号分配回路を示す図である。 同半導体記憶装置の動作シーケンス図である。 第１６の実施形態の半導体記憶装置を示すブロック図である。 第１７の実施形態の半導体記憶装置を示すブロック図である。

符号の説明

１０、２０、３０ メモリアレイ
１１、２１、３１ 行デコーダブロック
１２、２２、３３ 列デコータ及びセンスアンプブロック
１３、２３、３３ アドレス系回路
１４、２４、３４ 制御系回路
１５、２５、３５ データ系回路
５０、５１、５２ 信号分配回路
６０、６１、６２ アドレス系配線
６３、６４、６５ 制御系配線
６６、６７、６８ データ系配線
５３ 計数回路
５４ クロック逓倍回路
７５ 状態設定回路
７７ タイマー
８０ メモリアレイ
８１ 行デコーダブロック
８２ 列デコータ及びセンスアンプブロック
８３ アドレス系回路
８４ 制御系回路
８５ データ系回路
５７ フリップフロップ
７８ アレイ選択制御回路
７９ ラッチ
９０、９２、９３、９４、９５ メモリ容量設定回路
９１、１０１、１０２、１０３、１０４ メモリ容量設定信号

Claims (26)

1. 複数の情報処理装置との間でデータ信号、アドレス信号及び制御信号を送受信する１チップの半導体記憶装置であって、
   前記１チップ内には、不揮発性のメモリセルを複数配列して構成されるメモリアレイが複数配置され、
   前記複数のメモリアレイの各々に独立して設けられた複数組のデータ端子、アドレス端子及び制御端子並びにデータ系回路、アドレス系回路及び制御系回路を有し、
   前記複数のメモリアレイ間で共有され、前記チップ外部とのインターフェースである入出力バッファ部の１組のデータ端子、アドレス端子及び制御端子を有し、
   前記１組のデータ端子、アドレス端子及び制御端子と、前記複数組のデータ端子、アドレス端子及び制御端子並びにデータ系回路、アドレス系回路及び制御系回路との間に配置される複数の信号選択回路とを備え、
   前記複数の信号選択回路には、前記複数のメモリアレイの何れかを選択する１又は複数のアレイ選択信号が前記入出力バッファ部を介して入力され、
   前記１組のデータ端子、アドレス端子及び制御端子からの信号を前記複数の信号分配回路を介して、前記複数のメモリアレイの何れかに分配する
   ことを特徴とする半導体記憶装置。
2. 前記請求項１記載の半導体記憶装置において、
   前記複数組のデータ信号、アドレス信号及び制御信号を、前記入出力バッファ部のデータ端子、アドレス端子及び制御端子に時分割で入力又は出力する
   ことを特徴とする半導体記憶装置。
3. 前記請求項１記載の半導体記憶装置において、
   前記複数の信号分配回路には、前記アレイ選択信号として、前記複数の情報処理装置に入力されるクロックが入力され、
   前記複数の信号分配回路は、
   前記クロックの立上り又は立下りタイミングで前記入出力バッファ部に入力されたデータ入力信号、アドレス信号及び制御信号を前記複数のメモリアレイのうち１つである第１のメモリアレイに供給し、
   前記クロックの立下り又は立上りタイミングで他のメモリアレイである第２のメモリアレイに供給し、
   前記クロックのその後の立上り又は立下りタイミングで前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、前記クロックのその後の立下り又は立上りタイミングで前記第２のメモリアレイからのデータを前記入出力バッファ部から出力する
   ように信号を分配する
   ことを特徴とする半導体記憶装置。
4. 前記請求項１記載の半導体記憶装置において、
   前記複数の信号分配回路には、前記アレイ選択信号として、前記複数の情報処理装置に入力されるクロックが入力され、
   前記複数の信号分配回路は、
   前記クロックの立上り又は立下りタイミングで、前記入出力バッファ部に入力されたデータ入力信号及びアドレス信号を前記複数のメモリアレイのうち１つである第１のメモリアレイに供給すると共に、前記入出力バッファ部に入力される制御信号を他のメモリアレイである第２のメモリアレイに供給し、
   前記クロックの立下り又は立上りタイミングで、前記入出力バッファ部に入力されたデータ入力信号及びアドレス信号を前記第２のメモリアレイに供給すると共に、前記入出力バッファ部に入力される制御信号を前記第１のメモリアレイに供給し、
   前記クロックのその後の立上り又は立下りタイミングで、前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、前記クロックのその後の立下り又は立上りタイミングで前記第２のメモリアレイからのデータを前記入出力バッファ部から出力する
   ように信号を分配する
   ことを特徴とする半導体記憶装置。
5. 前記請求項１記載の半導体記憶装置において、
   前記複数の情報処理装置に入力されるクロック、及び、前記複数の情報処理装置の何れかから出力されるメモリ活性化信号が入力され、
   前記１チップ内には、前記メモリ活性化信号及び前記クロックにより制御される計数回路が備えられ、
   前記計数回路は、前記メモリ活性化信号入力後の前記クロックの数をカウントし、そのカウント数に応じて複数種類の前記メモリアレイ選択信号を生成して、前記複数の信号分配回路に送信し、
   前記複数種類のメモリアレイ選択信号により、前記複数の信号分配回路を制御する
   ことを特徴とする半導体記憶装置。
6. 前記請求項５記載の半導体記憶装置と、
   前記半導体記憶装置に接続される複数の情報処理装置とを備え、
   前記各情報処理装置は計数回路を有し、
   前記計数回路は、前記メモリ活性化信号を入力し、この入力後の前記クロックの数をカウントし、
   前記複数の信号分配回路は、
   前記計数回路でのクロックの数のカウント結果に基づいて、前記クロックの所定周期目で、前記複数の情報処理装置の何れか１つのみと前記半導体記憶装置との間で信号の送受信を行い、
   前記クロックのその後の周期で、他の情報処理装置と前記半導体記憶装置との間で信号の送受信が行う
   ように信号を分配する
   ことを特徴とする送受信システム。
7. 前記請求項１記載の半導体記憶装置において、
   前記複数の情報処理装置に入力されるクロック、及び、前記複数の情報処理装置の何れかから出力されるメモリ活性化信号が入力され、
   前記１チップ内には、前記クロックの周波数を逓倍するクロック逓倍回路と、前記メモリ活性化信号及び前記クロック逓倍回路の逓倍クロックにより制御される計数回路とが備えられ、
   前記計数回路は、前記メモリ活性化信号入力後の前記逓倍クロックの数をカウントし、そのカウント数に応じて複数種類の前記メモリアレイ選択信号を生成して、前記複数の信号分配回路に送信し、
   前記複数種類のメモリアレイ選択信号により、前記複数の信号分配回路を制御する
   ことを特徴とする半導体記憶装置。
8. 前記請求項７記載の半導体記憶装置と、
   前記半導体記憶装置に接続される複数の情報処理装置とを備え、
   前記各情報処理装置は、クロック逓倍回路及び計数回路を有し、
   前記クロック逓倍回路は、前記入力されたクロックの数を逓倍し、
   前記計数回路は、前記メモリ活性化信号を入力し、この入力後の前記クロック逓倍回路の逓倍クロックの数をカウントし、
   前記複数の信号分配回路は、
   前記計数回路での逓倍クロックの数のカウント結果に基づいて、前記逓倍クロックの所定周期目で、前記複数の情報処理装置の何れか１つのみと前記半導体記憶装置との間で信号の送受信を行い、
   前記逓倍クロックのその後の周期で、他の情報処理装置と前記半導体記憶装置との間で信号の送受信が行う
   ように信号を分配する
   ことを特徴とする送受信システム。
9. 請求項１記載の半導体記憶装置と、
   前記半導体記憶装置に接続される複数の情報処理装置とを備え、
   前記半導体記憶装置は前記クロックを受信し、
   前記複数の情報処理装置のうち第１の情報処理装置からメモリ活性化信号が前記半導体記憶装置、及び他の情報処理装置に送信され、
   前記半導体記憶装置は、
   前記クロックの周波数を逓倍するクロック逓倍回路と、前記メモリ活性化信号及び前記クロック逓倍回路の逓倍クロックを受ける計数回路とを有し、
   前記クロック逓倍回路の逓倍クロックは前記複数の情報処理装置に送信され、
   前記半導体記憶装置の計数回路は、前記メモリ活性化信号入力後の前記逓倍クロックの数をカウントし、そのカウント数に応じて複数種類のメモリアレイ選択信号を生成して、前記複数の信号分配回路に送信し、
   前記複数種類のメモリアレイ選択信号により、前記複数の信号分配回路を制御して、前記半導体記憶装置と前記複数の情報処理装置との間で信号の送受信を行う
   ことを特徴とする送受信システム。
10. 前記請求項９記載の送受信システムにおいて、
    前記複数の情報処理装置は計数回路を有し、
    前記計数回路は、前記半導体記憶装置の前記クロック逓倍回路からの逓倍クロックを受け、前記メモリ活性化信号入力後の逓倍クロックの数をカウントし、
    前記半導体記憶装置の複数の信号分配回路は、
    前記計数回路でのクロックの数のカウント結果に基づいて、前記逓倍クロックの所定周期目で、前記複数の情報処理装置の何れか１つのみと前記半導体記憶装置との間で信号の送受信を行い、
    前記逓倍クロックのその後の周期で、他の情報処理装置と前記半導体記憶装置との間で信号の送受信が行う
    ように信号を分配する
    ことを特徴とする送受信システム。
11. 前記請求項５、７及び９の何れか１項に記載の半導体記憶装置又は送受信システムにおいて、
    前記計数回路は、
    前記メモリ活性化信号を受けず、前記クロック又は逓倍クロックの数をカウントし、そのカウント数に応じて複数種類の前記メモリアレイ選択信号を生成して、前記複数の信号分配回路に送信し、
    前記複数種類のメモリアレイ選択信号により、前記複数の信号分配回路を制御する
    ことを特徴とする半導体記憶装置又は送受信システム。
12. 前記請求項５、７及び９の何れか１項に記載の半導体記憶装置又は送受信システムにおいて、
    前記計数回路は、
    前記メモリ活性化信号を受けず、前記クロック又は逓倍クロックの数をカウントし、
    前記複数の信号分配回路は、
    前記計数回路でのクロックの数のカウント結果に基づいて、前記逓倍クロックの所定周期目で、前記複数の情報処理装置の何れか１つのみと前記半導体記憶装置との間で信号の送受信を行い、
    前記逓倍クロックのその後の周期で、他の情報処理装置と前記半導体記憶装置との間で信号の送受信が行う
    ように信号を分配する
    ことを特徴とする半導体記憶装置又は送受信システム。
13. 請求項５、７、９及び１１の何れか１項に記載の半導体記憶装置又は送受信システムにおいて、
    前記入出力バッファ部のデータ端子、アドレス端子及び制御端子からの信号群が入力され、これ等の信号群に応じて、前記計数回路のカウント数と前記メモリアレイ選択信号生成との関係を可変にする状態設定回路を備え、
    前記状態設定回路の出力は、前記計数回路に与えられる
    ことを特徴とする半導体記憶装置又は送受信システム。
14. 前記請求項１３記載の半導体記憶装置又は送受信システムにおいて、
    複数の情報処理装置のうち何れかの情報処理装置から前記データ端子、アドレス端子及び制御端子を介して信号前記状態設定回路に制御信号を送信して、前記状態設定回路の内容を前記制御信号に応じて変更する
    ことを特徴とする半導体記憶装置又は送受信システム。
15. 前記請求項１記載の半導体記憶装置において、
    前記複数の情報処理装置のうち１つの情報処理装置からメモリ活性化信号が本半導体記憶装置、及び前記複数の情報処理装置の他の情報処理装置に送信され、
    前記複数の信号分配回路は、
    前記メモリ活性化信号に基づいて、前記複数の情報処理装置と複数のメモリアレイとの間の信号の送受信を行って、
    前記メモリ活性化信号の‘Ｈ’又は‘Ｌ’期間で前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を１つのメモリアレイに供給し、一方、
    前記メモリ活性化信号の‘Ｌ’又は‘Ｈ’期間で前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を他の１つのメモリアレイに供給し、
    前記メモリ活性化信号のその後の‘Ｈ’又は‘Ｌ’期間で前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、一方、
    前記メモリ活性化信号のその後の‘Ｌ’又は‘Ｈ’期間で前記他のメモリアレイからのデータを前記入出力バッファ部から出力する
    ことを特徴とする半導体記憶装置。
16. 前記請求項１５記載の半導体記憶装置において、
    前記複数の信号分配回路は、
    前記メモリ活性化信号の立上り又は立下りタイミングで前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を１つのメモリアレイに供給し、一方、
    前記メモリ活性化信号の立下り又は立上りタイミングで他のメモリアレイに前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を供給し、
    前記入出力バッファ部に入力された各信号を前記メモリ活性化信号の次の立上り又は立下り遷移まで前記２つのメモリアレイで保持し、一方、
    前記メモリ活性化信号の立上り又は立下りタイミングで前記１つのメモリアレイからのデータを前記入出力バッファ部から出力し、
    前記メモリ活性化信号の立下り又は立上りタイミングで前記他のメモリアレイからのデータを前記入出力バッファ部から出力する
    ことを特徴とする半導体記憶装置。
17. 前記請求項１５記載の半導体記憶装置において、
    前記１つの情報処理装置から送信されるメモリ活性化信号が活性化されている期間には、他の情報処理装置から本半導体記憶装置へ信号の送受信は行われない
    ことを特徴とする半導体記憶装置。
18. 前記請求項１記載の半導体記憶装置において、
    前記複数の情報処理装置から各々メモリ活性化信号が本半導体記憶装置に送信され、
    前記複数の信号分配回路は、
    各々、前記複数のメモリ活性化信号により制御され、
    前記複数のメモリ活性化信号のうちの１つのメモリ活性化信号‘Ｈ’又は‘Ｌ’期間で前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を１つのメモリアレイに供給し、
    前記第１つのメモリアレイからのデータを前記入出力バッファ部から出力し、
    一方、前記複数のメモリ活性化信号のうちの他のメモリ活性化信号の‘Ｈ’又は‘Ｌ’期間で前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を他のメモリアレイに供給し、
    前記他のメモリアレイからのデータを前記入出力バッファ部から出力する
    ことを特徴とする半導体記憶装置。
19. 前記請求項１８記載の半導体記憶装置において、
    前記複数の情報処理装置から各々メモリ活性化信号が本半導体記憶装置に送信され、
    前記複数の信号分配回路は、
    各々、前記複数のメモリ活性化信号により制御され、
    前記複数のメモリ活性化信号のうちの１つのメモリ活性化信号の立下り又は立上りタイミングで前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を１つのメモリアレイに供給し、
    前記１つのメモリアレイに供給された前記各信号を前記１つのメモリ活性化信号の次の立上り又は立下り遷移まで前記１つのメモリアレイで保持し、
    前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、
    一方、前記複数のメモリ活性化信号のうちの他のメモリ活性化信号の立下り又は立上りタイミングで前記入出力バッファ部に入力されるデータ入力信号、アドレス信号及び制御信号を他のメモリアレイに供給し、
    前記他のメモリアレイに供給された各信号を前記他のメモリ活性化信号の次の立上り又は立下り遷移まで前記他のメモリアレイで保持し、
    前記他のメモリアレイからのデータを前記入出力バッファ部から出力する
    ことを特徴とする半導体記憶装置。
20. 前記請求項１８記載の半導体記憶装置と、
    前記複数の情報処理装置とを備えた送受信システムであって、
    前記複数の情報処理装置のうちの第１の情報処理装置に対して他の情報処理装置から各々メモリアクセス要求信号が送信され、
    前記第１の情報処理装置からメモリビジー信号が前記他の情報処理装置の各々に送信され、
    前記第１の情報処理装置からのメモリビジー信号を受けた前記他の情報処理装置は、前記メモリ活性化信号を活性化せず、信号の送受信を行わない
    ことを特徴とする送受信システム。
21. 請求項１記載の半導体記憶装置と、
    前記複数の情報処理装置とを備えた送受信システムであって、
    前記半導体記憶装置はタイマー回路を備え、
    前記タイマー回路は、所定周期毎に一定期間のパルス幅を有するメモリアレイ切換信号を発生して前記複数の情報処理装置に送信し、
    前記複数の情報処理装置は、
    前記メモリアレイ切換信号ＭＳＷが活性化されている期間に、自己が発生するメモリ活性化信号の状態を遷移させると共に、前記全ての情報処理装置から半導体記憶装置への出力信号を‘Ｈ’、‘Ｌ’又は高インピーダンスに固定する
    ことを特徴とする送受信システム。
22. 前記請求項１記載の半導体記憶装置において、
    前記複数の信号分配回路は、
    前記チップ外部インターフェースの入出力バッファ部の近辺には位置せず、チップ上の前記複数のメモリアレイの各々に近い場所に位置する
    ことを特徴とする半導体記憶装置。
23. 前記請求項１記載の半導体記憶装置において、
    前記１組のデータ端子、アドレス端子及び制御端子からの信号を前記複数の信号分配回路を介して、前記複数のメモリアレイの何れかに分配するための制御をする信号を生成するアレイ選択制御回路を有し、
    前記アレイ選択制御回路は、半導体記憶装置を使用する際に、予め、前記データ端子、アドレス端子及び制御端子から信号を入力して、前記複数のメモリアレイのうち１つのメモリアレイを選択するためのアレイ選択信号を発生し、前記アレイ選択制御回路から前記信号分配回路へ前記アレイ選択信号を送信するように構成され、
    前記アレイ選択制御回路により予め選択されたメモリアレイが外部よりアクセスされる場合には、その他のメモリアレイへのアクセスは受け付けされず、前記予め選択されたメモリアレイがアクセスされていない場合のみ、他のメモリアレイへのアクセスが受け付けられ、１つのメモリアレイを優先して選択する
    ことを特徴とする半導体記憶装置。
24. 前記請求項１記載の半導体記憶装置において、
    前記複数の信号分配回路には、前記アレイ選択信号として、前記複数の情報処理装置に入力されるクロックが入力され、
    前記複数の信号分配回路は、
    前記クロックのＨ期間又はＬ期間で前記入出力バッファ部に入力されたデータ入力信号、アドレス信号及び制御信号を前記複数のメモリアレイのうち１つである第１のメモリアレイに供給し、もう１つの他のメモリアレイである第２のメモリアレイに対しては前回入力された信号を供給したまま保持し、
    前記クロックのＬ期間又はＨ期間で前記第２のメモリアレイに供給し、前記第１のメモリアレイに対しては前回入力された信号を供給したまま保持し、
    前記クロックのＨ期間又はＬ期間で前記第１のメモリアレイからのデータを前記入出力バッファ部から出力し、前記クロックのＬ期間又はＨ期間で前記第２のメモリアレイからのデータを前記入出力バッファ部から出力する
    ように信号を分配する
    ことを特徴とする半導体記憶装置。
25. 前記請求項１記載の半導体記憶装置において、
    ｎ（ｎは２以上の整数）個のメモリアレイを有し、前記ｎ個のメモリアレイに対応して、ｎ個のアドレス信号用の信号分配回路、ｎ個のデータ信号用の信号分配回路、及びｎ個の制御信号用の信号分配回路が具備され、
    更に、メモリ容量設定回路が具備され、
    前記メモリ容量設定回路は、
    半導体記憶装置を使用する際に、予め、前記データ端子、アドレス端子及び制御端子から信号が入力され、これ等の入力信号に基づいて、前記ｎ個のメモリアレイから所望のメモリ容量を有する１つ又は複数個のメモリアレイを構成するように、前記メモリ容量設定回路から前記信号分配回路へアレイ選択信号を送信するように構成されており、
    前記メモリ容量設定回路からｎ本のアレイ選択信号が前記ｎ個のアドレス用、データ用及び制御信号用の信号分配回路に送信されて、所望のメモリ容量のメモリアレイが選択される
    ことを特徴とする半導体記憶装置。
26. 前記請求項２５記載の半導体記憶装置において、
    前記メモリ容量設定回路は、複数個の分割され、
    前記複数個のメモリ容量設定回路は、前記チップ外部インターフェースの入出力バッファ部の近辺には位置せず、チップ上の前記複数のメモリアレイの各々に近い場所に位置する
    ことを特徴とする半導体記憶装置。

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