CN1945741A - 半导体存储装置及具备该半导体存储装置的收发系统 - Google Patents

Abstract

一种半导体存储装置。在同一存储器芯片(1)中具有多个存储器阵列(10、20)，在各存储器阵列中独立具有数据系统电路、地址系统电路和控制系统电路。另一方面，在各存储器阵列(10、20)间共有与芯片外部取得连接的数据端子(42)、地址端子(40)和控制端子(41)。经由被阵列选择信号ASEL(时钟)控制的3个信号选择电路MUX，将数据、地址和控制信号分配给各存储器阵列(10、20)。另外，在所述时钟的上升沿向一方的存储器阵列(10)供给信号，在下降沿向另一方的存储器阵列(20)供给信号。这样，在多个CPU使用多个存储器的系统中，当一个芯片中具有多个存储器阵列来集成存储器时，可以按照每个存储器阵列进行独立的动作，不需要CPU间的总线调停。

Description

半导体存储装置及具备该半导体存储装置的收发系统

技术领域

本发明涉及半导体存储装置，其被用于移动电话、便携信息设备、影像信息处理装置等的存储装置中，并搭载有非易失性存储器单元而成，且由多个信息处理装置控制。

背景技术

近年来，在可进行电改写的非易失性半导体存储装置中，在各种领域应用能够以块单位或片单位一并擦除的闪速存储器。在闪速存储器的种类中，有适合于存储程序的NOR型闪速存储器和适合于存储数据的NAND型闪速存储器。NOR型闪速存储器的特征是进行高速的随机读出，而NAND型闪速存储器的特征是进行高速的写入或低速的随机读出以及大容量。

通过具有这些特征，从而将这些闪速存储器应用于各种领域的设备。例如，移动电话包括负责电波或信号的收发的基带部、和负责影像或音乐等的多媒体处理的应用部(application)，基带部采用作为用于存储基带处理的程序的存储器的NOR型闪速存储器，而应用部采用与基带部同样的存储各种程序的NOR型闪速存储器、和存储音乐或影像等的大容量数据的NAND型闪速存储器。

如图21所示的系统那样，现状是这些存储器以及处理器等的周边装置根据它们的用途而由不同的芯片(chip)构成。在该图的系统内，存储器芯片1以及CPU1负责高速随机存取读出动作，存储器芯片2以及CPU2负责大量的数据改写以及低速的随机读出(通常为串行读出)动作。

最近的主流，这样的系统也要求其低成本化。为此，正通过多个芯片的集成化来实现部件数量的降低，以此来削减成本。主要是尝试处理器等的信息处理装置的集成化。另一方面，存储器如以往那样使用不同的芯片，但随着近年来细微化和大容量化的进展，多种存储器的集成化在技术上成为可能，将来希望实现存储器的集成化。

作为将存储器集成化的方法，例如设想将NOR型和NAND型等的多种存储器阵列直接搭载于同一个芯片上。

这里，如专利文献1所述，以往存在将多个存储器阵列集成化了事例，将多个存储器阵列搭载于同一个芯片，对于各阵列使数据端子、阵列端子以及控制端子共用化，可以在写入动作中进行读出动作。

另外，在专利文献2中，也同样将2个存储器阵列搭载于同一个芯片上，并且采用在2个存储器阵列中将控制电路共用化的结构，与存储器的同步时钟的H期间或L期间同步地从2个存储器阵列中读出数据，并将数据发送到2个存储器周边装置。

专利文献1：特开2004-273117号公报(第8页，图2)

专利文献2：特开2003-7052号公报(第9、10页，图1及图6)

发明内容

但是，在所述以往的专利文献1中，对2个存储器阵列，按照每个阵列设置地址以及数据输入输出，在2个阵列中写入控制或读出控制被共用化。因此，如图22所示，只能在写入指令或写入数据输入结束之后实施读出动作。具体而言，用专利文献1的系统控制命令寄存器解读写入指令(图22的写入指令的期间)，将写入数据全部取入到数据锁存器中(图22的写入数据输入的期间)，此后将数据写入到存储器阵列中(图22的“写入开始”定时以后的期间)。一般，由于闪速存储器的写入时间以及擦除时间慢，所以写入动作中的阵列周边电路变为所谓的空闲状态，所以可以执行以读出等的短期间进行动作的模式。由此，在图22中，写入开始后，专利文献1的系统控制命令寄存器控制芯片，并从其他的存储器阵列读出数据(图22的读出的期间)，以使可以进行读出动作。

这样，在专利文献1中，在写入数据输入过程中，由于控制电路为写入状态，另外为在数据锁存器中写入数据的状态，所以存在无法以中断方式实施读出动作的问题。

另外，在专利文献2中，也由于在2个存储器阵列中共用控制电路，所以不能实现写入动作中的读出动作。

一般，除了所述2个专利文献中的问题外，作为将多种存储器集成于1个芯片上时的问题，还有如下的问题：对应于使用存储器的多个处理器，分别需要控制端子、地址端子以及数据端子，管脚数为处理器的个数倍，使存储器的芯片面积相应地变大，从而阻碍了低成本化，同时消耗功率也对应于管脚数的增加也增大。

另外，即使将存储器集成化而变为1个芯片的存储器的情况下，在2个信息处理装置中使用1个存储器时，需要对存取2个信息处理装置间的存储器时的竞争进行调整，存在为了调停多个信息处理装置而使信息处理装置的负担增大的问题。

本发明鉴于所述问题而提出，其目的在于提供能够将多个存储器阵列搭载于同一个芯片上，并以少的管脚数，在所希望的期间由多个信息处理装置于存储器和信息处理装置之间进行信号的收发的半导体存储装置。

即，技术方案1所述的发明的半导体存储装置，是在与多个信息处理装置之间收发数据信号、地址信号以及控制信号的一个芯片的半导体存储装置，在所述一个芯片内配置多个存储器阵列，该存储器阵列通过排列多个非易失性的存储器单元而构成；具有独立地设置于所述多个存储器阵列的每个中的多组数据端子、地址端子和控制端子以及数据系统电路、地址系统电路和控制系统电路；具有在所述多个存储器阵列间共有、且作为与所述芯片外部之间的接口的输入输出缓存器部的1组数据端子、地址端子和控制端子；包括多个信号选择电路，其配置在所述1组数据端子、地址端子和控制端子，与所述多组数据端子、地址端子和控制端子以及数据系统电路、地址系统电路和控制系统电路之间；选择所述多个存储器阵列的任意一个的1个或多个阵列选择信号，经由所述输入输出缓存器部被输入到所述多个信号选择电路；将来自所述1组数据端子、地址端子和控制端子的信号，经由所述多个信号分配电路，分配给所述多个存储器阵列的任意一个。

通过以上，在技术方案1所述的半导体存储装置中，由于各存储器阵列全部独立地具有地址系统电路、控制系统电路、数据系统电路，所以能够在各存储器阵列中进行独立的动作。

技术方案2所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，将所述多组的数据信号、地址信号和控制信号以时分割的方式输入或输出到所述输入输出缓存器部的数据端子、地址端子和控制端子。

技术方案2所述的半导体存储装置，由于在大量的写入数据输入期间中不像以往那样读出侧的阵列待机，而是交替地进行数据写入和读出，所以可以减少待机时间。

技术方案3所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，输入到所述多个信息处理装置中的时钟作为所述阵列选择信号被输入到所述多个信号分配电路中；所述多个信号分配电路，按照如下方式分配信号：在所述时钟的上升沿或下降沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号以及控制信号供给到所述多个存储器阵列中之一的第一存储器阵列，在所述时钟的下降沿或上升沿时刻，将所述信号供给到其他的存储器阵列的第二存储器阵列，在所述时钟之后的上升沿或下降沿时刻从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，在所述时钟之后的下降沿或上升沿时刻从所述输入输出缓存器部输出来自所述第二存储器阵列的数据。

技术方案3所述的半导体存储装置，由于在时钟的上升沿或下降沿选择存储器阵列，所以可以不需要进行多个信息处理装置间的总线调停。

技术方案4所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，输入到所述多个信息处理装置的时钟作为所述阵列选择信号被输入到所述多个信号分配电路；所述多个信号分配电路，按照如下方式分配信号：在所述时钟的上升沿或下降沿时刻，将输入到所述输入输出缓存器部的数据输入信号和地址信号供给到所述多个存储器阵列中之一的第一存储器阵列，并且将输入到所述输入输出缓存器部的控制信号供给到其他的存储器阵列的第二存储器阵列，在所述时钟的下降沿或上升沿时刻，将输入到所述输入输出缓存器部的数据输入信号和地址信号供给到所述第二存储器阵列，并且将输入到所述输入输出缓存器部的控制信号供给到第一存储器阵列，在所述时钟之后的上升沿或下降沿时刻从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，在所述时钟之后的下降沿或上升沿时刻从所述输入输出缓存器部输出来自所述第二存储器阵列的数据。

技术方案4所述的半导体存储装置，通过将控制信号和地址信号以及数据信号错开时钟的半个周期的量，从而存储器芯片侧的指令以及地址取入、和信息处理装置侧的数据取入之间的定时设计变得容易。

技术方案5所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，输入时钟以及存储器激活信号，该时钟是被输入到所述多个信息处理装置的时钟，该存储器激活信号是从所述多个信息处理装置的任意一个输出的信号；在所述一个芯片内具备被所述存储器激活信号和所述时钟控制的计数电路；所述计数电路对输入所述存储器激活信号后的所述时钟数进行计数，根据其计数数量生成多种所述存储器阵列选择信号，并将其发送至所述多个信号分配电路；由所述多种存储器阵列选择信号来控制所述多个信号分配电路。

技术方案5所述的半导体存储装置，可以选择2个以上的存储器阵列。

技术方案6所述的发明的收发系统，包括所述技术方案5所述的半导体存储装置和与所述半导体存储装置连接的多个信息处理装置；所述各信息处理装置具有计数电路；所述计数电路输入所述存储器激活信号，对该输入后的所述时钟数进行计数；所述多个信号分配电路，按照如下方式分配信号：基于所述计数电路对时钟数的计数结果，以所述时钟的第规定个周期，在所述多个信息处理装置中的仅任意一个和所述半导体存储装置之间进行信号的收发，以所述时钟之后的周期在其他的信息处理装置和所述半导体存储装置之间进行信号的收发。

技术方案7所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，输入时钟以及存储器激活信号，该时钟是被输入到所述多个信息处理装置的时钟，该存储器激活信号是从所述多个信息处理装置的任意一个输出的信号；在所述一个芯片内具备将所述时钟的频率倍频的时钟倍频电路、和被所述存储器激活信号以及所述时钟倍频电路的倍频时钟控制的计数电路；所述计数电路对输入所述存储器激活信号后的所述倍频时钟数进行计数，根据其计数数量生成多种所述存储器阵列选择信号，并将其发送至所述多个信号分配电路；由所述多种存储器阵列选择信号来控制所述多个信号分配电路。

技术方案7所述的半导体存储装置，由于将时钟倍频，所以可以实现更高速的存储器阵列分配。

技术方案8所述的发明的收发系统，包括所述技术方案7所述的半导体存储装置和与所述半导体存储装置连接的多个信息处理装置；所述各信息处理装置具有时钟倍频电路和计数电路；所述时钟倍频电路将所述输入的时钟数倍频；所述计数电路输入所述存储器激活信号，对该输入后的所述时钟倍频电路的倍频时钟数进行计数；所述多个信号分配电路，按照如下方式分配信号：基于由所述计数电路得到的倍频时钟数的计数结果，在所述倍频时钟的第规定个周期，在所述多个信息处理装置中的仅任意一个和所述半导体存储装置之间进行信号的收发，以所述时钟之后的周期在其他的信息处理装置和所述半导体存储装置之间进行信号的收发。

技术方案9所述的发明的收发系统，包括所述技术方案1所述的半导体存储装置和与所述半导体存储装置连接的多个信息处理装置；所述半导体存储装置接收所述时钟；从所述多个信息处理装置中第一信息处理装置向所述半导体存储装置和其他的信息处理装置发送存储器激活信号；所述半导体存储装置，具有将所述时钟的频率倍频的时钟倍频电路和收到所述存储器激活信号以及所述时钟倍频电路的倍频时钟的计数电路；所述时钟倍频电路的倍频时钟被发送到所述多个信息处理装置；所述半导体存储装置的计数电路对输入所述存储器激活信号后的所述倍频时钟数进行计数，根据其计数数量生成多种所述存储器阵列选择信号，并将其发送至所述多个信号分配电路；由所述多种存储器阵列选择信号来控制所述多个信号分配电路，在所述半导体存储装置和所述多个信息处理装置之间进行信号的收发。

技术方案9所述的半导体存储装置，由于在信息处理装置中不需要时钟倍频电路，所以能以小面积形成信息处理装置。

技术方案10所述的发明，根据技术方案9所述的收发系统，其特征在于，所述多个信息处理装置具有计数电路；所述计数电路收到来自所述半导体存储装置的所述时钟倍频电路的倍频时钟，对输入所述存储器激活信号后的倍频时钟数进行计数；所述半导体存储装置的多个信号分配电路，按照如下方式分配信号：基于由所述计数电路得到的倍频时钟数的计数结果，在所述倍频时钟的第规定个周期，在所述多个信息处理装置中的仅任意一个和所述半导体存储装置之间进行信号的收发，在所述倍频时钟之后的周期在其他的信息处理装置和所述半导体存储装置之间进行信号的收发。

技术方案11所述的发明，根据技术方案5、7和9中任一项所述的半导体存储装置或收发系统，其特征在于，所述计数电路，不接收所述存储器激活信号，而对所述时钟数或倍频时钟数进行计数，根据其计数数量生成多种所述存储器阵列选择信号，并将其发送至所述多个信号分配电路；由所述多种存储器阵列选择信号来控制所述多个信号分配电路。

技术方案11所述的半导体存储装置或收发系统，由于不需要存储器激活信号，所以可以减少存储器芯片的管脚数。

技术方案12所述的发明，根据技术方案5、7和9中任一项所述的半导体存储装置或收发系统，其特征在于，所述计数电路，不接收所述存储器激活信号，而对所述时钟数或倍频时钟数进行计数；所述多个信号分配电路，按照如下方式分配信号：基于所述计数电路对时钟数的计数结果，在所述倍频时钟的第规定个周期，在所述多个信息处理装置中的仅任意一个和所述半导体存储装置之间进行信号的收发，在所述倍频时钟之后的周期在其他的信息处理装置和所述半导体存储装置之间进行信号的收发。

技术方案13所述的发明，根据技术方案5、7、9和11中任一项所述的半导体存储装置或收发系统，其特征在于，包括状态设定电路，其输入来自所述输入输出缓存器部的数据端子、地址端子和控制端子的信号群，并根据这些信号群，使所述计数电路的计数数量和所述存储器阵列选择信号生成之间的关系可变；所述状态设定电路的输出被施加给所述计数电路。

技术方案13所述的半导体存储装置或收发系统，由于可以使计数电路的计数数量和存储器阵列选择信号之间的关系可变，所以可以改变来自存储器阵列的存取的顺序，可以根据动作模式按照所希望的顺序存取存储器。

技术方案14所述的发明，根据技术方案13所述的半导体存储装置或收发系统，其特征在于，将控制信号从多个信息处理装置中任意一个信息处理装置经由所述数据端子、地址端子和控制端子发送至所述状态设定电路，并根据所述控制信号变更所述状态设定电路的内容。

技术方案15所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，从所述多个信息处理装置中1个信息处理装置将存储器激活信号发送至本半导体存储装置和所述多个信息处理装置的其他信息处理装置；所述多个信号分配电路，基于所述存储器激活信号，进行所述多个信息处理装置和多个存储器阵列之间的信号的收发，在所述存储器激活信号的“H”或“L”期间，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到1个存储器阵列，另一方面，在所述存储器激活信号的“L”或“H”期间，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到其他的1个存储器阵列，在所述存储器激活信号之后的“H”或“L”期间，从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，另一方面，在所述存储器激活信号之后的“L”或“H”期间，从所述输入输出缓存器部输出来自所述其他第一存储器阵列的数据。

技术方案15所述的半导体存储装置，选择存储器阵列的期间不是由时钟周期确定的期间，而可以是任意的期间。

技术方案16所述的发明，根据技术方案15所述的半导体存储装置，其特征在于，所述多个信号分配电路，在所述存储器激活信号的上升沿或下降沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到1个存储器阵列，另一方面，在所述存储器激活信号的下降沿或上升沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到其他存储器阵列，直至所述存储器激活信号的下一个上升沿或下降沿变换为止，由所述2个存储器阵列保持被输入到所述输入输出缓存器部的各信号，另一方面，在所述存储器激活信号的上升沿或下降沿时刻，从所述输入输出缓存器部输出来自所述1个存储器阵列的数据，在所述存储器激活信号的下降沿或上升沿时刻，从所述输入输出缓存器部输出来自所述其他存储器阵列的数据。

技术方案17所述的发明，根据技术方案15所述的半导体存储装置，其特征在于，在将从所述1个信息处理装置发送的存储器激活信号激活的期间，不进行从其他信息处理装置向本半导体存储装置的信号收发。

技术方案18所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，从所述多个信息处理装置将各个存储器激活信号发送至本半导体存储装置；所述多个信号分配电路，分别通过所述多个存储器激活信号控制，在所述多个存储器激活信号中的1个存储器激活信号的“H”或“L”期间，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到1个存储器阵列，从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，另一方面，在所述多个存储器激活信号中的其他存储器激活信号的“H”或“L”期间，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到其他存储器阵列，从所述输入输出缓存器部输出来自所述其他存储器阵列的数据。

技术方案18所述的半导体存储装置，可以选择2个以上的存储器阵列。

技术方案19所述的发明，根据技术方案18所述的半导体存储装置，其特征在于，从所述多个信息处理装置将各个存储器激活信号发送至本半导体存储装置；所述多个信号分配电路，分别通过所述多个存储器激活信号控制，在所述多个存储器激活信号中的1个存储器激活信号的下降沿或上升沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到1个存储器阵列，直至所述1个存储器激活信号的下一个上升沿或下降沿变换为止，由所述1个存储器阵列保持被供给到所述1个存储器阵列的所述各信号，从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，另一方面，在所述多个存储器激活信号中的其他存储器激活信号的下降沿或上升沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到其他存储器阵列，直至所述其他存储器激活信号的下一个上升沿或下降沿变换为止，由所述其他存储器阵列保持被供给到所述其他存储器阵列的所述各信号，从所述输入输出缓存器部输出来自所述其他存储器阵列的数据。

技术方案20所述的发明的收发系统，包括所述技术方案18所述的半导体存储装置和所述多个信息处理装置，对所述多个信息处理装置中的第一信息处理装置，从其他的信息处理装置分别发送存储器存取请求信号；从所述第一信息处理装置将存储器繁忙信号发送给所述其他的信息处理装置的每一个；接收来自所述第一信息处理装置的存储器繁忙信号的所述其他信息处理装置不将所述存储器激活信号激活，不进行信号的收发。

技术方案21所述的发明的收发系统，包括所述技术方案1所述的半导体存储装置和所述多个信息处理装置，所述半导体存储装置包括定时器电路；所述定时器电路，按照每个规定周期生成具有一定期间的脉冲宽度的存储器阵列切换信号，并将该信号发送至所述多个信息处理装置；所述多个信息处理装置，在将所述存储器阵列切换信号MSW激活的期间，使自己产生的存储器激活信号的状态变换，并且将从所述全部的信息处理装置向半导体存储装置输出的输出信号固定为“H”、“L”或高阻抗。

技术方案21所述的收发系统，可以防止存储器阵列的切换时来自各信息处理装置的输出信号的冲突所导致的电源贯通电流等的错误动作。

技术方案22所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，所述多个信号分配电路，不位于所述芯片外部接口的输入输出缓存器部的附近，而位于分别靠近芯片上的所述多个存储器阵列的位置。

技术方案22所述的半导体存储装置，由于将信号分配电路配置在各存储器阵列的附近，所以可以缩短分配后的数据布线、地址布线以及控制信号布线，可以削减布线布局区域，可以缩小芯片面积。

技术方案23所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，具有阵列选择控制电路，其生成控制信号，该信号用于控制将来自所述1组数据端子、地址端子和控制端子的信号经由所述多个信号分配电路分配给所述多个存储器阵列的任意一个；所述阵列选择控制电路被构成为，在使用半导体存储装置时，预先从所述数据端子、地址端子以及控制端子输入信号，产生用于从所述多个存储器阵列中选择1个存储器阵列的阵列选择信号，并从所述阵列选择控制电路向所述信号分配电路发送所述阵列选择信号；在从外部存取由所述阵列选择控制电路预先选择了的存储器阵列的情况，不接收向其他的存储器阵列的存取，仅在不存取所述被预先选择了的存储器阵列的情况，接收向其他存储器阵列的存取，优先选择1个存储器阵列。

技术方案23所述的半导体存储装置，由于不使用来自外部的阵列选择信号，所以可以减少管脚数，即，不用生成阵列选择信号就可以实施存储器阵列选择，从而减轻系统整体的控制的负担。

技术方案24所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，被输入到所述多个信息处理装置的时钟作为所述阵列选择信号被输入到所述多个信号分配电路；所述多个信号分配电路，按照如下的方式分配信号：在所述时钟的H期间或L期间，保持将输入到所述输入输出缓存器部的数据输入信号、地址信号以及控制信号供给到所述多个存储器阵列中之一的第一存储器阵列，并对另一个其他的存储器阵列的第二存储器阵列供给前次输入的信号的状态，在所述时钟的L期间或H期间，保持供给到所述第二存储器阵列，并对所述第一存储器阵列供给前次输入的信号的状态，在所述时钟的H期间或L期间，从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，在所述时钟的L期间或H期间，从所述输入输出缓存器部输出来自所述第二存储器阵列的数据。

技术方案24所述的半导体存储装置，通过将时钟固定为H或L电平的任意一个，由此可以仅存取一方的阵列。另外，由于根据时钟的H期间以及L期间选择存储器阵列，所以可以不需要进行多个信息处理装置间的总线调停，这对于在多个信息处理装置中使用存储器的系统是有用的。

技术方案25所述的发明，根据技术方案1所述的半导体存储装置，其特征在于，具有n(n为2以上的整数)个存储器阵列，并对应于所述n个存储器阵列，具备n个地址信号用的信号分配电路、n个数据信号用的信号分配电路、以及n个控制信号用的信号分配电路；还具备存储器容量设定电路；所述存储器容量设定电路被构成为，从所述存储器容量设定电路向所述信号分配电路发送阵列选择信号，使得在使用半导体存储装置时，预先从所述数据端子、地址端子以及控制端子输入信号，基于这些输入信号，由所述n个存储器阵列构成具有所希望的存储器容量的1个或多个存储器阵列，从所述存储器容量设定电路将n个阵列选择信号发送到所述n个阵列用、数据用以及控制信号用的信号分配电路，选择所希望的存储器容量的存储器阵列。

技术方案25所述的半导体存储装置，由于可以任意设定多个存储器阵列的各自的容量，所以通过根据各种设置来划分芯片内部的区域，从而可以没有浪费地使用存储器。

技术方案26所述的发明，根据技术方案25所述的半导体存储装置，其特征在于，所述存储器容量设定电路被分割为多个；所述多个存储器容量设定电路，不位于所述芯片外部接口的输入输出缓存器部的附近，而位于分别靠近芯片上的所述多个存储器阵列的位置。

技术方案26所述的半导体存储装置，由于在各存储器阵列附近分散配置存储器芯片内的多个存储器容量设定电路，所以可以削减存储器容量设定信号的布线布局区域，可以缩小芯片的面积。

(发明效果)

如以上说明那样，根据技术方案1所述的发明，由于在存储器芯片内的各存储器阵列中，全部独立地具有数据端子、地址端子以及控制端子、和地址系统电路、控制系统电路以及数据系统电路，所以能够在同一存储器芯片内各存储器阵列间进行独立的动作。

根据技术方案2所述的发明，由于对数据端子、地址端子以及控制端子，以时分割的方式且在所希望的时刻输入或输出，所以在大量的写入数据输入期间中不像以往那样读出侧的阵列待机，而是交替地进行数据写入和读出，可以减少待机时间。

根据技术方案3所述的发明，由于在输入到存储器芯片中时钟的上升沿或下降沿将信号分配给存储器阵列，所以可以不需要进行存储器芯片外部的多个信息处理装置间的总线调停。

根据技术方案4所述的发明，由于将输入到存储器芯片的时钟的取入定时由数据端子以及地址端子和控制端子错开时钟的半周期，从而存储器芯片侧的指令以及地址的取入、和信息处理装置侧的数据取入之间的定时设计变得容易。

根据技术方案5所述的发明，由于在输入存储器阵列激活信号后对输入到存储器芯片以及信息处理装置中的时钟进行计数，所以可以对2个以上的存储器阵列分配信号。

根据技术方案7所述的发明，由于将输入到存储器芯片以及信息处理装置中的时钟倍频，并在输入存储器阵列激活信号后对其倍频时钟进行计数，所以可以对2个以上的存储器阵列进行更高速的信号分配。

根据技术方案9所述的发明，由于将在存储器芯片内进行了倍频的时钟发送到信息处理装置，所以在信息处理装置内可以不需要倍频电路。

根据技术方案11所述的发明，由于不使用存储器激活信号来计数被输入到存储器芯片以及信息处理装置中的时钟，所以可以对2个以上的存储器阵列分配信号，进一步减少存储器芯片中的存储器激活信号的管脚数。

根据技术方案13所述的发明，由于在存储器芯片内设置状态设定电路，使时钟计数和向存储器阵列的信号分配之间的关系可变，所以可以改变来自存储器阵列的存取的顺序，可以根据动作模式按照所希望的顺序存取存储器。

根据技术方案15所述的发明，由于通过对存储器芯片赋予存储器激活信号来进行向存储器阵列的信号分配，所以各存储器阵列选择的期间不是由时钟的周期确定的期间，而可以是任意的期间。

根据技术方案18所述的发明，通过向存储器芯片赋予来自多个信息处理装置的多个存储器激活信号，来进行向各存储器阵列的信号分配，所以存储器阵列选择的期间不是由时钟的周期确定的期间，而可以是任意的期间，并且可以对2个以上的存储器阵列进行信号分配。

根据技术方案21所述的发明，由于在存储器芯片内设置定时器，将一定期间的信号作为存储器阵列选择信号以规定周期发送到信息处理装置，所以可以防止存储器阵列的切换时来自各信息处理装置的输出信号的冲突所导致的电源贯通电流等的错误动作。

根据技术方案22所述的发明，由于将存储器芯片内的信号分配电路分散配置在各存储器阵列的附近，所以可以削减布线布局区域，可以缩小芯片面积。

根据技术方案23所述的发明，由于不使用阵列选择信号，所以可以减少管脚数，并且在系统侧不用进行阵列选择的调停，可以使用不同的阵列，即，不用生成阵列选择信号就可以实施存储器阵列选择，从而减轻系统整体的控制的负担。

根据技术方案24所述的发明，通过将时钟固定为H或L电平的任意一个，由此可以仅存取一方的阵列，并且由于根据时钟的H期间以及L期间选择存储器阵列，所以可以不需要进行多个信息处理装置间的总线调停，这对于在多个信息处理装置中使用存储器的系统是有用的。

根据技术方案25所述的发明，由于可以任意设定多个存储器阵列的各自的容量，所以通过根据各种设置来划分芯片内部的区域，从而可以没有浪费地使用存储器。

根据技术方案26所述的发明，由于将存储器芯片内的存储器容量设定电路分割成多个，并将其分散配置在各存储器阵列附近，所以可以削减存储器容量设定信号的布线布局区域，可以缩小芯片的面积。

附图说明

图1是表示第一实施方式的半导体存储装置的框图。

图2表示第二实施方式的半导体存储装置的动作时序图，图2(a)是表示由周期信号的存储器阵列选择信号选择2个存储器阵列时的图，图2(b)是表示通过来自第一COU的信号选择2个存储器阵列时的图。

图3是表示第三实施方式的半导体存储装置的信号分配电路的图。

图4是第三实施方式的半导体存储装置的动作时序图。

图5是表示第四实施方式的半导体存储装置的信号分配电路的图。

图6是第四实施方式的半导体存储装置的动作时序图。

图7是表示第五实施方式的半导体存储装置的框图。

图8是第五实施方式的半导体存储装置的动作时序图。

图9是表示第六实施方式的半导体存储装置的框图。

图10是第六实施方式的半导体存储装置的动作时序图。

图11是表示第七实施方式的半导体存储装置的框图。

图12是表示第八实施方式的半导体存储装置的框图。

图13是第八实施方式的半导体存储装置的动作时序图。

图14是表示第九实施方式的半导体存储装置的框图。

图15(a)是表示第九实施方式的半导体存储装置的动作时序的图，图15(b)是表示其他动作时序图的图。

图16是表示第十实施方式的半导体存储装置的框图。

图17是表示第十一实施方式的半导体存储装置的框图。

图18是表示第十二实施方式的半导体存储装置的框图。

图19是第十二实施方式的半导体存储装置的动作时序图。

图20是表示第十三实施方式的半导体存储装置的框图。

图21是表示以往的半导体存储装置的框图。

图22是以往的半导体存储装置的动作时序图。

图23是表示第十四实施方式的半导体存储装置的框图。

图24是表示第十五实施方式的半导体存储装置的信号分配电路的图。

图25是表示第十五实施方式的半导体存储装置的动作时序图。

图26是表示第十六实施方式的半导体存储装置的框图。

图27是表示第十七实施方式的半导体存储装置的框图。

图中：

10、20、30-存储器阵列

11、21、31-行译码器块

12、22、32-列译码器以及读出放大器块

13、23、33-地址系统电路

14、24、34-控制系统电路

15、25、35-数据系统电路

50、51、52-信号分配电路

60、61、62-地址系统布线

63、64、65-控制系统布线

66、67、68-数据系统布线

53-计数电路

54-时钟倍频电路

75-状态设定电路

77-定时器

80-存储器阵列

81-行译码器块

82-列译码器以及读出放大器块

83-地址系统电路

84-控制系统电路

85-数据系统电路

57-触发器

78-阵列选择控制电路

79-锁存器

90、92、93、94、95-存储器容量设定电路

91、101、102、103、104-存储器容量设定信号

具体实施方式

下面，参照附图对本发明的实施方式进行说明。

(第一实施方式)

图1是表示本发明的第一实施方式所涉及的半导体存储装置的框图。

该图所示的半导体存储装置在外部具有作为信息处理装置的2个CPU1、CPU2。

在存储器芯片1内，具有排列多个非易失性存储器单元而构成的2个非易失性存储器阵列10、20。在各存储器阵列10、20中，具备：包括选择字线的行译码器XDEC11、12；选择位线并将数据放大的读出放大器以及列译码器YDEC和SA12、22。另外，对应于存储器阵列10，具备地址系统电路ADD-113、控制系统电路CTRL-114、数据系统电路DATA-115，对应于存储器阵列20，具备地址系统电路ADD-223、控制系统电路CTRL-224、数据系统电路DATA-225。

存储器芯片1的芯片外部的接口部分，具有1系统的地址端子40、控制端子41、数据端子42，并从这些部件经由输入输出缓冲器IOBUF46、输入缓冲器IBUF44、IBUF45布线至信号分配电路MUX50、51、52。另外，存储器阵列选择信号ASEL被输入到存储器芯片1，并经由端子43以及输入缓冲器47与所述信号分配电路50、51、52连接。

从所述3个信号分配电路MUX，输出与存储器阵列10、存储器阵列20对应的信号线群60、61、63、64、66、67，并连接到地址系统电路13、23，控制系统电路14、24，数据系统电路15、25。

另一方面，与CPU1、CPU2的存储器对应的信号线群如图所示被共用化，并与存储器芯片1的端子40、41、42连接，同时存储器阵列选择信号ASEL不仅输入到所述存储器芯片1，也输入到CPU1、CPU2。

接着，对CPU1、CPU2和存储器阵列10、存储器阵列20之间的信号的收发进行说明。

在存储器芯片1内，3个信号分配电路MUX被控制为：根据存储器阵列选择信号ASEL的状态，将信号发送到第一存储器阵列10、第二存储器阵列20侧。例如，在存储器阵列选择信号ASEL为“H”时，信号被发送到第一存储器阵列10的地址系统电路13、控制系统电路14、数据系统电路15，在存储器阵列选择信号ASEL为“L”时，信号被发送到第二存储器阵列20的地址系统电路23、控制系统电路24、数据系统电路25。另一方面，CPU1在存储器阵列选择信号ASEL为“H”时，对存储器芯片1发送信号，CPU2在存储器阵列选择信号ASEL为“L”时，对存储器芯片1发送信号，

这样一来，根据存储器阵列选择信号ASEL的状态，可以从CPU1、CPU2对存储器阵列10、20进行信号收发，而且，通过3个信号分配电路MUX，在选择了一方的存储器阵列10、20的期间，在另一方的存储器阵列10、20中不收发信号，而且，在各存储器阵列中独立地具有地址系统电路、控制系统电路、数据系统电路，所以可以分别解读来自CPU1、CPU2的指令。由此，例如在写入数据输入中，可以从一方的存储器阵列读出。

如上所述，根据本实施方式，由于全部独立地具有各地址系统电路、控制系统电路、数据系统电路，所以可以在各存储器阵列中进行独立的动作，这对于在由多个信息处理装置中处理多个存储器阵列时是有用的。

(第二实施方式)

图2是表示本发明的第二实施方式所涉及的半导体存储装置的动作时序的图。

图2表示：所述图1所示的存储器阵列选择信号ASEL、外部数据端子42、第一存储器阵列10的数据线66、第二存储器阵列10的数据线67的动作。图2(a)表示存储器阵列选择信号ASEL如时钟那样为周期信号的情况，图2(b)表示ASEL不是周期信号的情况，在本图所示的例子中，当存储器阵列选择信号ASEL为“H”时，从外部数据端子42经由3个信号分配电路MUX将数据发送到第一存储器阵列10，而当存储器阵列选择信号ASEL为“L”时，从外部数据端子42经由3个信号分配电路MUX将数据发送到第二存储器阵列20。

在图2(a)的情况下，在期间A1发送写入指令，在期间A2从第二存储器阵列20进行读出。在期间A3、A5中，发送写入数据，并在其间隙的期间A4中实施从第二存储器阵列20的读出。期间A6以后，第一存储器阵列10变为写入状态，不存在与外部的信号的交换，仅进行从第二存储器阵列20的读出。

图2(b)的情况也同样，在期间B6以后，仅从第二存储器阵列20进行读出。图2(b)与图2(a)的区别在于，由于存储器阵列选择信号ASEL不是周期的，所以始终选择第二存储器阵列20侧，无间断地取出读出数据。

虽然没有图示，但对于地址端子、控制端子也为同样的定时。如图2那样以时分割使信号在第一存储器阵列10、第二存储器阵列20进行收发，另外例如如图2(b)的期间B4那样将写入数据发送到第一存储器阵列10中时，能以中断方式从第二存储器阵列20读出数据，如以往的实例的图22所示那样全部写入写入数据之后，不需要从其他的存储器阵列读出数据。通过本实施方式，可以消除由于近年来的存储器的大容量化，一次写入的数据量增大，在数据写入中长期待机的状态。

如上所述，根据本实施方式，在输入大量的写入数据的期间中，不用像以往那样读出侧的存储器阵列待机，交替地进行数据写入和读出，所以可以减少待机时间，这对于同时进行写入以及读出的情况是有用的。

(第三实施方式)

图3表示本发明的第三实施方式所涉及的半导体存储装置的信号分配电路的图，图4是表示使用本实施方式所涉及的信号分配电路时的动作时序的图。

在本实施方式中，是作为存储器阵列选择信号ASEL应用了周期信号即时钟的情况。在图3中，控制信号NEW被输入到信号分配电路51，地址信号An被输入到信号分配电路50。信号分配电路50、51的存储器阵列选择信号ASEL，在图3的例子中，是时钟CLK。在信号分配电路50、51的内部，具备触发器53以及反相器54。如图3所示，向第二存储器阵列20侧发送的一侧的触发器53的时钟CLK经由反相器54连接。即，信号分配电路50、51一起在时钟CLK的上升沿端向第一存储器阵列10侧发送信号，在下降沿端向第二存储器阵列20发送信号。

图4表示信号分配电路50、51的动作的时序图。该图表示控制信号NWE、NOE、地址An的动作。由图4判断，在时钟CLK的上升沿取入控制端子41、地址端子40的状态，将信号发送到第一存储器阵列10。另一方面，在时钟CLK的下降沿取入控制端子41、地址端子40的状态，将信号发送到第二存储器阵列20。在图4的例子中，第一存储器阵列10的控制线63的控制信号NEW在定时(1)变换成“L”，地址线60的地址An-1变换，保持至下一个上升沿。第二存储器阵列20的控制线64的控制信号NOW在定时(2)变换成“L”，变换地址线61的地址Ap-1，保持至下一个下降沿。这样可以分别对第一以及第二存储器阵列10、20独立地输入控制信号以及地址信号，各自独立地动作。另外，虽然没有图示，当然对于数据端子42也与所述同样进行数据的输入输出。

在本实施方式中，时钟CLK不仅被输入到存储器芯片1，而且被输入到图1所示的CPU1、CPU2。CPU1、CPU2侧只要与时钟CLK的上升沿时刻以及下降沿时刻同步地对存储器芯片1收发信号即可，不需要在CPU1、CPU2之间调停向存储器芯片1的存取。

如上所述，根据本实施方式，由于在时钟的上升边沿以及下降边沿选择2个存储器阵列10、20的任意一个，所以可以不需要在多个信息处理装置(CPU)间的总线调停。由此，对于在多个信息处理装置中使用存储器的系统是有用的。

(第四实施方式)

图5是表示本发明的第四实施方式所涉及的半导体存储装置的信号分配电路的图，图6是表示使用本实施方式所涉及的信号分配电路时的动作时序的图。

在本实施方式中，与所述第三实施方式同样，作为存储器阵列选择信号ASEL，是周期信号的时钟的情况。在图5中，控制信号NEW被输入到信号分配电路51，地址信号An被输入到信号分配电路50。信号分配电路50、51的存储器阵列选择信号ASEL，在图5的例子中，是时钟CLK。在信号分配电路50、51的内部，分别具备2个触发器53以及反相器54。如图5所示，在地址用信号分配电路50以及控制用信号分配电路51中，触发器53的时钟CLK与反相器54的连接相互不同。

在地址用信号分配电路50中，经由反相器54连接向第二存储器阵列20侧发送的一侧的触发器53的时钟CLK。即，在时钟CLK的上升沿端向第一存储器阵列10发送信号，在下降沿端向第二存储器阵列20发送信号。另一方面，在地址用信号分配电路51中，经由反相器54连接向第一存储器阵列10侧发送的一侧的触发器53的时钟CLK。即，在时钟CLK的上升沿端向第二存储器阵列20发送信号，在下降沿端向第一存储器阵列10发送信号。

图6表示所述动作的时序图。该图表示控制信号NWE、NOE、地址An的动作。由图6判断，在时钟CLK的上升沿取入控制端子41、地址端子40的状态，将地址信号发送到第一存储器阵列10，将控制信号发送到第二存储器阵列20。另一方面，在时钟CLK的下降沿取入控制端子41、地址端子40的状态，将地址信号发送到第二存储器阵列20，将控制信号发送到第一存储器阵列10。

在图6的例子中，第一存储器阵列10的地址线60的地址An-1在定时(1)变换，第一存储器阵列10的控制线63的控制信号NEW在定时(2)变换成“L”，分别保持至下一个上升沿。

这样可以分别对第一以及第二存储器阵列10、20独立地使时钟错开半周期量的相位，来输入控制信号以及地址信号，各自独立地动作。

另外，虽然没有图示，当然对于数据端子42也以与地址端子40同样的定时进行数据的输入输出。

在本实施方式中，与所述第三实施方式同样，时钟CLK不仅被输入到存储器芯片1，而且被输入到图1所示的CPU1、CPU2。CPU1、CPU2只要与时钟CLK的上升沿时刻以及下降沿时刻同步地对存储器芯片1收发信号即可，不需要在CPU1、CPU2之间调停向存储器芯片1的存取。

通常，闪速存储器为了在控制信号的变换点取入地址信号以及数据信号，需要从CPU以与控制信号的变换定时吻合的方式发送地址信号以及数据信号。根据本实施方式，由于对各存储器阵列10、20仅错开时钟CLK的半周期的量地输入控制信号和地址信号以及数据信号，所以存储器存取的定时设计变得容易。

如上所述，根据本实施方式，通过将控制信号地址信号以及数据信号错开时钟的半周期量，从而在存储器芯片1侧指令以及地址的取入以及在信息处理装置侧数据取入定时的各设计，变得比所述第三实施方式更容易。

(第五实施方式)

图7表示本发明的第五实施方式所涉及的半导体存储装置的框图，图8表示其动作的时序图。

图7所示的半导体存储装置是在外部具有3个CPU1、CPU2、CPU3(信息处理装置)的例子。在存储器芯片1内，具有3个非易失性存储器阵列10、20、30。在各存储器阵列10、20、30中，分别具有：选择字线的行译码器XDEC11、21、31；选择位线并将数据放大的读出放大器以及列译码器YDEC和SA12、22、32。另外，对应于存储器阵列10，具备地址系统电路ADD-113、控制系统电路CTRL-114、数据系统电路DATA-115，对应于存储器阵列20，具备地址系统电路ADD-223、控制系统电路CTRL-224、数据系统电路DATA-225，对应于存储器阵列30，具备地址系统电路ADD-333、控制系统电路CTRL-334、数据系统电路DATA-335。

在存储器芯片1的芯片外部的接口部分，与所述第一实施方式同样，具备单系统的地址端子40、控制端子41及数据端子42，并从这些部件经由输入缓冲器IBUF44、IBUF45、输入输出缓冲器IOBUF46布线至3个信号分配电路MUX50、51、52。

在本实施方式中，表示存储器阵列选择信号ASEL采用周期信号即时钟的情况，作为存储器阵列选择信号ASEL将时钟SCLK输入到端子43。该时钟SCLK也被输入到CPU1～3。

另外，从CPU1输出存储器激活信号MEN，将其输入到存储器芯片1的端子47，并且也输入到其他的2个CPU2和CPU3。

时钟SCLK以及存储器激活信号MEN经由存储器芯片1的输入缓冲器48与计数电路CKCNT53连接。该计数电路CKCNT53是对时钟SCLK数进行计数的电路。在其进行计数后，输出存储器阵列选择信号70、71、72，并将这些信号输入到信号分配电路50、51、52。

由所述3个信号分配电路MUX，连接3个存储器阵列10、20、30所对应的信号线群60～67，分别与地址系统电路13、23、33、控制系统电路14、24、34、数据系统电路15、25、35连接。

另一方面，与CPU1、CPU2、CPU3的存储器芯片1对应的信号线群如图所示被共用化，并与存储器芯片1的端子40、41、42连接，同时存储器阵列选择信号ASEL(时钟SCLK)不仅输入到存储器芯片1，也输入到CPU1～3中。

接着，使用图8对CPU1、CPU2、CPU3和存储器阵列10、20、30之间的信号的收发进行说明。

通过CPU1发送存储器激活信号MEN(从“L”变换至“H”)，存储器芯片1内的计数电路CKCNT53开始动作，与输入到存储器芯片1的时钟SCLK同步地进行计数。其结果是图8中的计数结果。在图8的例子中，计数至0～2。通过该结果，由存储器阵列选择信号70、71、72，在图8的定时(1)通过存储器阵列选择信号70产生脉冲，在图8的定时(2)通过存储器阵列选择信号71产生脉冲，在图8的定时(3)通过存储器阵列选择信号72产生脉冲。将这些脉冲发送至信号分配电路50、51、52，并将地址系信号以及数据系信号分配到存储器阵列10、20、30。

另一方面，在CPU1～3侧也具有同样的计数电路CKCNT，对激活了存储器激活信号MEN后的时钟SCLK进行计数，由各CPU1～3对存储器芯片1进行存取。即，仅由时钟的计数数量对哪个CPU存取那个阵列进行调停，以此减轻3个CPU1～3的储存器管理处理的负担。

这样，通过时钟SCLK的计数数量，可以由CPU1、CPU2、CPU3对存储器阵列10、20、30进行信号的收发，进一步通过信号分配电路50、51、52，在选择了1个存储器阵列的期间，不对其他的存储器阵列收发信号，进而，由于在各存储器阵列中独立地具有地址系统电路、控制系统电路以及数据系统电路，所以可以分别解读来自CPU1、CPU2、CPU3的指令，例如可以在写入数据输入中读出来自一方的存储器阵列。

另外，在所述第一～第四实施方式中，只对应于2个存储器阵列，但在本实施方式中，即使存在3个以上的存储器阵列以及信息处理装置，也可以对应。

在图7的例子中，例示了存储器阵列为3个的情况，当然即使是3个以上也可以对应。

如上所述，根据本实施方式，可以选择3个以上的存储器阵列，这对于更复杂的存储器系统是有用的。

(第六实施方式)

图9是表示本发明的第六实施方式所涉及的半导体存储装置的图，图10是表示其动作的时序图。

图9所示的半导体存储装置大部分与所述第五实施方式的图7类似，仅对不同的部分进行说明。

在本实施方式中，在存储器芯片1中设有时钟倍频电路NCLK54。时钟SCLK不直接输入计数电路53，一旦输入到时钟倍频电路NCLK54，使时钟SCLK的频率倍频。将其倍频时钟55发送到计数电路CKCNT53。在输入了存储器激活信号MEN之后，用计数电路CKCNT53对倍频时钟55进行计数、而产生存储器阵列选择信号70、71、72的动作与所述第五实施方式相同。

在本实施方式中，不仅在存储器芯片1内，在CPU1～3内也配备计数电路CKCNT以及时钟倍频电路NCLK。

图10的时序图与所述第五实施方式的图8大致相同，不同的是：产生倍频时钟55，由此产生存储器阵列选择信号70～72。向第一～第三存储器阵列的信号分配的定时，如图10所示。另外，图10的例子例示了将时钟SCLK增加2倍的情况，本发明并非限定于将时钟倍频增加2倍。

根据本实施方式，与所述第五实施方式相比，由于将时钟SCLK倍频而输入，所以可以频繁地进行信息处理装置和存储器阵列之间的收发。

如上所述，根据本实施方式，可以选择3个以上的存储器阵列，并且可以比所述第五实施方式更频繁地进行存储器存取，这对于更复杂的存储器系统是有用的。

(第七实施方式)

图11是表示本发明的第七实施方式所涉及的半导体存储装置的框图。

图11所示的半导体存储装置大部分与所述第五以及第六实施方式的图7以及图9类似，仅对不同的部分进行说明。

在本实施方式中，仅在存储器阵列1中设有时钟倍频电路54，另一方面，在CPU1～3中仅具备计数电路，而不需要时钟倍频电路。

在存储器芯片1内，时钟SCLK倍输入到时钟倍频电路54，时钟SCLK的频率被倍频。将其倍频时钟55发送到计数电路53。同时，经由输出缓冲器OBUF73、倍频时钟端子74输出到存储器芯片1外部，该倍频时钟NSCLK被发送至CPU1～3。

存储器芯片1侧的动作进行图10的时序图所示的动作。另一方面，在CPU1～3侧，由于从存储器芯片1输入倍频时钟NSCLK，所以用各CPU中内置的计数电路CKCNT对倍频时钟NSCLK进行计数，向存储器阵列1～3发送。

在输入了存储器激活信号MEN之后，用计数电路53对倍频时钟55进行计数、产生存储器阵列选择信号70、71、72的动作与所述第五实施方式同样。

根据本实施方式，与所述第五实施方式相比，由于将时钟SCLK倍频而输入，所以可以频繁地进行信息处理装置和存储器阵列之间的收发。另外，与所述第六实施方式相比，由于在CPU侧不需要时钟倍频电路，所以能以小面积实现存储器芯片1的外部的信息处理装置。

如上所述，根据本实施方式，可以选择3个以上的存储器阵列，并且可以比所述第五实施方式更频繁地进行存储器存取，另外，与所述第六实施方式相比，对信息处理装置可以进一步减轻存储器存取用的附加电路的负担，这对于更复杂的存储器系统是有用的。

(第八实施方式)

图12是表示本发明的第八实施方式所涉及的半导体存储装置的框图，图13是表示其动作的时序图。

图12所示的半导体存储装置大部分与所述第五实施方式的图7类似，仅对不同的部分进行说明。

在本实施方式中，不同之处在于删除了由CPU1产生的存储器激活信号MEN。存储器激活信号MEN在存储器芯片1中、CPU1～3中都不需要。在输入了时钟SCLK的时刻，通过计数电路CKCNT53开始计数，产生存储器阵列选择信号70～72。

图13的时序图也同所述第五实施方式的图8大致一样，不同的是删除了存储器激活信号MEN。如前所述，在输入了时钟SCLK的时刻通过计数电路CKCNT53开始计数，由此产生存储器阵列选择信号70～72。向第一～第三存储器阵列10～30的信号分配的定时如图10所示。另外，图10的例子示出了将时钟增加2倍的情况，但时钟倍频不限定于2倍。

根据本实施方式，与所述第五实施方式相比，由于不需要存储器激活信号MEN，所以可以减少存储器芯片1的管脚数。

另外，此处虽然没有图示，但本实施方式也可以适用于所述第六实施方式以及第七实施方式。

如上所述，根据本实施方式，由于不需要存储器激活信号MEN，所以与第五、第六以及第七实施方式相比，可以减少管脚数。

(第九实施方式)

图14是表示本发明的第九实施方式所涉及的半导体存储装置的框图，图15是表示其动作的时序图。

图14所示的半导体存储装置大部分与所述第五实施方式的图7类似，仅对不同的部分进行说明。

在本实施方式中，不同之处在于，在存储器芯片1中具备状态设定电路REG75。地址端子40、控制端子41以及数据端子42经由输入输出缓存器部44～46与状态设定电路REG75连接，来自该状态设定电路REG75的状态信号76被输出到计数电路CKCNT53。该状态设定电路REG75的功能是确定由计数电路CKCNT53得到的计数数量和存储器阵列选择信号70～72的关系。

具体而言，从存储器芯片外部将地址信号、控制信号以及数据信号供给到存储器芯片1内，用状态设定电路REG75改变存储器阵列选择的方法。利用图15的时序图对其进行说明。在图15(a)中，按照如下方式进行控制：当计数结果为“0”时，将信号分配到第一存储器阵列10，当计数结果为“1”时，将信号分配到第二存储器阵列20，当计数结果为“2”时，将信号分配到第三存储器阵列30。另一方面，在该图(b)中，按照如下方式进行控制：当计数结果为“0”时，将信号分配到第三存储器阵列30，当计数结果为“1”时，将信号分配到第一存储器阵列10，当计数结果为“2”时，将信号分配到第二存储器阵列20。在状态设定电路75中，通过改变计数电路CKCNT的控制，可以进行所述控制。

另外，此处虽然没有图示，但本实施方式也可以适用于所述第六实施方式、第七实施方式以及第八实施方式。

根据本实施方式，与第五、第六、第七以及第八实施方式相比，通过从外部将地址信号、控制信号以及数据信号施加给状态设定电路75，可以改变计数电路CKCNT53和存储器阵列选择信号70～72的关系，所以可以改变来自存储器阵列10～30的存取顺序，通过动作模式可以以所希望的顺序存取存储器阵列。

(第十实施方式)

图16是表示本发明的第十实施方式所涉及的半导体存储装置的框图。

图16所示的半导体存储装置大部分与所述第一实施方式的图1类似，仅对不同的部分进行说明。

在本实施方式中，不同之处在于，作为存储器阵列选择信号ASEL采用从CPU1产生的存储器激活信号MEN1。该信号不仅供给到存储器芯片1，而且也供给到CPU2。

在本实施方式中，根据存储器激活信号MEN状态控制信号分配电路50～52。例如，当MEN＝“H”(或“L”)时将信号发送到第一存储器阵列10，当MEN＝“L”(或“H”)时将信号发送到第二存储器阵列20，若这样的话则可以在CPU1、2和第一以及第二存储器阵列10、20之间进行信号的收发。另外，在由CPU1激活存储器激活信号MEN的期间，不从CPU2存取存储器阵列。通过存储器激活信号MEN，兼顾存储器阵列的分配和CPU1、2之间的调停。

另外，在所述的例子中，用MEN的“H”或“L”进行了存储器阵列的选择，但如所述第三以及第四实施方式那样，在上升沿(下降沿)定时取入信号也可以。

如所述第三～第九实施方式那样，在由时钟进行存储器阵列选择的情况，虽然只在时钟的周期的期间可以进行存储器存取，但如本实施方式那样，若不使用时钟进行存储器阵列选择，则能以任意的所希望的期间存取存储器阵列。在对一方的存储器不需要存取的期间可以对其他的存储器集中地进行存取，从而可以高效率地使用存储器。

如上所述，根据本实施方式，由于可以不像所述第三～第九实施方式那样使存储器阵列选择的期间为由时钟的周期确定的期间，而使其为任意的期间，所以可以高效地使用存储器。

(第十一实施方式)

图17是表示本发明的第十一实施方式所涉及的半导体存储装置的框图。

图17所示的半导体存储装置大部分与所述第十实施方式的图16类似，仅对不同的部分进行说明。

在所述第十实施方式中，是存储器阵列为2个的情况，但在本实施方式中，是存储器阵列为3个的情况。在由CPU1～3生成存储器激活信号MEN1～3，并将其输入到存储器芯片1的3个端子43后，分别经由3个输入缓冲器47，将它们输入到信号分配电路50～52，并将信号分配给第一～第三存储器阵列10～30。与所述第十实施方式同样，只要在存储器激活信号MEN1～3的“H”期间(或“L”期间)或上升沿(或下降沿)定时分配信号即可。

另一方面，由于存储器激活信号MEN1～3为2个以上，所以在本实施方式中，在CPU1～3间需要调停。由CPU2、3对CPU1发送存储器存取请求信号MREQ2、3。在CPU1侧，判断哪个CPU对存储器芯片1进行存取，而对CPU2、3发送存储器繁忙信号MBSY2、3。在激活储器繁忙信号MBSY2的情况，CPU2对存储器芯片1不进行存取，在激活储器繁忙信号MBSY3的情况，CPU3对存储器芯片1不进行存取。在本实施方式中，CPU1优先存取存储器芯片1。即使在CPU2或CPU3存取存储器中，中断CPU1来存取存储器芯片1的情况，可以将储器繁忙信号MBSY2或MBSY3从CPU1发送给CPU2、3，结束存储器存取，能实现来自CPU1的中断存取。

如上所述，如所述第三～第九实施方式那样用时钟进行存储器阵列选择的情况，只在时钟的周期的期间可以进行存储器存取，但如本实施方式那样，若不使用时钟进行存储器阵列选择，则可以在任意的所希望的期间存取存储器。在对一方的存储器不需要存取的期间可以对其他的存储器集中地进行存取，从而可以高效率地使用存储器。

另外，根据本实施方式，由于可以不像所述第三～第九实施方式那样使存储器阵列选择的期间为由时钟的周期确定的期间，而使其为任意的期间，所以可以高效地使用存储器。而且，在所述第十实施方式中可以只选择2个的存储器阵列，但在本实施方式中可以选择2个以上，这对于具有多个存储器阵列以及信息处理装置的存储器系统是有用的。

(第十二实施方式)

图18是表示本发明的第十二实施方式所涉及的半导体存储装置的框图，图19是表示其动作的时序图。

在所述第十、十一实施方式中，在芯片外部共用从CPU1、2发送的地址、控制信号等时，需要考虑各自的“H”输出和“L”输出不冲突。另外，即使在数据端子42，当有从输出至输入的切换时，有产生CUP1“H”输出(或“L”输出)、存储器芯片1“L”输出(或“H”输出)的状态的可能性，此时，也有在存储器芯片1和CPU之间流过贯通电流而产生错误动作的可能性。本实施方式正是应对这样的问题。

图18所示的半导体存储装置大部分与所述第十实施方式的图16类似，仅对不同的部分进行说明。

在本实施方式中，不同之处在于，在存储器芯片1内具备定时器电路TM77，其输出经由输出缓冲器79以及端子80，以存储器阵列切换信号MSW的形式输出到外部。该存储器阵列切换信号MSW被供给到CPU1、2。

使用图19说明动作。定时器电路77以一定周期产生一定宽度的脉冲信号。该脉冲信号作为存储器阵列切换信号MSW被供给到CPU1、2。在CPU1中，当该存储器阵列切换信号MSW为“H”时，使存储器激活信号MEN1的状态变换。在存储器阵列切换信号MSW为“H”的切换期间，CPU1、2的向存储器芯片1的输出信号共同为“H”或“L”，相互的输出不冲突。在存储器激活信号MEN1为“H”时，选择第一存储器阵列10，将来自CPU1的信号发送至存储器芯片1(期间(1))，另一方面，在存储器激活信号MEN1为“L”时，选择第二存储器阵列20，将来自CPU2的信号发送至存储器芯片1(期间(2))。从CPU1向存储器芯片1输出的输出信号在所述期间(1)为所希望的电平，在所述期间(2)为高阻抗状态。从CPU2向存储器芯片1输出的输出信号在期间(1)为高阻抗状态，在所述期间(2)为所希望的电平。其结果，如图19所示，在期间(1)将“L”的脉冲施加给存储器芯片1的控制端子41，在期间(2)将“L”的脉冲施加给存储器芯片1的控制端子41，从而来自CPU1、2的输出的冲突消失。

如上所述，根据本实施方式，具有如下的效果，即：可以防止在存储器阵列切换时来自各信息处理装置的输出信号的冲突导致的电源贯通电流等的错误动作。

(第十三实施方式)

图20是表示本发明的第十三实施方式所涉及的半导体存储装置的框图。

图20所示的半导体存储装置大部分与所述第一实施方式的图1类似，仅对不同的部分进行说明。

如在所述第一实施方式中所说明的那样，在本发明中，在存储器芯片1内构成多个存储器阵列10、20，在各自的存储器阵列10、20中独立地具有地址系统电路13、23、控制系统电路14、24、以及数据系统电路15、25，从而可以分别在存储器阵列中进行独立的动作。根据这样的结构，如图1所示，需要按照存储器阵列数量的系统具有地址系统布线60、61、控制系统布线63、64以及数据系统布线66、67(图1的例子中的双系统)，其结果，导致芯片布局的增大。因此，本实施方式的特征是，在各存储器阵列10、20、30的附近配置信号分配电路50、51、52。

如图20所示，在芯片外部接口的输入输出缓存器部44、45、46的附近不配置信号分配电路50、51、52，而在靠近第一、第二存储器阵列的各个阵列的位置配置。图20的情况，虽然信号分配电路MUX的个数与图1相比为2倍，但此等的信号分配电路中分散配置将信号分配给多个存储器阵列的电路构成要素(例如图3的触发器53)，所以50、51、52的构成要素的合计个数相同。若进行图20那样的信号分配电路的配置，由于在存储器芯片1内不需要引绕双系统所需的地址系统布线60、61、控制系统布线63、64以及数据系统布线66、67等布线，所以削减宽幅的布局。

如以上所述，根据本实施方式，由于在各存储器阵列的附近配置信号分配电路，所以可以缩短信号分配后的数据布线、地址布线以及控制信号布线，可以削减布线布局区域，可以缩小芯片面积，这对于使用大规模存储器的系统是有用的。

(第十四实施方式)

图23是表示本发明的第十四实施方式所涉及的半导体存储装置的框图。由于图23所示的半导体存储装置大部分与所述第一实施方式的图1类似，故仅对不同的部分进行说明。

如在所述第一实施方式中说明的那样，在本发明中，在存储器芯片1内构成多个存储器阵列10、20，在各自的存储器阵列10、20中独立地具有地址系统电路13、23、控制系统电路14、24、以及数据系统电路15、25，且通过由存储器芯片1的外部输入的存储器阵列选择信号ASEL所控制的信号分配电路50、51、52，从而可以分别在存储器阵列10、20中进行独立的动作。

本实施方式的特征是，不依靠存储器阵列选择信号ASEL来实施阵列选择。在使用存储器的系统中，存在从多个存储器阵列中预先确定被设为第一优先的存储器。此时，不需要从外部选择控制存储器阵列。在本实施方式中，在存储器芯片1内设有阵列选择控制电路ARCTRL。在使用存储器芯片1时，通过从外部将地址、数据以及控制线输入到阵列选择控制电路ARCTRL78，来指定第一优先的阵列。通过来自外部的地址、数据以及控制线的组合，通过阵列选择控制电路ARCTRL78生成选择第一优先阵列的信号，并将该信号发送到信号分配电路50、51、52。在存取被优先指定了的阵列时，即使对其他阵列指定存取，也不受理地址、数据以及控制信号。相反，在没有存取被优先指定了的阵列时，可以向其他阵列进行存取。

这里，所谓存取是指，对于所希望的存储器阵列，将对应的地址、数据以及控制信号输入到存储器芯片1的情况。

作为阵列选择的具体例子，例如在通过阵列选择控制电路ARCTRL78接收了向被优先指定了的存储器阵列的信号的情况下，基于由阵列选择控制电路ARCTRL78预先设定了的优先指定而生成信号分配用的信号，并将其发送到信号分配电路50、51、52即可。

另外，虽然没有图示，但在对第一优先的存储器阵列进行了存取的情况，也可以输出繁忙信号，以使不存取其他的阵列。

如以上所述，根据本实施方式，由于不像其他的实施方式那样从外部使用阵列选择信号，所以可以减少管脚数。另外，在系统侧不进行阵列选择的调停的状态下也能使用不同的阵列。即，不生成阵列选择信号就可以实施存储器阵列选择，可以减轻系统整体的控制的负担。

(第十五实施方式)

以上，关于本发明，叙述了在芯片内设置多个阵列并选择性地从外部进行利用的结构以及方法。到此为止说明了实施方式，采用的结构是通过从外部将阵列选择信号以及时钟施加给存储器装置来选择存储器装置内部的阵列，始终以存取多个阵列的情况为前提。但是，在实际使用上，存在想优先利用一方的阵列的情况。例如，也存在当接通电源时需要将一方的阵列的系统启动用的程序传送到其他的缓冲器装置的情况。此时，如以上所述那样交替地存取多个阵列，这导致传送效率降低，从而系统的效率降低。即，在系统的动作上也需要仅选择1个阵列的情况。本实施方式正是鉴于此而做出的。

图24是表示本发明的第十五实施方式所涉及的半导体存储装置的信号分配电路的图。图25是表示使用本发明的第十五实施方式所涉及的信号分配电路时的动作时序的图。

在本实施方式中，表示作为存储器阵列选择信号ASEL采用周期信号即时钟的情况。在图24中，控制信号NEW被输入到信号分配电路51，地址信号An被输入到信号分配电路50。在图24的例子中，信号分配电路50、51的存储器阵列选择信号是时钟CLK。信号分配电路50、51的内部通过2个锁存器79和反相器54构成。如图24所示，想第二存储器阵列侧发送一侧的锁存器79的时钟CLK经由反相器54被输入到该锁存器79。即，信号分配电路50、51在时钟CLK的H期间一起将信号发送到第一存储器阵列侧，在L期间将信号发送到第二存储器阵列侧。

图25表示其动作的时序图。表示2个控制信号NEW、NOE、地址An的动作。由图25可判断，在时钟CLK的H期间取入控制端子41以及地址端子40的状态，将信号发送到第一存储器阵列10。另一方面，在时钟CLK的L期间取入控制端子41以及地址端子40的状态，将信号发送到第二存储器阵列20。在图25的例子中，在定时(1)第一存储器阵列10的控制线63的控制信号NWE1变换成“L”，并且地址线60的地址An-1变换，保持至下一个H期间。在定时(2)第二存储器阵列20的控制线64的控制信号NOE2变换成“L”，并且地址线61的地址Ap-2变换，保持至下一个L期间。这样，分别对第一以及第二存储器阵列10、20独立地输入控制信号以及地址信号，可以各自独立地进行动作。

另外，虽然没有图示，对于数据端子也同样进行数据的输入输出。

在本实施方式中，时钟CLK不仅输入到存储器，还输入到图1所示的CPU1以及CPU2。CPU1以及CPU2同步于时钟CLK的H期间、L期间，对存储器收发信号即可，不需要在CPU1以及CPU2之间调停向存储器的存取。

接着，在定时(3)，时钟CLK停止周期动作，并固定为H电平。这里，虽未图示，在系统侧时钟CLK的输出端设置逻辑电路并输入了时钟停止信号的情况，只要将时钟CLK的输出固定为H或L电平，就可以实现上述的时钟动作。在本实施方式中，在时钟CLK为H的期间选择存储器阵列10。即，控制端子以及地址端子的信号全部被发送到存储器阵列10。另一方面，在从外部完全不存取存储器阵列20时保持前面的状态。这样，通过将信号分配电路由触发器变更为锁存器电路，并将时钟固定在H或L，从而可以仅选择1个阵列。

如以上所述，根据第十五实施方式，虽然在所述第三以及第四实施方式中可以仅选择一方的阵列，但通过将时钟的电平固定为H或L的任意一个，从而可以仅进行向单侧的阵列的存取。

另外，由于在时钟H期间和L期间选择其他的存储器阵列，所以可以不需要多个信息处理装置间的总线调停。由此，对于在多个信息处理装置中使用存储器的系统是有用的。

(第十六实施方式)

在将存储器应用于各种系统中时，所需要的存储器容量是多样的。本发明的结构是在芯片内部配备了多个存储器阵列，但若存储器容量是固定的，则会产生通过系统使存储器的使用效率变差的情况。本实施方式是鉴于该问题而做出的。

图26是表示本发明的第十六实施方式所涉及的半导体存储装置的框图。图26所示的半导体存储装置大部分与所述第十三实施方式的图20类似，所以仅对不同的部分进行说明。

在图20中，虽然例示出了2个存储器阵列的例子，但在本实施方式中，如图26所示，从第一存储器阵列10至第n存储器阵列80为止设有n个存储器阵列。同样，也设置了n个行译码器块11、21、31、81以及n个列译码器块12、22、32、82。与此对应，还分别设置了n个地址系统电路13、23、33、82、控制系统电路14、24、34、84、数据系统电路15、25、35、85以及信号分配电路50、51、52。

而且，在本实施方式中，新设置有存储器容量设定电路CAPSET90。确定如何组合n个存储器阵列、即同时选择几个存储器阵列，在该同时选择的个数中确定内部的存储器阵列的容量。在使用存储器芯片1时，通过从外部将地址、数据以及控制线输入到存储器容量设定电路CAPSET90中，来确定存储器芯片1内的存储器阵列的容量。通过来自外部的地址、数据以及控制线的组合，由存储器容量设定电路CAPSET90生成对在存储器芯片1内被分割的多个存储器阵列进行选择的n个存储器容量设定信号91，并将其发送到信号分配电路50、51、52。例如，若将被分割成128个的存储器阵列的1个的容量设为2Mb(芯片总计256Mb)，则在128个存储器容量设定信号91中例如1个为H电平、其余的为L电平的情况，本存储器芯片1由2Mb的存储器阵列和254Mb的存储器阵列构成。

如以上所述，根据本实施方式，可以设定多个存储器阵列的容量。通过对应于各种设置来区分芯片内部的区域，从而可以没有浪费地使用存储器。

(第十七实施方式)

图27是表示本发明的第十七实施方式所涉及的半导体存储装置的框图。

图27所示的半导体存储装置大部分与所述第十六实施方式的图26类似，仅对不同的部分进行说明。

在所述第十六实施方式中，在存储器芯片1内构成n个存储器阵列，从存储器容量设定电路90将n个存储器容量设定信号发送至各个存储器阵列的信号分配电路50、51、52，并设定了所希望的存储器容量。在这样的结构中，如图26所示，重新需要n个布线区域，从而导致芯片布局面积的增大。此处，本实施方式的特征是，将存储器容量设定电路分割，将n个存储器容量设定电路92、93、94、95设置在各存储器阵列10、20、30、80的信号分配电路50、51、52的附近。

如第十六实施方式那样，在n个存储器容量设定电路92、93、94、95中输入地址信号、数据信号以及控制信号，通过该输入的组合，来设定规定的存储器容量。

如图27所示，不将存储器容量设定电路92、93、94、95设置在芯片外部接口的输入输出缓冲器44、45、46的附近，而是设置在靠近存储器阵列的各信号分配电路50、51、52的位置。若进行图27所示的信号分配电路的配置，由于在存储器芯片1内不需要引绕n个存储器容量设定信号101、102、103、104的布线，所以可以削减宽幅的布局。

如以上所述，根据本实施方式，由于将存储器容量设定电路分割并配置在各存储器阵列的信号分配电路的附近，所以可以削减存储器容量设定信号的引绕根数，其结果，可以削减布线布局区域，可以缩小芯片面积，所以对于使用大规模存储器的系统是有用的。

(工业上的可利用性)

如以上所述，本发明，即使在多个CPU中使用多个存储器的系统中将多个存储器单元配置于1个芯片中来集成存储器的情况下，也可以对每个存储器阵列进行独立的动作，且不需要CPU间的总线调停，所以作为各种电子设备的存储器是有用的。

Claims (26)

1.一种半导体存储装置，是在多个信息处理装置之间收发数据信号、地址信号以及控制信号的一个芯片的半导体存储装置，

在所述一个芯片内配置多个将非易失性的存储器单元多个排列而构成的存储器阵列；

具有独立地设置于所述多个存储器阵列每一个中的多组数据端子、地址端子和控制端子以及数据系统电路、地址系统电路和控制系统电路；

具有在所述多个存储器阵列间共有、且作为与所述芯片外部之间的接口的输入输出缓存器部的1组数据端子、地址端子和控制端子；

具备多个信号选择电路，其配置在所述1组数据端子、地址端子和控制端子，与所述多组数据端子、地址端子和控制端子以及数据系统电路、地址系统电路和控制系统电路之间；

选择所述多个存储器阵列中的任意一个的1个或多个阵列选择信号，经由所述输入输出缓存器部被输入到所述多个信号选择电路；

将来自所述1组数据端子、地址端子和控制端子的信号，经由所述多个信号分配电路，分配给所述多个存储器阵列中的任意一个。

2.根据权利要求1所述的半导体存储装置，其特征在于，

将所述多组的数据信号、地址信号和控制信号分时地输入或输出到所述输入输出缓存器部的数据端子、地址端子和控制端子。

3.根据权利要求1所述的半导体存储装置，其特征在于，

输入到所述多个信息处理装置中的时钟作为所述阵列选择信号被输入到所述多个信号分配电路中；

所述多个信号分配电路，按照如下方式分配信号：

在所述时钟的上升沿或下降沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号以及控制信号供给到所述多个存储器阵列中之一的第一存储器阵列，

在所述时钟的下降沿或上升沿时刻，供给到其他的存储器阵列的第二存储器阵列，

在所述时钟之后的上升沿或下降沿时刻从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，在所述时钟之后的下降沿或上升沿时刻从所述输入输出缓存器部输出来自所述第二存储器阵列的数据。

4.根据权利要求1所述的半导体存储装置，其特征在于，

输入到所述多个信息处理装置的时钟作为所述阵列选择信号被输入到所述多个信号分配电路；

所述多个信号分配电路，按照如下方式分配信号：

在所述时钟的上升沿或下降沿时刻，将输入到所述输入输出缓存器部的数据输入信号和地址信号供给到所述多个存储器阵列中之一的第一存储器阵列，并且将输入到所述输入输出缓存器部的控制信号供给到其他的存储器阵列的第二存储器阵列，

在所述时钟的下降沿或上升沿时刻，将输入到所述输入输出缓存器部的数据输入信号和地址信号供给到所述第二存储器阵列，并且将输入到所述输入输出缓存器部的控制信号供给到第一存储器阵列，

在所述时钟之后的上升沿或下降沿时刻从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，在所述时钟之后的下降沿或上升沿时刻从所述输入输出缓存器部输出来自所述第二存储器阵列的数据。

5.根据权利要求1所述的半导体存储装置，其特征在于，

输入时钟以及存储器激活信号，该时钟是被输入到所述多个信息处理装置的时钟，该存储器激活信号是从所述多个信息处理装置的任意一个输出的存储器激活信号；

在所述一个芯片内具备由所述存储器激活信号和所述时钟控制的计数电路；

所述计数电路对输入所述存储器激活信号后的所述时钟数进行计数，根据其计数数量生成多种所述存储器阵列选择信号，并将其发送至所述多个信号分配电路；

由所述多种存储器阵列选择信号来控制所述多个信号分配电路。

6.一种收发系统，

包括所述权利要求5所述的半导体存储装置和与所述半导体存储装置连接的多个信息处理装置；

所述各信息处理装置具有计数电路；

所述计数电路输入所述存储器激活信号，对该输入后的所述时钟数进行计数；

所述多个信号分配电路，按照如下方式分配信号：

基于所述计数电路对时钟数的计数结果，以所述时钟的第规定个周期，在所述多个信息处理装置中的仅任意一个和所述半导体存储装置之间进行信号的收发，

在所述时钟之后的周期在其他的信息处理装置和所述半导体存储装置之间进行信号的收发。

7.根据权利要求1所述的半导体存储装置，其特征在于，

输入时钟以及存储器激活信号，该时钟是被输入到所述多个信息处理装置的时钟，该存储器激活信号是从所述多个信息处理装置的任意一个输出的存储器激活信号；

在所述一个芯片内具备将所述时钟的频率倍频的时钟倍频电路、和被所述存储器激活信号以及所述时钟倍频电路的倍频时钟控制的计数电路；

所述计数电路对所述存储器激活信号输入后的所述倍频时钟数进行计数，根据其计数数量生成多种所述存储器阵列选择信号，并将其发送至所述多个信号分配电路；

由所述多种存储器阵列选择信号来控制所述多个信号分配电路。

8.一种收发系统，

包括权利要求7所述的半导体存储装置和与所述半导体存储装置连接的多个信息处理装置；

所述各信息处理装置具有时钟倍频电路和计数电路；

所述时钟倍频电路将所述输入的时钟数增倍；

所述计数电路输入所述存储器激活信号，对该输入后的所述时钟倍频电路的倍频时钟数进行计数；

所述多个信号分配电路，按照如下方式分配信号：

基于所述计数电路对倍频时钟数的计数结果，在所述倍频时钟的第规定个周期，在所述多个信息处理装置中的仅任意一个和所述半导体存储装置之间进行信号的收发，

在所述倍频时钟之后的周期在其他的信息处理装置和所述半导体存储装置之间进行信号的收发。

9.一种收发系统，

包括权利要求1所述的半导体存储装置和与所述半导体存储装置连接的多个信息处理装置；

所述半导体存储装置接收所述时钟；

从所述多个信息处理装置中第一信息处理装置向所述半导体存储装置和其他的信息处理装置发送存储器激活信号；

所述半导体存储装置，具有将所述时钟的频率倍频的时钟倍频电路和收到所述存储器激活信号以及所述时钟倍频电路的倍频时钟的计数电路；

所述时钟倍频电路的倍频时钟被发送到所述多个信息处理装置；

所述半导体存储装置的计数电路对所述存储器激活信号输入后的所述倍频时钟数进行计数，根据其计数数量生成多种所述存储器阵列选择信号，并将其发送至所述多个信号分配电路；

由所述多种存储器阵列选择信号来控制所述多个信号分配电路，在所述半导体存储装置和所述多个信息处理装置之间进行信号的收发。

10.根据权利要求9所述的收发系统，其特征在于，

所述多个信息处理装置具有计数电路；

所述计数电路收到来自所述半导体存储装置的所述时钟倍频电路的倍频时钟，对所述存储器激活信号输入后的倍频时钟数进行计数；

所述半导体存储装置的多个信号分配电路，按照如下方式分配信号：

基于所述计数电路对时钟数的计数结果，在所述倍频时钟的第规定个周期，在所述多个信息处理装置中的仅任意一个和所述半导体存储装置之间进行信号的收发，

在所述倍频时钟之后的周期在其他的信息处理装置和所述半导体存储装置之间进行信号的收发。

11.根据权利要求5、7和9中任一项所述的半导体存储装置或收发系统，其特征在于，

所述计数电路，不接收所述存储器激活信号，而对所述时钟或倍频时钟数进行计数，根据其计数数量生成多种所述存储器阵列选择信号，并将其发送至所述多个信号分配电路；

由所述多种存储器阵列选择信号来控制所述多个信号分配电路。

12.根据权利要求5、7和9中任一项所述的半导体存储装置或收发系统，其特征在于，

所述计数电路，不接收所述存储器激活信号，而对所述时钟数或倍频时钟数进行计数；

所述多个信号分配电路，按照如下方式分配信号：

基于所述计数电路对时钟数的计数结果，在所述倍频时钟的第规定个周期，在所述多个信息处理装置中的仅任意一个和所述半导体存储装置之间进行信号的收发，

在所述倍频时钟之后的周期在其他的信息处理装置和所述半导体存储装置之间进行信号的收发。

13.根据权利要求5、7、9和11中任一项所述的半导体存储装置或收发系统，其特征在于，

包括状态设定电路，其输入来自所述输入输出缓存器部的数据端子、地址端子和控制端子的信号群，并根据这些信号群，改变所述计数电路的计数数量和所述存储器阵列选择信号生成之间的关系；

所述状态设定电路的输出被施加给所述计数电路。

14.根据权利要求13所述的半导体存储装置或收发系统，其特征在于，

将控制信号从多个信息处理装置中任意一个信息处理装置经由所述数据端子、地址端子和控制端子发送至所述状态设定电路，并根据所述控制信号变更所述状态设定电路的内容。

15.根据权利要求1所述的半导体存储装置，其特征在于，

从所述多个信息处理装置中的1个信息处理装置将存储器激活信号发送至自身半导体存储装置和所述多个信息处理装置的其他信息处理装置；

所述多个信号分配电路，

基于所述存储器激活信号，进行所述多个信息处理装置和多个存储器阵列之间的信号的收发，

在所述存储器激活信号的“H”或“L”期间，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到1个存储器阵列，另一方面，

在所述存储器激活信号的“L”或“H”期间，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到其他1个存储器阵列，

在所述存储器激活信号之后的“H”或“L”期间，从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，另一方面，

在所述存储器激活信号之后的“L”或“H”期间，从所述输入输出缓存器部输出来自所述其他存储器阵列的数据。

16.根据权利要求15所述的半导体存储装置，其特征在于，

所述多个信号分配电路，

在所述存储器激活信号的上升沿或下降沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到1个存储器阵列，

另一方面，在所述存储器激活信号的下降沿或上升沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到其他存储器阵列，

由所述2个存储器阵列保持被输入到所述输入输出缓存器部的各信号，直至变换至所述存储器激活信号的下一个上升沿或下降沿为止，另一方面，

在所述存储器激活信号的上升沿或下降沿时刻，从所述输入输出缓存器部输出来自所述1个存储器阵列的数据，

在所述存储器激活信号的下降沿或上升沿时刻，从所述输入输出缓存器部输出来自所述其他存储器阵列的数据。

17.根据权利要求15所述的半导体存储装置，其特征在于，

在将所述1个信息处理装置发送的存储器激活信号激活的期间，不从其他信息处理装置对自身半导体存储装置收发信号。

18.根据权利要求1所述的半导体存储装置，其特征在于，

从所述多个信息处理装置分别将各个存储器激活信号发送至自身半导体存储装置；

所述多个信号分配电路，

分别通过所述多个存储器激活信号被控制，

在所述多个存储器激活信号中的1个存储器激活信号的“H”或“L”期间，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到1个存储器阵列，

从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，

另一方面，在所述多个存储器激活信号中其他存储器激活信号的“H”或“L”期间，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到其他存储器阵列，

从所述输入输出缓存器部输出来自所述其他存储器阵列的数据。

19.根据权利要求18所述的半导体存储装置，其特征在于，

从所述多个信息处理装置分别将各个存储器激活信号发送至自身半导体存储装置；

所述多个信号分配电路，

分别通过所述多个存储器激活信号被控制，

在所述多个存储器激活信号中的1个存储器激活信号的下降沿或上升沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到1个存储器阵列，

由所述1个存储器阵列保持被供给到所述1个存储器阵列的所述各信号，直至变换到所述1个存储器激活信号的下一个上升沿或下降沿为止，

从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，

另一方面，在所述多个存储器激活信号中的其他存储器激活信号的下降沿或上升沿时刻，将输入到所述输入输出缓存器部的数据输入信号、地址信号和控制信号供给到其他存储器阵列，

由所述其他存储器阵列保持被供给到所述其他存储器阵列的各信号，直至变换到所述其他存储器激活信号的下一个上升沿或下降沿为止，

从所述输入输出缓存器部输出来自所述其他存储器阵列的数据。

20.一种收发系统，包括所述权利要求18所述的半导体存储装置和所述多个信息处理装置，

对于所述多个信息处理装置中的第一信息处理装置，从其他的信息处理装置分别发送各个存储器存取请求信号；

将存储器繁忙信号从所述第一信息处理装置发送给所述其他的信息处理装置的每一个；

接收来自所述第一信息处理装置的存储器繁忙信号的所述其他信息处理装置不将所述存储器激活信号激活，不进行信号的收发。

21.一种收发系统，包括所述权利要求1所述的半导体存储装置和所述多个信息处理装置，

所述半导体存储装置包括定时器电路；

所述定时器电路，按照每个规定周期生成具有一定期间的脉冲宽度的存储器阵列切换信号，并发送至所述多个信息处理装置；

所述多个信息处理装置，

在所述存储器阵列切换信号MSW激活的期间，使自己产生的存储器激活信号的状态变换，并且将从所述全部的信息处理装置向半导体存储装置输出的输出信号固定为“H”、“L”或高阻抗。

22.根据权利要求1所述的半导体存储装置，其特征在于，

所述多个信号分配电路，不位于所述芯片外部接口的输入输出缓存器部的附近，而位于靠近芯片上的所述多个存储器阵列的每一个的位置。

23.根据权利要求1所述的半导体存储装置，其特征在于，

具有阵列选择控制电路，其生成控制信号，该控制信号用于对来自所述1组数据端子、地址端子和控制端子的信号经由所述多个信号分配电路分配给所述多个存储器阵列的任意一个进行控制；

所述阵列选择控制电路被构成为：在使用半导体存储装置时，预先从所述数据端子、地址端子以及控制端子输入信号，产生用于从所述多个存储器阵列中选择1个存储器阵列的阵列选择信号，并从所述阵列选择控制电路向所述信号分配电路发送所述阵列选择信号；

在从外部存取由所述阵列选择控制电路预先选择了的存储器阵列的情况下，不接收对其他的存储器阵列的存取，仅在不存取所述被预先选择了的存储器阵列的情况下，接收对其他存储器阵列的存取，优先选择1个存储器阵列。

24.根据权利要求1所述的半导体存储装置，其特征在于，

输入到所述多个信息处理装置的时钟作为所述阵列选择信号被输入到所述多个信号分配电路；

所述多个信号分配电路，按照如下的方式分配信号：

在所述时钟的H期间或L期间，保持将输入到所述输入输出缓存器部的数据输入信号、地址信号以及控制信号供给到所述多个存储器阵列中之一的第一存储器阵列，并对另一个其他的存储器阵列的第二存储器阵列供给前次输入的信号的状态，

在所述时钟的L期间或H期间，保持供给到所述第二存储器阵列，并对所述第一存储器阵列供给前次输入的信号的状态，

在所述时钟的H期间或L期间，从所述输入输出缓存器部输出来自所述第一存储器阵列的数据，在所述时钟的L期间或H期间，从所述输入输出缓存器部输出来自所述第二存储器阵列的数据。

25.根据权利要求1所述的半导体存储装置，其特征在于，

具有n个存储器阵列，并对应于所述n个存储器阵列，具备n个地址信号用的信号分配电路、n个数据信号用的信号分配电路、以及n个控制信号用的信号分配电路，其中n为2以上的整数；

还具备存储器容量设定电路；

所述存储器容量设定电路构成为：从所述存储器容量设定电路向所述信号分配电路发送阵列选择信号，使得在使用半导体存储装置时，预先从所述数据端子、地址端子以及控制端子输入信号，基于这些输入信号，由所述n个存储器阵列构成具有所希望的存储器容量的1个或多个存储器阵列，

从所述存储器容量设定电路将n个阵列选择信号发送到所述n个阵列用、数据用以及控制信号用的信号分配电路，选择所希望的存储器容量的存储器阵列。

26.根据权利要求25所述的半导体存储装置，其特征在于，

所述存储器容量设定电路被分为多个；

所述多个存储器容量设定电路，不位于所述芯片外部接口的输入输出缓存器部的附近，而位于靠近芯片上的所述多个存储器阵列的每一个的位置。

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