CN108140301A - 用于异步串行通信的半导体装置和控制器以及异步串行通信方法和异步串行通信系统 - Google Patents

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Abstract

本发明公开异步串行通信系统及异步串行通信方法，本发明的异步串行通信系统包括：半导体装置，具有2个端子，从通过一个端子传输的数据接收工作所需的电压；控制器，用于与具有2个端子的上述半导体装置进行异步串行通信；以及串行通信系统，执行上述半导体装置与上述控制器之间的异步串行通信，以通过一个端子写入和读取数据。

Description

用于异步串行通信的半导体装置和控制器以及异步串行通信 方法和异步串行通信系统
技术领域
本发明涉及异步串行通信，更加详细地，公开用于异步串行通信的半导体装置、为了写入和读取数据而执行异步串行通信的异步串行通信方法及异步串行通信系统。
背景技术
可根据用途，通过适用多种半导体技术来制造出半导体器件。
作为一例，半导体存储器或系统、集成电路等半导体器件通过适用用于满足高性能 和高集成度的半导体技术来制造。在此情况下，半导体器件的制造成本高。
与此相反，半导体技术中存在能够以低廉的价格实现所需芯片的领域。安全芯片、医用一次性传感器、环境传感器、小型精密工业传感器等属于通过能够以低廉的价格实 现的半导体技术来制造的半导体装置。能够以美国授权专利US5398326及US6108751 等方式例示上述半导体技术。
医用一次性传感器或安全芯片等传感器领域的半导体装置在电路方面不要求高性 能、耗电低、尺寸小，且要求简单地与外部系统相接触。
以如上所述的方式被用作传感器的半导体装置其价格竞争力很重要。并且，被用作 传感器的半导体装置需要以简单的结构来构成，并可保证良好的传输速度且具有多种可 操作性。
发明内容
(发明所要解决的问题)
本发明的目的在于，实现具有2个端子的半导体装置，其一个端子共同使用于数据的通信和电源。
本发明的再一目的在于，实现具有整流功能的半导体装置，用于从数据获得电源电 压。
本发明的另一目的在于，实现可通过异步串行通信方式借助一个销来执行数据的写 入和读取的技术。
本发明的还有一目的在于，实现如下技术，即，具有2个销的半导体装置产生用于异步串行通信的基准时钟，并利用基准时钟来写入从外部的控制器提供的数据，通过使 能量损耗和内部电路的大小最小化来向外部的控制器传递从半导体装置的内部生成的数 据信息。
本发明的又一目的在于，实现为了提高利用数据的整流功能的效率而利用短线区间 脉冲来传递数据的控制器、利用短线区间脉冲来对所传递的数据进行正常恢复的半导体 装置以及可改善数据传递过程的错误的异步串行通信技术。
本发明的又一目的在于，实现如下技术，即，执行异步串行通信，并可根据包含 于数据的代码信息来判断读取(Read)模式和写入(Write)模式。
本发明的又一目的在于，实现如下技术，即，利用数据的传输(Baud)时间间隔来生成时间，上述时间用于在写入(Write)模式下判断以异步串行方式输入的数据的高低 状态。
本发明的又一目的在于，实现如下技术，即，在从外部传输的数据包含用于表示读取模式的代码的情况下，生成与传输时间间隔相应的时钟信号，并利用时钟信号来从内 部数据形成部(包括利用互补金属氧化物半导体(CMOS)器件形成的传感器件和存储 器件中的至少一个的器件阵列)感测内部数据，向输出缓冲器传递感测出的数据来与外 部控制器进行数据通信，在读取向外部控制器传递的全部数据之后恢复为写入模式。
本发明的又一目的在于，实现如下技术，即，在读取模式下，以与从外部控制器传递的基准脉冲信号同步的方式生成具有2个端子的半导体装置的输出，并由外部控制器 对具有2个端子的半导体装置的输出进行感测并辨别。
本发明的又一目的在于，实现如下技术，即，当从具有2个端子的半导体装置输出数据时，在半导体装置中，为了减小所需的输出缓冲器的尺寸，交替进行从数据形成部 向输出缓冲器传输数据的工作和从输出缓冲器向外部传输数据的工作。
本发明的又一目的在于，实现如下技术，即，根据模式，在半导体装置的2个端子中被选的一个端子共同使用于数据的通信和电源。
(解决问题所采用的措施)
本发明的半导体装置的特征在于，包括：基板上的第一端子及第二端子；包括二极管和第一电容器的整流电路；以及互补金属氧化物半导体器件，上述第一端子和上述第 二端子中的一个与用于输入输出上述互补金属氧化物半导体器件的数据的接触部相连 接，并与上述整流电路相连接，利用向上述第一电容器充电的电源来进行工作，上述数 据的输入输出使用于在数据转换时间点同步的脉冲信号，以提高供电效率。
优选地，在上述半导体装置中，包括传感器件或存储器件中的至少一个的器件阵列 与感测面相对应，上述半导体装置包括用于处理从上述感测面产生的上述数据的电路。
本发明的半导体装置的特征在于，包括：输入缓冲器，用于识别脉冲信号，上述脉冲信号与通过一个输入输出线从外部提供的实际信号的转换时间点同步；脉冲信号恢复电路，用于使经过识别的上述脉冲信号恢复为上述实际信号；指令解码器，以数据识别 经过恢复的信号；地址提供部，根据上述指令解码器的控制来提供器件阵列的地址；以 及器件阵列，包括用于向上述地址写入上述数据的传感器件或存储器件中的至少一个。
本发明的半导体装置的特征在于，包括：输入缓冲器，用于对通过一个输入输出线从外部提供的脉冲信号进行识别；脉冲信号恢复电路，用于使经过识别的上述脉冲信号 恢复为上述实际信号；指令解码器，对经过恢复的信号的读取模式代码进行识别，并提 供读取指令语言；地址提供部，与读取模式相对应地提供所要读取的地址；器件阵列， 与上述读取指令语言和被指定的上述地址相对应地提供上述数据；模拟数字转换器，用 于使从上述器件阵列输出的模拟信号转换为数字信号；先进先出(FIFO，First In First Out)存储器，用于对从上述模拟数字转换器输出的规定大小(Size)的数据依次进行存 储并输出；以及输出缓冲器，通过上述输入输出线输出上述先进先出存储器的数据。
本发明的控制器的特征在于，包括：电压调节器，用于生成并提供具有2个端子的半导体装置的工作所需的电压；指令解码器，用于提供与外部的传输信号相对应的数据；波特率(Baud Rate)生成器，用于生成由具有上述2个销的上述半导体装置提供的数据 的捕捉时间(Capture Timing)；脉冲信号发生器，向一个输入输出线提供用于以与上上 述捕捉时间相应的方式加载述指令解码器的上述数据的脉冲信号；输出缓冲器，利用上 述电压调节器的电压来通过上述一个输入输出线向上述半导体装置输出上述脉冲信号发 生器的上述脉冲信号；输入缓冲器，通过上述一个输入输出线接收从上述半导体装置输 入的信号；以及转换器，用于使上述输入缓冲器的信号转换为可由外部设备识别的数据 格式。
本发明的异步串行通信方法的特征在于，包括：利用环形振荡器生成在通过异步串 行通信方法传输的第一位和与上述第一位后续的多个数据位中识别上述第一位的脉冲宽 度的振荡信号的步骤；以上述振荡信号的转换时间点为基准来生成捕捉信号的步骤；以及利用上述捕捉信号的上升沿或下降沿中的一个来捕捉上述数据位的步骤。
本发明的异步串行通信系统的特征在于，包括：控制器，具有共享一个输入输出线的第一输出缓冲器及第一输入缓冲器；以及半导体装置，具有共享上述一个输入输出线 的第二输出缓冲器及第二输入缓冲器，包括用于对电源进行充电的电容器以及用于向上 述电容器传递上述输入输出线的数据的二极管，在从上述控制器向上述半导体装置写入 上述数据的情况下，上述第一输出缓冲器保持开启状态，且上述第二输出缓冲器保持关 闭状态，上述数据通过上述二极管向上述电容器传递并向上述第二输入缓冲器传递，在 从上述半导体装置中借助上述控制器读取上述数据的情况下，在开启上述第二输出缓冲 器的时间内，上述第一输出缓冲器被关闭。
本发明的异步串行通信系统的特征在于，包括：控制器，用于控制对于输入输出线的上拉和下拉，对用于控制上述输入输出电压、上述上拉及下拉的基准电压之间进行摆动，向上述输入输出线输出与从外部传输的传输信号的转换时间点相对应的脉冲信号； 以及半导体装置，利用包含上述脉冲信号的上述输入输出线的信号来执行充电和写入模 式。
本发明的控制器的特征在于，包括：脉冲生成部，若输入上述传输信号，则生成与上述传输信号的转换时间点相对应的脉冲；输入输出电压调节器，用于使上述输入输出 线保持预设的输入输出基准电压以上；以及下拉控制部，以与上述脉冲生成部的脉冲信 号相对应的方式执行对于上述输入输出线的下拉，若上述输入输出线的电压达到预设的 基准电压，则停止上述下拉，在停止上述下拉之后，通过上述上拉来恢复上述输入输出 线的电压电平，与上述传输信号相对应地向上述输入输出线输出通过上述上拉和上述下 拉来摆动的上述脉冲信号。
本发明的半导体装置的特征在于，包括：输入缓冲器，与从外部传输的传输信号的转换时间点相对应地通过输入输出线从控制器接收在预设的第一电压及第二电压之间摆动的脉冲信号，通过将上述脉冲信号与预设的比较电压进行比较来提供与脉冲信号和比较电压之差相对应的信号；脉冲发生电路，与上述输入缓冲器的输出相对应地输出具有 同步的转换时间点的脉冲；以及计数型触发器，利用上述脉冲来恢复具有与上述传输信 号相同的相位的数据。
本发明的控制器的特征在于，包括：输入输出电压调节器，以使输入输出线保持输入输出基准电压以上的方式保持上拉；下拉控制部，与读取指令相对应地执行对于上述 输入输出线的上述下拉，若上述输入输出线的下拉信号到达预设的基准电压，则结束上 述下拉；脉冲发生电路，若上述输入输出线的上述下拉信号到达上述基准电压，则生成 具有恒定宽度的启用区间的恒定脉冲；以及第一晶体管，在上述恒定脉冲的上述启用期 间内，通过阻断上述输入输出线与上述输入输出电压调节器之间的连接来使上述输入输 出线浮置，若向被浮置的上述输入输出线传递数据，则通过感测来输出上述数据。
本发明的异步串行通信系统的特征在于，包括：控制器，用于控制对于输入输出线的上拉和下拉，向上述输入输出线输出在用于控制上述上拉的输入输出基准电压和用于控制上述下拉的基准电压之间摆动，且与从外部传输的传输信号或读取指令的转换时间点相对应的脉冲信号，与读取指令相对应地执行上述下拉，若上述输入输出线的下拉信 号到达上述基准电压，则生成第一恒定脉冲并结束上述下拉，在上述第一恒定脉冲的启 用期间内，使上述输入输出线浮置，若向被浮置的上述输入输出线传递数据，则感测上 述数据并进行输出；以及半导体装置，利用上述脉冲信号来执行充电和写入模式，若上 述输入输出线的上述下拉信号到达上述基准电压，则与上述读取指令相对应地生成第二 恒定脉冲，在上述第二恒定脉冲的启用期间内，通过上述输入输出线输出被读取的数据。
本发明的异步串行通信系统另一实施方式的特征在于，上述异步串行通信系统包括：控制器，用于控制对于输入输出线的上拉和下拉，向上述输入输出线输出在用于控 制上述上拉的输入输出基准电压和用于控制上述下拉的基准电压之间摆动，且与从外部 传输的传输信号或读取指令的转换时间点相对应的脉冲信号，与上述读取指令相对应地 执行上述上拉，若上述输入输出线的上述上拉信号到达上述基准电压，则生成第一恒定 脉冲并结束上述上拉，在上述第一恒定脉冲的启用期间内，使上述输入输出线浮置，若 向被浮置的上述输入输出线传递数据，则感测上述数据并进行输出；以及半导体装置， 利用上述脉冲信号来执行充电和写入模式，若上述输入输出线的上述上拉信号到达上述 基准电压，则与上述读取指令相对应地生成第二恒定脉冲，在上述第二恒定脉冲的启用 期间内，通过上述输入输出线输出被读取的数据。
本发明的控制器的特征在于，包括：第一模式开关，以与第一切换模式相对应的方式进行开启；以及第二模式开关，以与第二切换模式相对应的方式进行开启，与上述第 一模式开关的开启相对应地控制输入输出线的上拉和下拉，向上述输入输出线输出在用 于控制上述上拉的第一输入输出基准电压和用于控制上述下拉的第一基准电压之间摆 动，且从外部传输的第一传输信号或与读取指令的转换时间点相对应的第一脉冲信号， 与上述读取指令相对应地执行上述下拉，若上述输入输出线的下拉信号到达上述第一基 准电压，则生成恒定脉冲，在上述恒定脉冲的启用期间内，使上述输入输出线浮置，若 向被浮置的上述输入输出线传递数据，则感测上述数据并进行输出；与上述第二模式开 关的开启相对应地控制对于上述输入输出线的上述上拉和上述下拉，向上述输入输出线 输出在用于控制上述上拉的第二基准电压与用于控制上述下拉的第二输入输出基准电压 之间摆动，且从外部传输的第二传输信号或上述读取指令的转换时间点相对应的第二脉 冲信号，与上述读取指令相对应地执行上述上拉，若上述输入输出线的上述上拉信号到 达上述第二基准电压，则生成上述恒定脉冲，在上述恒定脉冲的启用期间内，使上述输 入输出线浮置，若向被浮置的上述输入输出线传递数据，则感测上述数据并进行输出。
本发明的特征在于，生成用于对通过本发明的异步串行通信方法传输的数据进行识 别的振荡信号的振荡器包括：或非门，在通过异步串行通信方法传输的第一位和后续于上述第一位的多个数据位中，将与上述第一位的开始同时被启用的输入信号作为延迟信号来传递；以及串联的多个延迟电路，上述延迟电路包括：沿着前向线使上述延迟信号 朝向正方向进行的延迟线及第一进行开关；第二进行开关，沿着后向线使上述延迟信号 朝向后方向返回；通过开关，用于从上述前向线向上述后向线传递上述延迟信号；以及 锁存器，借助与上述第一位的脉冲宽度相对应的信号以及以与上述延迟信号相对应地方 式确定置位状态，通过与上述置位状态相对应的多种输出来对上述第一进行开关、第二 进行开关以及上述通过开关的切换进行控制，在上述第一位的开始时间点之后，上述延 迟信号通过一个以上上述延迟电路的上述延迟线和上述第一进行开关朝向正方向进行， 在上述第一位的结束时间点，上述延迟信号通过特定的上述延迟电路的上述通过开关向 上述后向线传递，向上述后向线传递的上述延迟信号通过多个上述延迟电路的上述第二 进行开关返回上述或非门，上述或非门与上述延迟信号的返回相对应地使信号颠倒并生 成振荡信号。
(发明的效果)
本发明可实现具有2个端子的半导体装置，半导体装置可将一个端子共享于数据的 通信电源用。因此，半导体装置可执行异步串行通信。即，半导体装置可利用共享的一个端子来写入和读取数据。
并且，上述半导体装置可具有用于从数据获得电源电压的整流功能。
并且，在本发明中，具有2个端子的半导体装置可产生用于异步串行通信的基准时钟，因而可利用基准时钟来写入数据。
并且，本发明可通过使能量损耗和内部电路的大小最小化来稳定地向外部控制器传 递从半导体装置的内部生成的数据信息。
并且，本发明可实现如下的异步串行通信技术，即，控制器利用短线区间脉冲来传递数据，半导体装置可利用短线区间脉冲来恢复经过传递的数据，因而可利用数据来提 高整流功能的效率，并可改善数据传递过程的错误。
并且，本发明可根据包含于数据的代码信息来判断读取模式和写入模式。
并且，本发明可生成时间，上述时间用于利用数据的传输时间间隔来在写入模式下 判断以异步串行方式输入的数据的高低状态。
因此，本发明具有如下效果：在数据包含用于表示读取模式的代码的情况下，具有2个端子的半导体装置生成与传输时间间隔相应的时钟信号，并利用时钟信号来从内部 数据形成部(包括至少一个存储器件或传感器件的器件阵列)接收数据，在接收数据之 后可恢复为写入模式。
并且，本发明具有如下效果：在读取模式下，以与从外部控制器传递的基准脉冲信号同步的方式生成半导体装置的输出，并可由外部控制器对半导体装置的输出进行感测并辨别。
并且，本发明具有如下效果：当从半导体装置传输数据时，交替进行从数据提供部向输出缓冲器传输数据的工作和从输出缓冲器向外部传输数据的工作，从而可在半导体装置中减小所需的输出缓冲器的尺寸。
并且，本发明具有如下效果：根据模式，在半导体装置的2个端子中被选的一个端子共同使用于数据的通信和电源，从而能够以多种方式应用半导体装置。
附图说明
图1为示出本发明的半导体装置的实施例的立体图。
图2为说明图1的半导体装置的剖面和平面结构的示意图。
图3为示出本发明的半导体装置的实施例的框图。
图4为说明碳纳米管(CNT)电阻对本发明的半导体装置的实施例的作用的图。
图5为示出本发明的异步串行通信系统的实施例的框图。
图6为对利用固定延迟的数据接收方式进行说明的波形图。
图7为例示用于适用可变延迟的振荡器的框图。
图8为例示图7的延迟电路的详细电路图。
图9为对通过测定起始位的脉冲宽度来生成用于识别数据的时间的方法进行说明的 时间图。
图10为对通过改变低起始位区间的脉冲宽度来生成用于识别数据的时间的方法进 行说明的时间图。
图11为用于说明控制器与半导体装置之间的写入和读取工作的图。
图12为用于说明写入时的控制器与半导体装置之间的通信的电路图。
图13为在图12的电路适用防错电路的电路图。
图14为用于说明读取时的控制器与半导体装置之间的通信的电路图。
图15为例示与传输信号、读取时钟及模式信号有关的协议的波形图。
图16为用于说明写入和读取时的控制器与半导体装置之间的通信的电路图。
图17为用于说明本发明的另一实施例的电路图。
图18为例示可选择本发明的控制器的输入输出线(I/O Line)的驱动电压的极性的 电路图。
图19为在变更本发明的控制器的输入输出线的驱动电压的极性的情况下，例示各个模式的结构的图。
具体实施方式
以下，参照附图来详细说明本发明的优选实施例。对在本说明书及发明要求保护范 围中所使用的术语不应以常规或词典上的含义来限定地进行解释，而是，应以符合本发明的技术思想的含义和概念来解释。
记载于本说明书的实施例和附图所示的结构仅仅为本发明的优选实施例，而并不代 表本发明的全部技术思想，因此，在本申请时间点，还可以存在可代替这些的多种等同技术方案和变形例。
本发明公开具有2个端子(Terminal)的半导体装置。在本发明的实施例中，半导体装置可表示安全芯片、医用一次性传感器、环境传感器、小型精密工业传感器等可通 过能够以低廉的价格实现的半导体技术来制造的所有芯片。
参照图1，在半导体装置10的正面(Front Side)形成有用于第一电源电压VF的 第一端子12和感测面14，在背面(Back Side)形成有用于第二电源电压VB的第二端 子16。其中，用于第一电源电压VF的第一端子12可以形成为金属模式或金属垫等多种 模式，用于第二电源电压VB的第二端子16可以例示性地形成为金属材质的板。
半导体装置10包括基板18，上述基板18设置于形成有第一端子12和感测面14的正面与形成有第二端子16的背面之间，基板18可由P型半导体基板(P-substrate)形 成。通过半导体技术，在基板18形成有感测面14以及用于处理数据(读取和写入)的 多种电路。
在半导体装置10中，对第一端子12和第二端子16形成于基板18的不同面的状态进行了例示，但并不局限于此，第一端子12和第二端子16可形成于基板18的相同面， 感测面14可以单独形成于基板18的一面。
在第一端子12和第二端子16形成于基板18的不同面的情况下，半导体装置内的全部互补金属氧化物半导体器件以如图2所示的结构来形成。
在基板18形成有深N阱(Deep N-well)，在深N阱内形成有N阱(N-well)及P 阱(P-well)。在N阱及P阱内形成有用于形成源极和漏极的P﹢结(Junction)及N﹢ 结，并形成有用于形成栅极的模式(P_栅极(P_gate)、N_栅极(N_gate))。实际半导 体装置内的全部互补金属氧化物半导体器件设置于形成在深N阱内的N阱和P阱，图2 为出于方便而示出一个互补金属氧化物半导体器件的图。
并且，在基板18中，与深N阱分离的区域形成有P阱，可在P阱内形成与输入输 出(I/O)电路相连接的P﹢结。其中，P阱用于增加与P型基板之间的接触面。因此， 即使在不存在P阱的情况下仅形成P﹢结，P﹢结也具有与输入输出(I/O)电路相连接 的相同的特性。
在第一端子12和第二端子16分别形成于基板18的不同面的情况下，互补金属氧化物半导体器件可通过如上所述的深N阱(Deep N-well)结构来形成，并具有施加有接 地电压VSS的端子以及施加有数据输入输出电压VIO的端子。
并且，图2中例示在基板18的两面形成有金属层的状态，上述金属层形成施加有第一电源电压VF的第一端子12以及施加有第二电源电压VB的第二端子16。并且，在 P型基板与深N阱之间形成有PN二极管。施加于基板18的数据输入输出电压以VIO 来表示，作用于互补金属氧化物半导体器件的工作电压以VDD来表示。
在图2的互补金属氧化物半导体器件中，在数据输入输出电压VIO处于正状态的情况下，可通过借助基板18和深N阱形成的PN结向与互补金属氧化物半导体器件的内 部电源相应的VDD节点传递背面的第二端子16的信号，在数据输入输出电压VIO处于 负状态的情况下，PN结被阻断。
在与内部电源相应的工作电压的VDD节点和与第一端子相应的接地电压的VSS节点之间存在电容，可借助上述电容来执行整流功能。
在图2中，互补金属氧化物半导体器件能够以数据的输入输出(I/O)为目的来使用，同时包括与用于生成上述第一端子内部电源电压VDD的第二端子相应的接触部以 及与用于施加接地电压VSS的第一端子相应的接触部。
在通过本发明的实施例来实现的互补金属氧化物半导体器件中，用于施加接地电压 VSS的接触部形成第一端子，用于数据的输入输出(I/O)的接触部以及将上述接触部用作借助具有PN二极管和电容器的整流电路来内部电源VDD的接触部通过共同连接来形 成第二端子。
并且，本发明的互补金属氧化物半导体器件具有作为普通的2个端子器件的电阻或 与二极管相同的用于多个电源电压VB、VF的2个端子的结构。因此，在向连接有用于 输入输出的接触部的VB端子提供下拉信号和向施加有接地电压的VF端子提供上拉信 号的工作对于互补金属氧化物半导体器件而言引起相同的动作。因此，本发明的互补金 属氧化物半导体器件可通过施加用于引起相同动作的外部信号的两种不同方法来实施。
通过上述结构由互补金属氧化物半导体器件形成的本发明的半导体装置具有2个端 子，其中一个端子可具有共同使用于数据的通信和电源的结构。
并且，本发明的半导体装置可具有用于从数据获得电源电压的整流功能。
具有如图1及图2所示的结构的半导体装置能够以如图3所示的方式简要示出，半导体装置10可通过图3的结构来从数据确保电源并执行数据通信。
图3示出通过在图2的结构追加利用PMOS晶体管M的电压调节器来改善工作电 压VDD的电压变动性的结构。但是，无需准确的电源电压的系统即使在无电压调节器 的情况下直接使用工作电压VDD，也可进行工作。
图3的半导体装置10包括：输入输出电路20；互补金属氧化物半导体电路22，由 多个互补金属氧化物半导体器件的器件阵列来实现；电容器Cp、Cps；比较器24，用于 控制电源的充电；PMOS晶体管M，用于调节充电；以及整流用二极管D。但是，在第 一端子12和第二端子16形成于基板18的不同面的情况下，二极管D由深N阱形成。
图3的实施例例示数据通过第二电源电压VB传递的情况。其中，第二电源电压VB表示施加于第一端子12和第二端子16中的与数据输入输出端子共享的第二端子16的电压。在图3的结构中，若通过施加有第二电源电压VB的第二端子输入数据，则半导体 装置10可进行充电和数据的写入。
首先，二极管D、电容器Cps构成整流电路。并且，PMOS晶体管M、比较器24 及电容器Cp构成调节器，整流电路及调节器对利用数据的充电进行控制。
数据在被二极管D和电容器Cps整流之后通过PMOS晶体管M向电容器Cp传递， 电容器Cp借助经过整流的数据的电位来充电。调节器通过用于对电容器Cp的充电量和 预设的基准电压(Vint_ref)进行比较的比较器24的工作来对为了向电容器Cp充电而 使数据PMOS晶体管M传递的工作进行控制。
除了上述结构之外，在无需由调节器输出的准确的电源的情况下，也可直接使用由 二极管D和电容器Cps形成的整流电路的输出，而无需调节器。
如上所述，电容器Cp、Cps用作电源，并可利用二极管D的输出进行充电。
并且，向输入输出电路20输入通过第二电源电压VB传递的数据。在半导体装置 10处于读取模式的情况下，由输入输出电路20提供的数据可通过用于施加第二电源电 压VB的第二端子输出。
输入输出电路20分别包括用于输入及输出数据的缓冲器(I/O buffer)，对此的具体说明将进行后述。
互补金属氧化物半导体电路22执行写入被输入的数据以及读取所要输出的数据的 工作，并为了写入和读取数据而与输入输出电路20相连接。
互补金属氧化物半导体电路22可通过感测面14来确保对于所要感测的对象的电特 性。互补金属氧化物半导体电路22能够以包括利用互补金属氧化物半导体器件来形成的 传感器件和存储器件中的至少一个的器件阵列表示。
其中，传感器件和存储器件表示利用互补金属氧化物半导体器件的最小传感器单位 以及形成最小存储器单位。由传感器件形成的阵列可称之为传感器阵列，由存储器件形成的阵列可称之为存储器阵列，器件阵列能够以传感器阵列或存储器阵列中的一个来表示。
图4为例示包括传感器件的器件阵列的一个结构的图。为了测定所要感测的对象的 电特性，可将碳纳米管(CNT，Carbon Nano-Tube)涂敷于感测面14。将参照图4来对 此进行说明。
参照图4来例示按感测面16的单位阵列包括16个电极，并且与各个电极相对应地形成互补金属氧化物半导体器件的情况。此时，若借助数据来选择与特定互补金属氧化 物半导体器件相应的电极，则与剩余互补金属氧化物半导体器件相应的多个电极为了提 供周围碳纳米管电阻而自动与接地电压相联接。通过如图4所示的碳纳米管电阻的作用， 本发明的半导体装置可对所要感测的对象的电特性进行感测。
另一方面，串行通信方式通过一个线依次传输多个数据。无外部时钟信号的异步型 串行通信在将数据分成n个二进制(Binary)形态的数据位之后，以一次一个位的方式向通信线路传输。接收方需要将通过通信线路接收的多个位组装之后使其恢复为数据。 此时，为了识别一个数据范围，可使用起始位(Start bit)和停止位(Stop bit)。
发送方在发送起始位之后发送数据位。数据可在一个数据范围内包含7个或8个数据位。
在半导体装置以与本发明相同的方式具有2个销的情况下，发送方和接收方需要使 作为数据位的传输速度的波特率(Baud Rate)相一致。通用异步收发传输(UART，Universal Asynchronous Receiver&Transmitter)技术为将高(High)值和低(Low) 值设定为0～5V左右的异步型串行通信技术。
本发明实现具有2个端子的半导体装置，半导体装置的一个端子共同使用于数据的 通信和电源。本发明的半导体装置的共享端子用于数据的输入输出以及确保电源。
即，在通过半导体装置的共享端子输入的数据在经过PN结二极管或MOS二极管 的情况下，通过借助电容的整流及充电而可用作电源电压。但是，在充电过程中仅使用 高数据区间。因此，为了提高整流电路的效率，需要使被输入的数据的高区间大小比低 区间大。
因此，本发明在使数据输入输出信号VIO保持高区间的状态下，使用如下的脉冲传输方式，即，在外部实际数据的输入从低变高，或从高变低的数据的转换时间点，发 生具有低区间的脉冲，并将脉冲加载于数据输入输出信号VIO来传输，在半导体装置中， 利用计数型触发器来使经过传输的脉冲信号恢复为外部实际数据输入信号。
通过这种脉冲方式，即使数据的电位根据数据值的变化而发生变化，电源电压也可 通过整流功能而保持稳定。
本发明的异步串行通信系统公开如下的通信方法，即，利用仅具有2个端子的半导体装置执行利用一个控制器向多个半导体装置发送指令的工作(写入工作)以及通过一 个通信线路依次接收从半导体装置输出的数据的工作(读取工作)。
本发明具有VF、VB这2个端子的半导体装置可具有在VF端子固定接地电压VSS、 且向VB端子施加具有短的低区间的脉冲数据的结构，或者在VB端子固定工作电压 VIO、且向VSS端子施加具有相反极性的短的高区间的脉冲数据，从而最终可具有引起 相同工作的结构。
因此，本发明的系统采用用于通过一个通信线路来进行通信的异步串行方式的通信 技术以及通过有效地整流数据来转换为电源的脉冲传输技术。并且，为了在作为接收方的半导体装置中区分根据时间发生变化的数据，本发明的系统采用通过确认并利用传输(Baud)时间间隔的技术。
在图5中例示采用上述技术的本发明的异步串行通信系统的实施例。
参照图5，图5例示构成一个控制器100和多个半导体装置10的状态。控制器100 由芯片实现，因而可搭载于控制模块11上，控制模块11可包括控制器100及信号转换 器116，信号转换器116与个人计算机PC等外部设备进行用于连接的信号转换。
图5中未具体指出半导体装置10的2个端子，但一个端子可定义为与用作通信线路的输入输出线相连接的端子，另一个端子可定义为与用于施加定义输入输出线的电压的电压的电源线相连接的端子。
为了接收数据，半导体装置10包括输入缓冲器30、脉冲信号恢复电路(Pulsesignal Restore)32及指令解码器(Command Decorder)34。并且，半导体装置10与规定的协议(Protocol)相应地包括用于存储所要输出的数据的先进先出(FIFO，First In FirstOut)存储器42及输出缓冲器40。
并且，为了使波特率(Baud Rate)与外部控制器100相匹配，半导体装置10可包括：在内部生成固定频率的时钟的电路(时钟发生器(Clock Generator)36以及通过测 定任意起始位(Start bit)的边缘(Edge)来用于确定串行数据的捕捉时间的电路。
在以传感器阵列52构成2个端子的多个互补金属氧化物半导体器件的情况下，上述半导体装置10需要规定用于判断写入和读取工作的模式。图5的传感器阵列52属于 与图3的互补金属氧化物半导体电路22相对应，且包括多个传感器件的器件阵列。作为 参照，图5示出用于接收并输出数据的多个要素，而并未示出图3所示的用于充电的多 个要素。
半导体装置10以使写入模式具有默认(Default)状态的方式初始化。
在用于对内部工作进行编程的写入模式下，半导体装置10在输入缓冲器30识别脉冲信号，并在脉冲信号恢复电路32使经过识别的脉冲信号恢复为实际信号，利用指令解 码器34以数据识别经过恢复的信号。
半导体装置10借助指令解码器34来识别写入模式，与写入模式相对应地由地址提供部50提供所要写入的地址，并向传感器阵列52提供与地址相应的数据。
因此，在指令解码器34识别的数据写入由地址提供部50提供的地址的传感器阵列52。
并且，脉冲信号恢复电路32借助由时钟发生器36提供的时钟信号来恢复信号，如参照图9及图10来进行的后述，时钟发生器36可通过检测起始位来提供固定频率的时 钟信号。
半导体装置10与作为一种指令代码的读取模式代码(Read Mode Code)相对应地开始读取工作。
若从控制器100输入读取模式代码及时钟信号，则半导体装置10输出传感器阵列52的被指定的地址的数据。
此时，指令解码器34对在脉冲信号恢复电路32经过恢复的读取模式代码进行识别， 并提供读取指令语言，地址提供部50与读取模式相对应地提供所要读取的地址。
为了依次同步由地址提供部50提供的地址的多个数据，利用时钟发生器36的时钟信号，半导体装置10若将预定长度的数据全部输出，则自动恢复为写入模式(Return)， 之后等待输入指令。
在由多个半导体装置10共享一个输入输出线的情况下，可使读取模式代码包含按半导体装置10分配的固有代码。在此情况下，只有与用于区分半导体装置10的固有代 码相应的半导体装置10才可进行读取工作。
通过读取工作，从半导体装置10内部的传感器阵列52输出的模拟信号通过模拟数字转换器54转换为数字信号，数字信号在经由先进先出存储器42之后，通过输出缓冲 器40向输入输出线传递。
控制器100根据预定的协议接收通过输入输出线传递的数据。
为了以通过预定的协议定义的大小输出数据，半导体装置10利用先进先出存储器42。先进先出存储器42直到输出模式数据为止重复依次存储规定大小(Size)的数据并 输出的工作。
控制器100根据具有2个销的半导体装置10可以接收的协议来通过一个输入输出线生成所要传输的信号，具有2个端子的半导体装置10根据规定的协议来通过一个输入 输出线接收被传输的信号。控制器100与信号转换器116相连接，以接收传输信号Tx， 时钟信号CLK，并传输接收信号Rx。
为此，控制器100需要包括：电压调节器102，用于生成具有2个端子的半导体装 置10的工作所需的稳定的电压；指令解码器104，用于接收传输信号Tx，并提供指令 (数据)；以及波特率生成器106，用于生成由具有2个销的半导体装置10提供的数据 的捕捉时间(Capture Timing)。
并且，控制器100需要包括：脉冲信号发生器108，用于在一个输入输出线加载信号；输入缓冲器110，用于向外部输出电压，并无错误地从外部接收被输入的信号；以 及输出缓冲器112。
从半导体装置10向控制器100输入的信号为电平比较低的信号。
因此，为了接收低电平的信号，控制器100需要具有放大器(Amplifier)的传感器，在向个人计算机PC等外部设备传输从传感器感测的信号之前，需要用于追加起始位(Start bit)或停止位(Stop bit)等的逻辑电路，以与传输协议(作为一例为通用异步 收发传输)相匹配。
控制器100包括转换器114，以向个人计算机PC等外部设备传输数据，转换器114可包括用于变更感测信号的上述逻辑电路，使得与具有上述放大器的传感器以及传输协议相匹配。
如上所述，在图5的实施例中，控制器100包括：电压调节器102，用于生成并提 供具有2个端子的半导体装置10的工作所需的稳定的电压；指令解码器104，用于提供 与外部的传输信号相对应的数据；波特率生成器106，用于生成由具有2个端子的半导 体装置10提供的数据的捕捉时间；脉冲信号发生器108，向一个输入输出线提供用于以 与捕捉时间相应的方式加载指令解码器104的数据的信号；输出缓冲器112，利用电压 调节器102的电压来通过一个输入输出线向半导体装置10输出脉冲信号发生器108的信 号；输入缓冲器110，通过一个输入输出线接收从半导体装置10输入的信号；以及转换 器114，用于转换输入缓冲器10的信号，以向外部设备传输。
包含于控制器100的波特率生成器106和转换器114可作为附设的结构要素设置于外部。
参照以下多个附图，对以如图5所示的方式构成的在本发明的系统中执行的利用2个端子的异步串行通信方法进行说明。
图6为示出用于说明通过通用异步收发传输通信来依次接收数据的方式的数据流(Data Stream)的图。
数据实际以7位或8位构成。但是，图6例示为了异步串行通信而在数据的前后追加起始位(Start bit)和停止位(Stop bit)的状态。
数据在等待状态下保持高(High)电平。
在使用具有固定延迟值的延迟电路(Delay circuit)的情况下，数据以从高(High) 电平转换为低(Low)电平的起始(Start)位的开始时间为基准，例如，可依次在具有1.5、2.5等延迟值的时间被识别。
其中，可在识别数据的时间适用延迟值，弱延迟值D为1，则这相当于起始位的一个周期。因此，对延迟值为1.5的情况下的数据进行识别的时间相当于从起始位的开始 时间经过起始位的一个半周期，对延迟值为2.5的情况下的数据进行识别的时间相当于 从起始位的开始时间经过起始位的两个半周期。
但是，在使用延迟电路来识别数据的情况下，存在发送芯片需要知晓接收芯片的固 定的延迟值，并且在发送芯片设定与延迟值相应的波特率的问题。并且，延迟电路的延迟值可根据用于制造芯片的工序条件或温度环境等条件发生变化。因此，在使用延迟电 路来对通过异步串行通信方法传输的数据进行识别的方面存在问题。
为了克服上述问题，本发明的实施例公开如下技术，即，半导体装置10包括用于在由控制器100传输的信号中对起始(Start)位保持启用的低(Low)区间的电路，利 用上述电路生成可变性的传输延迟(Baud Delay)，并利用传输延迟来依次识别数据。
上述本发明可利用如图7所示的环形振荡器来识别数据，图7的环形振荡器可对起始位处于低状态的时间点和返回高状态的区间进行测定。环形振荡器可设置于时钟发生器36。
环形振荡器包括多个延迟电路(DUC)70及或非门72，如图8所示，各个延迟电 路70包括锁存器74。其中，多个延迟电路70形成串联的链，在起始位开始的时间点， 或非门72从与从高电平转换为低电平的使能信号EN串联的多个延迟电路70接收返回 的延迟信号，并向第一个延迟电路70提供输出。使能信号EN在从高电平转换为低电平 之后保持低电平。并且，延迟信号表示传递于多个延迟电路70之间的信号，返回或非门 72的延迟信号在初期保持低电平状态，并在起始位转换为高电平的时间点转换为高电 平。
环形振荡器包括串联的多个延迟电路70，使通过锁存器74的输出传递于多个延迟电路70之间的延迟信号保持延迟或停止延迟来测定低起始位区间。根据起始位的完成， 环形振荡器在停止向多个延迟电路70之间传递延迟信号的时间点，使延迟信号从相应的 延迟电路70返回或非门72。
参照图8来对各个延迟电路70的结构进行说明。
延迟电路70包括：前向(Forward)线，用于使延迟信号沿着正方向前进；以及后 向(Backward)线，用于使延迟信号沿着后方向前进。
并且，延迟电路70包括：通过开关ST，用于选择性地连接前向线和后向线；进行 开关SF，设置于前向线上，用于使延迟信号沿着正方向前进；以及进行开关SB，设置 于后向线上，用于使延迟信号沿着后方向前进。
延迟电路70包括用于使延迟信号延迟在前向线上的延迟线(Delay Line)。并且，延迟电路70还可包括：进行开关SF；以及预充电开关SC，用于对下一端的延迟电路 70之间的前向线进行预充电，在进行开关SF被关闭的情况下，预充电开关SC能够以 对前向线进行预充电的方式工作。
通过开关ST及多个进行开关SF、SB可由NMOS晶体管与PMOS晶体管并联的传 输栅极构成。并且，在通过开关ST中，向NMOS晶体管的栅极施加锁存器74的反向 输出QB，向PMOS晶体管的栅极施加锁存器74的正向输出Q。并且，在多个进行开关 SF、SB中，向NMOS晶体管的栅极施加锁存器74的正向输出Q，向PMOS晶体管的 栅极施加锁存器74的反向输出QB。并且，预充电开关SC可由NMOS晶体管构成，向 栅极施加锁存器74的反向输出QB。
并且，延迟电路70包括锁存器74，上述锁存器74提供用于确定各个开关SF、SB、 SC的切换状态的切换信号。锁存器74可由SR触发器构成。
延迟电路70包括与门75，向上述与门75输入通过前向线传递的延迟信号和起始位颠倒的信号(START，以下称之为反向起始位)，与门75的输出作为设定信号SET提供 于锁存器74。
锁存器74根据设定信号SET和复位信号RESET的状态来确定正向输出Q和反向 输出QB的状态。
锁存器74的正向输出Q和反向输出QB与切换信号相对应。若复位信号RESET 以高电平启用或设定信号SET以低电平禁用，则锁存器74以低电平输出正向输出Q， 且以高电平输出反向输出QB。与此相反，在复位信号RESET以低电平禁用的状态下若 设定信号SET以高电平启用，则锁存器74以高电平输出正向输出Q，且以低电平输出 反向输出QB。
在初始状态下，延迟电路70被重置，因延迟电路70的重置而使通过开关ST开启，并使多个进行开关SF、SB关闭。
若在起始位开始之后反向起始位从低转换为高，则使能信号EN也从高转换为低。此时，复位信号RESET被设置为禁用。
若使能信号EN转换为低电平，则或非门72的多个输入均设置为低电平，因而向 第一个延迟电路70输出高电平的延迟信号。
若以如上所述的方式开始起始(Start)位并解除延迟电路70的重置，则各个延迟电路70的锁存器74根据依次传递的延迟信号被依次设置，并以高电平输出正向输出Q。 根据上述锁存器74的置位状态，通过开关ST被关闭，且多个进行开关SF、SB被开启。
通过上述延迟电路70的依次的工作，在反向起始位保持高位的启用期间内，延迟信号沿着正方向前进，延迟信号从起始位从低转换为高的时间点为止通过多个延迟电路70传递。
起始位从低电平转换为高电平的时间点，即，与反向起始位从高电平转换为低电平 的时间点相对应的延迟电路70的锁存器74的设定信号SET处于低电平，因而以低电平输出正向输出Q。
即，与结束起始位的时间点相应的延迟电路70的通过开关ST被开启，且多个进行开关SF、SB被关闭。因此，延迟信号无法再沿着正方向前进，而是通过开关ST从前向 线向后向线传递，并通过后向线返回。
在环形振荡器中，从起始位的开始时间点至结束时间点，延迟信号通过重叠的多个 延迟电路70的前向线沿着正方向前进，在结束时间点，延迟信号通过重叠的多个延迟电路70的后向线返回或非门72。
延迟信号的返回路径可理想性地假设为未适用延迟时间。若假设在延迟电路70内的延迟线(Delay line)从低转换为高的时间点(上升时间点)的延迟时间和从高转换为 低的时间点(下降时间点)的延迟时间相同，则环形振荡器可生成具有相当于起始位的 脉冲宽度的2倍的周期的振荡信号。
但是，延迟信号的返回路径实际具有延迟时间。因此，为了准确地设定振荡信号的周期，需要补偿因通过开关ST的延迟和后向线的细微延迟而实际增加的振荡信号的周 期。为此，可使延迟线(delay Line)具有相对于上升时间点的延迟时间进一步延时的延 迟时间。
即，为了补偿延迟信号因通过开关ST的延迟和后向线而造成的延迟，延迟电路的延迟线可设置为从高到低(High To Low)的延迟短于对于延迟信号的从低到高(Low ToHigh)的延迟。
像这样，需要以使在前向线的延迟加上后向线的延迟后的延迟实际成为确定一个振 荡信号的周期的延迟的方式调整时钟的工作状态。
延迟线可设计成包括2个阶段的由PMOS晶体管和NMOS晶体管组合而成的互补 金属氧化物半导体晶体管结构的驱动电路，根据需要，可在各个阶段的驱动电路的输出 端附设电容器。
振荡信号的周期根据驱动电路的阶段数和在各个阶段存在的电阻值来确定。因此， 为了进行调节，振荡信号的周期可通过电阻值的可变来调整。与此不同，在被用作利用NMOS晶体管或PMOS晶体管的电阻的情况下，振荡信号的周期可通过调节按各个阶段 施加的栅极的偏置电压来确定。因此，对时钟工作状态的调整也可通过这种电阻值的调 节来实现。
图9及图10为用于说明通过测定起始位的脉冲宽度来无需外部时钟信号而自行生成用于识别数据的捕捉信号的方法的波形图。其中，可在时钟发生器36执行对起始位的 脉冲宽度的测定，可在脉冲信号恢复电路32执行捕捉信号和后述的检测信号的生成。
如参照图7及图8来进行的说明，通过图9的起始位生成的振荡信号的周期达到起始位的传输(Baud)尺寸的两倍。因此，为了生成用于识别数据的时间，需要对振荡信 号转换为从高到低或从低到高的多个转换时间点进行检测，并生成与检测出的多个时间 点同步的检测脉冲的检测电路。并且，为了使检测脉冲位于传输数据的区间的中间，需 要用于延迟检测脉冲的延迟电路。上述检测电路及延迟电路可设置于脉冲信号恢复电路 32。
在控制器100设置为通过如图9所示的信号处理工序生成捕捉信号的情况下，控制器100可直接利用从外部传递的信号协议，因而具有无需修改信号的优点。
但是，在以如图9所示的方式生成捕捉信号的情况下，控制器100中与起始位连接的第一个数据(DATA0)需要始终处于高状态，因而在8位数据的情况下，只能有效使 用7位，为了可具有用于识别数据的时间，需要适用用于延迟检测信号的延迟电路。并 且，为了补偿形成于环形振荡器的延迟电路70内的通过开关ST的延迟和后向线的延迟 时间，需要调节时钟的工作状态，由此，可能在第偶数个时间和第奇数个时间产生差异。
与此不同，如图10所示，本发明的实施例可将控制器100设置为向半导体装置10发送的起始位的区间减半。为了图10的实施例，控制器100需要用于对从外部接收的信 号的起始位区间进行减半的电路。
在此情况下，借助振荡器生成的振荡信号的周期与起始位的传输(Baud)尺寸相同。 如图10所示，若生成振荡信号，则无需构成延迟电路也可确保用于识别数据的时间，并且也不因时钟的工作状态而发生时间的差异。
在以如图10所示的方式生成振荡信号的情况下，与图9的情况相比较，控制器100无需为了可以具有用于检测转换状态或识别数据的时间而适用用于延迟检测信号的延迟电路。
但是，为了以如图10所示的方式生成振荡信号，控制器100需要用于调整起始位的额外的信号处理工序，当在测定短线区间的起始位的过程中延迟阶段少时，可在环形 振荡器发生舍入错误(Rounding Off Error)。
为了根据制造商的便利来确定捕捉数据的时间，本发明可选择用于执行图9或图10 的信号处理工序的控制器100。
另一方面，本发明的实施例公开通过有效地共享数据和电源来借助2个端子使半导 体装置10进行工作的方法。
如图11所示，具有2个端子的半导体装置10可使用具有二极管和电容器的整流电路来共享数据线和电源。
图11例示控制器100及半导体装置10通过三态(Tri-state)输入输出方式传输数据。尤其，图11的(a)部分为示出从控制器100向半导体装置10写入数据的电路图， 图11的(b)部分为示出在半导体装置10借助控制器100读取数据的电路图。
如图11的(a)部分所示，在从控制器100向半导体装置10写入数据的情况下， 控制器100的输出缓冲器112始终处于开启状态，半导体装置10的输出缓冲器40始终 处于关闭状态。
从控制器100输出的信号在向半导体装置10的输入缓冲器30传递的同时通过二极管D作为用于使高电平的信号提供工作电压VDD的电源来提供。随着从控制器100输 出的信号的高电平区间的电压充电到电容器Cp，由此可提供工作电压VDD。
与此不同，如图11的(b)部分所示，在从半导体装置10向控制器100读取数据 的情况下，需要控制器100与半导体装置10之间的同步的三态输入输出控制。即，在输 出缓冲器40在半导体装置10启动的期间内，需要关闭控制器100的输出缓冲器112。 为了上述控制器100与半导体装置10之间的输入输出控制，控制器100发送用于同步的 基准信号，可利用基准信号来使控制器100和半导体装置10的输入输出时间同步。
但是，在从控制器100向半导体装置10写入数据的情况下，若数据保持低状态或因低频工作而使低区间变长，则充电到半导体装置10的电容器Cp的电荷量可能不足以 保持工作电压VDD。
并且，在从半导体装置10向控制器100读取数据的情况下，借助充电到电容器Cp的电荷量来从半导体装置10输出信号，从而当控制三态输入输出时，在工作区间大或输 入输出线的负荷大的情况下，从半导体装置10向控制器100驱动数据的能力可能下降。 即，在从半导体装置10向控制器100传递数据方面可能存在困难。
并且，在从半导体装置10向控制器100读取数据的情况下，若控制器100为了同 步而向半导体装置10传输基准信号，并且为了接收半导体装置10的数据而在关闭控制 器100的输出缓冲器112之后从半导体装置10接收基准信号并发送数据为止所消耗的时 间长，则造成半导体装置10无法接收电源的区间增加，因而可能难以保持工作电压VDD。
为了解决上述问题，本发明可通过如下方式实现，即，使输入输出线的电位始终保持高状态，在发生数据转换的时间点发生宽度窄且电平的位移小的脉冲信号来执行通信，上述实施例可设置控制器100和半导体装置10，以便稳定地保持工作电压VDD，并具 有使宽度窄且电平的位移小的脉冲信号恢复为数据的协议。
并且，即使在需要同步的读取的情况下，本发明也通过在控制器100和半导体装置10同时测定脉冲信号的电压电平来减少基于同步的时间的延迟。
可通过以下说明的多个实施例来实现上述多个结构。
图12为用于说明从控制器100向具有2个销的半导体装置10写入数据的电路图以及对与此相关的多个波形进行例示的图。
在图12的实施例中，控制器100和半导体装置10通过输入输出线进行通信。
控制器100以使输入输出线保持输入输出基准电压(IOref)以上的方式保持上拉，若输入传输信号Tx，则在传输信号Tx的转换时间点执行对输入输出线的下拉，若输入 输出线的电压(下拉信号)达到预设的基准电压Vref，则停止下拉，在停止下拉之后， 输入输出线的电压电平因上拉而恢复，与传输信号Tx相对应地向输入输出线输出通过 上拉和下拉而摆动的脉冲信号。
更加具体地，控制器100包括脉冲生成部120、输入输出电压调节器126及下拉控制部，若输入传输信号Tx，则脉冲生成部120生成与传输信号的转换时间点相对应的脉 冲，输入输出电压调节器126构成为执行用于使输入输出线保持输入输出基准电压以上 的上拉，下拉控制部与脉冲生成部120的高电平信号相对应地执行对于输入输出线的下 拉，若输入输出线的电压(下拉信号)达到预设的基准电压Vref，则停止下拉。
在停止下拉之后，输入输出线的电压电平因上拉而恢复，与传输信号Tx相对应地向输入输出线输出通过上拉和下拉而摆动的脉冲信号。
其中，下拉控制部可包括：晶体管Mn，用于下拉输入输出线；与门122，若从脉 冲生成部130输入高电平的信号，则开启晶体管Mn来执行下拉；以及比较器124，若 输入输出线的电压通过下拉而达到预设的基准电压Vref，则通过控制与门122来停止下 拉。
并且，半导体装置100利用脉冲信号来执行充电和写入模式。
为了写入模式，半导体装置100可包括：输入缓冲器30，通过对脉冲信号与预设的比较电压进行比较来提供与脉冲信号和比较电压之差相对应的信号；脉冲发生电路130，与输入缓冲器30的输出相对应地输出具有同步的转换时间点的脉冲；以及计数型触发器134，利用脉冲发生电路130的脉冲来恢复具有与传输信号Tx的相位相同相位的数据。
并且，为了充电，半导体装置100可包括：二极管D，具有第一销及第二销，通过 与一个销相连接的输入输出线接收包含脉冲信号的信号；以及电容器Cp，通过对借助二 极管D传递的信号进行充电来生成工作电压VDDC。
若通过上述结构从外部设备输入作为通用异步收发传输信号的传输信号Tx，则控制器100通过检测传输信号Tx的转换时间点(High to Low或Low to High)来生成脉 冲。
可由脉冲生成部120生成与传输信号Tx相对应的脉冲，脉冲生成部120可通过异或组合的结果来生成原传输信号Tx和延迟预设时间的传输信号Tx。
从脉冲生成部120生成的脉冲向与门122提供，若从脉冲生成部120输入高电平的信号，则与门122开启NMOS晶体管Mn，输入输出线因晶体管MnQc的开启而被拉下。
对输入输出线的拉下保持到输入输出线的电压I/O电平达到施加于比较器124的基 准电压Vref时为止。
输入输出线的电压I/O电平，即，若下拉信号达到施加于比较器124的基准电压Vref，则停止对输入输出线的拉下，通过输入输出电压调节器126的工作，输入输出线 的电压I/O从停止被拉下的瞬间恢复为原来的高电平。输入输出电压调节器126为了使 输入输出线的电压I/O保持高电平的预设的输入输出基准电压IOref以上而进行调节工 作。
控制器100按传输信号Tx的转换时间点重复进行上述工作。最终，控制器100可 与传输信号Tx相对应地输出在多个基准电压IOref、Vref电平之间进行摆动的三角波形 态的脉冲信号。其中，基准电压Vref的电平可在输入输出基准电压IOref与接地电压电 平之间确定，可根据制造商的意图选择预先设计的值。
另一方面，具有2个销的半导体装置10通过输入输出线接收包含三角波形态的脉冲信号，并通过二极管D和电容器Cp的整流作用来生成工作电压VDD。此时，除了存 在三角波的短线区间之外，输入输出线的信号始终保持高电平。因此，半导体装置10 可稳定地保持工作电压VDD，并可根据电容器的容量，生成过滤毛刺(Glitch)噪声的 良好的工作电压VDD。
并且，通过输入输出线向半导体装置10传递的信号提供给比较器形态的输入缓冲器30。
输入缓冲器30对比较电压(可识别工作电压VDD或三角波形态的脉冲的电平的基准电压)和输入输出线的信号进行比较，并向脉冲发生电路130提供与输入输出线的信 号与比较电压之差相对应的信号。
脉冲发生电路130输入缓冲器30的输出相对应地向与门132提供具有同步的转换时间点的脉冲。
在写入模式的情况下，与门132向计数型触发器134传递脉冲发生电路130的脉冲，计数型触发器134可对具有与向控制器110传输的传输信号Tx相同的相位的数据进行恢复。
在以如图12所示的方式利用脉冲进行通信的情况下，若在通信路径上发生未意图的毛刺信号，则从计数型触发器134输出的数据可能被颠倒。
为了防止上述错误，能够以如图13所示的方式实施本发明。参照图13，本发明的实施例在开启初始电源的通电(Power-up)情况以及在预设的最大位数的周期内不存在 脉冲输入的情况下，可通过自动重置计数型触发器134来防止因毛刺信号而引起的通信 错误。其中，预设的最大位数可例示为作为通用异步收发传输通信的基准通信最大位数 的9个。
为了上述防止错误的工作，图13的实施例包括时钟计数器136及与门138，时钟计数器136及与门138可由防错电路来表示。
时钟计数器136利用从内部生成的时钟信号来进行计数工作，队预设的最大位数进 行计数，若在计数过程中存在从与门132输出的脉冲输入(数据脉冲)，则被重置，若完成对预设的最大位数的计数，则最终向与门138提供相对应的高电平信号。
若时钟计数器136在通电状态下对预设的最大位数进行计数的情况下，与门138对计数型触发器134进行重置。
另一方面，图14为对由控制器100从具有2个销的半导体装置10读取数据的工作进行说明的电路和对与此相关的多个波形进行例示的。与图12及图13的实施例相比， 图14示出还包括用于读取的电路的实施例。
图14中，示出于控制器100及半导体装置10的脉冲发生电路130、140能够以恒 定脉冲发生器(Constant Pulse Generator)来实现，可生成具有恒定宽度的脉冲，并可 防止一个输入因毛刺噪声而被识别为两个以上的输入的现象。
参照图14来对与数据读取相对应的实施例的工作进行说明。
在从外部传输的传输信号Tx包含读取指令的情况下，控制器100和半导体装置10进行读取，在控制器100中，相当于规定数的读取时钟被激活。
输入输出线可在读取时钟在控制器100转换为高电平的时间点被下拉。可根据比较 器124的输出状态来控制对上述输入输出线的下拉，若输入输出线的电压I/O达到基准电压Vref，则使比较器124的输出状态发生变化，因而停止对输入输出线的下拉。
与此同时，接收比较器124的输出的脉冲发生电路140生成具有恒定宽度的脉冲。从脉冲发生电路140输出的恒定宽度的脉冲关闭PMOS晶体管M2。PMOS晶体管M2 的关闭表示电压调节器126与输入输出线的分离。最终，输入输出线处于仅存在终端电 阻R的浮置状态。
在输入输出线以如上所述的方式浮置的状态下，若半导体装置10向输入输出线输出数据，则使输入输出线的电压发生变化。上述输入输出线(I/O line)的电压变化可借 助控制器100的双采样差动放大器(Double Sampling Difference Amplifier)150来感测，若由脉冲发生电路140提供的脉冲结束，则双采样差动放大器150对感测出的信号进行 锁存。
双采样差动放大器150通过多个开关SW1、SW2的依次的切换工作来分别向正端(﹢)和负端(-)的电容器采样由脉冲发生电路140提供的脉冲开始的时间点和结束的 时间点的多个电压。并且，双采样差动放大器150作为被读取的数据来输出两次采样的 多个电压。
优选地，将终端电阻R校准(Calibration)成为适合于感测从半导体装置10输出的数据的值，通过对终端电阻R的校准，可降低通过输入输出线进入的噪声。即，在控 制器100的采样差异值偏向高值情况下，减少终端电阻R的电阻值，在偏向低值的情况 下，增加终端电阻R的电阻值，由此调节成高低的采样值的均衡相对应。
另一方面，若输入输出线在读取时钟在控制器100转换为高电平的时间点被下拉之 后浮置，则在半导体装置10中，脉冲发生电路130通过输入缓冲器30的发生变化的输 出来输出具有恒定宽度的脉冲。
此时，输入缓冲器30可利用与适用于控制器100的比较器124的基准电压相同的基准电压Vref来确定输出。以输入缓冲器30的输出电平从高电平转换为低电平的时间 点为基准，脉冲发生电路130输出规定时间保持高电平的脉冲。
在通过与门133的输出来激活读取模式的状态下，输入输出开关在脉冲发生电路130的脉冲保持高电平的期间内开启。即，在此期间，通过输出缓冲器40输出的数据可 向控制器100传递。
并且，形成于先进先出存储器42的末端的触发器43在脉冲发生电路130的脉冲转换为低电平的时间点同步移位，从先进先出存储器42的末端输出的数据通过触发器43 的移位而经由输出缓冲器40和输入输出开关并向控制器100传递。
在上述结构中，形成于控制器100和半导体装置10的脉冲发生电路130、140可包括延迟部142、与门144、SR触发器146及恒定延迟部(constant Delay)148。
延迟部142以预设值对被输入的信号进行延迟。与门144对使脉冲发生电路130、140的输入颠倒的信号和延迟部142的输出进行组合来生成脉冲。SR触发器146作为设 定信号来接收与门144的脉冲，作为复位信号来接收恒定延迟部148的信号，并被设定 信号触发，通过恒定延迟部148输出延迟时间被确定的脉冲。恒定延迟部148与SR触 发器146的输出变化相对应地提供用于重置SR触发器146的信号，并以使SR触发器 146输出恒定宽度的脉冲的方式进行控制。
在上述结构中，优选地，延迟部142以最小限度的值来设定延迟，以便可在与门144输出具有可由SR触发器146识别的最小限度的脉冲宽度的脉冲。
如上所述，在半导体装置10中，在输入输出线达到基准电压Vref的瞬间，脉冲发生电路130与控制器100一同生成具有规定宽度的脉冲，在脉冲发生电路130输出高脉 冲的期间内，通过开启输入输出开关来向输入输出线输出存储于先进先出存储器42的输 出用数据。
其中，半导体装置10和控制器100利用相同的基准电压Vref来生成具有恒定宽度的脉冲。因此，若忽略输入输出线上的延迟，则具有几乎同时生成具有恒定宽度的脉冲 的效果。这表示实现了用于三态输入输出控制的同步。因此，本发明的实施例具有可防 止用于同步的追加延迟，并可提高数据的传输速度的优点。
并且，本发明的实施例通过输入输出线传输摆动宽度小且时间短的脉冲，因而具有还有利于耗电方面的优点。
其中，脉冲发生电路130、140可防止延迟部142利用最小限度的延迟，从而因毛 刺现象而针对一次电平的转换发生两次以上的脉冲信号的现象。优选地，从控制器100 和半导体装置10的脉冲发生电路130、140输出的脉冲具有相同的宽度。若需要考虑输 入输出线的延迟，则可考虑增加控制器100的脉冲发生电路140的脉冲宽度。
为了进行读取模式，本发明的实施例可利用具有如图15所示的协议的传输信号TX、 读取时钟及模式信号W/R。
参照图15，传输信号Tx可包含所要写入半导体装置10的数据、用于控制读取模 式的读取指令代码以及用于区分半导体装置10的代码。
模式信号W/R在写入模式下默认保持高电平，在读取模式下转换为低电平，可具有在读取模式结束之后恢复为写入模式的波形。
并且，读取时钟(Rclk)与读取模式相对应地与用于执行周期性感测和数据转换的区间交替形成，通过这种方式，当从半导体装置输出数据时，本发明直接输出从半导体 装置形成的数据，从而可减少所需的输出缓冲器的尺寸。并且，可防止对噪声敏感的感 测以及输入输出噪声进入数据转换区间的现象。
图16例示为了通过本发明进行写入和读取工作而合并的电路图。图16为对图12和图14进行合并的图，不同点在于，追加了用于对图12的传输信号Tx和图14的读取 时钟进行传递的或门121。
因此，与门122的输出根据通过或门121传递的读取时钟或对应于与传输信号Tx相对应的脉冲来发生变化。
电压特性上，具有2个端子的半导体装置10可提供不同的工作方式。这与2个端 子的互补金属氧化物半导体器件的结构形态和电压的确定方式有关。即，施加于2个端 子的互补金属氧化物半导体器件的电压根据2个端子之间的电位差异来确定。因此，在 2个端子中，在以接地电压VSS固定VF端子，且向VB端子施加下拉脉冲的情况下， 或者在通过相反设定输入输出来以外部电源来固定VB端子，且向VF端子施加上拉信 号的情况下，在半导体装置10的侧面上，引起相同的工作。
图17的实施例例示相反设定控制器100的输入输出线的电平的状态。即，若将控制器10的外部电源假设为5V，则可将工作区间定义为“5V-输入输出基准电压IOref”之 间，且输入输出线的电平可调节为“5V-输入输出基准电压IOref”。
若从外部设备向控制器100输入作为通用异步收发传输信号的传输信号Tx或读取时钟，则与非门122a的输出根据通过或门121a传递的读取时钟或对应于与传输信号Tx 相对应的脉冲来发生变化。
更加具体地，控制器100利用与非门122a对传输信号Tx或读取时钟的电平转换(从高到低(High to Low)、从低到高(Low to High))进行检测。并且，与非门122a与传 输信号Tx或读取时钟的转换时间点相对应地生成用于上拉输入输出线的脉冲，PMOS 晶体管Mp与与非门122a的输出相对应地进行用于上拉输入输出线的工作。
若输入输出线的电压(上拉信号)通过上述上拉比“5V-Vref”更加上升，则比较器124a的输出从高电平变为低电平，并通过对应的与非门122a的输出来停止上拉。在输 入输出线形成有电压调节器126a，在停止上拉之后，电压调节器126a使输入输出线的 电压电平恢复为“5V-输入输出基准电压(IOref)”。因此，图17的控制器100与作为通 用异步收发传输信号的传输信号Tx信号或读取时钟相对应地可从外部设备通过输入输 出线输出具有“5V-IOref”至“5V-Vref”振幅的三角波形态的脉冲。
在图17的情况下，输入输出线与半导体器件10的2个端子中的施加VF电压(图 17中以VSS表示)的端子相连接，5V的固定电压与连接输入输出线的半导体器件10 的另一端子相连接。
图17的控制器100虽然与图16的电路存在差异，但可通过之前多个实施例的说明来理解写入和读取工作，因而将省略重复说明。并且，与图16相比，当进行读取时，图17的控制器100的输入输出线的信号颠倒，因而需要对从半导体装置10传输的数据进 行颠倒处理。
并且，在图17的实施例中，在半导体装置10中除了相反设置输入输出线的电平之外，剩余结构具有与之前的多个实施例相同的结构及作用，因而将省略对此的重复说明。
图18的实施例为将图16的实施例和图17的实施例的控制器100实现为一个控制器的实施例。图18的实施例需要可选择图16的模式和图17的模式的模式选择开关 Mode-1、Mode-2结构。
其中，可将图16的模式定义为正常模式，并将图17的模式定义为反向模式。
并且，图18的实施例仅例示性示出读取时钟，并仅对与输入输出线的上拉和下拉有关的电路进行简要例示。图18的实施例包括用于转换模式的模式选择开关Mode-1、Mode-2。在图18中，将省略针对图16及图17中所公开的结构要素的附图文字的记载、 结构及作用的说明。
在图18中，若开启模式选择开关(Mode-1)，则控制器100执行正常模式，若开启 模式选择开关(Mode-2)，则控制器100执行反向模式。
如上所述，在以如图18所示的方式构成控制器100的情况下，如图19的(a)部 分所示，在控制器100中，正面(Front Side)的第一电源电压VF和数据与共享一个端 子的半导体装置10相对应地进行工作，或者如图19的(b)部分所示，背面(Back Side) 的第二电源电压VB和数据与共享一个端子的半导体装置10相对应地进行工作。因此， 图18的控制器100能够以变更模式的方式测定多种半导体装置10。
作为参照，图19为例示在半导体装置10的表面具有多个电极(传感器电极)，并 以环状在其周围形成一个端子，在背面具有另一个端子的情况。
如图19的(a)部分所示，在与图16相对应的正常模式下，与写入或读取的数据 相对应地在输入输出线生成具有电压电平变低的振幅的窄脉冲(Pulse)。并且，如图19 的(b)部分所示，在与图17相对应的反向模式下，与写入或读取的数据相对应地在输 入输出线生成具有电压电平变高的振幅的窄脉冲。
当进行读取时，控制器100通过从双采样差动放大器150、150a中感测上述输入输出线的变化来以数据识别，其中追加起始位和停止位来生成接收信号Rx。
通过上述结构，本发明可实现利用具有2个端子的互补金属氧化物半导体器件的具 有2个端子的半导体装置，半导体装置可将一个端子共同使用于数据的通信和电源。因此，半导体装置可执行异步串行通信。即，半导体装置可利用共享的一个端子来执行数 据的写入和读取。
并且，上述半导体装置可具有用于从数据获得电源电压的整流功能。
并且，在本发明中，具有2个端子的半导体装置可产生用于异步串行通信的基准时钟，因而可利用基准时钟来写入数据。
并且，本发明可通过使能量损耗和内部电路的大小最小化来稳定地向外部控制器传 递从半导体装置的内部生成的数据信息。
并且，本发明可实现如下的异步串行通信技术，即，控制器利用短线区间脉冲来传递数据，半导体装置可利用短线区间脉冲来恢复经过传递的数据，因而可利用数据来提 高整流功能的效率，并可改善数据传递过程的错误。
并且，本发明可根据包含于数据的代码信息来判断读取模式和写入模式。
并且，本发明可生成时间，上述时间用于利用数据的传输(Baud)时间间隔来在写入(Write)模式下判断以异步串行方式输入的数据的高低状态。
因此，本发明在数据包含用于表示读取模式的代码的情况下，具有2个端子的半导体装置生成与传输时间间隔相应的时钟信号，并利用时钟信号来从内部数据形成部(包 括至少一个存储器件或传感器件的器件阵列)接收数据，在接收数据之后可恢复为写入 模式。
并且，本发明在读取模式下，以与从外部控制器传递的基准脉冲信号同步的方式生 成半导体装置的输出，并可由外部控制器对半导体装置的输出进行感测并辨别。
并且，在本发明中，当从半导体装置传输数据时，交替进行从数据提供部向输出缓冲器传输数据的工作和从输出缓冲器向外部传输数据的工作，从而可在半导体装置中减小所需的输出缓冲器的尺寸。
并且，本发明根据模式，在半导体装置的2个端子中被选的一个端子共同使用于数据的通信和电源，从而能够以多种方式应用半导体装置。

Claims (25)

1.一种半导体装置，其中，
包括：
基板上的第一端子及第二端子；
包括二极管和第一电容器的整流电路；以及
互补金属氧化物半导体器件，
上述第一端子和上述第二端子中的一个与用于输入输出上述互补金属氧化物半导体器件的数据的接触部相连接，并与上述整流电路相连接，
利用向上述第一电容器充电的电源来进行工作，
上述数据的输入输出使用于在数据转换时间点同步的脉冲信号，以提高供电效率。
2.根据权利要求1所述的半导体装置，其中，
包括利用上述互补金属氧化物半导体器件来形成的传感器件和存储器件中的至少一个的器件阵列形成上述基板上的感测面，
形成有用于处理与上述器件阵列有关的上述数据的电路。
3.根据权利要求1所述的半导体装置，其中，
还包括与上述整流电路的输出相对应的调节器，
上述调节器包括：
上述二极管；
第二电容器；
比较器，用于对预设的基准电压和上述第二电容器的充电量进行比较；以及
晶体管，用于对通过上述比较器的工作来从上述第一电容器向上述第二电容器传递上述数据的工作进行控制。
4.根据权利要求1所述的半导体装置，其中，还包括：
输入输出电路，通过在上述第一端子及上述第二端子中共同使用于数据的通信和电源的一个端子来执行对上述数据的输入输出；以及
互补金属氧化物半导体电路，包括上述互补金属氧化物半导体器件，与上述输入输出电路相连接，以写入上述数据和读取所要输出的数据。
5.根据权利要求1所述的半导体装置，其中，
在上述第一端子及上述第二端子中，一个端子共同使用于数据的通信和电源，并与输入输出线相连接，
向另一个端子施加电压，上述电压用于定义上述输入输出线的电压。
6.一种半导体装置，其中，包括：
输入缓冲器，用于识别脉冲信号，上述脉冲信号与通过一个输入输出线从外部提供的实际信号的转换时间点同步；
脉冲信号恢复电路，用于使经过识别的上述脉冲信号恢复为上述实际信号；
指令解码器，以数据识别经过恢复的信号；
地址提供部，根据上述指令解码器的控制来提供器件阵列的地址；以及
输入输出缓冲器，根据上述指令解码器的控制，对于上述器件阵列的上述地址执行上述数据的输入以及通过上述输入输出线执行上述数据的输出。
7.根据权利要求6所述的半导体装置，其中，还包括模拟数字转换器，在由上述器件阵列提供的上述数据为模拟信号的情况下，上述模拟数字转换器用于使上述模拟信号转换为数字信号。
8.根据权利要求6所述的半导体装置，其中，上述指令解码器利用上述经过恢复的信号来对按不同的半导体装置分配的固有代码进行识别并提供读取指令。
9.根据权利要求6所述的半导体装置，其中，上述地址提供部利用时钟发生器的时钟信号，以与读取模式相对应地依次选择多个传感器或存储器。
10.一种控制器，其中，包括：
电压调节器，用于生成并提供具有2个端子的半导体装置的工作所需的稳定的电压；
指令解码器，通过对外部的传输信号进行解码来生成数据和控制信号；
脉冲信号发生器，用于使上述指令解码器的上述数据转换为脉冲信号；
输出缓冲器，利用上述电压调节器的电压来通过上述一个输入输出线向上述半导体装置输出上述脉冲信号发生器的上述脉冲信号；
输入缓冲器，通过上述一个输入输出线接收从上述半导体装置输入的信号；以及
转换器，用于使上述输入缓冲器的信号转换为能够由外部设备识别的通信规格。
11.一种异步串行通信方法，其中，包括：
利用环形振荡器生成在通过异步串行通信方法传输的第一位和与上述第一位后续的多个数据位中识别上述第一位的脉冲宽度的振荡信号的步骤；
以上述振荡信号的转换时间点为基准来生成捕捉信号的步骤；以及
利用上述捕捉信号的上升沿或下降沿中的一个来捕捉上述数据位的步骤。
12.根据权利要求11所述的异步串行通信方法，其中，
通过上述异步串行通信方法传输的上述第一位为起始位，通过识别上述起始位的区间来生成上述振荡信号，
通过延迟上述捕捉信号的上升沿或下降沿中的一个来确定上述捕捉时间。
13.根据权利要求11所述的异步串行通信方法，其中，
上述振荡信号利用具有与上述起始位的一半相应的区间的上述第一位，
在上述生成捕捉信号的步骤中将上述振荡信号用作上述捕捉信号。
14.根据权利要求11所述的异步串行通信方法，其中，上述生成振荡信号的步骤包括：
通过串联的多个延迟电路来使在上述第一位的开始时间点启用的输入信号从上述第一位的开始时间点至结束时间点向正方向依次延迟的步骤；
在结束上述第一位之后，使上述输入信号被延迟的延迟信号通过多个上述延迟电路向后方向返回的步骤；以及
在从上述第一位的开始时间点至结束时间点形成的前向电路和后向电路经过一次颠倒电路形成循环来引起环形振荡的步骤。
15.一种异步串行通信系统，其中，包括：
控制器，用于控制对于输入输出线的上拉和下拉，在用于控制上述输入输出电压、上述上拉及下拉的基准电压之间进行摆动，向上述输入输出线输出与从外部传输的传输信号的转换时间点相对应的脉冲信号；以及
半导体装置，利用上述脉冲信号来执行内部电源的充电和数据输入。
16.根据权利要求15所述的异步串行通信系统，其中，
上述控制器包括：
脉冲生成部，若输入上述传输信号，则生成与上述传输信号的转换时间点相对应的脉冲；
输入输出电压调节器，用于使上述输入输出线保持上述输入输出电压；以及
控制部，用于使上述输入输出线保持上述输入输出电压，若输入上述传输信号，则在上述传输信号的转换时间点执行对于上述输入输出线的上拉和下拉中的一个，若上述输入输出线的电压达到预设的基准电压，则停止当前执行的上述上拉或上述下拉，
在停止上述上拉和上述下拉之后，上述输入输出线的电压电平恢复为上述输入输出电压，与上述传输信号相对应地向上述输入输出线输出在上述输入输出电压与上述基准电压之间摆动的上述脉冲信号。
17.根据权利要求15所述的异步串行通信系统，其中，为了输入上述数据，上述半导体装置包括：
输入缓冲器，通过将上述脉冲信号与预设的比较电压进行比较来提供与脉冲信号和比较电压之差相对应的信号；
脉冲发生电路，与上述输入缓冲器的输出相对应地输出具有同步的转换时间点的脉冲；以及
计数型触发器，利用上述脉冲来恢复具有与上述传输信号相同的相位的数据。
18.根据权利要求17所述的异步串行通信系统，其中，还包括防错电路，若在上述脉冲发生电路中未发生上述脉冲的区间超过预设的时间或处于通电状态，则上述防错电路重置上述计数型触发器。
19.一种半导体装置，其中，
输入缓冲器，与从外部传输的传输信号的转换时间点相对应地通过输入输出线从控制器接收在预设的第一电压及第二电压之间摆动的脉冲信号，通过将上述脉冲信号与预设的比较电压进行比较来提供与脉冲信号和比较电压之差相对应的信号；
脉冲发生电路，与上述输入缓冲器的输出相对应地输出具有同步的转换时间点的脉冲；以及
计数型触发器，利用上述脉冲来恢复具有与上述传输信号相同的相位的数据。
20.根据权利要求19所述的半导体装置，其中，还包括防错电路，若在上述脉冲发生电路中未发生上述脉冲的区间超过预设的时间或处于通电状态，则上述防错电路重置上述计数型触发器。
21.一种异步串行通信系统，其中，包括：
控制器，具有用于使输入输出线保持输入输出电压的输入输出电压调节器，执行对于上述输入输出电压的上拉和下拉中的一个，若上拉信号或下拉信号到达规定的基准电压，则结束当前执行中的上述上拉或上述下拉，并生成第一恒定脉冲，在上述第一恒定脉冲的启用期间内浮置上述输入输出线，若数据传递到被浮置的上述输入输出线，则通过感测来输出上述数据；以及
半导体装置，若上述输入输出线的上述上拉信号或上述下拉信号到达上述基准电压，则生成第二恒定脉冲，在上述第二恒定脉冲的启用期间内通过上述输入输出线输出被读取的数据。
22.根据权利要求21所述的异步串行通信系统，其中，上述控制器包括：
第一开关，在开始启用上述第一恒定脉冲的时间点开启，用于对上述输入输出线的上述数据进行采样；
第二开关，在结束启用上述第一恒定脉冲的时间点开启，用于对上述输入输出线的上述数据进行采样；以及
双采样差动放大器，作为被读取的上述数据来输出被上述第一开关及第二开关两次采样的多个电压之差。
23.根据权利要求21所述的异步串行通信系统，其中，上述半导体装置包括：
输入缓冲器，用于对与上述输入输出线有关的上述下拉电压或上述上拉电压达到上述基准电压进行检测；
脉冲发生电路，若与上述输入输出线有关的上述下拉电压或上述上拉电压达到上述基准电压，则生成具有恒定宽度的上述启用区间的上述第二恒定脉冲；以及
开关，在上述第二恒定脉冲的启用期间内通过上述输入输出线输出被读取的上述数据。
24.根据权利要求21所述的异步串行通信系统，其中，上述控制器和上述半导体装置通过检测相同电平的上述基准电压来用于控制上述控制器与上述半导体装置之间的同步的输入输出。
25.根据权利要求21所述的异步串行通信系统，其中，在上述输入输出线与电源线之间包括可变电阻，以在上述输入输出线被浮置的情况下，准确感测从上述半导体装置向上述输入输出线传递的上述数据的高电平和低电平。
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