CN102809725A - 一种用于感应电路盘路信号的敏感元装置及其检测方法 - Google Patents

Abstract

本发明涉及一种用于感应电路盘路信号的敏感元装置及其检测方法。主要包含包括壳体，设置在壳体内的计数模块、与计数模块连接的感应模块、与计数模块连接的输入端口和输出模块、以及与感应模块连接的交互控制端口。计数模块主要用来将感应部分的输出波形转换为特征数值，同时输出。交互控制端口是敏感元对电路反应特性的一条联系装置。端口包含输入和输出的外部端口，输入控制敏感元的工作状态,输出则是输出敏感元采集到的特征值。感应模块则是核心部位，使用环形振荡器和延迟器，主要体现在环形电路某一点的输出波形上。本发明无需额外的测试工具便可以方便的得到电路的电气特征，同时使得得到的特征值稳定，无波动，节省了大量的劳力和物力。

Description

一种用于感应电路盘路信号的敏感元装置及其检测方法

技术领域

本发明涉及一种敏感元装置及其检测方法，尤其是涉及一种用于感应电路盘路信号的敏感元装置及其检测方法。

背景技术

为了减少成本，一个IC产业链可能遍布各个国家，加上开发时大量使用开源的IP核（Intellectual Property core）,使得植入硬件木马成为可能。迄今为止，硬件木马可以按照物理特性、激活特性以及行为特性分类，硬件木马的种类繁多使得其检测成为IC电路安全性的热点和难点。目前，检测方法一共存在四种：物理检查，功能测试，内建自测试和旁路分析技术。

其中，旁路分析技术的原理是：由于硬件木马的插入会对电路的旁路信号产生影响，通过采集热量、电磁辐射、功耗、电路延时等信息，通过与无木马的电路进行对比来判断是否有木马。在四种方法中，盘路分析技术检测硬件木马的准确度和范围等综合能力是最优的。

即便如此，其在检测的耗费，包括人力和物力的耗费都是比较高的，受到的环境影响也较大。这是因为，目前的盘路分析技术，是通过利用外部器材，有电压表、示波器等，然后通过这些器件采集盘路信号。这种方法的人为误差大，且耗费较大。

发明内容

本发明主要是解决现有技术所存在的技术问题；提供了一种无需额外的测试工具便可以方便的得到电路的电气特征的一种用于感应电路盘路信号的敏感元装置及其检测方法。

本发明还有一目的是解决现有技术所存在的技术问题；提供了一种整个设计未使用到电路的统一时钟脉冲，使得得到的特征值稳定，无波动的一种用于感应电路盘路信号的敏感元装置及其检测方法。

本发明再有一目的是解决现有技术所存在的技术问题；提供了一种可以通过这种设计原件来进行盘路分析，节省了大量的劳力和物力的一种用于感应电路盘路信号的敏感元装置及其检测方法。

本发明的上述技术问题主要是通过下述技术方案得以解决的：

一种用于感应电路盘路信号的敏感元装置，其特征在于，包括壳体，设置在壳体内的计数模块、与计数模块连接的感应模块、与计数模块连接的输入端口和输出模块、以及与感应模块连接的交互控制端口。

在上述的一种用于感应电路盘路信号的敏感元装置，所述的计数模块包括定时器以及与定时器连接的计数器。

在上述的一种用于感应电路盘路信号的敏感元装置，所述感应模块包括一个环形振荡器以及与环形振荡器连接的延迟器。

在上述的一种用于感应电路盘路信号的敏感元装置，所述交互控制端口采用一个三态门。

一种用于感应电路盘路信号的敏感元装置的检测方法，其特征在于，

步骤1，通过输入端口打开敏感装置的工作状态以及清零流程；

步骤2，感应模块感应电路的盘路信号，生成特征波形；

步骤3，计数模块将步骤2中感应模块将生成的特征波转换为特征值，

步骤4，输出端口输出特征值，对比不同的盘路信号。

在上述的一种用于感应电路盘路信号的敏感元装置的检测方法，其特征在于，所述的步骤2中，感应模块的具体工作方法如下：

环形振荡器用于输出特征数值：所述环形振荡器不断的从0到1再到0的信号变化中产生波形变化的信号，加上非门的物理延迟，则导致产生的信号像系统时钟一样，out端产生波形的频率则为其中Δt为一个环形振荡器的电路延迟；

所述延迟器的用于将感应模块频率低于IC可以承受的最大值，其延时的值为ΔTdelay，其余的总延迟为ΔTall，这样电路产生的频

延迟器的延迟ΔTdelay=n*ΔTall，则

从公式可以看出控制n的值便可以达到降低整体频率的要求,并且

第二功能也是感应部分的核心，则是通过tru端控制其延迟的时长；当tru端的电压不同时，影响到的延迟器的延迟时长也不同，ΔTdelay=f(v),因此

为了使得F受f(v)变化影响比较大，则需要对于很小的ΔV，其Δf(v)，也比较大。

在上述的一种用于感应电路盘路信号的敏感元装置的检测方法，其特征在于，所述计数模块的定时器和计数器受控于输入端口的同一个复位信号，定义Point则是计数器的计数依据端口，即计算在Point端口的信号跳变次数，工作流程如下：

步骤a，复位信号的下降沿，清零操作，对计数部分所有寄存器清空；

步骤b，复位信号的上升沿（用RST↑表示），促使状态机定时器开始定时，计数器开始对point端计数；

步骤c，定时器定时结束，并输出信号给计数器；

步骤d，计数器接收到输出信号，停止计数，并输出目前的数值给输出端口。

因此，本发明具有如下优点：1、无需额外的测试工具便可以方便的得到电路的电气特征；2、整个设计未使用到电路的统一时钟脉冲，使得得到的特征值稳定，无波动；3、可以通过这种设计原件来进行盘路分析，节省了大量的劳力和物力。

附图说明

图1是本发明的整体结构示意图。

图2是图1的工作原理示意图。

图3是本发明中感应模块的结构示意图。

图4是本发明的交互控制端口的结构示意图。

图5是本发明的延迟器的结构示意图。

具体实施方式

下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。

实施例：

下面通过结合附图，对本发明的技术方案作进一步具体的说明。

图1给出了整体设计框架，右边是端口的简短说明，左边的设计图中主要包含了四大部分：计数部分、交互控制部分、端口部分以及感应部分。

图1中，①使能控制端，可以让整个HTD-PUF停止工作并与原电路隔离。②数据输出，此端口为一个向量端口，其位数根据敏感元的特性来决定。③探针端口，与原电路交互端口。

图2TIMER（定时器）和COUNT（计数器）受控于同一个RST（复位信号）。Point则是COUNT的计数依据端口，即计算在Point端口的信号跳变次数。运作过程如下：

1）RST的下降沿（用RST↓表示），清零操作，对计数部分所有寄存器清空。

2）RST的上升沿（用RST↑表示），促使状态机定时器TIMER开始定时，计数器COUNT开始对point端计数。

3）TIMER定时结束，并输出信号Trigger给计数器COUNT。

4）COUNT接收到Trigger信号，停止计数，并输出目前的数值给OUT。

对于COUNT采用寄存器不断增加的传统计数器设计即count=count+1方案，Point是它计数依据，RST↓则对其寄存器清零，当Trigger信号为‘1’时，COUNT则输出目前计数值给OUT；对于TIMER（定时器），采用状态机来设计，输入RST（下降沿）进入开始状态S，此后的每个状态当输入为RST时均回归状态S，S状态输入RST↑（上升沿）则进入状态A，然后自动经过T/2（物理延迟）的时间到达结束状态E，结束状态将会发出Trigger信号。物理延迟的产生通过电路元件产生的，其时间相当短暂。在计数部分最大的亮点则是未用到系统时钟CLK信号。利用我们设计的定时器可以精确地对数据进行捕获操作。因为在后面的操作可以看出。

图3，感应部分使用环形振荡器和延迟器，它对电路电压，环境等因素的敏感度较大，主要体现在环形电路某一点的输出波形上。

环形振荡器不断的从0到1再到0的信号变化中产生波形变化的信号，加上非门的物理延迟，则导致产生的信号像系统时钟一样，out端产生波形的频率则为

其中Δt为一个环形振荡器的电路延迟。环形振荡器起到的是输出特征数值的作用

延迟器的一个功能是保证了感应部分的频率低于IC可以承受的最大值。其延时的值为ΔTdelay，其余的总延迟为ΔTall，这样电路产生的频率（Point处）

延迟器的延迟ΔTdelay=n*ΔTall，则

从公式可以看出控制n的值便可以达到降低整体频率的要求,并且

第二功能也是感应部分的核心，则是通过tru端控制其延迟的时长。当tru端的电压不同时，影响到的延迟器的延迟时长也不同，ΔTdelay=f(v),因此为了使得F受f(v)变化影响比较大，则需要对于很小的ΔV，其Δf(v)，也比较大。在我们的设计中，感应部分使用环形振荡器和延迟器，它对电路电压，环境等因素的敏感度较大，这些都是通过延迟器来感应，最终体现在环形震荡电路某一点的输出波形上。

感应部分的设计亮点主要是使用了延迟器，因为在只使用奇数个非门的情况下其产生的反应频率是很大，而且利用计数器很难准确的计数，因为这是亚稳态。利用延迟期，则消除了这种情况，既保证了电路频率不过高，又能体现出感应部分的反应特性。

图4是一个三态门，是交互控制的核心部位。交互控制部分是敏感元对电路反应特性的一条联系装置，因此对于交互控制的设计既需要保证敏感元的运转不干扰原设计电路，而且还需要可以充分的让敏感元与电路的关键部位相连，这样才能有效的“监视”电路的变化。为此，交互控制的设计主要用到了三态门来达到高祖态的作用，这样在一定的控制下就可以实现与原设计电路的分离。图4是其具体实现，en控制着A和B的关系，en为高电平时A与B连通，此时外界电路的特征就可以通过敏感元来反应，否则B呈高阻态，即A与B隔离从而实现了A端不影响B端所接触的电路。

图5则是延迟器的详细介绍，A与B分别是需要延迟的两个端口，C1，C2以及C3相当于触发器，当其左边的值和右边的值不一样时，则将左边的值传给右边，由于物理器件有延迟，因此造成最后总体的延迟效果；C端通过电路D，会改变延迟路线的延迟大小，D电路的功能则是可以接受C端的输入，但是其输出值总为另一个输入的值，这个电路在功能上，不会使C端起到作用，但是由于电压等电气信号的影响，C端的电压等电气信号的不同，会影响到电路D的延迟大小，最终造成整个电路的延迟改变。

本发明具有的理论意义和实际应用价值：1.在盘路分析方法以及其他的硬件木马检测方法中，本设计可以替代电流表、示波器等器材，很大程度降低了检测成本，同时也节省了一定的人力。2.将盘路信号转换为容易处理的数字信号，这有利于对检测到的数据做之后的处理比如数据挖掘等。

本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

Claims (7)

1.一种用于感应电路盘路信号的敏感元装置，其特征在于，包括壳体，设置在壳体内的计数模块、与计数模块连接的感应模块、与计数模块连接的输入端口和输出模块、以及与感应模块连接的交互控制端口。

2.根据权利要求1所述的一种用于感应电路盘路信号的敏感元装置，其特征在于，所述的计数模块包括定时器以及与定时器连接的计数器。

3.根据权利要求1所述的一种用于感应电路盘路信号的敏感元装置，其特征在于，所述感应模块包括一个环形振荡器以及与环形振荡器连接的延迟器。

4.根据权利要求1所述的一种用于感应电路盘路信号的敏感元装置，其特征在于，所述交互控制端口采用一个三态门。

5.一种权利要求1所述的用于感应电路盘路信号的敏感元装置的检测方法，其特征在于，

步骤1，通过输入端口打开敏感装置的工作状态以及清零流程；

步骤2，感应模块感应电路的盘路信号，生成特征波形；

步骤3，计数模块将步骤2中感应模块将生成的特征波转换为特征值，

步骤4，输出端口输出特征值，对比不同的盘路信号。

6.根据权利要求5所述的一种用于感应电路盘路信号的敏感元装置的检测方法，其特征在于，所述的步骤2中，感应模块的具体工作方法如下：

环形振荡器用于输出特征数值：所述环形振荡器不断的从0到1再到0的信号变化中产生波形变化的信号，加上非门的物理延迟，则导致产生的信号像系统时钟一样，out端产生波形的频率则为

其中Δt为一个环形振荡器的电路延迟；

所述延迟器的用于将感应模块频率低于IC可以承受的最大值，其延时的值为ΔTdelay，其余的总延迟为ΔTall，这样电路产生的频延迟器的延迟ΔTdelay=n*ΔTall，则

从公式可以看出控制n的值便可以达到降低整体频率的要求,并且

第二功能也是感应部分的核心，则是通过tru端控制其延迟的时长；当tru端的电压不同时，影响到的延迟器的延迟时长也不同，ΔTdelay=f(v),因此

为了使得F受f(v)变化影响比较大，则需要对于很小的ΔV，其Δf(v)，也比较大。

7.根据权利要求1所述的一种用于感应电路盘路信号的敏感元装置的检测方法，其特征在于，所述计数模块的定时器和计数器受控于输入端口的同一个复位信号，定义Point则是计数器的计数依据端口，即计算在Point端口的信号跳变次数，工作流程如下：

步骤a，复位信号的下降沿，清零操作，对计数部分所有寄存器清空；

步骤b，复位信号的上升沿（用RST↑表示），促使状态机定时器开始定时，计数器开始对point端计数；

步骤c，定时器定时结束，并输出信号给计数器；

步骤d，计数器接收到输出信号，停止计数，并输出目前的数值给输出端口。

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