WO2017039203A1 - 비동기 시리얼 통신을 위한 반도체 장치 및 컨트롤러와 비동기 시리얼 통신 방법 및 시스템 - Google Patents

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Definitions

  • the present invention relates to asynchronous serial communication, and more particularly, to a semiconductor device for asynchronous serial communication, and an asynchronous serial communication method and system for performing asynchronous serial communication for writing and reading data.
  • the semiconductor device may be manufactured by applying various semiconductor technologies depending on the use.
  • semiconductor devices such as semiconductor memories and system integrated circuits are manufactured by applying semiconductor technology to satisfy high performance and high integration. In this case, the manufacturing cost of the semiconductor device is high.
  • Semiconductor devices in the field of sensors such as medical disposable sensors and security chips, do not require high performance circuitry, low power consumption, small size, and simple contact with external systems.
  • the price competitiveness of the semiconductor device used as a sensor is important.
  • the semiconductor device used as a sensor has a simple structure, can guarantee a high transmission speed, and needs to have various applications.
  • An object of the present invention is to implement a semiconductor device having two terminals in which one terminal is shared for data communication and power supply.
  • Another object of the present invention is to implement a semiconductor device having a rectifying function for obtaining a power supply voltage from data.
  • Another object of the present invention is to implement a technique capable of writing and reading data through one pin by an asynchronous serial communication method.
  • a technique for transferring the data information generated in the interior of the semiconductor device to an external controller is another object of the present invention.
  • Another object of the present invention is to implement a controller for transferring data using pulses of short intervals and a semiconductor device for normally restoring data transmitted using pulses of short intervals in order to increase the efficiency of the rectification function using data.
  • the purpose of the present invention is to implement an asynchronous serial communication technology that can improve the error of data transfer process.
  • Another object of the present invention is to implement a technique for performing asynchronous serial communication and determining a read mode and a write mode according to code information included in data.
  • Another object of the present invention is to implement a technique for generating a timing for determining a high or low state of data input in an asynchronous serial mode in a write mode using a baud time interval of data.
  • Another object of the present invention is to generate a clock signal corresponding to a baud time interval when the data transmitted from the outside includes a code indicating a read mode, and uses the clock signal to generate an internal data forming unit ( Sensing internal data from a sensor array formed by using a CMOS device and a memory device) and transferring the sensed data to an output buffer to perform data communication with an external controller. After reading all the data, it implements the technique of returning to the write mode.
  • an internal data forming unit Sensing internal data from a sensor array formed by using a CMOS device and a memory device
  • Still another object of the present invention is to generate an output of a semiconductor device having two terminals in synchronization with a reference pulse signal sent from an external controller in read mode, and output the output of the semiconductor device having two terminals to an external controller.
  • the present invention is to implement a technique for performing the alternate operation of transmitting.
  • Still another object of the present invention is to implement a technique in which one terminal selected from two terminals of a semiconductor device is shared for data communication and power supply according to a mode.
  • a semiconductor device of the present invention includes: a first terminal and a second terminal on a substrate; A rectifier circuit comprising a diode and a first capacitor; And a CMOS device, wherein any one of the first terminal and the second terminal is connected to a contact for inputting and outputting data of the CMOS device and simultaneously connected to the rectifier circuit, the power being charged in the first capacitor It is operated using, and the input and output of the data is characterized in that to use a pulse signal synchronized to the data transition time in order to increase the efficiency of power supply.
  • the semiconductor device may be configured such that an element array including at least one sensor element or a memory element corresponds to a sensing surface, and includes a circuit for processing the data generated on the sensing surface.
  • the semiconductor device of the present invention comprises: an input buffer for recognizing a pulse signal synchronized with a transition point of an actual signal provided from the outside through one input / output line; A pulse signal recovery circuit for recovering the recognized pulse signal to the actual signal; A command decoder for recognizing the recovered signal as data; An address providing unit for providing an address to be written in response to a write mode according to the control of the command decoder; And an element array including at least one of a sensor element and a memory element for writing the data to the address.
  • the semiconductor device of the present invention comprises: an input buffer for recognizing a pulse signal provided from the outside through one input / output line; A pulse signal recovery circuit for recovering the recognized pulse signal to an actual signal; A command decoder that recognizes a read mode code of the recovered signal and provides a read command; An address providing unit providing an address to read in response to the read mode; An element array configured to provide the data in response to the read command and the designated address; An analog to digital converter for converting an analog signal output from the device array into a digital signal; A first in first out (FIFO) memory for sequentially storing and outputting data of a predetermined size output from the analog-to-digital converter; And an output buffer for outputting data of the captured memory through the input / output line.
  • FIFO first in first out
  • the controller of the present invention comprises: a voltage regulator for generating and providing a voltage for operation of a semiconductor device having two terminals; A command decoder for providing data corresponding to an external transmission signal; A baud rate generator for generating capture timing of data provided by the semiconductor device having the two pins; A pulse signal generator for providing a pulse signal for loading the data of the command decoder in accordance with the capture timing on one input / output line; An output buffer configured to output the pulse signal of the pulse signal generator to the semiconductor device through the one input / output line using the voltage of the voltage regulator; An input buffer configured to receive a signal input from the semiconductor device through the one input / output line; And a converter for changing the signal of the input buffer into a data format that can be recognized by an external device.
  • an oscillation signal that recognizes a pulse width of the first bit among a plurality of data bits subsequent to the first bit and the first bit transmitted by the asynchronous serial communication method using a ring oscillator. Generating a; Generating a capture signal based on a transition time of the oscillation signal; And capturing the data bits using either the rising edge or the falling edge of the capture signal.
  • An asynchronous serial communication system of the present invention comprises: a controller having a first output buffer and a first input buffer sharing one input / output line; And a semiconductor device having a second output buffer and a second input buffer sharing the one input / output line, the semiconductor device including a capacitor charging power and a diode transferring data of the input / output line to the capacitor.
  • the first output buffer remains on and the second output buffer remains off, and the data is transferred to the capacitor through the diode while The first output buffer is transferred to a second input buffer, and when the data is read from the semiconductor device to the controller, the first output buffer is turned off while the second output buffer is turned on.
  • the asynchronous serial communication system of the present invention controls the pull-up and pull-down of the input and output lines, the transition of the transmission signal transmitted from the outside while swinging between the input and output reference voltage for controlling the pull-up and the reference voltage for controlling the pull-down
  • a controller for outputting a pulse signal corresponding to a viewpoint to the input / output line;
  • a semiconductor device configured to perform a charge and write mode using a signal of the input / output line including the pulse signal.
  • the controller of the present invention includes a pulse generator for generating a pulse corresponding to a transition time of the transmission signal when a transmission signal is input from the outside; An input / output voltage regulator for holding the pull-up such that an input / output line maintains a preset input / output reference voltage; And a pull-down controller configured to pull down the input / output line in response to a pulse signal of the pulse generator, wherein the pull-down stops when the voltage of the input / output line reaches a preset reference voltage. The voltage level of the line is returned by the pull-up and outputs the pulse signal swinging by the pull-up and the pull-down to the input / output line in response to the transmission signal.
  • the semiconductor device of the present invention receives a pulse signal swinging between first and second voltages set in advance corresponding to a transition time of a transmission signal transmitted from the outside from a controller through an input / output line, and compares the pulse signal with a preset comparison.
  • An input buffer for providing a signal corresponding to the difference between the pulse signal and the comparison voltage in comparison with the voltage;
  • a pulse generation circuit for outputting a pulse having a transition point synchronized with the output of the input buffer;
  • a toggle flip-flop for restoring data having the same phase as the transmission signal by using the pulse.
  • the controller of the present invention includes an input / output voltage regulator for holding a pull-up such that the input / output line maintains the input / output reference voltage or more;
  • a pull-down control unit configured to perform the pull-down of the input-output line in response to a read command and to terminate the pull-down when the pull-down signal of the input-output line reaches a preset reference voltage;
  • a pulse generation circuit configured to generate a constant pulse having an enable period having a predetermined width when the pull-down signal of the input / output line reaches the reference voltage;
  • a first transistor configured to disconnect the connection between the input / output line and the input / output voltage regulator and to float the input / output line during the enable period of the constant pulse. It is characterized by outputting the sensing.
  • the asynchronous serial communication system of the present invention controls pull-up and pull-down of an input / output line, swings between an input-output reference voltage for controlling the pull-up and a reference voltage for controlling the pull-down, and transmits a transmission signal or lead transmitted from the outside.
  • a controller configured to float the input / output line during the enable period of the first constant pulse, and to sense and output the data when data is transmitted to the floated input / output line; And a charging and a writing mode using the pulse signal, generating a second constant pulse when the pull-down signal of the input / output line reaches the reference voltage in response to the read command, and generating the read data.
  • a semiconductor device configured to output through the input / output line during the enable period of the constant pulse.
  • Another implementation of the asynchronous serial communication system of the present invention controls the pull-up and pull-down of the input and output lines, swinging between the reference voltage for controlling the pull-up and the input and output reference voltage for controlling the pull-down and transmitting from the outside
  • Outputs a pulse signal corresponding to the transition time of the transmitted signal or read command to the input / output line, performs the pull-up in response to the read command, and when the pull-up signal of the input / output line reaches the reference voltage
  • a controller configured to generate a stunt pulse and end the pull-up, plot the input / output line during an enable period of the first constant pulse, and sense and output the data when data is transmitted to the floated input / output line; And a charging and a writing mode using the pulse signal, generating a second constant pulse when the pull-up signal of the input / output line reaches the reference voltage in response to the read command, and generating the read data.
  • a semiconductor device configured to output through the input / output line during the enable period of the constant
  • the controller of the present invention includes: a first mode switch turned on in response to the first switching mode; And a second mode switch turning on in response to the second switching mode; Controlling pull-up and pull-down of the input / output line in response to the turn-on of the first mode switch, and swinging between a first input-output reference voltage for controlling the pull-up and a first reference voltage for controlling the pull-down and transmitted from the outside; Outputs a first pulse signal corresponding to a first transmission signal or a transition point of a read command to the input / output line, performs the pulldown in response to the read command, and when the pull-down signal of the input / output line reaches the first reference voltage Generating a constant pulse, plotting the input / output line during the enable period of the constant pulse, and sensing and outputting the data when data is transferred to the floated input / output line; In response to the turn-on of the second mode switch, the pull-up and the pull-down of the input / output line are controlled, and a swing
  • An oscillator for generating an oscillation signal for recognizing data transmitted by the asynchronous serial communication method of the present invention is characterized in that the first bit of one bit transmitted by the asynchronous serial communication method and a plurality of data bits subsequent to the one bit.
  • a plurality of delay circuits connected in series wherein the delay circuit comprises: a delay line and a first traveling switch configured to advance the delay signal in a forward direction along a forward line; A second traveling switch for returning the delay signal in a backward direction along a backward line; A pass switch transferring the delay signal from the forward line to the backward line; And a set state is determined in response to a signal corresponding to the pulse width of the first bit and the delay signal, and controls swinging of the first and second traveling switches and the pass switch with outputs corresponding to the set state.
  • a latch wherein the delay signal progresses in a forward direction through the delay line of the one or more delay circuits and the first forward switch after the start point of the first bit, and at the end point of the first bit.
  • the delay signal is transmitted to the backward line through the pass switch of the specific delay circuit, and the delay signal transmitted to the backward line is returned to the NOR gate through the second traveling switch of the delay circuits.
  • the NOR gate generates an oscillation signal by inverting the signal in response to the return of the delay signal. It shall be.
  • the present invention can implement a semiconductor device having two terminals, and the semiconductor device can share one terminal for communication and power of data. Therefore, the semiconductor device can perform asynchronous serial communication. That is, the semiconductor device may write and read data using one shared terminal.
  • the semiconductor device may have a rectifying function for obtaining a power supply voltage from data.
  • a semiconductor device having two terminals may generate a reference clock for asynchronous serial communication, thereby implementing writing of data using the reference clock.
  • the present invention can stably transfer data information generated inside the semiconductor device to an external controller by minimizing energy loss and size of the internal circuit.
  • the present invention can transmit data using the pulse of the short interval
  • the controller can restore the data transmitted using the pulse of the short interval, it is possible to increase the efficiency of the rectification function using the data
  • Asynchronous serial communication technology can be implemented to improve the error of data transfer process.
  • the present invention may determine the read mode and the write mode according to code information included in the data.
  • the present invention may generate timing for determining a high or low state of data input in an asynchronous serial mode in a write mode using a data transmission time interval.
  • a semiconductor device when the data includes a code indicating a read mode, a semiconductor device having two terminals generates a clock signal corresponding to a transmission time interval and forms internal data using the clock signal.
  • Data may be received from the unit (element array including at least one memory element or sensor element), and the data may be returned to the write mode after receiving the data.
  • the present invention may generate an output of the semiconductor device in synchronization with a reference pulse signal sent from an external controller, and sense and determine the output of the semiconductor device by an external controller.
  • the present invention alternately transfers data from the data provider to the output buffer and transfers data from the output buffer to the outside, thereby reducing the size of the output buffer required by the semiconductor device. Can be.
  • one terminal selected from two terminals of the semiconductor device may be shared for data communication and a power supply according to a mode, thereby enabling various applications of the semiconductor device.
  • FIG. 1 is a perspective view showing an embodiment of a semiconductor device of the present invention.
  • FIG. 2 is a schematic diagram illustrating a cross section and a planar structure of the semiconductor device of FIG. 1.
  • FIG. 2 is a schematic diagram illustrating a cross section and a planar structure of the semiconductor device of FIG. 1.
  • FIG. 3 is a block diagram showing an embodiment of a semiconductor device of the present invention.
  • FIG. 4 is a view for explaining the action of the CNT resistance in the embodiment of the semiconductor device of the present invention.
  • FIG. 5 is a block diagram illustrating an embodiment of an asynchronous serial communication system of the present invention.
  • FIG. 6 is a waveform diagram illustrating a data reception method using a fixed delay.
  • FIG. 7 is a block diagram illustrating an oscillator for applying a variable delay.
  • FIG. 8 is a detailed circuit diagram illustrating the delay circuit of FIG. 7.
  • FIG. 9 is a timing chart illustrating a method of measuring a pulse width of a start bit to create timing for data recognition.
  • FIG. 10 is a timing chart illustrating a method of making timing for data recognition by varying a pulse width of a row section of a start bit.
  • FIG. 11 is a diagram for explaining a write and read operation between a controller and a semiconductor device
  • FIG. 12 is a circuit diagram for describing communication between a controller and a semiconductor device during a write operation.
  • FIG. 13 is a circuit diagram of applying an error prevention circuit to the circuit of FIG. 12.
  • FIG. 14 is a circuit diagram for describing communication between a controller and a semiconductor device during read.
  • 15 is a waveform diagram illustrating a protocol for a transmission signal, a read clock, and a mode signal.
  • FIG. 16 is a circuit diagram for describing communication between a controller and a semiconductor device at the time of writing and reading.
  • 17 is a circuit diagram for explaining another embodiment of the present invention.
  • FIG. 18 is a circuit diagram illustrating an example in which a polarity of a driving voltage of an input / output line of an controller of the present invention can be selected.
  • 19 is a diagram illustrating a configuration for each mode when the polarity of the driving voltage of the input / output line (I / O Line) of the controller of the present invention is changed.
  • the present invention discloses a semiconductor device having two terminals.
  • the semiconductor device may refer to any chip manufactured by semiconductor technology that can be implemented at low price, such as security chips, medical disposable sensors, environmental sensors, small precision industrial sensors, and the like.
  • a first terminal 12 and a sensing surface 14 for a first power supply voltage VF are formed on a front side, and a back side is provided.
  • the second terminal 16 for the second power supply voltage VB is formed.
  • the first terminal 12 for the first power supply voltage VF may be formed in various patterns, such as a metal pattern or a metal pad, and the second terminal 16 for the second power supply voltage VB may be formed.
  • it may be formed of a metal plate.
  • the semiconductor device 10 includes a substrate 18 between a front side on which the first terminal 12 and the sensing surface 14 are formed and a back side on which the second terminal 16 is formed, and the substrate 18 is formed of P. It may be formed of a type semiconductor substrate (P-substrate). On the substrate 18, various circuits for processing the sensing surface 14 and data (lead and write) are formed by semiconductor technology.
  • the semiconductor device 10 exemplifies that the first terminal 12 and the second terminal 16 are formed on different surfaces of the substrate 18, the semiconductor device 10 may be formed on the same surface of the substrate 18 without being limited thereto.
  • the sensing surface 14 may also be formed on one surface of the substrate 18 alone.
  • Deep N-wells are formed in the substrate 18, and N-wells and P-wells are formed in the deep N-wells.
  • P + junctions and N + junctions for forming sources and drains are formed in the N wells and P wells, and patterns P_gate and N_gates for forming gates are formed.
  • all CMOS devices in a semiconductor device are formed in N wells and P wells formed in deep N wells, and FIG. 2 shows one CMOS device for convenience.
  • a P well may be formed in a region separated from the deep N well of the substrate 18, and a P + junction connected to an input / output (I / O) circuit may be formed in the P well.
  • the P well is for widening the contact surface with the P type substrate. Therefore, even if only the P + junction is formed without the P well, the P + junction has the same characteristic as that of the input / output (I / O) circuit.
  • the CMOS device may be formed by the deep N-well structure as described above, and the ground And a terminal to which the voltage VSS is applied and a terminal to which the data input / output voltage VIO is applied.
  • FIG. 2 illustrates a metal layer forming first and second terminals 12 to which the first power supply voltage VF is applied and second terminals 16 to which the second power supply voltage VB is applied to both surfaces of the substrate 18. This illustrates that formed.
  • a PN diode is formed between the P-type substrate and the deep N well.
  • the data input / output voltage applied to the substrate 18 is represented by VIO, and the operating voltage acting on the CMOS device is represented by VDD.
  • the signal of the second terminal 16 on the back side is connected to the internal power supply of the CMOS device through the PN junction formed by the substrate 18 and the deep N well. It may be delivered to the corresponding VDD node, and the PN junction is blocked when the data input / output voltage VIO is negative.
  • Capacitance exists between an operating voltage VDD node corresponding to an internal power supply and a ground voltage VSS node corresponding to a first terminal, and the rectifying function may be performed by the capacitance.
  • the CMOS device is used for input / output (I / O) of data and at the same time, corresponds to a first terminal for applying a contact and ground voltage VSS corresponding to a second terminal for generating an internal power supply voltage VDD. Has a contact.
  • a contact for applying a ground voltage (VSS) forms a first terminal, a contact for input / output (I / O) of data, and a rectifier circuit having a PN diode and a capacitor.
  • VSS ground voltage
  • I / O input / output
  • the CMOS device of the present invention has a structure of two terminals for power supply voltages VB and VF, similar to a resistor or a diode which is a normal two terminal device. Therefore, providing a pull-down signal to a VB terminal to which a contact for input / output is connected and a pull-up signal to a VF terminal to which a ground voltage is applied have the same operation from the standpoint of a CMOS device.
  • the CMOS device of the present invention can be implemented in two different ways of applying an external signal to cause the same operation.
  • the semiconductor device of the present invention which is composed of a CMOS element having the above-described configuration, may have two terminals, one of which may have a configuration in which data is shared for communication and power supply.
  • the semiconductor device of the present invention may have a rectifying function for obtaining a power supply voltage from data.
  • FIG. 3 may be schematically illustrated in FIG. 3, and the semiconductor device 10 may secure power from data and perform data communication by using the configuration of FIG. 3.
  • FIG. 3 illustrates a structure in which the voltage regulator using the PMOS transistor M is added to improve the variability of the operating voltage VDD voltage in the structure of FIG. 2.
  • systems that do not require the correct supply voltage can operate by directly using the operating voltage VDD without a voltage regulator.
  • the semiconductor device 10 of FIG. 3 includes an input / output circuit 20, a CMOS circuit 22 implemented as an element array of CMOS elements, capacitors Cp and Cps, a comparator 24 for controlling charging of a power source, and charging.
  • PMOS transistor (M) and rectifying diode (D) for regulation.
  • the diode D is formed by the deep N well when the first terminal 12 and the second terminal 16 are formed on different surfaces of the substrate 18.
  • the second power supply voltage VB indicates a voltage applied to the second terminal 16 shared with the data input / output terminal among the first terminal 12 and the second terminal 16.
  • the semiconductor device 10 may perform charging and writing of data.
  • the diode D and the capacitor Cps constitute a rectifier circuit.
  • the PMOS transistor M, the comparator 24, and the capacitor Cp constitute a regulator, and the rectifier circuit and the regulator control charging using data.
  • the data is rectified by the diode D and the capacitor Cps and then transferred to the capacitor Cp through the PMOS transistor M, and the capacitor Cp is charged by the potential of the rectified data.
  • the regulator controls the transfer of data to the capacitor Cp for charging by the operation of the comparator 24 comparing the charging amount of the capacitor Cp with a preset reference voltage Vint_ref.
  • the output of the rectifier circuit made of the diode D and the capacitor Cps without the regulator may be used directly.
  • the capacitors Cp and Cps are used for a power source and can perform charging using the output of the diode D.
  • data transferred through the second power supply voltage VB is input to the input / output circuit 20. If the semiconductor device 10 is in the read mode, the data provided from the input / output circuit 20 may be output through the second terminal for applying the second power voltage VB.
  • the input / output circuit 20 includes buffers for inputting and outputting data, respectively, which will be described later.
  • the CMOS circuit 22 performs an operation of reading input data and reading data to be output.
  • the CMOS circuit 22 interfaces with the input / output circuit 20 to write and read data.
  • the CMOS circuit 22 may secure electrical characteristics of the object to be sensed through the sensing surface 14.
  • the CMOS circuit 22 may be represented by an element array including at least one of a sensor element and a memory element formed using the CMOS element.
  • the sensor element and the memory element mean the minimum sensor unit and the minimum memory unit using the CMOS element.
  • An array of sensor elements may be referred to as a sensor array, and an array of memory elements may include a memory array.
  • the element array may be expressed as either a sensor array or a memory array.
  • CNTs Carbon Nano-Tubes
  • FIG. 4 a case in which 16 electrodes are included in each unit array of the sensing surface 16 and a CMOS device is configured to correspond to each electrode is illustrated.
  • the electrodes corresponding to the remaining CMOS devices are automatically connected to the ground voltage to provide a surrounding CNT resistance.
  • the semiconductor device of the present invention can sense the electrical characteristics of the object to be sensed by the action of the CNT resistance as shown in FIG. 4.
  • the serial communication method is to transmit several data sequentially through one line.
  • Asynchronous serial communication without an external clock signal separates data into n binary data bits and transmits them one bit at a time to the communication line.
  • the receiving side must assemble the bits received through the communication line and restore the data. At this time, a start bit and a stop bit may be used to identify one data range.
  • the transmitting end transmits the data bits after transmitting the start bits.
  • the data may include seven or eight data bits within one data range.
  • the transmitting side and the receiving side need to match the baud rate, which is the transmission rate of the data bits.
  • Conventional UART (Universal Asynchronous Receiver & Transmitter) technology is asynchronous serial communication technology with high and low values set to 0 to 5V.
  • the present invention implements a semiconductor device having two terminals, and one terminal of the semiconductor device is shared for data communication and power supply.
  • the shared terminal of the semiconductor device of the present invention is used to secure power while being used for input and output of data.
  • the data input through the shared terminal of the semiconductor device may be used as the power supply voltage by rectification and charging by capacitance when passing through the PN junction diode or the MOS diode.
  • the input data needs to have a larger size of the high section than the low section.
  • the present invention generates a pulse having a short row period at the time of transition of data from which the external actual data input goes from low to high or from high to low while keeping the data input / output signal VIO high,
  • a pulse transmission method is used, which is carried on a signal VIO, and restores the transmitted pulse signal to an external actual data input signal using a toggle flip-flop in a semiconductor device.
  • the power supply voltage can be stably maintained by the rectifying function even when the potential of the data is changed according to the change of the data value by the pulse method.
  • the asynchronous serial communication system of the present invention uses a semiconductor device having only two terminals, and outputs from the semiconductor device through an operation of giving a command to one or more semiconductor devices using one controller (write operation) and one communication line.
  • Disclosed is a communication method for performing an operation (lead operation) of sequentially receiving data.
  • the semiconductor device having two terminals of VF and VB of the present invention has a structure in which the ground voltage VSS is fixed to the VF terminal and the pulse data having a short low period is applied to the VB terminal or the operating voltage VIO is fixed to the VB terminal. In this case, the pulse data having the short high section of the opposite polarity is applied to the VSS terminal, thereby ultimately causing the same operation.
  • the system of the present invention adopts an asynchronous serial communication technique for communicating through one communication line and a pulse transmission technique for efficiently rectifying data and converting it into a power source.
  • the system of the present invention employs a technique of checking and using a transmission time interval in order to distinguish data that changes in time in the semiconductor device on the receiving side.
  • FIG. 1 An embodiment of the asynchronous serial communication system of the present invention employing the above technique is illustrated in FIG.
  • the controller 100 may be implemented as a chip and mounted on the control module 11.
  • the control module 11 may include a controller 100 and a signal converter 116, and the signal converter 116. Performs signal conversion for interfacing with an external device such as a personal computer (PC).
  • PC personal computer
  • one terminal may be defined as a terminal connected to an I / O line used as a communication line, and the other terminal. May be defined as a terminal connected to a power line for applying a voltage for defining a voltage of an I / O line.
  • the semiconductor device 10 includes an input buffer 30, a pulse signal restore circuit 32, and a command decorator 34 to receive data.
  • the semiconductor device 10 includes a first in first out (FIFO) memory 42 and an output buffer 40 for storing data to be output according to a predetermined protocol.
  • FIFO first in first out
  • the semiconductor device 10 may include a circuit (clock generator 36) for making a clock of a fixed frequency internally to match a baud rate with an external controller 100, and optionally a start bit ( And a circuit for measuring the edge of the start bit to determine the capture timing of the serial data.
  • a circuit for making a clock of a fixed frequency internally to match a baud rate with an external controller 100, and optionally a start bit ( And a circuit for measuring the edge of the start bit to determine the capture timing of the serial data.
  • the sensor array 52 of FIG. 5 corresponds to the CMOS circuit 22 of FIG. 3 and corresponds to an element array including sensor elements.
  • FIG. 5 shows elements for receiving and outputting data and the elements for charging shown in FIG. 3 are not shown.
  • the semiconductor device 10 is initialized to have a write mode in a default state.
  • the semiconductor device 10 recognizes the pulse signal in the input buffer 30, restores the recognized pulse signal to the actual signal in the pulse signal recovery circuit 32, and restores the restored signal. Is recognized as data using the command decoder 34.
  • the semiconductor device 10 recognizes the write mode by the command decoder 34, provides an address to be written by the address providing unit 50 corresponding to the write mode, and data corresponding to the address is provided to the sensor array 52. Is provided.
  • the data recognized by the command decoder 34 is written to the sensor array 52 of the address provided by the address providing unit 50.
  • the pulse signal recovery circuit 32 recovers the signal by the clock signal provided from the clock generator 36, and the clock generator 36 detects the start bit as described later with reference to FIGS. 9 and 10. It is possible to provide a clock signal of a fixed frequency.
  • the semiconductor device 10 starts a read operation corresponding to one of the command codes, that is, the read mode code.
  • the semiconductor device 10 When the read mode code and the clock signal are input from the controller 100, the semiconductor device 10 outputs data at a designated address of the sensor array 52.
  • the command decoder 34 recognizes the read mode code restored by the pulse signal recovery circuit 32 and provides a read command, and the address providing unit 50 provides an address to read in response to the read mode.
  • the clock signal of the clock generator 36 is used to sequentially synchronize a plurality of data of an address provided by the address provider 50, and the semiconductor device 10 automatically outputs all data of a predetermined length. Return to write mode and wait for the next command input.
  • the read mode code may include a unique code assigned to each semiconductor device 10. In this case, only the semiconductor device 10 corresponding to the unique code for identifying the semiconductor device 10 may perform a read operation.
  • the analog signal output from the sensor array 52 inside the semiconductor device 10 is converted into a digital signal through the analog-to-digital converter 54, and the digital signal is output after passing through the pippo memory 42.
  • the buffer 40 is transferred to an I / O line.
  • the controller 100 receives data transmitted through an I / O line by a protocol promised in advance.
  • the semiconductor device 10 uses the bago memory 42 to output data in a size defined by a promised protocol.
  • the cover memory 42 repeats the operation of sequentially storing and outputting data of a predetermined size until the mode data is output.
  • the controller 100 generates a signal to be transmitted through one I / O line as a protocol that the semiconductor device 10 having two pins can receive, and the semiconductor device 10 having two terminals is provided. Receives a signal transmitted through one input / output line (I / O line) by a specified protocol.
  • the controller 100 is interfaced with the signal converter 116 to receive the transmission signal Tx, the clock signal CLK and to transmit the reception signal Rx.
  • the controller 100 receives a voltage regulator 102 for generating a stable voltage for operation of the semiconductor device 10 having two terminals, a command decoder for receiving a transmission signal Tx and providing a command (data). 104, a baud rate generator 106 for generating capture timing of data provided by the two-pin semiconductor device 10 needs to be included.
  • the controller 100 outputs a voltage to the pulse signal generator 108 for loading a signal on one I / O line and an input buffer 110 for receiving a signal input from the outside without error. ) And an output buffer 112 are required.
  • the signal input from the semiconductor device 10 to the controller 100 is a signal of a relatively low level.
  • the controller 100 needs a sensor having an amplifier to receive a low level signal, and before transmitting the signal sensed by the sensor to an external device such as a personal computer (PC), Logic circuitry is needed to add a start bit, stop bit, etc. to match the UART.
  • PC personal computer
  • the controller 100 includes a converter 114 for transmitting data to an external device such as a personal computer (PC), which converts the sensing signal to match the sensor and transmission protocol with the above-described amplifier.
  • PC personal computer
  • the logic circuit described above may be included.
  • the controller 100 corresponds to a voltage regulator 102 that generates and provides a stable voltage necessary for the operation of the semiconductor device 10 having two terminals, corresponding to an external transmission signal.
  • a command decoder 104 for providing data, a baud rate generator 106 for generating capture timing of data provided from a semiconductor device 10 having two terminals, and one input / output line The signal of the pulse signal generator 108 using the voltage of the voltage regulator 102 and the pulse signal generator 108 that provides a signal for loading the data of the command decoder 104 on the I / O line according to the timing of capture.
  • An input buffer 110, and an input buffer 1 And a converter 114 for transmitting the signal of 0) to the external device.
  • the transmission ratio generator 106 and the converter 114 included in the controller 100 may be configured externally as additional components.
  • FIG. 6 illustrates a data stream for describing a sequential data reception method through UART communication.
  • FIG. 6 illustrates that start bits and stop bits are added before and after data for asynchronous serial communication.
  • the data remains at a high level in the standby state.
  • the data is exemplarily 1.5 and 2.5 based on the start timing of the Start bit, which transitions from the high level to the low level.
  • the timing may be sequentially recognized at a timing having a delay value such as.
  • a delay value may be applied to a timing of recognizing data, and a delay value D of 1 corresponds to one period of the start bit. Therefore, the timing of recognizing the data when the delay value is 1.5 corresponds to one period and a half of the start bit has elapsed from the start timing of the start bit, and the timing of recognizing data when the delay value is 2.5 is the start of the start bit. This corresponds to two and a half cycles of the start bit from timing.
  • the transmitting chip when it is configured to recognize data using a delay circuit, there is a problem that the transmitting chip must know the fixed delay value of the receiving chip, and a baud rate corresponding to the delay value must be set in the transmitting chip. have.
  • the delay value of the delay circuit may vary according to conditions such as a process condition or a temperature environment for manufacturing a chip. Therefore, there is a problem in recognizing the data transmitted by the asynchronous serial communication method using the delay circuit.
  • An embodiment of the present invention includes a circuit for measuring a low section in which the start bit is enabled in the signal transmitted from the controller 100 by the semiconductor device 10 to overcome the above problems.
  • a variable transmission delay (Baud Delay) is generated, and a method of sequentially recognizing data using the transmission delay (Baud Delay) is disclosed.
  • data may be recognized using a ring oscillator as shown in FIG. 7, and the ring oscillator of FIG. 7 includes a time point at which the start bit becomes low and a section returned to high. It can be measured.
  • the ring oscillator may be configured in clock generator 36.
  • the ring oscillator includes a plurality of delay circuits (DUCs) 70 and a NOR gate 72, and each delay circuit 70 includes a latch 74 as shown in FIG. 8.
  • the plurality of delay circuits 70 form a chain connected in series
  • the NOR gate 72 has a plurality of delays connected in series with an enable signal EN that transitions from high to low at the start of the start bit. And receive the delay signal returned from the circuit 70 and provide an output to the first delay circuit 70.
  • the enable signal EN remains low after transitioning from high to low.
  • the delay signal refers to a signal transferred between the delay circuits 70.
  • the delay signal returned to the NOR gate 72 is initially maintained low and is converted high when the start bit transitions high. .
  • the ring oscillator includes several delay circuits 70 connected in series and measures the low period of the start bit by maintaining or stopping the delay of the delay signal transmitted between the delay circuits 70 by the output of the latch 74. .
  • the ring oscillator is configured such that a delay signal is returned to the NOR gate 72 from the delay circuit 70 corresponding to the time when the transfer of the delay signal between the delay circuits 70 is stopped by the end of the start bit.
  • each delay circuit 70 is demonstrated.
  • the delay circuit 70 includes a forward line for advancing the delay signal in the forward direction and a backward line for advancing the delay signal in the backward direction.
  • the delay circuit 70 delays the forward switch ST configured to selectively connect the forward line and the backward line, and the forward switch SF configured on the forward line and the forward direction to advance the delay signal in the forward direction. And a forward switch SB configured on the backward line to advance the signal.
  • the delay circuit 70 includes a delay line configured to delay a delay signal on the forward line.
  • the delay circuit 70 includes a forward switch SF and a delay circuit 70 of a next stage.
  • the apparatus may further include a precharge switch SC for precharging the forward line therebetween, and the precharge switch SC may be operated to precharge the forward line when the forward switch SF is turned off.
  • the pass switch ST and the progress switches SF and SB may be configured as transfer gates in which an NMOS transistor and a PMOS transistor are coupled in parallel.
  • the reverse output QB of the latch 74 is applied to the gate of the NMOS transistor, and the positive output Q of the latch 74 is applied to the gate of the PMOS transistor.
  • the forward switches SF and SB the positive output Q of the latch 74 is applied to the gate of the NMOS transistor, and the reverse output QB of the latch 74 is applied to the gate of the PMOS transistor.
  • the precharge switch SC may be configured as an NMOS transistor, and the reverse output QB of the latch 74 is applied to the gate.
  • the delay circuit 70 includes a latch 74 that provides a switching signal for determining a switching state of each of the switches SF, SB, and SC.
  • the latch 74 may be configured as an SR flip flop.
  • the delay circuit 70 includes an AND gate 75 to which a delay signal transmitted through the forward line and a signal in which the start bit is inverted (/ START, hereinafter referred to as reverse start bit) are input.
  • the output is configured to be provided to the latch 74 as a set signal SET.
  • the latch 74 determines the states of the positive output Q and the reverse output QB by the states of the set signal SET and the reset signal RESET.
  • the positive output Q and the reverse output QB of the latch 74 correspond to a switching signal.
  • the latch 74 outputs the positive output Q to the low level and the reverse output QB to the high level when the reset signal RESET is enabled at the high level or the set signal SET is disabled at the low level. do.
  • the latch 74 outputs the positive output Q to the high level when the set signal SET is enabled to the high level while the reset signal RESET is disabled to the low level, and the reverse output QB. Outputs to the low level.
  • the delay circuit 70 is reset, the pass switch ST is opened by the reset of the delay circuit 70, and the progress switches SF and SB are closed.
  • the enable signal EN also transitions from high to low.
  • the reset signal RESET is set to disable.
  • the NOR gate 72 When the enable signal EN transitions to the low level, the NOR gate 72 outputs a high level delay signal to the first delay circuit 70 because the inputs are all set to the low level.
  • the latches 74 of the respective delay circuits 70 are sequentially set by the sequentially transmitted delay signals, and the constant output ( Output Q) at high level.
  • the pass switch ST is closed and the progress switches SF and SB are opened.
  • the delay signal proceeds in the forward direction during the enable period in which the reverse start bit is kept high, and the delay signal is delayed until the start bit transitions from low to high. Delivered through field 70.
  • the pass switch ST of the delay circuit 70 corresponding to the time point at which the start bit ends is opened and the progress switches SF and SB are closed. Therefore, the delay signal no longer proceeds in the forward direction and is transmitted from the forward line to the backward line through the pass switch ST and returned through the backward line.
  • the delay signal travels in the forward direction through the forward lines of the multiple delay circuits 70 overlapped from the start point of the start bit to the end point, and the back of the multiple delay circuits 70 overlapped at the end point.
  • the delay signal is returned to the NOR gate 72 through the word line.
  • the path through which the delay signal is returned can ideally be assumed that no delay time is applied.
  • Delay time at the time of transitioning from low to high (rising time) of the delay line in the delay circuit 70 and rising time to transition from high to low (polishing time point) Assuming that the delay times are equal to, the ring oscillator may generate an oscillation signal having a period corresponding to twice the pulse width of the start bit.
  • a delay line may be configured to have a delay time at a polling time more than a delay time at a rising time.
  • the delay line of the delay circuit is higher to low than the low to high delay for the delay signal so that the delay signal compensates for the delay of the pass switch ST and the delay through the backward line.
  • the delay can be configured to be shorter.
  • the clock duty adjustment is necessary so that the delay obtained by adding up the delays of the forward line and the backward line becomes a delay that actually determines the period of one oscillation signal.
  • the delay line may be designed to include two or more stages of a driving circuit of a CMOS transistor structure in which a PMOS transistor and an NMOS transistor are combined, and a capacitor may be additionally configured at an output terminal of the driving circuit of each stage if necessary.
  • the period of the oscillation signal is determined by the number of steps of the driving circuit and the resistance values present in each step. Therefore, the period of the oscillation signal can be adjusted by varying the resistance value to adjust. Alternatively, the period of the oscillation signal may be determined by adjusting the gate bias voltage applied to each step when used as a resistor using an NMOS transistor or a PMOS transistor. Therefore, the adjustment of the clock duty can also be made by adjusting the resistance value.
  • FIGS. 9 and 10 are waveform diagrams illustrating a method of measuring a pulse width of a start bit and generating a capture signal for data recognition by itself without an external clock signal.
  • the pulse width measurement of the start bit can be performed in the clock generator 36, and the generation of the capture signal and the detection signal described later can be performed in the pulse signal recovery circuit 32.
  • the period of the oscillation signal generated by the start bit of FIG. 9 is twice the transmission size of the start bit as described with reference to FIGS. 7 and 8.
  • a detection circuit is needed that detects transition time points that transition from high to low or low to high of the oscillation signal, and generates detection pulses that are synchronized with the detected time points.
  • a delay circuit for delaying the detection pulse is required so that the detection pulse is located in the middle of the period in which data is transmitted.
  • the above detection circuit and delay circuit may be configured in the pulse signal recovery circuit 32.
  • the controller 100 When the controller 100 is configured to generate a capture signal through a signal processing process as illustrated in FIG. 9, the controller 100 may use a signal protocol transmitted from the outside as it is, so that modification of the signal is unnecessary.
  • the controller 100 may be configured to reduce the interval of the start bit sent to the semiconductor device 10 by half.
  • the controller 100 needs a circuit for reducing the interval of the start bit of the externally received signal in half.
  • the period of the oscillation signal generated by the oscillator becomes equal to the baud size of the start bit.
  • the timing for data recognition can be secured without the need for a delay circuit, and there is no difference in timing due to the clock duty.
  • the controller 100 When generating the oscillation signal as shown in FIG. 10, the controller 100 needs to apply a delay circuit for delaying the detection signal so that the controller 100 may have a timing for detecting a transition or recognizing data as compared with the case of FIG. 9. none.
  • the controller 100 requires a separate signal processing process for adjusting the start bit, and when the delay step is small in the process of measuring the start bit of a short interval, the ring The oscillator may generate a rounding off error.
  • the present invention may select a controller 100 for performing the signal processing process of FIG. 9 or FIG. 10 to determine timing for capturing data at the convenience of the manufacturer.
  • embodiments of the present invention disclose a method for enabling the operation of the semiconductor device 10 with two terminals by efficiently sharing data and power.
  • the semiconductor device 10 having two terminals may be configured to share a power supply with a data line using a rectifying circuit having a diode and a capacitor as shown in FIG. 11.
  • FIG. 11 illustrates that the controller 100 and the semiconductor device 10 transmit data by a tri-state input / output method.
  • FIG. 11A is a circuit diagram illustrating writing data from the controller 100 to the semiconductor device 10
  • FIG. 11B shows data from the semiconductor device 10 to the controller 100. It is a circuit diagram representing what leads.
  • the output buffer 112 of the controller 100 When data is written from the controller 100 to the semiconductor device 10 as shown in FIG. 11A, the output buffer 112 of the controller 100 is always in an on state, and the output buffer of the semiconductor device 10 ( 40) is always off.
  • the signal output from the controller 100 is transmitted to the input buffer 30 of the semiconductor device 10, and at the same time, a high level signal is provided as a power source for providing the operating voltage VDD through the diode D.
  • the operating voltage VDD may be provided by charging the capacitor Cp in the high level section of the signal output from the controller 100.
  • the amount of charge charged in the capacitor Cp of the semiconductor device 10 is operated when the data is kept low or the row period is lengthened by a low frequency operation. May be insufficient to maintain voltage VDD.
  • the signal output from the semiconductor device 10 is based on the amount of charge charged in the capacitor Cp, and thus an operation period when controlling the three-state input / output If the load is large or the load of the I / O line is large, the capability of driving data from the semiconductor device 10 to the controller 100 may be reduced. That is, difficulty in transferring data from the semiconductor device 10 to the controller 100 may occur.
  • the controller 100 transmits a reference signal to the semiconductor device 10 for synchronization and receives the data of the semiconductor device 10.
  • the controller 100 transmits a reference signal to the semiconductor device 10 for synchronization and receives the data of the semiconductor device 10.
  • the output buffer 112 of the 100 is turned off, when the time required for the semiconductor device 10 to receive a reference signal and send data becomes long, a period in which the semiconductor device 10 is not supplied with power increases and operates. It can be difficult to maintain the voltage VDD.
  • the present invention can communicate by generating a pulse signal having a narrow width and a small level displacement at the time when the potential of the I / O line is always kept high and the data transition occurs.
  • the controller 100 and the semiconductor device 10 may have a protocol for stably maintaining the operating voltage VDD and restoring a pulse signal having a narrow width and a small level displacement to data according to the above-described embodiment. Can be configured.
  • the present invention may be configured to reduce the time delay due to synchronization by simultaneously measuring the voltage level of the pulse signal in the controller 100 and the semiconductor device 10 even in the case of a read requiring synchronization.
  • FIG. 12 illustrates a circuit diagram and waveforms related thereto for explaining writing data from the controller 100 to the semiconductor device 10 having two pins.
  • I / O Line an input / output line
  • the controller 100 maintains the pull-up so that the input / output line I / O Line maintains the input / output reference voltage IOref or higher, and when the transmission signal Tx is input, the input / output line I at the transition point of the transmission signal Tx. / O Line), and the pulldown is stopped when the voltage (pulldown signal) of the I / O line reaches the preset reference voltage (Vref), and after the pulldown stops, the I / O line
  • the voltage level of the line is returned by the pull-up and is configured to output a pulse signal swinging by the pull-up and pull-down to the input / output line (I / O line) in response to the transmission signal Tx.
  • the controller 100 includes a pulse generator 120, an input / output voltage regulator 126, and a pull-down controller, and when the transmission signal Tx is input, the pulse generator 120 at the time of transition of the transmission signal
  • the input / output voltage regulator 126 is configured to generate a corresponding pulse
  • the input / output line I / O line is configured to perform a pull-up for maintaining the input / output reference voltage IOref or more
  • the pull-down control unit includes a pulse generator ( The I / O line is pulled down in response to the high level signal of 120. When the voltage (pull down signal) of the I / O line reaches the preset reference voltage Vref, the pull down is performed. Configured to stop.
  • the voltage level of the I / O line is returned by the pull-up, and a pulse signal swinging by the pull-up and pull-down is output to the I / O line in response to the transmission signal Tx. .
  • the pull-down control unit turns on and performs a pull-down by turning on the transistor Mn when a high-level signal is input from the transistor Mn and the pulse generator 130 to pull down the I / O line.
  • the comparator 124 may control the AND gate 122 to stop the pull-down when the voltage of the input / output line I / O line reaches the preset reference voltage Vref by the reference numeral 122 and the pull-down.
  • the semiconductor device 100 performs charging and writing modes using a pulse signal.
  • the semiconductor device 100 corresponds to an output of the input buffer 30 and the input buffer 30 which compares the pulse signal with a preset comparison voltage and provides a signal corresponding to the difference between the pulse signal and the comparison voltage for the write mode.
  • the semiconductor device 100 includes a diode (D) and a diode for receiving a signal including a pulse signal through an input / output line (I / O Line) having first and second pins and connected to one pin for charging. It may include a capacitor (Cp) to charge the signal transmitted by (D) to generate an operating voltage (VDDC).
  • D diode
  • I / O Line input / output line
  • Cp capacitor
  • the controller 100 When the transmission signal Tx, which is a UART signal, is input from the external device by the above-described configuration, the controller 100 generates a pulse by detecting a transition time (High to Low or Low to High) of the transmission signal Tx.
  • the pulse generation corresponding to the transmission signal Tx may be performed by the pulse generator 120, and the pulse generator 120 pulses the result of the combination of the original transmission signal Tx and the predetermined time-delayed transmission signal Tx by an exclusive oral combination. Can be generated.
  • the pulse generated by the pulse generator 120 is provided to the AND gate 122.
  • the AND gate 122 turns on the NMOS transistor Mn, and the transistor is turned on.
  • the input / output line (I / O Line) is pulled down by turning on (MnQc).
  • the pull-down signal When the voltage (I / O) level of the I / O line, i.e., the pull-down signal reaches the reference voltage Vref applied to the comparator 124, pull down of the I / O line is stopped.
  • the voltage I / O of the input / output line I / O line returns to the original high level from the moment when the pull-down is stopped.
  • the input / output voltage regulator 126 performs a regulation operation so that the voltage I / O of the input / output line I / O Line maintains a higher level than the preset input / output reference voltage IOref.
  • the controller 100 repeatedly performs the above operation for each transition time of the transmission signal Tx.
  • the controller 100 may output a triangular wave-shaped pulse signal swinging between the reference voltages IOref and Vref level corresponding to the transmission signal Tx.
  • the level of the reference voltage Vref may be determined between the input / output reference voltage IOref and the ground voltage level, and a predesigned value may be selected according to the manufacturer's intention.
  • the semiconductor device 10 having two pins receives a signal including a triangular wave-shaped pulse signal through an input / output line (I / O line), and operates by rectifying the diode D and the capacitor Cp. Generate the voltage VDD.
  • the signal of the I / O line is always maintained at a high level except for a short section in which a triangular wave exists. Therefore, the semiconductor device 10 can stably maintain the operating voltage VDD, and can generate a high quality operating voltage VDD in which glitch noise is filtered according to the capacitance of the capacitor.
  • a signal transmitted to the semiconductor device 10 through an I / O line is provided to the input buffer 30 in the form of a comparator.
  • the input buffer 30 compares the comparison voltage (the operating voltage VDD or the reference voltage of a level capable of recognizing a triangle-shaped pulse) with the signal of the I / O line, and compares the signal of the I / O line. A signal corresponding to the difference between the signal and the comparison voltage is provided to the pulse generating circuit 130.
  • the comparison voltage the operating voltage VDD or the reference voltage of a level capable of recognizing a triangle-shaped pulse
  • the pulse generating circuit 130 provides the AND gate 132 with a pulse having a transition time synchronized with the output of the input buffer 30.
  • the AND gate 132 transfers the pulse of the pulse generating circuit 130 to the toggle flip-flop 134 in the write mode, and the toggle flip-flop 134 has the same phase as the transmission signal Tx transmitted to the controller 110. Data can be restored.
  • the present invention can be implemented as shown in FIG. Referring to FIG. 13, the exemplary embodiment of the present invention automatically resets the toggle flip-flop 134 when the initial power is turned on and when there is no pulse input for a preset maximum number of bits. By doing so, communication errors caused by the glitch signal can be prevented.
  • the preset maximum number of bits may be exemplified as nine, the maximum number of bits of the reference communication of the UART communication.
  • the clock counter 36 and the end gate 138 may be represented by an error protection circuit.
  • the clock counter 136 performs a counting operation using a clock signal generated therein, counts a preset maximum number of bits, and resets the pulse input (Data_Pulse) output from the AND gate 132 during the counting. When the count for the set maximum number of bits is completed, a high level signal corresponding to the result is provided to the AND gate 138.
  • the AND gate 138 resets the toggle flip-flop 134 when the clock counter 136 counts the maximum number of bits already set in the power-up state.
  • FIG. 14 is a diagram illustrating a circuit and waveforms related thereto for explaining an operation of reading data from the semiconductor device 10 having two pins in the controller 100.
  • FIG. 14 shows an embodiment further comprising a circuit for reads, in contrast to the embodiment of FIGS. 12 and 13.
  • the pulse generating circuits 130 and 140 illustrated in the controller 100 and the semiconductor device 10 may be implemented as a constant pulse generator, and may generate pulses having a constant width and glitch.
  • the noise may prevent one input from being recognized as two or more inputs.
  • the controller 100 and the semiconductor device 10 When a read command is included in the transmission signal Tx transmitted from the outside, the controller 100 and the semiconductor device 10 perform a read, and a predetermined number of read clocks Rclk are activated in the controller 100.
  • the input / output line I / O line may be pulled down when the read clock Rclk changes to a high level in the controller 100.
  • the pull-down of the I / O line may be controlled according to the output state of the comparator 124.
  • the comparator Since the output state of 124 is different, the pulldown to the I / O line is stopped.
  • the pulse generating circuit 140 receiving the output of the comparator 124 generates a pulse having a constant width.
  • the constant width pulse output from the pulse generator circuit 140 turns off the PMOS transistor M2.
  • the turn-off of the PMOS transistor M2 means that the voltage regulator 126 and the I / O line are separated.
  • the input / output line I / O line is in a floating state in which only the termination resistor R exists.
  • the semiconductor device 10 outputs data to the I / O line while the I / O line is floated as described above, the voltage of the I / O line is changed. .
  • the voltage change of the input / output line (I / O line) may be sensed by the double sampling differential amplifier 150 of the controller 100, and a pulse provided from the pulse generating circuit 140 may be sensed. Upon termination, the double sampling differential amplifier 150 latches the sensed signal.
  • the double sampling differential amplifier 150 generates positive and negative voltages at the start and end of the pulse provided from the pulse generator circuit 140 by the sequential switching operations of the switches SW1 and SW2. Sampling to the capacitors of the stages (-) respectively.
  • the double sampling differential amplifier 150 outputs the difference between the voltages sampled twice as the read data Dout.
  • the termination resistor R is preferably calibrated to a value suitable for sensing data output from the semiconductor device 10, and the termination resistor R is calibrated through the input / output line I / O line. Noise inflow can be reduced. That is, the resistance value of the termination resistor R is adjusted to reduce the sampling difference value of the controller 100 when it is biased to the high side, and to increase it when it is biased to the low side, so that the sampling value of high and low is balanced.
  • the semiconductor device 10 changes the output of the input buffer 30.
  • the pulse generating circuit 130 outputs a pulse having a constant width.
  • the input buffer 30 may be configured to determine the output using the same reference voltage Vref as applied to the comparator 124 of the controller 100. On the basis of the point in time at which the output level of the input buffer 30 changes from high to low, the pulse generating circuit 130 outputs a pulse maintaining the high level for a predetermined time.
  • the input / output switch (I / O switch) is turned on while the pulse of the pulse generating circuit 130 is maintained at a high level while the read mode is activated by the output of the AND gate 133. That is, data output through the output buffer 40 in this section may be transferred to the controller 100.
  • the flip-flop 43 configured at the last stage of the target memory 42 is shifted in synchronism with the timing at which the pulse of the pulse generating circuit 130 transitions to the low level, and the flip-flop 43 is shifted by shifting the flip-flop 43.
  • Data output from the final stage of 42 is transmitted to the controller 100 via the output buffer 40 and the I / O switch.
  • the pulse generating circuits 130 and 140 of the controller 100 and the semiconductor device 10 may include a delay unit 142, an end gate 144, an SR flip-flop 146, and a content delay unit ( constant delay 148).
  • the delay unit 142 delays the input signal to a preset value.
  • the AND gate 144 generates a pulse by combining the signal inverting the input of the pulse generator circuits 130 and 140 and the output of the delay unit 142.
  • the SR flip-flop 146 receives the pulse of the AND gate 144 as a set signal, receives the signal of the constant delay unit 148 as a reset signal, is triggered by the set signal, and is delayed by the constant delay unit 148. Output the timed pulse.
  • the constant delay unit 148 provides a signal for resetting the SR flip-flop 146 in response to a change in the output of the SR flip-flop 146 and controls the SR flip-flop 146 to output a pulse of a constant width. do.
  • the delay unit 142 may preferably set a delay to a minimum value so that the AND gate 144 outputs a pulse having a minimum pulse width recognizable by the SR flip-flop 146.
  • the semiconductor device 10 generates a pulse having a predetermined width in the pulse generating circuit 130, such as the controller 100, at the moment when the input / output line I / O line becomes the reference voltage Vref.
  • the input / output switch (I / O switch) is turned on during the high period of the pulse output from the pulse generator circuit 130, and outputs the output data stored in the pipo memory 42 to the input / output line (I / O line).
  • the semiconductor device 10 and the controller 100 generate a pulse having a constant width by using the same reference voltage Vref. Therefore, neglecting the delay on the I / O line has the effect of generating a pulse having a constant width at about the same time.
  • the embodiment of the present invention has an advantageous advantage in terms of power consumption because the swing width is small and the pulse is transmitted in a short time through the input / output line (I / O).
  • the pulse generating circuits 130 and 140 may prevent the pulse signal from being generated more than once for one level transition by a glitch phenomenon by using the minimum delay in the delay unit 142. . It is preferable that the pulses output from the pulse generating circuits 130 and 140 of the controller 100 and the semiconductor device 10 have the same width. If the input / output line (I / O line) has to consider the delay, it may be considered to increase the pulse width of the pulse generating circuit 140 of the controller 100.
  • An embodiment of the present invention may use a transmission signal TX, a read clock Rclk, and a mode signal W / R having a protocol as shown in FIG. 15 to perform read and mode.
  • the transmission signal Tx may include data to be written to the semiconductor device 10, a read command code to control the read mode, and a code to distinguish the semiconductor device 10.
  • the mode signal W / R may have a waveform that maintains a high level by default in the write mode, changes to a low level in the read mode, and returns to the write mode after the read mode ends.
  • the read clock Rclk is alternately formed with intervals for performing periodic sensing and data conversion in response to the read mode. In this manner, when the data is output from the semiconductor device, the present invention generates data. You can reduce the size of the required output buffer by printing directly. In addition, input and output noise may be prevented from entering the noise-sensitive sensing and data conversion section.
  • FIG. 16 illustrates an integrated circuit diagram for performing write and read operations in accordance with the present invention.
  • FIG. 16 is a combination of FIGS. 12 and 14, except that an OR gate 121 for transmitting the transmission signal Tx of FIG. 12 and the read clock Rclk of FIG. 14 is further added.
  • the output of the AND gate 122 changes in response to the pulse corresponding to the read clock Rclk or the transmission signal Tx transmitted through the OR gate 121.
  • the semiconductor device 10 having two terminals may provide a different operation method due to voltage characteristics. This is related to the structural form of a two-terminal CMOS device and how voltages are determined. In other words, the voltage applied to the two-terminal CMOS element is determined by the potential difference between the two terminals. Therefore, when the VF terminal is fixed to the ground voltage VSS and the pull-down pulse is applied to the VB terminal or the input / output is reversed to fix the VB terminal to an external power supply and apply a pull-up signal to the VF terminal, the semiconductor device 10 From the standpoint of)).
  • FIG. 17 illustrates that the level of the input / output line (I / O line) of the controller 100 is reversed. That is, assuming that the external power supply of the controller 10 is 5V, the operation section is defined as “5V-I / O reference voltage”, and the level of the input / output line (I / O Line) is “5V-I / O reference voltage ( IOref) "
  • the NAND gate 122a corresponds to a pulse corresponding to the read clock Rclk or the transmission signal Tx transmitted through the OR gate 121a. The output of is changed.
  • the controller 100 senses a level transition (High to Low, Low to High) of the transmission signal Tx or the read clock Rclk using the NAND gate 122a.
  • the NAND gate 122a generates a pulse for pulling up the I / O line in response to the transition time of the transmission signal Tx or the read clock Rclk, and the PMOS transistor Mp is connected to the NAND gate 122a. In response to the output, an operation for pulling up the I / O line is performed.
  • Tx signal or a read clock Rclk which is a UART signal, from an external device, through the input / output line I / O line, from " 5V-IOref "
  • a pulse in the form of a triangular wave having an amplitude of Vref " can be output.
  • an input / output line (I / O Line) is connected to a terminal to which a VF voltage (represented by VSS in FIG. 17) is applied among two terminals of the semiconductor device 10, and a fixed voltage of 5 V is applied to the input / output line. It is connected to the other terminal of the semiconductor device 10 which is connected to the (I / O line).
  • controller 100 of FIG. 17 is different from the circuit of FIG. 16, since the write and read operations may be understood by the description of the previous embodiments, a redundant description thereof will be omitted. In addition, since the signal of the input / output line I / O line is inverted in comparison with FIG. 16, the controller 100 of FIG. 17 needs to invert and process the data transmitted from the semiconductor device 10.
  • the semiconductor device 10 has the same configuration and operation as the previous embodiments except that the level of the I / O line is reversed. Description is omitted.
  • the embodiment of FIG. 18 implements the controller 100 of the embodiment of FIG. 16 and the embodiment of FIG. 17 as one.
  • the embodiment of FIG. 18 requires configuration of mode selection switches Mode-1 and Mode-2 capable of selecting the mode of FIG. 16 and the mode of FIG. 17.
  • the mode of FIG. 16 may be defined as a normal mode
  • the mode of FIG. 17 may be defined as a reverse mode.
  • FIG. 18 exemplarily shows only the read clock Rclk, and briefly illustrates only circuits related to pull-up and pull-down of I / O lines.
  • the embodiment of FIG. 18 includes mode selection switches Mode-1 and Mode-2 for mode switching.
  • description of the reference numerals, components, and operations of the components disclosed in FIGS. 16 and 17 will be omitted.
  • the controller 100 When the controller 100 is configured as shown in FIG. 18 as described above, the controller 100 has one terminal connected to the first power voltage VF and data of the front side as shown in FIG.
  • the semiconductor device 10 operates in response to the shared semiconductor device 10 or corresponds to the semiconductor device 10 in which data is shared with the second power supply voltage VB of the back side as shown in FIG. 19B. Can be operated. Therefore, the controller 100 of FIG. 18 may measure various semiconductor devices 10 while changing modes.
  • FIG. 19 illustrates a case in which the semiconductor device 10 has a plurality of electrodes (sensor electrodes) on a surface thereof, forms one terminal in a ring shape around the surface thereof, and has other terminals on the back surface thereof.
  • a narrow pulse having an amplitude in which a voltage level decreases in response to data of a light or a read is generated in an input / output line.
  • a narrow pulse having an amplitude at which a voltage level increases in response to data of a light or a read is generated in the input / output line (I / O line).
  • the controller 100 senses the change of the I / O line described above by the double sampling differential amplifiers 150 and 150a as data and reads the start bit and the stop bit. Bit is added to generate the received signal (Rx).
  • the present invention can implement a semiconductor device having two terminals using a CMOS element having two terminals, and the semiconductor device can share one terminal for data communication and power supply. Therefore, the semiconductor device can perform asynchronous serial communication. That is, the semiconductor device may write and read data using one shared terminal.
  • the semiconductor device may have a rectifying function for obtaining a power supply voltage from data.
  • a semiconductor device having two terminals may generate a reference clock for asynchronous serial communication, thereby implementing writing of data using the reference clock.
  • the present invention can stably transfer data information generated inside the semiconductor device to an external controller by minimizing energy loss and size of the internal circuit.
  • the present invention can transmit data using the pulse of the short interval
  • the controller can restore the data transmitted using the pulse of the short interval, it is possible to increase the efficiency of the rectification function using the data
  • Asynchronous serial communication technology can be implemented to improve the error of data transfer process.
  • the present invention may determine the read mode and the write mode according to code information included in the data.
  • the present invention may generate timing for determining a high or low state of data input in an asynchronous serial mode in a write mode using a data transmission time interval.
  • a semiconductor device having two terminals when the data includes a code indicating a read mode, a semiconductor device having two terminals generates a clock signal corresponding to a transmission time interval and forms internal data using the clock signal.
  • Data may be received from the unit (a device array including at least one of a sensor device and a memory device formed using a CMOS device), and may return to the write mode after receiving the data.
  • the present invention generates an output of the internal data forming unit in synchronization with a reference pulse signal sent from an external controller in a read mode, and loads the output on an input / output terminal having one line and senses the result by an external controller. Can be determined.
  • the present invention alternately transfers data from the CMOS circuit to the output buffer and transfers data from the output buffer to the outside when the data is output from the internal data forming unit. Can be reduced.
  • one terminal selected from two terminals of the semiconductor device may be shared for data communication and a power supply according to a mode, thereby enabling various applications of the semiconductor device.

Abstract

본 발명은 비동기 시리얼 통신 시스템 및 방법을 개시하며, 2 개의 단자(Terminal)를 가지며 하나의 단자를 통하여 전송되는 데이터로부터 동작에 필요한 전압을 제공받는 반도체 장치, 2 개의 단자를 갖는 상기 반도체 장치와 비동기 시리얼 통신을 수행하는 컨트롤러, 및 하나의 단자를 통한 데이터의 라이트와 리드를 위하여 상기 반도체 장치와 상기 컨트롤러 간의 비동기 시리얼 통신을 수행하는 시리얼 통신 시스템 및 방법을 포함한다.

Description

비동기 시리얼 통신을 위한 반도체 장치 및 컨트롤러와 비동기 시리얼 통신 방법 및 시스템
본 발명은 비동기 시리얼 통신에 관한 것으로서, 보다 상세하게는 비동기 시리얼 통신을 위한 반도체 장치, 데이터의 라이트와 리드를 위하여 비동기 시리얼 통신을 수행하는 비동기 시리얼 통신 방법 및 시스템을 개시한다.
반도체 소자는 용도에 따라 다양한 반도체 기술을 적용하여 제조될 수 있다.
일례로, 반도체 메모리나 시스템 집적 회로와 같은 반도체 소자는 고성능과 고집적도를 만족하기 위한 반도체 기술을 적용하여 제조된다. 이 경우 반도체 소자의 제조 단가는 높다.
이와 다르게, 반도체 기술에는 목적한 칩을 저렴한 가격으로 구현할 수 있는 분야가 있다. 보안용 칩, 의료용 일회용 센서, 환경용 센서, 소형 정밀 산업용 센서 등이 저렴한 가격으로 구현할 수 있는 반도체 기술에 의하여 제조되는 반도체 장치에 해당된다. 상기한 반도체 기술은 미국 등록특허 US 5,398,326 및 US 6,108,751 등과 같이 예시될 수 있다.
의료용 일회용 센서나 보안용 칩과 같은 센서 분야의 반도체 장치는 회로적으로 고성능이 요구되지 않고, 소비 전력이 낮으며, 사이즈가 적고, 외부 시스템과 간소한 접촉이 요구된다.
상기와 같이 센서로 활용되는 반도체 장치는 가격 경쟁력이 중요하다. 그리고, 센서로 활용되는 반도체 장치는 단순한 구조로 구성되고 양질의 전송 속도를 보장할 수 있으며 다양한 활용성을 가질 필요가 있다.
본 발명의 목적은 하나의 단자가 데이터의 통신과 전원용으로 공유되는 2 개의 단자를 갖는 반도체 장치를 구현함에 있다.
본 발명의 다른 목적은 데이터로부터 전원전압을 얻기 위한 정류 기능을 갖는 반도체 장치를 구현함에 있다.
본 발명의 또다른 목적은 비동기 시리얼 통신 방식에 의하여 하나의 핀을 통한 데이터의 라이트와 리드를 수행할 수 있는 기술을 구현함에 있다.
본 발명의 또다른 목적은 2 개의 핀을 갖는 반도체 장치가 비동기 시리얼 통신을 위한 기준 클럭을 발생하며 기준 클럭을 이용하여 외부의 컨트롤러로부터 제공되는 데이터를 라이트하는 기술을 구현하며, 에너지 손실과 내부 회로의 크기를 최소화하여 반도체 장치의 내부에서 생성된 데이터 정보를 외부의 컨트롤러로 전달하기 위한 기술을 구현함에 있다.
본 발명의 또다른 목적은 데이터를 이용한 정류 기능의 효율을 높이기 위하여 짧은 구간의 펄스를 이용하여 데이터를 전달하는 컨트롤러 및 짧은 구간의 펄스를 이용하여 전달되는 데이터를 정상적으로 복원하는 반도체 장치를 구현하고, 데이터 전달 과정의 오류를 개선할 수 있는 비동기 시리얼 통신 기술을 구현함에 있다.
본 발명의 또다른 목적은 비동기 시리얼 통신을 수행하고, 데이터에 포함된 코드 정보에 따라 리드(Read) 모드와 라이트(Write) 모드를 판단할 수 있는 기술을 구현함에 있다.
본 발명의 또다른 목적은 데이터의 전송(Baud) 시간 간격을 이용하여 라이트(Write) 모드에서 비동기 시리얼 방식으로 입력된 데이터의 하이 또는 로우 상태를 판단하기 위한 타이밍을 생성하는 기술을 구현함에 있다.
본 발명의 또다른 목적은 외부로부터 전송된 데이터에 리드(Read) 모드를 나타내는 코드가 포함된 경우 전송(Baud) 시간 간격에 해당하는 클럭 신호를 생성하고, 클럭 신호를 이용하여 내부 데이터 형성부(CMOS 소자를 이용하여 형성된 센서 소자와 메모리 소자 중 적어도 하나를 포함하는 소자 어레이)로부터 내부 데이터를 센싱하며, 센싱된 데이터를 출력 버퍼로 전달하여 외부 컨트롤러와 데이터 통신을 수행하고, 외부 컨트롤러에 전해지는 모든 데이터를 리드한 후 라이트(Write) 모드로 복귀하는 기술을 구현함에 있다.
본 발명의 또다른 목적은 리드(Read) 모드에서 외부의 컨트롤러에서 보내는 기준 펄스 신호에 동기하여 2 개의 단자를 갖는 반도체 장치의 출력을 생성하고, 2 개의 단자를 갖는 반도체 장치의 출력을 외부의 컨트롤러에서 센싱하고 판별하는 기술을 구현함에 있다.
본 발명의 또다른 목적은 2 개의 단자를 갖는 반도체 장치에서 데이터를 출력할 때 반도체 장치에서 필요한 출력 버퍼의 사이즈를 줄이기 위하여 데이터 형성부에서 출력 버퍼로 데이터를 전송하는 동작과 출력 버퍼에서 외부로 데이터를 전송하는 동작을 번갈아서 수행하는 기술을 구현함에 있다.
본 발명의 또다른 목적은 모드에 따라 반도체 장치의 2 개의 단자 중 선택된 하나의 단자가 데이터의 통신과 전원용으로 공유되는 기술을 구현함에 있다.
본 발명의 반도체 장치는, 기판 상의 제1 단자 및 제2 단자; 다이오드와 제1 캐패시터를 포함하는 정류 회로; 및 CMOS 소자;를 포함하며, 상기 제1 단자와 상기 제2 단자 중 어느 하나가 상기 CMOS 소자의 데이터의 입출력을 위한 컨택과 연결되는 동시에 상기 정류 회로에 연결되며, 상기 제1 캐패시터에 충전되는 전원을 이용하여 동작되고, 상기 데이터의 입출력은 전원공급의 효율을 높이기 위하여 데이터 천이시점에 동기된 펄스 신호를 사용하는 것을 특징한다.
상기 반도체 장치는 센서 소자나 메모리 소자를 적어도 하나 포함하는 소자 어레이가 센싱면에 대응하도록 구성되고, 상기 센싱면에서 발생되는 상기 데이터의 처리를 위한 회로를 포함함이 바람직하다.
본 발명의 반도체 장치는, 하나의 입출력 선을 통하여 외부에서 제공되는 실제 신호의 천이시점에 동기된 펄스 신호를 인지하는 입력 버퍼; 인지된 상기 펄스 신호를 상기 실제 신호로 복원하는 펄스 신호 복원 회로; 복원된 신호를 데이터로 인식하는 명령 디코더; 상기 명령 디코더의 제어에 따른 라이트 모드에 대응하여 라이트할 어드레스를 제공하는 어드레스 제공부; 및 상기 어드레스에 상기 데이터를 라이트하는 센서 소자나 메모리 소자 중 적어도 하나를 포함하는 소자 어레이;를 포함함을 특징으로 한다.
본 발명의 반도체 장치는, 하나의 입출력 선을 통하여 외부에서 제공되는 펄스 신호를 인지하는 입력 버퍼; 인지된 상기 펄스 신호를 실제 신호로 복원하는 펄스 신호 복원 회로; 복원된 신호의 리드 모드 코드를 인식하고 리드 명령어를 제공하는 명령 디코더; 리드 모드에 대응하여 리드할 어드레스를 제공하는 어드레스 제공부; 상기 리드 명령어와 지정된 상기 어드레스에 대응하여 상기 데이터를 제공하는 소자 어레이; 상기 소자 어레이에서 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기; 상기 아날로그 디지털 변환기에서 출력되는 정해진 크기(Size)의 데이터를 순차적으로 저장하고 출력하는 피포(FIFO, First In First Out) 메모리; 및 상기 피포 메모리의 데이터를 상기 입출력 선을 통하여 출력하는 출력 버퍼;를 포함함을 특징으로 한다.
본 발명의 컨트롤러는, 2개의 단자를 갖는 반도체 장치의 동작에 필요한 전압을 생성하여 제공하는 전압 레귤레이터; 외부의 전송 신호에 대응하는 데이터를 제공하는 명령 디코더; 상기 2개의 핀을 갖는 상기 반도체 장치에서 제공되는 데이터의 캡처 타이밍(Capture Timing)을 생성하기 위한 전송 비(Baud Rate) 생성기; 한 개의 입출력 선에 상기 명령 디코더의 상기 데이터를 상기 캡춰 타이밍에 맞게 싣기 위한 펄스 신호를 제공하는 펄스 신호 발생기; 상기 전압 레귤레이터의 전압을 이용하여 상기 펄스 신호 발생기의 상기 펄스 신호를 상기 한 개의 입출력 선을 통하여 상기 반도체 장치로 출력하는 출력 버퍼; 상기 한 개의 입출력 선을 통하여 상기 반도체 장치로부터 입력되는 신호를 수신하는 입력 버퍼; 및 상기 입력 버퍼의 신호를 외부기기가 인식할 수 있는 데이터 포맷으로 변경하는 컨버터;를 포함함을 특징으로 한다.
본 발명의 비동기 시리얼 통신 방법은, 링 오실레이터를 이용하여, 비동기 시리얼 통신 방법으로 전송되는 제1 비트와 상기 1 비트에 후속하는 복수의 데이터 비트 중 상기 제1 비트의 펄스 폭을 인식한 오실레이션 신호를 생성하는 단계; 상기 오실레이션 신호의 천이 시점을 기준으로 캡춰 신호를 생성하는 단계; 및 상기 캡춰 신호의 라이징 에지 또는 폴링 에지 중 어느 하나를 이용하여 상기 데이터 비트를 캡춰하는 단계;를 포함함을 특징으로 한다.
본 발명의 비동기 시리얼 통신 시스템은, 하나의 입출력 선을 공유하는 제1 출력 버퍼와 제1 입력 버퍼를 갖는 컨트롤러; 및 상기 하나의 입출력 선을 공유하는 제2 출력 버퍼와 제2 입력 버퍼를 가지며, 전원을 충전하는 캐패시터와 상기 입출력 선의 데이터를 상기 캐패시터에 전달하는 다이오드를 포함하는 반도체 장치;를 포함하며, 상기 컨트롤러에서 상기 반도체 장치로 상기 데이터를 라이트하는 경우, 상기 제1 출력 버퍼는 온 상태를 유지하고 상기 제2 출력 버퍼는 오프 상태를 유지하며, 상기 데이터는 상기 다이오드를 통하여 상기 캐패시터로 전달되는 한편 상기 제2 입력 버퍼로 전달되며, 상기 반도체 장치에서 상기 컨트롤러로 상기 데이터를 리드하는 경우, 상기 제2 출력 버퍼가 온되는 동안 상기 제1 출력 버퍼는 오프됨을 특징으로 한다.
본 발명의 비동기 시리얼 통신 시스템은, 입출력 선에 대한 풀업과 풀다운을 제어하며, 상기 풀업을 제어하기 위한 입출력 기준 전압과 상기 풀다운을 제어하기 위한 기준 전압 간을 스윙하며 외부로부터 전송된 전송 신호의 천이 시점에 대응하는 펄스 신호를 상기 입출력 선으로 출력하는 컨트롤러; 및 상기 펄스 신호를 포함하는 상기 입출력 선의 신호를 이용하여 충전과 라이트 모드를 수행하는 반도체 장치;를 포함함을 특징으로 한다.
본 발명의 컨트롤러는, 외부로부터 전송 신호가 입력되면 상기 전송 신호의 천이 시점에 대응한 펄스를 생성하는 펄스 생성부; 입출력 선이 미리 설정된 입출력 기준 전압 이상을 유지하도록 상기 풀업을 유지하는 입출력 전압 레귤레이터; 및 상기 펄스 생성부의 펄스 신호에 대응하여 상기 입출력 선에 대한 풀다운을 수행하며, 상기 풀다운은 상기 입출력 선의 전압이 미리 설정된 기준 전압에 도달하면 중지하는 풀다운 제어부;를 포함하며, 상기 풀다운 중지 후 상기 입출력 선의 전압 레벨은 상기 풀업에 의하여 복귀되며, 상기 전송 신호에 대응하여 상기 풀업과 상기 풀다운에 의하여 스윙하는 상기 펄스 신호를 상기 입출력 선으로 출력함을 특징으로 한다.
본 발명의 반도체 장치는, 외부로부터 전송된 전송 신호의 천이 시점에 대응하여 미리 설정된 제1 및 제2 전압 간을 스윙하는 펄스 신호를 입출력 선을 통하여 컨트롤러로부터 수신하며, 상기 펄스 신호를 미리 설정된 비교 전압과 비교하여 펄스 신호와 비교 전압의 차에 대응하는 신호를 제공하는 입력 버퍼; 상기 입력 버퍼의 출력에 대응하여 동기된 천이 시점을 갖는 펄스를 출력하는 펄스 발생 회로; 및 상기 펄스를 이용하여 상기 전송 신호와 동일한 위상을 갖는 데이터를 복원하는 토글 플립플롭;을 포함함을 특징으로 한다.
본 발명의 컨트롤러는, 입출력 선이 입출력 기준 전압 이상을 유지하도록 풀업을 유지하는 입출력 전압 레귤레이터; 리드 명령에 대응하여 상기 입출력 선에 대한 상기 풀다운을 수행하며, 상기 입출력 선의 풀다운 신호가 미리 설정된 기준 전압에 도달하면 상기 풀다운을 종료하는 풀다운 제어부; 상기 입출력 선의 상기 풀다운 신호가 상기 기준 전압에 도달하면 일정한 폭의 인에이블 구간을 갖는 컨스턴트 펄스를 생성하는 펄스 발생 회로; 및 상기 컨스턴트 펄스의 상기 인에이블 구간 동안 상기 입출력 선과 상기 입출력 전압 레귤레이터 간의 연결을 차단하여 상기 입출력 선을 플로팅하는 제1 트랜지스터;를 포함하며, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력함을 특징으로 한다.
본 발명의 비동기 시리얼 통신 시스템은, 입출력 선에 대한 풀업과 풀다운을 제어하며, 상기 풀업을 제어하기 위한 입출력 기준 전압과 상기 풀다운을 제어하기 위한 기준 전압 간을 스윙하며 외부로부터 전송된 전송 신호 또는 리드 명령의 천이 시점에 대응하는 펄스 신호를 상기 입출력 선으로 출력하고, 리드 명령에 대응하여 상기 풀다운을 수행하며, 상기 입출력 선의 풀다운 신호가 상기 기준 전압에 도달하면 제1 컨스턴트 펄스를 생성하고 상기 풀다운을 종료하며, 상기 제1 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 플로팅하고, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력하는 컨트롤러; 및 상기 펄스 신호를 이용하여 충전과 라이트 모드를 수행하며, 상기 리드 명령에 대응하여 상기 입출력 선의 상기 풀다운 신호가 상기 기준 전압에 도달하면 제2 컨스턴트 펄스를 생성하며, 리드된 데이터를 상기 제2 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 통하여 출력하는 반도체 장치;를 포함함을 특징으로 한다.
본 발명의 비동기 시리얼 통신 시스템의 또 다른 구현방식은, 입출력 선에 대한 풀업과 풀다운을 제어하며, 상기 풀업을 제어하기 위한 기준 전압과 상기 풀다운을 제어하기 위한 입출력 기준 전압 간을 스윙하며 외부로부터 전송된 전송 신호 또는 리드 명령의 천이 시점에 대응하는 펄스 신호를 상기 입출력 선으로 출력하고, 상기 리드 명령에 대응하여 상기 풀업을 수행하며, 상기 입출력 선의 상기 풀업 신호가 상기 기준 전압에 도달하면 제1 컨스턴트 펄스를 생성하고 상기 풀업을 종료하며 , 상기 제1 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 플로팅하고, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력하는 컨트롤러; 및 상기 펄스 신호를 이용하여 충전과 라이트 모드를 수행하며, 상기 리드 명령에 대응하여 상기 입출력 선의 상기 풀업 신호가 상기 기준 전압에 도달하면 제2 컨스턴트 펄스를 생성하며, 리드된 데이터를 상기 제2 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 통하여 출력하는 반도체 장치;를 포함함을 특징으로 한다.
본 발명의 컨트롤러는, 제1 스위칭 모드에 대응하여 턴온하는 제1 모드 스위치; 및 제2 스위칭 모드에 대응하여 턴온하는 제2 모드 스위치를 포함하며; 상기 제1 모드 스위치의 턴온에 대응하여 입출력 선의 풀업과 풀다운을 제어하고, 상기 풀업을 제어하기 위한 제1 입출력 기준 전압과 상기 풀다운을 제어하기 위한 제1 기준 전압 간을 스윙하며 외부로부터 전송된 제1 전송 신호 또는 리드 명령의 천이 시점에 대응하는 제1 펄스 신호를 상기 입출력 선으로 출력하며, 상기 리드 명령에 대응하여 상기 풀다운을 수행하고, 상기 입출력 선의 풀다운 신호가 상기 제1 기준 전압에 도달하면 컨스턴트 펄스를 생성하며, 상기 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 플로팅하고, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력하며; 상기 제2 모드 스위치의 턴온에 대응하여, 상기 입출력 선에 대한 상기 풀업과 상기 풀다운을 제어하며, 상기 풀업을 제어하기 위한 제2 기준 전압과 상기 풀다운을 제어하기 위한 제2 입출력 기준 전압 간을 스윙하며 외부로부터 전송된 제2 전송 신호 또는 상기 리드 명령의 천이 시점에 대응하는 제2 펄스 신호를 상기 입출력 선으로 출력하고, 상기 리드 명령에 대응하여 상기 풀업을 수행하며, 상기 입출력 선의 상기 풀업 신호가 상기 제2 기준 전압에 도달하면 상기 컨스턴트 펄스를 생성하고, 상기 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 플로팅하고, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력함을 특징으로 한다.
본 발명의 비동기 시리얼 통신 방법으로 전송되는 데이터를 인식하기 위한 오실레이션 신호를 생성하는 오실레이터는, 비동기 시리얼 통신 방법으로 전송되는 1 비트와 상기 1 비트에 후속하는 복수의 데이터 비트 중 상기 제1 비트의 시작과 동시에 인에이블 되는 입력신호를 지연 신호로서 전달하는 노아 게이트; 및 직렬로 연결된 복수 개의 지연 회로;를 포함하며, 상기 지연 회로는, 포워드 선을 따라 상기 지연 신호를 포워드 방향으로 진행시키는 지연 라인과 제1 진행 스위치; 백워드 선을 따라 상기 지연 신호를 백워드 방향으로 리턴하는 제2 진행 스위치; 상기 지연 신호를 상기 포워드 선에서 상기 백워드 선으로 전달하는 통과 스위치; 및 상기 제1 비트의 펄스폭에 대응하는 신호와 상기 지연 신호에 대응하여 셋 상태가 결정되며, 상기 셋 상태에 대응하는 출력들로써 상기 제1 및 제2 진행 스위치와 상기 통과 스위치의 스윙칭을 제어하는 래치;를 포함하며, 상기 제1 비트의 시작 시점 이후 상기 지연 신호가 하나 이상의 상기 지연 회로들의 상기 지연 라인과 상기 제1 진행 스위치를 통하여 포워드 방향으로 진행하고, 상기 제1 비트의 종료 시점에 상기 지연 신호가 특정 상기 지연 회로의 상기 통과 스위치를 통하여 상기 백워드 선으로 전달되며, 상기 백워드 선으로 전달된 상기 지연 신호는 상기 지연 회로들의 상기 제2 진행 스위치를 통하여 상기 노아 게이트로 리턴되고, 상기 노아 게이트가 상기 지연 신호의 리턴에 대응하여 신호를 반전시키면서 오실레이션 신호를 생성함을 특징으로 한다.
본 발명은 2 개의 단자를 갖는 반도체 장치를 구현할 수 있으며, 반도체 장치는 하나의 단자를 데이터의 통신과 전원용으로 공유할 수 있다. 그러므로, 반도체 장치는 비동기 시리얼 통신을 수행할 수 있다. 즉, 반도체 장치는 공유된 1 개의 단자를 이용한 데이터의 라이트와 리드를 수행할 수 있다.
그리고, 상기한 반도체 장치는 데이터로부터 전원전압을 얻기 위한 정류 기능을 가질 수 있다.
또한, 본 발명은 2 개의 단자를 갖는 반도체 장치가 비동기 시리얼 통신을 위한 기준 클럭을 발생할 수 있어서 기준 클럭을 이용한 데이터의 라이트를 구현할 수 있다.
그리고, 본 발명은 에너지 손실과 내부 회로의 크기를 최소화하여 반도체 장치의 내부에서 생성된 데이터 정보를 외부의 컨트롤러로 안정적으로 전달할 수 있다.
그리고, 본 발명은 컨트롤러가 짧은 구간의 펄스를 이용하여 데이터를 전달하고, 반도체 장치가 짧은 구간의 펄스를 이용하여 전달되는 데이터를 복원할 수 있어서, 데이터를 이용한 정류 기능의 효율을 높일 수 있고, 데이터 전달 과정의 오류를 개선할 수 있는 비동기 시리얼 통신 기술을 구현할 수 있다.
그리고, 본 발명은 데이터에 포함된 코드 정보에 따라 리드(Read) 모드와 라이트(Write) 모드를 판단할 수 있다.
그리고, 본 발명은 데이터의 전송(Baud) 시간 간격을 이용하여 라이트(Write) 모드에서 비동기 시리얼 방식으로 입력된 데이터의 하이 또는 로우 상태를 판단하기 위한 타이밍을 생성할 수 있다.
그러므로, 본 발명은 데이터에 리드(Read) 모드를 나타내는 코드가 포함된 경우, 2 개의 단자를 갖는 반도체 장치가 전송(Baud) 시간 간격에 해당하는 클럭 신호를 생성하고 클럭 신호를 이용하여 내부 데이터 형성부(메모리 소자나 센서 소자를 적어도 하나 포함하는 소자 어레이)로부터 데이터를 수신하고, 데이터를 수신한 후 라이트(Write) 모드로 복귀할 수 있다.
그리고, 본 발명은 리드(Read) 모드에서 외부의 컨트롤러에서 보내는 기준 펄스 신호에 동기하여 반도체 장치의 출력을 생성하고, 반도체 장치의 출력을 외부의 컨트롤러에서 센싱하고 판별할 수 있다.
그리고, 본 발명은 반도체 장치에서 데이터를 출력할 때 데이터 제공부에서 출력 버퍼로 데이터를 전송하는 동작과 출력 버퍼에서 외부로 데이터를 전송하는 동작을 번갈아서 수행함으로써 반도체 장치에서 필요한 출력 버퍼의 사이즈를 줄일 수 있다.
그리고, 본 발명은 모드에 따라 반도체 장치의 2 개의 단자 중 선택된 하나의 단자가 데이터의 통신과 전원용으로 공유됨으로써 반도체 장치를 다양하게 활용할 수 있다.
도 1은 본 발명의 반도체 장치의 실시예를 나타내는 사시도.
도 2는 도 1의 반도체 장치의 단면과 평면 구조를 설명하는 모식도.
도 3은 본 발명의 반도체 장치의 실시예를 나타내는 블록도.
도 4는 본 발명의 반도체 장치의 실시예에 대한 CNT 저항의 작용을 설명하는 도면.
도 5는 본 발명의 비동기 시리얼 통신 시스템의 실시예를 나타내는 블록도.
도 6은 고정 딜레이를 이용한 데이터 수신 방식을 설명하는 파형도.
도 7은 가변 지연을 적용하기 위한 오실레이터를 예시한 블록도.
도 8은 도 7의 지연 회로를 예시한 상세 회로도.
도 9는 스타트 비트의 펄스 폭을 측정하여 데이터 인식을 위한 타이밍을 만드는 방법을 설명하는 타이밍 차트.
도 10은 스타트 비트의 로우 구간의 펄스 폭을 가변하여 데이터 인식을 위한 타이밍을 만드는 방법을 설명하는 타이밍 차트.
도 11은 컨트롤러와 반도체 장치 간의 라이트와 리드 동작을 설명하기 위한 도면.
도 12는 라이트 시 컨트롤러와 반도체 장치 간의 통신을 설명하기 위한 회로도.
도 13은 도 12의 회로에 오류 방지 회로를 적용한 회로도.
도 14는 리드 시 컨트롤러와 반도체 장치 간의 통신을 설명하기 위한 회로도.
도 15는 전송 신호, 리드 클럭 및 모드 신호에 대한 프로토콜을 예시한 파형도.
도 16은 라이트와 리드 시 컨트롤러와 반도체 장치 간의 통신을 설명하기 위한 회로도.
도 17은 본 발명의 다른 실시예를 설명하기 위한 회로도.
도 18은 본 발명의 컨트롤러의 입출력 선(I/O Line)의 구동전압의 극성을 선택 가능하도록 구성한 것을 예시한 회로도.
도 19는 본 발명의 컨트롤러의 입출력 선(I/O Line)의 구동전압의 극성을 변경한 경우 모드 별 구성을 예시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
본 발명은 2 개의 단자(Terminal)를 갖는 반도체 장치를 개시한다. 본 발명의 실시예에서 반도체 장치는 보안용 칩, 의료용 일회용 센서, 환경용 센서, 소형 정밀 산업용 센서 등과 같이 저렴한 가격으로 구현할 수 있는 반도체 기술에 의하여 제조되는 모든 칩을 의미할 수 있다.
도 1을 참조하면, 반도체 장치(10)는 프론트 사이드(Front Side)에 제1 전원전압(VF)을 위한 제1 단자(12)와 센싱면(14)이 형성되고, 백 사이드(Back Side)에 제2 전원전압(VB)을 위한 제2 단자(16)가 형성된다. 여기에서, 제1 전원전압(VF)을 위한 제1 단자(12)는 메탈 패턴이나 메탈 패드와 같이 다양한 패턴으로 형성될 수 있고, 제2 전원전압(VB)을 위한 제2 단자(16)는 예시적으로 메탈 재질의 플레이트로 형성될 수 있다.
반도체 장치(10)는 제1 단자(12)와 센싱면(14)이 형성된 프론트 사이드와 제2 단자(16)가 형성된 백 사이드의 사이의 기판(18)을 포함하며, 기판(18)은 P형 반도체 기판(P-substrate)으로 형성될 수 있다. 기판(18)에는 센싱면(14)과 데이터의 처리(리드와 라이트)를 위한 다양한 회로들이 반도체 기술에 의하여 형성된다.
반도체 장치(10)는 제1 단자(12)와 제2 단자(16)가 기판(18)의 서로 다른 면에 형성된 것을 예시하였으나 이에 제한되지 않고 기판(18)의 동일한 면에 형성될 수 있으며, 센싱면(14)도 기판(18)의 일면에 단독으로 형성될 수 있다.
제1 단자(12)와 제2 단자(16)가 기판(18)의 서로 다른 면에 형성된 경우 반도체 장치 내의 모든 CMOS 소자는 도 2와 같은 구조로 형성된다.
기판(18)에 딥 N웰(Deep N-well)이 형성되고, 딥 N웰 내에 N웰(N-well)과 P웰(P-well)이 형성된다. N웰과 P웰 내에는 소스와 드레인을 형성하기 위한 P+ 정션(Junction)과 N+ 정션이 형성되고 게이트를 형성하기 위한 패턴(P_gate, N_gate)이 형성된다. 실제 반도체장치 내의 모든 CMOS 소자들은 딥 N웰 내에 형성된 N웰과 P웰에 형성되며, 도 2는 편의상 한 개의 CMOS 소자를 표시한 것이다.
그리고, 기판(18)의 딥 N웰과 분리된 영역에 P웰이 형성되며, P웰 내에 입출력(I/O) 회로와 연결되는 P+ 정션이 형성될 수 있다. 여기서 P웰은 P 타입의 기판과 접촉면을 넓게 하기 위한 것이다. 그러므로, P웰이 없이 P+ 정션만 형성되더라도, P+ 정션은 입출력(I/O) 회로와 연결되는 동일한 특성을 갖는다.
제1 단자(12)와 제2 단자(16)가 기판(18)의 서로 다른 면에 형성된 경우, CMOS 소자는 상기와 같은 딥 N웰(Deep N-well)구조에 의하여 형성될 수 있으며, 접지 전압 (VSS)이 인가되는 단자와 데이터 입출력전압(VIO)이 인가되는 단자를 갖는다.
그리고, 도 2는 기판(18)의 양면에 제1 전원전압(VF)이 인가되는 제1 단자(12)와 제2 전원전압(VB)이 인가되는 제2 단자(16)를 형성하는 메탈층이 형성된 것을 예시한다. 또한 P형의 기판과 딥 N웰 사이에는 PN 다이오드가 형성된다. 기판(18)에 인가되는 데이터 입출력 전압은 VIO로 표현하고, CMOS 소자에 작용하는 동작 전압은 VDD로 표현한다.
도 2의 CMOS 소자에서, 데이터 입출력 전압 VIO가 포지티브 상태인 경우 기판(18)과 딥 N웰에 의하여 형성되는 PN 정션을 통하여 백 사이드의 제2 단자(16)의 신호가 CMOS 소자의 내부전원에 해당하는 VDD 노드에 전달될 수 있고, 데이터 입출력 전압 VIO가 네가티브 상태인 경우 PN 정션은 차단된다.
내부전원에 해당하는 동작 전압 VDD 노드와 제1 단자에 해당하는 접지 전압 VSS 노드 사이에 캐패시턴스가 존재하며, 상기 캐패시턴스에 의하여 정류 기능이 수행될 수 있다.
도 2에서 CMOS 소자는 데이터의 입출력(I/O)을 위한 목적으로 이용됨과 동시에 내부 전원전압 VDD를 생성하는 제2 단자에 해당하는 컨택 및 접지전압(VSS)을 인가하기 위한 제1 단자에 해당하는 컨택을 갖는다.
본 발명의 실시예로 구현되는 CMOS 소자는 접지전압(VSS)을 인가하기 위한 컨택이 제1 단자를 형성하고 데이터의 입출력(I/O)을 위한 컨택과 이를 PN 다이오드와 캐패시터를 갖는 정류회로에 의해 내부전원(VDD)로 사용하는 컨택이 공통으로 연결되어 제2 단자를 형성한다.
또한, 본 발명의 CMOS 소자는 보통의 2단자 소자인 저항이나 다이오드와 마찬가지로 전원전압들(VB, VF)을 위한 2단자의 구조를 갖는다. 그러므로 입출력을 위한 컨택이 연결되는 VB 단자에 풀다운 신호를 제공하는 것과 접지 전압이 가해지는 VF 단자에 풀업 신호를 제공하는 것은 CMOS 소자의 입장에서 동일한 동작을 일으킨다. 따라서, 본 발명의 CMOS 소자는 같은 동작을 일으키기 위한 외부 신호를 인가하는 두 가지의 다른 방법으로 실시될 수 있다.
상기한 구성에 의한 CMOS 소자로 이루어진, 본 발명의 반도체 장치는 2 개의 단자를 가지고, 그 중 한 단자가 데이터의 통신과 전원용으로 공유되는 구성을 가질 수 있다.
또한, 본 발명의 반도체 장치는 데이터로부터 전원 전압을 얻기 위한 정류 기능을 가질 수 있다.
도1 및 도 2와 같은 구조를 갖는 반도체 장치는 도 3과 같이 개략적으로 표현될 수 있으며, 반도체 장치(10)는 도 3의 구성에 의하여 데이터로부터 전원을 확보하고 데이터 통신을 수행할 수 있다.
도 3은 도 2의 구조에서 PMOS 트랜지스터(M)를 이용한 전압 레귤레이터를 추가하여 동작 전압 VDD 전압의 변동성을 개선한 구조를 나타낸 것이다. 하지만 정확한 전원 전압을 필요로 하지 않는 시스템은 전압 레귤레이터 없이 동작 전압 VDD를 직접 사용하더라도 동작이 가능하다.
도 3의 반도체 장치(10)는 입출력 회로(20), CMOS 소자들의 소자 어레이로 구현되는 CMOS 회로(22), 캐패시터(Cp, Cps), 전원의 충전을 제어하기 위한 비교기(24), 충전을 레귤레이션하기 위한 PMOS 트랜지스터(M) 및 정류용 다이오드(D)를 포함한다. 단, 다이오드(D)는 제1 단자(12)와 제2 단자(16)가 기판(18)의 서로 다른 면에 형성된 경우에는 딥 N웰에 의하여 형성된다.
도 3의 실시예는 제2 전원전압(VB)을 통하여 데이터가 전달되는 것을 예시한 것이다. 여기서 제2 전원전압(VB)은 제1 단자(12)와 제2 단자(16) 중 데이터 입출력 단자와 공유된 제2 단자(16)에 가해지는 전압을 표시한다. 도 3의 구성에서, 제2 전원전압(VB)이 인가되는 제2 단자를 통하여 데이터가 입력되면, 반도체 장치(10)는 충전과 데이터의 라이트를 수행할 수 있다.
먼저, 다이오드(D), 캐패시터(Cps)는 정류회로를 구성한다. 또한 PMOS 트랜지스터(M), 비교기(24) 및 캐패시터(Cp)는 레귤레이터를 구성하며, 정류회로와 레귤레이터는 데이터를 이용한 충전을 제어한다.
데이터는 다이오드(D)와 캐패시터(Cps)에 의하여 정류된 후 PMOS 트랜지스터(M)를 통하여 캐패시터(Cp)에 전달되며, 캐패시터(Cp)는 정류된 데이터의 전위에 의하여 충전된다. 레귤레이터는 캐패시터(Cp)의 충전량과 미리 설정된 기준전압(Vint_ref)과 비교하는 비교기(24)의 동작에 의하여 PMOS 트랜지스터(M)가 캐패시터(Cp)에 데이터가 충전을 위하여 전달되는 것을 제어한다.
상기한 구성에 부가하여, 정확한 레귤레이터 출력의 전원이 필요하지 않을 경우에는 레귤레이터가 없이 다이오드(D)와 캐패시터(Cps)로 만들어지는 정류회로의 출력이 바로 사용 될 수도 있다.
상술한 바와 같이, 캐패시터(Cp, Cps)는 전원용으로 이용되며 다이오드(D)의 출력을 이용한 충전을 수행할 수 있다.
또한, 제2 전원전압(VB)을 통하여 전달되는 데이터는 입출력 회로(20)에 입력된다. 만약, 반도체 장치(10)가 리드 모드인 경우, 입출력 회로(20)에서 제공되는 데이터가 제2 전원전압(VB)의 인가를 위한 제2 단자를 통하여 출력될 수 있다.
입출력 회로(20)는 데이터의 입력과 출력을 위한 버퍼(I/O buffer)를 각각 포함하며, 이에 대한 구체적인 설명은 후술한다.
CMOS 회로(22)는 입력되는 데이터가 라이트되고 출력할 데이터를 리드하는 동작을 수행하며, 데이터의 라이트와 리드를 위하여 입출력 회로(20)와 인터페이스된다.
CMOS 회로(22)는 센싱면(14)을 통하여 센싱할 대상에 대한 전기적인 특성을 확보할 수 있다. CMOS 회로(22)는 CMOS 소자를 이용하여 형성된 센서 소자와 메모리 소자 중 적어도 하나를 포함하는 소자 어레이로 표현될 수 있다.
여기에서, 센서 소자와 메모리 소자는 CMOS 소자를 이용하는 최소 센서 단위와 최소 메모리 단위를 이루는 것을 의미한다, 센서 소자가 어레이를 이루는 것은 센서 어레이로 호칭할 수 있고, 메모리 소자가 어레이를 이루는 것은 메모리 어레이로 호칭할 수 있으며, 소자 어레이는 센서 어레이 또는 메모리 어레이 중 어느 하나로 표현될 수 있다.
도 4는 센서 소자를 포함하는 소자 어레이의 하나의 구조를 예시한 것이다. 센싱할 대상의 전기적 특성을 측정하기 위하여 탄소 나노 튜브(Carbon Nano-Tube, CNT라 함)가 센싱면(14)에 코팅될 수 있다. 이에 대하여 도 4를 참조하여 설명한다.
도 4를 참조하면, 센싱면(16)의 단위 어레이 별로 16개의 전극을 포함하며, 각 전극에 CMOS 소자가 대응하여 구성된 경우를 예시한다. 이때, 데이터에 의하여 특정 CMOS 소자에 해당하는 전극이 선택되면, 나머지 CMOS 소자에 해당하는 전극들은 서라운딩 CNT 저항을 제공하기 위하여 자동적으로 접지 전압에 접속된다. 도 4와 같은 CNT 저항의 작용에 의하여 본 발명의 반도체 장치는 센싱할 대상의 전기적 특성을 센싱할 수 있다.
한편, 시리얼 통신 방식은 여러 개의 데이터를 1개의 라인을 통하여 순차적으로 전송하는 것이다. 외부 클럭 신호가 없는 비동기형 시리얼 통신은 데이터를 n 개의 바이너리(Binary) 형태의 데이터 비트로 분리해서 한번에 1 비트씩 통신선로로 전송한다. 수신측은 통신선로를 통해 수신한 비트들을 조립해서 데이터로 복원해야 한다. 이때 1개의 데이터 범위를 식별하기 위하여 스타트 비트(Start bit)와 스탑 비트(Stop bit)가 사용될 수 있다.
송신측은 스타트 비트를 송신한 후 데이터 비트를 송신한다. 데이터는 1 개의 데이터 범위 내에 7개 또는 8개의 데이터 비트를 포함할 수 있다.
본 발명과 같이 2개의 핀을 갖도록 반도체 장치가 구현되는 경우, 송신측과 수신측은 데이터 비트의 전송 속도인 전송 비(Baud Rate)를 일치시킬 필요가 있다. 통상적인, UART(Universal Asynchronous Receiver & Transmitter) 기술은 하이(High)와 로우(Low)의 값을 0~5V 정도로 설정한 비동기형 시리얼 통신 기술이다.
본 발명은 2개의 단자를 갖는 반도체 장치가 구현되며, 반도체 장치의 하나의 단자가 데이터의 통신과 전원용으로 공유된다. 본 발명의 반도체 장치의 공유된 단자는 데이터의 입출력을 위하여 사용되면서 전원을 확보하기 위하여 사용된다.
즉, 반도체 장치의 공유된 단자를 통하여 입력된 데이터는 PN 정션 다이오드나 MOS 다이오드를 통과하는 경우 캐패시턴스에 의한 정류 및 충전에 의하여 전원 전압으로 이용될 수 있다. 하지만 데이터의 하이 구간만이 충전에 사용된다. 그러므로 입력되는 데이터는 정류회로의 효율을 높이기 위하여 하이 구간의 크기를 로우 구간에 비해 크게 할 필요가 있다.
따라서 본 발명은 데이터 입출력신호 VIO를 하이로 유지시킨 상태에서 외부 실제 데이터 입력이 로우에서 하이가 되거나 하이에서 로우가 되는 데이터의 천이 시점에 짧은 로우 구간을 갖는 펄스를 발생시키고, 이 펄스를 데이터 입출력 신호 VIO에 실어서 전송하며, 전송된 펄스 신호를 반도체 장치에서 토글 플립플롭을 이용하여 외부 실제 데이터 입력신호로 복원하는 펄스 전송방식을 사용한다.
이러한 펄스방식에 의하여 데이터 값의 변화에 따라 데이터의 전위가 가변되어도 전원 전압은 정류 기능에 의하여 안정적으로 유지될 수 있다.
본 발명의 비동기 시리얼 통신 시스템은 2 개의 단자만 갖는 반도체 장치를 이용하며, 여러 개의 반도체 장치에 대하여 1 개의 컨트롤러를 이용하여 명령을 주는 동작(라이트 동작)과 1 개의 통신선로를 통하여 반도체 장치에서 출력되는 데이터를 순차적으로 받는 동작(리드 동작)을 수행하는 통신 방법을 개시한다.
본 발명의 VF와 VB의 2개의 단자를 갖는 반도체 장치는 VF 단자에 접지 전압 VSS를 고정시키고 VB 단자에 짧은 로우 구간을 갖는 펄스 데이터가 가해지는 구조를 가지거나 또는 VB 단자에 동작 전압 VIO를 고정시키고 VSS 단자에 반대 극성의 짧은 하이 구간을 갖는 펄스데이터가 가해짐으로써 궁극적으로 같은 동작을 일으키는 구조를 가질 수 있다.
그러므로, 본 발명의 시스템은 1개의 통신 선로를 통하여 통신하기 위한 비동기 시리얼 방식의 통신 기법과 효율적으로 데이터를 정류하여 전원으로 전환하는 펄스전송 기술을 채용한다. 그리고, 본 발명의 시스템은 수신측인 반도체 장치에서 시간적으로 변화하는 데이터를 구분하기 위하여 전송(Baud) 시간 간격을 확인하여 이용하는 기술을 채용한다.
상기한 기술을 채용한 본 발명의 비동기 시리얼 통신 시스템의 실시예가 도 5에 예시된다.
도 5를 참조하면, 하나의 컨트롤러(100)와 복수 개의 반도체 장치(10)가 구성된 것을 예시한다. 컨트롤러(100)는 칩으로 구현되어서 컨트롤 모듈(11) 상에 탑재될 수 있으며, 컨트롤 모듈(11)은 컨트롤러(100)와 신호 변환기(116)를 포함하여 구성될 수 있으며, 신호 변환기(116)는 퍼스널 컴퓨터(PC)와 같은 외부 기기와 인터페이스를 위한 신호 변환을 수행한다.
반도체 장치(10)의 2개의 단자는 도 5에 구체적으로 지시되지 않았으나, 하나의 단자는 통신 선로로 이용되는 입출력 선(I/O Line)에 연결되는 단자로 정의될 수 있고, 다른 하나의 단자는 입출력 선(I/O line)의 전압을 정의하기 위한 전압을 인가하는 전원선에 연결되는 단자로 정의될 수 있다.
반도체 장치(10)는 데이터를 수신하기 위하여 입력 버퍼(30), 펄스 신호 복원회로(Pulse signal Restore)(32) 및 명령 디코더(Command Decorder)(34)를 포함한다. 그리고, 반도체 장치(10)는 정해진 프로토콜(Protocol)에 맞게 출력할 데이터를 저장하기 위한 피포(FIFO, First In First Out) 메모리(42)와 출력 버퍼(40)를 포함한다.
그리고, 반도체 장치(10)는 외부의 컨트롤러(100)와 전송 비(Baud Rate)를 맞추기 위해 내부적으로 고정된 주파수의 클럭을 만드는 회로(클럭 제너레이터(Clock Generator)(36))와 임의로 스타트 비트(Start bit)의 에지(Edge)를 측정해서 시리얼 데이터의 캡쳐 타이밍을 결정하기 위한 회로를 포함할 수 있다.
상기한 반도체 장치(10)는 2 단자의 CMOS 소자들을 센서 어레이(52)로 구성하는 경우 라이트와 리드 동작을 판단하기 위한 모드를 정해주어야 한다. 도 5의 센서 어레이(52)는 도 3의 CMOS 회로(22)에 대응하며 센서 소자들을 포함하는 소자 어레이에 해당한다. 참고로, 도 5는 데이터의 수신과 출력을 위한 요소들을 도시하고 도 3에 도시된 충전을 위한 요소들은 도시되지 않았다.
반도체 장치(10)는 라이트 모드를 디폴트(Default) 상태로 갖도록 초기화된다.
내부 동작을 프로그래밍하기 위한 라이트 모드에서, 반도체 장치(10)는 입력 버퍼(30)에서 펄스 신호를 인지하고, 인지된 펄스 신호를 펄스 신호 복원회로(32)에서 실제 신호로 복원하고, 복원된 신호를 명령 디코더(34)를 이용해서 데이터로 인식한다.
반도체 장치(10)는 명령 디코더(34)에 의하여 라이트 모드를 인식하고, 라이트 모드에 대응하여 어드레스 제공부(50)가 라이트할 어드레스를 제공하며, 어드레스에 해당하는 데이터가 센서 어레이(52)에 제공된다.
따라서, 명령 디코더(34)에서 인식된 데이터는 어드레스 제공부(50)가 제공하는 어드레스의 센서 어레이(52)에 라이트된다.
그리고, 펄스 신호 복원 회로(32)는 클럭 제너레이터(36)에서 제공되는 클럭 신호에 의하여 신호를 복원하며, 클럭 제너레이터(36)는 도 9 및 도 10을 참조하여 후술하는 바와 같이 스타트 비트를 검출하여 고정된 주파수의 클럭 신호를 제공할 수 있다.
반도체 장치(10)는 명령 코드의 하나인 즉 리드 모드 코드(Read Mode Code)에 대응하여 리드 동작을 시작한다.
반도체 장치(10)는 컨트롤러(100)로부터 리드 모드 코드와 클럭 신호가 입력되면 센서 어레이(52)의 지정된 어드레스의 데이터를 출력한다.
이때, 명령 디코더(34)는 펄스 신호 복원 회로(32)에서 복원된 리드 모드 코드를 인식하고 리드 명령어를 제공하며, 어드레스 제공부(50)는 리드 모드에 대응하여 리드할 어드레스를 제공한다.
어드레스 제공부(50)가 제공하는 어드레스의 여러 개의 데이터를 순차적으로 동기화하기 위해서 클럭 제너레이터(36)의 클럭 신호가 이용되며, 반도체 장치(10)는 미리 약속된 길이의 데이터를 모두 출력하면 자동으로 라이트 모드로 복귀(Return)하고 다음 명령 입력을 대기한다.
1개의 입출력 선(I/O Line)을 여러 개의 반도체 장치(10)가 공유하도록 구성된 경우, 리드 모드 코드에 반도체 장치(10) 별로 할당된 고유 코드를 포함시킬 수 있다. 이 경우, 반도체 장치(10)를 구분하기 위한 고유 코드에 해당하는 반도체 장치(10)만 리드 동작을 수행할 수 있다.
리드 동작에 의해서, 반도체 장치(10) 내부의 센서 어레이(52)에서 출력되는 아날로그 신호는 아날로그 디지털 변환기(54)를 통해서 디지털 신호로 변환되고, 디지털 신호는 피포 메모리(42)를 경유한 후 출력 버퍼(40) 통해 입출력 선(I/O Line)으로 전달된다.
컨트롤러(100)는 입출력 선(I/O Line)을 통하여 전달되는 데이터를 사전에 약속된 프로토콜에 의해 수신한다.
반도체 장치(10)는 약속된 프로토콜로 정의된 크기로 데이터를 출력하기 위하여 피포 메모리(42)를 이용한다. 피포 메모리(42)는 모드 데이터가 출력될 때까지 정해진 크기(Size)의 데이터를 순차적으로 저장하고 출력하는 동작을 반복한다.
컨트롤러(100)는 2개의 핀을 갖는 반도체 장치(10)가 받을 수 있는 프로토콜로 하나의 입출력 선(I/O line)을 통하여 전송할 신호를 생성하고, 2개의 단자를 갖는 반도체 장치(10)가 정해진 프로토콜에 의해 하나의 입출력 선(I/O line)을 통하여 전송한 신호를 수신한다. 컨트롤러(100)는 전송 신호(Tx), 클럭 신호(CLK)를 수신하고 수신 신호(Rx)를 전송하도록 신호 변환기(116)와 인터페이스된다.
이를 위하여, 컨트롤러(100)는 2개의 단자를 갖는 반도체 장치(10)가 동작에 필요한 안정된 전압을 생성하는 전압 레귤레이터(102), 전송 신호(Tx)를 수신하고 명령(데이터)을 제공하는 명령 디코더(104), 2개의 핀을 갖는 반도체 장치(10)에서 제공되는 데이터의 캡처 타이밍(Capture Timing)을 생성하기 위한 전송 비(Baud Rate) 생성기(106)을 포함할 필요가 있다.
그리고, 컨트롤러(100)는 한 개 입출력 선(I/O line)에 신호를 싣기 위한 펄스 신호 발생기(108)와 외부로 전압을 출력하고 외부로부터 입력되는 신호를 오류없이 수신하기 위한 입력 버퍼(110)와 출력 버퍼(112)가 필요하다.
반도체 장치(10)로부터 컨트롤러(100)에 입력되는 신호는 비교적 낮은 레벨의 신호이다.
그러므로, 컨트롤러(100)는 낮은 레벨의 신호를 수신하기 위해서 증폭기(Amplifier)를 가진 센서를 필요로 하며, 센서에서 센싱된 신호를 퍼스널 컴퓨터(PC)와 같은 외부 기기에 전송하기 전에 전송 프로토콜(일례로 UART)에 맞도록 스타트 비트(Start bit)나 스탑 비트(Stop bit) 등을 추가하기 위한 로직 회로가 필요하다.
컨트롤러(100)는 퍼스널 컴퓨터(PC)와 같은 외부 기기에 데이터를 전송하기 위하여 컨버터(114)를 포함하며, 컨버터(114)는 상기한 증폭기를 가진 센서와 전송 프로토콜에 맞도록 센싱 신호를 변경하는 상기한 로직 회로를 포함할 수 있다.
상술한 바와 같이 도 5의 실시예에서, 컨트롤러(100)는 2개의 단자를 갖는 반도체 장치(10)의 동작에 필요한 안정된 전압을 생성하여 제공하는 전압 레귤레이터(102), 외부의 전송 신호에 대응하는 데이터를 제공하는 명령 디코더(104), 2개의 단자를 갖는 반도체 장치(10)에서 제공되는 데이터의 캡처 타이밍(Capture Timing)을 생성하기 위한 전송 비(Baud Rate) 생성기(106), 한 개의 입출력 선(I/O Line)에 명령 디코더(104)의 데이터를 캡춰 타이밍에 맞게 싣기 위한 신호를 제공하는 펄스 신호 발생기(108), 전압 레귤레이터(102)의 전압을 이용하여 펄스 신호 발생기(108)의 신호를 한 개의 입출력 선(I/O Line)을 통하여 반도체 장치(10)로 출력하는 출력 버퍼(112), 한 개의 입출력 선(I/O Line)을 통하여 반도체 장치(10)로부터 입력되는 신호를 수신하는 입력 버퍼(110), 및 입력 버퍼(10)의 신호를 외부 기기에 전송하기 위하여 변경하는 컨버터(114)를 포함한다.
컨트롤러(100)에 포함되는 전송 비 생성기(106)와 컨버터(114)는 부가적인 구성 요소로서 외부에 구성될 수 있다.
도 5와 같이 구성되는, 본 발명에 따른 시스템에서 수행되는 2 개의 단자를 이용한 비동기 시리얼 통신 방법에 대하여 이하 도면들을 참조하여 설명한다.
도 6은 UART 통신에 의한 순차적인 데이터 수신 방식을 설명하기 위한 데이터 스트림(Data Stream)을 표현한 것이다.
데이터는 실제 7 비트나 8 비트로 구성된다. 그러나, 도 6은 비동기 시리얼 통신을 위해 데이터의 앞과 뒤에 스타트 비트(Start bit)와 스탑 비트(Stop bit)가 추가된 것을 예시한다.
데이터는 대기 상태에서 하이(High) 레벨을 유지한다.
고정된 지연값을 갖는 지연 회로(Delay circuit)를 사용하는 경우, 데이터는 하이(High) 레벨에서 로우(Low) 레벨로 천이되는 스타트(Start) 비트의 시작 타이밍을 기준으로 예시적으로 1.5, 2.5, 등의 지연값을 갖는 타이밍에 순차적으로 인식될 수 있다.
여기에서 데이터를 인식하는 타이밍에 지연값이 적용될 수 있으며, 지연값(D)이 1인 것은 스타트 비트의 한 주기에 해당한다. 그러므로, 지연값이 1.5인 경우의 데이터를 인식하는 타이밍은 스타트 비트의 시작 타이밍으로부터 스타트 비트의 한 주기 반 경과된 것에 해당하며, 지연값이 2.5인 경우의 데이터를 인식하는 타이밍은 스타트 비트의 시작 타이밍으로부터 스타트 비트의 두 주기 반 경과된 것에 해당한다.
그러나, 지연 회로를 사용하여 데이터를 인식하도록 구성되는 경우, 송신 칩이 수신 칩의 고정된 지연값을 알고 있어야 하고, 지연값에 해당하는 전송 비(Baud Rate)가 송신 칩에 설정되어야 하는 문제점이 있다. 그리고, 지연 회로의 지연 값은 칩의 제작을 위한 공정 조건이나 온도 환경과 같은 조건에 따라 가변될 수 있다. 그러므로 지연 회로를 사용하여 비동기 시리얼 통신 방법으로 전송된 데이터를 인식하는데 문제점이 있다.
본 발명의 실시예는 상기한 문제점들을 극복하기 위하여 반도체 장치(10)가 컨트롤러(100)에서 전송되는 신호 중에 스타트(Start) 비트가 인에이블을 유지하는 로우(Low) 구간을 측정하는 회로를 포함하고, 이 회로를 이용하여 가변적인 전송 지연(Baud Delay)를 생성하며, 전송 지연(Baud Delay)을 이용하여 데이터를 순차적으로 인식하는 방법을 개시한다.
상기한 본 발명은 도 7과 같은 링 오실레이터를 이용하여 데이터를 인식할 수 있으며, 도 7의 링 오실레이터는 스타트(Start) 비트가 로우(Low)가 되는 시점과 하이(High)로 리턴되는 구간을 측정할 수 있다. 링 오실레이터는 클럭 제너레이터(36)에 구성될 수 있다.
링 오실레이터는 복수 개의 지연 회로(DUC)(70)와 노아 게이트(72)를 포함하며, 각 지연 회로(70)는 도 8과 같이 래치(74)를 포함한다. 여기에서 복수 개의 지연 회로(70)는 직렬로 연결된 체인을 형성하고, 노아 게이트(72)는 스타트 비트가 시작하는 시점에 하이에서 로우로 천이되는 인에이블 신호(EN)와 직렬로 연결된 복수 개의 지연 회로(70)에서 리턴된 지연 신호를 입력받고 출력을 첫번째 지연 회로(70)에 제공하도록 구성된다. 인에이블 신호(EN)는 하이에서 로우로 천이된 후 로우 레벨을 유지된다. 그리고, 지연 신호는 지연 회로들(70) 간에 전달되는 신호를 의미하며, 노아 게이트(72)에 리턴되는 지연 신호는 초기에 로우 상태를 유지하며 스타트 비트가 하이로 천이되는 시점에 하이로 변환된다.
링 오실레이터는 직렬로 연결된 여러 개의 지연 회로(70)를 포함하며 래치(74)의 출력에 의해서 지연 회로들(70) 간에 전달되는 지연신호의 지연을 유지하거나 중지하여서 스타트 비트의 로우 구간을 측정한다. 링 오실레이터는 스타트 비트의 종료에 의하여 지연 회로들(70) 간 지연 신호의 전달이 중지되는 시점에 해당하는 지연 회로(70)로부터 노아 게이트(72)에 지연 신호가 리턴되도록 구성된다.
도 8을 참조하여 각 지연 회로(70)의 구성을 설명한다.
지연 회로(70)는 지연 신호를 포워드 방향으로 진행시키는 포워드(Forward) 선과 지연 신호를 백워드 방향으로 진행시키는 백워드(Backward) 선을 포함한다.
그리고, 지연 회로(70)는 포워드 선과 백워드 선을 선택적으로 연결하는 통과 스위치(ST)와 포워드 방향으로 지연 신호를 진행시키기 위하여 포워드 선 상에 구성되는 진행 스위치(SF) 및 백워드 방향으로 지연 신호를 진행시키기 위하여 백워드 선 상에 구성되는 진행 스위치(SB)를 포함한다.
지연 회로(70)는 포워드 선 상에 지연 신호를 지연 시키기 위하여 구성되는 지연 라인(Delay Line)을 포함한다 .그리고, 지연 회로(70)는 진행 스위치(SF)와 다음 단의 지연 회로(70) 간의 포워드 선을 프리차지를 위한 프리차지 스위치(SC)를 더 포함할 수 있으며, 프리차지 스위치(SC)는 진행 스위치(SF)가 턴오프된 경우 포워드 선을 프리차지하도록 동작될 수 있다.
통과 스위치(ST)와 진행 스위치들(SF, SB)은 NMOS 트랜지스터와 PMOS 트랜지스터가 병렬로 결합된 전송 게이트로 구성될 수 있다. 그리고, 통과 스위치(ST)에서, NMOS 트랜지스터의 게이트에 래치(74)의 역출력(QB)이 인가되고, PMOS 트랜지스터의 게이트에 래치(74)의 정출력(Q)이 인가된다. 그리고, 진행 스위치들(SF, SB)에서, NMOS 트랜지스터의 게이트에 래치(74)의 정출력(Q)이 인가되고, PMOS 트랜지스터의 게이트에 래치(74)의 역출력(QB)이 인가된다. 또한, 프리차지 스위치(SC)는 NMOS 트랜지스터로 구성될 수 있으며, 게이트에 래치(74)의 역출력(QB)이 인가된다.
그리고, 지연 회로(70)는 각 스위치들(SF, SB, SC)의 스위칭 상태를 결정하는 스위칭 신호를 제공하는 래치(74)를 포함한다. 래치(74)는 SR 플립플롭으로 구성될 수 있다.
지연 회로(70)는 포워드 선을 통하여 전달되는 지연 신호와 스타트 비트가 인버트된 신호(/START, 이하 리버스 스타트 비트라 함)가 입력되는 앤드 게이트(75)를 포함하며, 앤드 게이트(75)의 출력이 셋 신호(SET)로서 래치(74)에 제공되도록 구성된다.
래치(74)는 셋 신호(SET)와 리셋 신호(RESET)의 상태에 의하여 정출력(Q)과 역출력(QB)의 상태를 결정한다.
래치(74)의 정출력(Q)과 역출력(QB)은 스위칭 신호에 해당한다. 래치(74)는 리셋 신호(RESET)가 하이 레벨로 인에이블되거나 셋 신호(SET)가 로우 레벨로 디스에이블되면 정출럭(Q)을 로우 레벨로 출력하고 역출력(QB)을 하이 레벨로 출력한다. 이와 반대로, 래치(74)는 리셋 신호(RESET)가 로우 레벨로 디스에이블된 상태에서 셋 신호(SET)가 하이 레벨로 인에이블되면 정출력(Q)을 하이 레벨로 출력하고 역출력(QB)을 로우 레벨로 출력한다.
초기 상태에서, 지연 회로(70)는 리셋되고, 지연 회로(70)의 리셋에 의하여 통과 스위치(ST)는 열리며, 진행 스위치들(SF, SB)은 닫힌다.
스타트 비트가 시작되어서 리버스 스타트 비트가 로우(Low)에서 하이(High)로 천이되면, 인에이블 신호(EN)도 하이에서 로우로 천이된다. 그리고, 이때 리셋 신호(RESET)는 디스에이블로 세팅된다.
인에이블 신호(EN)가 로우 레벨로 천이되면, 노아 게이트(72)는 입력들이 모두 로우 레벨로 세팅되므로 하이 레벨의 지연 신호를 첫째 지연 회로(70)에 출력한다.
상기와 같이 스타트(Stat) 비트가 시작되고 지연 회로(70)의 리셋이 해제되면, 각각의 지연 회로(70)의 래치(74)는 순차적으로 전달되는 지연 신호에 의하여 순차적으로 셋되며 정출력(Q)을 하이 레벨로 출력한다. 상기한 래치(74)의 셋 상태에 의하여, 통과 스위치(ST)는 닫히고 진행 스위치들(SF, SB)은 열린다.
상기한 지연 회로(70)의 순차적인 동작에 의하여 지연 신호가 리버스 스타트 비트가 하이를 유지하는 인에이블 구간 동안 포워드 방향으로 진행되며, 지연 신호는 스타트 비트가 로우에서 하이로 천이되는 시점까지 지연 회로들(70)을 통하여 전달된다.
스타트 비트가 로우 레벨에서 하이 레벨로 천이되는 시점 즉 리버스 스타트 비트가 하이 레벨에서 로우 레벨로 천이되는 시점에 대응하는 지연 회로(70)의 래치(74)는 셋 신호(SET)가 로우 레벨이므로 정출력(Q)을 로우 레벨로 출력한다.
즉, 스타트 비트가 종료되는 시점에 해당하는 지연 회로(70)의 통과 스위치(ST)는 열리고 진행 스위치들(SF, SB)은 닫힌다. 그러므로, 지연 신호는 더 이상 포워드 방향으로 진행되지 못하고 통과 스위치(ST)를 통해 포워드 선에서 백워드 선으로 전달되고 백워드 선을 통하여 리턴된다.
링 오실레이터에서, 스타트 비트의 시작 시점부터 종료 시점까지 중첩된 여러 개의 지연 회로(70)의 포워드 선을 통하여 지연 신호가 포워드 방향으로 진행하고, 종료 시점에 중첩된 여러 개의 지연 회로(70)의 백워드 선을 통하여 지연 신호가 노아 게이트(72)로 리턴된다.
지연 신호가 리턴되는 경로는 이상적으로 지연 시간이 적용되지 않는 것으로 가정할 수 있다. 지연 회로(70) 내의 지연 라인(Dealy line)의 로우(Low)에서 하이(High)로 천이되는 시점(라이징 시점)의 지연 시간과 하이(High)에서 로우(Low)로 천이되는 시점(폴싱 시점)의 지연 시간이 같다고 가정하면, 링 오실레이터는 스타트 비트의 펄스 폭의 2 배에 해당하는 주기를 갖는 오실레이션 신호를 생성할 수 있다.
그러나, 지연 신호가 리턴되는 경로는 실제로 지연 시간을 갖는다. 그러므로, 오실레이션 신호의 정확한 주기 설정을 위해서, 통과 스위치(ST)의 지연과 백워드 선의 미세한 지연으로 인하여 실제 오실레이션 신호의 주기가 늘어나는 것을 보상해야 한다. 이를 위해서 지연 라인(delay Line)은 라이징 시점의 지연 시간보다 좀 더 폴링 시점의 지연 시간을 가지도록 구성될 수 있다.
즉, 지연 회로의 지연 라인은 지연 신호가 통과 스위치(ST)의 지연과 백워드 선을 통한 지연을 보상하기 위하여 지연 신호에 대한 로우 투 하이(Low To High) 지연보다 하이 투 로우(High To Low) 지연이 더 짧게 구성될 수 있다.
이와 같이, 포워드 선과 백워드 선의 지연을 합한 지연이 실제 1개의 오실레이션 신호의 주기를 결정하는 지연이 되도록 클럭 듀티 조정이 필요하다.
지연 라인은 PMOS 트랜지스터와 NMOS 트랜지스터가 조합된 CMOS 트랜지스터 구조의 구동 회로를 2 단계 이상 포함하도록 설계될 수 있으며, 필요한 경우 각 단계의 구동 회로의 출력단에 캐패시터를 부가적으로 구성할 수 있다.
오실레이션 신호의 주기는 구동 회로의 단계 수와 각 단계에 존재하는 저항값들에 의해서 결정된다 그러므로, 오실레이션 신호의 주기는 조절하기 위하여 저항값의 가변에 의하여 조정될 수 있다. 이와 달리, 오실레이션 신호의 주기는 NMOS 트랜지스터나 PMOS 트랜지스터를 이용한 저항으로 사용할 경우 각 단계 별로 인가되는 게이트 바이어스 전압을 조절함에 의하여 결정될 수 있다. 따라서 클럭 듀티의 조정도 이러한 저항값의 조절에 의하여 이루어 질 수 있다.
도 9 및 도 10은 스타트 비트의 펄스폭을 측정하여 외부 클럭 신호없이 자체적으로 데이터 인식을 위한 캡춰 신호(Capture Signal)를 생성하는 방법을 설명하기 위한 파형도이다. 여기에서, 스타트 비트의 펄스폭 측정은 클럭 제너레이터(36)에서 수행될 수 있으며, 캡춰 신호와 후술되는 검출 신호의 생성은 펄스 신호 복원회로(32)에서 수행될 수 있다.
도 9의 스타트 비트에 의하여 생성된 오실레이션 신호의 주기는 도 7 및 도 8을 참조하여 설명된 바와 같이 스타트 비트의 전송(Baud) 사이즈의 2배가 된다. 따라서, 데이터 인식을 위한 타이밍을 생성하기 위해서, 오실레이션 신호의 하이에서 로우 또는 로우에서 하이로 천이되는 천이 시점들을 검출하고, 검출된 시점들에 동기되는 검출 펄스를 생성하는 검출 회로가 필요하다. 그리고, 검출 펄스가 데이터가 전송되는 구간의 중간에 위치하도록 검출 펄스를 지연하는 지연 회로가 필요하다. 상기한 검출 회로와 지연 회로는 펄스 신호 복원 회로(32)에 구성될 수 있다.
도 9와 같은 신호 처리 프로세스로 캡춰 신호를 생성하도록 컨트롤러(100)를 구성하는 경우, 컨트롤러(100)는 외부에서 전달되는 신호 프로토콜을 그대로 이용할 수 있어서 신호에 대한 수정이 불필요하다는 이점이 있다.
그러나, 도 9와 같이 캡춰 신호를 생성하는 경우, 컨트롤러(100)는 스타트 비트에 이어지는 첫번째 데이터(DATA0)가 항상 하이 상태여야 하므로 8 비트 데이터의 경우 7비트만 유효하게 사용할 수 있고, 데이터를 인식하기 위한 타이밍을 가질 수 있도록 검출 신호를 지연시키기 위한 지연 회로가 적용되어야 한다. 그리고, 링 오실레이터에 구성되는 지연 회로(70) 내의 통과 스위치(ST)의 지연과 백워드 선의 지연시간을 보상하기 위하여 클럭 듀티를 조절할 필요성이 있고 그에 따라 짝수 번째와 홀수 번째 타이밍에 차이가 발생할 수 있다.
이와 달리, 본 발명의 실시예는 도 10과 같이 반도체 장치(10)에 보내는 스타트 비트의 구간을 반으로 줄여서 보내도록 컨트롤러(100)를 구성할 수 있다. 도 10의 실시예를 위하여, 컨트롤러(100)는 외부에서 수신된 신호의 스타트 비트의 구간을 반으로 줄이기 위한 회로가 필요하다.
이 경우, 오실레이터에 의하여 생성되는 오실레이션 신호의 주기는 스타트 비트의 전송(Baud) 사이즈와 동일하게 된다. 도 10과 같이 오실레이션 신호가 생성되면 지연 회로를 구성할 필요없이 데이터 인식을 위한 타이밍을 확보할 수 있으며 클럭 듀티에 의한 타이밍의 차이도 생기지 않는다.
도 10과 같이 오실레이션 신호를 생성하는 경우, 컨트롤러(100)는 도 9의 경우와 대비하여 천이를 검출하거나 데이터를 인식하기 위한 타이밍을 가질 수 있도록 검출 신호를 지연시키기 위한 지연 회로가 적용될 필요가 없다.
그러나, 도 10과 같이 오실레이션 신호를 생성하기 위해서 컨트롤러(100)는 스타트 비트를 조정하기 위한 별도의 신호 처리 프로세스를 필요로 하고, 짧은 구간의 스타트 비트를 측정하는 과정에서 지연 단계가 적을 경우 링 오실레이터에서 라운딩 오프 에러(Rounding Off Error)를 발생할 수 있다.
본 발명은 제작자의 편의에 따라 데이터를 캡춰하는 타이밍을 결정하기 위하여 도 9 또는 도 10의 신호 처리 프로세스로를 수행하기 위한 컨트롤러(100)를 선택할 수 있다.
한편, 본 발명의 실시예는 효율적으로 데이터와 전원을 공유해서 2개의 단자로 반도체 장치(10)의 동작을 가능하게 하는 방법을 개시한다.
2개의 단자를 갖는 반도체 장치(10)는 도 11과 같이 다이오드와 캐패시터를 가진 정류회로를 사용하여 데이터 라인과 전원을 공유하게 구성될 수 있다.
도 11은 컨트롤러(100)와 반도체 장치(10)가 삼상태(Tri-state) 입출력 방식에 의해서 데이터를 전송하는 것을 예시한 것이다. 특히, 도 11의 (a)는 컨트롤러(100)에서 반도체 장치(10)에 데이터를 라이트하는 것을 표현하는 회로도이며, 도 11의 (b)는 반도체 장치(10)에서 컨트롤러(100)로 데이터를 리드하는 것을 표현하는 회로도이다.
도 11의 (a)와 같이 컨트롤러(100)에서 반도체 장치(10)로 데이터를 라이트하는 경우, 컨트롤러(100)의 출력 버퍼(112)는 항상 온 상태이고, 반도체 장치(10)의 출력 버퍼(40)는 항상 오프 상태이다.
컨트롤러(100)에서 출력되는 신호는 반도체 장치(10)의 입력 버퍼(30)로 전달됨과 동시에 다이오드(D)를 통해 하이 레벨의 신호가 동작 전압 VDD를 제공하기 위한 전원으로 제공된다. 동작 전압 VDD는 컨트롤러(100)에서 출력된 신호의 하이 레벨 구간의 전압이 캐패시터(Cp)에 충전됨에 의하여 제공될 수 있다.
이와 달리, 도 11의 (b)와 같이 반도체 장치(10)에서 컨트롤러(100)로 데이터를 리드하는 경우, 컨트롤러(100)와 반도체 장치(10) 간의 동기화된 삼상태 입출력 제어가 필요하다. 즉, 반도체 장치(10)에서 출력 버퍼(40)가 온되는 동안 컨트롤러(100)의 출력 버퍼(112)는 오프되어야 한다. 상기한 컨트롤러(100)와 반도체 장치(10)의 간의 입출력 제어를 위하여 컨트롤러(100)는 동기화를 위한 기준 신호를 보내고, 기준 신호를 이용하여 컨트롤러(100)와 반도체 장치(10)의 입출력 타이밍이 동기될 수 있다.
그러나, 컨트롤러(100)에서 반도체 장치(10)로 데이터를 라이트하는 경우, 데이터가 로우를 유지하거나 저주파 동작에 의하여 로우 구간이 길어지면 반도체 장치(10)의 캐패시터(Cp)에 충전되는 전하량이 동작 전압 VDD를 유지하기에 부족할 수 있다.
그리고, 반도체 장치(10)에서 컨트롤러(100)로 데이터를 리드하는 경우, 반도체 장치(10)에서 출력되는 신호는 캐패시터(Cp)에 충전된 전하량에 의한 것이므로, 삼상태 입출력을 제어할 때 동작 구간이 크거나 입출력 선(I/O Line)의 부하가 큰 경우 반도체 장치(10)에서 컨트롤러(100)로 데이터를 구동하는 능력이 낮아질 수 있다. 즉, 반도체 장치(10)에서 컨트롤러(100)로 데이터를 전달하는데 어려움이 발생할 수 있다.
또한, 반도체 장치(10)에서 컨트롤러(100)로 데이터를 리드하는 경우, 컨트롤러(100)가 동기화를 위해 기준 신호를 반도체 장치(10)에 전송하고 반도체 장치(10)의 데이터를 수신하기 위해서 컨트롤러(100)의 출력 버퍼(112)를 오프한 후 반도체 장치(10)에서 기준 신호를 수신하여 데이터를 보내는데 까지 소요되는 시간이 길어지면, 반도체 장치(10)가 전원을 공급받지 못하는 구간이 늘어나서 동작 전압 VDD를 유지하기 어려울 수 있다.
본 발명은 상기한 점을 해결하기 위하여 입출력 선(I/O Line)의 전위가 항상 하이 상태를 유지하고 데이터의 천이가 발생하는 시점에 폭이 좁고 레벨의 변위가 작은 펄스 신호를 발생시켜서 통신을 수행하도록 실시될 수 있으며, 상기한 실시예에 의하여 동작 전압 VDD를 안정적으로 유지하고 폭이 좁고 레벨의 변위가 작은 펄스 신호를 데이터로 복원하는 프로토콜을 갖도록 컨트롤러(100)와 반도체 장치(10)가 구성될 수 있다.
그리고, 본 발명은 동기화가 필요한 리드의 경우에도 펄스 신호의 전압 레벨을 컨트롤러(100)와 반도체 장치(10)에서 동시에 측정하여 동기화에 따르는 시간 지연을 줄이도록 구성될 수 있다.
상기한 구성들은 이하 설명되는 실시예들에 의하여 구현될 수 있다.
도 12는 컨트롤러(100)로부터 2핀을 갖는 반도체 장치(10)에 데이터를 라이트하는 것을 설명하기 위한 회로도와 그에 관련된 파형들을 예시한 것이다.
도 12의 실시예는 컨트롤러(100)와 반도체 장치(10)가 입출력 선(I/O Line)을 통하여 통신하도록 구성된다.
컨트롤러(100)는 입출력 선(I/O Line)이 입출력 기준 전압(IOref) 이상을 유지하도록 풀업을 유지하고, 전송 신호(Tx)가 입력되면 전송 신호(Tx)의 천이 시점에 입출력 선(I/O Line)에 대한 풀다운을 수행하며, 풀다운은 입출력 선(I/O Line)의 전압(풀다운 신호)이 미리 설정된 기준 전압(Vref)에 도달하면 중지되고, 풀다운 중지 후 입출력 선(I/O Line)의 전압 레벨은 풀업에 의하여 복귀되며, 전송 신호(Tx)에 대응하여 풀업과 풀다운에 의하여 스윙하는 펄스 신호를 입출력 선(I/O Line)으로 출력하도록 구성된다.
보다 구체적으로, 컨트롤러(100)는 펄스 생성부(120), 입출력 전압 레귤레이터(126) 및 풀다운 제어부를 포함하며, 펄스 생성부(120)는 전송 신호(Tx)가 입력되면 전송 신호의 천이 시점에 대응한 펄스를 생성하도록 구성되고, 입출력 전압 레귤레이터(126)는 입출력 선(I/O Line)이 입출력 기준 전압(IOref) 이상을 유지하기 위한 풀업을 수행하도록 구성되며, 풀다운 제어부는 펄스 생성부(120)의 하이 레벨 신호에 대응하여 입출력 선(I/O Line)에 대한 풀다운을 수행하며 풀다운은 입출력 선(I/O Line)의 전압(풀다운 신호)이 미리 설정된 기준 전압(Vref)에 도달하면 중지하도록 구성된다.
풀다운 중지 후 입출력 선(I/O Line)의 전압 레벨은 풀업에 의하여 복귀되며, 전송 신호(Tx)에 대응하여 풀업과 풀다운에 의하여 스윙하는 펄스 신호가 입출력 선(I/O Line)으로 출력된다.
여기에서, 풀다운 제어부는 입출력 선(I/O Line)의 풀다운을 위한 트랜지스터(Mn), 펄스 생성부(130)에서 하이 레벨의 신호가 입력되면 트랜지스터(Mn)를 턴온시켜 풀다운을 수행하는 앤드 게이트(122) 및 풀다운에 의하여 입출력 선(I/O Line)의 전압이 미리 설정된 기준 전압(Vref)에 도달하면 풀다운을 중지하도록 앤드 게이트(122)를 제어하는 비교기(124)를 포함할 수 있다.
그리고, 반도체 장치(100)는 펄스 신호를 이용하여 충전과 라이트 모드를 수행한다.
반도체 장치(100)는 라이트 모드를 위하여, 펄스 신호를 미리 설정된 비교 전압과 비교하여 펄스 신호와 비교 전압의 차에 대응하는 신호를 제공하는 입력 버퍼(30), 입력 버퍼(30)의 출력에 대응하여 동기된 천이 시점을 갖는 펄스를 출력하는 펄스 발생 회로(130) 및 펄스 발생 회로(130)의 펄스를 이용하여 전송 신호(Tx)와 동일한 위상을 갖는 데이터를 복원하는 토글 플립플롭(134)를 포함할 수 있다.
그리고, 반도체 장치(100)는 충전을 위하여, 제1 및 제2 핀을 가지며 하나의 핀에 연결된 입출력 선(I/O Line)을 통하여 펄스 신호가 포함된 신호를 수신하는 다이오드(D) 및 다이오드(D)에 의하여 전달되는 신호를 충전하여 동작 전압(VDDC)을 생성하는 캐패시터(Cp)를 포함할 수 있다.
상술한 바 구성에 의하여 외부 기기로부터 UART 신호인 전송 신호 Tx가 입력되면, 컨트롤러(100)는 전송 신호 Tx의 천이 시점(High to Low 또는 Low to High)을 감지하여 펄스를 생성한다.
전송 신호 Tx에 대응한 펄스 생성은 펄스 생성부(120)에서 수행될 수 있으며, 펄스 생성부(120)는 원 전송 신호 Tx와 미리 설정된 시간 지연된 전송 신호 Tx를 익스클루시브 오아 조합한 결과로 펄스를 생성할 수 있다.
펄스 생성부(120)에서 생성된 펄스는 앤드 게이트(122)에 제공되고, 펄스 생성부(120)에서 하이 레벨의 신호가 입력되면 앤드 게이트(122)는 NMOS 트랜지스터(Mn)를 턴온시키고, 트랜지스터(MnQc)의 턴온에 의하여 입출력 선(I/O Line)은 풀 다운(Pull down)된다.
입출력 선(I/O Line)의 풀 다운(Pull down)은 입출력 선(I/O Line)의 전압(I/O) 레벨이 비교기(124)에 인가되는 기준 전압 Vref에 도달할 때까지 유지된다.
입출력 선(I/O Line)의 전압(I/O) 레벨 즉 풀다운 신호가 비교기(124)에 인가되는 기준 전압 Vref에 도달하면 입출력 선(I/O Line)의 풀 다운(Pull down)은 중지되고, 입출력 전압 레귤레이터(126)의 동작에 의하여 입출력 선(I/O Line)의 전압(I/O)은 풀 다운이 중지되는 순간부터 원래의 하이 레벨로 복귀된다. 입출력 전압 레귤레이터(126)는 입출력 선(I/O Line)의 전압(I/O)이 하이 레벨의 미리 설정된 입출력 기준 전압 IOref 이상을 유지하도록 레귤레이션 동작을 수행한다.
컨트롤러(100)는 상기한 동작을 전송 신호 Tx의 천이 시점 별로 반복하여 수행한다. 그 결과 컨트롤러(100)는 기준전압들 IOref와 Vref 레벨 간을 스윙하는 삼각파 형태의 펄스 신호를 전송 신호 Tx에 대응하여 출력할 수 있다. 여기에서, 기준 전압 Vref은 입출력 기준 전압 IOref과 접지 전압 레벨 사이로 레벨이 결정될 수 있으며, 제작자의 의도에 따라 미리 설계된 값이 선택될 수 있다.
한편, 2개의 핀을 갖는 반도체 장치(10)는 삼각파 형태의 펄스 신호가 포함된 신호를 입출력 선(I/O Line)을 통하여 수신하고 다이오드(D)와 캐패시터(Cp)의 정류 작용에 의하여 동작 전압 VDD를 생성한다. 이 때 입출력 선(I/O Line)의 신호는 삼각파가 존재하는 짧은 구간을 제외하면 항상 하이 레벨을 유지한다. 그러므로, 반도체 장치(10)는 동작 전압 VDD를 안정적으로 유지할 수 있으며, 캐패시터의 용량에 따라 글리치(Glitch) 노이즈가 필터링된 양질의 동작 전압 VDD를 생성할 수 있다.
또한, 입출력 선(I/O Line)을 통하여 반도체 장치(10)에 전달되는 신호는 비교기 형태의 입력 버퍼(30)에 제공된다.
입력 버퍼(30)는 비교 전압(동작 전압 VDD 또는 삼각파 형태의 펄스를 인식할 수 있는 레벨의 기준 전압)과 입출력 선(I/O Line)의 신호를 비교하고 입출력 선(I/O Line)의 신호와 비교 전압의 차에 대응하는 신호를 펄스 발생 회로(130)에 제공한다.
펄스 발생 회로(130)는 입력 버퍼(30)의 출력에 대응하여 동기된 천이 시점을 갖는 펄스를 앤드 게이트(132)로 제공한다.
앤드 게이트(132)는 라이트 모드인 경우 펄스 발생 회로(130)의 펄스를 토글 플립플롭(134)로 전달하며, 토글 플립플롭(134)은 컨트롤러(110)에 전송된 전송 신호 Tx와 동일한 위상을 갖는 데이터를 복원할 수 있다.
만약, 도 12와 같이 펄스를 이용하는 통신을 수행하는 경우, 통신 경로 상에 의도하지 않은 글리치(Glitch) 신호가 발생하면, 토글 플립플롭(134)에서 출력되는 데이터는 반전될 수 있다.
상기한 오류를 방지하기 위하여 도 13과 같이 본 발명이 실시될 수 있다. 도 13을 참조하면, 본 발명의 실시예는 초기 파워를 턴온한 파워-업(Power-up) 경우와 미리 설정된 최대 비트 수의 주기 동안 펄스 입력이 없을 때 자동으로 토글 플립플롭(134)을 리셋시켜서 글리치 신호에 의한 통신 오류를 방지할 수 있다. 여기에서 미리 설정된 최대 비트 수는 UART 통신의 기준 통신 최대 비트수인 9개로 예시될 수 있다.
상기한 오류 방지 동작을 위하여 도 13의 실시예는 클럭 카운터(136)와 앤드 게이트(138)을 포함하며, 클럭 카운터(36)와 앤드 게이트(138)은 오류 방지 회로로 표현될 수 있다.
클럭 카운터(136)는 내부에서 생성된 클럭 신호를 이용하여 카운트 동작을 수행하며, 미리 설정된 최대 비트 수를 카운트하고 카운트 중 앤드 게이트(132)에서 출력되는 펄스 입력(Data_Pulse)이 있으면 리셋되고, 미리 설정된 최대 비트 수에 대한 카운트가 완료되면 그 결과에 대응하는 하이 레벨의 신호를 앤드 게이트(138)에 제공한다.
앤드 게이트(138)는 파워-업인 상태에서 클럭 카운터(136)가 이미 설정된 최대 비트수를 카운트한 경우 토글 플립플롭(134)을 리셋한다.
한편, 도 14는 컨트롤러(100)에서 2개의 핀을 갖는 반도체 장치(10)으로부터 데이터를 리드하는 동작을 설명하는 회로와 그에 관련된 파형들을 예시한 도면이다. 도 14는 도 12 및 도 13의 실시예와 대비하여, 리드를 위한 회로를 더 포함한 실시예를 도시한다.
도 14에서 컨트롤러(100)와 반도체 장치(10)에 도시된 펄스 발생 회로(130, 140)는 컨스턴트 펄스 발생기(Constant Pulse Generator)로 구현될 수 있으며 일정한 폭을 갖는 펄스를 생성할 수 있고 글리치 노이즈(Glitch Noise)에 의해 한 개의 입력이 두 개 이상의 입력으로 인식되는 것을 방지할 수 있다.
도 14를 참조하여, 데이터 리드에 대응한 실시예의 동작을 설명한다.
외부에서 전송되는 전송 신호 Tx에 리드 명령이 포함된 경우, 컨트롤러(100)와 반도체 장치(10)는 리드를 수행하며, 컨트롤러(100)에서 정해진 수만큼의 리드 클럭(Rclk)이 활성화된다.
입출력 선(I/O Line)은 컨트롤러(100)에서 리드 클럭(Rclk)이 하이 레벨로 변화되는 시점에 풀다운될 수 있다. 상기한 입출력 선(I/O Line)의 풀다운은 비교기(124)의 출력 상태에 따라 제어될 수 있으며, 입출력 선(I/O line)의 전압(I/O)이 기준 전압 Vref에 도달하면 비교기(124)의 출력 상태가 달라지므로 입출력 선(I/O Line)에 대한 풀다운이 중지된다.
이와 동시에 비교기(124)의 출력을 전달받는 펄스 발생 회로(140)는 일정한 폭을 갖는 펄스를 생성된다. 펄스 발생 회로(140)에서 출력되는 일정한 폭의 펄스는 PMOS 트랜지스터(M2)를 턴오프시킨다. PMOS 트랜지스터(M2)의 턴오프는 전압 레귤레이터(126)와 입출력 선(I/O Line)이 분리되는 것을 의미한다. 그 결과 입출력 선(I/O line)은 터미네이션 저항(R)만 존재하는 플로팅 상태가 된다.
입출력 선(I/O line)이 상기와 같이 플로팅된 상태에서, 반도체 장치(10)가 입출력 선(I/O line)에 데이터를 출력하면, 입출력 선(I/O line)의 전압은 변화된다. 상기한 입출력 선(I/O line)의 전압 변화는 컨트롤러(100)의 더블 샘플링 차동 증폭기(Double Sampling Difference Amplifier)(150)에 의해 센싱될 수 있고, 펄스 발생 회로(140)에서 제공되는 펄스가 종료되면 더블 샘플링 차동 증폭기(150)는 센싱된 신호를 래치한다.
더블 샘플링 차동 증폭기(150)는 스위치들(SW1, SW2)의 순차적인 스위칭 동작에 의하여 펄스 발생 회로(140)에서 제공되는 펄스가 시작되는 시점과 종료되는 시점의 전압들을 포지티브단(+)과 네가티브단(-)의 캐패시터들에 각각 샘플링한다. 그리고, 더블 샘플링 차동 증폭기(150)는 두 번 샘플링된 전압들의 차이를 리드된 데이터(Dout)로서 출력한다.
터미네이션 저항(R)은 반도체 장치(10)에서 출력되는 데이터를 센싱하기에 적절한 값으로 캘리브레이션(Calibration)됨이 바람직하며, 터미네이션 저항(R)의 캘리브레이션에 의하여 입출력 선(I/O line)을 통한 노이즈 유입이 저감될 수 있다. 즉, 터미네이션 저항(R)의 저항값은 컨트롤러(100)의 샘플링 차이 값이 하이 쪽으로 치우칠 경우에는 줄이고 로우 쪽으로 치우칠 경우에는 늘려서 하이와 로우의 샘플링 값의 균형이 맞도록 조절된다.
한편, 입출력 선(I/O Line)이 컨트롤러(100)에서 리드 클럭(Rclk)이 하이 레벨로 변화되는 시점에 풀다운된 후 플로팅되면, 반도체 장치(10)에서는 입력 버퍼(30)의 변화되는 출력에 의하여 펄스 발생 회로(130)가 일정한 폭을 갖는 펄스를 출력한다.
이때, 입력 버퍼(30)는 컨트롤러(100)의 비교기(124)에 적용된 것과 동일한 기준 전압 Vref을 이용하여 출력을 결정하도록 구성될 수 있다. 입력 버퍼(30)의 출력 레벨이 하이에서 로우로 변화되는 시점을 기준으로 펄스 발생 회로(130)는 일정 시간 하이 레벨을 유지하는 펄스를 출력한다.
입출력 스위치(I/O Switch)는 앤드 게이트(133)의 출력에 의하여 리드 모드가 활성화된 상태에서 펄스 발생 회로(130)의 펄스가 하이 레벨로 유지되는 동안 턴온된다. 즉 이 구간에 출력 버퍼(40)를 통하여 출력되는 데이터가 컨트롤러(100)로 전달될 수 있다.
그리고, 피포 메모리(42)의 마지막 단에 구성된 플립플롭(43)은 펄스 발생 회로(130)의 펄스가 로우 레벨로 천이되는 시점에 동기하여 쉬프트되며, 플립플롭(43)의 쉬프팅에 의하여 피포 메모리(42)의 최종단에서 출력되는 데이터는 출력 버퍼(40)와 입출력 스위치(I/O Switch)를 경유하여 컨트롤러(100)로 전달된다.
상기한 바에서 컨트롤러(100)와 반도체 장치(10)에 구성되는 펄스 발생 회로(130, 140)는 지연부(142), 앤드 게이트(144), SR 플립플롭(146) 및 컨트턴트 지연부(constant Delay)(148)를 포함할 수 있다.
지연부(142)는 입력된 신호를 미리 설정된 값으로 지연한다. 앤드 게이트(144)는 펄스 발생 회로(130, 140)의 입력을 반전한 신호와 지연부(142)의 출력을 조합하여 펄스를 생성한다. SR 플립플롭(146)은 앤드 게이트(144)의 펄스를 셋 신호로 입력받고 컨스턴트 지연부(148)의 신호를 리셋 신호로 입력받으며 셋 신호에 트리거되며 컨스턴트 지연부(148)에 의하여 지연시간이 결정된 펄스를 출력한다. 컨스턴트 지연부(148)는 SR 플립플롭(146)의 출력의 변화에 대응하여 SR 플립플롭(146)의 리셋을 위한 신호를 제공하며 SR 플립플롭(146)에서 일정한 폭의 펄스를 출력하도록 제어한다.
상기한 구성에서 지연부(142)는 SR 플립플롭(146)에서 인식가능한 최소한의 펄스 폭을 갖는 펄스를 앤드 게이트(144)에서 출력할 수 있도록 최소한의 값으로 지연이 설정됨이 바람직하다.
상기한 설명과 같이, 반도체 장치(10)는 입출력 선(I/O line)이 기준전압(Vref)이 되는 순간 컨트롤러(100)와 같이 펄스 발생 회로(130)에서 정해진 폭을 갖는 펄스를 생성하고, 펄스 발생 회로(130)에서 출력되는 펄스의 하이 구간 동안 입출력 스위치(I/O switch)를 온 시켜서 피포 메모리(42)에 저장된 출력용 데이터를 입출력 선(I/O line)에 출력한다.
여기에서, 반도체 장치(10)와 컨트롤러(100)는 동일한 기준 전압(Vref)을 이용하여 일정한 폭을 갖는 펄스를 생성한다. 그러므로, 입출력 선(I/O Line) 상의 지연을 무시하면, 거의 동시에 일정한 폭을 갖는 펄스를 생성하는 효과를 갖는다. 이 것은 삼상태 입출력 제어를 위한 동기화가 구현된 것을 의미한다. 그러므로, 본 발명의 실시예는 동기화를 위한 추가 지연이 방지될 수 있고 데이터의 전송 속도를 높일 수 있는 이점이 있다.
또한, 본 발명의 실시예는 입출력 선(I/O)을 통하여 스윙 폭이 작고 시간적으로 짧은 펄스를 전송하므로 전력 소비 측면에서도 유리한 이점이 있다.
여기에서, 펄스 발생 회로(130, 140)는 지연부(142)에서 최소한의 지연을 이용하여 글리치(Glitch) 현상에 의해 한 번의 레벨 천이에 대해 두 번 이상 펄스 신호가 발생하는 것을 방지할 수 있다. 컨트롤러(100)와 반도체 장치(10)의 펄스 발생 회로(130, 140)에서 출력되는 펄스는 동일한 폭을 갖는 것이 바람직하다. 만약, 입출력 선(I/O line)은 지연을 고려해야 한다면, 컨트롤러(100)의 펄스 발생 회로(140)의 펄스 폭을 늘이는 것이 고려될 수 있다.
본 발명의 실시예는 리드와 모드를 수행하기 위하여 도 15와 같은 프로토콜을 갖는 전송 신호 TX, 리드 클럭 Rclk 및 모드 신호 W/R를 이용할 수 있다.
도 15를 참조하면, 전송 신호 Tx는 반도체 장치(10)에 라이트할 데이터, 리드 모드를 제어할 리드 명령 코드와 반도체 장치(10)를 구분하기 위한 코드를 포함할 수 있다.
모드 신호 W/R는 라이트 모드에서 디폴트로 하이 레벨을 유지하고 리드 모드에 로우 레벨로 변화되며 리드 모드가 종료된 후 라이트 모드로 복귀하는 파형을 가질 수 있다.
그리고, 리드 클럭 Rclk은 리드 모드에 대응하여 주기적인 센싱과 데이터 변환을 수행하기 위한 구간과 번갈아가며 형성이 되며, 이러한 방식을 통하여 본 발명은 반도체 장치에서 데이터를 출력할 때 반도체 장치에서 형성된 데이터를 바로 출력 함으로써 필요한 출력 버퍼의 사이즈를 줄일 수 있다. 또한 노이즈에 민감한 센싱과 데이터 변환 구간에 입출력 노이즈가 유입됨을 방지할 수 있다.
도 16은 본 발명에 의하여 라이트와 리드 동작을 수행하기 위하여 통합된 회로도를 예시한다. 도 16은 도 12와 도 14를 통합한 것이며, 도 12의 전송 신호 Tx와 도 14의 리드 클럭 Rclk를 전달하는 오아 게이트(121)가 더 추가된 것에 차이점이 있다.
따라서, 오아 게이트(121)를 통하여 전달되는 리드 클럭 Rclk 또는 전송 신호 Tx에 대응한 펄스에 대응하여 앤드 게이트(122)의 출력이 변화된다.
2개의 단자를 갖는 반도체 장치(10)는 전압 특성 상 다른 동작 방식을 제공할 수 있다. 이는 2단자 CMOS 소자의 구조적인 형태와 전압의 결정 방식과 관련이 있다. 즉, 2단자 CMOS 소자에 가해지는 전압은 2 단자 사이의 전위 차이에 의해 결정된다. 그러므로 2 단자 중 VF 단자는 접지전압 VSS로 고정하고 VB 단자에 풀다운 펄스를 인가한 경우나 입출력을 역으로 설정하여 VB 단자를 외부전원으로 고정하고 VF 단자에 풀업 신호를 가하는 경우는 반도체 장치(10)의 입장에서 동일한 동작을 일으킨다.
도 17의 실시예는 컨트롤러(100)의 입출력 선(I/O Line)의 레벨을 역으로 설정한 것을 예시한다. 즉, 컨트롤러(10)의 외부 전원을 5V라 가정하면, 동작 구간은 "5V-입출력 기준 전압(IOref)" 사이로 정의하고, 입출력 선(I/O Line)의 레벨은 "5V-입출력 기준 전압(IOref)"으로 레귤레이션될 수 있다
컨트롤러(100)에 외부 기기로부터 UART 신호인 전송 신호 Tx나 리드 클럭 Rclk이 입력되면, 오아 게이트(121a)를 통하여 전달되는 리드 클럭 Rclk 또는 전송 신호 Tx에 대응한 펄스에 대응하여 낸드 게이트(122a)의 출력이 변화된다.
보다 구체적으로, 컨트롤러(100)는 낸드 게이트(122a)를 이용하여 전송 신호 Tx나 리드 클럭 Rclk의 레벨 천이(High to Low, Low to High)를 감지한다. 그리고, 낸드 게이트(122a)는 전송 신호 Tx나 리드 클럭 Rclk의 천이 시점에 대응하여 입출력 선(I/O Line)을 풀업시키기 위한 펄스를 생성하며, PMOS 트랜지스터(Mp)가 낸드 게이트(122a)의 출력에 대응하여 입출력 선(I/O Line)의 풀업을 위한 동작을 수행한다.
상기한 풀업에 의하여 입출력 선(I/O line)의 전압(풀업 신호)이 "5V-Vref"보다 더 올라가면 비교기(124a)의 출력이 하이 레벨에서 로우 레벨로 변화되고, 그에 대응하는 낸드 게이트(122a)의 출력에 의하여 풀업이 중지된다. 입출력 선(I/O Line)에는 전압 레귤레이터(126a)가 구성되어 있으며, 전압 레귤레이터(126a)는 풀업이 중지된 후 입출력 선(I/O Line)의 전압 레벨을 "5V-입출력 기준 전압(IOref)"으로 복귀시킨다. 따라서, 도 17의 컨트롤러(100)는 외부 기기로부터 UART 신호인 전송 신호(Tx)신호나 리드 클럭(Rclk)에 대응하여 입출력 선(I/O Line)을 통하여 "5V-IOref"에서 "5V-Vref"의 진폭을 갖는 삼각파 형태의 펄스를 출력할 수 있다.
도 17의 경우, 입출력 선(I/O Line)은 반도체 소자(10)의 2개의 단자 중 VF 전압(도 17에서 VSS로 표현됨)이 인가되는 단자에 연결되며, 5V의 고정된 전압은 입출력 선(I/O line)에 연결되는 반도체 소자(10)의 다른 단자에 연결된다.
도 17의 컨트롤러(100)는 도 16의 회로와 차이는 있으나 이전 실시예들의 설명에 의하여 라이트와 리드 동작이 이해될 수 있으므로 중복된 설명은 생략한다. 그리고, 도 17의 컨트롤러(100)는 도 16과 비교하여 리드시 입출력 선(I/O Line)의 신호가 반전되므로 반도체 장치(10)에서 전송되는 데이터는 반전시켜서 처리할 필요가 있다.
또한, 도 17의 실시예에서 반도체 장치(10)는 입출력 선(I/O Line)의 레벨을 역으로 설정한 것을 제외하고 나머지는 이전 실시예들과 동일한 구성 및 작용을 가지므로 이에 대한 중복된 설명은 생략한다.
도 18의 실시예는 도 16의 실시예와 도 17의 실시예의 컨트롤러(100)를 하나로 구현한 것이다. 도 18의 실시예는 도 16의 모드와 도 17의 모드를 선택할 수 있는 모드 선택 스위치(Mode-1, Mode-2)의 구성을 필요로 한다.
여기에서 도 16의 모드는 노멀 모드라 정의할 수 있고, 도 17의 모드를 리버스 모드라 정의할 수 있다.
그리고, 도 18의 실시예는 리드 클럭 Rclk에 대해서만 예시적으로 도시하고, 입출력 선(I/O Line)의 풀업과 풀다운에 관련된 회로만 간략히 예시한다. 도 18의 실시예는 모드 전환을 위한 모드 선택 스위치(Mode-1, Mode-2)를 포함한다. 도 18에서 도 16 및 도 17에 개시된 구성 요소들에 대한 인용부호의 기재 및 구성과 작용에 대한 설명은 생략한다.
도 18에서, 모드 선택 스위치(Mode-1)가 턴온되면 컨트롤러(100)는 노멀 모드를 수행하고, 모드 선택 스위치(Mode-2)가 턴온되면 컨트롤러(100)는 리버스 모드를 수행한다.
상기와 같이 도 18과 같이 컨트롤러(100)가 구성되는 경우, 컨트롤러(100)는 도 19의 (a)와 같이 프론트 사이드(Front Side)의 제1 전원전압(VF)과 데이터가 하나의 단자를 공유하는 반도체 장치(10)에 대응하여 동작하거나 도 19의 (b)와 같이 백 사이드(Back Side)의 제2 전원전압(VB)과 데이터가 하나의 단자를 공유하는 반도체 장치(10)에 대응하여 동작할 수 있다. 그러므로, 도 18의 컨트롤러(100)는 모드를 변경하면서 다양한 반도체 장치(10)를 측정할 수 있다.
참고로, 도 19는 반도체 장치(10)가 표면에 여러 개의 전극(센서 전극)을 가지고 그 주위를 링 모양으로 한 개의 단자를 형성하며 이면에 다른 단자를 갖는 경우를 예시한 것이다.
도 19의 (a)와 같이 도 16에 대응하는 노멀 모드에서는 라이트나 리드의 데이터에 대응하여 전압 레벨이 낮아지는 진폭을 갖는 좁은 Pulse가 입출력 선(I/O line)에 생성된다. 그리고, 도 19의 (b)와 같이 도 17에 대응하는 리버스 모드에서는 라이트나 리드의 데이터에 대응하여 전압 레벨이 높아지는 진폭을 갖는 좁은 펄스가 입출력 선(I/O line)에 생성된다.
컨트롤러(100)는 리드시 상기한 입출력 선(I/O line)의 변화를 더블 샘플링 차동 증폭기(150, 150a)에서 센싱하여 Data로 인식하고, 여기에 스타트 비트(Start bit)와 스탑 비트(Stop Bit)를 추가해서 수신 신호(Rx)를 생성한다.
상술한 구성에 의하여, 본 발명은 2 개의 단자를 갖는 CMOS 소자를 이용하는 2 개의 단자를 갖는 반도체 장치를 구현할 수 있으며, 반도체 장치는 하나의 단자를 데이터의 통신과 전원용으로 공유할 수 있다. 그러므로, 반도체 장치는 비동기 시리얼 통신을 수행할 수 있다. 즉, 반도체 장치는 공유된 1 개의 단자를 이용한 데이터의 라이트와 리드를 수행할 수 있다.
그리고, 상기한 반도체 장치는 데이터로부터 전원전압을 얻기 위한 정류 기능을 가질 수 있다.
또한, 본 발명은 2 개의 단자를 갖는 반도체 장치가 비동기 시리얼 통신을 위한 기준 클럭을 발생할 수 있어서 기준 클럭을 이용한 데이터의 라이트를 구현할 수 있다.
그리고, 본 발명은 에너지 손실과 내부 회로의 크기를 최소화하여 반도체 장치의 내부에서 생성된 데이터 정보를 외부의 컨트롤러로 안정적으로 전달할 수 있다.
그리고, 본 발명은 컨트롤러가 짧은 구간의 펄스를 이용하여 데이터를 전달하고, 반도체 장치가 짧은 구간의 펄스를 이용하여 전달되는 데이터를 복원할 수 있어서, 데이터를 이용한 정류 기능의 효율을 높일 수 있고, 데이터 전달 과정의 오류를 개선할 수 있는 비동기 시리얼 통신 기술을 구현할 수 있다.
그리고, 본 발명은 데이터에 포함된 코드 정보에 따라 리드(Read) 모드와 라이트(Write) 모드를 판단할 수 있다.
그리고, 본 발명은 데이터의 전송(Baud) 시간 간격을 이용하여 라이트(Write) 모드에서 비동기 시리얼 방식으로 입력된 데이터의 하이 또는 로우 상태를 판단하기 위한 타이밍을 생성할 수 있다.
그러므로, 본 발명은 데이터에 리드(Read) 모드를 나타내는 코드가 포함된 경우, 2 개의 단자를 갖는 반도체 장치가 전송(Baud) 시간 간격에 해당하는 클럭 신호를 생성하고 클럭 신호를 이용하여 내부 데이터 형성부(CMOS 소자를 이용하여 형성된 센서 소자와 메모리 소자 중 적어도 하나를 포함하는 소자 어레이)로부터 데이터를 수신하고, 데이터를 수신한 후 라이트(Write) 모드로 복귀할 수 있다.
그리고, 본 발명은 리드(Read) 모드에서 외부의 컨트롤러에서 보내는 기준 펄스 신호에 동기하여 내부 데이터 형성부의 출력을 생성하고, 이 출력을 1개 라인으로 된 입출력 단자에 실어서 외부의 컨트롤러에서 센싱하고 판별할 수 있다.
그리고, 본 발명은 내부의 데이터 형성부에서 데이터를 출력할 때 CMOS 회로에서 출력 버퍼로 데이터를 전송하는 동작과 출력 버퍼에서 외부로 데이터를 전송하는 동작을 번갈아서 수행함으로써 반도체 장치에서 필요한 출력 버퍼의 사이즈를 줄일 수 있다.
그리고, 본 발명은 모드에 따라 반도체 장치의 2 개의 단자 중 선택된 하나의 단자가 데이터의 통신과 전원용으로 공유됨으로써 반도체 장치를 다양하게 활용할 수 있다.

Claims (25)

  1. 기판 상의 제1 단자 및 제2 단자;
    다이오드와 제1 캐패시터를 포함하는 정류 회로; 및
    CMOS 소자;를 포함하며,
    상기 제1 단자와 상기 제2 단자 중 어느 하나가 상기 CMOS 소자의 데이터의 입출력을 위한 컨택과 연결되는 동시에 상기 정류 회로에 연결되며,
    상기 제1 캐패시터에 충전되는 전원을 이용하여 동작되고,
    상기 데이터의 입출력은 전원공급의 효율을 높이기 위하여 데이터 천이시점에 동기된 펄스 신호를 사용하는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 CMOS 소자를 이용하여 형성된 센서 소자와 메모리 소자 중 적어도 하나를 포함하는 소자 어레이가 상기 기판 상의 센싱면을 형성하도록 구성되고,
    상기 소자 어레이에 대한 상기 데이터의 처리를 위한 회로가 형성된 반도체 장치.
  3. 제1 항에 있어서,
    상기 정류 회로의 출력에 대응하는 레귤레이터를 더 포함하며,
    상기 레귤레이터는,
    상기 다이오드;
    제2 캐패시터;
    미리 설정된 기준전압과 상기 제2 캐패시터의 충전량을 비교하는 비교기; 및
    상기 비교기의 동작에 의하여 상기 제1 캐패시터에서 상기 제2 캐패시터로 상기 데이터를 전달하는 것을 제어하는 트랜지스터;를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 단자 및 상기 제2 단자 중 데이터의 통신과 전원용으로 공유된 어느 하나의 단자를 통하여 상기 데이터에 대한 입출력을 수행하는 입출력 회로; 및
    상기 CMOS 소자를 포함하며, 상기 데이터의 라이트와 출력할 데이터의 리드를 위하여 상기 입출력 회로와 인터페이스되는 CMOS 회로;를 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 단자 및 상기 제2 단자 중,
    어느 하나가 데이터의 통신과 전원용으로 공유되며 입출력 선에 연결되고,
    다른 하나에 상기 입출력 선의 전압을 정의하기 위한 전압이 인가되는 반도체 장치.
  6. 하나의 입출력 선을 통하여 외부에서 제공되는 실제 신호의 천이시점에 동기된 펄스 신호를 인지하는 입력 버퍼;
    인지된 상기 펄스 신호를 상기 실제 신호로 복원하는 펄스 신호 복원 회로;
    복원된 신호를 데이터로 인식하는 명령 디코더;
    상기 명령 디코더의 제어에 따라 소자 어레이의 어드레스를 제공하는 어드레스 제공부; 및
    상기 명령 디코더의 제어에 따라 상기 소자 어레이의 상기 어드레스에 대하여 상기 데이터의 입력과 상기 입출력 선을 통한 상기 데이터의 출력을 수행하는 입출력 버퍼;를 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 소자 어레이에서 제공되는 상기 데이터가 아날로그 신호일 경우 상기 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기;를 더 포함하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 명령 디코더는 상기 복원된 신호를 이용하여 반도체 장치 별로 할당된 고유 코드를 인식하고 리드 명령을 제공하는 반도체 장치.
  9. 제6 항에 있어서,
    상기 어드레스 제공부는 리드 모드에 대응하여 여러 개의 센서나 메모리를 순차적으로 선택하기 위해서 클럭 제너레이터의 클럭 신호를 이용하는 반도체 장치.
  10. 2개의 단자를 갖는 반도체 장치의 동작에 필요한 안정된 전압을 생성하여 제공하는 전압 레귤레이터;
    외부의 전송신호를 디코딩하여 데이터와 컨트롤 신호를 생성하는 명령디코더:
    상기 명령 디코더의 상기 데이터를 펄스 신호로 변환하는 펄스 신호 발생기;
    상기 전압 레귤레이터의 전압을 이용하여 상기 펄스 신호 발생기의 상기 펄스 신호를 상기 한 개의 입출력 선을 통하여 상기 반도체 장치로 출력하는 출력 버퍼;
    상기 한 개의 입출력 선을 통하여 상기 반도체 장치로부터 입력되는 신호를 수신하는 입력 버퍼; 및
    상기 입력 버퍼의 신호를 외부기기가 인식할 수 있는 통신규격으로 변경하는 컨버터;를 포함하는 컨트롤러.
  11. 링 오실레이터를 이용하여, 비동기 시리얼 통신 방법으로 전송되는 1 비트와 상기 1 비트에 후속하는 복수의 데이터 비트 중 상기 제1 비트의 펄스 폭을 인식한 오실레이션 신호를 생성하는 단계;
    상기 오실레이션 신호의 천이 시점을 기준으로 캡춰 신호를 생성하는 단계; 및
    상기 캡춰 신호의 라이징 에지 또는 폴링 에지 중 어느 하나를 이용하여 상기 데이터 비트를 캡춰하는 단계;를 포함하는 비동기 시리얼 통신 방법.
  12. 제11 항에 있어서,
    상기 비동기 시리얼 통신 방법에 의한 상기 제1 비트는 스타트 비트이며, 상기 오실레이션 신호는 상기 스타트 비트의 구간을 인식하여 생성되며,
    상기 캡쳐 타이밍은 상기 캡춰 신호의 라이징 에지 또는 폴링 에지 중 어느 하나를 딜레이시켜 결정하는 비동기 시리얼 통신 방법.
  13. 제11 항에 있어서,
    상기 오실레이션 신호는 상기 스타트 비트의 반에 해당하는 구간을 갖는 상기 제1 비트를 이용하며,
    상기 캡춰 신호를 생성하는 단계는 상기 오실레이션 신호를 상기 캡춰 신호로 이용하는 비동기 시리얼 통신 방법.
  14. 제11 항에 있어서, 상기 오실레이션 신호를 생성하는 단계는,
    직렬로 연결된 복수 개의 지연 회로를 통하여 상기 제1 비트의 시작 시점에 인에이블되는 입력신호를 상기 제1 비트의 시작 시점부터 종료 시점까지 포워드 방향으로 순차적으로 지연시키는 단계;
    상기 제1 비트의 종료 후 상기 입력신호가 지연된 지연 신호를 복수 개의 상기 지연 회로를 통하여 백워드 방향으로 리턴시키는 단계; 및
    상기 제1 비트의 시작 시점부터 종료 시점까지 형성된 포워드와 백워드 회로가 한번의 반전회로를 거쳐 루프를 형성하여 링 오실레이션을 일으키는 단계;를 포함하는 비동기 시리얼 통신 방법.
  15. 입출력 선에 대한 풀업과 풀다운을 제어하며, 상기 입출력 전압과 상기 풀업과 풀다운을 제어하기 위한 기준 전압 간을 스윙하며 외부로부터 전송된 전송 신호의 천이 시점에 대응하는 펄스 신호를 상기 입출력 선으로 출력하는 컨트롤러; 및
    상기 펄스 신호를 이용하여 내부 전원의 충전과 데이터 입력을 수행하는 반도체 장치;를 포함하는 비동기 시리얼 통신 시스템.
  16. 제15 항에 있어서, 상기 컨트롤러는,
    상기 전송 신호가 입력되면 상기 전송 신호의 천이 시점에 대응한 펄스를 생성하는 펄스 생성부;
    상기 입출력 선이 상기 입출력 전압을 유지하도록 하는 입출력 전압 레귤레이터; 및
    상기 입출력 선이 상기 입출력 전압을 유지하고, 상기 전송 신호가 입력되면 상기 전송 신호의 천이 시점에 상기 입출력 선에 대한 풀업과 풀다운 중 어느 하나를 수행하며, 상기 입출력 선의 전압이 미리 설정된 기준 전압에 도달하면 현재 수행되는 상기 풀업이나 상기 풀다운을 중지하는 제어부;를 포함하며,
    상기 풀업과 상기 풀다운을 중지한 후 상기 입출력 선의 전압 레벨은 상기 입출력 전압으로 복귀되며, 상기 전송 신호에 대응하여 상기 입출력 전압과 상기 기준 전압 사이를 스윙하는 상기 펄스 신호를 상기 입출력 선으로 출력하는 비동기 시리얼 통신 시스템.
  17. 제15 항에 있어서, 상기 반도체 장치는 상기 데이터 입력을 위하여,
    상기 펄스 신호를 미리 설정된 비교 전압과 비교하여 펄스 신호와 비교 전압의 차에 대응하는 신호를 제공하는 입력 버퍼;
    상기 입력 버퍼의 출력에 대응하여 동기된 천이 시점을 갖는 펄스를 출력하는 펄스 발생 회로; 및
    상기 펄스를 이용하여 상기 전송 신호와 동일한 위상을 갖는 데이터를 복원하는 토글 플립플롭;을 포함하는 비동기 시리얼 통신 시스템.
  18. 제17 항에 있어서,
    상기 펄스 발생 회로의 상기 펄스가 발생하지 않은 구간이 미리 설정된 시간을 초과하거나 파워업 상태이면 상기 토글 플립플롭을 리셋하는 오류 방지 회로를 더 포함하는 비동기 시리얼 통신 시스템.
  19. 외부로부터 전송된 전송 신호의 천이 시점에 대응하여 미리 설정된 제1 및 제2 전압 간을 스윙하는 펄스 신호를 입출력 선을 통하여 컨트롤러로부터 수신하며, 상기 펄스 신호를 미리 설정된 비교 전압과 비교하여 펄스 신호와 비교 전압의 차에 대응하는 신호를 제공하는 입력 버퍼;
    상기 입력 버퍼의 출력에 대응하여 동기된 천이 시점을 갖는 펄스를 출력하는 펄스 발생 회로; 및
    상기 펄스를 이용하여 상기 전송 신호와 동일한 위상을 갖는 데이터를 복원하는 토글 플립플롭;을 포함하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 펄스 발생 회로의 상기 펄스가 발생하지 않은 구간이 미리 설정된 시간을 초과하거나 파워업 상태이면 상기 토글 플립플롭을 리셋하는 오류 방지 회로를 더 포함하는 반도체 장치.
  21. 입출력 선이 입출력 전압을 유지하도록 하는 입출력 전압 레귤레이터를 가지며, 상기 입출력 전압에 대한 풀업과 풀다운 중 어느 하나를 수행하고, 풀업 신호나 풀다운 신호가 정해진 기준 전압에 도달하면 현재 수행 중인 상기 풀업 또는 상기 풀다운이 종료되며 제1 컨스턴트 펄스를 생성하며, 상기 제1 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 플로팅하고, 플로팅된 상기 입출력 선에 데이터가 전달되면 상기 데이터를 센싱하여 출력하는 컨트롤러; 및
    상기 입출력 선의 상기 풀업 신호나 상기 풀다운 신호가 상기 기준 전압에 도달하면 제2 컨스턴트 펄스를 생성하며, 리드된 데이터를 상기 제2 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 통하여 출력하는 반도체 장치;를 포함하는 비동기 시리얼 통신 시스템.
  22. 제21 항에 있어서, 상기 컨트롤러는,
    상기 제1 컨스턴트 펄스의 인에이블이 시작되는 시점에 턴온하여 상기 입출력 선의 상기 데이터를 샘플링하는 제1 스위치;
    상기 제1 컨스턴트 펄스의 인에이블이 종료되는 시점에 턴온하여 상기 입출력 선의 상기 데이터를 샘플링하는 제2 스위치; 및
    상기 제1 및 제2 스위치에 의하여 두 번 샘플링된 전압들의 차이를 리드된 상기 데이터로서 출력하는 더블 샘플링 차동 증폭기;를 더 포함하는 비동기 시리얼 통신 시스템.
  23. 제21 항에 있어서, 상기 반도체 장치는,
    상기 입출력 선에 대한 상기 풀다운 전압이나 상기 풀업 전압이 상기 기준 전압에 도달하였음을 검출하는 입력 버퍼;
    상기 입출력 선에 대한 상기 풀다운 전압이나 상기 풀업 전압이 상기 기준 전압에 도달하면 일정한 폭의 상기 인에이블 구간을 갖는 상기 제2 컨스턴트 펄스를 생성하는 펄스 발생 회로;
    리드된 상기 데이터를 상기 제2 컨스턴트 펄스의 인에이블 구간 동안 상기 입출력 선을 통하여 출력하는 스위치;를 포함하는 비동기 시리얼 통신 시스템.
  24. 제21 항에 있어서,
    상기 컨트롤러와 상기 반도체 장치는 동일 레벨의 상기 기준 전압을 감지하여 상기 컨트롤러와 상기 반도체 장치 간의 동기화된 입출력 컨트롤에 이용하는 비동기 시리얼 통신 시스템.
  25. 제21 항에 있어서,
    상기 입출력 선의 플로팅 시에 상기 반도체 장치로부터 상기 입출력 선에 전달되는 상기 데이터의 하이와 로우 레벨을 정확하게 센싱하기 위하여 상기 입출력 선과 전원선 사이에 가변 저항을 포함하는 비동기 시리얼 통신 시스템.
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