WO2013157836A1 - 멀티-터치패널용 정전용량 감지회로 및 이를 갖는 멀티-터치 감지장치 - Google Patents

멀티-터치패널용 정전용량 감지회로 및 이를 갖는 멀티-터치 감지장치 Download PDF

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    • G06F2203/04104—Multi-touch detection in digitiser, i.e. details about the simultaneous detection of a plurality of touching locations, e.g. multiple fingers or pen and finger

Definitions

  • the present invention relates to a capacitive sensing circuit for a multi-touch panel and a multi-touch sensing device having the same, and more particularly, to a capacitive sensing circuit for sensing capacitance in a multi-touch panel capable of multi-touch. And a multi-touch sensing device having the same.
  • the touch screen device which is the most common application product of the touch panel device, detects the touch position of the user on the display screen and uses the information on the detected touch position as input information to perform overall control of the electronic device including the display screen control.
  • the touch screen device In the manufacture of touch screens with the popularity of such touch screen devices, the importance of the capacitance measuring circuits for touch screens and the capacitance controller semiconductors in charge thereof is increasing day by day.
  • the signal for detecting the user's contact position in the touch panel includes a noise component.
  • the noise sensitivity included in the signal must be removed to increase the signal-to-noise ratio (SNR) to increase the touch sensitivity.
  • SNR signal-to-noise ratio
  • high frequency noise components among the noise components included in the signal can be removed using various filters. However, low frequency noise components are not easily removed.
  • an object of the present invention is to provide a capacitive sensing circuit for a multi-touch panel designed to detect a multi-touch operation with good sensitivity to low-frequency noise components will be.
  • Another object of the present invention is to provide a multi-touch sensing device having the capacitive sensing circuit for the multi-touch panel described above.
  • a multi-touch panel capacitive sensing circuit includes: a transmission circuit unit connected to a transmission line of a touch panel and applying a square wave transmission signal to the transmission line; Current mirror-based charge integration, which is connected to the receiving line of the multi-touch panel and integrates the charges according to the rising period and the falling period of the square wave transmission signal applied from the transmitting circuit unit when a user's human body contact occurs.
  • a receiving circuit unit having a circuit for detecting a difference in capacitance generated between the transmission line and the receiving line, and (i) a first integral control signal in phase with the transmission signal to detect a first capacitance that decreases when touched; And outputting a second integral control signal inverse to the first integral control signal to the receiving circuit, and (ii) detecting the second capacitance that increases when touched.
  • a control signal generator for outputting a first integral control signal inverse to the signal and a fourth integral control signal inverse to the second integral control signal to the receiving circuit, and a difference between the first capacitance and the second capacitance. It includes a touch discrimination unit for determining whether or not to touch on the basis.
  • the touch determiner may determine whether the touch is based on the value obtained by subtracting the second capacitance from the first capacitance.
  • the touch determiner may determine whether the touch is based on the value obtained by subtracting the first capacitance from the second capacitance.
  • the touch discriminating unit may determine whether the touch is performed based on an arithmetic mean value of the first capacitance and the second capacitance.
  • the receiving circuit unit the top switch is disposed in front of the charge integrating circuit, the first end is connected to the receiving line, the upper switch is turned on or off in accordance with the first integral control signal applied to the control terminal
  • a lower end switch disposed at the front end of the charge integrating circuit, the first end being connected to the second end of the receiving line and the upper end switch, and being turned on or off in accordance with the second integration control signal applied to a control end. It may include.
  • the charge integrating circuit is connected to the second end of the upper switch, and mirrors the current flowing along the set current path by setting the current path with the multi-touch panel according to the on of the upper switch.
  • a top current mirror unit for outputting through an output terminal, a node connected to the top current mirror unit and the top switch, and a second end of the bottom switch, respectively, and the multi-touch panel according to the on of the bottom switch. It may include a lower current mirror unit for discharging by mirroring the current of the upper current mirror unit in accordance with the current flowing along the set current path of the.
  • a multi-touch sensing apparatus includes a multi-touch panel, a transmitting circuit unit, a receiving circuit unit, a control signal generator, and a touch discriminating unit.
  • a plurality of transmission lines and a plurality of receiving lines are disposed in the multi-touch panel.
  • the transmission circuit unit is connected to the transmission line and applies a square wave transmission signal to the transmission line.
  • the reception circuit unit includes a current mirror-based charge integration circuit for integrating charges corresponding to the rising and falling periods of the square wave transmission signal applied from the transmitting circuit unit, and is connected to the receiving line of the multi-touch panel. The difference in capacitance generated between the transmission line and the reception line is detected.
  • the control signal generator outputs a first integral control signal and a second integral control signal which are in phase with each other to the charge integrating circuit, and (i) is operated in a first phase mode in which the capacitance is reduced when the charge integrating circuit is touched. Outputting the first integral control signal in reverse phase with respect to the phase of the transmission signal and outputting the second integral control signal in phase with respect to the phase of the transmission signal; and (ii) capacitance when the charge integrating circuit is touched.
  • the first integration control signal is output in phase with respect to the phase of the transmission signal
  • the second integration control signal is output in reverse phase with respect to the phase of the transmission signal so as to operate in this increasing second phase mode.
  • the touch discriminating unit determines whether the touch is performed based on the capacitance value detected by the reception circuit unit corresponding to the first phase mode and the capacitance value detected corresponding to the second phase mode.
  • the phase of the first integration control signal is set in phase with the transmission signal so as to operate in a first phase mode in which capacitance decreases with touch. And adjust the phase of the second integrated control signal to be equal to the phase of the transmission signal to operate in the second phase mode in which the capacitance increases according to the touch, and the first phase mode and the second phase mode.
  • FIG. 1 is a schematic diagram illustrating a multi-touch sensing device according to an embodiment of the present invention.
  • FIG. 2A is a waveform diagram illustrating a first phase mode operation of the multi-touch sensing device illustrated in FIG. 1.
  • FIG. 2B is an equivalent circuit diagram for describing capacitance reduced when a touch is performed between a transmission line and a reception line.
  • 3A is a waveform diagram illustrating a second phase mode operation of the multi-touch sensing device illustrated in FIG. 1.
  • FIG. 3B is an equivalent circuit diagram for describing capacitance increased when a touch is performed between a transmission line and a reception line.
  • FIG. 4 is an equivalent circuit diagram schematically illustrating an example of the capacitive sensing circuit for the multi-touch panel of the mutual cap method shown in FIG. 1.
  • FIG. 5 is an equivalent circuit diagram schematically illustrating another example of the capacitive sensing circuit for the multi-touch panel of the mutual cap method shown in FIG. 1.
  • FIGS. 4 and 5 are circuit diagrams for describing the reception circuit unit shown in FIGS. 4 and 5 as a whole.
  • FIG. 7 is a circuit diagram for describing a part of the reception circuit unit illustrated in FIG. 6.
  • FIG. 8 is a circuit diagram illustrating the upper PMOS unit, the lower PMOS unit, and the output switching unit in FIG. 7.
  • FIG. 9 is a circuit diagram illustrating the microdischarge current source shown in FIG. 7.
  • FIG. 10 is a circuit diagram illustrating a switch provided in the receiving circuit unit according to the present invention.
  • FIG. 11 is an equivalent circuit diagram schematically illustrating another example of the capacitive sensing circuit for the multi-touch panel of the mutual cap method shown in FIG. 1.
  • FIG. 12 is an equivalent circuit diagram schematically illustrating another example of the capacitive sensing circuit for the multi-touch panel of the mutual cap method shown in FIG. 1.
  • FIG. 13 is a circuit diagram for describing the reception circuit unit shown in FIGS. 11 and 12 as a whole.
  • FIG. 14 is a circuit diagram for describing a part of the reception circuit unit illustrated in FIG. 13.
  • FIG. 15 is a circuit diagram illustrating the microdischarge current source shown in FIG. 13.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • FIG. 1 is a schematic diagram illustrating a multi-touch sensing device according to an embodiment of the present invention.
  • the multi-touch sensing device includes a multi-touch panel 100 and a capacitive sensing circuit 200.
  • the multi-touch panel 100 includes a plurality of transmission lines T0, T1, T2, T3, T4, T5, T6, and T7 extending in the X-axis direction and extending in the Y-axis direction, and extending in the Y-axis direction. And a plurality of receiving lines R0, R1, R2, R3, R4, R5, R6, and R7 arranged in the X-axis direction.
  • the transmission lines and the reception lines may be formed on different layers or may be formed on the same layer. In this embodiment, the number of transmission lines and receiving lines is eight.
  • the transmission line serves to transmit a specific signal, for example, a square wave transmission signal
  • the reception line serves to sense capacitance caused by a signal induced from the transmission line. .
  • the capacitive sensing circuit 200 includes a transmitting circuit unit 210, a receiving circuit unit 220, a control signal generator 230, and a touch discriminating unit 240.
  • the transmitting circuit unit 210, the receiving circuit unit 220, the control signal generator 230, and the touch discriminating unit 240 may be formed on one chip or may be formed on different chips. Meanwhile, the transmitting circuit unit 210, the receiving circuit unit 220, the control signal generator 230, and the touch discriminating unit 240 may be integrated on the multi-touch panel 100.
  • the transmission circuit unit 210 includes a transmitter 212 and a transmission switch 214, and transmits the transmission signal to the transmission line (T0, T1, T2, T3, T4) of the multi-touch panel 100. , T5, T6, T7) sequentially.
  • the transmitter 212 outputs a square wave transmission signal to the transmission lines T0, T1, T2, T3, T4, T5, T6, and T7 of the multi-touch panel 100.
  • the strength of the transmission signal output from the transmitter 212 may be weak. If the strength of the transmission signal is weak, difficulty in processing the signal in the reception circuit unit 220 may occur. Accordingly, the amount of energy induced in the reception line may be further increased by increasing the output voltage of the transmitter 212 to increase the transmission energy.
  • the transmission circuit unit 210 may further include a power booster (not shown) such as a charge pump.
  • the reception circuit unit 220 may determine a difference in capacitance generated between the transmission line and the reception line when a human body contact occurs, and receive lines R0, R1, R2, R3, and R4 of the multi-touch panel 100. , R5, R6, R7).
  • the receiving circuit 220 includes a current mirror-based charge integrating circuit 224, the rising period and the falling period of the square wave transmission signal applied from the transmission circuit unit 210 Correspondingly, the charges are respectively integrated to detect the difference of the capacitance generated between the transmission line and the receiving line of the multi-touch panel 100 to detect whether the touch is performed.
  • the receiving circuit unit 220 is provided with a receiving switch 222 to receive the receiving signal from the receiving lines R0, R1, R2, R3, R4, R5, R6, and R7.
  • the receiving switch 222 may be omitted.
  • the receiving circuit unit 220 is provided in plural and is connected to each of the receiving lines R0, R1, R2, R3, R4, R5, R6, and R7.
  • the charge integrator Since the change in the received signal (charge amount) detected by the human body is very small, such as several tens fF to several Pf, the charge integrator accumulates the charge amount by the received signal and amplifies and converts the accumulated charge into voltage. 224, a circuit is used for the receiving circuit unit 220.
  • An analog-to-digital converter 226 (hereinafter, referred to as an ADC) or the like is used to digitize the value of the detected voltage to enable data processing.
  • the control signal generator 230 outputs the first integration control signal CP and the second integration control signal CN, which are in phase with each other, to the charge integration circuit 224 of the reception circuit unit 220. That is, the control signal generator 230 integrates a second integration control signal CN, which is in phase with respect to the first integration control signal CP and the first integration control signal CP, to integrate the charge of the reception circuit unit 220. Output to the circuit 224, respectively.
  • the first phase mode in order to solve the problem caused by the low frequency noise component included in the reception signal RX, the first phase mode is operated in a first phase mode in which the capacitance is reduced in comparison with the reference level during the first time period. During the period of time, the device operates in the second phase mode in which the capacitance increases with respect to the reference level during touch.
  • the first integration control signal CP is output in reverse with respect to the phase of the transmission signal TX, and the second integration control is performed.
  • the signal CN is output in phase with respect to the transmission signal TX.
  • the first integration control signal CP is output in phase with respect to the phase of the transmission signal TX, and the second integration control signal is generated. (CN) is output in reverse phase with respect to the phase of the transmission signal TX.
  • FIG. 2A is a waveform diagram illustrating a first phase mode operation of the multi-touch sensing device illustrated in FIG. 1.
  • FIG. 2B is an equivalent circuit diagram for describing capacitance reduced when a touch is performed between a transmission line and a reception line.
  • 'Cf' is a sensor capacitance corresponding to a sensor defined between a transmission line and a reception line
  • 'Cm1', 'Cm2' and 'Cm3' are human capacitances corresponding to a touch of a human body.
  • the energy of the transmission signal TX is parallel between the sensor capacitance Cf and the human body capacitance Cm. Each path is split and passed through the capacitor. Therefore, the amount of energy of the transmission signal transmitted to the receiving line is energy excluding human capacitance.
  • FIG. 3A is a waveform diagram illustrating a second phase mode operation of the multi-touch sensing device illustrated in FIG. 1.
  • FIG. 3B is an equivalent circuit diagram for describing capacitance increased when a touch is performed between a transmission line and a reception line.
  • 'Cf' is a sensor capacitance corresponding to a sensor defined between a transmission line and a reception line
  • 'Cm' is a human capacitance corresponding to a touch of a human body.
  • the energy of the transmission signal TX is determined by the sensor capacitance Cf and the human body capacitance Cm. Since the parallel capacitor is transmitted to the reception signal RX, the amount of energy transferred to the reception signal RX when touched increases.
  • the touch determiner 240 determines whether a touch is made based on a difference between the first capacitance and the second capacitance provided from the ADC 226, respectively.
  • the touch determiner 240 may determine whether the touch is performed based on a value obtained by subtracting the second capacitance from each of the first capacitances provided from the ADCs 226.
  • the touch determination unit 240 may determine whether the touch is based on a value obtained by subtracting the first capacitance from the second capacitances provided from the ADCs 226, respectively.
  • the touch determination unit 240 may determine whether the touch is based on the arithmetic mean value of the first capacitance and the second capacitance provided from the ADC 226, respectively.
  • the touch sensing sensitivity can be improved.
  • the transmission lines 110 and the receiving lines 120 that are perpendicular to each other are formed with each other's capacitance by an insulating material overlapping each other in an insulated state.
  • energy of a certain level of the transmission line is induced to the reception line by the electric field generated from the transmission signal of the transmission line.
  • the transmission signal applied to the electrode lines corresponding to the points where the touch is generated and the reception signal induced in the reception lines are capacitances formed on the respective electrodes by the touch.
  • a change in the capacitance and a change in the static / electrical energy field occur, resulting in a change in the amount of energy induced into the receiving line.
  • the capacitive sensing circuit converts the electrical energy detected from the receiving line, that is, the amount of charge (or the amount of change in capacitance) into a unit of voltage to take advantage of the difference between the voltage when a touch is generated and when it is not.
  • the presence or absence of a user's touch is determined.
  • the difference in the amount of charge due to the change in capacitance is measured by measuring the change amount of all the horizontal axes with respect to the independent vertical axis, and the measured values are processed in a two-dimensional arrangement of the vertical axis and the horizontal axis, so that multi-touch can be easily distinguished.
  • the phase of the first integrated control signal CP is adjusted in phase with respect to the phase of the transmission signal TX so as to operate in a first phase mode in which the capacitance decreases with touch, and the capacitance decreases with touch.
  • the phase of the first integrated control signal CP is adjusted in phase with respect to the phase of the transmission signal TX to operate in an increasing second phase mode. Accordingly, by detecting the touch position based on the difference between the first phase mode and the second phase mode, the problem caused by the low frequency noise component can be eliminated and the touch detection sensitivity can be improved.
  • FIG. 4 is an equivalent circuit diagram schematically illustrating an example of the capacitive sensing circuit for the multi-touch panel of the mutual cap method shown in FIG. 1.
  • the transmitting circuit unit 210 connected to the multi-touch panel 100 may include a first switch SW0, a second switch SW1, a first inverter IN1, and a second switch.
  • An inverter IN2 is provided, and a square wave transmission signal TX is provided to the multi-touch panel 100.
  • the transmitter 212 (shown in FIG. 1) provided in the transmitting circuit unit 210 and outputting a square wave transmission signal is referred to as a first switch SW0 and a second switch SW1. That is, when the first switch SW0 is turned on, a high level power supply voltage VDD is output. When the second switch SW1 is turned on, a ground voltage GND which is low level is output. Therefore, a square wave transmission signal having a high level and a low level can be output.
  • the receiving circuit unit 220 includes an upper switch SW11, a lower switch SW12, an upper current mirror unit UCM, a lower current mirror unit LCM, an output switching unit SW13, an output capacitor C1, and an enable circuit. And a switch SW14.
  • the transmission signal in response to the first and second transmission switch control signals S0 and S1 and the first and second integration control signals CP and CN.
  • the operation of the capacitance sensing circuit at the rising edge of TX and the operation of the capacitance sensing circuit at the falling edge are different.
  • the first transmission switch control signal SO and the first integration control signal CP are in phase with each other.
  • a first current path along the first switch SW0, the multi-touch panel 100, the lower switch SW12, and the lower current mirror part LCM is formed, and the current flowing along the first current path is mirrored to the NMOSs disposed on the right side of the lower current mirror part LCM, so that the upper current mirror part UCM and the lower current mirror part LCM are disposed.
  • a second current path is formed.
  • the current flowing along the second current path is mirrored to the PMOSs disposed on the right side of the upper current mirror unit UCM, and thus a third current path along the upper current mirror unit UCM and the output switching unit SW13. Is formed.
  • Charge corresponding to the current according to the third current path is charged in the output capacitor C1 and then output through the output terminal.
  • the reception signal RX is discharged through the lower current mirror part LCM and thus has a voltage level that decreases with time.
  • the current flowing through the left PMOSs of the upper current mirror unit UCM is mirrored to the right PMOSs of the upper current mirror UCM to form a second current path.
  • Charge corresponding to the current according to the second current path is charged to the output capacitor C1 and then output through the output terminal.
  • the reception signal RX has a voltage level that increases with time because charge is continuously supplied from the upper current mirror unit UCM.
  • the capacitance C0 formed in the multi-touch panel 100 is reduced. That is, since the waveform of the transmission signal TX and the waveform of the reception signal RX are inversed to each other, the capacitance of the capacitor generated by the human contact reduces the capacitance formed in the multi-touch panel 100. .
  • the sensing speed of the capacitance can be increased by increasing or decreasing the amount of charges transferred to both ends of the capacitor C0 formed in the multi-touch panel 100 in a short time. That is, when one end charges through the other end of the capacitor connected to the ground electrode, the charge is charged quickly at the beginning of charging, but after a certain time elapses, the charging speed becomes slow.
  • the circuit configuration can be simplified by configuring the charge integrating circuit integrating both the rising and falling periods of the transmission signal with the current mirror instead of the operational amplifier OP-AMP.
  • the charge integrating circuit integrating both the rising and falling periods of the transmission signal with the current mirror instead of the operational amplifier OP-AMP.
  • FIG. 5 is an equivalent circuit diagram schematically illustrating another example of the capacitive sensing circuit for the multi-touch panel of the mutual cap method shown in FIG. 1.
  • the transmitting circuit unit 210 connected to the multi-touch panel 100 includes a first switch SW0 and a second switch SW1, and transmits a square wave transmission signal TX to the multi-touch panel 100. It is provided to the touch panel 100.
  • the transmitter 212 shown in FIG. 1 provided in the transmitting circuit unit 210 and outputting a square wave transmission signal is referred to as a first switch SW0 and a second switch SW1. That is, when the first switch SW0 is turned on, a high level power supply voltage VDD is output. When the second switch SW1 is turned on, a ground voltage GND which is low level is output. Therefore, a square wave transmission signal having a high level and a low level can be output.
  • the reception circuit unit 220 includes an upper switch SW11, a lower switch SW12, an upper current mirror unit UCM, a lower current mirror unit LCM, an output switching unit SW13, a discharge current source DIC, and an output capacitor. (C1) and enable switch SW14.
  • the transmission signal in response to the first and second transmission switch control signals S0 and S1 and the first and second integration control signals CP and CN.
  • the operation of the capacitance sensing circuit at the rising edge of TX and the operation of the capacitance sensing circuit at the falling edge are different.
  • a first current path is formed along the first switch SW0 and the multi-touch panel 100, and the upper current mirror unit UCM and the upper switch are formed.
  • a second current path is formed along SW11.
  • the first integration control signal CP for turning on the upper switch SW11 is also supplied to the enable switch SW14 to turn on the enable switch SW14 to mirror the lower current mirror part LCM. The operation is blocked.
  • a current flowing through the plurality of PMOSs disposed on the left side of the upper current mirror unit UCM is mirrored to the PMOSs disposed on the right side of the upper current mirror UCM to form a third current path. Charge corresponding to the current according to the third current path is charged in the output capacitor C1 and then output through the output terminal.
  • the reception signal RX since the charge is supplied to the multi-touch panel 100 through the first switch SW0, the reception signal RX has a voltage level that increases with time.
  • a first current path is formed through the second switch SW1, and a current flowing along the multi-touch panel 100 and the lower switch SW12 is A third current path is formed along the upper current mirror unit UCM and the lower current mirror unit LCM by mirroring the NMOSs disposed on the right side of the lower current mirror unit LCM.
  • Current flowing through the left PMOSs of the upper current mirror unit UCM is mirrored to the right PMOSs of the upper current mirror UCM to form a fourth current path.
  • Charge corresponding to the current according to the fourth current path is charged in the output capacitor C1 and then output through the output terminal via the output switching unit SW13.
  • the reception signal RX is discharged through the lower current mirror part LCM and thus has a voltage level that decreases with time.
  • FIGS. 4 and 5 are circuit diagrams for describing the reception circuit unit shown in FIGS. 4 and 5 as a whole.
  • the receiving circuit unit according to an embodiment of the present invention, the upper switch (SW11), the lower switch (SW12), the upper current mirror unit (UCM), the lower current mirror unit (LCM), output switching A unit SW13, an enable switch SW14, an output capacitor C1, a discharge current source DIC, and a switching signal output unit SCP.
  • the upper switch SW11 is turned on or off in response to a first integration control signal CP to receive the received signal RX received through an input terminal connected to a receiving line, the upper current mirror unit UCM and the lower current. It is provided to the mirror part LCM.
  • the lower switch SW12 is turned on or off in response to a second integration control signal CN to provide the received current signal RX received through an input terminal connected to the receiving line to the lower current mirror unit LCM. .
  • the configuration of the upper switch SW11 and the lower switch SW12 will be described in detail later with reference to FIG. 10.
  • the upper current mirror unit UCM includes a plurality of transistors arranged in two stages in a current mirror relationship.
  • the lower current mirror portion LCM includes a plurality of transistors arranged in two stages in a current mirror relationship.
  • the output switching unit SW13 is composed of a plurality of switches and is disposed at each end of the upper current mirror unit UCM to output a signal integrated through an output terminal.
  • the configuration of the output switching unit SW13 will be described in detail later with reference to FIGS. 7 and 8.
  • the enable switch SW14 is disposed at the end of the lower current mirror part LCM, and the upper current mirror part UCM and the multi-touch panel 100 are turned on according to the on of the upper switch SW11. 2) and when the current path is set through the second switch SW1 (shown in FIG. 2) of the transmitting circuit unit, it serves to block the operation of the lower current mirror unit LCM.
  • the enable switch SW14 is illustrated at the end of the lower current mirror part LCM, but is not limited thereto.
  • the enable switch SW14 may be disposed between the upper current mirror unit UCM and the lower current mirror unit LCM, and the lower switch SW12 and the lower current mirror unit LCM. It may be placed in the liver.
  • the output capacitor C1 has one end connected to the output terminal and the other end connected to the ground voltage terminal supplied with the ground voltage GND, thereby charging a charge corresponding to the current mirrored by the upper current mirror unit UCM. do.
  • the discharge current source DIC is disposed at the end of the output switching unit SW13 to discharge the charge charged in the output capacitor C1.
  • the configuration of the discharge current source DIC will be described in detail later with reference to FIG. 9.
  • the switching signal output unit SCP is composed of two inverters connected in series to provide a signal for controlling on or off of the output switching unit SW13 to the output switching unit SW13.
  • FIG. 7 is a circuit diagram for describing a part of the reception circuit unit illustrated in FIG. 6.
  • the receiving circuit unit includes an upper switch SW11, a lower switch SW12, an upper current mirror unit UCM, a lower current mirror unit LCM, and an output switching unit SW13. ), The enable switch (SW14) and the micro-discharge current source (DIC).
  • the upper switch SW11 has a first end connected to a receiving line of the multi-touch panel 100 (shown in FIG. 1), a second end connected to the upper current mirror unit UCM, and a control end. It is turned on in response to the first integration control signal CP.
  • the lower switch SW12 has a first end connected to a receiving line of the multi-touch panel 100 (shown in FIG. 1), a second end connected to the lower current mirror part LCM, and a control end. It is turned on in response to the second integration control signal CN inputted through the second integration control signal CN.
  • the second integration control signal CN and the first integration control signal CP are opposite to each other. That is, when the second integration control signal CN is at a high level, the first integration control signal CP is at a low level, and when the second integration control signal CN is at a low level, the first integration is performed.
  • the control signal CP is at a high level.
  • the upper current mirror unit UCM includes an upper master UM and an upper slave US, and a current flowing through the upper master UM is mirrored to the upper slave US to the output switching unit SW13. Is provided.
  • the upper master includes a first PMOS QP11, a second PMOS QP12, a third PMOS QP13, and a fourth PMOS QP14.
  • the source of the first PMOS QP11 is connected to the power supply voltage terminal to which the power supply voltage VDD is supplied, and the gate is connected to the drain of the second PMOS QP12.
  • the source of the second PMOS QP12 is connected to the drain of the first PMOS QP11, and the gate is connected to the drain of the third PMOS QP13.
  • a gate of the third PMOS QP13 is connected to the upper switch SW11, a source is connected to the drain of the second PMOS QP12, and a drain is connected to the source of the fourth PMOS QP14.
  • the gate and the drain of the fourth PMOS QP14 are commonly connected and connected to the upper switch SW11, and the source is connected to the drain of the third PMOS QP13.
  • the upper slave US includes an upper PMOS unit MQP1 including a plurality of PMOSs having common gates connected thereto, and a lower PMOS unit MQP2 including a plurality of PMOSs common gates connected to each other.
  • the lower current mirror part LCM includes a lower master LM and a lower slave LS, and a current flowing through the lower master LM is mirrored to the lower slave LS.
  • the lower master LM includes a first NMOS QN11, a second NMOS QN12, a third NMOS QN13, and a fourth NMOS QN14.
  • the gate and the drain of the first NMOS QN11 are commonly connected to the lower switch SW12.
  • a drain of the second NMOS QN12 is connected to the source of the first NMOS QN11, and a gate is connected to the gate and drain of the first NMOS QN11 and the lower switch.
  • the drain of the third NMOS QN13 is connected to the source of the second NMOS QN12, and the gate is connected to the drain of the second NMOS QN12.
  • the drain of the fourth NMOS QN14 is connected to the source of the third NMOS QN13, the gate is connected to the drain of the third NMOS QN13, and the source is connected to the ground voltage GND.
  • the lower slave LS includes a fifth NMOS QN15 and a sixth NMOS QN16.
  • the drain of the fifth NMOS QN15 is connected to the drain and gate of the fourth PMOS QP14 provided in the upper master, the gate of the third PMOS QP13, and the upper switch SW11, and the gate is formed of the fifth NMOS QN15.
  • 3 is connected to the gate of NMOS QN13.
  • the drain of the sixth NMOS QN16 is connected to the source of the fifth NMOS QN15, the gate is connected to the gate of the fourth NMOS QN14, and the source is connected to the ground voltage GND.
  • the first stage of the output switching unit SW13 is connected to the drain of the lower PMOS unit MQP2, and the second stage of the output switching unit SW13 is connected to an analog-to-digital converter (ADC) (not shown).
  • ADC analog-to-digital converter
  • One end of the enable switch SW14 is commonly connected to the gate of the fourth NMOS QN14 and the gate of the sixth NMOS QN16 that are commonly connected to each other, thereby switching the first switch SW11. On). That is, when the first integration control signal CP is provided to the upper switch SW11 and the upper switch SW11 is turned on, the enable switch SW14 is also turned on. Accordingly, while the voltage of the receiving line is applied to the upper current mirror unit UCM through the upper switch SW11, the lower current mirror unit LCM stops the operation.
  • the microdischarge current source DIC is connected to the output terminal to perform a function of finely discharging the integrated voltage Vint of the output terminal. Accordingly, the range in which the integrated voltage can be detected can be widened.
  • FIG. 8 is a circuit diagram for describing the upper PMOS unit MQP1, the lower PMOS unit MQP2, and the output switching unit SW13 in FIG. 7.
  • the upper PMOS unit MQP1 includes a plurality of PMOSs Q11, Q12, Q13, Q14, Q15, Q16, Q17, and Q18 having a common gate connected thereto, and the PMOSs Q11,
  • the source of each of Q12, Q13, Q14, Q15, Q16, Q17, and Q18) is connected to a power supply voltage terminal to which a power supply voltage VDD is applied, and a common connected gate is connected to the first PMOS QP11 of the upper master UM. Is connected to the gate.
  • the lower PMOS unit MQP2 includes a plurality of PMOSs Q21, Q22, Q23, Q24, Q25, Q26, Q27, and Q28 having a common gate connected thereto, and PMOSs Q21, Q22, Q23, Q24, Q25, and Q26.
  • Q27, Q28 each source is connected to each of the drains of the PMOS (Q11, Q12, Q13, Q14, Q15, Q16, Q17, Q18) provided in the upper PMOS unit (MQP1), the common gate is It is connected to the gate of the second PMOS QP12.
  • the output switching unit SW13 includes a first charge output switch US1, a second charge output switch US2, a third charge output switch US3, a fourth charge output switch US4, and a fifth charge output switch US5. ), A sixth charge output switch US6, a seventh charge output switch US7, and an eighth charge output switch US8.
  • Each of the first to eighth charge output switches US1, US2, US3, US4, US5, US6, US7, US8 is selectively turned on in response to the switching control signal SC to be output from the lower PMOS unit MQP2. Output the charge to the output terminal.
  • the switching control signal SC includes a first switching signal s ⁇ 0>, a second switching signal s ⁇ 1>, a third switching signal s ⁇ 2>, and a fourth switching signal s ⁇ 3>. ), A fifth switching signal s ⁇ 4>, a sixth switching signal s ⁇ 5>, a seventh switching signal s ⁇ 6>, and an eighth switching signal s ⁇ 7>.
  • the first to eighth switching signals s ⁇ 0>, s ⁇ 1>, s ⁇ 2>, s ⁇ 3>, s ⁇ 4>, s ⁇ 5>, s ⁇ 6>, and s ⁇ 7> ) May be provided to each of the first to eighth charge output switches US1, US2, US3, US4, US5, US6, US7, US8 having a high level. Accordingly, at least one of the first to eighth charge output switches US1, US2, US3, US4, US5, US6, US7, US8 may be turned on.
  • the second to eighth switching signals s ⁇ 1>, s ⁇ 2>, s ⁇ 3>, s ⁇ 4>, s ⁇ 5>, s ⁇ 6>, and s ⁇ 7> are low.
  • Level and the first switching signal s ⁇ 0> has a high level, only the first charge output switch US1 is turned on to mirror the mirrored current flowing through the PMOS Q11 and the PMOS Q21. Output to the output terminal.
  • the PMOS Q11 and the PMOS Q21 are designed to mirror 0.125 times the reference current, the current output through the output stage is 0.125 times the reference current.
  • the first to sixth switching signals s ⁇ 0>, s ⁇ 1>, s ⁇ 2>, s ⁇ 3>, s ⁇ 4>, and s ⁇ 5> have low levels, and the seventh and sixth switching signals. If the eight switching signals s ⁇ 6> and s ⁇ 7> have a high level, the seventh and eighth charge output switches US7 and US8 are turned on and flow through the PMOS Q17 and the PMOS Q27. The mirrored current and the mirrored current flowing through the PMOS Q18 and PMOS Q28 are output to the output terminal.
  • the current output through the output stage is 24 times the reference current.
  • FIG. 9 is a circuit diagram illustrating the microdischarge current source DIC shown in FIG. 7.
  • the microdischarge current source DIC includes a main discharge current mirror unit MDC, a main discharge switching unit MDS, and a sub-discharge current mirror unit SDC.
  • the main discharge current mirror unit includes a PMOS (DQ11) performing a master function of the current mirror, a PMOS (DQ12), a PMOS (DQ13), a PMOS (DQ14), and a PMOS (DQ15) performing a slave function of the current mirror. , PMOS DQ16, PMOS DQ17 and PMOS DQ18.
  • the source of the PMOS DQ11 is connected to the power supply voltage terminal to which the power supply voltage VDD is supplied, and the common gate and drain are connected to the gate and the main discharge switching unit MDS of the PMOS DQ12.
  • the sources of PMOS (DQ12), PMOS (DQ13), PMOS (DQ14), PMOS (DQ15), PMOS (DQ16), PMOS (DQ17), and PMOS (DQ18), respectively, are connected to the power supply voltage terminal supplied with the power supply voltage
  • Each gate is connected to a common gate and a drain of the PMOS DQ11, and each drain is connected to the main discharge switching unit MDS.
  • the main discharge switching unit MDS includes a first discharge switch DS1, a second discharge switch DS2, a third discharge switch DS3, a fourth discharge switch DS4, a fifth discharge switch DS5, and a fifth discharge switch DS1. And a sixth discharge switch DS6, a seventh discharge switch DS7, and an eighth discharge switch DS8.
  • the first terminal of the first discharge switch DS1 is connected to the drain of the PMOS DQ11 to be turned on in response to the switch enable signal SSEN provided through the control terminal to bias the PMOS DQ11. Accordingly, the second stage of the first discharge switch DS1 outputs the biasing current to the outside.
  • a first end of the second discharge switch DS2 is connected to the drain of the PMOS DQ12, and a second end of the second discharge switch DS2 is connected to the sub-discharge current mirror unit SDC.
  • the first switching signal SS ⁇ 0> is provided through the control terminal of the second discharge switch DS2
  • the second discharge switch DS2 is turned on and the mirrored current output through the drain of the PMOS DQ12. Is provided to the sub-discharge current mirror unit (SDC) through a second stage.
  • a first end of the third discharge switch DS3 is connected to the drain of the PMOS DQ13, and a second end of the third discharge switch DS3 is connected to the sub-discharge current mirror unit SDC.
  • the third discharge switch DS3 is turned on and the mirrored current output through the drain of the PMOS DQ13. Is provided to the sub-discharge current mirror unit (SDC) through a second stage.
  • a first end of the fourth discharge switch DS4 is connected to the drain of the PMOS DQ14, and a second end of the fourth discharge switch DS4 is connected to the sub-discharge current mirror unit SDC.
  • the fourth discharge switch DS5 is turned on and the mirrored current output through the drain of the PMOS DQ14. Is provided to the sub-discharge current mirror unit (SDC) through a second stage.
  • a first end of the fifth discharge switch DS5 is connected to the drain of the PMOS DQ15, and a second end of the fifth discharge switch DS5 is connected to the sub-discharge current mirror unit SDC.
  • the fourth switching signal SS ⁇ 3> is provided through the control terminal of the fifth discharge switch DS5
  • the fifth discharge switch DS5 is turned on and the mirrored current output through the drain of the PMOS DQ15. Is provided to the sub-discharge current mirror unit (SDC) through a second stage.
  • a first end of the sixth discharge switch DS6 is connected to the drain of the PMOS DQ16, and a second end of the sixth discharge switch DS6 is connected to the sub-discharge current mirror unit SDC.
  • the sixth discharge switch DS6 is turned on and the mirrored current output through the drain of the PMOS DQ16. Is provided to the sub-discharge current mirror unit (SDC) through a second stage.
  • a first end of the seventh discharge switch DS7 is connected to the drain of the PMOS DQ17, and a second end of the seventh discharge switch DS7 is connected to the sub-discharge current mirror unit SDC.
  • the seventh discharge switch DS7 is turned on and the mirrored current output through the drain of the PMOS DQ17. Is provided to the sub-discharge current mirror unit (SDC) through a second stage.
  • a first end of the eighth discharge switch DS8 is connected to the drain of the PMOS DQ18, and a second end of the eighth discharge switch DS8 is connected to the sub-discharge current mirror unit SDC.
  • the eighth discharge switch DS8 is turned on and the mirrored current output through the drain of the PMOS DQ18. Is provided to the sub-discharge current mirror unit (SDC) through a second stage.
  • the sub-discharge current mirror unit SDC includes an NMOS DC1 performing a master function and an NMOS DC2 performing a slave function.
  • the NMOS DC1 has a drain and a gate commonly connected to each other, and is connected to a second terminal of each of the second to eighth discharge switches DS2, DS3, DS4, DS5, DS6, DS7, and DS8. GND) is connected to the supplied ground voltage terminal.
  • the gate of the NMOS DC2 is connected to the drain and gate of the NMOS DC1, the source is connected to the ground voltage terminal, and the drain is connected to the output switching unit SW13 and the output terminal.
  • the NMOS DC1 As the current is output through the second to eighth discharge switches DS2, DS3, DS4, DS5, DS6, DS7, and DS8, the NMOS DC1 is biased so that a bias current flows. Accordingly, the NMOS DC2 outputs a mirrored current corresponding to the bias current.
  • the mirroring current flows through the PMOS (DQ12), PMOS (DQ13), PMOS (DQ14), PMOS (DQ15), PMOS (DQ16), PMOS (DQ17) and PMOS (DQ18) gates connected in parallel.
  • Each mirroring current generated is provided to the second to eighth discharge switches DS2, DS3, DS4, DS5, DS6, DS7, and DS8.
  • Each of the second to eighth discharge switches DS2, DS3, DS4, DS5, DS6, DS7, and DS8 is turned on in response to a switching signal to provide mirroring currents to the sub-discharge current mirror unit SDC.
  • the sub-discharge current mirror unit SDC provides the current mirrored by the main discharge current mirror unit MDC through the NMOS DC1 performing a master function
  • the NMOS DC2 is applied to the integral voltage Vint.
  • the micro-discharge operation is performed by mirroring the current output through the output terminal. As a result, the integral voltage Vint is finely down.
  • the gain of the transistor may be determined by the channel width versus the channel length (W / L).
  • W / L the channel width W of the PMOS DQ11
  • the PMOS DQ12, PMOS DQ13, and PMOS DQ14 which are in a current mirror relationship with the PMOS DQ11 are assumed.
  • the channel widths of the PMOS DQ15, the PMOS DQ16, the PMOS DQ17, and the PMOS DQ18 may be set to 0.125, 0.25, 0.5, 1.0, 2.0, 4.0, 8.0, and 16.0.
  • FIG. 10 is a circuit diagram illustrating a switch provided in the receiving circuit unit according to the present invention.
  • the switch includes a first switching inverter SI1, a second switching inverter SI2, a PMOS SP1, and an NMOS SN1.
  • the switch may be used as the upper switch SW11 or may be used as the lower switch SW12.
  • the switch may be provided in the output switching unit SW13 or may be provided in the enable switch SW14.
  • the first switching inverter SI1 inverts the switching control signal provided from the outside and supplies the inverted control signal to the gate of the PMOS SP1 and the second switching inverter SI2.
  • the second switching inverter SI2 inverts the inverted switching control signal provided from the first switching inverter SI1 and provides the inverted switching control signal to the gate of the NMOS SN1.
  • the PMOS SP1 has a source connected to an input terminal, a drain connected to an output terminal, and turned on or off in response to an inverted switching control signal provided through a gate.
  • a gate For example, if the switch is used as the upper switch SW11, the source of the PMOS SP1 is connected to the terminal IN to which the reception signal RX is applied, and the drain is connected to the upper current mirror unit UCM.
  • the gate receives a first integration control signal CP.
  • the NMOS SN1 has a drain connected to the input terminal, a source connected to the output terminal, and turned on or off in response to a switching control signal provided through a gate.
  • a switching control signal provided through a gate.
  • the switch is used as the upper switch SW11
  • the drain of the NMOS SN1 is connected to the terminal IN to which the reception signal RX is applied, and the source is connected to the upper current mirror unit UCM.
  • the gate receives a first integration control signal CP.
  • FIG. 11 is an equivalent circuit diagram schematically illustrating another example of the capacitive sensing circuit for the multi-touch panel of the mutual cap method shown in FIG. 1.
  • the transmitting circuit unit 210 connected to the multi-touch panel 100 includes a first switch SW0, a second switch SW1, a first inverter IN1, and a second switch.
  • An inverter IN2 is provided, and a square wave transmission signal TX is provided to the multi-touch panel 100 (shown in FIG. 1).
  • a transmitter 212 (shown in FIG. 1) provided in the transmitting circuit unit 210 and outputting a square wave transmission signal is denoted by a first switch SW0 and a second switch SW1. That is, when the first switch SW0 is turned on, a high level power supply voltage VDD is output. When the second switch SW1 is turned on, a ground voltage GND which is low level is output. Therefore, a square wave transmission signal having a high level and a low level can be output.
  • the receiving circuit unit 220 includes an upper switch SW11, a lower switch SW12, an upper current mirror unit UCM, a lower current mirror unit LCM, an output switching unit SW13, an output capacitor C1, and an enable switch. (SW14) is included.
  • the transmission signal in response to the first and second transmission switch control signals S0 and S1 and the first and second integration control signals CP and CN.
  • the operation of the capacitance sensing circuit at the rising edge of TX and the operation of the capacitance sensing circuit at the falling edge are different.
  • the first transmission switch control signal S0 and the first integration control signal CP are opposite to each other.
  • the first switch SW0, the multi-touch panel 100 (shown in FIG. 1), the lower switch SW12 and the lower current mirror part LCM are arranged along the first edge.
  • a current path is formed, and the current flowing along the first current path is mirrored to the NMOSs disposed on the right side of the lower current mirror part LCM, and thus, along the upper current mirror part UCM and the lower current mirror part LCM.
  • a second current path is formed. The current flowing along the second current path is mirrored to the PMOSs disposed on the right side of the upper current mirror unit UCM to form a third current path along the upper current mirror unit UCM and the output switching unit SW13.
  • the current according to the third current path is output through the output terminal.
  • the reception signal RX since the reception signal RX is discharged through the lower current mirror part LCM, the reception signal RX has a voltage level that decreases with time.
  • the first current mirror unit UCM, the upper switch SW11, the multi-touch panel 100 (shown in FIG. 1), and the first switch along the second switch SW1 may be used.
  • a current path is formed.
  • the current flowing through the left PMOSs of the upper current mirror unit UCM is mirrored to the right PMOSs of the upper current mirror UCM to form a second current path.
  • the current according to the second current path is output through the output terminal.
  • the reception signal RX has a voltage level that increases with time because charge is continuously supplied from the upper current mirror unit UCM.
  • the charge energy can be integrated twice as much as the technology for integrating only the charges received at the rising edge.
  • the capacitance C0 formed in the multi-touch panel 100 decreases. Because the TX waveform and the RX waveform are inverse to each other, the capacitance of the capacitor generated by the contact of the human body reduces the capacitance formed in the multi-touch panel 100 (shown in FIG. 1).
  • FIG. 12 is an equivalent circuit diagram schematically illustrating another example of the capacitive sensing circuit for the multi-touch panel of the mutual cap method shown in FIG. 1.
  • the transmission circuit unit 210 connected to the multi-touch panel 100 includes a first switch SW0 and a second switch SW1, and transmits a square wave transmission signal ( TX) is provided to the multi-touch panel 100 (shown in FIG. 1).
  • a transmitter 212 shown in FIG. 1 provided in the transmitting circuit unit 210 and outputting a square wave transmission signal is denoted by a first switch SW0 and a second switch SW1. That is, when the first switch SW0 is turned on, a high level power supply voltage VDD is output. When the second switch SW1 is turned on, a ground voltage GND which is low level is output. Therefore, a square wave transmission signal having a high level and a low level can be output.
  • the receiving circuit unit 220 includes an upper switch SW11, a lower switch SW12, an upper current mirror unit UCM, a lower current mirror unit LCM, an output switching unit SW13, an output capacitor C1, and an enable switch. (SW14) is included.
  • the transmission signal in response to the first and second transmission switch control signals S0 and S1 and the first and second integration control signals CP and CN.
  • the operation of the capacitance sensing circuit at the rising edge of TX and the operation of the capacitance sensing circuit at the falling edge are different.
  • the first transmission switch control signal SO and the first integration control signal CP are in phase with each other.
  • a first current path is formed along the first switch SW0 and the multi-touch panel 100 (shown in FIG. 1), and the upper current mirror unit UCM
  • a second current path is formed along the top switch SW11 and the multi-touch panel 100 (shown in FIG. 1). It is mirrored to the PMOSs disposed on the right side of the upper current mirror unit UCM flowing along the second current path.
  • the current mirrored in the PMOSs disposed on the right side of the upper current mirror unit UCM is output through the output terminal via the output switching unit SW13.
  • the reception signal RX has a voltage level that increases with time because charge is continuously supplied through the upper current mirror unit UCM.
  • a first current path is formed along the second switch SW1, and the multi-touch panel 100 (shown in FIG. 1), the lower switch SW12, and the lower current.
  • a second current path is formed along the mirror portion LCM. Since the current flowing along the second current path is mirrored to the PMOSs disposed on the right side of the lower current mirror part LCM, the current flowing along the upper current mirror part UCM, the upper switch SW11, and the lower current mirror part LCM is generated. 3 Current paths are formed. The current flowing along the third current path is mirrored to the PMOSs disposed on the right side of the upper current mirror unit UCM to form a fourth current path. The current according to the fourth current path is output through the output terminal.
  • the reception signal RX since the charge is discharged by the lower current mirror portion LCM, the reception signal RX has a voltage level that increases with time.
  • the charge energy can be integrated twice as much as the technology for integrating only the charges received at the rising edge.
  • the capacitance C0 formed in the multi-touch panel 100 increases. Because the TX waveform and the RX waveform are the same, the capacitance of the capacitor generated by the contact of the human body is substantially added to the capacitance formed in the multi-touch panel 100 (shown in FIG. Increase the capacitance formed in FIG.
  • FIG. 13 is a circuit diagram for describing the reception circuit unit shown in FIGS. 11 and 12 as a whole.
  • the receiving circuit unit includes an upper switch SW11, a lower switch SW12, an upper current mirror unit UCM, a lower current mirror unit LCM, and an output switching unit SW13. ), An output capacitor C1, an enable switch SW14, a discharge current source DIC, and a switching signal output unit SCP.
  • the upper switch SW11 is turned on or off in response to a first integration control signal CP to receive the received signal RX received through an input terminal connected to a receiving line, the upper current mirror unit UCM and the lower current. It is provided to the mirror part LCM.
  • the lower switch SW12 is turned on or off in response to a second integration control signal CN to provide the received current signal RX received through an input terminal connected to the receiving line to the lower current mirror unit LCM. .
  • the configuration of the upper switch SW11 and the lower switch SW12 has been described with reference to FIG. 6, and thus description thereof will be omitted.
  • the upper current mirror unit UCM includes a plurality of transistors arranged in two stages in a current mirror relationship.
  • the lower current mirror portion LCM includes a plurality of transistors arranged in two stages in a current mirror relationship.
  • the output switching unit SW13 is composed of a plurality of switches and is disposed at each end of the upper current mirror unit UCM to output a signal integrated through an output terminal. Since the configuration of the output switching unit SW13 has been described with reference to FIG. 6, the description thereof will be omitted.
  • the enable switch SW14 is disposed at the end of the upper current mirror unit UCM, and the upper current mirror unit UCM and the multi-touch panel 100 are turned on when the upper switch SW11 is turned on. 2) and when the current path is set through the second switch SW1 (shown in FIG. 2) of the transmitting circuit unit, it serves to block the operation of the lower current mirror unit LCM.
  • the enable switch SW14 is illustrated at the end of the lower current mirror part LCM, but is not limited thereto.
  • the enable switch SW14 may be disposed between the upper current mirror unit UCM and the lower current mirror unit LCM, and the lower switch SW12 and the lower current mirror unit LCM. It may be placed in the liver.
  • the output capacitor C1 has one end connected to the output terminal and the other end connected to the ground voltage terminal supplied with the ground voltage GND, thereby charging a charge corresponding to the current mirrored by the upper current mirror unit UCM. do.
  • the discharge current source DIC is disposed at the end of the output switching unit SW13 to discharge the charge charged in the output capacitor C1.
  • the configuration of the discharge current source (DIC) will be described in detail later with reference to FIG. 17.
  • a switching signal output unit SCP as shown in FIG. 5 is provided to provide a signal for controlling the on or off of the output switching unit SW13 to the output switching unit SW13.
  • FIG. 14 is a circuit diagram for describing a part of the reception circuit unit illustrated in FIG. 13.
  • the receiving circuit unit includes an upper switch SW11, a lower switch SW12, an upper current mirror unit UCM, a lower current mirror unit LCM, and an output switching unit SW13. ), An output capacitor C1, and an enable switch SW14.
  • the upper switch SW11 has a first end connected to a receiving line of the multi-touch panel 100 (shown in FIG. 1), a second end connected to the upper current mirror unit UCM, and a control end. It is turned on in response to the first integration control signal CP.
  • the lower switch SW12 has a first end connected to a receiving line of the multi-touch panel 100 (shown in FIG. 1), a second end connected to the lower current mirror part LCM, and a control end. It is turned on in response to the second integration control signal CN inputted through the second integration control signal CN.
  • the upper current mirror unit UCM includes an upper master UM and an upper slave US, and current flowing through the upper master UM is mirrored to the upper slave US and provided to the output switching unit SW13. do.
  • the upper master includes a first PMOS QP21, a second PMOS QP22, a third PMOS QP23, and a first NMOS QN21.
  • the source of the first PMOS QP21 is connected to the power supply voltage terminal to which the power supply voltage VDD is supplied, and the gate is connected to the drain of the second PMOS QP22.
  • the source of the second PMOS QP22 is connected to the drain of the first PMOS QP21, the gate is connected to the drain of the third PMOS QP23, and the drain is connected to the upper switch SW11.
  • the source of the third PMOS QP23 is connected to the power supply voltage terminal, the gate is connected to the drain of the first PMOS QP21 and the source of the second PMOS QP22, and the drain is connected to the gate of the second PMOS QP12. Connected.
  • the source of the first NMOS QN21 is connected to the drain of the third PMOS QP23 and the gate of the second PMOS QP22, the gate is connected to the gate of the third PMOS QP23, and the drain is connected to the ground voltage. Connected.
  • the upper slave US includes an upper PMOS unit MQP1, a lower PMOS unit MQP2, a fourth PMOS QP24, and a second NMOS QN22.
  • the upper PMOS unit MQP1 includes a plurality of PMOSs in which gates are commonly connected to each other, a source of each of the PMOSs is connected to a power supply voltage terminal, and a gate connected in common to the first PMOS (UM) of the upper master UM. It is connected to the gate of the QP21 and the top switch SW11.
  • the lower PMOS unit MQP2 includes a plurality of PMOSs in which gates are commonly connected.
  • the source of each of the PMOSs is connected to each of the drains of the upper PMOS part MQP1 and the gate of the fourth PMOS QP24, and the common connected gate is the drain of the fourth PMOS QP24 and the second NMOS QN22. Is connected to the drain.
  • the source of the fourth PMOS QP24 is connected to the power supply voltage terminal, and the gate is connected to the drains of the PMOSs provided in the upper PMOS unit MQP1.
  • the drain of the second NMOS QN22 is connected to the drain of the fourth PMOS QP24, the gate is connected to the gate of the fourth PMOS QP24, and the source is connected to the ground voltage.
  • the lower current mirror part LCM includes a lower master LM and a lower slave LS, and a current flowing through the lower master LM is mirrored to the lower slave LS.
  • the lower master LM includes a third NMOS QN23, a fourth NMOS QN24, a fifth NMOS QN25, and a sixth PMOS QP26.
  • the drain of the third NMOS QN23 is connected to the lower switch SW12
  • the gate is connected to the drain of the sixth PMOS QP26
  • the source is the drain of the fourth NMOS QN24
  • the sixth PMOS A drain of QP26 and a drain of fifth NMOS QN25.
  • the drain of the fourth NMOS QN24 is connected to the source of the third NMOS QN23 and the gate of the fifth NMOS QN25, and the gate is connected to the lower switch SW12.
  • the drain of the fifth NMOS QN25 is connected to the gate of the third NMOS QN23 and the drain of the sixth PMOS QP26, and the gate is connected to the source of the third NMOS QN23 and the gate of the sixth PMOS QP26.
  • the source is connected to ground voltage.
  • the drain of the sixth PMOS QP26 is connected to a power supply voltage terminal, and the gate is connected to the gate of the fifth NMOS QN25, the source of the third NMOS QN23, and the drain of the fourth NMOS QN24. It is connected to the drain of the fifth NMOS QN25.
  • the drain of the third NMOS QN23 is connected to the gate of the third NMOS QN23 and the drain of the sixth PMOS QP26, and the gate is connected to the source of the third NMOS QN23 and the drain of the fourth NMOS QN24.
  • the source is connected to ground voltage.
  • the lower slave LS includes a seventh NMOS QN27, an eighth NMOS QN28, a sixth NMOS QN26, and a seventh PMOS QP27.
  • the drain of the seventh NMOS QN27 is connected to the top switch SW11, the drain of the second PMOS QP22 and the gate of the first PMOS QP21, and the gate is connected to the drain of the sixth NMOS QN26.
  • the source is connected to the gate of the sixth NMOS QN26, the gate of the seventh PMOS QP27, and the drain of the eighth NMOS QN28.
  • the drain of the eighth NMOS QN28 is connected to the source of the seventh NMOS QN27, the gate of the sixth NMOS QN26, and the gate of the seventh PMOS QP27, and the gate is connected to the gate of the fourth NMOS QN24. It is connected to the lower switch SW12, and the source is connected to the ground voltage.
  • the source of the seventh PMOS QP27 is connected to the power supply voltage terminal, the gate is connected to the source of the seventh NMOS QN27, the gate of the sixth NMOS QN26, and the drain is the drain of the sixth PMOS QN26 and Is connected to the gate of the seventh NMOS QN27.
  • the drain of the sixth NMOS QN26 is connected to the drain of the seventh PMOS QP27 and the gate of the seventh NMOS QN27, and the gate is the gate of the seventh PMOS QP27, the source of the seventh NMOS QN27, and It is connected to the drain of the eighth NMOS QN28, the source is connected to the ground voltage terminal.
  • the first stage of the output switching unit SW13 is connected to the drain of the lower PMOS unit MQP2, and the second stage of the output switching unit SW13 is connected to an analog-to-digital converter (ADC) (not shown).
  • ADC analog-to-digital converter
  • the charge integration value is output to the analog-to-digital converter ADC in response to the signal SC.
  • One end of the enable switch SW14 is commonly connected to the gate of the fourth NMOS QN24 and the gate of the eighth NMOS QN28 that are commonly connected to each other to switch the first switch SW11 to the first integration control signal CP. On). That is, when the first integration control signal CP is provided to the upper switch SW11 and the upper switch SW11 is turned on, the enable switch SW14 is also turned on. Accordingly, the lower current mirror part LCM is discharged while the voltage of the receiving line is applied to the upper current mirror part UCM through the upper switch SW11.
  • FIG. 15 is a circuit diagram illustrating the microdischarge current source DIC shown in FIG. 13.
  • the microdischarge current source includes a main discharge current mirror unit MDC, a main discharge switching unit MDS, and a sub-discharge current mirror unit SDC. Since the main discharge current mirror unit MDC and the main discharge switching unit MDS are the same as the main discharge current mirror unit MDC and the main discharge switching unit MDS shown in FIG. 9, the same reference numerals are used. The detailed description thereof will be omitted.
  • the sub-discharge current mirror unit SDC includes a sub-master current unit SMC performing a discharge master function and a sub-slave current unit SSC performing a discharge slave function.
  • the current flowing through the sub-master current portion SMC is mirrored to the sub-slave current portion SSC.
  • the voltage value can be maintained precisely in the component of the change in the output voltage after integration by integrating in both the rising period and the falling period of the transmission signal, and receiving a received signal higher than the transmission signal. can do.
  • semiconductors can be easily manufactured, have low power consumption, and can support multi-touch with high detection speed while being particularly resistant to noise from outside.
  • phase of the first integrated control signal CP is adjusted to be the same as the phase of the transmission signal TX to operate in a first phase mode in which the capacitance decreases with touch, and the capacitance increases with touch.
  • the phase of the second integration control signal CN is adjusted to be the same as that of the transmission signal TX to operate in the second phase mode. Accordingly, by detecting the touch position based on the difference between the first phase mode and the second phase mode, the low frequency noise component can be removed and the touch detection sensitivity can be improved.
  • control signal generator 240 touch discriminating unit
  • MQP1 Upper PMOS section
  • MQP2 Lower PMOS section
  • MDC Main discharge current mirror
  • MDS Main discharge switching unit

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Abstract

멀티-터치패널용 정전용량 감지회로는 송신회로부와, 커런트미러 기반의 전하적분회로를 구비하여 송신라인과 수신라인 사이에 발생되는 정전용량의 차이를 검출하는 수신회로부와, (i) 터치시 감소하는 제1 정전용량을 검출하도록 송신신호와 동상인 제1 적분제어신호와 제1 적분제어신호와 역상인 제2 적분제어신호를 수신회로부에 출력하고, (ii) 터치시 증가하는 제2 정전용량을 검출하도록 송신신호와 역상인 제1 적분제어신호와 제2 적분제어신호와 역상인 제4 적분제어신호를 수신회로부에 출력하는 제어신호 발생기와, 제1 정전용량과 제2 정전용량간의 차이를 근거로 터치 여부를 판별하는 터치판별부를 포함한다.

Description

멀티-터치패널용 정전용량 감지회로 및 이를 갖는 멀티-터치 감지장치
본 발명은 멀티-터치패널용 정전용량 감지회로 및 이를 갖는 멀티-터치 감지장치에 관한 것으로, 특히 멀티-터치가 가능한 멀티-터치패널에서 정전용량을 감지하기 위한 멀티-터치패널용 정전용량 감지회로 및 이를 갖는 멀티-터치 감지장치에 관한 것이다.
전자공학기술과 정보기술이 발전을 거듭함에 따라 업무환경을 포함한 일상생활에서 전자기기가 차지하는 비중은 꾸준히 증가하고 있다. 근래에 들어서는 전자기기의 종류도 매우 다양해 졌다. 특히 노트북, 휴대폰, PMP(portable multimedia Player), 태블렛(Tablet)PC 등의 휴대용 전자기기 분야에서는 날마다 새로운 기능이 부가된 새로운 디자인의 기기들이 쏟아져 나오고 있다.
이처럼 일상생활에서 접하게 되는 전자기기의 종류가 점차 다양해지고, 각 전자기기의 기능이 고도화, 복잡화함에 따라, 사용자가 쉽게 익힐 수 있고 직관적인 조작이 가능한 사용자 인터페이스의 필요성이 제기되고 있다. 이러한 필요를 충족시킬 수 있는 입력 장치로서 터치패널 장치가 주목받고 있으며, 이미 여러 전자기기에 널리 적용되고 있다.
특히 터치패널 장치의 가장 일반적인 응용 제품인 터치스크린 장치는 디스플레이 화면상의 사용자의 접촉 위치를 감지하고, 감지된 접촉 위치에 관한 정보를 입력정보로 하여 디스플레이 화면 제어를 포함한 전자기기의 전반적인 제어를 수행하기 위한 장치를 일컫는다. 그리고 이러한 터치 스크린 장치의 대중화와 함께 터치 스크린 제조에서 있어서, 터치스크린용 정전용량 측정 회로 및 이를 담당하는 정전용량 컨트롤러 반도체의 중요성은 날로 증가되고 있다.
한편, 터치패널에서 사용자의 접촉 위치를 감지하기 위한 신호에는 노이즈 성분이 포함되어 있다. 신호에 포함된 노이즈 성분을 제거해야만 신호 대 잡음비(SNR)를 높여 터치 감도를 높일 수 있다. 일반적으로, 신호에 포함된 노이즈 성분중 고주파 노이즈 성분은 각종 필터등을 이용하여 제거할 수 있다. 하지만, 저주파 노이즈 성분은 쉽게 제거되지 않는다.
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 저주파 노이즈 성분에 대한 민감도가 양호한 멀티-터치 동작을 감지할 수 있도록 설계되는 멀티-터치패널용 정전용량 감지회로를 제공하는 것이다.
본 발명의 다른 목적은 상기한 멀티-터치패널용 정전용량 감지회로를 갖는 멀티-터치 감지장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 멀티-터치패널용 정전용량 감지회로는, 터치패널의 송신라인에 연결되고, 사각파 송신신호를 상기 송신라인에 인가하는 송신회로부와, 상기 멀티-터치패널의 수신라인에 연결되고, 사용자의 인체 접촉이 발생하면 상기 송신회로부에서 인가되는 사각파의 송신신호의 상승주기와 하강주기에 상응하여 전하를 각각 적분하는 커런트미러 기반의 전하적분회로를 구비하여 상기 송신라인과 수신라인 사이에 발생되는 정전용량의 차이를 검출하는 수신회로부와, (i) 터치시 감소하는 제1 정전용량을 검출하도록 상기 송신신호와 동상인 제1 적분제어신호와 상기 제1 적분제어신호와 역상인 제2 적분제어신호를 상기 수신회로부에 출력하고, (ii) 터치시 증가하는 제2 정전용량을 검출하도록 상기 송신신호와 역상인 제1 적분제어신호와 상기 제2 적분제어신호와 역상인 제4 적분제어신호를 상기 수신회로부에 출력하는 제어신호 발생기와, 상기 제1 정전용량과 상기 제2 정전용량간의 차이를 근거로 터치 여부를 판별하는 터치판별부를 포함한다.
일실시예에서, 상기 터치판별부는 상기 제1 정전용량에서 상기 제2 정전용량을 뺀 값을 근거로 터치 여부를 판별할 수 있다.
일실시예에서, 상기 터치판별부는 상기 제2 정전용량에서 상기 제1 정전용량을 뺀 값을 근거로 터치 여부를 판별할 수 있다.
일실시예에서, 상기 터치판별부는 상기 제1 정전용량과 상기 제2 정전용량의 산술 평균값을 근거로 터치 여부를 판별할 수 있다.
일실시예에서, 상기 수신회로부는, 상기 전하적분회로의 앞단에 배치되고, 제1 단이 상기 수신라인과 연결되고, 제어단에 인가되는 상기 제1 적분제어신호에 따라 온 또는 오프되는 상단 스위치와, 상기 전하적분회로의 앞단에 배치되고, 제1 단이 상기 수신라인 및 상기 상단 스위치의 제2 단에 연결되고, 제어단에 인가되는 상기 제2 적분제어신호에 따라 온 또는 오프되는 하단 스위치를 포함할 수 있다.
일실시예에서, 상기 전하적분회로는, 상기 상단 스위치의 제2 단에 연결되고, 상기 상단 스위치의 온에 따라 상기 멀티-터치패널과의 전류경로를 설정하여 설정된 전류경로를 따라 흐르는 전류를 미러링하여 출력단을 통해 출력하는 상단 커런트미러부와, 상기 상단 커런트미러부와 상기 상단 스위치가 연결된 노드와 상기 하단 스위치의 제2 단에 각각 연결되고, 상기 하단 스위치의 온에 따라 상기 멀티-터치패널과의 설정된 전류경로를 따라 흐르는 전류에 상응하여 상기 상단 커런트미러부의 전류를 미러링하여 방전하는 하단 커런트미러부를 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위하여 일실시예에 따른 멀티-터치 감지장치는 멀티-터치패널, 송신회로부, 수신회로부, 제어신호 발생기 및 터치판별부를 포함한다. 상기 멀티-터치패널에는 복수의 송신라인들과 복수의 수신라인들이 배치된다. 상기 송신회로부는 상기 송신라인에 연결되고, 사각파 송신신호를 상기 송신라인에 인가한다. 상기 수신회로부는 상기 송신회로부에서 인가되는 사각파의 송신신호의 상승주기와 하강주기에 상응하여 전하를 각각 적분하는 커런트미러 기반의 전하적분회로를 구비하여 상기 멀티-터치패널의 수신라인에 연결되고, 상기 송신라인과 수신라인 사이에 발생되는 정전용량의 차이를 검출한다. 상기 제어신호 발생기는 서로 역상인 제1 적분제어신호와 제2 적분제어신호를 상기 전하적분회로에 출력하되, (i) 상기 전하적분회로가 터치시 정전용량이 감소되는 제1 위상모드로 동작되도록, 상기 제1 적분제어신호를 상기 송신신호의 위상에 대해 역상으로 출력하고 상기 제2 적분제어신호를 상기 송신신호의 위상에 대해 동상으로 출력하고, (ii) 상기 전하적분회로가 터치시 정전용량이 증가하는 제2위상모드로 동작되도록, 상기 제1 적분제어신호를 상기 송신신호의 위상에 대해 동상으로 출력하고, 상기 제2 적분제어신호를 상기 송신신호의 위상에 대해 역상으로 출력한다. 상기 터치판별부는 상기 수신회로부에서 상기 제1위상모드에 대응하여 검출된 정전용량값과 상기 제2 위상모드에 대응하여 검출된 정전용량값을 근거로 터치 여부를 판별한다.
이러한 멀티-터치패널용 정전용량 감지회로 및 이를 갖는 멀티-터치 감지장치에 의하면, 터치에 따라 정전용량이 감소하는 제1 위상모드로 동작하도록 상기 제1 적분제어신호의 위상을 상기 송신신호의 위상과 동일하게 조정하고, 터치에 따라 정전용량이 증가하는 제2 위상모드로 동작하도록 상기 제2 적분제어신호의 위상을 상기 송신신호의 위상과 동일하게 조정하고, 제1 위상모드와 제2 위상모드의 차이를 근거로 터치위치를 검출하므로써, 저주파 노이즈 성분을 제거할 수 있고, 터치감지 감도를 높일 수 있다.
도 1은 본 발명의 일실시예에 따른 멀티-터치 감지장치를 설명하기 위한 개략도이다.
도 2a는 도 1에 도시된 멀티-터치 감지장치의 제1 위상모드 동작을 설명하기 위한 파형도이다.
도 2b는 송신라인과 수신라인간에서 터치시 감소하는 정전용량을 설명하기 위한 등가회로도이다.
도 3a는 도 1에 도시된 멀티-터치 감지장치의 제2 위상모드 동작을 설명하기 위한 파형도이다.
도 3b는 송신라인과 수신라인간에서 터치시 증가하는 정전용량을 설명하기 위한 등가회로도이다.
도 4는 도 1에 도시된 뮤츄얼캡 방식의 멀티-터치패널용 정전용량 감지회로의 일례를 개략적으로 설명하기 위한 등가회로도이다.
도 5는 도 1에 도시된 뮤츄얼캡 방식의 멀티-터치패널용 정전용량 감지회로의 다른 예를 개략적으로 설명하기 위한 등가회로도이다.
도 6은 도 4 및 도 5에 도시된 수신회로부를 전체적으로 설명하기 위한 회로도이다.
도 7은 도 6에 도시된 수신회로부의 일부를 설명하기 위한 회로도이다.
도 8은 도 7에 상단 PMOS부, 하단 PMOS부 및 출력 스위칭부를 설명하기 위한 회로도이다.
도 9는 도 7에 도시된 미세방전 전류원을 설명하기 위한 회로도이다.
도 10은 본 발명에 따른 수신회로부에 구비되는 스위치를 설명하기 위한 회로도이다.
도 11은 도 1에 도시된 뮤츄얼캡 방식의 멀티-터치패널용 정전용량 감지회로의 또 다른 예를 개략적으로 설명하기 위한 등가회로도이다.
도 12는 도 1에 도시된 뮤츄얼캡 방식의 멀티-터치패널용 정전용량 감지회로의 또 다른 예를 개략적으로 설명하기 위한 등가회로도이다.
도 13은 도 11 및 도 12에 도시된 수신회로부를 전체적으로 설명하기 위한 회로도이다.
도 14는 도 13에 도시된 수신회로부의 일부를 설명하기 위한 회로도이다.
도 15는 도 13에 도시된 미세방전 전류원을 설명하기 위한 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 따른 멀티-터치 감지장치를 설명하기 위한 개략도이다.
도 1을 참조하면, 멀티-터치 감지장치는 멀티-터치패널(100) 및 정전용량 감지회로(200)를 포함한다.
상기 멀티-터치패널(100)에는 X축 방향으로 연장되고 Y축 방향으로 배열된 복수의 송신라인들(T0, T1, T2, T3, T4, T5, T6, T7)과, Y축 방향으로 연장되고 X축 방향으로 배열된 복수의 수신라인들(R0, R1, R2, R3, R4, R5, R6, R7)이 배치된다. 상기 송신라인들과 상기 수신라인들은 서로 다른 층에 형성될 수도 있고, 서로 동일한 층에 형성될 수도 있다. 본 실시예에서, 송신라인과 수신라인의 개수는 각각 8개이다. 본 실시예에서, 상기 송신라인은 특정 신호, 예를들어, 사각파의 송신신호를 전달하는 역할을 수행하고, 상기 수신라인은 송신라인으로부터 유기된 신호에 의한 정전용량을 감지하는 역할을 수행한다.
상기 정전용량 감지회로(200)는 송신회로부(210), 수신회로부(220), 제어신호발생기(230) 및 터치판별부(240)를 포함한다. 상기 송신회로부(210), 상기 수신회로부(220), 상기 제어신호발생기(230) 및 상기 터치판별부(240)는 하나의 칩에 형성될 수도 있고, 서로 다른 칩에 형성될 수도 있다. 한편, 상기 송신회로부(210), 상기 수신회로부(220), 상기 제어신호발생기(230) 및 상기 터치판별부(240)는 상기 멀티-터치패널(100)상에 집적될 수도 있다.
상기 송신회로부(210)는 송신기(212) 및 송신스위치(214)를 포함하고, 상기 송신라인으로 송신신호를 상기 멀티-터치패널(100)의 송신라인들(T0, T1, T2, T3, T4, T5, T6, T7)에 순차적으로 인가한다. 본 실시예에서, 상기 송신기(212)는 사각파의 송신신호를 상기 멀티-터치패널(100)의 송신라인들(T0, T1, T2, T3, T4, T5, T6, T7)에 출력한다. 상기 송신기(212)에서 출력되는 송신신호의 세기가 약할 수 있다. 송신신호의 세기가 약하면 수신회로부(220)에서 신호를 처리하는데 어려움이 발생될 수 있다. 따라서, 송신기(212)의 출력 전압을 높여 송신 에너지를 증가시킴으로써 수신라인에 유기되는 에너지의 양을 보다 증가시킬 수도 있다. 상기 송신신호의 전압을 높이기 위해 송신회로부(210)에는 차지 펌프(charge pump)와 같은 전원 승압기(미도시)가 더 구비될 수도 있다.
상기 수신회로부(220)는 사용자의 인체 접촉이 발생하면 상기 송신라인과 수신라인 사이에 발생되는 정전용량의 차이를 상기 멀티-터치패널(100)의 수신라인(R0, R1, R2, R3, R4, R5, R6, R7)으로부터 검출한다. 본 실시예에서, 상기 수신회로부(220)는 커런트미러(Current Mirror) 기반의 전하적분회로(224)를 포함하고, 상기 송신회로부(210)에서 인가되는 사각파의 송신신호의 상승주기와 하강주기에 상응하여 전하를 각각 적분하여 상기 멀티-터치패널(100)의 송신라인과 수신라인 사이에 발생되는 정전용량의 차이를 검출하여 터치 여부를 검출한다. 본 실시예에서, 상기 수신회로부(220)에는 수신스위치(222)가 구비되어 수신라인(R0, R1, R2, R3, R4, R5, R6, R7)으로부터 수신신호를 수신하는 것을 도시하였으나, 상기 수신스위치(222)는 생략될 수도 있다. 이때, 수신회로부(220)는 복수개 구비되어, 수신라인들(R0, R1, R2, R3, R4, R5, R6, R7) 각각에 연결된다.
상기 인체의 접촉으로 인하여 검출되는 수신신호(전하량)의 변화폭은 수십 fF 내지 수 Pf과 같이 매우 작기 때문에 수신신호에 의한 전하량을 누적하고 누적된 전하를 전압으로 증폭하여 변환하는 전하량 적분기(charge integrator: 224) 회로가 수신회로부(220)에 사용된다. 그리고 검출된 전압의 값을 디지털화하여 데이터 처리를 할 수 있도록 하기 위한 아날로그-디지털 컨버터(226)(이하 ADC) 등이 사용된다.
상기 제어신호발생기(230)는 서로 역상인 제1 적분제어신호(CP)와 제2 적분제어신호(CN)를 상기 수신회로부(220)의 상기 전하적분회로(224)에 출력한다. 즉, 상기 제어신호발생기(230)는 제1 적분제어신호(CP)와 상기 제1 적분제어신호(CP)에 대해 역상인 제2 적분제어신호(CN)를 상기 수신회로부(220)의 전하적분회로(224)에 각각 출력한다.
본 실시예에서, 수신신호(RX)에 포함된 저주파 노이즈 성분에 의한 문제를 해결하기 위해, 제1 시간동안, 터치시 기준레벨에 비해 정전용량이 감소하는 제1 위상모드로 동작시키고, 제2 시간동안, 터치시 기준레벨에 비해 정전용량이 증가하는 제2 위상모드로 동작시킨다.
구체적으로, 상기 제1 위상모드로 전하적분회로(224)를 구동하기 위해, 상기 제1 적분제어신호(CP)를 상기 송신신호(TX)의 위상에 대해 역상으로 출력하고, 상기 제2 적분제어신호(CN)를 상기 송신신호(TX)에 대해 동상으로 출력한다. 한편, 상기 제2 위상모드로 전하적분회로(224)를 구동하기 위해, 상기 제1 적분제어신호(CP)를 상기 송신신호(TX)의 위상에 대해 동상으로 출력하고, 상기 제2 적분제어신호(CN)를 상기 송신신호(TX)의 위상에 대해 역상으로 출력한다.
도 2a는 도 1에 도시된 멀티-터치 감지장치의 제1 위상모드 동작을 설명하기 위한 파형도이다. 도 2b는 송신라인과 수신라인간에서 터치시 감소하는 정전용량을 설명하기 위한 등가회로도이다. 도 2b에서, ‘Cf’는 송신라인과 수신라인간에 정의되는 센서에 대응하는 센서 정전용량이고, ‘Cm1’, ‘Cm2’, ‘Cm3’은 인체의 터치에 대응하는 인체 정전용량이다.
도 2a 및 도 2b를 참조하면, 송신신호(TX)의 파형과 수신신호(RX)의 에지가 역상이므로 송신신호(TX)의 에너지는 센서 정전용량(Cf)과 인체 정전용량(Cm)의 병렬 캐패시터를 통해 각각의 경로가 나뉘어 전달된다. 따라서, 수신라인에 전달된 송신신호의 에너지량은 인체 정전용량을 제외한 에너지이다.
도 3a는 도 1에 도시된 멀티-터치 감지장치의 제2 위상모드 동작을 설명하기 위한 파형도이다. 도 3b는 송신라인과 수신라인간에서 터치시 증가하는 정전용량을 설명하기 위한 등가회로도이다. 도 3b에서, ‘Cf’는 송신라인과 수신라인간에 정의되는 센서에 대응하는 센서 정전용량이고, ‘Cm’ 은 인체의 터치에 대응하는 인체 정전용량이다.
도 3a 및 도 3b를 참조하면, 송신신호(TX)의 파형과 수신신호(RX)의 라이징 에지가 동상이므로 송신신호(TX)의 에너지는 센서 정전용량(Cf)과 인체 정전용량(Cm)의 병렬 캐패시터는 수신신호(RX)에 전달되므로 터치시 수신신호(RX)로 전달되는 에너지량은 증가한다.
도 1의 설명으로 환원하여, 상기 터치판별부(240)는 상기 ADC(226)로부터 각각 제공되는 상기 제1 정전용량과 상기 제2 정전용량간의 차이를 근거로 터치 여부를 판별한다. 상기 터치판별부(240)는 상기 ADC(226)로부터 각각 제공되는 상기 제1 정전용량에서 상기 제2 정전용량을 뺀 값을 근거로 터치 여부를 판별할 수 있다.
또한, 상기 터치판별부(240)는 상기 ADC(226)로부터 각각 제공되는 상기 제2 정전용량에서 상기 제1 정전용량을 뺀 값을 근거로 터치 여부를 판별할 수 있다.
또한, 상기 터치판별부(240)는 상기 ADC(226)로부터 각각 제공되는 상기 제1 정전용량과 상기 제2 정전용량의 산술 평균값을 근거로 터치 여부를 판별할 수 있다.
본 발명에 따르면, 제1 위상모드와 제2 위상모드의 차이를 근거로 터치위치를 검출하므로써, 저주파 노이즈 성분에 의한 문제를 해결할 수 있고, 이에 따라 터치감지 감도를 높일 수 있다.
이상에서 설명된 바와 같이, 멀티-터치 감지장치에 의하면, 서로 직교하는 송신라인(110)과 수신라인(120)들은 서로 절연된 상태에서 서로 중첩된 부위의 절연재에 의해 서로간의 정전용량이 형성됨과 동시에 송신라인의 송신신호로부터 발생한 전기적인 에너지 장(electric field)에 의해서 일정한 수준의 송신라인의 에너지가 수신라인으로 유기된다. 이때, 사용자에 의해서 터치가 발생하는 경우, 터치가 발생되는 지점들에 대응하는 전극라인들에 인가되는 송신신호와 수신라인들에 유기되는 수신신호는 터치에 의하여 각각의 전극들에 형성되는 정전용량(커패시턴스)의 변화와 정/전기적인 에너지 장의 변화가 발생하게 되어 수신라인으로 유기되는 에너지의 양의 변화가 발생하게 된다.
본 발명에 따른 정전용량 감지회로는 수신라인으로부터 검출되는 전기적인 에너지, 즉 전하량(또는 정전용량의 변화량)을 전압의 단위로 변환하여 터치가 발생되었을 때와 그렇지 않을 때의 전압의 차이를 이용하여 사용자의 터치 유무를 판별한다. 이러한 정전용량의 변화에 의한 전하량의 차이들을 독립된 종축에 대한 모든 횡축의 변화량을 측정하여 측정값을 종축과 횡축의 이차원적으로 배열을 구성하여 처리하기 때문에 멀티-터치를 용이하게 판별할 수 있다.
또한, 터치에 따라 정전용량이 감소하는 제1 위상모드로 동작하도록 상기 제1 적분제어신호(CP)의 위상을 상기 송신신호(TX)의 위상에 대해 역상으로 조정하고, 터치에 따라 정전용량이 증가하는 제2 위상모드로 동작하도록 상기 제1 적분제어신호(CP)의 위상을 상기 송신신호(TX)의 위상에 대해 동상으로 조정한다. 이에 따라, 제1 위상모드와 제2 위상모드의 차이를 근거로 터치위치를 검출하므로써, 저주파 노이즈 성분에 의한 문제를 제거할 수 있고, 터치감지 감도를 높일 수 있다.
도 4는 도 1에 도시된 뮤츄얼캡 방식의 멀티-터치패널용 정전용량 감지회로의 일례를 개략적으로 설명하기 위한 등가회로도이다.
도 4를 참조하면, 멀티-터치패널(100: 도 1에 도시됨)에 연결된 송신회로부(210)는 제1 스위치(SW0), 제2 스위치(SW1), 제1 인버터(IN1) 및 제2 인버터(IN2)를 포함하고, 사각파의 송신신호(TX)를 상기 멀티-터치패널(100)에 제공한다. 설명의 편의를 위해 상기 송신회로부(210)에 구비되어 사각파의 송신신호를 출력하는 송신기(212; 도 1에 도시됨)를 제1 스위치(SW0)와 제2 스위치(SW1)로 표기하였다. 즉, 상기 제1 스위치(SW0)가 온되면 하이레벨인 전원전압(VDD)이 출력되고, 상기 제2 스위치(SW1)가 온되면 로우레벨인 접지전압(GND)이 출력된다. 따라서, 하이레벨과 로우레벨을 갖는 사각파의 송신신호가 출력될 수 있다.
상기 수신회로부(220)는 상단 스위치(SW11), 하단 스위치(SW12), 상단 커런트미러부(UCM), 하단 커런트미러부(LCM), 출력 스위칭부(SW13), 출력캐패시터(C1) 및 인에이블 스위치(SW14)를 포함한다.
사각파 형태를 갖는 송신신호(TX)의 매 주기에서, 제1 및 제2 송신스위치 제어신호들(S0, S1)과 제1 및 제2 적분 제어신호들(CP, CN)에 응답하여 송신신호(TX)의 상승에지(rising edge)에서의 정전용량 감지회로의 동작과 하강에지(falling edge)에서의 정전용량 감지회로의 동작은 서로 다르다. 본 실시예에서, 제1 송신스위치 제어신호(S0)와 제1 적분 제어신호(CP)는 서로 동상이다.
즉, 송신신호(TX)의 상승에지에서, 상기 제1 스위치(SW0), 상기 멀티-터치패널(100), 상기 하단 스위치(SW12) 및 상기 하단 커런트미러부(LCM)를 따라 제1 전류경로가 형성되고, 상기 제1 전류경로를 따라 흐르는 전류는 상기 하단 커런트미러부(LCM)의 우측에 배치된 NMOS들에 미러링되므로 상기 상단 커런트미러부(UCM), 상기 하단 커런트미러부(LCM)를 따라 제2 전류경로가 형성된다. 상기 제2 전류경로를 따라 흐르는 전류는 상기 상단 커런트미러부(UCM)의 우측에 배치된 PMOS들에 미러링되어 상기 상단 커런트미러부(UCM) 및 상기 출력 스위칭부(SW13)를 따라 제3 전류경로가 형성된다. 상기 제3 전류경로에 따른 전류에 상응하는 전하는 출력캐패시터(C1)에 충전된 후 출력단자를 통해 출력된다. 여기서, 수신신호(RX)는 상기 하단 커런트미러부(LCM)를 통해 방전되므로 시간이 지남에 따라 감소하는 전압레벨을 갖는다.
한편, 송신신호(TX)의 하강에지에서, 상기 상단 커런트미러부(UCM), 상기 상단 스위치(SW11), 상기 멀티-터치패널(100) 및 상기 제2 스위치(SW1)를 따라 제1 전류경로가 형성된다. 상기 상단 커런트미러부(UCM)의 좌측 PMOS들을 통해 흐르는 전류는 상기 상단 커런트미러부(UCM)의 우측 PMOS들에 미러링되어 제2 전류경로가 형성된다. 상기 제2 전류경로에 따른 전류에 상응하는 전하는 출력캐패시터(C1)에 충전에 충전된 후 출력단자를 통해 출력된다. 여기서, 수신신호(RX)는 상기 상단 커런트미러부(UCM)로부터 지속적으로 전하가 공급되므로 시간이 지남에 따라 증가하는 전압레벨을 갖는다.
따라서, 상기 송신신호(TX)의 상승에지 및 하강에지 각각에서 수신되는 전하를 적분할 수 있게 됨으로써, 상승에지에서 수신되는 전하만을 적분하는 기술에 비해서 두 배의 전하 에너지를 적분할 수 있다.
한편, 상기 송신신호(TX)의 상승에지 구간이나 하강에지 구간동안 터치가 발생되면, 상기 멀티-터치패널(100)에 형성된 정전용량(C0)은 감소한다. 즉, 상기 송신신호(TX)의 파형과 상기 수신신호(RX)의 파형은 서로 역상이므로 인체의 접촉에 의해 발생된 캐패시터의 정전용량이 상기 멀티-터치패널(100)에 형성된 정전용량을 감소시킨다.
한편, 본 실시예에 의하면, 송신신호(TX)의 충전에 대응하여 수신신호(RX)에서 방전경로를 구성하거나 송신신호(TX)의 충전에 대응하여 수신신호(RX)에서 함께 충전시키므로써, 상기 멀티-터치패널(100)에 형성된 캐패시터(C0)의 양단에 단기간에 전달되는 전하량을 증가 또는 감소시키는 방식으로 정전용량의 감지속도를 빠르게 할 수 있다. 즉, 일단이 접지전극에 연결된 캐패시터의 타단을 통해 전하를 충전시킬 때 충전 초기에는 전하가 빠르게 충전되지만 일정 시간이 경과된 후에는 충전속도가 느려진다. 하지만, 캐패시터의 일단 및 타단을 충전단자 및 방전단자로 각각 이용한 후, 상기 캐패시터의 일단 및 타단을 다시 충전단자 및 충전단자로 각각 이용하면, 충전 및 방전 동작시 전하가 흐르는 속도는 빨라진다. 따라서, 본 실시예에 따르면, 정전용량의 감지 속도를 고속화할 수 있다.
또한, 본 발명에 따르면, 송신신호의 상승주기와 하강주기 모두를 적분하는 전하적분회로의 구성을 연산증폭기(OP-AMP)가 아닌 커런트미러로 구성하므로써 회로의 구성을 간단하게 할 수 있다. 또한, 송신신호의 상승주기와 하강주기에서 모두 적분함에 따라 적분 후 출력 전압의 변화 성분에 있어 전압값을 정밀하게 유지할 수 있다.
도 5는 도 1에 도시된 뮤츄얼캡 방식의 멀티-터치패널용 정전용량 감지회로의 다른 예를 개략적으로 설명하기 위한 등가회로도이다.
도 5를 참조하면, 멀티-터치패널(100)에 연결된 송신회로부(210)는 제1 스위치(SW0) 및 제2 스위치(SW1)를 포함하고, 사각파의 송신신호(TX)를 상기 멀티-터치패널(100)에 제공한다. 설명의 편의를 위해 상기 송신회로부(210)에 구비되어 사각파의 송신신호를 출력하는 송신기(212; 도 1에 도시됨)를 제1 스위치(SW0)와 제2 스위치(SW1)로 표기하였다. 즉, 상기 제1 스위치(SW0)가 온되면 하이레벨인 전원전압(VDD)이 출력되고, 상기 제2 스위치(SW1)가 온되면 로우레벨인 접지전압(GND)이 출력된다. 따라서, 하이레벨과 로우레벨을 갖는 사각파의 송신신호가 출력될 수 있다.
상기 수신회로부(220)는 상단 스위치(SW11), 하단 스위치(SW12), 상단 커런트미러부(UCM), 하단 커런트미러부(LCM), 출력 스위칭부(SW13), 방전전류원(DIC), 출력 캐패시터(C1) 및 인에이블 스위치(SW14)를 포함한다.
사각파 형태를 갖는 송신신호(TX)의 매 주기에서, 제1 및 제2 송신스위치 제어신호들(S0, S1)과 제1 및 제2 적분 제어신호들(CP, CN)에 응답하여 송신신호(TX)의 상승에지(rising edge)에서의 정전용량 감지회로의 동작과 하강에지(falling edge)에서의 정전용량 감지회로의 동작은 서로 다르다.
즉, 송신신호(TX)의 상승에지에서, 상기 제1 스위치(SW0) 및 상기 멀티-터치패널(100)을 따라 제1 전류경로가 형성되고, 상기 상단 커런트미러부(UCM) 및 상기 상단 스위치(SW11)를 따라 제2 전류경로가 형성된다. 이때, 상기 상단 스위치(SW11)를 온시키는 제1 적분 제어신호(CP)는 상기 인에이블 스위치(SW14)에도 공급되어 상기 인에이블 스위치(SW14)를 온시켜 상기 하단 커런트미러부(LCM)의 미러링 동작은 차단된다. 상기 상단 커런트미러부(UCM)의 좌측에 배치된 복수의 PMOS들을 통해 흐르는 전류는 상기 상단 커런트미러부(UCM)의 우측에 배치된 PMOS들에 미러링되어 제3 전류경로가 형성된다. 제3 전류경로에 따른 전류에 상응하는 전하는 출력캐패시터(C1)에 충전된 후 출력단자를 통해 출력된다. 여기서, 수신신호(RX)는 상기 제1 스위치(SW0)를 통해 상기 멀티-터치패널(100)에 전하가 공급되므로 시간이 지남에 따라 증가하는 전압레벨을 갖는다.
한편, 송신신호(TX)의 하강에지에서, 상기 제2 스위치(SW1)를 통해 제1 전류경로가 형성되고, 상기 멀티-터치패널(100) 및 상기 하단 스위치(SW12)를 따라 흐르는 전류는 상기 하단 커런트미러부(LCM)의 우측에 배치된 NMOS들에 미러링되어 상기 상단 커런트미러부(UCM) 및 상기 하단 커런트미러부(LCM)를 따라 제3 전류경로가 형성된다. 상기 상단 커런트미러부(UCM)의 좌측 PMOS들을 통해 흐르는 전류는 상기 상단 커런트미러부(UCM)의 우측 PMOS들에 미러링되어 제4 전류경로를 형성한다. 상기 제4 전류경로에 따른 전류에 상응하는 전하는 출력캐패시터(C1)에 충전된 후 상기 출력 스위칭부(SW13)를 경유하여 출력단자를 통해 출력된다. 여기서, 수신신호(RX)는 상기 하단 커런트미러부(LCM)를 통해 방전되므로 시간이 지남에 따라 감소하는 전압레벨을 갖는다.
도 6은 도 4 및 도 5에 도시된 수신회로부를 전체적으로 설명하기 위한 회로도이다.
도 4 및 도 6을 참조하면, 본 발명의 일실시예에 따른 수신회로부는 상단 스위치(SW11), 하단 스위치(SW12), 상단 커런트미러부(UCM), 하단 커런트미러부(LCM), 출력 스위칭부(SW13), 인에이블 스위치(SW14), 출력캐패시터(C1), 방전전류원(DIC) 및 스위칭신호 출력부(SCP)를 포함한다.
상기 상단 스위치(SW11)는 제1 적분 제어신호(CP)에 응답하여 온 또는 오프되어 수신라인에 연결된 입력단자를 통해 수신된 수신신호(RX)를 상기 상단 커런트미러부(UCM) 및 상기 하단 커런트미러부(LCM)에 제공한다.
상기 하단 스위치(SW12)는 제2 적분 제어신호(CN)에 응답하여 온 또는 오프되어 상기 수신라인에 연결된 입력단자를 통해 수신된 수신신호(RX)를 상기 하단 커런트미러부(LCM)에 제공한다. 상기 상단 스위치(SW11) 및 상기 하단 스위치(SW12)의 구성은 후술되는 도 10에서 자세히 설명한다.
상기 상단 커런트미러부(UCM)는 커런트미러 관계에 있고 2단으로 배치된 복수의 트랜지스터들로 구성된다. 상기 하단 커런트미러부(LCM)는 커런트미러 관계에 있고 2단으로 배치된 복수의 트랜지스터들로 구성된다. 터치에 의해 유기된 전압이 수신라인을 통해 수신신호(RX)가 제공될 때, 상기 상단 커런트미러부(UCM) 및 상기 하단 커런트미러부(LCM)는 상기 수신신호(RX)의 상승에지 시간 및 하강에지 시간에 상기 수신신호(RX)의 상응하는 전하를 적분하여 출력단을 통해 출력한다. 상기 상단 커런트미러부(UCM) 및 상기 하단 커런트미러부(LCM)의 구성은 후술되는 도 7에서 자세히 설명한다.
상기 출력 스위칭부(SW13)는 복수의 스위치들로 구성되어 상기 상단 커런트미러부(UCM)의 종단에 각각 배치되어 전하 적분된 신호를 출력단을 통해 출력한다. 상기 출력 스위칭부(SW13)의 구성은 후술되는 도 7 및 도 8에서 자세히 설명한다.
상기 인에이블 스위치(SW14)는 상기 하단 커런트미러부(LCM)의 종단에 배치되고, 상기 상단 스위치(SW11)의 온에 따라 상단 커런트미러부(UCM), 멀티-터치패널(100; 도 1 및 도 2에 도시됨) 및 송신회로부의 제2 스위치(SW1; 도 2에 도시됨)를 통해 전류경로가 설정될 때, 상기 하단 커런트미러부(LCM)의 동작을 차단하는 역할을 수행한다. 본 실시예에서, 상기 인에이블 스위치(SW14)는 상기 하단 커런트미러부(LCM)의 종단에 배치된 것을 도시하였으나, 이에 한정하는 것은 아니다. 예를들어, 상기 인에이블 스위치(SW14)는 상기 상단 커런트미러부(UCM)와 상기 하단 커런트미러부(LCM)간에 배치될 수도 있고, 상기 하단 스위치(SW12)와 상기 하단 커런트미러부(LCM)간에 배치될 수도 있다.
상기 출력캐패시터(C1)는 일단이 출력단자에 연결되고 타단이 접지전압(GND)이 공급되는 접지전압단에 연결되어, 상기 상단 커런트미러부(UCM)에 의해 미러링된 전류에 상응하는 전하를 충전한다.
상기 방전전류원(DIC)은 출력 스위칭부(SW13)의 종단에 배치되어 상기 출력캐패시터(C1)에 충전된 전하를 방전시키는 역할을 수행한다. 상기 방전전류원(DIC)의 구성은 후술되는 도 9에서 자세히 설명한다.
상기 스위칭신호 출력부(SCP)는 직렬 연결된 2개의 인버터들로 구성되어 상기 출력 스위칭부(SW13)의 온 또는 오프를 제어하기 위한 신호를 상기 출력 스위칭부(SW13)에 제공한다.
도 7은 도 6에 도시된 수신회로부의 일부를 설명하기 위한 회로도이다.
도 7을 참조하면, 본 발명의 일실시예에 따른 수신회로부는 상단 스위치(SW11), 하단 스위치(SW12), 상단 커런트미러부(UCM), 하단 커런트미러부(LCM), 출력 스위칭부(SW13), 인에이블 스위치(SW14) 및 미세방전 전류원(DIC)을 포함한다.
상기 상단 스위치(SW11)는 제1단이 멀티-터치패널(100: 도 1에 도시됨)의 수신라인에 연결되고, 제2 단이 상기 상단 커런트미러부(UCM)에 연결되며, 제어단을 통해 입력되는 제1 적분제어신호(CP)에 응답하여 온된다.
상기 하단 스위치(SW12)는 제1단이 멀티-터치패널(100: 도 1에 도시됨)의 수신라인에 연결되고, 제2 단이 상기 하단 커런트미러부(LCM)에 연결되며, 제어단을 통해 입력되는 제2 적분제어신호(CN)에 응답하여 온된다. 상기 제2 적분제어신호(CN)와 상기 제1 적분제어신호(CP)는 서로 역상이다. 즉, 상기 제2 적분제어신호(CN)가 하이레벨일 때, 상기 제1 적분제어신호(CP)는 로우레벨이고, 상기 제2 적분제어신호(CN)가 로우레벨일 때, 상기 제1 적분제어신호(CP)는 하이레벨이다.
상기 상단 커런트미러부(UCM)는 상단 마스터(UM) 및 상단 슬레이브(US)를 포함하고, 상단 마스터(UM)를 통해 흐르는 전류는 상단 슬레이브(US)에 미러링되어 상기 출력 스위칭부(SW13)에 제공된다.
상기 상단 마스터는 제1 PMOS(QP11), 제2 PMOS(QP12), 제3 PMOS(QP13) 및 제4 PMOS(QP14)를 포함한다. 구체적으로, 제1 PMOS(QP11)의 소스는 전원전압(VDD)이 공급되는 전원전압단에 연결되고, 게이트는 제2 PMOS(QP12)의 드레인에 연결된다. 제2 PMOS(QP12)의 소스는 제1 PMOS(QP11)의 드레인에 연결되고, 게이트는 제3 PMOS(QP13)의 드레인에 연결된다. 제3 PMOS(QP13)의 게이트는 상기 상단 스위치(SW11)에 연결되고, 소스는 제2 PMOS(QP12)의 드레인에 연결되고, 드레인은 제4 PMOS(QP14)의 소스에 연결된다. 제4 PMOS(QP14)의 게이트와 드레인은 공통연결되어 상기 상단 스위치(SW11)에 연결되고, 소스는 제3 PMOS(QP13)의 드레인에 연결된다.
상기 상단 슬레이브(US)는 게이트가 공통연결된 복수의 PMOS들로 구성된 상단 PMOS부(MQP1)와 게이트가 공통연결된 복수의 PMOS들로 구성된 하단 PMOS부(MQP2)를 포함한다.
상기 하단 커런트미러부(LCM)는 하단 마스터(LM) 및 하단 슬레이브(LS)를 포함하고, 하단 마스터(LM)를 통해 흐르는 전류는 하단 슬레이브(LS)에 미러링된다.
상기 하단 마스터(LM)는 제1 NMOS(QN11), 제2 NMOS(QN12), 제3 NMOS(QN13) 및 제4 NMOS(QN14)를 포함한다. 구체적으로, 제1 NMOS(QN11)의 게이트와 드레인이 공통연결되어 상기 하단 스위치(SW12)에 연결된다. 제2 NMOS(QN12)의 드레인은 제1 NMOS(QN11)의 소스에 연결되고, 게이트는 제1 NMOS(QN11)의 게이트 및 드레인 및 상기 하단 스위치에 연결된다. 제3 NMOS(QN13)의 드레인은 제2 NMOS(QN12)의 소스에 연결되고, 게이트는 제2 NMOS(QN12)의 드레인에 연결된다. 제4 NMOS(QN14)의 드레인은 제3 NMOS(QN13)의 소스에 연결되고, 게이트는 제3 NMOS(QN13)의 드레인에 연결되며, 소스는 접지전압(GND)에 연결된다.
상기 하단 슬레이브(LS)는 제5 NMOS(QN15) 및 제6 NMOS(QN16)를 포함한다. 구체적으로, 제5 NMOS(QN15)의 드레인은 상단 마스터에 구비되는 제4 PMOS(QP14)의 드레인 및 게이트, 제3 PMOS(QP13)의 게이트 및 상기 상단 스위치(SW11)에 연결되고, 게이트는 제3 NMOS(QN13)의 게이트에 연결된다. 제6 NMOS(QN16)의 드레인은 제5 NMOS(QN15)의 소스에 연결되고, 게이트는 제4 NMOS(QN14)의 게이트에 연결되며, 소스는 접지전압(GND)에 연결된다.
상기 출력 스위칭부(SW13)의 제1 단은 상기 하단 PMOS부(MQP2)의 드레인에 연결되고, 제2 단은 아날로그-디지털 변환기(ADC)(미도시)에 연결되어, 외부로부터 제공되는 스위칭제어신호(SC)에 응답하여 전하적분값을 상기 ADC에 출력한다.
상기 인에이블 스위치(SW14)의 일단은 공통연결된 제4 NMOS(QN14)의 게이트와 제6 NMOS(QN16)의 게이트에 공통연결되어, 상기 상단 스위치(SW11)를 절환하는 제1 적분제어신호(CP)에 따라 온된다. 즉, 제1 적분제어신호(CP)가 상기 상단 스위치(SW11)에 제공되어 상기 상단 스위치(SW11)가 온되면 상기 인에이블 스위치(SW14) 역시 온된다. 이에 따라, 상기 상단 스위치(SW11)를 통해 수신라인의 전압이 상기 상단 커런트미러부(UCM)에 인가되는 동안 상기 하단 커런트미러부(LCM)의 동작을 정지시키는 역할을 수행한다.
상기 미세방전 전류원(DIC)은 출력단자에 연결되어, 출력단자의 적분전압(Vint)을 미세하게 방전시키는 기능을 수행한다. 이에 따라, 적분전압을 감지할 수 있는 범위를 넓일 수 있다.
도 8은 도 7에 상단 PMOS부(MQP1), 하단 PMOS부(MQP2) 및 출력 스위칭부(SW13)를 설명하기 위한 회로도이다.
도 7 및 도 8을 참조하면, 상단 PMOS부(MQP1)는 게이트가 공통연결된 복수의 PMOS들(Q11, Q12, Q13, Q14, Q15, Q16, Q17, Q18)로 구성되고, PMOS들(Q11, Q12, Q13, Q14, Q15, Q16, Q17, Q18) 각각의 소스는 전원전압(VDD)이 인가되는 전원전압단에 연결되고, 공통연결된 게이트는 상단 마스터(UM)의 제1 PMOS(QP11)의 게이트에 연결된다.
하단 PMOS부(MQP2)는 게이트가 공통연결된 복수의 PMOS들(Q21, Q22, Q23, Q24, Q25, Q26, Q27, Q28)로 구성되고, PMOS들(Q21, Q22, Q23, Q24, Q25, Q26, Q27, Q28) 각각의 소스는 상기 상단 PMOS부(MQP1)에 구비되는 PMOS들(Q11, Q12, Q13, Q14, Q15, Q16, Q17, Q18)의 드레인들 각각에 연결되고, 공통연결된 게이트는 제2 PMOS(QP12)의 게이트에 연결된다.
출력 스위칭부(SW13)는 제1 전하출력 스위치(US1), 제2 전하출력 스위치(US2), 제3 전하출력 스위치(US3), 제4 전하출력 스위치(US4), 제5 전하출력 스위치(US5), 제6 전하출력 스위치(US6), 제7 전하출력 스위치(US7) 및 제8 전하출력 스위치(US8)를 포함한다. 제1 내지 제8 전하출력 스위치들(US1, US2, US3, US4, US5, US6, US7, US8) 각각은 스위칭제어신호(SC)에 응답하여 선택적으로 온되어 하단 PMOS부(MQP2)로부터 출력되는 전하를 출력단자에 출력한다.
상기 스위칭제어신호(SC)는 제1 스위칭 신호(s<0>), 제2 스위칭 신호(s<1>), 제3 스위칭 신호(s<2>), 제4 스위칭 신호(s<3>), 제5 스위칭 신호(s<4>), 제6 스위칭 신호(s<5>), 제7 스위칭 신호(s<6>) 및 제8 스위칭 신호(s<7>)를 포함한다. 상기한 제1 내지 제8 스위칭신호들(s<0>, s<1>, s<2>, s<3>, s<4>, s<5>, s<6>, s<7>)중 적어도 하나 이상은 하이레벨을 갖고서 상기 제1 내지 제8 전하출력 스위치들(US1, US2, US3, US4, US5, US6, US7, US8) 각각에 제공될 수도 있다. 이에 따라 상기 제1 내지 제8 전하출력 스위치들(US1, US2, US3, US4, US5, US6, US7, US8)중 적어도 하나 이상이 온될 수 있다.
예를들어, 제2 내지 제8 스위칭신호들(s<1>, s<2>, s<3>, s<4>, s<5>, s<6>, s<7>)은 로우레벨을 갖고 상기 제1 스위칭 신호(s<0>)가 하이레벨을 갖는다면, 단지 상기 제1 전하출력 스위치(US1)가 온되어 PMOS(Q11) 및 PMOS(Q21)을 통해 흐르는 미러링된 전류를 출력단에 출력한다. 이때, PMOS(Q11) 및 PMOS(Q21)가 기준전류에 대해 0.125배 미러링되도록 설계된다면, 출력단을 통해 출력되는 전류는 기준전류대비 0.125배이다.
한편, 제1 내지 제6 스위칭신호들(s<0>, s<1>, s<2>, s<3>, s<4>, s<5>)은 로우레벨을 갖고 제7 및 제8 스위칭신호(s<6>, s<7>)가 하이레벨을 갖는다면, 제7 및 제8 전하출력 스위치들(US7, US8)은 온되어 PMOS(Q17) 및 PMOS(Q27)을 통해 흐르는 미러링된 전류와 PMOS(Q18) 및 PMOS(Q28)을 통해 흐르는 미러링된 전류가 출력단에 출력한다. 이때, PMOS(Q17) 및 PMOS(Q27)가 기준전류에 대해 8배 미러링되도록 설계되고 PMOS(Q18) 및 PMOS(Q28)가 기준전류에 대해 16배 미러링되도록 설계된다면, 출력단을 통해 출력되는 전류는 기준전류대비 24배이다.
도 9는 도 7에 도시된 미세방전 전류원(DIC)을 설명하기 위한 회로도이다.
도 9를 참조하면, 미세방전 전류원(DIC)은 메인 방전 커런트미러부(MDC), 메인 방전 스위칭부(MDS) 및 서브-방전 커런트미러부(SDC)를 포함한다.
상기 메인 방전 커런트미러부(MDC)는 커런트미러의 마스터 기능을 수행하는 PMOS(DQ11), 커런트미러의 슬레이브 기능을 수행하는 PMOS(DQ12), PMOS(DQ13), PMOS(DQ14), PMOS(DQ15), PMOS(DQ16), PMOS(DQ17) 및 PMOS(DQ18)를 포함한다.
PMOS(DQ11)의 소스는 전원전압(VDD)이 공급되는 전원전압단에 연결되고, 공통연결된 게이트 및 드레인은 PMOS(DQ12)의 게이트 및 메인 방전 스위칭부(MDS)에 연결된다.
PMOS(DQ12), PMOS(DQ13), PMOS(DQ14), PMOS(DQ15), PMOS(DQ16), PMOS(DQ17) 및 PMOS(DQ18) 각각의 소스는 전원전압(VDD)이 공급되는 전원전압단에 연결되고, 각각의 게이트는 PMOS(DQ11)의 공통연결된 게이트 및 드레인에 연결되며, 각각의 드레인은 메인 방전 스위칭부(MDS)에 연결된다.
상기 메인 방전 스위칭부(MDS)는 제1 방전 스위치(DS1), 제2 방전 스위치(DS2), 제3 방전 스위치(DS3), 제4 방전 스위치(DS4), 제5 방전 스위치(DS5), 제6 방전 스위치(DS6), 제7 방전 스위치(DS7) 및 제8 방전 스위치(DS8)를 포함한다.
상기 제1 방전 스위치(DS1)의 제1 단이 PMOS(DQ11)의 드레인에 연결되어 제어단을 통해 제공되는 스위치 인에이블 신호(SSEN)에 응답하여 온되어 PMOS(DQ11)를 바이어싱한다. 이에 따라, 제1 방전 스위치(DS1)의 제2 단은 바이어싱 전류를 외부로 출력한다.
상기 제2 방전 스위치(DS2)의 제1 단이 PMOS(DQ12)의 드레인에 연결되고, 제2 단이 상기 서브-방전 커런트미러부(SDC)에 연결된다. 제2 방전 스위치(DS2)의 제어단을 통해 제1 스위칭 신호(SS<0>)가 제공되면, 제2 방전 스위치(DS2)는 온되고, PMOS(DQ12)의 드레인을 통해 출력되는 미러링된 전류를 제2 단을 통해 상기 서브-방전 커런트미러부(SDC)에 제공한다.
상기 제3 방전 스위치(DS3) 의 제1 단이 PMOS(DQ13)의 드레인에 연결되고, 제2 단이 상기 서브-방전 커런트미러부(SDC)에 연결된다. 제3 방전 스위치(DS3)의 제어단을 통해 제2 스위칭 신호(SS<1>)가 제공되면, 제3 방전 스위치(DS3)는 온되고, PMOS(DQ13)의 드레인을 통해 출력되는 미러링된 전류를 제2 단을 통해 상기 서브-방전 커런트미러부(SDC)에 제공한다.
상기 제4 방전 스위치(DS4) 의 제1 단이 PMOS(DQ14)의 드레인에 연결되고, 제2 단이 상기 서브-방전 커런트미러부(SDC)에 연결된다. 제4 방전 스위치(DS4)의 제어단을 통해 제3 스위칭 신호(SS<2>)가 제공되면, 제4 방전 스위치(DS5)는 온되고, PMOS(DQ14)의 드레인을 통해 출력되는 미러링된 전류를 제2 단을 통해 상기 서브-방전 커런트미러부(SDC)에 제공한다.
상기 제5 방전 스위치(DS5) 의 제1 단이 PMOS(DQ15)의 드레인에 연결되고, 제2 단이 상기 서브-방전 커런트미러부(SDC)에 연결된다. 제5 방전 스위치(DS5)의 제어단을 통해 제4 스위칭 신호(SS<3>)가 제공되면, 제5 방전 스위치(DS5)는 온되고, PMOS(DQ15)의 드레인을 통해 출력되는 미러링된 전류를 제2 단을 통해 상기 서브-방전 커런트미러부(SDC)에 제공한다.
상기 제6 방전 스위치(DS6) 의 제1 단이 PMOS(DQ16)의 드레인에 연결되고, 제2 단이 상기 서브-방전 커런트미러부(SDC)에 연결된다. 제6 방전 스위치(DS6)의 제어단을 통해 제5 스위칭 신호(SS<4>)가 제공되면, 제6 방전 스위치(DS6)는 온되고, PMOS(DQ16)의 드레인을 통해 출력되는 미러링된 전류를 제2 단을 통해 상기 서브-방전 커런트미러부(SDC)에 제공한다.
상기 제7 방전 스위치(DS7) 의 제1 단이 PMOS(DQ17)의 드레인에 연결되고, 제2 단이 상기 서브-방전 커런트미러부(SDC)에 연결된다. 제7 방전 스위치(DS7)의 제어단을 통해 제6 스위칭 신호(SS<5>)가 제공되면, 제7 방전 스위치(DS7)는 온되고, PMOS(DQ17)의 드레인을 통해 출력되는 미러링된 전류를 제2 단을 통해 상기 서브-방전 커런트미러부(SDC)에 제공한다.
상기 제8 방전 스위치(DS8) 의 제1 단이 PMOS(DQ18)의 드레인에 연결되고, 제2 단이 상기 서브-방전 커런트미러부(SDC)에 연결된다. 제8 방전 스위치(DS8)의 제어단을 통해 제7 스위칭 신호(SS<6>)가 제공되면, 제8 방전 스위치(DS8)는 온되고, PMOS(DQ18)의 드레인을 통해 출력되는 미러링된 전류를 제2 단을 통해 상기 서브-방전 커런트미러부(SDC)에 제공한다.
상기 서브-방전 커런트미러부(SDC)는 마스터 기능을 수행하는 NMOS(DC1) 및 슬레이브 기능을 수행하는 NMOS(DC2)를 포함한다.
NMOS(DC1)는 드레인과 게이트가 공통연결되어 상기 제2 내지 제8 방전 스위치들(DS2, DS3, DS4, DS5, DS6, DS7, DS8) 각각의 제2 단에 연결되고, 소스는 접지전압(GND)이 공급되는 접지전압단에 연결된다. NMOS(DC2)의 게이트는 NMOS(DC1)의 드레인 및 게이트에 연결되고, 소스는 접지전압단에 연결되며, 드레인은 출력 스위칭부(SW13) 및 출력단에 연결된다.
상기 제2 내지 제8 방전 스위치들(DS2, DS3, DS4, DS5, DS6, DS7, DS8)을 통해 전류가 출력됨에 따라, NMOS(DC1)는 바이어싱되어 바이어스 전류가 흐른다. 이에 따라, NMOS(DC2)는 상기 바이어스 전류에 대응하여 미러링된 전류를 출력한다.
동작시, 제1 방전 스위치(DS1)가 온되어 PMOS(DQ12)가 바이어싱되면, PMOS(DQ12)를 통해 기준전류가 흐른다.
기준전류가 생성됨에 따라, 게이트가 병렬 연결된 PMOS(DQ12), PMOS(DQ13), PMOS(DQ14), PMOS(DQ15), PMOS(DQ16), PMOS(DQ17) 및 PMOS(DQ18)을 통해 미러링 전류가 생성되어, 생성된 각각의 미러링 전류는 상기 제2 내지 제8 방전 스위치들(DS2, DS3, DS4, DS5, DS6, DS7, DS8)에 제공된다.
상기 제2 내지 제8 방전 스위치들(DS2, DS3, DS4, DS5, DS6, DS7, DS8) 각각은 스위칭신호에 응답하여 온되어 미러링 전류들을 서브-방전 커런트미러부(SDC)에 제공한다. 서브-방전 커런트미러부(SDC)는 마스터 기능을 수행하는 NMOS(DC1)을 통해 상기 메인 방전 커런트미러부(MDC)에 의해 미러링된 전류가 제공됨에 따라 NMOS(DC2)는 적분전압(Vint)에 대응하여 출력단자를 통해 출력되는 전류를 미러링하여 미세방전 동작을 수행한다. 이에 따라 적분전압(Vint)은 미세하게 다운된다.
일반적으로, 트랜지스터의 이득(gain)은 채널폭 대 채널길이(W/L)로 결정될 수 있다. 이런 점을 고려하여, 본 실시예에서, PMOS(DQ11)의 채널폭(W)을 1이라 가정하고, PMOS(DQ11)와 커런트미러 관계에 있는 PMOS(DQ12), PMOS(DQ13), PMOS(DQ14), PMOS(DQ15), PMOS(DQ16), PMOS(DQ17) 및 PMOS(DQ18)의 채널폭들 각각을 0.125, 0.25, 0.5, 1.0, 2.0, 4.0, 8.0, 16.0으로 설정할 수 있다. 이에 따라, 제1 내지 제8 방전 스위치(DS1, DS2, DS3, DS4, DS5, DS6, DS7, DS8)를 각각의 PMOS들의 드레인에 연결시켜 제어하면 PMOS(DQ11)을 통해 흐르는 기준전류에 대해 0.125, 0.25, 0.5, 1.0, 2.0, 4.0, 8.0, 16.0과 같이 기준전류대비 감소되는 적분전류부터 최대 31.875배까지 증폭된 적분전류를 0.125배 단위로 출력단자를 통해 출력할 수 있다.
도 10은 본 발명에 따른 수신회로부에 구비되는 스위치를 설명하기 위한 회로도이다.
도 10을 참조하면, 스위치는 제1 스위칭 인버터(SI1), 제2 스위칭 인버터(SI2), PMOS(SP1) 및 NMOS(SN1)를 포함한다. 상기 스위치는 상단 스위치(SW11)로 사용될 수도 있고, 하단 스위치(SW12)로 사용될 수도 있다. 또한, 상기 스위치는 출력 스위칭부(SW13)에 구비될 수도 있고, 인에이블 스위치(SW14)에 구비될 수도 있다.
상기 제1 스위칭 인버터(SI1)는 외부로부터 제공되는 스위칭 제어신호를 반전시켜 상기 PMOS(SP1)의 게이트 및 상기 제2 스위칭 인버터(SI2)에 제공한다. 상기 제2 스위칭 인버터(SI2)는 상기 제1 스위칭 인버터(SI1)로부터 제공되는 반전된 스위칭 제어신호를 반전시켜 상기 NMOS(SN1)의 게이트에 제공한다.
상기 PMOS(SP1)는 소스가 입력단에 연결되고, 드레인이 출력단에 연결되며, 게이트를 통해 제공되는 반전된 스위칭 제어신호에 응답하여 온 또는 오프된다. 예를들어, 상기 스위치가 상단 스위치(SW11)로 사용된다면, 상기 PMOS(SP1)의 소스는 수신신호(RX)가 인가되는 단자(IN)에 연결되고, 드레인은 상단 커런트미러부(UCM)에 연결되며, 게이트는 제1 적분 제어신호(CP)를 수신한다.
상기 NMOS(SN1)는 드레인이 상기 입력단에 연결되고, 소스가 상기 출력단에 연결되며, 게이트를 통해 제공되는 스위칭 제어신호에 응답하여 온 또는 오프된다. 예를들어, 상기 스위치가 상단 스위치(SW11)로 사용된다면, 상기 NMOS(SN1)의 드레인은 수신신호(RX)가 인가되는 단자(IN)에 연결되고, 소스는 상단 커런트미러부(UCM)에 연결되며, 게이트는 제1 적분 제어신호(CP)를 수신한다.
도 11은 도 1에 도시된 뮤츄얼캡 방식의 멀티-터치패널용 정전용량 감지회로의 또 다른 예를 개략적으로 설명하기 위한 등가회로도이다.
도 11을 참조하면, 멀티-터치패널(100: 도 1에 도시됨)에 연결된 송신회로부(210)는 제1 스위치(SW0), 제2 스위치(SW1), 제1 인버터(IN1) 및 제2 인버터(IN2)를 포함하고, 사각파의 송신신호(TX)를 상기 멀티-터치패널(100: 도 1에 도시됨)에 제공한다. 설명의 편의를 위해 송신회로부(210)에 구비되어 사각파의 송신신호를 출력하는 송신기(212; 도 1에 도시됨)를 제1 스위치(SW0)와 제2 스위치(SW1)로 표기하였다. 즉, 상기 제1 스위치(SW0)가 온되면 하이레벨인 전원전압(VDD)이 출력되고, 상기 제2 스위치(SW1)가 온되면 로우레벨인 접지전압(GND)이 출력된다. 따라서, 하이레벨과 로우레벨을 갖는 사각파의 송신신호가 출력될 수 있다.
수신회로부(220)는 상단 스위치(SW11), 하단 스위치(SW12), 상단 커런트미러부(UCM), 하단 커런트미러부(LCM), 출력 스위칭부(SW13), 출력캐패시터(C1) 및 인에이블 스위치(SW14)를 포함한다.
사각파 형태를 갖는 송신신호(TX)의 매 주기에서, 제1 및 제2 송신스위치 제어신호들(S0, S1)과 제1 및 제2 적분 제어신호들(CP, CN)에 응답하여 송신신호(TX)의 상승에지(rising edge)에서의 정전용량 감지회로의 동작과 하강에지(falling edge)에서의 정전용량 감지회로의 동작은 서로 다르다. 본 실시예에서, 제1 송신스위치 제어신호(S0)와 제1 적분 제어신호(CP)는 서로 역상이다.
즉, 송신신호(TX)의 상승에지에서, 제1 스위치(SW0), 멀티-터치패널(100: 도 1에 도시됨), 하단 스위치(SW12) 및 하단 커런트미러부(LCM)를 따라 제1 전류경로가 형성되고, 상기 제1 전류경로를 따라 흐르는 전류는 하단 커런트미러부(LCM)의 우측에 배치된 NMOS들에 미러링되므로 상단 커런트미러부(UCM), 하단 커런트미러부(LCM)를 따라 제2 전류경로가 형성된다. 제2 전류경로를 따라 흐르는 전류는 상단 커런트미러부(UCM)의 우측에 배치된 PMOS들에 미러링되어 상단 커런트미러부(UCM), 출력 스위칭부(SW13)를 따른 제3 전류경로가 형성된다. 제3 전류경로에 따른 전류는 출력단자를 통해 출력된다. 여기서, 수신신호(RX)는 하단 커런트미러부(LCM)를 통해 방전되므로 시간이 지남에 따라 감소하는 전압레벨을 갖는다.
한편, 송신신호(TX)의 하강에지에서, 상단 커런트미러부(UCM), 상단 스위치(SW11), 멀티-터치패널(100: 도 1에 도시됨), 제2 스위치(SW1)를 따라 제1 전류경로가 형성된다. 상단 커런트미러부(UCM)의 좌측 PMOS들을 통해 흐르는 전류는 상단 커런트미러부(UCM)의 우측 PMOS들에 미러링되어 제2 전류경로가 형성된다. 제2 전류경로에 따른 전류는 출력단자를 통해 출력된다. 여기서, 수신신호(RX)는 상단 커런트미러부(UCM)로부터 지속적으로 전하가 공급되므로 시간이 지남에 따라 증가하는 전압레벨을 갖는다.
따라서, 송신신호(TX)의 상승에지 및 하강에지에서 수신되는 전하를 적분할 수 있게 됨으로써, 상승에지에서 수신되는 전하만을 적분하는 기술에 비해서 두 배의 전하 에너지를 적분할 수 있다.
한편, 상기 송신신호(TX)의 상승에지 구간이나 하강에지 구간동안 터치가 발생되면, 멀티-터치패널(100: 도 1에 도시됨)에 형성된 정전용량(C0)은 감소한다. 왜냐하면, TX 파형과 RX파형은 서로 역상이므로 인체의 접촉에 의해 발생된 캐패시터의 정전용량이 멀티-터치패널(100: 도 1에 도시됨)에 형성된 정전용량을 감소시킨다.
도 12는 도 1에 도시된 뮤츄얼캡 방식의 멀티-터치패널용 정전용량 감지회로의 또 다른 예를 개략적으로 설명하기 위한 등가회로도이다.
도 12를 참조하면, 멀티-터치패널(100: 도 1에 도시됨)에 연결된 송신회로부(210)는 제1 스위치(SW0) 및 제2 스위치(SW1)를 포함하고, 사각파의 송신신호(TX)를 상기 멀티-터치패널(100: 도 1에 도시됨)에 제공한다. 설명의 편의를 위해 송신회로부(210)에 구비되어 사각파의 송신신호를 출력하는 송신기(212; 도 1에 도시됨)를 제1 스위치(SW0)와 제2 스위치(SW1)로 표기하였다. 즉, 상기 제1 스위치(SW0)가 온되면 하이레벨인 전원전압(VDD)이 출력되고, 상기 제2 스위치(SW1)가 온되면 로우레벨인 접지전압(GND)이 출력된다. 따라서, 하이레벨과 로우레벨을 갖는 사각파의 송신신호가 출력될 수 있다.
수신회로부(220)는 상단 스위치(SW11), 하단 스위치(SW12), 상단 커런트미러부(UCM), 하단 커런트미러부(LCM), 출력 스위칭부(SW13), 출력캐패시터(C1) 및 인에이블 스위치(SW14)를 포함한다.
사각파 형태를 갖는 송신신호(TX)의 매 주기에서, 제1 및 제2 송신스위치 제어신호들(S0, S1)과 제1 및 제2 적분 제어신호들(CP, CN)에 응답하여 송신신호(TX)의 상승에지(rising edge)에서의 정전용량 감지회로의 동작과 하강에지(falling edge)에서의 정전용량 감지회로의 동작은 서로 다르다. 본 실시예에서, 제1 송신스위치 제어신호(S0)와 제1 적분 제어신호(CP)는 서로 동상이다.
즉, 송신신호(TX)의 상승에지에서, 제1 스위치(SW0), 멀티-터치패널(100: 도 1에 도시됨)을 따라 제1 전류경로가 형성되고, 상단 커런트미러부(UCM), 상단 스위치(SW11), 멀티-터치패널(100: 도 1에 도시됨)을 따라 제2 전류경로가 형성된다. 제2 전류경로를 따라 흐르는 상단 커런트미러부(UCM)의 우측에 배치된 PMOS들에 미러링된다. 상단 커런트미러부(UCM)의 우측에 배치된 PMOS들에 미러링된 전류는 출력 스위칭부(SW13)를 경유하여 출력단자를 통해 출력된다. 여기서, 수신신호(RX)는 상단 커런트미러부(UCM)를 통해 지속적으로 전하가 공급되므로 시간이 지남에 따라 증가하는 전압레벨을 갖는다.
한편, 송신신호(TX)의 하강에지에서, 제2 스위치(SW1)를 따라 제1 전류경로가 형성되고, 멀티-터치패널(100: 도 1에 도시됨), 하단 스위치(SW12), 하단 커런트미러부(LCM)를 따라 제2 전류경로가 형성된다. 제2 전류경로를 따라 흐르는 전류는 하단 커런트미러부(LCM)의 우측에 배치된 PMOS들에 미러링되므로 상단 커런트미러부(UCM), 상단 스위치(SW11), 하단 커런트미러부(LCM)를 따라 제3 전류경로가 형성된다. 제3 전류경로를 따라 흐르는 전류는 상단 커런트미러부(UCM)의 우측에 배치된 PMOS들에 미러링되어 제4 전류경로를 형성한다. 제4 전류경로에 따른 전류는 출력단자를 통해 출력된다. 여기서, 수신신호(RX)는 하단 커런트미러부(LCM)에 의해 전하가 방전되므로 시간이 지남에 따라 증가하는 전압레벨을 갖는다.
따라서, 송신신호(TX)의 상승에지 및 하강에지에서 수신되는 전하를 적분할 수 있게 됨으로써, 상승에지에서 수신되는 전하만을 적분하는 기술에 비해서 두 배의 전하 에너지를 적분할 수 있다.
한편, 상기 송신신호(TX)의 상승에지 구간이나 하강에지 구간동안 터치가 발생되면, 멀티-터치패널(100: 도 1에 도시됨)에 형성된 정전용량(C0)은 증가한다. 왜냐하면, TX 파형과 RX파형은 서로 동이므로 인체의 접촉에 의해 발생된 캐패시터의 정전용량이 멀티-터치패널(100: 도 1에 도시됨)에 형성된 정전용량에 더해져 실질적으로 멀티-터치패널(100: 도 1에 도시됨)에 형성된 정전용량을 증가시킨다.
도 13은 도 11 및 도 12에 도시된 수신회로부를 전체적으로 설명하기 위한 회로도이다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 수신회로부는 상단 스위치(SW11), 하단 스위치(SW12), 상단 커런트미러부(UCM), 하단 커런트미러부(LCM), 출력 스위칭부(SW13), 출력캐패시터(C1), 인에이블 스위치(SW14), 방전전류원(DIC) 및 스위칭신호 출력부(SCP)를 포함한다.
상기 상단 스위치(SW11)는 제1 적분 제어신호(CP)에 응답하여 온 또는 오프되어 수신라인에 연결된 입력단자를 통해 수신된 수신신호(RX)를 상기 상단 커런트미러부(UCM) 및 상기 하단 커런트미러부(LCM)에 제공한다.
상기 하단 스위치(SW12)는 제2 적분 제어신호(CN)에 응답하여 온 또는 오프되어 상기 수신라인에 연결된 입력단자를 통해 수신된 수신신호(RX)를 상기 하단 커런트미러부(LCM)에 제공한다. 상기 상단 스위치(SW11) 및 상기 하단 스위치(SW12)의 구성은 도 6에서 설명하였으므로 그 설명은 생략한다.
상기 상단 커런트미러부(UCM)는 커런트미러 관계에 있고 2단으로 배치된 복수의 트랜지스터들로 구성된다. 상기 하단 커런트미러부(LCM)는 커런트미러 관계에 있고 2단으로 배치된 복수의 트랜지스터들로 구성된다. 터치에 의해 유기된 전압이 수신라인을 통해 수신신호(RX)가 제공될 때, 상기 상단 커런트미러부(UCM) 및 상기 하단 커런트미러부(LCM)는 상기 수신신호(RX)의 상승에지 시간 및 하강에지 시간에 상기 수신신호(RX)의 상응하는 전하를 적분하여 출력단을 통해 출력한다. 상기 상단 커런트미러부(UCM) 및 상기 하단 커런트미러부(LCM)의 구성은 후술되는 도 14에서 자세히 설명한다.
상기 출력 스위칭부(SW13)는 복수의 스위치들로 구성되어 상기 상단 커런트미러부(UCM)의 종단에 각각 배치되어 전하 적분된 신호를 출력단을 통해 출력한다. 상기 출력 스위칭부(SW13)의 구성은 도 6에서 설명하였으므로 그 설명은 생략한다.
상기 인에이블 스위치(SW14)는 상기 상단 커런트미러부(UCM)의 종단에 배치되고, 상기 상단 스위치(SW11)의 온에 따라 상단 커런트미러부(UCM), 멀티-터치패널(100; 도 1 및 도 2에 도시됨) 및 송신회로부의 제2 스위치(SW1; 도 2에 도시됨)를 통해 전류경로가 설정될 때, 하단 커런트미러부(LCM)의 동작을 차단하는 역할을 수행한다. 본 실시예에서, 상기 인에이블 스위치(SW14)는 상기 하단 커런트미러부(LCM)의 종단에 배치된 것을 도시하였으나, 이에 한정하는 것은 아니다. 예를들어, 상기 인에이블 스위치(SW14)는 상기 상단 커런트미러부(UCM)와 상기 하단 커런트미러부(LCM)간에 배치될 수도 있고, 상기 하단 스위치(SW12)와 상기 하단 커런트미러부(LCM)간에 배치될 수도 있다.
상기 출력캐패시터(C1)는 일단이 출력단자에 연결되고 타단이 접지전압(GND)이 공급되는 접지전압단에 연결되어, 상기 상단 커런트미러부(UCM)에 의해 미러링된 전류에 상응하는 전하를 충전한다.
상기 방전전류원(DIC)은 출력 스위칭부(SW13)의 종단에 배치되어 상기 출력캐패시터(C1)에 충전된 전하를 방전시키는 역할을 수행한다. 상기 방전전류원(DIC)의 구성은 후술되는 도 17에서 자세히 설명한다.
도시하지는 않았지만, 도 5에 도시된 바와 같은 스위칭신호 출력부(SCP)가 구비되어 상기 출력 스위칭부(SW13)의 온 또는 오프를 제어하기 위한 신호를 상기 출력 스위칭부(SW13)에 제공한다.
도 14는 도 13에 도시된 수신회로부의 일부를 설명하기 위한 회로도이다.
도 14를 참조하면, 본 발명의 일실시예에 따른 수신회로부는 상단 스위치(SW11), 하단 스위치(SW12), 상단 커런트미러부(UCM), 하단 커런트미러부(LCM), 출력 스위칭부(SW13), 출력캐패시터(C1) 및 인에이블 스위치(SW14)를 포함한다.
상기 상단 스위치(SW11)는 제1단이 멀티-터치패널(100: 도 1에 도시됨)의 수신라인에 연결되고, 제2 단이 상기 상단 커런트미러부(UCM)에 연결되며, 제어단을 통해 입력되는 제1 적분제어신호(CP)에 응답하여 온된다.
상기 하단 스위치(SW12)는 제1단이 멀티-터치패널(100: 도 1에 도시됨)의 수신라인에 연결되고, 제2 단이 상기 하단 커런트미러부(LCM)에 연결되며, 제어단을 통해 입력되는 제2 적분제어신호(CN)에 응답하여 온된다.
상단 커런트미러부(UCM)는 상단 마스터(UM) 및 상단 슬레이브(US)를 포함하고, 상단 마스터(UM)를 통해 흐르는 전류는 상단 슬레이브(US)에 미러링되어 상기 출력 스위칭부(SW13)에 제공된다.
상기 상단 마스터는 제1 PMOS(QP21), 제2 PMOS(QP22), 제3 PMOS(QP23) 및 제1 NMOS(QN21)를 포함한다. 구체적으로, 제1 PMOS(QP21)의 소스는 전원전압(VDD)이 공급되는 전원전압단에 연결되고, 게이트는 제2 PMOS(QP22)의 드레인에 연결된다. 제2 PMOS(QP22)의 소스는 제1 PMOS(QP21)의 드레인에 연결되고, 게이트는 제3 PMOS(QP23)의 드레인에 연결되며, 드레인은 상기 상단 스위치(SW11)에 연결된다. 제3 PMOS(QP23)의 소스는 전원전압단에 연결되고, 게이트는 제1 PMOS(QP21)의 드레인 및 제2 PMOS(QP22)의 소스에 연결되며, 드레인은 제2 PMOS(QP12)의 게이트에 연결된다. 제1 NMOS(QN21)의 소스는 제3 PMOS(QP23)의 드레인 및 상기 제2 PMOS(QP22)의 게이트에 연결되고, 게이트는 제3 PMOS(QP23)의 게이트에 연결되며, 드레인은 접지전압에 연결된다.
상기 상단 슬레이브(US)는 상단 PMOS부(MQP1), 하단 PMOS부(MQP2), 제4 PMOS(QP24) 및 제2 NMOS(QN22)를 포함한다. 구체적으로, 상기 상단 PMOS부(MQP1)는 게이트가 공통연결된 복수의 PMOS들로 구성되고, PMOS들 각각의 소스는 전원전압단에 연결되고, 공통연결된 게이트는 상단 마스터(UM)의 제1 PMOS(QP21)의 게이트 및 상단 스위치(SW11)에 연결된다. 상기 하단 PMOS부(MQP2)는 게이트가 공통연결된 복수의 PMOS들로 구성된다. 상기 PMOS들 각각의 소스는 상기 상단 PMOS부(MQP1)의 드레인들 각각 및 제4 PMOS(QP24)의 게이트에 연결되고, 공통연결된 게이트는 제4 PMOS(QP24)의 드레인 및 제2 NMOS(QN22)의 드레인에 연결된다. 제4 PMOS(QP24)의 소스는 전원전압단에 연결되고, 게이트는 상기 상단 PMOS부(MQP1)에 구비되는 PMOS들의 드레인에 연결된다. 제2 NMOS(QN22)의 드레인은 제4 PMOS(QP24)의 드레인에 연결되고, 게이트는 제4 PMOS(QP24)의 게이트에 연결되며, 소스는 접지전압에 연결된다.
상기 하단 커런트미러부(LCM)는 하단 마스터(LM) 및 하단 슬레이브(LS)를 포함하고, 하단 마스터(LM)를 통해 흐르는 전류는 하단 슬레이브(LS)에 미러링된다.
상기 하단 마스터(LM)는 제3 NMOS(QN23), 제4 NMOS(QN24), 제5 NMOS(QN25) 및 제6 PMOS(QP26)를 포함한다. 구체적으로, 제3 NMOS(QN23)의 드레인은 하단 스위치(SW12)에 연결되고, 게이트는 제6 PMOS(QP26)의 드레인에 연결되며, 소스는 제4 NMOS(QN24)의 드레인, 제6 PMOS(QP26)의 드레인 및 제5 NMOS(QN25)의 드레인에 연결된다. 제4 NMOS(QN24)의 드레인은 제3 NMOS(QN23)의 소스 및 제5 NMOS(QN25)의 게이트에 연결되고, 게이트는 하단 스위치(SW12)에 연결된다. 제5 NMOS(QN25)의 드레인은 제3 NMOS(QN23)의 게이트 및 제6 PMOS(QP26)의 드레인에 연결되고, 게이트는 제3 NMOS(QN23)의 소스, 제6 PMOS(QP26)의 게이트에 연결되며, 소스는 접지전압에 연결된다. 제6 PMOS(QP26)의 드레인은 전원전압단에 연결되고, 게이트는 제5 NMOS(QN25)의 게이트, 제3 NMOS(QN23)의 소스 및 제4 NMOS(QN24)의 드레인에 연결되며, 드레인은 제5 NMOS(QN25)의 드레인에 연결된다. 제3 NMOS(QN23)의 드레인은 제3 NMOS(QN23)의 게이트 및 제6 PMOS(QP26)의 드레인에 연결되고, 게이트는 제3 NMOS(QN23)의 소스 및 제4 NMOS(QN24)의 드레인에 연결되며, 소스는 접지전압에 연결된다.
상기 하단 슬레이브(LS)는 제7 NMOS(QN27), 제8 NMOS(QN28), 제6 NMOS(QN26) 및 제7 PMOS(QP27)을 포함한다.
제7 NMOS(QN27)의 드레인은 상단 스위치(SW11), 제2 PMOS(QP22)의 드레인 및 제1 PMOS(QP21)의 게이트에 연결되고, 게이트는 제6 NMOS(QN26)의 드레인에 연결되며, 소스는 제6 NMOS(QN26)의 게이트, 제7 PMOS(QP27)의 게이트 및 제8 NMOS(QN28)의 드레인에 연결된다.
제8 NMOS(QN28)의 드레인은 제7 NMOS(QN27)의 소스, 제6 NMOS(QN26)의 게이트 및 제7 PMOS(QP27)의 게이트에 연결되고, 게이트는 제4 NMOS(QN24)의 게이트 및 하단 스위치(SW12)에 연결되며, 소스는 접지전압에 연결된다.
제7 PMOS(QP27)의 소스는 전원전압단에 연결되고, 게이트는 제7 NMOS(QN27)의 소스, 제6 NMOS(QN26)의 게이트에 연결되며, 드레인은 제6 PMOS(QN26)의 드레인 및 제7 NMOS(QN27)의 게이트에 연결된다.
제6 NMOS(QN26)의 드레인은 제7 PMOS(QP27)의 드레인 및 제7 NMOS(QN27)의 게이트에 연결되고, 게이트는 제7 PMOS(QP27)의 게이트, 제7 NMOS(QN27)의 소스 및 제8 NMOS(QN28)의 드레인에 연결되며, 소스는 접지전압단에 연결된다.
상기 출력 스위칭부(SW13)의 제1 단은 상기 하단 PMOS부(MQP2)의 드레인에 연결되고, 제2 단은 아날로그-디지털 변환기(ADC)(미도시)에 연결되어, 외부로부터 제공되는 스위칭제어신호(SC)에 응답하여 전하적분값을 상기 아날로그-디지털 변환기(ADC)에 출력한다.
상기 인에이블 스위치(SW14)의 일단은 공통연결된 제4 NMOS(QN24)의 게이트와 제8 NMOS(QN28)의 게이트에 공통연결되어, 상기 상단 스위치(SW11)를 절환하는 제1 적분제어신호(CP)에 따라 온된다. 즉, 제1 적분제어신호(CP)가 상기 상단 스위치(SW11)에 제공되어 상기 상단 스위치(SW11)가 온되면 상기 인에이블 스위치(SW14) 역시 온된다. 이에 따라, 상기 상단 스위치(SW11)를 통해 수신라인의 전압이 상기 상단 커런트미러부(UCM)에 인가되는 동안 상기 하단 커런트미러부(LCM)를 방전시키는 역할을 수행한다.
도 15는 도 13에 도시된 미세방전 전류원(DIC)을 설명하기 위한 회로도이다.
도 15를 참조하면, 미세방전 전류원은 메인 방전 커런트미러부(MDC), 메인 방전 스위칭부(MDS) 및 서브-방전 커런트미러부(SDC)를 포함한다. 상기 메인 방전 커런트미러부(MDC) 및 상기 메인 방전 스위칭부(MDS)는 도 9에 도시된 상기 메인 방전 커런트미러부(MDC) 및 상기 메인 방전 스위칭부(MDS)와 동일하므로 동일한 도면부호를 부여하고 그 상세한 설명은 생략한다.
상기 서브-방전 커런트미러부(SDC)는 방전 마스터 기능을 수행하는 서브-마스터 커런트부(SMC) 및 방전 슬레이브 기능을 수행하는 서브-슬레이브 커런트부(SSC)를 포함한다. 상기 서브-마스터 커런트부(SMC)를 통해 흐르는 전류는 상기 서브-슬레이브 커런트부(SSC)에 미러링된다.
상기 서브-마스터 커런트부(SMC)에 구비되는 트랜지스터들의 수와 연결은 도 14에 도시된 상기 하단 마스터(LM)에 구비되는 트랜지스터들의 수와 연결과 동일하므로 그 설명은 생략한다.
또한, 상기 서브-슬레이브 커런트부(SSC)에 구비되는 트랜지스터들의 수와 연결은 도 14에 도시된 상기 하단 슬레이브(LS)에 구비되는 트랜지스터들의 수와 연결과 동일하므로 그 설명은 생략한다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 송신신호의 상승주기와 하강주기에서 모두 적분함에 따라 적분 후 출력 전압의 변화 성분에 있어 전압값을 정밀하게 유지할 수 있고, 송신신호 대비 높은 수신신호를 수신할 수 있다.
또한, 반도체로 제조가 용이하고, 전력 소비량이 적으며, 특히 외부로부터 유입되는 노이즈에 강한 내성을 가지면서도 감지 속도가 빠른 멀티-터치를 지원할 수 있다.
또한, 터치에 따라 정전용량이 감소하는 제1 위상모드로 동작하도록 상기 제1 적분제어신호(CP)의 위상을 상기 송신신호(TX)의 위상과 동일하게 조정하고, 터치에 따라 정전용량이 증가하는 제2 위상모드로 동작하도록 상기 제2 적분제어신호(CN)의 위상을 상기 송신신호(TX)의 위상과 동일하게 조정한다. 이에 따라, 제1 위상모드와 제2 위상모드의 차이를 근거로 터치위치를 검출하므로써, 저주파 노이즈 성분을 제거할 수 있고, 터치감지 감도를 높일 수 있다.
[부호의 설명]
100 : 멀티-터치패널 200 : 정전용량 감지회로
210 : 송신회로부 212 : 송신기
214 : 송신스위치 220 : 수신회로부
230 : 제어신호발생기 240 : 터치판별부
SW0 : 제1 스위치 SW1 : 제2 스위치
IN1 : 제1 인버터 IN2 : 제2 인버터
SW11 : 상단 스위치 SW12 : 하단 스위치
UCM : 상단 커런트미러부 LCM : 하단 커런트미러부
SW13 : 출력 스위칭부 SW14 : 방전 스위칭부
DIC : 방전전류원 SCP : 스위칭신호 출력부
UM : 상단 마스터 US : 상단 슬레이브
MQP1 : 상단 PMOS부 MQP2 : 하단 PMOS부
MDC : 메인 방전 커런트미러부 MDS : 메인 방전 스위칭부
SDC : 서브-방전 커런트미러부

Claims (20)

  1. 멀티-터치패널의 송신라인에 연결되고, 사각파 송신신호를 상기 송신라인에 인가하는 송신회로부;
    상기 송신회로부에서 인가되는 사각파의 송신신호의 상승주기와 하강주기에 상응하여 전하를 각각 적분하는 커런트미러 기반의 전하적분회로를 구비하여 상기 멀티-터치패널의 수신라인에 연결되고, 상기 송신라인과 수신라인 사이에 발생되는 정전용량의 차이를 검출하는 수신회로부;
    서로 역상인 제1 적분제어신호와 제2 적분제어신호를 상기 전하적분회로에 출력하되,
    (i) 상기 전하적분회로가 터치시 정전용량이 감소되는 제1 위상모드로 동작되도록, 상기 제1 적분제어신호를 상기 송신신호의 위상에 대해 역상으로 출력하고 상기 제2 적분제어신호를 상기 송신신호의 위상에 대해 동상으로 출력하고,
    (ii) 상기 전하적분회로가 터치시 정전용량이 증가하는 제2위상모드로 동작되도록, 상기 제1 적분제어신호를 상기 송신신호의 위상에 대해 동상으로 출력하고, 상기 제2 적분제어신호를 상기 송신신호의 위상에 대해 역상으로 출력하는 제어신호 발생기; 및
    상기 수신회로부에서 상기 제1위상모드에 대응하여 검출된 정전용량값과 상기 제2 위상모드에 대응하여 검출된 정전용량값을 근거로 터치 여부를 판별하는 터치판별부를 포함하는 멀티-터치패널용 정전용량 감지회로.
  2. 제1항에 있어서, 상기 터치판별부는 상기 제1 정전용량에서 상기 제2 정전용량을 뺀 값을 근거로 터치 여부를 판별하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  3. 제1항에 있어서, 상기 터치판별부는 상기 제2 정전용량에서 상기 제1 정전용량을 뺀 값을 근거로 터치 여부를 판별하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  4. 제1항에 있어서, 상기 터치판별부는 상기 제1 정전용량과 상기 제2 정전용량의 산술 평균값을 근거로 터치 여부를 판별하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  5. 제1항에 있어서, 상기 수신회로부는,
    상기 전하적분회로의 앞단에 배치되고, 제1 단이 상기 수신라인과 연결되고, 제어단에 인가되는 상기 제1 적분제어신호에 따라 온 또는 오프되는 상단 스위치; 및
    상기 전하적분회로의 앞단에 배치되고, 제1 단이 상기 수신라인 및 상기 상단 스위치의 제2 단에 연결되고, 제어단에 인가되는 상기 제2 적분제어신호에 따라 온 또는 오프되는 하단 스위치를 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  6. 제5항에 있어서, 상기 전하적분회로는,
    상기 상단 스위치의 제2 단에 연결되고, 상기 상단 스위치의 온에 따라 상기 멀티-터치패널과의 전류경로를 설정하여 설정된 전류경로를 따라 흐르는 전류를 미러링하여 출력단을 통해 출력하는 상단 커런트미러부; 및
    상기 상단 커런트미러부와 상기 상단 스위치가 연결된 노드와 상기 하단 스위치의 제2 단에 각각 연결되고, 상기 하단 스위치의 온에 따라 상기 멀티-터치패널과의 설정된 전류경로를 따라 흐르는 전류에 상응하여 상기 상단 커런트미러부의 전류를 미러링하여 방전하는 하단 커런트미러부를 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  7. 제6항에 있어서, 상기 상단 커런트미러부 및 상기 하단 커런트미러부는, 터치에 의해 유기된 전압이 수신라인을 통해 수신신호가 제공될 때, 상기 수신신호의 상승에지 시간 및 하강에지 시간에 상기 수신신호의 상응하는 전하를 적분하여 출력단을 통해 출력하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  8. 제6항에 있어서, 상기 상단 커런트미러부는, 커런트미러 관계에 있고 2단으로 배치된 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  9. 제6항에 있어서, 상기 상단 커런트미러부는,
    상단 마스터; 및
    상기 상단 마스터를 통해 흐르는 전류를 미러링하는 상단 슬레이브를 포함하고,
    상기 상단 마스터는,
    소스는 전원전압이 공급되는 전원전압단에 연결되고, 게이트는 상기 상단 슬레이브에 연결된 제1 PMOS;
    소스는 상기 제1 PMOS의 드레인에 연결되고, 게이트는 상기 상단 슬레이브에 연결된 제2 PMOS;
    게이트는 상기 상단 스위치에 연결되고, 소스는 상기 제2 PMOS의 드레인에 연결된 제3 PMOS; 및
    게이트와 드레인은 공통연결되어 상기 상단 스위치 및 상기 제3 PMOS의 게이트에 연결되고, 소스는 상기 제3 PMOS의 드레인에 연결된 제4 PMOS를 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  10. 제9항에 있어서, 상기 상단 슬레이브는,
    게이트가 공통연결된 복수의 PMOS들로 구성된 상단 PMOS부; 및
    게이트가 공통연결된 복수의 PMOS들로 구성된 하단 PMOS부를 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  11. 제6항에 있어서, 상기 하단 커런트미러부는, 커런트미러 관계에 있고 2단으로 배치된 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  12. 제6항에 있어서, 상기 하단 커런트미러부는,
    하단 마스터; 및
    상기 하단 마스터를 통해 흐르는 전류를 미러링하는 하단 슬레이브를 포함하고,
    상기 하단 마스터는,
    게이트와 드레인이 공통연결되어 상기 하단 스위치에 연결된 제1 NMOS;
    드레인은 상기 제1 NMOS의 소스에 연결되고, 게이트는 상기 제1 NMOS의 게이트 및 드레인 및 상기 하단 스위치에 연결된 제2 NMOS;
    드레인은 상기 제2 NMOS의 소스에 연결되고, 게이트는 상기 제2 NMOS의 드레인에 연결된 제3 NMOS; 및
    드레인은 상기 제3 NMOS의 소스에 연결되고, 게이트는 상기 제3 NMOS의 드레인에 연결되며, 소스는 접지전압에 연결된 제4 NMOS를 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  13. 제12항에 있어서, 상기 하단 슬레이브는,
    드레인은 상기 상단 커런트미러부 및 상기 상단 스위치에 연결되고, 게이트는 상기 제3 NMOS의 게이트에 연결된 제5 NMOS; 및
    드레인은 상기 제5 NMOS의 소스에 연결되고, 게이트는 제4 NMOS의 게이트에 연결되며, 소스는 접지전압에 연결된 제6 NMOS을 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  14. 제6항에 있어서, 상기 상단 커런트미러부는,
    상단 마스터; 및
    상기 상단 마스터를 통해 흐르는 전류를 미러링하는 상단 슬레이브를 포함하고,
    상기 상단 마스터는,
    소스는 전원전압이 공급되는 전원전압단에 연결되고, 게이트는 상기 상단 슬레이브에 연결된 제1 PMOS;
    소스는 상기 제1 PMOS의 드레인에 연결되고, 드레인은 상기 상단 스위치에 연결된 제2 PMOS;
    소스는 전원전압단에 연결되고, 게이트는 상기 제1 PMOS의 드레인 및 상기 제2 PMOS의 소스에 연결되며, 드레인은 상기 제2 PMOS의 게이트에 연결된 제3 PMOS; 및
    소스는 상기 제3 PMOS의 드레인 및 상기 제2 PMOS의 게이트에 연결되고, 게이트는 상기 제3 PMOS의 게이트에 연결되며, 드레인은 접지전압에 연결된 제1 NMOS을 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  15. 제9항에 있어서, 상기 상단 슬레이브는,
    소스는 전원전압단에 연결된 제4 PMOS;
    드레인은 상기 제4 PMOS의 드레인에 연결되고, 게이트는 상기 제4 PMOS의 게이트에 연결되며, 소스는 접지전압에 연결된 제2 NMOS;
    게이트가 공통연결된 복수의 PMOS들로 구성된 상단 PMOS부; 및
    게이트가 공통연결된 복수의 PMOS들로 구성된 하단 PMOS부를 포함하고,
    상기 상단 PMOS부에서, 상기 PMOS들 각각의 소스는 전원전압단에 연결되고, 공통연결된 게이트는 상기 상단 마스터, 상기 상단 스위치 및 상기 하단 커런트미러부에 연결되고,
    상기 하단 PMOS부에서, 상기 PMOS들 각각의 소스는 상기 상단 PMOS부의 드레인들 각각, 상기 제4 PMOS의 게이트 및 상기 제2 NMOS의 게이트에 연결되고, 공통연결된 게이트는 상기 제4 PMOS의 드레인 및 상기 제2 NMOS의 드레인에 연결되는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  16. 제6항에 있어서, 상기 하단 커런트미러부는,
    하단 마스터; 및
    상기 하단 마스터를 통해 흐르는 전류를 미러링하는 하단 슬레이브를 포함하고,
    상기 하단 마스터는,
    드레인은 상기 하단 스위치에 연결된 제3 NMOS;
    드레인은 상기 제3 NMOS의 소스에 연결되고, 게이트는 상기 하단 스위치에 연결된 제4 NMOS;
    드레인은 상기 제3 NMOS의 게이트에 연결되고, 게이트는 상기 제3 NMOS의 소스 및 상기 제4 NMOS의 드레인에 연결되며, 소스는 접지전압에 연결된 제5 NMOS; 및
    소스는 전원전압단에 연결되고, 게이트는 상기 제5 NMOS의 게이트, 상기 제3 NMOS의 소스 및 상기 제4 NMOS의 드레인에 연결되며, 드레인은 상기 제5 NMOS의 드레인에 연결된 제6 PMOS을 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  17. 제16항에 있어서, 상기 하단 슬레이브는,
    드레인은 상기 상단 스위치 및 상기 상단 커런트미러부에 연결된 제7 NMOS;
    드레인은 상기 제7 NMOS의 소스에 연결되고, 게이트는 상기 하단 마스터의 상기 제4 NMOS의 게이트 및 상기 하단 스위치에 연결되며, 소스는 접지전압에 연결된 제8 NMOS;
    게이트는 상기 제8 NMOS의 드레인에 연결되며, 소스는 접지전압단에 연결된 제6 NMOS; 및
    소스는 전원전압단에 연결되고, 게이트는 상기 제7 NMOS의 소스, 상기 제6 NMOS의 게이트에 연결되며, 드레인은 상기 PMOS의 드레인 및 상기 제7 NMOS의 게이트에 연결된 제7 PMOS을 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  18. 제6항에 있어서, 상기 수신회로부는, 상기 하단 커런트미러부의 종단에 배치되고, 상기 제1 적분제어신호에 따라 온되어 상기 하단 커런트미러부의 동작을 인에이블시키는 인에이블 스위치를 더 포함하는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  19. 제1항에 있어서, 상기 송신회로부, 상기 수신회로부, 상기 제어신호 발생기 및 상기 터치판별부는 하나의 칩상에 구현되는 것을 특징으로 하는 멀티-터치패널용 정전용량 감지회로.
  20. 복수의 송신라인들과 복수의 수신라인들이 배치된 멀티-터치패널;
    상기 송신라인에 연결되고, 사각파 송신신호를 상기 송신라인에 인가하는 송신회로부;
    상기 송신회로부에서 인가되는 사각파의 송신신호의 상승주기와 하강주기에 상응하여 전하를 각각 적분하는 커런트미러 기반의 전하적분회로를 구비하여 상기 멀티-터치패널의 수신라인에 연결되고, 상기 송신라인과 수신라인 사이에 발생되는 정전용량의 차이를 검출하는 수신회로부;
    서로 역상인 제1 적분제어신호와 제2 적분제어신호를 상기 전하적분회로에 출력하되,
    (i) 상기 전하적분회로가 터치시 정전용량이 감소되는 제1 위상모드로 동작되도록, 상기 제1 적분제어신호를 상기 송신신호의 위상에 대해 역상으로 출력하고 상기 제2 적분제어신호를 상기 송신신호의 위상에 대해 동상으로 출력하고,
    (ii) 상기 전하적분회로가 터치시 정전용량이 증가하는 제2위상모드로 동작되도록, 상기 제1 적분제어신호를 상기 송신신호의 위상에 대해 동상으로 출력하고, 상기 제2 적분제어신호를 상기 송신신호의 위상에 대해 역상으로 출력하는 제어신호 발생기; 및
    상기 수신회로부에서 상기 제1위상모드에 대응하여 검출된 정전용량값과 상기 제2 위상모드에 대응하여 검출된 정전용량값을 근거로 터치 여부를 판별하는 터치판별부를 포함하는 멀티-터치 감지장치.
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