CN117712118A - 一种数据处理结构、半导体结构和存储器 - Google Patents

一种数据处理结构、半导体结构和存储器 Download PDF

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Abstract

本公开实施例提供了一种数据处理结构、半导体结构和存储器，该数据处理结构包括数据采样模块，且数据采样模块包括逻辑模块和控制模块，控制模块位于逻辑模块的外围；逻辑模块包括第一阱区，控制模块包括第二阱区，第一阱区与第二阱区之间存在间隔，以使得控制模块和逻辑模块分离设置；其中，控制模块，用于产生使能控制信号；逻辑模块，用于接收第一数据信号、时钟信号和使能控制信号；在使能控制信号有效的情况下，利用时钟信号对第一数据信号进行采样处理，输出第二数据信号。这样，由于控制模块和逻辑模块完全分离，能够改善控制模块给逻辑模块带来的干扰问题，提高逻辑模块的数据采样效果，降低衬底噪声。

Description

一种数据处理结构、半导体结构和存储器
技术领域
本公开涉及半导体技术领域，尤其涉及一种数据处理结构、半导体结构和 存储器。
背景技术
目前，随着电路集成度的不断提高，集成电路的器件尺寸以及器件距离进 一步压缩，对器件功能提出了更高的要求。存储器中存在对数据进行逻辑处理 的功能模块，在工作速度较高的情况，数据处理结构的不同部分之间存在干扰， 降低了存储器的性能。
发明内容
本公开提供了一种数据处理结构、半导体结构和存储器，能够降低噪声干 扰问题，提高数据处理结构的工作性能。
第一方面，本公开实施例提供了一种数据处理结构，所述数据处理结构包 括数据采样模块，且所述数据采样模块包括逻辑模块和控制模块，所述控制模 块位于所述逻辑模块的外围；所述逻辑模块包括第一阱区，所述控制模块包括 第二阱区，所述第一阱区与所述第二阱区之间存在间隔，以使得所述控制模块 和所述逻辑模块分离设置；其中，
所述控制模块，用于产生使能控制信号；
所述逻辑模块，用于接收第一数据信号、时钟信号和所述使能控制信号； 在所述使能控制信号有效的情况下，利用所述时钟信号对第一数据信号进行采 样处理，输出第二数据信号。
在一些实施例中，所述第一阱区与第一电源连接，所述第二阱区与第二电 源连接，且所述第一电源的电位高于所述第二电源的电位。
在一些实施例中，所述数据处理结构还包括数据缓冲模块，所述数据缓冲 模块用于输出所述第一数据信号，或者接收所述第二数据信号；
所述数据缓冲模块和所述数据采样模块相邻，且所述数据采样模块和所述 数据缓冲模块沿第一方向排列。
在一些实施例中，在第一方向上，所述控制模块的投影与所述逻辑模块的 投影具有重叠部分。
在一些实施例中，在所述第一方向上，所述控制模块和所述逻辑模块均位 于所述数据缓冲模块同一侧，且所述控制模块与所述数据缓冲模块相接触，所 述逻辑模块和所述数据缓冲模块之间的距离为第一值；在第二方向上，所述控 制模块与所述逻辑模块之间的距离为第二值，以使得所述控制模块、所述逻辑 模块和所述数据缓冲模块之间存在一连续区域；其中，所述第二方向和所述第 一方向垂直。
在一些实施例中，所述数据处理结构还包括多个电容模块；其中，
多个所述电容模块位于所述控制模块、所述逻辑模块和所述数据缓冲模块 之间的连续区域中；其中，所述数据采样模块和所述数据缓冲模块共用多个所 述电容模块实现电源去噪功能。
在一些实施例中，所述电容模块的电源端通过金属层和接触结构连接到电 源信号端，所述电容模块的接地端通过金属层和接触结构连接到地信号端；
其中，所述电源信号端为所述数据采样模块和所述数据缓冲模块供电。
在一些实施例中，每一所述电容模块均包括并联设置的多个电容结构，所 述电容结构的第一端均连接到所属的电容模块的电源端，所述电容结构的第二 端均连接到所属的电容模块的接地端。
在一些实施例中，所述电容结构为柱状电容结构。
在一些实施例中，所述连续区域在第二方向上存在第一开口和第二开口， 且所述第一开口和所述第二开口沿所述逻辑模块对称分布；
在所述数据处理结构有多个的情况下，多个所述数据处理结构沿第二方向 依次排列；其中，所述数据采样模块中连续区域的第一开口与相邻的所述数据 采样模块中连续区域的第二开口连通，以使得所有的数据采样模块的连续区域 连通。
在一些实施例中，所述控制模块包括第一控制模块和第二控制模块；在第 二方向上，所述第一控制模块和所述第二控制模块对称的位于所述逻辑模块的 两侧；
在第一方向上，所述第一控制模块的长度和所述第二控制模块的长度均为 第三值，所述逻辑模块的长度为第四值，且所述第四值与所述第一值之和大于 所述第三值。
在一些实施例中，在第二方向上，所述数据处理结构中的第一控制模块与 另一所述数据处理结构中的第二控制模块相邻；在多个所述电容模块中，其中 一个所述电容模块为所述第一控制模块和相邻的所述第二控制模块共同提供电 源去噪功能。
在一些实施例中，所述数据采样模块至少为并转串模块，所述第一阱区和 所述第二阱区为深N阱。
第二方面，本公开实施例提供了一种半导体结构，该半导体结构包括多个 如第一方面所述的数据处理结构。
第三方面，本公开实施例提供了一种存储器，该存储器包括如第二方面所 述的半导体结构。
本公开实施例提供了一种数据处理结构、半导体结构和存储器，该数据处 理结构包括数据采样模块，且数据采样模块包括逻辑模块和控制模块，控制模 块位于逻辑模块的外围；逻辑模块包括第一阱区，控制模块包括第二阱区，第 一阱区与第二阱区之间存在间隔，以使得控制模块和逻辑模块分离设置；其中， 控制模块，用于产生使能控制信号；逻辑模块，用于接收第一数据信号、时钟 信号和使能控制信号；在使能控制信号有效的情况下，利用时钟信号对第一数 据信号进行采样处理，输出第二数据信号。这样，由于控制模块和逻辑模块完 全分离，能够改善控制模块给逻辑模块带来的干扰问题，提高逻辑模块的数据采样效果，降低衬底噪声。
附图说明
图1为一种数据处理结构的版图示意图；
图2为一种数据采样模块的版图示意图；
图3为本公开实施例提供的一种数据处理结构的示意图一；
图4为本公开实施例提供的一种数据处理结构的示意图二；
图5A为本公开实施例提供的一种数据处理结构的示意图三；
图5B为本公开实施例提供的一种数据处理结构的示意图四；
图6为本公开实施例提供的一种数据处理结构的示意图五；
图7A为本公开实施例提供的一种数据处理结构的示意图六；
图7B为本公开实施例提供的一种数据处理结构的示意图七；
图8为本公开实施例提供的一种数据处理结构的示意图八；
图9为本公开实施例提供的一种数据处理结构的示意图九；
图10为本公开实施例提供的一种数据处理结构的示意图十；
图11为本公开实施例提供的一种半导体结构的示意图；
图12为本公开实施例提供的一种存储器的结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清 楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关 申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅 示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科 学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使 用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的 描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以 理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可 以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一\ 第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解 地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使 这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
以下为本公开实施例涉及到的部分名词解释：
P2S(Parallel to Serializer)：并转串处理；
FIFO(First Input First Output)：数据先入先出，一种数据缓存器的类型；
DNW(Deep N-Well)：深N阱；
DRAM(Dynamic Random Access Memory)：动态随机存取存储器；
DDR(Double Data Rate SDRAM)：双倍数据速率内存；
LPDDR(Low Power DDR)：低功率DDR。
集成电路的版图设计是集成电路物理实现的基础，设计的好坏会直接影响 到基础电路的功耗和性能。本公开实施例涉及存储器的数据处理结构，其功能 是利用时钟信号对数据信号进行采样处理，该数据处理结构可能用于实现信号 并转串功能、串转并功能等。
以实现并转串功能的数据处理结构(或称为串行器P2S)为例，参见图1， 其示出了一种数据处理结构的版图示意图。如图1所示，数据处理结构包括数 据采样模块和数据缓冲模块，数据缓冲模块可以由多个FIFO数据缓存器构成， 用于输出多个并行的数据信号，数据采样模块对数据缓冲模块输出的数据信号 进行采样并选择输出，从而将并行的数据信号转换为串行的数据信号。参见图 2，其示出了一种数据采样模块的版图示意图。如图2所示，数据采样模块包括 逻辑模块和控制模块，控制模块用于输出逻辑模块的使能信号，逻辑模块用于 执行具体的数据采样处理。在图2中，控制模块的数量为2，2个控制模块均位于逻辑模块的下方，且2个控制模块对称设置在逻辑模块的左右两侧。对于图 2所示的控制模块来说，逻辑模块和控制模块是共用阱电位的。另外，如图1 所示，为了降低电源干扰的问题，数据缓冲模块和数据采样模块的周围各自独 立设置多个电容模块，实现电源去噪耦合的功能。
然而，由于逻辑模块和控制模块共用阱电位，所以逻辑模块可能受到控制 模块的潜在干扰，在信号并转串处理的过程中引入额外噪声，导致串行化效果(Serializer)变差；除此之外，目前的版图设计也会导致电路面积较大，提高 了芯片成本。
本公开实施例提供了一种数据处理结构，该数据处理结构包括数据采样模 块，且数据采样模块包括逻辑模块和控制模块，控制模块位于逻辑模块的外围； 逻辑模块包括第一阱区，控制模块包括第二阱区，第一阱区与第二阱区之间存 在间隔，以使得控制模块和逻辑模块分离设置；其中，控制模块，用于产生使 能控制信号；逻辑模块，用于接收第一数据信号、时钟信号和使能控制信号； 在使能控制信号有效的情况下，利用时钟信号对第一数据信号进行采样处理， 输出第二数据信号。这样，由于控制模块和逻辑模块完全分离，能够改善控制 模块给逻辑模块带来的干扰问题，提高逻辑模块的数据采样效果，降低衬底噪声。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种数 据处理结构10的示意图一。如图3所示，所述数据处理结构包括数据采样模块 11，且所述数据采样模块11包括逻辑模块111和控制模块112，所述控制模块 112位于所述逻辑模块111的外围，逻辑模块111包括第一阱区，控制模块112 包括第二阱区，第一阱区与第二阱区之间存在间隔，以使得控制模块112和逻 辑模块111分离设置；其中，
所述控制模块112，用于产生使能控制信号；
所述逻辑模块111，用于接收第一数据信号、时钟信号和所述使能控制信 号；在所述使能控制信号有效的情况下，利用所述时钟信号对第一数据信号进 行采样处理，输出第二数据信号。
需要说明的是，本公开实施例提供的数据处理结构10主要用于实现数据信 号的采样处理，应用于多种类型的电子器件中，例如DRAM、DDR、LPDDR 等。具体来说，数据处理结构10可以用于实现信号并转串功能、信号串转并功 能等等。
示例性的，在数据处理结构10用于实现信号并转串功能的情况下，第一数 据信号为并行信号，第二数据信号为串行信号。在数据处理结构10用于实现信 号串转并功能的情况下，第一数据信号为串行信号，第二数据信号为并行信号； 或者，数据采样模块11也可以实现其他场景下的信号采样功能，即第一数据信 号和第二数据信号的串并类型也可以相同。
应理解，控制模块112可以控制逻辑模块111的工作状态，即逻辑模块111 需要根据控制模块112输出的使能控制信号进行工作。如图3所示，控制模块 112的数量为2个，且分列于逻辑模块111的左右两侧。这样，位于左侧的控 制模块112用于控制左半边的逻辑模块111，位于右侧的控制模块112用于控 制右半边的逻辑模块111，不仅可以减少绕线长度，而且可以提高控制效果。
本公开实施例并不限定控制模块112的具体数量。参见图4，其示出了本 公开实施例提供的一种数据处理结构10的示意图二。如图4所示，控制模块 112的数量也可以为1个，此时控制模块112可以位于逻辑模块111的任意一 侧。换句话说，图3或者图4均为本公开实施例的一种可行实施例，但并不构 成本公开实施例的相关限定，控制模块112的数量可以更多或者更少。
在本公开实施例中，对于数据采样模块11来说，由于逻辑模块111中的第 一阱区和控制模块112中的第二阱区完全分离，所以控制模块112和逻辑模块 111是完全独立的，两者之间并不存在直接接触的部分。
对比来看，请参考图2，逻辑模块和控制模块相邻且共用同一阱电位，控 制模块产生的衬底噪声将会影响逻辑模块的性能。在本公开实施例中，如图3 或者图4所示，控制模块112和逻辑模块111的阱区互相独立且彼此具有一定 间隔，即控制模块112和逻辑模块111的阱电位分离，能够降低控制模块112 产生的衬底噪声，改善控制模块112对逻辑模块111带来的干扰，提高数据采 样模块11的性能。
示例性的，所述数据采样模块11至少为并转串模块P2S，第一阱区和第二 阱区均可以是深N阱DNW。
需要说明的是，在存储器中，如果将N型开关管(例如NMOS)全都形成 于P型掺杂的衬底上，噪声会通过衬底串扰到噪声敏感的电路模块。在采用深N阱作为阱区的情况下，深N阱可以将关键模块(例如数据采样模块11)与噪 声源隔离开，相当于形成了一个保护罩，其内部器件所遭受的噪声干扰将大大 减小。换言之，通过深N阱可以将逻辑模块111(或控制模块112)与其他噪 声源隔离开，最小化噪声的影响。
在另一些实施例中，第一阱区和第二阱区也可以采用常规的P阱或N阱。
在一些实施例中，所述第一阱区与第一电源VDD连接，所述第二阱区与 第二电源Vbp连接，且所述第一电源VDD的电位高于所述第二电源的电位Vbp。
需要说明的是，请参考图2，控制模块和逻辑模块共用同一阱电位VDD。 本公开实施例中，请参考图3或图4，控制模块112和逻辑模块111的阱电位 已经分离开，控制模块112仅需要输出逻辑模块111的控制信号，所需要的驱 动电力较低，因此可以选择电压稍低的第二电源Vbp作为控制模块112的阱电 位，能够节省控制模块12的能耗。
在一些实施例中，如图5A或者图5B所示，所述数据处理结构10还包括 数据缓冲模块12，所述数据缓冲模块12用于输出所述第一数据信号，或者接 收所述第二数据信号；所述数据缓冲模块12和所述数据采样模块11相邻，且 所述数据采样模块11和所述数据缓冲模块12沿第一方向排列。
需要说明的是，图5A以2个控制模块(即第一控制模块和第二控制模块) 为例进行示出，图5B以1个控制模块为例进行示出，其他情况可以参照理解。
在这里，数据缓冲模块12包括多个FiFo数据缓冲器。在这里，FiFo数据 缓冲器能够以数据先入先出的顺序缓冲数据，即先接收的数据也被先输出，FiFo 数据缓冲器是系统的缓冲环节，其功能包括：(1)对连续的数据流进行缓存， 防止在进机和存储操作时丢失数据；(2)数据集中起来进行进机和存储，可避 免频繁的总线操作，减轻中央处理器的负担；(3)允许系统进行成组数据传输， 提高数据的传输速度。
示例性的，如果数据采样模块11用于实现信号的并转串处理，那么第一数 据信号为并行信号，第二数据信号为串行信号；相应的，数据缓冲模块12用于 提供并行的第一数据信号。或者，如果数据采样模块11实现信号的串转并处理， 那么第一数据信号为串行信号，第二数据信号为并行信号；相应的，数据缓冲 模块12用于接收并行的第二数据信号。
在一些实施例中，如图3或者图4所示，在第一方向上，所述控制模块112 的投影与所述逻辑模块111的投影具有重叠部分。
这样，相比较于图2所示的结构，本公开实施例提供的数据处理结构10 在第二方向具有更高的密集程度，可以减小版图面积，降低生产成本。
在一些实施例中，如图5A或者5B所示，在所述第一方向上，所述控制模 块112和所述逻辑模块111均位于所述数据缓冲模块12的同一侧，且所述控制 模块112与所述数据缓冲模块12相接触，所述逻辑模块111和所述数据缓冲模 块12之间的距离为第一值；在第二方向上，所述控制模块112与所述逻辑模块 111之间的距离为第二值，以使得所述控制模块112、所述逻辑模块111和所述 数据缓冲模块12之间存在一连续区域；其中，所述第一方向和所述第二方向垂 直。
需要说明的是，控制模块112和数据缓冲模块12可以采用同一阱电位，也 可以采用不同的阱电位。
需要说明的是，图5A是以图3为基础的详细结构，图5B是以图4为基础 的详细结构。以下以图5A为例进行说明，图5B示出的情况或者其他情形可以 参照理解。
如图5A所示，控制模块112划分为第一控制模块和第二控制模块，第一 控制模块和第二控制模块的尺寸相同且对称的位于逻辑模块111的左右两侧。 在第二方向上，第一控制模块与逻辑模块111之间的距离为第二值，第二控制 模块与逻辑模块111之间的距离为第二值。在第一方向上，数据缓冲模块12的 顶部与第一控制模块的底部、第二控制模块的底部直接相邻，且逻辑模块111 的底部高于数据缓冲模块12的顶部，从而第一控制模块、第二控制模块、逻辑 模块111、数据缓冲模块12之间形成一连续区域。
除此之外，在另一些实施例中，第一控制模块和第二控制模块也可以非对 称设置，即“第一控制模块与逻辑模块111之间的距离”和“第二控制模块与 逻辑模块111之间的距离”可以不相等。
如图5B所示，控制模块112也可以仅包括一个控制模块112，此时在控制 模块112、逻辑模块111和数据缓冲模块12中同样可以形成连续区域。
需要说明的是，连续区域的形状存在多种可能，可以根据实际情况进行设 计。但是，连续区域需要设置在控制模块、逻辑模块和数据缓冲模块之间，以 便于后续的电容区域共享。
在一些实施例中，在图5A的基础上，如图6所示，所述数据处理结构10 还包括多个电容模块；其中，多个所述电容模块均位于所述控制模块112、所 述逻辑模块111和所述数据缓冲模块12之间的连续区域中；其中，所述数据采 样模块和所述数据缓冲模块12共用多个所述电容模块实现电源去噪功能。
需要说明的是，在理想状态下，半导体器件中的电源端存在稳定电压。但 是，在半导体器件的工作过程中，可能存在其他元件耦合到电源端从而产生干 扰信号和噪声，电容模块(或称为去耦电容)可以满足电路电流的变化需求， 同时避免不同元件之间的相互耦合。也就是说，去耦电容是电路中装设在元件 的电源端的电容，此电容可以提供较稳定的电源，同时也可以降低元件耦合到 电源端的噪声，间接可以减少其他元件受此元件噪声的影响。
请参考图2，逻辑模块和控制模块并没有分开，两者并不存在可以容纳电 容模块的连续区域，因此两者之间并没有电容模块。在本公开实施例中，由于 控制模块112和逻辑模块111的阱区相互分开，所产生的连续区域可以用于容 纳电容模块，能够降低控制模块112产生的衬底噪声，改善控制模块112对逻 辑模块111带来的干扰，提高数据采样模块11的性能；同时，由于连续区域形 成在控制模块112、逻辑模块111和数据缓冲模块12之间，因此连续区域中的 电容模块可以被控制模块112、逻辑模块111和数据缓冲模块12共用，提高版 图的空间利用率，缩小数据缓冲模块所占用的版图面积，从而减小芯片成本。
另外，电容模块的具体数量以及分布需要根据连续区域的尺寸进行选择。 一般来说，版图设计软件中会提供一些固定尺寸的电容模块，设计人员可以根 据连续区域的尺寸向其中插入合适的电容模块。如图6所示，连续区域中放置5个电容模块，但这并不构成具体限定。
在一些实施例中，所述电容模块的电源端通过金属层(M0)和接触结构 (Contact)连接到电源信号端，所述电容模块的接地端通过金属层和接触结构 连接到地信号端；其中，所述电源信号端为所述数据采样模块11和所述数据缓 冲模块12供电。
在这里，电源信号端为整体器件的全局电源。由于电容模块封装在电源信 号端和地信号端之间，能够实现全局电源的去噪去耦合功能。
在一些实施例中，每一所述电容模块均包括并联设置的多个电容结构，所 述电容结构的第一端均连接到所属的电容模块的电源端，所述电容结构的第二 端均连接到所属的电容模块的接地端。
也就是说，每一电容模块由多个并联的电容结构形成，电容结构可以是柱 状电容(Pillar)。同时，对于每一电容模块来说，所有电容结构的第一端共同 连接到该电容模块的电源端，然后电容模块的电源端再通过金属层(M0)和接 触结构(Contact)连接到电源信号端；同时，所有电容结构的第二端共同连接 到该电容模块的接地端，然后电容模块的接地端再通过金属层(M0)和接触结 构(Contact)连接到地信号端。如前述，电源信号端是为数据采样模块和数据 缓冲模块12进行供电的全局电源。这样，在数据采样模块11和数据缓冲模块 12的工作过程中，连续区域中的电容模块可以起到电源耦合去噪的功能，提高 数据采样模块11和数据缓冲模块12的工作效果。
在另一些实施例中，电容结构也可以是平板电容。或者，同一半导体器件 中可以同时采用平板电容和柱状电容实现电源去噪的功能。
从以上可以看出，对于数据处理结构10来说，数据采样模块11中的逻辑 模块111和控制模块112的阱电位分离，且逻辑模块111、控制模块112和数据 缓冲模块12之间存在一连续区域，该连续区域中填充设置多个电容模块，从而 逻辑模块111、控制模块112和数据缓冲模块12可以共享区域电容实现电源的 去噪耦合，提高版图的空间利用率，缩小数据缓冲模块所占用的版图面积，从 而减小芯片成本。
在一些实施中，如图7A和图7B所示，所述连续区域在第二方向上存在第 一开口和第二开口，且所述第一开口和所述第二开口沿所述逻辑模块111对称 分布。
在所述数据处理结构10有多个的情况下，多个所述数据处理结构10沿第 二方向依次排列；其中，所述数据采样模块11中连续区域的第一开口与相邻的 所述数据采样模块11中连续区域的第二开口连通，以使得所有的数据采样模块 11的连续区域连通。
需要说明的是，针对图7A的结构，图8提供了多个数据处理结构10的示 意图。如图8所示，多个数据处理结构10中的连续区域整体连通，设计人员可 以具有更多的电容填充方式。
如前述，如图9所示，在一些实施例中，所述控制模块112包括第一控制 模块和第二控制模块；在第二方向上，所述第一控制模块和所述第二控制模块 对称的位于所述逻辑模块111的两侧。
如图9所示，在第一方向上，所述第一控制模块的长度和所述第二控制模 块的长度均为第三值，所述逻辑模块111的长度为第四值，且所述第四值与所 述第一值之和大于所述第三值。
这样，第一控制模块/第二控制模块在第一方向上的最高点是低于逻辑模块 111的最高点的，从而形成第一开口和第二开口。
在一些实施例中，在第二方向上，所述数据处理结构10中的第一控制模块 与另一所述数据处理结构10中的第二控制模块相邻；在多个所述电容模块中， 其中一个所述电容模块为所述第一控制模块和相邻的所述第二控制模块共同提 供电源去噪功能。
示例性的,如图10所示，某些电容模块会设置在两个数据处理结构共同形 成的连续区域中，此时这个电容模块会被第1个数据处理结构的第二控制模块 和第2个数据处理结构的第一控制模块同时使用。
在一些实施例中，所述第一控制模块的第一侧边和所述数据缓冲模块12 的第一侧边对齐，所述第一控制模块的第二侧边和所述数据缓冲模块12的第二 侧边对齐；其中，所述第一侧边和所述第二侧边沿所述第二方向相对。
综上所述，本公开实施例提供了一种数据处理结构，一方面，该数据处理 结构将控制模块和逻辑模块的阱电位分离，以降低控制模块产生的衬底噪声， 提高数据处理结构在进行信号采样时的效果；另一方面，在控制模块和逻辑模 块的阱电位分离后，控制模块连接由电压较低的电源供电，可以节省控制模块 的功耗；又一方面，在阱电位分离后，控制模块和逻辑模块之间存在一连续区 域，利用该连续区域进行电容充填，从而数据采样模块与周边的数据缓冲模块 可以共享区域电容，能够提高版图的空间利用率，缩小整体版图面积从而减小 芯片成本。
在本公开的另一实施例中，参见图11，其示出了本公开实施例提供的一种 半导体结构20的结构示意图。如图11所示，该半导体结构20包括多个数据处 理结构10，数据处理结构10的结构如前述。
需要说明的是，请参考图3或者图4，所述数据处理结构包括数据采样模 块11，且所述数据采样模块11包括逻辑模块111和控制模块112，所述控制模 块112位于所述逻辑模块111的外围，逻辑模块111包括第一阱区，控制模块 112包括第二阱区，第一阱区与第二阱区之间存在间隔，以使得控制模块112 和逻辑模块111分离设置；其中，所述控制模块112，用于产生使能控制信号； 所述逻辑模块111，用于接收第一数据信号、时钟信号和所述使能控制信号； 在所述使能控制信号有效的情况下，利用所述时钟信号对第一数据信号进行采样处理，输出第二数据信号。
这样，由于控制模块112和逻辑模块11完全分离，能够改善控制模块112 给逻辑模块11带来的干扰问题，提高逻辑模块11的数据采样效果，降低衬底 噪声。
在一些实施例中，所述第一阱区与第一电源连接，所述第二阱区与第二电 源连接，且所述第一电源的电位高于所述第二电源的电位。
在一些实施例中，所述数据处理结构10还包括数据缓冲模块12，所述数 据缓冲模块12用于输出所述第一数据信号，或者接收所述第二数据信号；所述 数据缓冲模块12和所述数据采样模块11相邻，且所述数据采样模块11和所述 数据缓冲模块12沿第一方向排列。
在一些实施例中，在第一方向上，所述控制模块112的投影与所述逻辑模 块11的投影具有重叠部分。
在一些实施例中，在所述第一方向上，所述控制模块112和所述逻辑模块 11均位于所述数据缓冲模块12同一侧，且所述控制模块112与所述数据缓冲 模块12相接触，所述逻辑模块11和所述数据缓冲模块12之间的距离为第一值； 在第二方向上，所述控制模块112与所述逻辑模块11之间的距离为第二值，以 使得所述控制模块112、所述逻辑模块11和所述数据缓冲模块12之间存在一 连续区域；其中，所述第二方向和所述第一方向垂直。
在一些实施例中，所述数据处理结构10还包括多个电容模块；其中，多个 所述电容模块位于所述控制模块112、所述逻辑模块11和所述数据缓冲模块12 之间的连续区域中；其中，所述数据采样模块11和所述数据缓冲模块12共用 多个所述电容模块实现电源去噪功能。
在一些实施例中，所述电容模块的电源端通过金属层和接触结构连接到电 源信号端，所述电容模块的接地端通过金属层和接触结构连接到地信号端；其 中，所述电源信号端为所述数据采样模块11和所述数据缓冲模块12供电。
在一些实施例中，每一所述电容模块均包括并联设置的多个电容结构，所 述电容结构的第一端均连接到所属的电容模块的电源端，所述电容结构的第二 端均连接到所属的电容模块的接地端。
在一些实施例中，所述电容结构为柱状电容结构。
在一些实施例中，所述连续区域在第二方向上存在第一开口和第二开口， 且所述第一开口和所述第二开口沿所述逻辑模块11对称分布；在所述数据处理 结构10有多个的情况下，多个所述数据处理结构10沿第二方向依次排列；其 中，所述数据采样模块11中连续区域的第一开口与相邻的所述数据采样模块 11中连续区域的第二开口连通，以使得所有的数据采样模块11的连续区域连 通。
在一些实施例中，所述控制模块112包括第一控制模块和第二控制模块； 在第二方向上，所述第一控制模块和所述第二控制模块对称的位于所述逻辑模 块11的两侧；在第一方向上，所述第一控制模块的长度和所述第二控制模块的 长度均为第三值，所述逻辑模块11的长度为第四值，且所述第四值与所述第一 值之和大于所述第三值。
在一些实施例中，在第二方向上，所述数据处理结构10中的第一控制模块 与另一所述数据处理结构10中的第二控制模块相邻；在多个所述电容模块中， 其中一个所述电容模块为所述第一控制模块和相邻的所述第二控制模块共同提 供电源去噪功能。
在一些实施例中，所述数据采样模块11至少为并转串模块，所述第一阱区 和所述第二阱区为深N阱。
本公开实施例提供了一种半导体结构，由于半导体结构通过多个数据处理 结构实现信号采样处理，一方面，该数据处理结构将控制模块和逻辑模块的阱 电位分离以降低控制模块产生的衬底噪声，提高数据处理结构在进行信号采样 时的噪声；另一方面，在控制模块和逻辑模块的阱电位分离后，控制模块连接 由电压较低的电源供电，可以节省控制模块的功耗；又一方面，在阱电位分离 后，控制模块和逻辑模块之间存在一连续区域，利用该连续区域进行电容充填， 从而数据采样模块与周边的数据缓冲模块可以共享区域电容，能够提高版图的 空间利用率，缩小整体版图面积从而减小芯片成本。
在本公开的又一实施例中，参见图12，其示出了本公开实施例提供的一种 存储器30的结构示意图。如图12所示，该存储器30包括前述的半导体结构 20。
本公开实施例提供了一种存储器，其中的半导体结构通过多个如前述的数 据处理结构实现信号采样处理，一方面，该数据处理结构将控制模块和逻辑模 块的阱电位分离以降低控制模块产生的衬底噪声，提高数据处理结构在进行信 号采样时的噪声；另一方面，在控制模块和逻辑模块的阱电位分离后，控制模 块连接由电压较低的电源供电，可以节省控制模块的功耗；又一方面，在阱电 位分离后，控制模块和逻辑模块之间存在一连续区域，利用该连续区域进行电 容充填，从而数据采样模块与周边的数据缓冲模块可以共享区域电容，能够提 高版图的空间利用率，缩小整体版图面积从而减小芯片成本。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变 体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或 者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包 括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下， 由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、 物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以 任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以 任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况 下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此， 任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化 或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权 利要求的保护范围为准。

Claims (15)

1.一种数据处理结构，其特征在于，所述数据处理结构包括数据采样模块，且所述数据采样模块包括逻辑模块和控制模块，所述控制模块位于所述逻辑模块的外围；所述逻辑模块包括第一阱区，所述控制模块包括第二阱区，所述第一阱区与所述第二阱区之间存在间隔，以使得所述控制模块和所述逻辑模块分离设置；其中，
所述控制模块，用于产生使能控制信号；
所述逻辑模块，用于接收第一数据信号、时钟信号和所述使能控制信号；在所述使能控制信号有效的情况下，利用所述时钟信号对第一数据信号进行采样处理，输出第二数据信号。
2.根据权利要求1所述的数据处理结构，其特征在于，
所述第一阱区与第一电源连接，所述第二阱区与第二电源连接，且所述第一电源的电位高于所述第二电源的电位。
3.根据权利要求1-2任一项所述的数据处理结构，其特征在于，所述数据处理结构还包括数据缓冲模块，所述数据缓冲模块用于输出所述第一数据信号，或者接收所述第二数据信号；
所述数据缓冲模块和所述数据采样模块相邻，且所述数据采样模块和所述数据缓冲模块沿第一方向排列。
4.根据权利要求3所述的数据处理结构，其特征在于，
在所述第一方向上，所述控制模块的投影与所述逻辑模块的投影具有重叠部分。
5.根据权利要求4所述的数据处理结构，其特征在于，
在所述第一方向上，所述控制模块和所述逻辑模块均位于所述数据缓冲模块同一侧，且所述控制模块与所述数据缓冲模块相接触，所述逻辑模块和所述数据缓冲模块之间的距离为第一值；在第二方向上，所述控制模块与所述逻辑模块之间的距离为第二值，以使得所述控制模块、所述逻辑模块和所述数据缓冲模块之间存在一连续区域；其中，所述第二方向和所述第一方向垂直。
6.根据权利要求5所述的数据处理结构，其特征在于，所述数据处理结构还包括多个电容模块；其中，
多个所述电容模块位于所述控制模块、所述逻辑模块和所述数据缓冲模块之间的连续区域中；其中，所述数据采样模块和所述数据缓冲模块共用多个所述电容模块实现电源去噪功能。
7.根据权利要求6所述的数据处理结构，其特征在于，所述电容模块的电源端通过金属层和接触结构连接到电源信号端，所述电容模块的接地端通过金属层和接触结构连接到地信号端；
其中，所述电源信号端为所述数据采样模块和所述数据缓冲模块供电。
8.根据权利要求6所述的数据处理结构，其特征在于，每一所述电容模块均包括并联设置的多个电容结构，所述电容结构的第一端均连接到所属的电容模块的电源端，所述电容结构的第二端均连接到所属的电容模块的接地端。
9.根据权利要求8所述的数据处理结构，其特征在于，所述电容结构为柱状电容结构。
10.根据权利要求6所述的数据处理结构，其特征在于，所述连续区域在第二方向上存在第一开口和第二开口，且所述第一开口和所述第二开口沿所述逻辑模块对称分布；
在所述数据处理结构有多个的情况下，多个所述数据处理结构沿第二方向依次排列；其中，所述数据采样模块中连续区域的第一开口与相邻的所述数据采样模块中连续区域的第二开口连通，以使得所有的数据采样模块的连续区域连通。
11.根据权利要求10所述的数据处理结构，其特征在于，
所述控制模块包括第一控制模块和第二控制模块；在第二方向上，所述第一控制模块和所述第二控制模块对称的位于所述逻辑模块的两侧；
在第一方向上，所述第一控制模块的长度和所述第二控制模块的长度均为第三值，所述逻辑模块的长度为第四值，且所述第四值与所述第一值之和大于所述第三值。
12.根据权利要求10所述的数据处理结构，其特征在于，在第二方向上，所述数据处理结构中的第一控制模块与另一所述数据处理结构中的第二控制模块相邻；在多个所述电容模块中，其中一个所述电容模块为所述第一控制模块和相邻的所述第二控制模块共同提供电源去噪功能。
13.根据权利要求2所述的数据处理结构，其特征在于，
所述数据采样模块至少为并转串模块，所述第一阱区和所述第二阱区为深N阱。
14.一种半导体结构，其特征在于，所述半导体结构包括多个如权利要求1-13任一项所述的数据处理结构。
15.一种存储器，其特征在于，所述存储器包括如权利要求14所述的半导体结构。
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