JP2976912B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）のレイアウトパターンに関する。
【０００２】
【従来の技術】従来の１トランジスタ、１キャパシタか
らなるメモリセルを有するＤＲＡＭにおいては、メモリ
セル領域を周辺回路領域のノイズから保護する目的で、
メモリセルを形成するウェルと、周辺回路の特定の素子
を形成するウェルとを分離する技術が提案されており、
いわゆる三重ウェル構造が用いられている。図５及び図
６はその一例であり、Syu So Fuji 他，1989 ISSCC DIG
EST OF TECHNICAL PAPERS p.p.248-249 1989，Feb.に記
載されたものである。図５は平面図、図６はそのＣＣ線
断面図である。Ｎ型基板３０１内にそれぞれ独立した複
数のＰウェル３０３を配置し、その内部にメモリセルア
レイ３１１とセンスアンプ３１２のＮＭＯＳ素子３１３
を形成する。また、前記Ｎ型基板３０１上に前記センス
アンプ３１２のＰＭＯＳ素子３１４及びＶＣＣ電源の周
辺ＰＭＯＳ素子３１５を形成する。さらに、前記Ｎ型基
板３０１内にＰウェル３０５，３０６を配置し、そのう
ちＰウェル３０６の内部にＮウェル３０７を配置した三
重ウェルを形成し、この三重ウェル３０７内にＶＢＯＯ
Ｔ電源のＰＭＯＳ素子３１６を形成し、Ｐウェル３０５
内に周辺回路のＮＭＯＳ素子３１７を形成している。こ
の構成により、Ｐウェル３０３に形成されたメモリセル
アレイ３１１およびセンスアンプ３１２と、周辺回路と
を電気的に分離させている。
【０００３】また、別の構造として、図７及び図８に平
面図とＤＤ線断面図を示すように、Ｐ型基板４０１の所
要領域に深いＮウェル４０２を形成し、この上にＰウェ
ル４０３を形成し、かつ前記Ｐウェル４０３の端部を前
記深いＮウェル４０２にまで達するＮウェル４０４で取
り囲んでＰウェル４０３をＰ型基板４０１から分離して
いる。そして、前記Ｐウェル４０３内に、セルアレイを
構成するためのメモリセルアレイ４１１、センスアンプ
４１２のＮＭＯＳ素子４１３を形成し、さらにＰウェル
４０３の一部にＮウェル４０４Ａを形成し、ここに前記
センスアンプ４１２のＰＭＯＳ素子４１４を形成するま
た、前記Ｎウェル４０４の周囲の前記Ｐ型基板４０１に
直接ＮＭＯＳ素子４１７を形成し、また、Ｐ型基板４０
１に形成したＮウェル４０５，４０６内にそれぞれＶＣ
Ｃ電源のＰＭＯＳ素子４１５、ＶＢＯＯＴ電源のＰＭＯ
Ｓ素子４１６を形成している。この構成では、Ｎウェル
４０４により、メモリセルアレイ４１１及びセンスアン
プ４１２と、周辺回路とを電気的に分離させている。
【０００４】
【発明が解決しようとする課題】このような従来の構成
では、図５，６に示した構造ではＶＢＯＯＴ電源のＰＭ
ＯＳ素子３１６を形成するために三重ウェル構造が必要
とされており、形成する素子の面積に比較して分離用の
Ｐウェル３０６の面積が大きく、高集積化を実現する上
での障害になっている。また、図７，８に示した構造で
は、Ｐウェル４０３内にセンスアンプ４１２のＰＭＯＳ
素子４１４を形成するためのＮウェル４０４Ａを形成し
た上で、その周囲に基板４０１との分離を行うためのＮ
ウェル４０４を形成しているため、両Ｎウェル４０４
Ａ，４０４間に要求される間隔を含めてＮウェル４０４
Ａを形成するための領域分だけ面積が余計に必要とな
り、高集積化を実現する上での障害になっている。
【０００５】本発明は三重ウェル構造における分離用の
ウェルが占める面積を低減し、高集積化を実現可能にし
た半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、第１導電型の
半導体基板に第２導電型の深いウェルを有し、この深い
ウェル上に第１導電型のセルアレイ用のウェルを有し、
かつこのセルアレイ用のウェルの周囲に前記深いウェル
に達する第２導電型の分離用のウェルが形成され、この
分離用のウェルにより前記セルアレイ用のウェルが前記
半導体基板と分離される半導体記憶装置において、前記
分離用のウェルには前記セルアレイを駆動するための回
路素子が形成されていることを特徴とする。例えば、セ
ルアレイ用のウェルには、メモリセルと、センスアンプ
回路を構成する第２導電チャネル型の素子が形成され、
前記分離用のウェルには前記センスアンプ回路を構成す
る第１導電チャネル型の素子が形成される。あるいは、
セルアレイ用のウェルにはメモリセルが形成され、前記
分離用のウェルにはセンスアンプ回路を構成する第１導
電チャネル型の素子が形成され、前記分離用のウェルの
外側領域の前記半導体基板には前記センスアンプ回路を
構成する第２導電チャネル型の素子が形成される。ま
た、前記分離用のウェルの外側領域の前記半導体基板に
は、第２導電型のウェルが形成され、この第２導電型の
ウェルとこれに隣接する前記半導体基板にはそれぞれ周
辺回路を構成する第１導電チャネル型素子と第２導電チ
ャネル型素子がそれぞれ形成される。
【０００７】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は本発明の第１の実施
形態の平面図とＡＡ線断面図である。図１及び図２にお
いて、Ｐ型半導体基板１０１のセルアレイ形成領域に深
いＮウェル１０２が形成され、かつこの深いＮウェル１
０２上にＰウェル１０３が形成される。また、このＰウ
ェル１０３の周囲に沿って前記深いＮウェル１０２にま
で達するＮウェル１０４が形成され、このＮウェル１０
４によって前記Ｐウェル１０３と前記半導体基板１０１
とが分離されている。そして、前記Ｐウェル１０２には
メモリセル１１１およびセンスアンプ１１２が形成され
る。このセンスアンプ１１２はＭＭＯＳトランスファゲ
ート、チップセレクトゲート等ＮＭＯＳのフリップフロ
ップからなるＮＭＯＳ素子１１３と、ＰＭＯＳフリップ
フロップからなるＰＭＯＳ素子１１４からなるが、この
うち前記ＰＭＯＳ素子１１４は前記Ｐウェル１０３の周
囲に沿った前記Ｎウェル１０４内に形成される。
【０００８】また、前記Ｐウェル１０３に隣接する領域
の前記半導体基板１０１には、Ｎウェル１０５，１０６
が形成されており、周辺回路のＶＣＣ電源のＰＭＯＳ素
子１１５は前記Ｎウェル１０５内に形成され、ＶＢＯＯ
Ｔ電源のＰＭＯＳ素子１１６は前記Ｎウェル１０６内に
形成される。また、周辺回路のＮＭＯＳ素子１１７は前
記半導体基板１０１上に直接的に形成されている。
【０００９】したがって、この実施形態では、メモリセ
ルに接続されるセンスアンプ１１２を構成するＮＭＯＳ
素子１１３とＰＭＯＳ素子１１４のうち、ＰＭＯＳ素子
１１４は、Ｐウェル１０３を半導体基板１０１と分離す
るためのＮウェル１０４に形成されているため、分離用
のＮウェル１０４を素子領域としても利用することが可
能となる。これにより、分離用のＮウェル１０４の有効
利用が可能となり、このＮウェル１０４により半導体基
板１０１上の面積の無駄が解消される。これにより、素
子の高集積化が実現できる。
【００１０】次に本発明の第２の実施形態について説明
する。図３及び図４は本発明の第２の実施形態の平面図
とＢＢ線断面図である。図３及び図４において、Ｐ型半
導体基板２０１のセルアレイ形成領域の複数箇所にはそ
れぞれ深いＮウェル２０２が形成され、かつその上にＰ
ウェル２０３が形成される。また、このＰウェル２０３
の周囲に沿って、前記深いＮウェル２０２にまで達する
Ｎウェル２０４が形成され、このＮウェル２０４により
前記Ｐウェル２０３と前記半導体基板２０１とを分離し
ている。なお、この実施形態では、複数のＰウェル２０
３がそれぞれＮウェル２０４によって個々に分離された
状態に形成されている。そして、各Ｐウェル２０４内に
はメモリセル２１１が形成されている。
【００１１】また、前記分離用のＮウェル２０４と、そ
の外側の半導体基板２０１の領域にわたってセンスアン
プ２１２が形成されており、このセンスアンプ２１２
は、ＮＭＯＳのトランスファゲート、ＮＭＯＳのチップ
セレクトゲート、ＮＭＯＳのフリップフロップ等からな
る１組のＮＭＯＳ素子２１３と、これに隣接配置された
ＰＭＯＳフリップフロップからなる２組のＰＭＯＳ素子
２１４からなり、このＰＭＯＳ素子２１４は前記分離用
のＮウェル２０４内に形成され、前記ＮＭＯＳ素子２１
３は前記Ｎウェル２０３に隣接する前記半導体基板２０
１に形成される。
【００１２】また、このＮＭＯＳ素子２１４に隣接する
半導体基板２０１の領域には、前記第１の実施形態と同
様にＮウェル２０５，２０６が形成されており、周辺回
路のＶＣＣ電源のＰＭＯＳ素子２１５は前記Ｎウェル２
０５内に形成され、ＶＢＯＯＴ電源のＰＭＯＳ素子２１
６前記Ｎウェル２０６内に形成される。また、周辺回路
のＮＭＯＳ素子２１７は前記ＮＭＯＳ素子２１３に隣接
する領域の半導体基板２０１上に直接的に形成されてい
る。
【００１３】この実施形態においても、Ｐウェル２０３
を半導体基板２０１と分離するためのＮウェル２０４に
ＰＭＯＳ素子２１４が形成されているため、Ｎウェル２
０４の有効利用が図られ、高集積化が実現できる。ま
た、この実施形態では、センスアンプのＮＭＯＳ素子２
１３を半導体基板２０１に配置しているので、Ｐウェル
２０３の全領域をメモリセルとして構成でき、半導体記
憶装置のメモリセル容量を増大する上で有効となる。
【００１４】
【発明の効果】以上説明したように本発明は、メモリセ
ルを形成するウェルと、半導体基板とを分離するための
ウェルに、センスアンプ回路を構成する素子の一部を形
成しているので、この分離用のウェルを回路の一部とし
て有効利用することができる。したがって、セルアレイ
領域と半導体基板との分離を三重ウェル構成で行っても
チップサイズの増大を最小限に抑えることができ、半導
体記憶装置の高集積化が実現できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の平面図である。
【図２】図１のＡＡ線断面図である。
【図３】本発明の第２の実施形態の平面図である。
【図４】図３のＢＢ線断面図である。
【図５】従来の一例の構成を示す平面図である。
【図６】図５のＣＣ線断面図である。
【図７】従来の他の例の構成を示す平面図である。
【図８】図７のＤＤ線断面図である。
【符号の説明】
１０１，２０１ 半導体基板 １０２，２０２ 深いＮウェル １０３，２０３ Ｐウェル １０４，２０４ 分離用Ｎウェル １０５，２０５ Ｎウェル １０６，２０６ Ｐウェル １１１，２１１ メモリセル １１２，２１２ センスアンプ １１３，２１３ ＮＭＯＳ素子 １１４，２１４ ＰＭＯＳ素子 １１５，２１５ ＰＭＯＳ素子 １１６，２１６ ＰＭＯＳ素子 １１７，２１７ ＮＭＯＳ素子

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板に第２導電型の
    深いウェルを有し、この深いウェル上に第１導電型のセ
    ルアレイ用のウェルを有し、かつこのメモリセル用のウ
    ェルの周囲に前記深いウェルに達する第２導電型の分離
    用のウェルが形成され、この分離用のウェルにより前記
    セルアレイ用のウェルが前記半導体基板と分離される半
    導体記憶装置において、前記分離用のウェルには前記セ
    ルアレイを駆動するための回路素子が形成されているこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】 セルアレイ用のウェルには、メモリセル
    と、センスアンプ回路を構成する第２導電チャネル型の
    素子が形成され、前記分離用のウェルには前記センスア
    ンプ回路を構成する第１導電チャネル型の素子が形成さ
    れる請求項１の半導体記憶装置。
  3. 【請求項３】 セルアレイ用のウェルにはメモリセルが
    形成され、前記分離用のウェルにはセンスアンプ回路を
    構成する第１導電チャネル型の素子が形成され、前記分
    離用のウェルの外側領域の前記半導体基板には前記セン
    スアンプ回路を構成する第２導電チャネル型の素子が形
    成される請求項１の半導体記憶装置。
  4. 【請求項４】 前記分離用のウェルの外側領域の前記半
    導体基板には、第２導電型のウェルが形成され、この第
    ２導電型のウェルとこれに隣接する前記半導体基板には
    それぞれ周辺回路を構成する第１導電チャネル型素子と
    第２導電チャネル型素子がそれぞれ形成される請求項１
    ないし３のいずれかの半導体記憶装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046924A (en) * 1998-06-19 2000-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a sense amplifier region formed in a triple-well structure
KR100535089B1 (ko) * 1999-04-09 2005-12-07 주식회사 하이닉스반도체 반도체소자의 제조방법
US6567289B1 (en) 2000-08-23 2003-05-20 Advanced Micro Devices, Inc. Physical memory layout with various sized memory sectors
US6563181B1 (en) * 2001-11-02 2003-05-13 Motorola, Inc. High frequency signal isolation in a semiconductor device
KR100865619B1 (ko) * 2001-11-14 2008-10-27 파나소닉 주식회사 클록주파수 보정방법, 수신장치, 재생장치
KR101024148B1 (ko) * 2004-10-14 2011-03-22 주식회사 하이닉스반도체 반도체 메모리 소자
JP4890838B2 (ja) * 2005-11-17 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト設計方法、及びレイアウト設計ツール
CN101859602B (zh) * 2010-06-04 2013-09-04 北京大学 一种嵌入式非挥发存储器单元及其工作方法、存储阵列
TWI539453B (zh) * 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03105971A (ja) * 1989-09-20 1991-05-02 Hitachi Ltd 半導体集積回路装置
JP2523409B2 (ja) * 1990-05-02 1996-08-07 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH05198666A (ja) * 1991-11-20 1993-08-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06268176A (ja) * 1993-03-11 1994-09-22 Hitachi Ltd ダイナミック型ｒａｍおよびそのデータ処理システム
JPH0786430A (ja) * 1993-09-14 1995-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
JPH0955483A (ja) * 1995-06-09 1997-02-25 Mitsubishi Electric Corp 半導体記憶装置

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Publication number Publication date
CN1188331A (zh) 1998-07-22
CN1114953C (zh) 2003-07-16
KR19980070437A (ko) 1998-10-26
EP0853343A2 (en) 1998-07-15
JPH10200063A (ja) 1998-07-31
US6029963A (en) 2000-02-29
KR100301541B1 (ko) 2001-09-03
EP0853343A3 (en) 2000-04-12

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