KR100301541B1 - 신규한레이아웃패턴을가지는반도체기억장치 - Google Patents

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Abstract

본 발명은 제 1 도전형의 반도체 기판내에 형성된 제 2 도전형의 깊은 웰, 상기 깊은 웰상에 형성된 제 1 도전형의 셀 어레이용 웰, 및 내부영역에 상기 셀 어레이용 웰을 수용하도록 하기 위해 상기 깊은 웰에 도달하도록 상기 셀 어레이용 웰의 주변에 형성된 제 2 도전형의 분리용 웰을 구비하여, 상기 분리용 웰에 의해 상기 셀 어레이용 웰을 상기 반도체 기판과 분리시키고, 상기 분리용 웰에 상기 셀 어레이를 구동하기 위한 회로소자가 형성되어 있는 것을 특징으로 하는 반도체 기억장치를 제공한다.

Description

신규한 레이아웃 패턴을 가지는 반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE HAVING NOVEL LAYOUT PATTERN}
본 발명은 반도체 기억장치, 특히 DRAM의 레이아웃 패턴에 관한 것이다.
각각 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리 셀을 가지는 종래의 DRAM에 있어서, 메모리 셀 영역을 주변회로 영역의 노이즈로부터 보호하는 목적으로 메모리 셀을 형성하는 웰과 주변회로의 특정 소자를 형성하는 웰 (well)을 분리하는 기술이 제안되어, 소위 삼중웰(triple well)구조가 사용되어 왔다. 도 1 및 도 2는 그 일례로서, 1989년 2월에 발행된 Syuso Fuji 등의 1989 ISSCC DIGEST TECHNICAL PAPERS 의 페이지 248-249 에 공지되어 있다. 도 1은 평면도이고, 도 2는 도 1의 선 (Ⅱ-Ⅱ)을 따른 단면도이다. N형 기판 (301)의 내부에 독립한 복수의 P 웰 (303)을 설치하고, 그 내부에 메모리 어레이 (311)와 센스 증폭기 (312)의 NMOS 소자 (313)를 형성한다. 또한, N형 기판 (301)상에 센스 증폭기 (312)의 PMOS 소자 (314) 및 전원 (VCC)의 주변 PMOS 소자 (315)를 형성한다. N형 기판 (301)내에 P 웰 (305 및 306)이 설치된다. P 웰 (306)의 내부에 N 웰 (307)을 설치하여 삼중웰을 형성하고, 이 삼중웰의 내부에 전원 (VBOOT)의 PMOS 소자 (316)를 형성한다. P 웰 (305)내부의 주변회로로서 NMOS 소자 (317)가 형성되어 있다. 이 구조에 따르면, P 웰 (303)에 형성된 셀 어레이 (311) 및 센스 증폭기 (312)는 주변회로와 전기적으로 분리되어 있다.
또 다른 구조로서, 도 3 및 도 4에서 평면도와 선 (Ⅳ-Ⅳ)을 따른 단면도에서 나타나듯이, P형 기판 (401)의 소정의 영역에 깊은 N 웰 (402)을 형성하고, 그 위에 P 웰 (403)을 형성한다. 그리고, P 웰 (403)의 둘레는 깊은 N 웰 (402)까지 도달하는 N 웰 (404)에 둘러싸여 P 웰 (403)은 P형 기판 (401)으로부터 분리되어 있다. P 웰 (403)의 내부에 셀 어레이를 구성하는 메모리 셀 어레이 (411)와 센스 증폭기 (412)의 NMOS 소자 (413)를 형성하고, 또한 P 웰 (403)의 일부에 N 웰 (404A)을 형성하고 여기에 센스 증폭기 (412)의 PMOS 소자 (414)를 형성한다. N 웰 (404)의 둘레의 P형 기판 (401)의 영역에 직접 NMOS 소자 (417)를 형성한다. N 웰 (405 및 406)의 내부에 각각 전원 (VCC)의 PMOS 소자 (415)와 전원 (VBOOT)의 PMOS 소자 (416)가 형성되어 있다. 이러한 구조에서 메모리 셀 어레이 (411), 센스 증폭기 (412) 및 주변회로는 각각 N 웰 (404)을 따라 전기적으로 분리되어 있다.
이러한 종래의 구조에서는, 도 1 및 도 2에 나타난 구조는 전원 (VBOOT)의 PMOS 소자 (316)를 형성하기위한 삼중 웰 구조가 필요하므로, 형성될 소자의 면적과 비교하여 분리용의 P 웰 (306)의 면적이 크고, 고집적화를 실현하는데에 장해가 된다. 또한 도 3 및 도 4에 나타난 구조에서는 P 웰 (403)의 내부에 센스 증폭기 (412)의 PMOS 소자 (414)를 형성하기 위한 N 웰 (404A)을 형성한 후, 그 둘레에 기판 (401)과의 분리를 위한 N 웰 (404)이 형성되어 있기 때문에, N 웰 (404A 및 404)간에 요구되는 간폭뿐만 아니라 N 웰 (404A)을 형성하기위한 영역만의 여분의 면적이 필요하게되고 고집적화를 실현하는데에 장해가 된다.
본 발명은 종래기술에서의 상기의 문제점들을 해결하는 것을 그 목적을 하고, 삼중 웰 구조의 분리용 웰이 차지하는 면적을 감소시키는 신규한 레이아웃 패턴을 가지며, 고집적화를 실현가능한 반도체 기억소자를 제공하는 것이다.
도 1 은 종래장치의 레이아웃 구성을 보여주는 평면도이다.
도 2 는 도 1의 선 (Ⅱ-Ⅱ)을 따른 단면도이다.
도 3 은 또 다른 종래장치의 레이아웃 구성을 보여주는 평면도이다.
도 4 는 도 3의 선 (Ⅳ-Ⅳ)을 따른 단면도이다.
도 5 는 본 발명의 제 1 실시예의 레이아웃 구성을 보여주는 평면도이다.
도 6 은 도 5의 선 (Ⅵ-Ⅵ)을 따른 단면도이다.
도 7 은 본 발명의 제 2 실시예의 레이아웃 구성을 보여주는 평면도이다.
도 8 은 도 7의 선 (Ⅷ-Ⅷ)을 따른 단면도이다.
※ 도면의 주요부분에 대한 부호의 설명
201 : P형 기판 202 : 깊은 N 웰
203 : P 웰 204 : 분리용 N 웰
205 : N 웰 211 : 메모리 웰
212 : 센스 증폭기 213 : NMOS 소자
214 : PMOS 소자 215 : PMOS 소자
217 : NMOS 소자
상기의 목적을 실현하기 위하여, 본 발명의 제 1 실시예에서는, 제 1 도전형의 반도체기판에 형성된 제 2 도전형의 깊은 웰, 깊은 웰상에 형성된 제 1 도전형의 셀 어레이용 웰, 셀 어레이용 웰의 주위에 깊은 웰에 도달하도록 형성되고 그 내측영역에 셀 어레이용 웰을 수용하는 제 2 도전형의 분리용 웰을 포함하고, 분리용 웰을 따라 셀 어레이용 웰이 상기 반도체기판과 분리되도록 레이아웃된 반도체 기억장치에서, 분리용 웰에는 셀 어레이를 구동시키기위한 회로소자가 형성되어 있는 것을 특징으로 하는 반도체 기억장치가 제공된다.
본 발명의 제 2 실시예에서는, 상기 제 1 실시예의 셀 어레이용 웰의 내부에 메모리 셀과 센스 증폭기 회로를 구성하는 제 2 도전 채널형의 소자가 형성되고, 분리용 웰의 내부에 센스 증폭기 회로를 구성하는 제 1 도전 채널형의 소자가 구성되어 있는 것을 특징으로 하는 반도체 기억소자가 제공되어 있다.
본 발명의 제 3 실시예에서는, 상기 제 1 실시예의 셀 어레이용 웰의 내부에 메모리 셀이 형성되고, 분리용 웰의 내부에 센스 증폭기 회로를 구성하는 제 1 도전 채널형의 소자가 형성되고, 분리용 웰의 외부영역의 반도체 기판에 센스 증폭기 회로를 구성하는 제 2 도전 채널형의 소자가 형성되어 있는 것을 특징으로 하는 반도체 기억소자가 제공되어 있다.
본 발명의 제 4 실시예에서는, 상기 제 1 실시예의 분리용 웰의 외부영역의 반도체 기판에 제 2 도전형의 별도의 웰이 적어도 하나가 형성되고, 각 별도의 웰의 내부에 주변회로를 형성하는 제 1 도전 채널형의 소자가 형성되고, 별도의 웰에 인접한 반도체 기판에 주변회로를 형성하는 제 2 도전 채널형의 소자가 형성되어 있는 것을 특징으로 하는 반도체 기억소자가 제공되어 있다.
상기의 각 실시예를 가지는 본 발명에서는, 메모리 셀을 형성하는 웰과 반도체 기판을 분리하기위해 형성된 분리용 웰의 내부에, 센스 증폭기 회로를 구성하는 소자의 일부가 형성되어 있어서, 이 분리용 웰을 회로의 일부로서 유효이용하는 것이 가능하다. 따라서, 본 발명에서는 삼중 웰 구조이면서 셀 어레이 영역과 반도체 기판과의 분리를 이루고, 칩 사이즈의 증대를 최소한으로 만드는 것이 가능하고, 반도체 기억장치의 고집적화가 실현 가능하게 되는 효과가 있다.
본 발명에 대한 몇가지 바람직한 실시예를 첨부한 도면을 참조하여 설명하겠다. 도 5 및 도 6은 각각 본 발명의 제 1 실시예의 평면도와 선 (Ⅳ-Ⅳ)을 따른 단면도이다. 도 5 및 도 6에서는 P형 반도체 기판 (101)의 셀 어레이 형성영역에 깊은 N 웰 (102)이 형성되고, 동시에 이 깊은 N 웰 (102)상에 P 웰 (103)이 형성된다. 또한, 이 P 웰 (103)의 주변을 따라 깊은 N 웰 (102)까지 도달하는 분리용 N 웰 (104)이 형성되고, 이 분리용 N 웰 (104)을 따라 P 웰 (103)과 반도체 기판 (101)이 서로 분리되어 있다. P 웰 (103)에는 메모리 셀 (111) 및 센스 증폭기 (112)가 형성되고, 이 센스 증폭기 (112)는 NMOS 전송 게이트나 칩 선택 게이트같은 NMOS 플립 플롭으로 구성된 NMOS 소자 (113)와 PMOS 플립 플롭으로 구성된PMOS 소자 (114)로 구성되는 바, 여기서 PMOS 소자 (114)는 P 웰 (103)의 주변을 따라 분리용 N 웰 (104)의 내부에 형성되고, NMOS 소자 (113)는 분리용 N 웰 (104)에 인접한 P 웰 (103)의 내부에 형성된다.
또한, 분리용 N 웰 (104)에 인접한 영역의 반도체 기판 (101)에는, N 웰 (105 및 106)이 형성되어 있고, 주변회로의 전원 (VCC)의 PMOS 소자 (115)는 N 웰 (105)내에 형성되고, 전원 (VBOOT)의 PMOS 소자 (116)는 N 웰 (106)내에 형성된다. 또한 주변회로의 NMOS 소자 (117)는 반도체 기판 (101)상에 직접적으로 형성되어 있다.
그러므로, 본 실시예에서는 메모리 셀에 접속된 센스 증폭기 (112)를 구성하는 NMOS 소자 (113)와 PMOS 소자 (114) 가운데, PMOS 소자 (114)는 P 웰 (103)을 반도체 기판 (101)과 분리하기 위한 N 웰 (104)에 형성되어 있으므로, 분리용 N 웰 (104)을 소자영역으로 이용하는 것이 가능하다. 이러한 구조로써 분리용 N 웰 (104)의 유효이용이 가능하고, 이 N 웰 (104)로써 반도체 기판 (101)상의 면적의 낭비문제가 해결된다. 따라서, 소자의 고집적화가 실현가능하다.
다음은 본 발명의 제 2 실시예에 대한 설명이다. 도 7 및 도 8은 본 발명의 제 2 실시예의 평면도와 선 (Ⅷ-Ⅷ)을 따른 단면도이다. 도 7 및 도 8에서는 P형 도전체 기판 (201)의 셀 어레이 형성영역의 복수적소에는 여러개의 깊은 N 웰 (202)이 형성되고, 동시에 그 위에 P 웰 (203)이 형성된다. 또한 이 P 웰 (203)의 주변을 따라서, 깊은 N 웰 (202)에 까지 도달하는 분리용 N 웰 (204)이 형성되고, 이 분리용 N 웰 (204)을 따라 P 웰 (203)과 반도체 기판 (201)을 분리하고 있다. 즉, 본 실시예에서는 복수의 P 웰 (203)이 각각 분리용 N 웰 (204)에 의해 분리된 형상으로 형성되어 있다. 각 P 웰 (203)의 내부에는 메모리 셀 (211)이 형성되어 있다.
또한, 분리용의 웰 (204)과, 반도체 기판 (201)의 외부 주변영역에 걸쳐서 센스 증폭기 (212)가 형성되고, 이 센스 증폭기 (212)는 NMOS 전송 게이트, NMOS 칩 선택 게이트, NMOS 플립 플롭 등으로 구성된 하나의 NMOS 소자 (213)와 이것에 인접하여 설치된 PMOS 플립 플롭으로 구성된 두 개의 PMOS 소자 (214)로 구성되고, 이 PMOS 소자 (214)는 분리용 N 웰 (204)내에 형성되고, NMOS 소자 (213)는 분리용 N 웰 (204)에 인접한 반도체 기판 (201)에 형성된다.
또한, 이 NMOS 소자 (214)에 인접한 반도체 기판 (201)의 영역에는, 상기 제 1 실시예에서 처럼 N 웰 (205 및 206)이 형성되어 있고, 주변회로의 전원 (VCC)의 PMOS 소자 (215)는 상기 N 웰 (205)내에 형성되고, 전원 (VBOOT)의 PMOS 소자 (216)는 상기 N 웰 (206)내에 형성되어 있다. 또한, 주변회로의 NMOS 소자 (217)는 상기 NMOS 소자 (213)에 인접한 영역의 반도체 기판 (201)상에 직접적으로 형성되어 있다.
또한 제 2 실시예에서, P 웰 (203)을 반도체 기판 (201)과 분리하기위한 분리용 N 웰 (204)내에 PMOS 소자 (214)가 형성되어 있으므로, 분리용 N 웰 (204)의 유효이용이 가능하고 고집적화가 실현가능하다. 또한, 본 실시예에서, 센스 증폭기인 NMOS 소자 (213)가 반도체 기판 (201)에 형성되어 있으므로, P 웰 (203)의 전영역을 메모리 셀로서 구성하고, 반도체 기억장치의 메모리 셀 용량을 증대하는데 유효하다.
상술한 바와 같이 본 발명에서는, 메모리 셀을 형성하는 웰과 반도체 기판을 분리하기위해 형성된 분리용 웰의 내부에, 센스 증폭기 회로를 구성하는 소자의 일부가 형성되어 있어서, 이 분리용 웰을 회로의 일부로서 유효이용하는 것이 가능하다. 따라서, 본 발명에서는 삼중 웰 구조이면서 셀 어레이 영역과 반도체 기판과의 분리를 이루고, 칩 사이즈의 증대를 최소한으로 만드는 것이 가능하고, 반도체 기억장치의 고집적화가 실현 가능하게 되는 효과가 있다.

Claims (4)

  1. (a) 제 1 도전형의 반도체기판에 형성된 제 2 도전형의 깊은 웰;
    (b) 상기 깊은 웰 상에 형성된 제 1 도전형의 셀 어레이용 웰;
    (c) 상기 반도체기판으로부터 상기 셀 어레이용 웰을 분리시키도록 상기 깊은 웰과 인접하여 상기 셀 어레이용 웰 주변에 형성된 제 2 도전형의 분리용 웰;
    (d) 셀 어레이를 구동하기 위하여 상기 분리용 웰에 형성된 회로소자;
    (e) 한 쪽의 상기 셀 어레이용 웰에 형성된 센스증폭기회로의 제 2 도전형 채널소자와 메모리셀;
    (f) 한 쪽의 상기 분리용 웰에 형성된 상기 센스증폭기회로의 제 1 도전형 채널소자;
    (g) 다른 한 쪽의 상기 셀 어레이용 웰에 형성된 또 하나의 센스증폭기회로의 또 하나의 제 2 도전형 채널소자; 및
    (h) 다른 한 쪽의 상기 분리용 웰에 형성된 상기 또 하나의 센스증폭기회로의 또 하나의 제 1 도전형 채널소자
    를 포함하는 반도체 기억장치로서,
    상기 한 쪽의 상기 제 1 도전형 채널소자 및 상기 제 2 도전형 채널소자의 배치는 상기 다른 한 쪽의 상기 또 하나의 제 1 도전형 채널소자 및 상기 또 하나의 제 2 도전형 채널소자의 배치와 반대인 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    적어도 상기 제 2 도전형의 또 하나의 웰이 상기 분리용 웰의 외부에 위치한 상기 반도체기판의 영역에 형성되고, 주변회로의 제 1 도전형 채널소자는 상기 또 하나의 웰에 형성되며, 주변회로의 제 2 도전형 채널소자는 상기 또 하나의 웰에 인접한 상기 반도체기판의 영역에 형성되는 것을 특징으로 하는 반도체 기억장치.
  3. (a) 제 1 도전형의 반도체기판에 형성된 제 2 도전형의 깊은 웰;
    (b) 상기 깊은 웰 상에 형성된 제 1 도전형의 셀 어레이용 웰;
    (c) 상기 반도체기판으로부터 상기 셀 어레이용 웰을 분리시키도록 상기 깊은 웰과 인접하여 상기 셀 어레이용 웰 주변에 형성된 제 2 도전형의 분리용 웰;
    (d) 셀 어레이를 구동하기 위하여 상기 분리용 웰에 형성된 회로소자;
    (e) 상기 셀 어레이용 웰에 형성된 메모리셀;
    (f) 한 쪽의 상기 분리용 웰에 형성된 센스증폭기회로의 제 1 도전형 채널소자;
    (g) 상기 분리용 웰의 외부 및 근방에 위치한 한 쪽의 상기 반도체기판의 영역에 형성된 상기 센스증폭기회로의 제 2 도전형 채널소자;
    (h) 상기 분리용 웰의 외부 및 근방에 위치한 다른 한 쪽의 상기 반도체기판의 또 하나의 영역에 형성된 또 하나의 센스증폭기회로의 또 하나의 제 2 도전형 채널소자; 및
    (i) 다른 한 쪽의 상기 분리용 웰에 형성된 상기 또 하나의 센스증폭기회로의 또 하나의 제 1 도전형 채널소자
    를 포함하는 반도체 기억장치로서,
    상기 한 쪽의 상기 제 1 도전형 채널소자 및 상기 제 2 도전형 채널소자의 배치가 상기 다른 한 쪽의 상기 또 하나의 제 1 도전형 채널소자 및 상기 또 하나의 제 2 도전형 채널소자의 배치와 반대인 것을 특징으로 하는 반도체 기억장치.
  4. 제 3 항에 있어서,
    적어도 상기 제 2 도전형의 또 하나의 웰이 상기 분리용 웰 외부에 위치한 상기 반도체기판의 영역에 형성되고, 주변회로의 제 1 도전형 채널소자는 상기 또 하나의 웰에 형성되며, 주변회로의 제 2 도전형 채널소자는 상기 또 하나의 웰에 인접한 상기 반도체기판의 영역에 형성되는 것을 특징으로 하는 반도체 기억장치.
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