JPH03105971A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03105971A JPH03105971A JP1241972A JP24197289A JPH03105971A JP H03105971 A JPH03105971 A JP H03105971A JP 1241972 A JP1241972 A JP 1241972A JP 24197289 A JP24197289 A JP 24197289A JP H03105971 A JPH03105971 A JP H03105971A
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-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は不揮発性メモリとパワーＭＯＳＦＥＴを同一チ
ップ上に形成する半導体集積回路装置に係り、特に、Ｃ
ＭＯＳ部のラッチアップ耐量を増加させた半導体集積回
路装置に関する。 ［従来の技術】 ホットエレクトロンをフローテインクケートに注入する
ＥＰＲＯＭやフラッシュＥＥＰＲＯＭでは書き込みモー
ドでは不揮発性メモリトランジスタをアバランシェ領域
で動作させ書き込みを行っている。このモードでは、ゲ
ートに流れるホットエレクトロンより遥かに多くのホー
ルがドレインからボディに流れるという現象がある。こ
のため，上記メカニズムを利用する不揮発性メモリトラ
ンジスタでは，不揮発性メモリトランジスタのボディを
半導体基板と共通にし，ボディ部の抵抗を低減し，寄生
サイリスタのラッチアップ耐量を増加する構造をとって
いる。 なお、本発明に関連する従来技術としては、『福田 イ
也， ＬＭビットＣＭＯＳ ＥＰＲＯＮ ”ＨＮ
２７Ｃ１０１” ”ＨＮ２７Ｃ３０１”日立評論ＶＯ
Ｌ．６８ Ｎ０．７（１９８６−７）Ｊが挙げられる。 ［発明が解決しようとする課題】 上記従来例では，ラッチアップ防止のため不揮発性メモ
リトランジスタを含むすべてのＮチャネルＭＯＳトラン
ジスタのボディには共通のＰ型半導体基板を使用してい
た。このため，単体のパワーＭＯＳＦＥＴのようにソー
スとボディを接続し，さらに，ソース電位を基板電位よ
り高く持ち上げて動作させることが可能な出力ＭＯＳト
ランジスタ（本発明ではソースとボディが接続され，な
おかっ，ソース電圧を接地電圧以上に駆動することが可
能なＭＩＳトランジスタを出力ＭＯＳトランジスタと呼
ぶこととする）を共存する半導体集積回路装置の実現法
に関しては考慮されていなかった。 本発明の第１の目的は，アバランシェ領域で動作する不
揮発性メモリトランジスタと，基板バイアス効果のかか
らないソースフォロア回路にも使用可能なＮチャネルＭ
ＯＳトランジスタを同一チップ上に形成できる半導体集
積回路装置とその製造方法を提供することにある。 また，本発明の第２の目的は不揮発性メモリトランジス
タの有無に係らず，ＮチャネルＭＯＳトランジスタに関
してもＰチャネルＭＯＳトランジスタに関しても，とも
に，各端子電位を自由に設定でき，さらに，ソースとボ
ディを接続し基板効果をなくすことにより電流邸動能力
を劣化させない出力ＭＯＳトランジスタを同一チップ上
に容易に形成できる半導体集積回路装置とその製造方法
を提供することにある。
ップ上に形成する半導体集積回路装置に係り、特に、Ｃ
ＭＯＳ部のラッチアップ耐量を増加させた半導体集積回
路装置に関する。 ［従来の技術】 ホットエレクトロンをフローテインクケートに注入する
ＥＰＲＯＭやフラッシュＥＥＰＲＯＭでは書き込みモー
ドでは不揮発性メモリトランジスタをアバランシェ領域
で動作させ書き込みを行っている。このモードでは、ゲ
ートに流れるホットエレクトロンより遥かに多くのホー
ルがドレインからボディに流れるという現象がある。こ
のため，上記メカニズムを利用する不揮発性メモリトラ
ンジスタでは，不揮発性メモリトランジスタのボディを
半導体基板と共通にし，ボディ部の抵抗を低減し，寄生
サイリスタのラッチアップ耐量を増加する構造をとって
いる。 なお、本発明に関連する従来技術としては、『福田 イ
也， ＬＭビットＣＭＯＳ ＥＰＲＯＮ ”ＨＮ
２７Ｃ１０１” ”ＨＮ２７Ｃ３０１”日立評論ＶＯ
Ｌ．６８ Ｎ０．７（１９８６−７）Ｊが挙げられる。 ［発明が解決しようとする課題】 上記従来例では，ラッチアップ防止のため不揮発性メモ
リトランジスタを含むすべてのＮチャネルＭＯＳトラン
ジスタのボディには共通のＰ型半導体基板を使用してい
た。このため，単体のパワーＭＯＳＦＥＴのようにソー
スとボディを接続し，さらに，ソース電位を基板電位よ
り高く持ち上げて動作させることが可能な出力ＭＯＳト
ランジスタ（本発明ではソースとボディが接続され，な
おかっ，ソース電圧を接地電圧以上に駆動することが可
能なＭＩＳトランジスタを出力ＭＯＳトランジスタと呼
ぶこととする）を共存する半導体集積回路装置の実現法
に関しては考慮されていなかった。 本発明の第１の目的は，アバランシェ領域で動作する不
揮発性メモリトランジスタと，基板バイアス効果のかか
らないソースフォロア回路にも使用可能なＮチャネルＭ
ＯＳトランジスタを同一チップ上に形成できる半導体集
積回路装置とその製造方法を提供することにある。 また，本発明の第２の目的は不揮発性メモリトランジス
タの有無に係らず，ＮチャネルＭＯＳトランジスタに関
してもＰチャネルＭＯＳトランジスタに関しても，とも
に，各端子電位を自由に設定でき，さらに，ソースとボ
ディを接続し基板効果をなくすことにより電流邸動能力
を劣化させない出力ＭＯＳトランジスタを同一チップ上
に容易に形成できる半導体集積回路装置とその製造方法
を提供することにある。
上記第１の目的を達成するために，アバランシ工領域で
動作するＮチャネル型不揮発性メモリトランジスタのＰ
ウェル下部に高濃度Ｐ型埋込層を設け，ボディ部の抵抗
を低減してラッチアップ対策を行い，さらに，前記Ｐウ
エル（Ｎチャネル型不揮発性メモリトランジスタのボデ
ィ領域）とはＮ型領域により分離されたＰ型半導体領域
に，出力ＭＯＳトランジスタを形成した。また，他の方
法としてはＮチャネル型不揮発性メモリトランジスタの
ボディをＰ型半導体基板と共用し，出力ＭＯＳトランジ
スタはＰ型半導体基板で素子分離されたＮ型半導体領域
をドレインとした２重拡散構造で形成した。 上記第２の目的を達成するために，横型のＰチャネルＭ
ＯＳトランジスタをＰ型半導体基板で分離されたＮウエ
ル内に形成し，２重拡散型のＮチャネルＭＯＳトランジ
スタをＰ型半導体基板で分離されたＮウェル内に形成し
た。
動作するＮチャネル型不揮発性メモリトランジスタのＰ
ウェル下部に高濃度Ｐ型埋込層を設け，ボディ部の抵抗
を低減してラッチアップ対策を行い，さらに，前記Ｐウ
エル（Ｎチャネル型不揮発性メモリトランジスタのボデ
ィ領域）とはＮ型領域により分離されたＰ型半導体領域
に，出力ＭＯＳトランジスタを形成した。また，他の方
法としてはＮチャネル型不揮発性メモリトランジスタの
ボディをＰ型半導体基板と共用し，出力ＭＯＳトランジ
スタはＰ型半導体基板で素子分離されたＮ型半導体領域
をドレインとした２重拡散構造で形成した。 上記第２の目的を達成するために，横型のＰチャネルＭ
ＯＳトランジスタをＰ型半導体基板で分離されたＮウエ
ル内に形成し，２重拡散型のＮチャネルＭＯＳトランジ
スタをＰ型半導体基板で分離されたＮウェル内に形成し
た。
以下、本発明の実施例を説明する。
第１図は本発明の第１の実施例の半導体集積回路装置の
断面図である。本実施例では断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローテイング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示す。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。 まず最初に，Ｐ型半導体基板１０１上にＮ型埋込１１０
２とＰ型埋込Ｎ１０３を形成する。次に，Ｎ型エビタキ
シャル層１０４を戊長し，Ｎ型埋込層１０５とＰ型埋込
層１０６を形成する。その後，再びＮ型エビタキシャル
層１０７を成長し，Ｐ型埋込１１０６に達するＰ型拡散
，ＩＷ１０８と，Ｎ型埋込ｆｆｌ０５に達するＮ型拡散
／ｅＪ１０９を形成し，ＰチャネルＭＯＳトランジスタ
のボディ領域となるＮウエル拡散Ｍ１１０とＮチャネル
フローティング型不揮発性ＭｏＳトランジスタのボデイ
領域となるＰウェル拡散層１１１を形成する。 その後，ゲート電極１１．１３，１１５と２重拡散型の
Ｎチャネル出力ＭＯＳトランジスタ用のボディ領域とな
るＰ型拡散層１１４．，Ｎチャネル出力ＭＯＳトランジ
スタのソースとなる高濃度Ｎ型拡散層１１６とＰチャネ
ルＭＯＳトランジスタのソース，ドレイン領域となる高
濃度Ｐ型拡散層工１７を形成し，最後に，金属電極層１
１８を形成することにより実現できる。 本実施例ではゲート電極層１１３をマスクにして形成さ
れる１１４と１１６の２重拡散によりチャネル部を形成
する２重拡散型の出力ＭＯＳトランジスタと不揮発性メ
モリトランジスタを同一チップ上に形成する場合を示し
てある。 図の中央に示したフローテイングゲート型不揮発性メモ
リトランジスタにデータを書き込むには，例えば，ゲー
ト１１５に１２．５Ｖ，ドレインにホットエレクトロン
を不揮発性メモリトランジスタのフローティングゲート
１１３に注入する。しかし，この時，多量のホールがド
レインからボデイ側に流れる。このため，従来のホット
エレクトロン注入型不揮発性メモリトランジスタではボ
ディと基板を共通にし低抵抗化し，寄生サイリスタのラ
ッチアップを防止していた。 本実施例の場合には，ドレイン領域に流れるホール電流
による電圧降下をＰ型埋込Ｎ１０６とＰ型拡散層１０８
からなるＰ型領域の第１の囲いで低抵抗化することによ
り，ＰチャネルＭＯＳトランジスタ部との間で構成され
る寄生サイリスタがラッチアップすることを防止した。 また，図の右側の２重拡散型の出力ＭＯＳトランジスタ
はＰ型基板１０１，Ｐ型埋込Ｍ１、０３と１０６，Ｐ型
拡散層１０８からなるＰ型領域の第２の囲いにより素子
分離されているため，ソースとボディを接続したまま，
ソース電圧を接地電圧以上に持ち上げて動作させること
が可能である。 拡散Ｊ’ｌｌ０５，１０９で構成されるＮ型半導体領域
の囲いを，前記のＰ型半導体領域の第１の囲いと，出力
ＭＯＳトランジスタの素子分離用のＰ型領域の第２の囲
いとの間に設け，この３つの領域を最低電位にして出力
ＭＯＳトランジスタからの雑音を不揮発性メモリトラン
ジスタやＣＭＯＳロジック部に与えない構造としている
。なお，上記Ｎ型半導体領域の囲いだけを高電位に設定
してもよい。 なお，不揮発性メモリトランジスタの囲いとして用いる
Ｐ型拡散Ｍ１０８は、Ｐ型埋込層１０６の電位を固定す
るために設けているため，部分的に不揮発性メモリトラ
ンジスタのボデイを囲わない部分があってもその効果は
損なわれない。前記Ｎ型半導体領域の囲いに関しても，
出力ＭＯＳトランジスタ等からの雑音対策に支障が生じ
ない範囲において，Ｎ型半導体層の囲いの一部を取り除
くことができる。また，Ｐ型拡散１１０８ならびにＮ型
拡散層１０９（または，Ｎ型拡散Ｎ１０９とＮ型埋込層
１０５）は溝の側壁に絶縁層を設け，金属または合金ま
たは低抵抗化した多結晶シリコンを埋め込んだ導電体に
置き換えてもよい。 本実施例の半導体集積回路装置によれば，モータ暉動等
のブリッジ回路の上アーム素子と下アーム素子をともに
，本図に示した出力トランジスタを基本どする，オン抵
抗が小さく電流駆動能力の大きいＮチャネルパワーＭＯ
ＳＦＥＴを用いて実現することができる。さらに，この
出力用のパワーＭＯＳＦＥＴの動作は，同一チップ上に
形成された不揮発性メモリに，あらかじめ記憶しておい
たデータに応じ，同じ入力を本半導体集積回路に入力し
ても異なった動作を行うようにプログラム可能であると
いう利点がある。 第２図は本発明の第２の実施例の半導体集積回路装置の
断面図である。本実施例でも断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローテイング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。まず最初に，Ｐ型半導体基板２０１上に高濃度Ｎ型
埋込層２０２を形成し拡散後，Ｐ型埋込Ｎ２０３を形成
する。ここで，Ｎ型埋込層２０２の不純物としてアンチ
モンかヒ素を用い，Ｐ型埋込ＦＭ２０３の不純物として
はボロンを用いることにより，Ｐ型エピタキシャル層２
０８を戊長し，さらに熱工程が追加されることにより，
最終的形状としてはヒ素やアンチモンに比べ拡散係数の
大きいボロンのＰ型埋込層２０３の上方拡散長の方を大
きくすることが可能である。 このため，本実施例では，１回のエビタキシャル或長で
不揮発性メモリトランジスタのボディを囲むＰ型領域２
０３，２０５とＮ型領域２０２，２０６を形成できる。 次に，ＰチャネルＭＯＳトランジスタのボディ領域とな
るＮウェル拡散層２０７とＮチャネルＭＯＳ｝−ランジ
スタのボディ領域となるＰウエル拡散層２０８を形成す
る。その後，ゲート電極層２１０，２１２と２重拡散型
の出力ＭＯＳトランジスタ用のボディ領域となるＰ型拡
散，９２１１，ＮチャネルＭＯＳトランジスタのソース
となる高濃度Ｎ型拡散Ｎ２１３とＰチャネルＭＯＳトラ
ンジスタのソース、ドレイン領域となる高濃度Ｐ型拡＠
層２１４を形成し，最後に，金属電極層２１５を形成す
ることにより実現できる。 第３図は本発明の第３の実施例の半導体集積回路装置の
断面図である。本実施例では断面図の右側に基板をドレ
インとするＮチャネルの出力Ｍ○Ｓトランジスタ，中央
にブローティング型不揮発性メモリトランジスタ，左側
にＰチャネルＭＯＳトランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。まず最初に，Ｎ型半導体基板３０１上に高濃度Ｎ型
埋込Ｍ３０２を形成し，Ｐ型エピタキシャル層３０３を
成長する。次に，高濃度Ｎ型埋込Ｊ’ｌ３０４と高濃度
Ｐ型埋込層３０５を形成し，その後．Ｎ型エピタキシャ
ルＮ３０６を成長し，次に，高濃度Ｐ型拡散Ｎ３０７と
高濃度Ｎ型拡散層３０８を形成し，ＰチャネルＭＯＳト
ランジスタのボディ領域となるＮウェル拡散層３０９と
ＮチャネルＭＯＳトランジスタのボディ領域となるＰウ
エル３１０を形成する。その後，ゲート電極層３１２，
３１４．２重拡散型のＮチャネルの出力ＭＯＳトランジ
スタ用のボディ領域となるＰ型拡散層３１３，Ｎチャネ
ルＭＯＳトランジスタのソース，ドレインとなる高濃度
Ｎ型拡散層３１５とＰチャネルＭＯＳトランジスタのソ
ース，ドレイン領域となる高濃度Ｐ型拡散層３１６等を
形戒し，最後に，金属電極層３１６を形成することによ
り実現できる。 本実施例ではＮ型半導体基板３０１を出力Ｍ○Ｓトラン
ジスタのドレインとし，Ｐ型エピタキシャル領域３０３
を接地電位に設定し，この上に不揮発性メモリやＣＭＯ
Ｓロジック部やバイボーラトランジスタのようにＰ型拡
散層で素子分離が必要な素子を形成できる構造としてい
る。また、本実施例では，不揮発性メモリトランジスタ
のボディの低抵抗化のためボディ下部のＰ型埋込Ｍ３０
５とボディ側面のＰ型拡散層３０７を設けてある。 第４図は本発明の第４の実施例の半導体集積回路装置の
断面図である。本実施例でも断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローティング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。まず最初に，Ｎ型半導体基板４０１上に高濃度Ｐ型
埋込層４０２を形成し，Ｐ型エピタキシャル層４０３を
成長させる。その後，素子分離用の高濃度Ｎ型拡散層４
０５とＰ型埋込層４０２に達するように高濃度Ｐ型拡散
Ｍ４０４を形成する。次に，ＰチャネルＭＯＳトランジ
スタのボディ領域となるＮウェル拡散層４０６，Ｎチャ
ネルＭＯＳトランジスタのボディ領域となるＰウェル拡
散Ｎ４０７を形成する。その後，ゲート電極層４０９，
４１１，高耐圧ＮチャネルＭＯＳトランジスタ用の低濃
度Ｎ型拡敢［４１０，ＮチャネルＭＯＳトランジスタの
ソース，ドレインとなる高濃度Ｎ型拡散層４１２とＰチ
ャネルＭ．ＯＳトランジスタのソース，ドレイン領域と
なる高濃度Ｐ型拡散層４１３を形成し，最後に，金属電
極層４１４を形成することにより実現できる。 本実施例では不揮発性メモリトランジスタのボディの低
抵抗化のためボディ下部のＰ型拡散７！４０２とボディ
側面のＰ型拡散Ｍ４０４を設けてある．Ｎチャネル出力
ＭＯＳトランジスタとの分離はＮ型基板４０１とＮ型拡
散層４０５により行っている。 第５図は本発明の第５の実施例の半導体集積回路装置の
断面図である。本実施例でも断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローティング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。 まず最初に，Ｐ型半導体基板５０１上に高濃度Ｎ型埋込
層５０２と高濃度Ｐ型埋込Ｊｌｌ５０３を形成し，Ｎ型
エピタキシャルＭ５０４を或長させる．その後，Ｐ型埋
込層５０３に達するように高濃度Ｐ型拡散層５０５とＮ
型埋込層５０２に達するように高濃度Ｎ型拡散層５０６
を形成する，次に，ＰチャネルＭＯＳトランジスタのボ
ディ領域となるＮウェル拡散／ｉｌ５０７．Ｎチャネル
ＭＯＳトランジスタのボディ領域となるＰウェル拡散１
５０８を形成する。その後，ゲート電極，Ｉｉ５１０，
５１２，と２重拡散型ＮチャネルＭＯＳトランジスタの
チャネル用Ｐ型拡散Ｎ５１１を形成後，ＮチャネルＭＯ
Ｓトランジスタのソースとなる高濃度Ｎ型拡散層５１３
とＰチャネルＭＯＳトランジスタのソース，ドレイン領
域となる高濃度Ｐ型拡散１５１４を形成し，最後に，金
属電極層５１５を形成することにより実現できる。 本実施例では不揮発性メモリトランジスタのＰ型ボディ
の低抵抗化のためボディ下部のＰ型埋込層５０３とボデ
ィ側面のＰ型拡散層５０５を設け，さらにＰ型基板に接
続することにより不揮発性メモリトランジスタのボディ
抵抗を低減してある。 Ｎチャネル出力ＭＯＳトランジスタとの分離はＮ型埋込
／Ｉ５０２とＮ型拡散Ｍ５０６により行っている。 第６図は本発明の第６の実施例の半導体集積回路装置の
断面図である．本実施例でも断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローティング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。 まず最初に，Ｐ型半導体基板６０１上に深い高濃度Ｎ型
埋込Ｍ６０２を形成する。これはボロン拡散後，これを
打ち消すようｂこリン拡散し延ばす，いわゆるレトログ
レード手法により，表面より深いところに不純物濃度の
ピークがあるように深く形成する。次に，ＰチャネルＭ
ＯＳトランジスタのボディ領域となるＮウェル拡散Ｎ６
０３，ＮチャネルＭＯＳトランジスタのボディ領域とな
るＰウェル拡散層６０４を形成する。 その後，ゲート電極１１６０６，６０８，２重拡散型Ｎ
チャネルＭＯＳトランジスタのチャネルとなるＰ型拡散
層６０７を形成後，必要に応じ高耐圧の横型Ｎチャネル
ＭＯＳトランジスタのオフセットドレイン用のＮ型拡散
層６０８，Ｎ型拡散層のソース，ドレインとなる高濃度
Ｎ型拡ｖｌＮ６０９とＰチャネルＭＯＳトランジスタの
ソース，ドレイン領域となる高濃度Ｐ型拡散＃６１０を
形成し，最後に，金属電極層６１１を形成することによ
り実現できる。 本実施例では不揮発性メモリトランジスタのＰ型ボディ
をＰ型半導体基板６０１と接続することにより，ボディ
部の低抵抗化を図ると同時に，同一チップ上に，ソース
電圧を接地電圧以上に持ち上げて動作させることが可能
な出力ＭＯＳトランジスタをＰ型基板で分離されたＮ型
拡散１６０２をドレインとする横型の２重拡散型Ｎチャ
ネルＭＯＳトランジスタで実現している。 なお，本半導体構造によれば，横型のＰチャネルＭＯＳ
トランジスタをＰ型半導体基板で分離されたＮウェル内
に形成し，２重拡散型のＮチャネルＭＯＳトランジスタ
をＰ型基板で分離されたＮウェル内に形成できる。この
ため，ＮチャネルＭＯＳトランジスタに関してもＰチャ
ネルＭＯＳトランジスタに関しても，ともに，各端子電
位を自由に設定でき，さらに，ソースとボディを接続し
基板効果をなくすことにより，電流隙動能力を劣化させ
ない出力ＭＯＳトランジスタを同一チップ上に容易に形
成できる。本実施例の有効性は不揮発性メモリの有無に
よらない。
断面図である。本実施例では断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローテイング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示す。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。 まず最初に，Ｐ型半導体基板１０１上にＮ型埋込１１０
２とＰ型埋込Ｎ１０３を形成する。次に，Ｎ型エビタキ
シャル層１０４を戊長し，Ｎ型埋込層１０５とＰ型埋込
層１０６を形成する。その後，再びＮ型エビタキシャル
層１０７を成長し，Ｐ型埋込１１０６に達するＰ型拡散
，ＩＷ１０８と，Ｎ型埋込ｆｆｌ０５に達するＮ型拡散
／ｅＪ１０９を形成し，ＰチャネルＭＯＳトランジスタ
のボディ領域となるＮウエル拡散Ｍ１１０とＮチャネル
フローティング型不揮発性ＭｏＳトランジスタのボデイ
領域となるＰウェル拡散層１１１を形成する。 その後，ゲート電極１１．１３，１１５と２重拡散型の
Ｎチャネル出力ＭＯＳトランジスタ用のボディ領域とな
るＰ型拡散層１１４．，Ｎチャネル出力ＭＯＳトランジ
スタのソースとなる高濃度Ｎ型拡散層１１６とＰチャネ
ルＭＯＳトランジスタのソース，ドレイン領域となる高
濃度Ｐ型拡散層工１７を形成し，最後に，金属電極層１
１８を形成することにより実現できる。 本実施例ではゲート電極層１１３をマスクにして形成さ
れる１１４と１１６の２重拡散によりチャネル部を形成
する２重拡散型の出力ＭＯＳトランジスタと不揮発性メ
モリトランジスタを同一チップ上に形成する場合を示し
てある。 図の中央に示したフローテイングゲート型不揮発性メモ
リトランジスタにデータを書き込むには，例えば，ゲー
ト１１５に１２．５Ｖ，ドレインにホットエレクトロン
を不揮発性メモリトランジスタのフローティングゲート
１１３に注入する。しかし，この時，多量のホールがド
レインからボデイ側に流れる。このため，従来のホット
エレクトロン注入型不揮発性メモリトランジスタではボ
ディと基板を共通にし低抵抗化し，寄生サイリスタのラ
ッチアップを防止していた。 本実施例の場合には，ドレイン領域に流れるホール電流
による電圧降下をＰ型埋込Ｎ１０６とＰ型拡散層１０８
からなるＰ型領域の第１の囲いで低抵抗化することによ
り，ＰチャネルＭＯＳトランジスタ部との間で構成され
る寄生サイリスタがラッチアップすることを防止した。 また，図の右側の２重拡散型の出力ＭＯＳトランジスタ
はＰ型基板１０１，Ｐ型埋込Ｍ１、０３と１０６，Ｐ型
拡散層１０８からなるＰ型領域の第２の囲いにより素子
分離されているため，ソースとボディを接続したまま，
ソース電圧を接地電圧以上に持ち上げて動作させること
が可能である。 拡散Ｊ’ｌｌ０５，１０９で構成されるＮ型半導体領域
の囲いを，前記のＰ型半導体領域の第１の囲いと，出力
ＭＯＳトランジスタの素子分離用のＰ型領域の第２の囲
いとの間に設け，この３つの領域を最低電位にして出力
ＭＯＳトランジスタからの雑音を不揮発性メモリトラン
ジスタやＣＭＯＳロジック部に与えない構造としている
。なお，上記Ｎ型半導体領域の囲いだけを高電位に設定
してもよい。 なお，不揮発性メモリトランジスタの囲いとして用いる
Ｐ型拡散Ｍ１０８は、Ｐ型埋込層１０６の電位を固定す
るために設けているため，部分的に不揮発性メモリトラ
ンジスタのボデイを囲わない部分があってもその効果は
損なわれない。前記Ｎ型半導体領域の囲いに関しても，
出力ＭＯＳトランジスタ等からの雑音対策に支障が生じ
ない範囲において，Ｎ型半導体層の囲いの一部を取り除
くことができる。また，Ｐ型拡散１１０８ならびにＮ型
拡散層１０９（または，Ｎ型拡散Ｎ１０９とＮ型埋込層
１０５）は溝の側壁に絶縁層を設け，金属または合金ま
たは低抵抗化した多結晶シリコンを埋め込んだ導電体に
置き換えてもよい。 本実施例の半導体集積回路装置によれば，モータ暉動等
のブリッジ回路の上アーム素子と下アーム素子をともに
，本図に示した出力トランジスタを基本どする，オン抵
抗が小さく電流駆動能力の大きいＮチャネルパワーＭＯ
ＳＦＥＴを用いて実現することができる。さらに，この
出力用のパワーＭＯＳＦＥＴの動作は，同一チップ上に
形成された不揮発性メモリに，あらかじめ記憶しておい
たデータに応じ，同じ入力を本半導体集積回路に入力し
ても異なった動作を行うようにプログラム可能であると
いう利点がある。 第２図は本発明の第２の実施例の半導体集積回路装置の
断面図である。本実施例でも断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローテイング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。まず最初に，Ｐ型半導体基板２０１上に高濃度Ｎ型
埋込層２０２を形成し拡散後，Ｐ型埋込Ｎ２０３を形成
する。ここで，Ｎ型埋込層２０２の不純物としてアンチ
モンかヒ素を用い，Ｐ型埋込ＦＭ２０３の不純物として
はボロンを用いることにより，Ｐ型エピタキシャル層２
０８を戊長し，さらに熱工程が追加されることにより，
最終的形状としてはヒ素やアンチモンに比べ拡散係数の
大きいボロンのＰ型埋込層２０３の上方拡散長の方を大
きくすることが可能である。 このため，本実施例では，１回のエビタキシャル或長で
不揮発性メモリトランジスタのボディを囲むＰ型領域２
０３，２０５とＮ型領域２０２，２０６を形成できる。 次に，ＰチャネルＭＯＳトランジスタのボディ領域とな
るＮウェル拡散層２０７とＮチャネルＭＯＳ｝−ランジ
スタのボディ領域となるＰウエル拡散層２０８を形成す
る。その後，ゲート電極層２１０，２１２と２重拡散型
の出力ＭＯＳトランジスタ用のボディ領域となるＰ型拡
散，９２１１，ＮチャネルＭＯＳトランジスタのソース
となる高濃度Ｎ型拡散Ｎ２１３とＰチャネルＭＯＳトラ
ンジスタのソース、ドレイン領域となる高濃度Ｐ型拡＠
層２１４を形成し，最後に，金属電極層２１５を形成す
ることにより実現できる。 第３図は本発明の第３の実施例の半導体集積回路装置の
断面図である。本実施例では断面図の右側に基板をドレ
インとするＮチャネルの出力Ｍ○Ｓトランジスタ，中央
にブローティング型不揮発性メモリトランジスタ，左側
にＰチャネルＭＯＳトランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。まず最初に，Ｎ型半導体基板３０１上に高濃度Ｎ型
埋込Ｍ３０２を形成し，Ｐ型エピタキシャル層３０３を
成長する。次に，高濃度Ｎ型埋込Ｊ’ｌ３０４と高濃度
Ｐ型埋込層３０５を形成し，その後．Ｎ型エピタキシャ
ルＮ３０６を成長し，次に，高濃度Ｐ型拡散Ｎ３０７と
高濃度Ｎ型拡散層３０８を形成し，ＰチャネルＭＯＳト
ランジスタのボディ領域となるＮウェル拡散層３０９と
ＮチャネルＭＯＳトランジスタのボディ領域となるＰウ
エル３１０を形成する。その後，ゲート電極層３１２，
３１４．２重拡散型のＮチャネルの出力ＭＯＳトランジ
スタ用のボディ領域となるＰ型拡散層３１３，Ｎチャネ
ルＭＯＳトランジスタのソース，ドレインとなる高濃度
Ｎ型拡散層３１５とＰチャネルＭＯＳトランジスタのソ
ース，ドレイン領域となる高濃度Ｐ型拡散層３１６等を
形戒し，最後に，金属電極層３１６を形成することによ
り実現できる。 本実施例ではＮ型半導体基板３０１を出力Ｍ○Ｓトラン
ジスタのドレインとし，Ｐ型エピタキシャル領域３０３
を接地電位に設定し，この上に不揮発性メモリやＣＭＯ
Ｓロジック部やバイボーラトランジスタのようにＰ型拡
散層で素子分離が必要な素子を形成できる構造としてい
る。また、本実施例では，不揮発性メモリトランジスタ
のボディの低抵抗化のためボディ下部のＰ型埋込Ｍ３０
５とボディ側面のＰ型拡散層３０７を設けてある。 第４図は本発明の第４の実施例の半導体集積回路装置の
断面図である。本実施例でも断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローティング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。まず最初に，Ｎ型半導体基板４０１上に高濃度Ｐ型
埋込層４０２を形成し，Ｐ型エピタキシャル層４０３を
成長させる。その後，素子分離用の高濃度Ｎ型拡散層４
０５とＰ型埋込層４０２に達するように高濃度Ｐ型拡散
Ｍ４０４を形成する。次に，ＰチャネルＭＯＳトランジ
スタのボディ領域となるＮウェル拡散層４０６，Ｎチャ
ネルＭＯＳトランジスタのボディ領域となるＰウェル拡
散Ｎ４０７を形成する。その後，ゲート電極層４０９，
４１１，高耐圧ＮチャネルＭＯＳトランジスタ用の低濃
度Ｎ型拡敢［４１０，ＮチャネルＭＯＳトランジスタの
ソース，ドレインとなる高濃度Ｎ型拡散層４１２とＰチ
ャネルＭ．ＯＳトランジスタのソース，ドレイン領域と
なる高濃度Ｐ型拡散層４１３を形成し，最後に，金属電
極層４１４を形成することにより実現できる。 本実施例では不揮発性メモリトランジスタのボディの低
抵抗化のためボディ下部のＰ型拡散７！４０２とボディ
側面のＰ型拡散Ｍ４０４を設けてある．Ｎチャネル出力
ＭＯＳトランジスタとの分離はＮ型基板４０１とＮ型拡
散層４０５により行っている。 第５図は本発明の第５の実施例の半導体集積回路装置の
断面図である。本実施例でも断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローティング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。 まず最初に，Ｐ型半導体基板５０１上に高濃度Ｎ型埋込
層５０２と高濃度Ｐ型埋込Ｊｌｌ５０３を形成し，Ｎ型
エピタキシャルＭ５０４を或長させる．その後，Ｐ型埋
込層５０３に達するように高濃度Ｐ型拡散層５０５とＮ
型埋込層５０２に達するように高濃度Ｎ型拡散層５０６
を形成する，次に，ＰチャネルＭＯＳトランジスタのボ
ディ領域となるＮウェル拡散／ｉｌ５０７．Ｎチャネル
ＭＯＳトランジスタのボディ領域となるＰウェル拡散１
５０８を形成する。その後，ゲート電極，Ｉｉ５１０，
５１２，と２重拡散型ＮチャネルＭＯＳトランジスタの
チャネル用Ｐ型拡散Ｎ５１１を形成後，ＮチャネルＭＯ
Ｓトランジスタのソースとなる高濃度Ｎ型拡散層５１３
とＰチャネルＭＯＳトランジスタのソース，ドレイン領
域となる高濃度Ｐ型拡散１５１４を形成し，最後に，金
属電極層５１５を形成することにより実現できる。 本実施例では不揮発性メモリトランジスタのＰ型ボディ
の低抵抗化のためボディ下部のＰ型埋込層５０３とボデ
ィ側面のＰ型拡散層５０５を設け，さらにＰ型基板に接
続することにより不揮発性メモリトランジスタのボディ
抵抗を低減してある。 Ｎチャネル出力ＭＯＳトランジスタとの分離はＮ型埋込
／Ｉ５０２とＮ型拡散Ｍ５０６により行っている。 第６図は本発明の第６の実施例の半導体集積回路装置の
断面図である．本実施例でも断面図の右側にＮチャネル
の出力ＭＯＳトランジスタ，中央にフローティング型不
揮発性メモリトランジスタ，左側にＰチャネルＭＯＳト
ランジスタを示してある。 本実施例の半導体集積回路装置の製造方法を以下に述べ
る。 まず最初に，Ｐ型半導体基板６０１上に深い高濃度Ｎ型
埋込Ｍ６０２を形成する。これはボロン拡散後，これを
打ち消すようｂこリン拡散し延ばす，いわゆるレトログ
レード手法により，表面より深いところに不純物濃度の
ピークがあるように深く形成する。次に，ＰチャネルＭ
ＯＳトランジスタのボディ領域となるＮウェル拡散Ｎ６
０３，ＮチャネルＭＯＳトランジスタのボディ領域とな
るＰウェル拡散層６０４を形成する。 その後，ゲート電極１１６０６，６０８，２重拡散型Ｎ
チャネルＭＯＳトランジスタのチャネルとなるＰ型拡散
層６０７を形成後，必要に応じ高耐圧の横型Ｎチャネル
ＭＯＳトランジスタのオフセットドレイン用のＮ型拡散
層６０８，Ｎ型拡散層のソース，ドレインとなる高濃度
Ｎ型拡ｖｌＮ６０９とＰチャネルＭＯＳトランジスタの
ソース，ドレイン領域となる高濃度Ｐ型拡散＃６１０を
形成し，最後に，金属電極層６１１を形成することによ
り実現できる。 本実施例では不揮発性メモリトランジスタのＰ型ボディ
をＰ型半導体基板６０１と接続することにより，ボディ
部の低抵抗化を図ると同時に，同一チップ上に，ソース
電圧を接地電圧以上に持ち上げて動作させることが可能
な出力ＭＯＳトランジスタをＰ型基板で分離されたＮ型
拡散１６０２をドレインとする横型の２重拡散型Ｎチャ
ネルＭＯＳトランジスタで実現している。 なお，本半導体構造によれば，横型のＰチャネルＭＯＳ
トランジスタをＰ型半導体基板で分離されたＮウェル内
に形成し，２重拡散型のＮチャネルＭＯＳトランジスタ
をＰ型基板で分離されたＮウェル内に形成できる。この
ため，ＮチャネルＭＯＳトランジスタに関してもＰチャ
ネルＭＯＳトランジスタに関しても，ともに，各端子電
位を自由に設定でき，さらに，ソースとボディを接続し
基板効果をなくすことにより，電流隙動能力を劣化させ
ない出力ＭＯＳトランジスタを同一チップ上に容易に形
成できる。本実施例の有効性は不揮発性メモリの有無に
よらない。
本発明によれば，不揮発性メモリトランジスタと出力Ｍ
ＯＳトランジスタを同一チップ上に共存させた半導体集
積回路装置において寄生サイリスタのラッチアップ耐量
を向上し，さらに，出力ＭｏＳトランジスタの動作から
不揮発性メモリトランジスタやロジック用ＭＯＳトラン
ジスタ部への雑音を防止できるという効果がある。 ま
た，本発明によれば，不揮発性メモリトランジスタの有
無に係らず，ＮチャネルＭｏＳトランジスタに関しても
ＰチャネルＭＯＳトランジスタに関しても，ともに，各
端子電位を自由に設定でき，さらに，ソースとボディを
接続し基板効果をなくすことにより電流駆動能力を劣化
させない出力ＭＯＳトランジスタを同一チップ上に容易
に形成できるという効果がある。
ＯＳトランジスタを同一チップ上に共存させた半導体集
積回路装置において寄生サイリスタのラッチアップ耐量
を向上し，さらに，出力ＭｏＳトランジスタの動作から
不揮発性メモリトランジスタやロジック用ＭＯＳトラン
ジスタ部への雑音を防止できるという効果がある。 ま
た，本発明によれば，不揮発性メモリトランジスタの有
無に係らず，ＮチャネルＭｏＳトランジスタに関しても
ＰチャネルＭＯＳトランジスタに関しても，ともに，各
端子電位を自由に設定でき，さらに，ソースとボディを
接続し基板効果をなくすことにより電流駆動能力を劣化
させない出力ＭＯＳトランジスタを同一チップ上に容易
に形成できるという効果がある。
第１図ないし第６図はそれぞれ本発明の実施例の半導体
集積回路装置の要部断面図である。 符号の説明 １０１，２０１，５０１，６０１ ・・・・・
・・・・Ｐ型半導体基板３０１，４０１
・・・・・・・・・Ｎ型半導体基板１０２，１０５
，２０２，３０２，３０４，５０２・・・・・・・・・
・・・・・・Ｎ型埋込層１０３，１０６，２０３，３０
５，４０２，５０３・・・・・・・・・・・・・・・Ｐ
型埋込層１０４，１０７．２０４，３０３，３０６，５
０４・・・・・・・・・・・・・・・Ｎ型エピタキシャ
ル層４０３ ・・・・・・・・・・・・・・
・Ｐ型エピタキシャル層１０８， １１ １ ， １１
４， １１７， ２０５， ２０８， ２１１ ， ２
１４ ，３０７， ３１０，３１３，４０４，４０７，
４１３，５０５，５０８，５１１，５１４，６０４，６
０７，６１０・・・・・・・・・・・・・・・Ｐ型拡散
層１０９， １１０， １１６， ２０６ ， ２０７
， ２１３， ３０８ ， ３０９ ， ３１５ ，４
０５，４０６，４１０，４１２，５０６，５０７，５１
３，６０２，６０３，６０９・・・Ｎ型拡散層１１２，
２０９，３１１，４０８，５０９，６０５・・・・・・
・・・・・・・・・・・・・・・絶縁層１１３ ， １
１５， ２１０， ２１２，３１２，３１４ ，３１６
，４０９，４］．１ ， ５１０ ， ５１２，６０６
，６０８，６１１・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・ゲート電極層１１８，２１５
，４１４，５１５・・・・・・・・・・・・・・・・・
・・・・・・・・・・金属電極層第１図 第３図 子２図 ノθタ Ｊθ５ １０１ ｊθ３ Ｊθ２ ３０４ 羊４図 ４σｌ ４θｌ ４０３
集積回路装置の要部断面図である。 符号の説明 １０１，２０１，５０１，６０１ ・・・・・
・・・・Ｐ型半導体基板３０１，４０１
・・・・・・・・・Ｎ型半導体基板１０２，１０５
，２０２，３０２，３０４，５０２・・・・・・・・・
・・・・・・Ｎ型埋込層１０３，１０６，２０３，３０
５，４０２，５０３・・・・・・・・・・・・・・・Ｐ
型埋込層１０４，１０７．２０４，３０３，３０６，５
０４・・・・・・・・・・・・・・・Ｎ型エピタキシャ
ル層４０３ ・・・・・・・・・・・・・・
・Ｐ型エピタキシャル層１０８， １１ １ ， １１
４， １１７， ２０５， ２０８， ２１１ ， ２
１４ ，３０７， ３１０，３１３，４０４，４０７，
４１３，５０５，５０８，５１１，５１４，６０４，６
０７，６１０・・・・・・・・・・・・・・・Ｐ型拡散
層１０９， １１０， １１６， ２０６ ， ２０７
， ２１３， ３０８ ， ３０９ ， ３１５ ，４
０５，４０６，４１０，４１２，５０６，５０７，５１
３，６０２，６０３，６０９・・・Ｎ型拡散層１１２，
２０９，３１１，４０８，５０９，６０５・・・・・・
・・・・・・・・・・・・・・・絶縁層１１３ ， １
１５， ２１０， ２１２，３１２，３１４ ，３１６
，４０９，４］．１ ， ５１０ ， ５１２，６０６
，６０８，６１１・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・ゲート電極層１１８，２１５
，４１４，５１５・・・・・・・・・・・・・・・・・
・・・・・・・・・・金属電極層第１図 第３図 子２図 ノθタ Ｊθ５ １０１ ｊθ３ Ｊθ２ ３０４ 羊４図 ４σｌ ４θｌ ４０３
Claims (1)
- 【特許請求の範囲】 １、ソースとボディが接続され、なおかつ、ソース電圧
を接地電圧以上に駆動することが可能な第１のＭＩＳト
ランジスタと不揮発性メモリトランジスタを同一チップ
上に形成したことを特徴とする半導体集積回路装置。 ２、前記不揮発性メモリトランジスタが、アバランシェ
領域で動作するモードを有することを特徴とする請求項
第１項記載の半導体集積回路装置。 ３、前記不揮発性メモリトランジスタのボディ（第１導
電型）下方に第１導電型の第１の高濃度埋込層を設け、
ボディ領域を低抵抗化させたことを特徴とする請求項第
１項ならびに第２項記載の半導体集積回路装置。 ４、前記不揮発性メモリトランジスタの前記第１導電型
の第１の高濃度埋込層に到達するように、半導体主表面
より第１導電型の第２の半導体領域を設けたことを特徴
とする請求項第１項から第３項記載の半導体集積回路装
置。 ５、前記不揮発性メモリトランジスタのボディ領域の周
辺部を、前記第１導電型の第１の高濃度埋込層と前記第
１導電型の第２の半導体領域で囲んでいることを特徴と
する請求項第１項から第４項記載の半導体集積回路装置
。 ６、前記不揮発性メモリトランジスタのボディ領域の外
側を、第２導電型の第１導電型半導体層で囲んでいるこ
とを特徴とする請求項第１項から第５項記載の半導体集
積回路装置。 ７、前記第２導電型の第１導電型半導体層で囲まれる領
域に、前記不揮発性メモリトランジスタ以外のＭＩＳト
ランジスタも形成したことを特徴とする請求項第６項記
載の半導体集積回路装置。 ８、前記不揮発性メモリトランジスタのボディ領域が半
導体基板と同じ導電型の半導体層で接続されていること
を特徴とする請求項第１項から第５項記載の半導体集積
回路装置。 ９、前記第１のＭＩＳトランジスタのドレインが半導体
基板の一部で構成されていることを特徴とする請求項第
１項から第７項記載の半導体集積回路装置。 １０、前記第１のＭＩＳトランジスタがＮチャネルＭＩ
Ｓトランジスタであることを特徴とする請求項第１項か
ら第９項記載の半導体集積回路装置。 １１、前記第１のＭＩＳトランジスタが２重拡散型のＭ
ＩＳトランジスタであることを特徴とする請求項第１項
から第１０項記載の半導体集積回路装置。 １２、前記第１導電型の第２の半導体領域のかわりに、
側面が絶縁層で囲まれ、金属または合金または低抵抗化
した多結晶シリコン層を埋め込んだ導電体領域を用いた
ことを特徴とする請求項第４項から第１１項記載の半導
体集積回路装置。 １３、前記不揮発性メモリトランジスタのボディ領域の
外側に設けた第２導電型の第１導電型半導体層の囲いの
一部に、側面が絶縁層で囲まれ、金属または合金または
低抵抗化した多結晶シリコン層を埋め込んだ導電体領域
を用いたことを特徴とする請求項第６項から第１２項記
載の半導体集積回路装置。 １４、前記不揮発性メモリに、あらかじめ記憶しておい
たデータに応じ、前記第１のＭＩＳトランジスタの動作
を可変にしたことを特徴とする請求項第１項から第１３
項記載の半導体集積回路装置。 １５、横型のＰチャネルＭＩＳトランジスタをＰ型基板
で分離されたＮウェル内に形成し、２重拡散型のＮチャ
ネルＭＩＳトランジスタをＰ型基板で分離されたＮウェ
ル内に形成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241972A JPH03105971A (ja) | 1989-09-20 | 1989-09-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241972A JPH03105971A (ja) | 1989-09-20 | 1989-09-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105971A true JPH03105971A (ja) | 1991-05-02 |
Family
ID=17082327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241972A Pending JPH03105971A (ja) | 1989-09-20 | 1989-09-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105971A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0658938A1 (en) * | 1993-12-15 | 1995-06-21 | STMicroelectronics S.r.l. | An integrated circuit comprising an EPROM cell and a MOS transistor |
| EP0731504A1 (en) * | 1995-03-09 | 1996-09-11 | STMicroelectronics S.r.l. | Process for the manufacturing of integrated circuits comprising lateral low-voltage and high-voltage DMOS-technology power devices and non-volatile memory cells |
| EP0690508A3 (en) * | 1994-07-01 | 1997-09-10 | Advanced Micro Devices Inc | Layer buried in a memory array |
| EP0853343A2 (en) * | 1997-01-13 | 1998-07-15 | Nec Corporation | Semiconductor memory device having novel layout pattern |
| US6492675B1 (en) | 1998-01-16 | 2002-12-10 | Advanced Micro Devices, Inc. | Flash memory array with dual function control lines and asymmetrical source and drain junctions |
| WO2010054987A1 (en) * | 2008-11-12 | 2010-05-20 | International Business Machines Corporation | Structure for device isolation |
-
1989
- 1989-09-20 JP JP1241972A patent/JPH03105971A/ja active Pending
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