KR0147500B1 - 머지 분리 및 노드 트랜치 구조의 메모리 어레이에서 기생 누설을 감소시키기 위한 구조 및 방법 - Google Patents

머지 분리 및 노드 트랜치 구조의 메모리 어레이에서 기생 누설을 감소시키기 위한 구조 및 방법

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KR0147500B1
KR0147500B1 KR1019950023806A KR19950023806A KR0147500B1 KR 0147500 B1 KR0147500 B1 KR 0147500B1 KR 1019950023806 A KR1019950023806 A KR 1019950023806A KR 19950023806 A KR19950023806 A KR 19950023806A KR 0147500 B1 KR0147500 B1 KR 0147500B1
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프랭크 게이슬러 스티븐
케이쓰 로이드 데이비드
파기 마튜
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윌리엄 티 엘리스
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 머지 분리 및 노드 트랜치 구조의 반도체 구조 및 그 제작 방법으로서, 저장 노드, 분리 트랜치 및 필드 분리 영역의 교차점에 분리 주입 층이 형성된다. 분리 주입 층은 인접한 필드 분리 영역보다 높은 주입 종(species)의 농도를 갖고, 저장 노드의 소스/드레인 확산과 인접한 비트 라인 접촉 확산 간에서의 기생 누설 메카니즘을 방지하도록 배치된다. 주입은 기판의 상부면 근처의 깊은 트랜치 측벽을 통해 메모리 구조 제작 동안 발생된다.

Description

머지(merged) 분리 및 노드 트랜치 구조의 메모리 어레이에서 기생 누설을 감소시키기 위한 구조 및 방법.
제1a도는 종래의 MOSFET 레이아웃의 상부 평면도.
제1b도는 제1a도의 MOSFET를 라인 1b-1b′를 따라 절단한 단면 정면도.
제2도는 머지 분리 및 노드 트랜치(MINT) 구조의 반도체 메모리 구조에서 기생 누설 경로를 확인시켜 주기 위한 간단한 부분 사시도.
제3a도는 제2도의 반도체 메모리 구조의 상부 평면도.
제3b도는 제3a도의 반도체 메모리 구조를 라인 3b-3b′를 따라 절단하여 보여주는 단면 정면도.
제3c도는 제3a도의 반도체 메모리 구조를 라인 3c-3c′를 따라 절단하여 보여주는 단면 정면도.
제4도는 머지 분리 트랜치 및 노드 트랜치 구조의 동적 등속 호출 메모리(DRAM) 어레이에서 기생 누설 경로를 확인시켜 주기 위한 상부 평면도.
제5도는 제4도의 동적 등속 호출 메모리 어레이를 라인 5-5′를 따라 절단한 절단된 사시도.
제6도는 제4도의 동적 등속 호출 메모리 어레이를 라인 6-6′을 따라 절단한 절단된 사시도.
제7도는 본 발명에 따른 제작 처리 과정을 설명하는데 유용한 반도체 구조의 단면 정면도.
제8도는 제7도의 반도체 구조에 이어서 산화물 마스크가 형성되는 과정을 보여주는 단면 정면도.
제9도는 제8도의 반도체 구조에 이어서 깊은(deep) 기판 트랜치 및 트랜치 스크린 산화물이 형성되는 과정을 보여주는 단면 정면도.
제10a도는 MINT 구조의 메모리 구조에 대한 본 발명의 전하 저장 트랜치에서, 전하 저장 트랜치의 대향 단부들에 분리 주입층(X로 표시)을 배치한 것을 나타내는 상부 평면도.
제10b도는 제10a도의 전하 저장 트랜치에서, 분리 주입층을 형성하기 위해 반도체 구조의 필드 분리 영역속으로 추가의 종(species)을 각이진 모양으로 주입한 것을 나타내는 부분 단면 정면도.
*도면의 주요부분에 대한 부호의 설명
12:소스 영역 14:드레인 영역
20:채널 스톱 영역 22:반도체 기판
28:트랜치 커패시터 29:필드 분리 영역
31:소스 확산 32:드레인 확산
33:얕은 분리 트랜치 34:게이트 전극
40:기생 누설 경로
본 발명은 기생 전하 누설이 감소되는 머지(merged) 분리 트랜치 및 노드 트랜치 구성으로 된 반도체 메모리 구조 및 그 제작 방법에 관한 것이다.
공통 실리콘 기판 내에서 금속-산화물 실리콘 전계 효과 트랜지스터(MOSFET)가 제작되는데, 이들은 서로 전기적으로 분리되지 않으면 않된다. MOSFET들은 일단 분리된 후에는 특정한 회로 구성을 위해 상호 접속될 수 있다.
MOSFET는 자체 분리(Self-isolated)라고 하는데, 즉, 소스-기판 및 드레인 기판 PN 접합이 역바이어스가 걸리는 경우에 드레인 전류는 게이트의 지배하에 채널을 통하여 소스로부터 드레인으로만 전류가 흐르기 때문이다. 그러나, 금속-산화물-반도체(MOS)트랜지스터를 상호 접속시키는데 사용되는 전도성 라인들은 종종 공통 실리콘 기판 내에 기생 MOS 트랜지스터의 게이트를 형성하고 그들 밑에는 소망스럽지 못한 게이트 산화물이 형성되게 된다. 따라서, MOSFET를 분리시키기 위해서는 필드 영역에 채널이 형성되는 것을 방지할 필요가 있다. 이것을 만족시키는 하나의 방법으로서는 비교적 두꺼운 필드 산화물 층을 이용하는 것이다. 그러나, 디바이스의 면적이 줄어들 수 있는 우려가 있기 때문에 필드 산화물 영역을 두껍게 하는 것은 바람직하지 못하다.
다른 트랜지스터 분리 기술로서는 기생 게이트 작동(turn-on) 전압을 증가시키기 위해 필드 산화물 아래에서 기판의 불순물 레벨을 증가시키는 것이다. 이것은 통상 종래의 기술에서 필드 분리 영역 또는 채널 스톱 영역으로서 알려진 것을 생성하도록 이온 주입에 의해 달성된다. 필드 산화물과 채널 스톱 영역의 결합은 대부분의 PMOS, NMOS 및 산화물-분리 바이폴라 집적 회로에 적적한 분리를 제공할 수 있다. 그러나, 특정한 응용에서의 채널 스톱 영역의 형성은 결정도 적지 않다.
예로서, 제1a도 및 제1b도는 서로 맞은 편에 있는 소스 영역(12) 및 드레인 영역(14)으로 구성되는 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)(10)의 일실시예를 나타낸다. 소스 영역(12) 및 드레인 영역(14)은 트랜치 분리 산화물 (16)에 의해 서로 분리되어 있으며, 횡단(overpassing) 게이트(17)로부터 분리되어 있다. 기판(22) 내에 채널 스톱 영역(20)이 정해지도록 트랜치 산화물(1) 아래의 영역에 적적한 블록킹 형 주입(implant)이 이루어진다.
채널 스톱 주입의 농도는 기생의 두꺼운 산화물로된 MOSFET의 형성을 저해하고, 동시에 소스/드레인 확산의 전기적 특성에 최소한의 영향을 주도록 선택된다. 그러나, 이것은 채널 스톱 영역 형성 후의 처리 동안 반도체 웨이퍼가 열을 받아서 주입물이 확산층 또는 필드 산화물 속으로 이동되기 때문에 사실상 곤란하다. 이러한 곤란성으로 인해 채널 스톱 영역의 불순물의 농도를 제하는 경향이 있다. 반도체 메모리 디바이스의 형성에서 자주 채널 스톱 영역이 응용되고 있다.
최근의 집적 회로 이용의 지수 함수적 성장에 따라 여러 가지 형태의 반도체 메모리 디바이스가 개발되고 있다. 특히 본 발명에 대한 메모리 디바이스로서 여러 가지 형태의 반도체 트랜치 및 저장 커패시터 구조가 제안되고 있다. 본 발명은 종래의 머지 분리 및 노드 트랜치(MINT) 구조로서 알려져 있는 메모리 구조의 하나의 특수 형태에 관한 것이다. 예를 들면, 머지 분리 및 노드 트랜치 구조의 반도체 트랜치 커패시터 셀이란 명칭의 미합중국 특허 제4, 801, 988호로서 디. 케니(D. Kenney)에게 공통 양도된 특허를 참조로 들수 있다. 그러한 디바이스의 실제적인 제작은 반도체 제작 산업 분야에서 중요한 역할을 하고 있다. 본 발명은 이러한 역할에 부응하려는 데 있다.
간단히 요약하면, 본 발명은 제1 양태로서 전하 저장 트랜치가 배치될 수 있으며, 또한 필드 분리 영역에 의해 적어도 부분적으로 둘러 싸여지는 반도체 기판을 포함하는 반도체 구조를 포함한다. 전하 저장 트랜치 및 필드 분리 영역은 이들이 대향 관계에 있는 인터 페이스 영역을 갖는다. 제1확산 영역 및 제2확산 영역은 반도체 기판 내에 배치되어 질 수 있고, 인터페이스 영역 부근의 필드 영역에 의해 전하 저장 트랜치로부터 부분적으로 분리되도록 배치될 수도 있다. 분리 주입층은 전하 저장 트랜치 및 필드 분리 영역의 인터페이스 영역에서 필드 분리 영역 내에 형성된다. 분리 주입층이 배치되며, 제1확산 영역과 제2확산 영역 간의 필드 분리 영역에서 역전 층의 형성을 제한하기에 충분한 불순물 농도를 갖는다.
다른 양태로서, 본 발명은 기판 내에 어레이 구성으로 배치되는 다수의 메모리 셀을 가진 반도체 기판을 포함하는 반도체 메모리 어레이를 포함한다. 이 어레이는 다수의 교차 워드 라인 및 비트 라인을 통해 억세스 된다. 어레이의 각 메모리 셀은 반도체 기판 내에 형성된 전하 저장 트랜치와 필드 분리 영역을 포함하는데, 필드 분리 영역은 상기 전하 저장 트랜치를 적어도 부분적으로 둘러싸고 있으며, 상기 전하 저장 트랜치와 필드 분리 영역 사이에는 서로 대향 관계로 인터페이스 영역이 형성된다. 저장 노드 확산 및 비트 라인 접촉 확산은 기판 내에서 전하 저장 트랜치에 인접하게 배치된다. 분리 주입층은 전하 저장 트랜치와 필드 분리 영역의 인터페이스 영역에서 필드 분리 영역 내에 형성되며, 어레이의 인접한 메모리 셀의 저장 노드 확산과 비트 라인 접촉 확산 간의 상기 필드 분리 영역에서 역전 층의 형성을 규제하는데 충분한 불순물 농도를 갖는다.
또다른 양태로서는, 반도체 기판 내에 측벽 표면 영역을 갖고 있으며 기판 내에서 필리 분리 영역 부근에 형성되는 트랜치를 형성하는 단계, 기판 내에서 분리 주입층을 한정하도록 반도체 기판의 상부 표면 근처에서 트랜치의 측벽 속으로 불순물을 선택적으로 주입하는 단계; 트랜치 내에 커패시터 노드를 형성하는 단계; 및 기판 내에 제1 및 제2확산 영역을 형성하는 단계를 포함하는 메모리 구조의 제작 방법을 제공하는 것이다. 제1 및 제2 확산 영역은 트랜치 내에 형성된 커패시터 노드 부근의 필드 분리 영역에 의해 분리되어 있다. 분리 주입층이 배치되며, 커패시터 노드 부근의 필드 분리 영역 내에서 제1 확산 영역과 제2 확산 영역 간을 연장하는 역전 층의 형성을 규제할 수 있는 충분한 불순물 농도를 갖는다.
또다른 양태로서는, 머지 분리 및 노드 트랜치 구성의 반도체 메모리 구조의 필드 분리 층에서 역전 층의 형성을 규제하는 방법이 제공된다. 반도체 메모리 구조는 노드 트랜치, 노드 트랜치와 함께 부분 머지된(merged) 분리 트랜치, 제1 확산, 및 인접한 제2 확산을 포함한다. 인터페이스 영역은 노드 트랜치와 분리 트랜치의 교차점에서 필드 분리 영역 내에 형성된다. 반도체 메모리 구조의 제작 동안에, 상기한 방법은, 추가의 불순물을 인터페이스 영역에서 필드 분리 영역으로 주입하는 단계를 포함하는데; 추가의 불순물은 필드 분리 영역의 물질과 동일한 형태의 물질로 되어 있으며; 인터페이스 영역에서 필드 분리 영역으로 추가의 불순물이 흘러 들어가게하여 노드 트랜치와 분리 트랜치의 인접한 곳에 제1 확산 및 인접한 제2 학산 간에 역전 층의 형성을 규제할 수 있는 충분한 분리 주입층을 형성하는 단계 포함한다.
다시말해서, 본 발명은 하나의 양태로서 MINT 구조와 함께 트랜치 분리 구조를 갖는 개량된 메모리 구조와, 전하 저장 능력을 보다 연장시킨 제작 방법에 관한 것이다. 저장 능력을 연장시킴에 의해서, 셀의 리프레싱(refershing)이 보다 긴시간 주기로 발생하여, 이에 의해 전체 메모리 어레이의 전력 소비가 감소된다. 또한, 보다 긴 저장 능력으로 인해 열에너지의 양의 감소가 발생한다. 본 명세서에 제안된 구조 및 방법에 의해 전하의 기생 누설이 MINT 메모리 어레이의 제작을 실제 제품화할 수 있는 레벨까지 감소시킬 수 있다.
본 발명의 상술한 장점 외의 이점은 첨부한 도면과 관련하여 고려되는 본 발명의 특정한 양호한 실시예의 다음의 상세한 설명으로부터 보다 쉽게 이해할 수 있을 것이다.
기생 누설 메카니즘은 머지 분리 및 노드 트랜치 구성의 메모리 어레이에서 발생되는 것으로서 출원인에 의해 발견되었다. 누설 메카니즘은 예를 들면 메모리 셀당 1fA 내지 1PA 정도로 작긴하지만 메모리 어레이에서 장시간 기간 동안 저장을 유지시키기 위한 목적에는 장애를 발생시키기에 충분하다. 설치될 당시에, 누설 경로는 인접한 비트 라인 접촉 확산과 저장 노드 트랜치 부근의 저장 노드의 드레인 또는 소스 확산 사이로 연장되고, 분리 트랜치 아래까지 연장되는 것으로 발견되었다. 실제로, 거기에는 필드 분리 영역이 역전층을 방지할 수 있도록 도핑되어 있음에도 불구하고 필드 분리 영역(즉, 채널 스톱 영역)에 역전 층을 생성시키는데 충분한 2중 게이트 영향(dual gating affect)이 있다. 이것은 부분적으로는 필드 분리 영역에 사용될 수 있는 도핑 농도의 실질적인 제약 때문이다.
설치된 후에, 누설 경로 메카니즘은 필드 분리 영역에서 얕은 분리 트랜치와 깊은 저장 트랜치 사이를 통과하는 것으로 확인되고 있다. 통과 워드 라인은 분리 산화물 전체에서 FET 게이트로 작용하는 반면 저장 노드는 그 자신의 트랜치 산화물 전체에서 게이트로서 동작한다. 이중 게이트의 세기는 저장 노드에 인접하고 분리 트랜치 아래에 있는 메모리 셀의 필드 분리 영역 내에 기생 역전을 생성시킬 만한 세기이다. 본 발명에 따라, 새롭게 확인된 누설 메카니즘은 분리 트랜치의 부근의 깊은 트랜치 측벽 상에 분리 주입층을 선택적으로 형성시킴에 의해 방지된다.
기생 누설 메카니즘은 소스대 드레인 바이어스가 걸리는 경우로서 저장 노드에 인접한 메모리 셀 확산이 로우 전위이고, 인접한 비트 라인의 비트 라인 접촉 확산이 하위 전위일 때 설정된다. 누설 전류는, 예를 들면 어레이의 셀에 대한 판독 또는 기입을 행할 때, 셀의 저장 노드에 로우 전압이 걸리고, 통과 워드 라인은 로우 전압 상태로 될 때 통과된다. 주목해야할 것으로, 이러한 누설 전류는 깊은 저장 노드, 얕은 분리 트랜치 및 통과 워드 라인의 교차점에서 발생된다. 2중 게이트 중 하나만이 액티브 로우이면, 기생 누설 전류는 상당히 작은 것으로 간주되어, 적어도 최근에는 그렇지 않지만 관심의 대상이 되지 않았다. 그러나 본 발명은 그러한 상황에 역점을 두고 있으며 장차 중요시될 것이다.
이제부터 도면을 참조하는데, 다른 도면을 포함하여 동일한 참조 번호는 동일 또는 유사한 구성 요소를 나타내도록 하였다.
제2도 및 제3a도 내지 제3c도에는 부분적이나마 MINT 구성을 가진 간단한 메모리 구조가 도시되어 있다. 이 메모리 구조는 예를 들면, P+기판(30)에 비치된 n-웰(29)을 포함하는 복합 반도체 기판(25)에 형성된 깊은 트랜치 커패시터(28)를 포함한다. 본 명세서에 제안된 실시예에서, n-웰(29)은 필드 분리 영역으로서 작용한다. 복합 반도체 기판의 표면 위에는 소스 확산(31), 드레인 확산(32), 및 게이트 전극(34)을 가진 트랜지스터가 구성되어 있다. 소스 확산(31) 및 드레인 확산(32)은 얕은 분리 트랜치(33)에 의해 서로 분리되어 있고, 소스 확산 및 드레인 확산 위에 배치된 박막 절연 층을 통해 게이트 전극(34)으로부터 분리되어 있다. 복합 기판(25)에 형성되는 깊은 트랜치 커패시터는 예를 들면 폴리 실리콘으로 채워지는 박막 절연층(27)의 라이닝(lining)을 포함한다. 필드 분리 영역(29)은 깊은 트랜치 커패시터를 인접한 깊은 트랜치 및 그러한 메모리 셀의 어레이의 다른 구조로부터 분리 시키는 역할을 한다.
일반적으로 상술한 바와 같이, 기생 누설 경로(40)는 필드 분리 영역(29)이 있음에도 불구하고, 거의 접지 전위에 가까운 로우 전압이 트랜치 커패시터(28) 및 분리 트랜치 산화물(33) 위를 통과하는 폴리 실리콘 워드 라인(34)에 인가될 때 제2도 및 제3a도 내지 제3c도의 메모리 구조에서 발생되는 것으로 발견되고 있다. 실제로, 라인(34) 및 커패시터(28)는 공통적으로 기생 FET 작동 전압을 제공함으로써 누설 경로(40)를 만들고 있다. 이러한 역전층(40)의 경로는 소스 확산(31)으로부터 저장 트랜치(28)에 인접한 분리 트랜치(33)의 측벽 아래로 연장되며, 그 후에 다시 저장 트랜치에 인접한 분리 트랜치의 하부를 따라 연장되고, 마지막으로 분리 트랜치 측벽 위로 진행된 후 드레인 확산(32)에서 종단된다. 이중 게이팅 영향은 MINT 메모리 디바이스의 정상적인 동작 동안 역전 층(40)이 발생될 때 기생의 두꺼운 산화물의 FET 소자의 임계 전압을 실질적으로 낮게하는 것으로 발견되고 있다. 본 명세서에 제공된 구조 및 처리 과정은 디바이스의 전하 이동 특성에 영향을 초래하지 않고 이러한 누설 경로를 차단하도록 설계되었다.
제4도 내지 제6도는 머지 분리 및 노드 트랜치 구조를 가진 메모리 어레이를 보다 상세하게 나타내고 있다. 일괄하여 이들 도면들을 참조하면, 어레이는 다수의 비트라인(52) 및 워드 라인(56)을 포함한다. 하나의 예로서, 비트 라인(52)은 알루미늄으로 제조될 수 있는 반면, 워드 라인(56)은 폴리 실리콘 및 텅스텐 실리사이드를 포함하는 폴리사이트 혼합물을 포함할 수도 있다. 깊은 저장 노드 또는 트랜치 커패시터는 예를 들면, 기판의 상부면에서부터 10마이크론의 깊이를 가질 수 있고, 기판 영역(30)에서는 산화물-질화물-산화물(ONO) 유전체를, n-웰 영역(29)에서는 두꺼운 산화물 컬러(thick oxide collar)를 가질 수 있는데, 이들 양자는 본 명세서에서는 트랜치 유전체(27)라고 한다. 저장 노드의 밸런스(balance)는 예를 들면 폴리실리콘을 포함한다. 분리 트랜치(33)는 대략 0.5 마이크론의 깊이를 갖고 있으며, 산화물로 채워진다. 트랜치(33)의 기능은 어레이에서 인접한 비트 라인들(52)간을 분리시키고 이들 간의 누화(crosstalk)를 방지하는 것이다.
제4도 내지 제6도에 제시된 구조를 형성하는 방법은 발명의 명칭이 머지 분리 및 노드 트랜치 구조의 반도체 트랜치 커패시터 쉘인 공동 양도된 미합중국 특허 제4, 801, 988호에서 발견할 수 있는데, 이는 참조로 고려된다. 그러나, 본 발명을 실시하기 위한 필요한 정보는 이하에 제시되어 있다. 제2도 내지 제3c도의 간단한 메모리 셀의 예와 관련한 상술한 설명에는 약간의 중복된 부분이 있음을 주목해야 한다.
어레이에서 각 메모리 셀은 실리콘 P+기판(30)에 형성된 n-웰(29) 내에 배치된다. 깊은 트랜치는 셀의 메모리 크기에 대응하는 전하를 저장하기 위해 형성된다. 이 트랜치는 n-웰(29)을 통해서 기판(30) 속으로 에칭된다. 다시, 깊은 트랜치는 P+기판 영역(30)에서는 ONO 유전체, 그리고 n-웰 영역(29)에서는 두꺼운 산화물 컬러와 함께 정렬되며, 이들 양자는 유전체(27)라고 한다. P+폴리실리콘은 깊은 트랜치의 내부를 채운다. P-채널 전송디바이스(19)는 비트 라인(52)에 접속된 소스/드레인 영역(50)과 폴리실리콘 표면 스트랩(54)에 의해 저장 트랜치에 접속된 다른 소스/드레인 확산 영역(23)을 갖는다. 인터레벨(interlevel) 산화물은 기판 재료 위에 배치되어 플래너 처리된다(planarized). 비트 라인 접촉부(51)는 인터 레벨 산화물 속에 에칭되며, 홀은 티타늄 텅스텐(Tiw)으로 채워지며 플래너 처리된다. 마지막으로 알루미늄이 배치되고 비트 라인(52)을 형성하도록 에칭된다.
제6도에서, 누설 경로(40)는 저장 트렌치의 측벽 주위(그리고 분리 트랜치(도시 생략)아래)의 소스/드레인 확산(50)으로부터 드레인/소스 확산(23)까지 연장되는 역전 층을 포함하도록 도시되어 있다. 다시, 깊은 트랜치 폴리실리콘에 의한 이중 게이팅과 분리 산화물을 가로 질러 통과하는 워드 라인으로 인하여, 기생의 두꺼운 산화물의 FET 디바이스의 임계 전압이 충분히 낮게되어 그로인해 메모리 셀의 동작 동안 역전의 누설 경로가 발생되어 깊은 트랜치 커패시터에 저장된 전하에 영향을 준다.
설명한 바와 같이, 본 명세서에 제시된 해결 수단은 기생의 두꺼운 산화물의 FET 누설을 제거하기 위해 설계된 영역의 저장 트랜치의 측벽속으로 불순물의 종(species)을 선택적으로 주입하는 것이다. 보다 구체적으로, 정상적인 제작 동안에는 깊은 트랜치가 실리콘 기판 속에 에칭되고, 그 후에 이들 트랜치들의 벽들과 하부에 희생적 산화물(Sacrilficial oxide)을 성장시키는 것이다. 본 발명에 따라서, 저각(shallow angled)의 주입이 실리콘 기판 속의 희생적 산화물을 통해 트랜치들의 단부 벽들에서 행해진다. 일반적인 주입 각도는 30°내지 50°일 수 있다. 불순물은 예를 들면 기판 표면에서 2마이크론 미만의 깊이까지 주입된다. 디바이스가 P채널이면, 비소 또는 인 등의 임의의 N형 물질이 사용된다(즉, 추가의 N형 불순물이 n-웰에 추가될 수 있는 정도로). n채널 어레이가 요구되는 경우, P-웰 속으로 붕소 또는 인듐의 P형 물질이 주입된다. 이러한 선택적인 주입를 달성하기 위한 하나의 실시예를 제7도 내지 제10b도를 참조하여 설명한다.
제7도와 함께 기술을 개시하면, 산화물(61)은 P+기판(30) 및 P-기판 영역(57)을 포함하는 복합 기판의 최상부에 열적 성장된다. 이렇게 열적으로 성장된 산화물은 두께가 15㎚까지 되며 패드 산화물(61)을 형성하고 실리콘 기판과 그위에 형성되는 질화물 층(62) 간에서 버퍼로서 작용한다. 층(62)은 두께가 160㎚까지 형성될 수도 있따.
제8도에서는 질화물층(62)위에 트랜치 마스크 오버레이(trench mask overlay;63)를 생성하도록 산화물 피착 단계가 사용되고 있다. 포토레지스트 피착, 포토 레지스트의 노출 및 현상과 함께 종래의 패터닝은 소망의 트랜치 패턴을 형성하도록 사용된다.
제9도는 차후에 제거되어 지는 산화물 마스크(63)(제8도)를 통한 트랜치 에칭 후의 최종 구조를 도시하고 있다. 다시, 최근의 일반적인 트랜치 깊이는 n-웰(29)을 통해 기판(30)속으로 10㎛로 될 수 있다. 트랜치 형성후, 희생적 산화물은 예를 들면 두께가 20㎚로 되어 측벽 및 하부 벽을 따라 깊은 트랜치 내에 형성된다. 이 희생적 산화물은 또한 트랜치 스크린 산화물(64)로서 작용한다.
본 발명에 따른 종 주입(species implantation)의 일실시예는 제10a도 및 제10b도에 잘 도시되어 있다. 이러한 주입에 있어서, 추가의 불순물은 관련된 분리 트랜치 아래의 저장 노드의 대향 단부에 분리 주입 층 들을 형성하도록 저장 트랜치들의 대향 단부들 속으로 각도 주입된다. 이러한 불순물은 저장 트랜치의 대향 단부들의 상부 부분에서 2㎛ 깊이 까지만 주입되며, 더욱이 깊은 트랜치에 형성될 폴리실리콘의 전하 이동 특성에 영향을 끼치지 않으면서 상술한 역전층(40)의 설정을 방지할 수 있는 충분한 농도로 되어야 한다. 각도 주입은 제시된 불순물을 선택적으로 배치하는데 사용될 수 있다. 예를 들면, 140KeV에서 1.25E 12/㎠ 비소량으로 반도체 웨이퍼 표면에 대하여 주입 각도를 50°기울이면 트랜치 단부 벽 상에 얕은 N-형 비소 분리 층(70)을 얻을 수 있다. 대향 단부 벽들은 주입 간에 웨이퍼를 180°회전 시킴에 의해 주입된다.
제10a도에 X로 표시하여 도시한 바와 같이, 저장 트랜치의 긴 측벽 부분은 전송 디바이스의 전기 특성에 대한 손상을 최소화 하도록 주입을 하지 않는 편이 좋다. 주입 동안, 패드 질화물(62)은 실리콘의 상부 표면을 주입으로부터 보호하는 주입 마스크로서 작용한다. 주입 각도는 주입이 P영역(n-웹)(29)속에서 자체 정렬되고, P+기판 영역(30)으로는 주입되지 않도록 선택된다. 주입은 불순물이 실리콘 기판에 도달하는 것으로부터 필터하도록 유리하게 작용하는 트렌치 산화물 스크린(64)을 통해 발생된다. 후속 처리 단계에서, 메모리 셀 영역 내의 P-영역은 두꺼운 산화물의 FET 누설의 기본 제어 및 단속(latch up)을 위한 종래의 n-웰(29)을 형성하도록 인 주입과 반대로 도핑될 수 있다. 일단 얕은 분리층(70)이 형성된 후에는 MINT 메모리 어레이를 제작하는 종래의 방식대로 처리가 진행된다.
부연 설명하며, 본 발명은 하나의 양태로서 MINT 구성의 개량된 메모리 구조와 보다 긴 전하 저장 능력을 갖도록 제작하는 방법을 포함한다. 저장 능력을 확장함에 의해서 셀의 리프레싱이 보다 긴 시간 주기로 발생되어 전체 메모리 어레이의 전력 소비가 저감된다. 또한, 보다 긴 저장 능력에 의해 열 에너지의 양이 감소된다. 본 명세서에 제시된 구조 및 방법에 의해 기생 누설이 실제 MINT DRAM 어레이를 제작할 수 있는 제품 레벨까지 감소될 수 있다. 또한, 이러한 구조 및 방법은 DRAM, SRAM, 및 EPROM 등에까지 동등하게 응용될 수 있다.
이제까지, 본 발명의 특정한 실시예에 따라 본 발면을 설명하였지만, 본 기술분야에 숙련된자는 많은 변형 실시예가 실시될 수 있음을 알 수 있을 것이다. 따라서, 첨부된 특허 청구 범위에서는 본 발명의 영역 및 범위 내에 속하는 이러한 변형 및 변경을 포함하도록 할 작정이다.

Claims (31)

  1. 반도체 기판; 상기 반도체 기판 내의 전하 저장 트랜치; 상기 반도체 기판 내에서 상기 전하 저장 트랜치와 서로 대향 관계를 유지하며 상기 전하 저장 트랜치와 함께 인터페이스 영역을 갖도록 적어도 부분적으로 상기 전하 저장 트랜치를 둘러싸는 필드 분리 영역; 상기 반도체 기판 내에서 상기 인터페이스 영역 부근의 상기 필드 분리 영역에 의해 상기 전하 저장 트랜치로부터 적어도 부분적으로 분리되어 있는 제1 확산영역; 상기 반도체 기판 내에서 상기 인터페이스 영역 부근의 상기 필드 분리 영역에 의해 상기 전하 저장 트랜치로부터 적어도 부분적으로 분리되어 있는 제2 확산영역; 상기 전하 저장 트랜치 및 상기 필드 분리 영역의 인터페이스 영역에서 상기 필드 분리 영역 내에 형성되며, 상기 제1 확산 영역과 상기 제2 확산 영역 간의 상기 인터페이스 영역에서 상기 필드 분리 영역 내의 역전 층의 형성을 규제하기에 충분할 정도의 불순물 농도를 갖고 배치되는 분리 주입층을 구비하는 것을 특징으로 하는 반도체 구조.
  2. 제1항에 있어서, 상기 전하 저장 트랜치에 인접되게 배치된 분리 트랜치를 더 포함하며, 상기 전하 저장 트랜치 및 상기 필드 분리 영역의 인터페이스 영역은 상기 분리 트랜치 밑에 적어도 부분적으로 배치되는 것을 특징으로 하는 반도체 구조.
  3. 제2항에 있어서, 상기 전하 저장 트랜치는 상기 반도체 기판 내에서 깊은 트랜치를 포함하고 상기 분리 트랜치는 상기 반도체 기판 내에서 얕은 트랜치를 포함하는 것을 특징으로 하는 반도체 구조.
  4. 제3항에 있어서, 상기 반도체 구조는 머지 분리 트랜치 및 전하 저장 트랜치 구조의 동적 등속 호출 메모리 구조를 포함하는 것을 특징으로 하는 반도체 구조.
  5. 제1항에 있어서, 상기 필드 분리 영역은 제1 형태의 물질로된 채널 스톱 영역을 포함하고, 상기 분리 주입 층은 n형 물질 혹은 P형 물질을 포함하는 상기 제1 형태의 물질 층을 포함하는 것을 특징으로 하는 반도체 구조.
  6. 제1항에 있어서, 상기 전하 저장 트랜치는 상기 반도체 기판의 상부면으로부터 깊이X만큼 상기 반도체 기판 속으로 연장되고, 상기 분리 주입층은 상기 반도체 기판의 상부 면으로부터 깊이 Y만큼 상기 반도체 기판의 상기 필드 주입 영역 속으로 연장되며, 여기서 Y X인 것을 특징으로 하는 반도체 구조.
  7. 제6항에 있어서, 상기 분리 주입 층의 상기 깊이 Y는 상기 전하 저장 트랜치의 상기 깊이 X의 5-30%의 범위에 있는 것을 특징으로 하는 반도체 구조.
  8. 제1항에 있어서, 상기 분리 주입 층은 상기 전하 저장 트랜치의 전하 이동 특성을 저해하지 않고 상기 전하 저장 트랜치의 측벽에서 상기 인터페이스 영역에 배치되는 것을 특징으로 하는 반도체 구조.
  9. 제1항에 있어서, 상기 전하 저장 트랜치는 내부 저장 노드를 둘러싸는 외부 유전체 층을 가진 커패시터 트랜치를 포함하며, 상기 내부 저장 노드는 상기 외부 유전체 층에 의해 상기 인터페이스 영역 내의 상기 분리 주입층으로부터 분리되어 있는 것을 특징으로 하는 반도체 구조.
  10. 상기 전하 저장 트랜치는 반도체 기판의 상부면에 평행한 신장된 단면을 갖고, 상기 전하 저장 트랜치의 상기 신장된 단면은 제1 단부 및 제2 단부를 갖고 있으며, 상기 인터페이스 영역은 상기 제1 단부 및 상기 제2 단부 중 적어도 한 단부에서 상기 필드 분리 영역 내에 배치되는 것을 특징으로 하는 반도체 구조.
  11. 제1항에 있어서, 상기 반도체 구조는 메모리 구조를 포함하며 상기 제1 확산 영역은 상기 메모리 구조에 대한 소스 노드 혹은 드레인 노드의 어느 하나로써 기능하는 저장 노드 확산을 포함하는 것을 특징으로 하는 반도체 구조.
  12. 제11항에 있어서, 상기 제2 확산 영역은 비트 라인 접촉 확산을 포함하는 것을 특징으로 하는 반도체 구조.
  13. 제12항에 있어서, 상기 전하 저장 트랜치에 인접되게 배치된 분리 트랜치를 더 포함하고, 상기 전하 저장 트랜치 및 상기 필드 분리 영역의 상기 인터페이스 영역은 상기 분리 트랜치 밑에 적어도 부분적으로 배치되며, 상기 전하 저장 트랜치는 상기 반도체 기판 내에서 깊은 트랜치를 포함하고 상기 분리 트랜치는 상기 반도체 기판 내에서 얕은 트랜치를 포함하는 것을 특징으로 하는 반도체 구조.
  14. 반도체 기판; 상기 반도체 기판 내에서 다수의 교차 워드 라인 및 비트 라인에 의해 억세스 되는 어레이로 배열된 다수의 메모리 셀을 구비하는데, 상기 각 메모리 셀은, 상기 반도체 기판 내의 전하 저장 트랜치; 상기 반도체 기판 내에서 상기 전하 저장 트랜치와 서로 대향 관계로 유지되며 상기 전하 저장 트랜치와 함께 인터페이스 영역을 갖도록 상기 전하 저장 트랜치를 적어도 부분적으로 둘러싸는 필드 분리영역; 상기 반도체 기판 내에서 상기 인터페이스 영역 부근의 상기 필드 분리 영역에 의해 상기 전하 저장 트랜치로부터 적어도 부분적으로 분리되어 있는 저장 노드 확산; 상기 반도체 기판 내에서 상기 다수의 교차 워드 라인 및 워드 라인 중 관련 비트 라인에 결합되는 비트 라인 접촉 확산; 및 상기 전하 저장 트랜치와 상기 필드 분리 영역의 상기 인터페이스 영역에서 상기 필드 분리 영역 내에 형성된 분리 주입 층을 포함하는데, 상기 분리 주입 층은 상기 저장 노드 확산과 어레이 내의 인접한 메모리 셀의 비트 라인 접촉 확산간으 상기 필드 분리 영역에서 역전 층의 형성을 제한 할 수 있을 정도의 충분한 불순물 농도를 갖고 배치되는 것을 특징으로 하는 반도체 메모리 어레이.
  15. 제14항에 있어서, 각 메모리 셀에 대하여, 상기 분리 주입 층은 상기 전하 저장 트랜치의 전하 이동 특성을 저해하지 않도록 상기 인터페이스 영역의 일부분에만 배치되며, 어레이에서 상기 다수의 교차 워드 라인 및 비트라인 중 관련 워드 대신에 인접한 상기 전하 저장 트랜치에 인접한 필드 분리 영역에서 상기 역전층의 형성을 제한하는 것을 특징으로 하는 반도체 메모리 어레이.
  16. 제14항에 있어서, 상기 각 메모리 셀은 상기 반도체 기판 내에서 상기 반도체 메모리 어레이가 머지 분리 트랜치 및 전하 저장 트랜치 구조를 가진 메모리 어레이를 포함하도록 상기 인터페이스 영역 위에 적어도 부분적으로 배치되는 분리 트랜치를 더 포함하는 것을 특징으로 하는 반도체 메모리 어레이.
  17. 제16항에 있어서, 각 메모리 셀에 대하여, 상기 분리 트랜치는 얕은 트랜치를 포함하고, 상기 전하 저장 트랜치를 깊은 트랜치를 포함하는 것을 특징으로 하는 반도체 메모리 어레이.
  18. 제17항에 있어서, 각 메모리 셀에 대하여, 상기 전하 저장 트랜치는 트랜치 측벽 표면을 갖고, 상기 분리 주입 층은 트랜치 측벽 주입 영역을 가지며, 상기 트랜치 측벽 주입 영역은 상기 인터페이스 영역에서 상기 필드 분리 영역 내에 형성된 분리 주입 층이 상기 전하 저장 트랜치의 전하 이동 특성에 악 영향을 끼치지 않도록 상기 트랜치 측벽 표면 영역의 일부분을 포함하는 것을 특징으로 하는 반도체 메모리 어레이.
  19. 제18항에 있어서, 각 메모리 셀에 대하여, 상기 전하 저장 트랜치는 상기 반도체 기판의 상부면으로부터 깊이 X만큼 상기 반도체 기판 속으로 연장되며, 상기 분리 주입층은 상기 반도체 기판의 상부면으로부터 깊이 Y만큼 상기 반도체 기판의 상기 필드 분리 영역 속으로 연장되며, 여기서 YX인 것을 특징으로 하는 반도체 메모리 어레이.
  20. 제16항에 있어서, 각 메모리 셀에 대하여, 상기 필드 분리 영역은 제1 형태의 물질의 채널 스톱 영역을 포함하고, 상기 분리 주입 층은 n형 물질 혹은 P형 물질을 포함하는 상기 제1형태의 물질 층을 포함하는 것을 특징으로 하는 반도체 메모리 어레이.
  21. 제14항에 있어서, 각 메모리 셀에 대하여, 상기 전하 저장 트랜치는 제1 단부 및 제2 단부를 갖고, 상기 분리 주입 층은 상기 제1 단부 및 제2 단부 중 적어도 한 단부에 인접한 상기 필드 분리 영역 내에 배치되는 것을 특징으로 하는 반도체 메모리 어레이.
  22. 메모리 구조를 제작하는 방법에 있어서,
    가) 반도체 기판 내에서 트랜치 측벽 표면 영역을 갖고 상기 반도체 기판 내의 필드 분리 영역 부근에 배치되도록 형성되는 트랜치를 형성하는 단계,
    나) 상기 반도체 기판 내에 분리 주입 층을 형성하기 위해 반도체 기판의 상부면 부근의 트랜치의 측벽속으로 선택적으로 불순물을 주입하는 단계를 포함하며, 상기 주입은 상기 트랜치 측벽 표면 영역의 일부분을 포함하는 트랜치 측벽 주입 영역을 둘러싸고,
    다) 상기 트랜치에 커패시터 노드를 형성하는 단계; 및
    라) 상기 반도체 기판 내에 상기 트랜치에 형성되는 커패시터 노드 부근의 필드 분리 영역에 의해 분리되는 제1 확산 영역 및 제2 확산 영역을 형성하는 단계를 포함하며, 상기 분리 주입 층은 상기 커패시터 노드에 인접한 필드 분리 영역내에서 역전 층의 형성을 규제할 수 있을 정도의 충분한 불순물 농도를 갖고 배치되며 상기 제1 확산 영역과 상기 제2 확산 영역 사이로 연장되는 것을 특징으로 하는 메모리 구조 제작 방법.
  23. 제22항에 있어서, 상기 반도체 기판 내에서 상기 메모리 구조가 머지(merged) 분리 및 노드 트랜치 구조로 되도록 상기 단계 가)에서 형성된 상기 트랜치와 부분적으로 머지된 얕은 분리 트랜치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 구조 제작 방법.
  24. 제23항에 있어서, 상기 선택적으로 불순물을 주입하는 단계 나)는 상기 얕은 분리 트랜치 밑에 적어도 부분적으로 트랜치의 측벽 속으로 불순물을 주입하는 것을 포함는 것을 특징으로 하는 메모리 구조 제작 방법.
  25. 제22항에 있어서, 상기 선택적으로 불순물을 주입하는 단계 나)는 상기 분리 주입 영역을 형성하기 위해 불순물을 상기 트랜치의 측벽 속으로 주입하는 각도를 포함하는 것을 특징으로 하는 메모리 구조 제작 방법.
  26. 제25항에 있어서, 상기 트랜치는 상기 반도체 기판의 상부 표면에 평행한 신장된 단면을 갖고, 상기 신장된 단면은 제1 단부 및 제2 단부르 가지며, 상기 선택적으로 불순물을 주입하는 단계 나)는 불순물을 상기 제1 단부의 적어도 하나에서 트랜치의 상기 측벽 속으로 주입하는 각도를 포함하는 것을 특징으로 하는 메모리 구조 제작 방법.
  27. 제26항에 있어서, 상기 선택적으로 불순물을 주입하는 단계 나)는 불순물을 상기 제1 단부 및 제2 단부에서 트랜치의 측벽속으로 주입하는 것을 포함하고, 상기 방법은 상기 트랜치의 상기 제1 단부 속으로 불순물을 주입하는 각도와 상기 트랜치의 제2 단부속으로 불순물을 주입하는 각도 사이에 반도체 기판을 180°회전시키는 단계를 포함하는 것을 특징으로 하는 메모리 구조 제작 방법.
  28. 제25항에 있어서, 상기 선택적으로 불순물을 주입하는 단계 나)전에 상기 트랜치에 희생적 산화물을 형성하는 단계를 더 포함하며, 상기 선택적으로 주입하는 단계 나)는 불순물을 상기 희생적 산화물을 통해 상기 트랜치의 측벽 속으로 주입하는 각도를 포함하는 것을 특징으로 하는 메모리 구조 제작 방법.
  29. 노드 트랜치, 노드 트랜치와 부분 머지된 분리 트랜치, 제1 확산, 및 인접한 제2 확산, 노드 트랜치와 분리 트랜치의 교차점에서 필드 분리 영역에 형성된 인터페이스 영역을 포함하는, 머지 분리 및 노드 트랜치 구조를 가진 반도체 메모리 구조의 필드 분리 층에서 역전 층의 형성을 규제하기 위한 제작 방법에 있어서, 상기 제작 방법은 가) 인터페이스 영역에서 불순물을 필드 분리 영역속으로 더 주입하는 단계를 포함하는데, 상기 추가되는 불순물은 상기 필드 분리 영역의 물질 형태와 동일한 형태의 물질이며; 나) 상기 인터페이스 영역에서 상기 필드 분리 영역속으로추가의 불순물을 주입하여 상기 제1 확산과 인접한 제2 확산 간에 역전 층의 형성을 규제할 전도의 충분한 분리 주입 층을 사기 노드 트랜치 및 상기 분리 트랜치에 인접하게 형성하는 단계를 포함하는 것을 특징으로 하는 제작 방법.
  30. 제29항에 있어서, 상기 주입 단계 가)는 상기 반도체 메모리 구조의 제작 동안 노드 트랜치에 형성되는 희생적 산화물을 통해 추가의 불순물을 필드 분리 영역속으로 주입하는 것을 포함하는 것을 특징으로 하는 제작 방법.
  31. 제29항에 있어서, 상기 추가의 불순물 단계 가)는 상기 노드 트랜치의 전하 이동 특성을 저해하지 않도록 상기 인터페이스 영역에서 필드 분리 영역의 일부에만 주입하는 것을 포함하는 것을 특징으로 하는 제작 방법.
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