JP3275569B2 - 横型高耐圧電界効果トランジスタおよびその製造方法 - Google Patents
横型高耐圧電界効果トランジスタおよびその製造方法Info
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Description
モーター駆動又はディスプレイパネルドライブ等にトラ
ンジスタ単体として或いはロジック部と一体化したパワ
ーICとして用いられる横型高耐圧の電界効果トランジ
スタ(以下MOSFETと略す)の構造に関する。
を狙ったMOSFETの分野では、現在までにさまざま
な試みがなされている。例として、図9に、本発明者ら
の提案になる数十ないし100V耐圧クラスの横型MO
SFETの断面図を示す(藤島他:ISPSD’9
3)。この例では、p型基板1の上に成膜したnエピタ
キシャル層2の表面層に、pベース領域3とそれより深
いp深ベース領域4が一部重なるように形成され、その
pベース領域3の表面層にnソース領域5が形成されて
いる。また、pベース領域3から少し離してnエピタキ
シャル層2の表面層に、表面に厚い酸化膜LOCOS6
を備えたnオフセット領域7と、そのnオフセット領域
7の表面層のpベース領域3から遠い側にnドレイン領
域8が形成されている。nエピタキシャル層2の表面露
出部とnソース領域5とに挟まれたpベース領域3の表
面上にゲート酸化膜9を介して多結晶シリコンからなる
ゲート電極10、nソース領域5の表面上にソース電極
11、nドレイン領域8の表面上にドレイン電極12が
それぞれ設けられている。ゲート電極10の側面には、
CVD酸化膜からなるサイドウォール13がある。この
構造は、p深ベース領域4の形成後、ゲート電極10を
マスクとしたアクセプタ形成型不純物イオンの注入およ
び熱拡散により、pベース領域3を形成し、サイドウォ
ール13をCVDで形成した後、ドナー形成型不純物イ
オンの注入および熱拡散により、nソース領域5を形成
する。このMOSFETの動作は、ゲート電極10にし
きい値以上の電圧を印加すると、pベース領域3の表面
層に反転層を生じてソース電極11とドレイン電極12
の間が導通するものである。この構造では、pベース領
域3とnソース領域5とを自己整合的に形成せず、サイ
ドウォール13の形成を間に挟んで、両領域を横方向に
ずらすことによって、ベース抵抗(チャネル抵抗)の削
減とパンチスルー耐圧の向上による高耐圧化を図り、耐
圧80V、オン抵抗0.143Ωcm2 というMOSF
ETが実現できている。
百V耐圧クラスの横型MOSFETの断面図を示す(北
村他:電気学会平成5年全国大会講演No.451)。
この例では、p型基板21の表面層に形成したnウェル
領域22の表面層に、pベース領域23とそれより深い
p深ベース領域24が一部重なるように形成され、その
pベース領域23の表面層にnソース領域25が形成さ
れている。また、pベース領域23に接続して表面に厚
い酸化膜LOCOS26を備えたp拡張ベース領域27
が形成され、更にそのp拡張ベース領域27の先のnウ
ェル領域22の表面層にnドレイン領域28が形成され
ている。nウェル領域22の表面露出部とnソース領域
25とに挟まれたpベース領域23の表面上にゲート酸
化膜29を介して多結晶シリコンからなるゲート電極3
0、nソース領域25の表面上にソース電極31、nド
レイン領域28の表面上にドレイン電極32がそれぞれ
設けられている。この構造は、p拡張ベース領域27を
表面層に形成し、nウェル領域22を上下から挟み込む
ことによつて、nウェル領域22の不純物濃度の高濃度
化を図って、オン抵抗の低下を図り、且つ700Vとい
う高耐圧を実現している。
例のサイドウォール付きゲート電極のMOSFETは、
基板にエピタキシャルウェハを用いており、また、マス
クの枚数も多く必要で非常に高価なプロセスを必要とす
る。一方、図10のp拡張ベース領域27をもったMO
SFETは、700Vクラスの高耐圧素子では、かなり
高性能であることが確認されているが、それ以下の耐圧
クラスでの優位性は、報告されていない。
のような特別のプロセスを必要としないで、しかも耐圧
とオン抵抗のトレードオフを改善したMOSFETを提
供することにある。
本発明の横型高耐圧電界効果トランジスタは、第一導電
型半導体層の表面層に形成された第一導電型ウェル領域
と、その第一導電型ウェル領域の表面層に離れて形成さ
れた第二導電型ソース領域と第二導電型オフセット領域
と、その第二導電型オフセツト領域の表面の一部に形成
されたLOCOS酸化膜と、第二導電型オフセット領域
の表面層のLOCOS酸化膜の第二導電型ソース領域か
ら遠い側に形成された第二導電型ドレイン領域と、第二
導電型ソース領域と第二導電型オフセット領域とに挟ま
れた第一導電型ウェル領域の表面露出部の表面上にゲー
ト絶縁膜を介して形成された多結晶シリコンからなるゲ
ート電極と、第二導電型ソース領域の表面上に設けられ
たソース電極と、第二導電型ドレイン領域の表面上に設
けられたドレイン電極とを有するものとする。
オフセット領域の表面濃度が5×1016cm-3〜2×1
017cm-3であり、拡散深さが0.5〜1.5μmであ
り、そのオフセット領域の直下の第一導電型ウェル領域
の最高不純物濃度が1.5×1016cm-3〜3×1016
cm-3であるものとする。また、前記第二導電型ソース
領域を横方向および深さ方向で取り囲むように形成され
た第一導電型ウェル領域より不純物濃度の高い第一導電
型ベース領域を設け、前記第二導電型オフセット領域の
表面濃度が5×1016cm-3〜2×1017cm-3であ
り、拡散深さが0.5〜1.5μmであり、そのオフセ
ット領域の直下の第一導電型ウェル領域の最高不純物濃
度が2×1016cm-3〜3×1016cm-3であるものと
する。
ジスタの製造方法としては、第一導電型ウェル領域を、
第一導電型ウェル領域を形成しようとする半導体層と同
じ半導体層に形成するCMOSトランジスタの第一導電
型ウェル領域と同時に形成するものとする。
第二導電型半導体層の表面層に第一導電型ウェル領域を
形成し、その第一導電型ウェル領域の表面層に第二導電
型オフセット領域を形成することにより、第一導電型ウ
ェル領域だけでなく、第二導電型オフセット領域の空乏
化を促し、かつ第一導電型ウェル領域の最高不純物濃度
を高く保つことができる。
び深さ方向で取り囲むように形成された第一導電型ウェ
ル領域より不純物濃度の高い第一導電型ベース領域を設
けることにより、しきい値制御ができる。特に、前記第
二導電型オフセット領域の表面不純物濃度が5×1016
cm-3〜2×1017cm-3であり、拡散深さが0.5〜
1.5μmであり、そのオフセット領域の直下の第一導
電型ウェル領域の最高不純物濃度が5×1015cm-3〜
3×1016cm-3であれば、第一導電型ウェル領域だけ
でなく、第二導電型オフセット領域の空乏化を促し、か
つ第一導電型ウェル領域の最高不純物濃度を高く保つこ
とができる。
電型ウェル領域を形成しようとする半導体層と同じ半導
体層に形成するCMOSトランジスタの第一導電型ウェ
ル領域と同時に形成する上記の製造方法をとれば、高耐
圧トランジスタの第一導電型ウェル領域の形成のために
特別に工程を増やす必要がない。
について説明する。図1の左側部分に、本発明第一の実
施例の高耐圧nチャネルMOSFETの断面図を示す。
図の右側部分は、本発明のMOSFETと同一シリコン
基板に集積されたCMOSトランジスタ(nチャネルM
OSFET、pチャネルMOSFET)の断面図であ
る。比抵抗が、15Ω・cmのp型基板41の表面層の
一部にpウェル領域42がアクセプタ形成型不純物の選
択的なイオン注入およびその後の熱拡散により、形成さ
れている。pウェル領域42の表面濃度は1×1016c
m-3であり、接合深さは3μmである。pウェル領域4
2の表面層に、少し間隔をおいてドナー形成型不純物の
選択的なイオン注入およびその後の熱拡散により、nオ
フセット領域47とnソース領域45とが形成されてい
る。そのnオフセット領域47の表面の一部に厚い酸化
膜LOCOS46があり、そのLOCOS46のnソー
ス領域45から遠い側のnオフセット領域47の表面層
にnドレイン領域48が形成されている。ここでnオフ
セット領域47の表面不純物濃度は、6×1016c
m-3、接合深さは1μmである。nオフセット領域47
とnソース領域45とに挟まれたpウェル領域42の表
面上には、ゲート酸化膜49を介してゲート電極50
が、nソース領域45の表面上にはソース電極51が、
nドレイン領域48の表面上にはドレイン電極52がそ
れぞれ設けられている。このMOSFETの動作は、一
般のMOSFETと同じく、ゲート電極50への電圧印
加により、ソース電極51−ドレイン電極52間が導通
するものである。図の右側部分のCMOSは、基板41
の表面層に形成されたnウェル領域53、pウェル領域
54の表面層にソース、ドレイン領域がそれぞれ形成さ
れたpチャネルMOSFET55とnチャネルMOSF
ET56とからなる。この例のように、CMOSと高耐
圧MOSFETとを同一基板41に集積する場合、高耐
圧MOSFETのpウェル領域42は、CMOS部のn
チャネルMOSFET56を形成するpウェル領域54
と同時に形成することもでき、その場合は、一枚のマス
クにより両方のpウェル領域42、54の形成ができる
ので、高耐圧MOSFETのための特別のマスクは必要
としない。更に、高耐圧MOSFETのnソース領域4
5、nドレイン領域48は、CMOS部のnチャネルM
OSFET56のnソース領域、nドレイン領域57と
同時に形成することもできる。
おける不純物濃度の分布図である。nオフセット領域4
7の接合深さが1μmと浅いため、その直下のpウェル
領域42の最高不純物濃度は、6×1015cm-3と高濃
度であることがわかる。図1のMOSFETの耐圧は9
5V、オン抵抗は0.17Ωmm2 であった。これは、
nオフセット領域47の不純物濃度を適当な濃度にし
て、nオフセット領域47の空乏化を促して高耐圧を得
たこと、および、nオフセット領域47の拡散深さを浅
くしてpウェル領域42の最高不純物濃度を高くし、オ
ン抵抗の低減を図ったことによる。図3に逆バイアス時
の電位分布を示す。図のように、nオフセット領域47
は、表面不純物濃度が6×1016cm-3と高濃度である
にもかかわらず、完全に空乏化し、実線で示した等電位
線はかなり均等に分布していることからも高耐圧化が理
解される。点線58は空乏層端を示す。
pウェル領域42の不純物分布を利用して、nオフセッ
ト領域47の接合深さを1μmと浅くすることにより、
耐圧とオン抵抗のトレードオフが改善された。図7は、
pウェル領域42の不純物濃度とnオフセット領域47
の拡散深さをパラメータにした、耐圧とnオフセット領
域47の不純物濃度との関係を表した図である。横軸は
nオフセット領域47の不純物濃度、たて軸は耐圧であ
る。実線はpウェル領域42の最高濃度が2×1016c
m-3、点線は最高濃度が4×1016cm-3であり、細線
はnオフセット領域47の接合深さが0.3μm、太線
は接合深さが1.0μmの場合をそれぞれ示している。
あるパラメータの条件に対して、nオフセット領域47
の不純物濃度が増すに従って、耐圧は、増大し、最大値
を示した後再び減少する。すなわち、耐圧を最大にする
最適なnオフセット領域47の不純物濃度が存在する。
そして、pウェル領域42の不純物濃度が低い程、また
nオフセット領域47の拡散深さが深い程、ピーク耐圧
は、上昇することがわかる。更に、pウェル領域42の
拡散深さについても耐圧は依存しており、pウェル領域
42の拡散深さが小さい程、ピーク耐圧は上昇するが、
その依存性は他の因子程大きくはない。そして、図には
示していないが、逆にpウェル領域42の不純物濃度が
低い程、またnオフセット領域2の拡散深さが深い程、
オン抵抗が大きくなるという結果も得られている。ここ
でも、pウェル領域の拡散深さは、其れほど大きく影響
しない。従って、大きく影響する上記の三つの因子に
は、総合的に最適な範囲が決められる。その範囲は、n
オフセツト領域47の不純物濃度が5×1016から2×
1017cm-3、拡散深さが0.5〜1.5μm、pウェ
ル領域42の不純物濃度が5×1015から3×1016c
m-3であり、この範囲では、耐圧は90V以上、オン抵
抗は0.5Ωcm2 以下である。
高耐圧pチャネルMOSFETの断面図を示す。図の右
側部分は、本発明のMOSFETと同一シリコン基板に
集積されたCMOS(NMOS、PMOS)の断面図で
ある。比抵抗が15Ω・cmのp型基板61の表面層
に、nウェル領域62が形成されている。nウェル領域
62の表面濃度は3×1016cm-3であり、接合深さは
4μmである。前記nウェル領域62の表面層にpソー
ス領域65、pオフセット領域67、pドレイン領域6
8を形成する。pドレイン領域68は図のように、pオ
フセット領域67の表面層に形成する。ここでpオフセ
ット領域67の表面不純物濃度は、5×1016cm-3、
接合深さは1μmである。pオフセット領域67の表面
には、ゲート酸化膜69を介してゲート電極70が形成
されている。この例のようにnウェル領域62は、CM
OS部のpチャネル型MOSFET75を形成するnウ
ェル領域73と同時に形成することもでき、その場合
は、一枚のマスクにより両方のnウェル領域62、73
の形成ができるので、高耐圧pチャネルMOSFETの
ための特別のマスクは必要としない。
おける不純物濃度の分布図である。pオフセット領域6
7の接合深さが1μmと浅いため、その直下のnウェル
領域62の最大不純物濃度は、1.5×1016cm-3と
高濃度であることがわかる。図4のpチャネルMOSF
ETの耐圧は80V、オン抵抗は0.4Ωmm2 であっ
た。このようにpオフセット領域67の接合深さを1μ
mと浅くすることにより、耐圧とオン抵抗のトレードオ
フを改善した。図6に逆バイアス時の電位分布を示す。
図のように、pオフセット領域67は、表面不純物濃度
が5×1016cm-3と高濃度であるにもかかわらず、完
全に空乏化し、電位分布はかなり均等に分布していて、
高耐圧化に寄与していることがわかる。
高耐圧nチャネルMOSFETの断面図を示す。図の右
側部分は、本発明のMOSFETと同一シリコン基板に
集積されたCMOS(NMOS、PMOS)の断面図で
ある。図1の第一の実施例と同様に、p型基板81の表
面層にpウェル領域82が形成され、そのpウェル領域
82の表面層にnソース領域85、nオフセット領域8
7が形成され、nオフセット領域87の表面には厚い酸
化膜LOCOS86があってそのnソース領域85から
遠い側にnドレイン領域88が形成されている。pウェ
ル領域82の表面露出部の表面上にはゲート酸化膜89
を介してゲート電極90が設けられている。ソース電極
91、ドレイン電極92も同様に設けられている。図の
右側部分にはnウェル領域93、pウェル領域94の表
面層にそれぞれ形成されたpチャネル型MOSFET9
5とnチャネル型MOSFET96からなるCMOS部
がある。図1の第一の実施例との違いは、pウェル領域
82の中のnソース領域85の外側に、pウェル領域8
2より不純物濃度の高いpベース領域83が形成されて
いる点である。この構造では、pベース領域83の不純
物濃度を最適値に選ぶことによって、上記の実施例の利
点に加えて、高耐圧MOSFETのしきい値電圧を制御
できる利点がある。
た例を示したが、p型基板の表面層に形成されたnウェ
ル領域、或いはn型基板の表面層やその表面層に形成さ
れたpウェル領域内に形成することもできることはいう
までもない。
ランジスタにおいて、拡散深さの浅いウェル領域の表面
層に接合深さが1μm程度の更に浅いオフセット領域を
形成することによって、それらの不純物分布を利用し
て、オフセット領域の空乏化を促し、かつ、ウェル領域
の不純物濃度を高くして、耐圧とオン抵抗のトレードオ
フを改善した。CMOSFETを集積した半導体装置に
おいては、CMOS部のウェル領域およびドレイン領域
の形成工程と共通にすれば、特別に工程を増やす必要が
無く、容易に実施できる。
FETを含む集積回路の部分断面図
X’線に沿った不純物濃度分布図
布図
FETの断面図
Y’線に沿った不純物濃度分布図
布図
及ぼすnオフセット領域の表面不純物濃度、接合深さ、
pウェル領域の最高不純物濃度の影響を示した相関関係
図
FETの断面図
断面図
SFET 56、76、96 CMOS部のnチャネルMO
SFET 57、97 CMOS部のnソース、ドレ
イン領域 65 pソース領域 67 pオフセット領域 68 pドレイン領域 77 CMOS部のpソース、ドレ
イン領域
Claims (4)
- 【請求項1】第二導電型半導体層の表面層に表面からの
不純物の導入、拡散により形成された第一導電型ウェル
領域と、その第一導電型ウェル領域の表面層に互いに離
れて表面からの不純物の導入、拡散により形成された第
二導電型ソース領域および第二導電型オフセット領域
と、その第二導電型オフセット領域の表面の一部に形成
されたLOCOS酸化膜と、第二導電型オフセット領域
の表面層のLOCOS酸化膜の第二導電型ソース領域か
ら遠い側に形成された第二導電型ドレイン領域と、第二
導電型ソース領域と第二導電型オフセット領域とに挟ま
れた第一導電型ウェル領域の表面露出部の表面上にゲー
ト絶縁膜を介して形成された多結晶シリコンからなるゲ
ート電極と、第二導電型ソース領域の表面上に設けられ
たソース電極と、第二導電型ドレイン領域の表面上に設
けられたドレイン電極とを有し、前記第二導電型オフセ
ット領域の表面濃度が5×10 16 cm -3 〜2×10 17 c
m -3 であり、拡散深さが0.5〜1.5μmであり、そ
のオフセット領域直下の第一導電型ウェル領域の最高不
純物濃度が1.5×10 16 cm -3 〜3×10 16 cm -3 で
あることを特徴とする横型高耐圧電界効果トランジス
タ。 - 【請求項2】第一導電型半導体層の表面層に表面からの
不純物の導入、拡散により形成された第一導電型ウェル
領域と、その第一導電型ウェル領域の表面層に互いに離
れて表面からの不純物の導入、拡散により形成された第
二導電型ソース領域および第二導電型オフセット領域
と、その第二導電型オフセット領域の表面の一部に形成
されたLOCOS酸化膜と、第二導電型オフセット領域
の表面層のLOCOS酸化膜の第二導電型ソース領域か
ら遠い側に形成された第二導電型ドレイン領域と、第二
導電型ソース領域と第二導電型オフセット領域とに挟ま
れた第一導電型ウェル領域の表面露出部の表面上にゲー
ト絶縁膜を介して形成された多結晶シリコンからなるゲ
ート電極と、第二導電型ソース領域の表面上に設けられ
たソース電極と、第二導電型ドレイン領域の表面上に設
けられたドレイン電極とを有し、前記第二導電型オフセ
ット領域の表面濃度が5×10 16 cm -3 〜2×10 17 c
m -3 であり、拡散深さが0.5〜1.5μmであり、そ
のオフセット領域直下の第一導電型ウェル領域の最高不
純物濃度が2×10 16 cm -3 〜3×10 16 cm -3 である
ことを特徴とする横型高耐圧電界効果トランジスタ。 - 【請求項3】前記ウェル領域の表面層に、前記第二導電
型ソース領域を横方向および深さ方向で取り囲むように
形成された第一導電型ウェル領域より不純物濃度の高い
第一導電型ベース領域を有することを特徴とする請求項
1または2に記載の横型高耐圧電界効果トランジスタ。 - 【請求項4】第一導電型ウェル領域を、第一導電型ウェ
ル領域を形成しようとする半導体層と同じ半導体層に形
成するCMOSトランジスタの第一導電型ウェル領域と
同時に形成することを特徴とする請求項1ないし3のい
ずれかに記載の横型高耐圧電界効果トランジスタの製造
方法。
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1995
- 1995-09-29 DE DE19536495A patent/DE19536495A1/de not_active Ceased
-
1997
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