JP5359107B2 - 半導体装置及びその製造方法 - Google Patents
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該ゲート(10)の隣に該ゲート(10)と略平行に所定の延在方向に延在して配置され、前記アクティブエリア露出部(85)を含んで前記半導体基板上に形成されたソース(30)と、
該ソース(30)を側方及び下方から覆い、前記アクティブエリア露出部(85)を包含して前記ゲート(10)及び前記素子分離領域(70)に到達するように形成されたボディ層(50)と、
該ソース(10)の前記所定の延在方向の延長上にある前記ボディ層(50)の外側に、前記ボディ層(50)を側方及び下方から覆うように形成された前記ボディ層(50)と同じ導電型の追加不純物層(60)と、を有し、
前記追加不純物層(60)は、前記アクティブエリア露出部(85)と前記素子分離領域(70)とに跨るように下方から前記ボディ層(50)を覆うことを特徴とする。
該ゲート(10)の隣に該ゲート(10)と略平行に所定の延在方向に延在して配置され、前記アクティブエリア露出部(85)を含んで前記半導体基板上に形成されたソース(30)と、
該ソース(30)を側方及び下方から覆い、前記アクティブエリア露出部(85)を包含して前記ゲート(10)及び前記素子分離領域(70)に到達するように形成されたボディ層(50)と、
該ソース(10)の前記所定の延在方向の延長上にある前記ボディ層(50)の外側に、前記ボディ層(50)を側方及び下方から覆うように形成された前記ボディ層(50)と同じ導電型の追加不純物層(60)と、を有し、
前記追加不純物層(60)は、前記ボディ層(50)の側方及び下方を前記素子分離領域(70)の存在する三方から覆うように形成されていることを特徴とする。
前記ソース(30)の前記所定の延在方向の延長上にある前記ボディ層(50)と前記追加不純物層(60)の厚さの和は、前記ボディ層(50)の前記ソース(30)より前記ゲート(10)側にある領域の横方向の厚さよりも厚いことを特徴とする。
前記ボディ層(50)には、前記ソース(30)に隣接してバックゲート(40)が形成されていることを特徴とする。
該ゲート(10)の隣に該ゲート(10)と略平行に所定の延在方向に延在して配置され、前記アクティブエリア露出部(85)を含んで前記半導体基板上に形成されたソース(30)と、
該ソース(30)を側方及び下方から覆い、前記アクティブエリア露出部(85)を包含して前記ゲート(10)及び前記素子分離領域(70)に到達するように形成されたボディ層(50)と、
該ソース(10)の前記所定の延在方向の延長上にある前記ボディ層(50)の外側に、前記ボディ層(50)を側方及び下方から覆うように形成された前記ボディ層(50)と同じ導電型の追加不純物層(60)と、を有し、
前記追加不純物層(60)は、前記ボディ層(50)を形成する前後の、前記ボディ層(50)と同じ導電型の拡散層を前記半導体基板(130)に形成する工程に付随して形成されたことを特徴とする。
前記ゲート(10)に関して前記ソース(30)と反対側の前記アクティブエリア(80)には、ドレイン(20)が形成されていることを特徴とする。
前記ソース(30)はN型拡散層であり、前記ボディ層(50)及び前記追加不純物層(60)はP型拡散層であるNチャネル型DMOSトランジスタであることを特徴とする。
前記素子分離領域(70)と前記アクティブエリア露出部(85)の境界部分に、不純物注入及び熱拡散を行って追加不純物層(60)を形成する工程と、
前記アクティブエリア露出部に、前記素子分離領域(70)及び前記ゲート(10)のセルフアラインで不純物注入を行い、熱拡散により前記素子分離領域(70)及び前記ゲート(10)に到達するように前記追加不純物層(60)と同じ導電型のボディ層(50)を形成する工程と、
前記ボディ層(50)に、ソース(30)を形成する工程と、を含むことを特徴とする。
前記アクティブエリア露出部(85)に、前記素子分離領域(70)及び前記ゲート(109のセルフアラインで不純物注入を行い、熱拡散により前記素子分離領域(70)及び前記ゲート(10)に到達するように前記ボディ層(50)を形成する工程と、
前記素子分離領域(70)上にレジスト(140)を設け、前記素子分離領域(70)と前記アクティブエリア露出部(85)の境界部分に不純物注入を行い、レジスト(140)を除去して熱拡散により追加不純物層(60)を形成する工程と、
前記ボディ層(50)に、ソース(30)を形成する工程と、を含むことを特徴とする。
20、21 ドレイン
30、31 ソース
40 バックゲート
50 ボディ層
60 追加不純物層
61 P型ウェル層
70 LOCOS
80 アクティブエリア
85 アクティブエリア露出部
90 ドリフト層
100 N型エピタキシャル層
110、111 埋め込み層
120 P型半導体基板
130 半導体基板
140 レジスト
150 半導体装置
160 NチャネルMOSトランジスタ
Claims (9)
- 半導体基板上に周囲が素子分離領域で囲まれたアクティブエリアを有し、該アクティブエリア上にゲートが延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部を有する半導体装置であって、
該ゲートの隣に該ゲートと略平行に所定の延在方向に延在して配置され、前記アクティブエリア露出部を含んで前記半導体基板上に形成されたソースと、
該ソースを側方及び下方から覆い、前記アクティブエリア露出部を包含して前記ゲート及び前記素子分離領域に到達するように形成されたボディ層と、
該ソースの前記所定の延在方向の延長上にある前記ボディ層の外側に、前記ボディ層を側方及び下方から覆うように形成された前記ボディ層と同じ導電型の追加不純物層と、を有し、
前記追加不純物層は、前記アクティブエリア露出部と前記素子分離領域とに跨るように下方から前記ボディ層を覆うことを特徴とする半導体装置。 - 半導体基板上に周囲が素子分離領域で囲まれたアクティブエリアを有し、該アクティブエリア上にゲートが延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部を有する半導体装置であって、
該ゲートの隣に該ゲートと略平行に所定の延在方向に延在して配置され、前記アクティブエリア露出部を含んで前記半導体基板上に形成されたソースと、
該ソースを側方及び下方から覆い、前記アクティブエリア露出部を包含して前記ゲート及び前記素子分離領域に到達するように形成されたボディ層と、
該ソースの前記所定の延在方向の延長上にある前記ボディ層の外側に、前記ボディ層を側方及び下方から覆うように形成された前記ボディ層と同じ導電型の追加不純物層と、を有し、
前記追加不純物層は、前記ボディ層の側方及び下方を前記素子分離領域の存在する三方から覆うように形成されていることを特徴とする半導体装置。 - 前記ソースの前記所定の延在方向の延長上にある前記ボディ層と前記追加不純物層の厚さの和は、前記ボディ層の前記ソースより前記ゲート側にある領域の横方向の厚さよりも厚いことを特徴とする請求項1又は2に記載の半導体装置。
- 前記ボディ層には、前記ソースに隣接してバックゲートが形成されていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 半導体基板上に周囲が素子分離領域で囲まれたアクティブエリアを有し、該アクティブエリア上にゲートが延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部を有する半導体装置であって、
該ゲートの隣に該ゲートと略平行に所定の延在方向に延在して配置され、前記アクティブエリア露出部を含んで前記半導体基板上に形成されたソースと、
該ソースを側方及び下方から覆い、前記アクティブエリア露出部を包含して前記ゲート及び前記素子分離領域に到達するように形成されたボディ層と、
該ソースの前記所定の延在方向の延長上にある前記ボディ層の外側に、前記ボディ層を側方及び下方から覆うように形成された前記ボディ層と同じ導電型の追加不純物層と、を有し、
前記追加不純物層は、前記ボディ層を形成する前後の、前記ボディ層と同じ導電型の拡散層を前記半導体基板に形成する工程に付随して形成されたことを特徴とする半導体装置。 - 前記ゲートに関して前記ソースと反対側の前記アクティブエリアには、ドレインが形成されていることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記ソースはN型拡散層であり、前記ボディ層及び前記追加不純物層はP型拡散層であるNチャネル型DMOSトランジスタであることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
- 周囲が素子分離領域で囲まれたアクティブエリアを有し、該アクティブエリア上にゲートが延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部を有する半導体基板に、ボディ層を形成する工程を含む半導体装置の製造方法であって、
前記素子分離領域と前記アクティブエリア露出部の境界部分に、不純物注入及び熱拡散を行って追加不純物層を形成する工程と、
前記アクティブエリア露出部に、前記素子分離領域及び前記ゲートのセルフアラインで不純物注入を行い、熱拡散により前記素子分離領域及び前記ゲートに到達するように前記追加不純物層と同じ導電型のボディ層を形成する工程と、
前記ボディ層に、ソースを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 周囲が素子分離領域で囲まれたアクティブエリアを有し、該アクティブエリア上にゲートが延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部を有する半導体基板に、ボディ層を形成する工程を含む半導体装置の製造方法であって、
前記アクティブエリア露出部に、前記素子分離領域及び前記ゲートのセルフアラインで不純物注入を行い、熱拡散により前記素子分離領域及び前記ゲートに到達するように前記ボディ層を形成する工程と、
前記素子分離領域上にレジストを設け、前記素子分離領域と前記アクティブエリア露出部の境界部分に不純物注入を行い、レジストを除去して熱拡散により追加不純物層を形成する工程と、
前記ボディ層に、ソースを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
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JP2008207382A JP5359107B2 (ja) | 2008-08-11 | 2008-08-11 | 半導体装置及びその製造方法 |
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JP2008207382A JP5359107B2 (ja) | 2008-08-11 | 2008-08-11 | 半導体装置及びその製造方法 |
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Family Applications (1)
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JP2008207382A Active JP5359107B2 (ja) | 2008-08-11 | 2008-08-11 | 半導体装置及びその製造方法 |
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