JP5198752B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5198752B2
JP5198752B2 JP2006264480A JP2006264480A JP5198752B2 JP 5198752 B2 JP5198752 B2 JP 5198752B2 JP 2006264480 A JP2006264480 A JP 2006264480A JP 2006264480 A JP2006264480 A JP 2006264480A JP 5198752 B2 JP5198752 B2 JP 5198752B2
Authority
JP
Japan
Prior art keywords
semiconductor substrate
film
trench
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006264480A
Other languages
English (en)
Other versions
JP2008085134A (ja
Inventor
研也 小林
英雄 山本
敦司 金子
義光 村瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2006264480A priority Critical patent/JP5198752B2/ja
Priority to US11/905,078 priority patent/US7776693B2/en
Priority to TW096136254A priority patent/TWI362705B/zh
Priority to CN2007101613722A priority patent/CN101154598B/zh
Publication of JP2008085134A publication Critical patent/JP2008085134A/ja
Priority to US12/801,806 priority patent/US7947556B2/en
Application granted granted Critical
Publication of JP5198752B2 publication Critical patent/JP5198752B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Description

本発明は、半導体装置及びその製造方法に関し、さらに言えば、縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を備えた半導体装置及びその製造方法に関する。
大電流、高電圧を扱う電力用のスイッチとして使用されるパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などのパワーデバイスには、一般に、縦型ＭＯＳＦＥＴが使用されている。縦型ＭＯＳＦＥＴでは、半導体基板の一方の表面にソース電極が、他方の表面にドレイン電極が形成されており、半導体基板の縦方向に電流が流れる。パワーＭＯＳＦＥＴには、消費電力を抑えるため、動作時の抵抗（オン抵抗）ができる限り低いことが要求される。
具体的には、ゲート電極同士の間隔を狭くし、高密度にチャネル領域を形成することで、単位面積当たりのオン抵抗を低減することができる。特許文献１に開示されているような従来の縦型ＭＯＳＦＥＴは、ゲート電極同士の間に、ソース領域を貫通するベースコンタクト領域が形成されていた。すなわち、ゲート電極同士の間に、ソース領域、ベースコンタクト領域、ソース領域の３領域が並んだ構造であった。このゲート電極同士の間隔を狭くするため、特許文献２に開示されている縦型ＭＯＳＦＥＴのように、ゲート電極同士の間に、ソース電極をベース領域に接続するためのコンタクトホールを形成する技術が開示されている。しかしながら、ゲート電極同士の間隔を狭くすることには限界があった。
これに対し、ゲート電極同士の間に、ベースコンタクト領域やコンタクトホールを形成せず、ゲート電極同士の間隔を究極的に狭くした縦型ＭＯＳＦＥＴが、例えば、特許文献３〜５に開示されている。図５に、特許文献３に記載のＰチャネル型の縦型ＭＯＳＦＥＴを備える半導体装置１の構造を示し、図６には同様に製造したＮチャネル型の縦型ＭＯＳＦＥＴを備える半導体装置１の構造を示した。いずれの半導体装置１も、ドレイン領域２、ベース領域３、ソース領域４、トレンチ５、ゲート絶縁膜６、ゲート電極７、層間絶縁膜８、ドレイン電極９及びソース電極１０を備える。上述の通り、ゲート電極７同士の間に、ソース領域４を貫通するベースコンタクト領域やコンタクトホールが形成されていないため、ゲート電極同士の間隔を狭くすることができる。なお、通常の縦型ＭＯＳＦＥＴでは、ドレイン領域２は、Ｐチャネル型の場合、Ｐ＋型半導体基板とＰ−型エピタキシャル層との２層構造となり、Ｎチャネル型の場合、Ｎ＋型半導体基板とＮ−型エピタキシャル層との２層構造となる。しかしながら、図５及び図６においては、簡略化して各々Ｐ型及びＮ型のドレイン領域２と図示している。
米国特許第４７６７７２２号明細書 国際公開第２００３／０４６９９９号パンフレット 特開２００３−１０１０２７号公報 特開２０００−２５２４６８号公報 特開２００５−１９１３５９号公報
一方、チャネル長を短くすることでも、オン抵抗を低減することはできる。すなわち、ベース領域を浅くするいわゆるシャロージャンクション化が有効であるが、ＤＳ（ドレイン・ソース）間の耐圧を低下させないようにする必要がある。
例えば、特許文献３に記載されている縦型ＭＯＳＦＥＴでは、ベース領域３及びソース領域４を形成した後、トレンチ５を形成し、ゲート酸化を行う。そのため、トレンチ５の側面のゲート絶縁膜６とシリコン基板との界面近傍において、シリコン基板におけるベース領域３及びソース領域４の形状が変化する。具体的には、図５に示すように、Ｐ型シリコン層の不純物であるホウ素は、酸化過程でゲート絶縁膜中に拡散するため、ゲート絶縁膜６近傍において濃度が低下し、Ｐ＋型のソース領域４は浅くなる。一方、Ｎ型シリコン層の不純物であるリンやヒ素は、逆にゲート絶縁膜６との界面に偏析するため、ゲート絶縁膜６近傍において濃度が増加し、Ｎ型のベース領域３は深くなる。従って、チャネル長が長くなり、オン抵抗が増大する問題があった。しかも、このチャネル長は変動が大きく、制御が困難であるため、製造マージンを大きくする必要があった。
また、図６に示す特許文献３のＰチャネル型ＭＯＳＦＥＴと同様の手順で製造するＮチャネル型ＭＯＳＦＥＴの場合、反対に、チャネル長が短くなり、意図しない耐圧低下やリーク電流の増大が起こる恐れがあった。
さらに、特許文献４に記載されている縦型ＭＯＳＦＥＴでは、ベース領域のみを形成した後、トレンチを形成し、ゲート酸化を行う。この場合も、上記Ｎチャネル型ＭＯＳＦＥＴ程ではないものの、チャネル長が短くなり、意図しない耐圧低下やリーク電流の増大が起こる恐れがあった。
上述の通り、従来の製造方法による縦型ＭＯＳＦＥＴでは、チャネル長のばらつきが大きく、その制御が困難であった。そのため、シャロージャンクション化によるオン抵抗の低減も、現実的には困難な側面があった。
本発明に係る半導体装置の製造方法は、半導体基板上にトレンチを形成し、前記トレンチ内部にゲート電極を埋め込み、前記ゲート電極上に熱酸化膜を形成し、前記熱酸化膜上にシリケートガラス膜をトレンチ開口部まで形成した後、前記半導体基板内部にベース領域を形成し、前記半導体基板内部の前記ベース領域上にソース領域を形成するものである。
また、本発明に係る半導体装置は、半導体基板内部に形成されたベース領域と、前記ベース領域上に形成されたソース領域と、前記半導体基板上に形成されたトレンチ内部に埋め込まれたゲート電極と、前記トレンチ内部において前記ゲート電極上に形成された熱酸化膜と、前記熱酸化膜上に前記トレンチ開口部まで形成されたシリケートガラス膜とを備えるものである。
本発明により、シャロージャンクション化を可能にし、従来になくオン抵抗を低減した半導体装置を提供することができる。
以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。
本実施の形態は、例えば、多数のＭＯＳＦＥＴが集合して１つのＭＯＳＦＥＴを構成する大電流又は低抵抗用途の半導体装置に、本発明を適用したものである。トランジスタ１つであれば通常数１０〜数１００μＡ程度の電流であるのに対し、このようなトランジスタは、１〜２００Ａの電流を流すことができ、例えば、各種民生機器の電源用、自動車のエンジンのモータ駆動用等に用いることができる。
以下、本発明の好適な実施の形態について図１及び図２を参照して説明する。図１は、本発明の実施の形態に係る半導体装置１００を示す断面図である。図２に、半導体装置１００の平面図を示す。ただし、最上面に位置するソース電極は省略されている。図１は、図２のＸ−Ｘ'断面図に該当する。
図１に示す半導体装置１００は、Ｎ＋型半導体基板１０１、エピタキシャル層１０２、ベース領域１０３、ソース領域１０４、トレンチ１０５、ゲート絶縁膜１０６、ゲート電極１０７、層間絶縁膜１０８、ドレイン電極１０９及びソース電極１１０を備えたＮチャネル型縦型ＭＯＳＦＥＴである。当然のことながら、本実施の形態は、Ｐチャネル型縦型ＭＯＳＦＥＴにも適用できる。なお、本明細書中にて、単に半導体基板という場合、Ｎ＋型半導体基板１０１でなく、半導体基板全体を指す。
図１に示すＮ＋型半導体基板１０１は、例えばシリコンなどで形成されたＮ＋型の半導体基板である。このＮ＋型半導体基板１０１上の全面には、エピタキシャル層１０２が形成されている。エピタキシャル層１０２は、例えばシリコンなどで形成されたＮ−型の半導体層であり、Ｎ＋型半導体基板１０１半導体基板１０１と共に縦型ＭＯＳＦＥＴのドレインとして動作する。
エピタキシャル層１０２上には、ベース領域１０３が形成されている。ベース領域１０３は、例えばホウ素を含んだＰ型半導体領域であり、縦型ＭＯＳＦＥＴの動作時にゲート電極１０７近傍にチャネルが形成される領域である。
ベース領域１０３上の全面には、ソース領域１０４が形成されている。ソース領域１０４は、例えばリン又はヒ素を含んだＮ＋型半導体領域であり、ＭＯＳＦＥＴのソースとして動作する。
このＮ＋型半導体基板１０１上には、ソース領域１０４及びベース領域１０３よりも深い位置まで達するトレンチ１０５が形成されている。このトレンチ１０５の内面には、トレンチ１０５の内面を覆うようにゲート絶縁膜１０６が形成されている。また、このトレンチ１０５の内部には、ゲート電極１０７が形成されている。ゲート電極１０７は、例えばポリシリコン層からなり、このトレンチ１０５内部に埋設されている。
Ｎ＋型半導体基板１０１上に複数形成されるゲート電極１０７上には、トレンチ１０５の上端近傍すなわち開口部まで層間絶縁膜１０８が形成されている。理想的には、層間絶縁膜１０８の表面と半導体基板の表面とが完全にフラットな状態であることが好ましい。しかしながら、詳細には後述するように、層間絶縁膜１０８はトレンチ１０５内部及び半導体基板表面を絶縁膜で覆った後、半導体基板表面が露出するまで絶縁膜をエッチバックすることにより形成する。半導体基板表面の絶縁膜は、完全に除去する必要があるため、トレンチ１０５において形成される層間絶縁膜１０８の表面は、実際には、半導体基板表面すなわち最終的にはソース領域１０４よりもやや窪んだ形状となりやすい。
また、層間絶縁膜１０８は、少なくともゲート電極１０７を構成するポリシリコン層の熱酸化膜１０８ａと埋め込み性に優れるシリケートガラス膜１０８ｂとを備えている。シリケートガラス膜１０８ｂとしては、ＢＰＳＧ（Boron doped Phospho-Silicate Glass）膜又はＮＳＧ（Non-doped Silicate Glass）膜などのシリケートガラス膜が好ましい。ＣＶＤ酸化膜などに比べ絶縁耐圧に優れる熱酸化膜と、その上に埋め込み性に優れるシリケートガラス膜とを備えることにより、絶縁性を確保しつつ、できる限り膜厚を薄くすることができる。これにより、ソース領域１０４を浅く、ベース領域１０３を浅く、そのためトレンチ１０５を浅くすることができ、シャロージャンクション化によりオン抵抗を低減することができる。また、ＢＰＳＧとＮＳＧとでは、ＢＰＳＧが埋め込み性に優れ、一方、ＮＳＧは絶縁耐圧に優れている。従って、埋め込み性よりも絶縁耐圧を重視する場合、ＮＳＧを用い、一方、熱酸化膜により絶縁耐圧が十分確保できている場合、埋め込み性を重視してＢＰＳＧを用いる等の使い方ができる。
具体的には、熱酸化膜の絶縁耐圧は約８ＭＶ／ｃｍであり、ＮＳＧ膜の絶縁耐圧は約４ＭＶ／ｃｍである。この値は酸化条件や成長条件によって変化する。例えば、約４０ｎｍの熱酸化膜と約８０ｎｍのＮＳＧ膜とにより、合計約６４Ｖの十分な絶縁耐圧を得ることができる。なお、図中、層間絶縁膜１０８は２層構造となっているが、３層以上の構造であってもよい。具体的には、熱酸化膜上に、ＢＰＳＧ膜とＮＧＰ膜の両方を備えていてもよい。さらに、高温ＣＶＤにより形成されるシリコン酸化膜であるいわゆるＨＴＯ（High Temperature Oxide）膜などを備えていてもよい。ただし、上述の通り、層間絶縁膜１０８は、絶縁性を確保しつつ、シャロージャンション化のためには、できる限り薄い方が好ましい。
図１に示すように、Ｎ＋型半導体基板１０１の下側には、例えばＴｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇなどで多層に構成されるドレイン電極１０９が形成されている。一方、ソース領域１０４上には、ＴｉＮ、ＴｉＷなどからなるバリアメタル膜を介して、例えばアルミニウムからなるソース電極１１０が形成されている。ここで、ソース電極１１０は、半導体基板表面上すなわちソース領域表面１０４上に、絶縁膜を介さず形成されており、かつ、ゲート電極１０７同士の間には、ソース電極１１０をベース領域１０３に接続するためのコンタクトホールやベースコンタクト領域は形成されていない。すなわち、半導体装置１００は、特許文献３〜５に開示された縦型ＭＯＳＦＥＴと同様に、ゲート電極１１０同士の間隔を究極的に狭くした構造を有する。
ここで、図２に示すように、トレンチ１０５に囲われた各領域の長手方向において、Ｎ＋型のソース領域１０４はＰ＋型のベースコンタクト領域１１１を介して分割して形成されている。図１に示すソース電極１１０は、図２に示す半導体基板表面の略全面に形成され、Ｐ＋型のベースコンタクト領域１１１によりベース領域１０３と接続されている。このように、Ｎ＋型のソース領域１０４とＰ＋型のベースコンタクト領域１１１とを、ゲート電極１０７に囲われた各領域の長手方向に、１列に配置することにより、ゲート電極１１０同士の間隔を究極的に狭くすることができる。なお、単位ＭＯＳＦＥＴ１１２は、上記トレンチ１０５に囲われた各々の領域であるが、この単位ＭＯＳＦＥＴ１１２の平面上の配置は図２に限定されるものではなく、種々の配置が可能である。
次に、本実施の形態に係る半導体装置の製造方法について、図３を参照しながら説明する。まず、図３（ａ）に至るまでの工程について説明する。最初に、Ｎ＋型半導体基板１０１の表面全体にＮ−型半導体からなるエピタキシャル層１０２をエピタキシャル成長させる。なお、図３では、Ｎ＋型半導体基板１０１を図示していない。その後、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法などにより、素子分離膜が形成される。
次に、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）法により、エピタキシャル層１０２を選択的に除去する。トレンチ開口幅は０．２５〜０．５μｍ程度が一般的であるが、露光技術により縮小が可能である。このエッチングによりエピタキシャル層１０２に、格子状のゲート電極を形成するための約１μｍ程度の深さのトレンチ１０５が形成される。その後、例えば１１００℃から１２００℃程度でトレンチ１０５の内部に酸化膜を形成し、その酸化膜を除去することでトレンチの屈曲部を丸める工程が行われる。
次に、半導体基板すなわちエピタキシャル層１０２の表面に、得たいＭＯＳＦＥＴ特性（ゲート・ソース間耐圧、閾値電圧、オン抵抗など）に応じた、例えば３０〜８０ｎｍ程度のゲート絶縁膜１０６を形成する。このゲート絶縁膜１０６は、例えば、Ｈ２−Ｏ２雰囲気中でエピタキシャル層１０２の表面を酸化させて形成される。
次に、例えば減圧ＣＶＤ法により、半導体基板すなわちエピタキシャル層１０２上の全体にポリシリコン層が堆積される。このとき堆積されるポリシリコン層の厚さは、ポリシリコンがトレンチ１０５内部を完全に埋め込み、さらにポリシリコン層の最表面が平坦に近くなるように設定される。これは、エッチバック後に、トレンチ１０５内部に形成されるゲート電極１０７の表面をできる限り平坦にするためである。ポリシリコン層の厚さはトレンチ開口幅以上であることが望ましく、ここでは、約６００ｎｍである。
その後、ポリシリコン層を、半導体基板すなわちエピタキシャル層１０２の表面上のゲート絶縁膜１０６が露出し、さらにトレンチ１０５内部に後に形成する層間絶縁膜１０８を埋め込む深さまで、ＲＩＥ法により全面エッチバックする。このエッチングにより、トレンチ１０５の内部にのみ選択的にポリシリコン層が残る。こうして、図３（ａ）に示すように、トレンチ１０５の内部にポリシリコンからなるゲート電極１０７を形成する。なお、半導体基板（チップ）の外周部において、トレンチ１０５からポリシリコン層を表面に引き出す部分のポリシリコン層はレジストで保護され、エッチングされない（不図示）。
次に、図３（ｂ）に示すように、ウェットエッチングにより半導体基板すなわちエピタキシャル層１０２の表面上のゲート絶縁膜１０６を除去してエピタキシャル層１０２表面を露出させる。同時に、トレンチ１０５の側面に形成されているゲート絶縁膜１０６も、トレンチ１０５内部に形成されたポリシリコン層の表面近傍まで除去する。なお、後述するように、この工程は省略することもできる。
次に、図３（ｃ）に示すように、半導体基板すなわちエピタキシャル層１０２の表面及びゲート電極１０７の表面に、熱酸化膜１０８ａを形成する。この熱酸化膜１０８ａは、例えば、Ｈ２−Ｏ２雰囲気中でエピタキシャル層１０２及びゲート電極１０７の表面を酸化させて形成される。ここで、ゲート電極１０７を構成するポリシリコンには、ドーズ量１×１０２０／ｃｍ２〜１×１０２２／ｃｍ２の高濃度の不純物が添加されているため、増速酸化される。従って、ゲート電極１０７上におけるポリシリコンの熱酸化膜の厚さは、トレンチ１０５側面におけるエピタキシャル層１０２の熱酸化膜の厚さの約２〜４倍となる。具体的には、トレンチ１０５側面には、約１０ｎｍの厚さで熱酸化膜を形成し、ゲート電極１０７上には、約４０ｎｍの厚さで熱酸化膜を形成する。両者は一体に形成され、熱酸化膜１０８ａとなる。
次に、図３（ｄ）に示すように、半導体基板エピタキシャル層１０２の表面の全面において、熱酸化膜１０８ａ上にＮＳＧ又はＢＰＳＧ層を堆積させて、シリケートガラス膜１０８ｂを形成する。このとき堆積されるシリケートガラス膜１０８ｂの厚さは、シリケートガラスがトレンチ１０５内部のゲート電極１０７上を完全に埋め込み、さらにシリケートガラス膜１０８ｂの最表面が平坦に近くなるように設定される。これは、エッチバック後に、シリケートガラス膜１０８ｂの表面と半導体基板表面とをできる限りフラットにするためである。ここでは、シリケートガラス膜１０８ｂの厚さは約６００ｎｍである。
その後、図３（ｅ）に示すように、シリケートガラス膜１０８ｂ及び熱酸化膜１０８ａを、半導体基板すなわちエピタキシャル層１０２の表面が露出するまで、全面エッチバックする。このエッチングにより、トレンチ１０５の内部にのみ選択的に厚さ約８０〜３００ｎｍシリケートガラス膜１０８ｂ及び厚さ約４０ｎｍの熱酸化膜１０８ａが残る。シリケートガラス膜１０８ｂの厚さは、エッチバックによりばらつきやすい。ここで、シリケートガラス膜１０８ｂは、トレンチ１０５の上端近傍すなわち開口部まで形成されている。理想的には、シリケートガラス膜１０８ｂの表面と半導体基板すなわちエピタキシャル層１０２の表面は完全にフラットな状態であることが好ましい。しかしながら、半導体基板表面の絶縁膜は、完全に除去する必要があるため、形成されるシリケートガラス膜１０８ｂの表面は、図３（ｅ）に示すように、半導体基板表面すなわち最終的にはソース領域１０４よりもやや窪んだ形状となりやすい。
次に、図３（ｆ）に示すように、半導体基板すなわちエピタキシャル層１０２の表面の全面に、高温ＣＶＤにより形成されるシリコン酸化膜であるいわゆるＨＴＯ（High Temperature Oxide）膜１１３を例えば１０〜３０ｎｍ程度の厚さで形成する。このＨＴＯ膜１１３は、次工程のイオン注入における半導体基板へのダメージを防止するためのものである。なお、ＨＴＯ膜に代えて、同等の厚さの熱酸化膜を形成してもよい。
次に、図３（ｇ）に示すように、エピタキシャル層１０２上にホウ素（Ｂ）などのＰ型不純物をイオン注入した後、熱処理を行う。ホウ素を使用した場合のイオン注入の条件は、例えば、ドーズ量５×１０１２〜２×１０１３／ｃｍ−２、加速電圧５０〜１５０ｋｅＶである。熱処理は、例えば、温度９５０〜１０５０℃のＮ２雰囲気中で３０〜１２０分間行う。この工程により、エピタキシャル層１０２の上部にＰ型の拡散層であるベース領域１０３を形成する。続いて、ベース領域１０３上にヒ素（Ａｓ）などのＮ型不純物をイオン注入し、さらに熱処理を行う。ヒ素を使用した場合のイオン注入の条件は、例えば、ドーズ量１×１０１５〜１×１０１６／ｃｍ２、加速電圧３０〜７０ｋｅＶである。熱処理は、例えば、温度９００〜１０００℃のＮ２雰囲気中で１０〜６０分間行う。この工程によりベース領域１０３の表面領域をｎ型化する。こうして、図３（ｇ）に示すように、ベース領域１０３の表面にＮ＋型拡散層からなるソース領域１０４を形成する。ここで、ソース領域１０４を形成するためのイオン注入の際には、図２においてベースコンタクト領域１１１が形成される領域上は、フォトレジストマスクを形成しておき、図２に示すような平面配置でソース領域１０４を形成する。次に、ソース領域１０４が形成された領域をマスクして、ベース領域１０３上にホウ素（Ｂ）などのＰ型不純物をイオン注入し、さらに熱処理を行い、Ｐ＋型拡散層からなるベースコンタクト領域１１１を形成する（不図示）。
図３（ｇ）の後、ＨＴＯ膜１１３をエッチングにより除去する。ここで、半導体基板上のＨＴＯ膜１１３は完全に除去する必要があるが、トレンチ１０５においては、ＨＴＯ膜１１３が層間絶縁膜１０８の一部として残存してもよい。最後に、半導体基板上の全体に、Ｔｉ及びＴｉＮなどのバリアメタル（不図示）をスパッタリングにより形成し、続けて、その上に例えばアルミニウムからなるソース電極１１０をスパッタリングにより形成する。さらに、Ｎ＋型半導体基板１０１の裏側全体にＴｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇなどで多層に構成されるドレイン電極１１１をスパッタリングにより形成する。以上の工程により、図１に示す半導体装置１００が製造される。
なお、図３（ｂ）に示すゲート絶縁膜１０６の除去工程は省略することもできる。図４に、その場合の製造工程を示す。図４（ａ）は図３（ａ）と同一である。図４（ｂ）は図３（ｃ）に対応する。図３（ｃ）では、半導体基板表面及びトレンチ１０５側面上部のゲート絶縁膜１０６が除去されているのに対し、図４（ｂ）では、残存している。図４（ｃ）〜（ｆ）は各々図３（ｄ）〜（ｇ）に対応し、基本的に同じ工程であるため、詳細な説明は省略するが、半導体基板表面上のゲート絶縁膜１０６は、図４（ｄ）に示す工程において、シリケートガラス膜１０８ｂと共に除去される。このような製造工程では、図４（ｆ）に示すように、最終的に、ゲート絶縁膜１０６は、トレンチ１０５の開口部すなわち上端まで残存する。
本発明においては、上述の通り、トレンチ１０５内部に形成されたゲート電極１０７上に、２層からなる層間絶縁膜１０８をトレンチ１０５の上端すなわち開口部まで形成した後、イオン注入によりベース領域１０３及びソース領域１０４を形成する。そのため、イオン注入の際、トレンチ側面からイオン注入されることがない。従って、熱拡散後のベース領域１０３及びソース領域１０４はトレンチ１０５近傍の領域と、それ以外の領域において不純物濃度に差がなく、エピタキシャル層１０２とベース領域１０３との界面及びベース領域１０３とソース領域１０４との界面の形状は、全体に亘り、半導体基板表面に対し略平行で平坦な形状となる。しかも、その後の製造工程により、ベース領域１０３及びソース領域１０４の形状が変化することもない。従って、チャネル長の制御が容易になり、チャネル長を短くするシャロージャンクション化が可能となった。その上で、層間絶縁膜１０８が熱酸化膜１０８ａとシリケートガラス膜１０８ｂとを備えることにより、その膜厚を薄くすることができ、さらなるシャロージャンクション化が可能となった。従って、従来になくオン抵抗を低減した半導体装置を提供することができる。
本発明の実施の形態に係る半導体装置を示す断面図である。 本発明の実施の形態に係る半導体装置を示す平面図である。 本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態に係る他の半導体装置の製造方法を示す断面図である。 従来の半導体装置を示す断面図である。 従来の半導体装置を示す断面図である。
符号の説明
１、１００ 半導体装置
２ ドレイン領域
３、１０３ ベース領域
４、１０４ ソース領域
５、１０５ トレンチ
６、１０６ ゲート絶縁膜
７、１０７ ゲート電極
８、１０８ 層間絶縁膜
９、１０９ ドレイン電極
１０、１１０ ソース電極
１０１ Ｎ＋型半導体基板
１０２ エピタキシャル層
１０８ａ 熱酸化膜
１０８ｂ シリケートガラス膜
１１１ ベースコンタクト領域
１１２ 単位ＭＯＳＦＥＴ
１１３ ＨＴＯ膜

Claims (7)

  1. 半導体基板上にトレンチを形成し、
    前記トレンチ内部にゲート電極を埋め込み、
    前記ゲート電極上に熱酸化膜を形成し、
    前記熱酸化膜上及び前記半導体基板表面上をシリケートガラス膜で覆った後、前記半導体基板表面が露出するまで当該シリケートガラス膜をエッチバックし、
    前記シリケートガラス膜がエッチバックされた前記半導体基板表面の全体に絶縁膜を形成し、
    その後、前記半導体基板内部にベース領域を形成し、
    前記半導体基板内部の前記ベース領域上にソース領域を形成する半導体装置の製造方法。
  2. 前記絶縁膜は、ＨＴＯ膜又は熱酸化膜である、請求項１に記載の半導体装置の製造方法。
  3. 前記ゲート電極上に形成された熱酸化膜は、前記ゲート電極を構成するポリシリコンの熱酸化膜を備える、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記ポリシリコンの熱酸化膜は、前記トレンチ側面に形成される単結晶シリコンの熱酸化膜よりも厚い、請求項３に記載の半導体装置の製造方法。
  5. 前記シリケートガラス膜は、ＢＰＳＧ又はＮＳＧからなる、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記ソース領域を、前記トレンチに囲われた各領域の長手方向において、ベースコンタクト領域を介して分割して形成する、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記ソース領域を形成した後、前記半導体基板表面上にソース電極を、絶縁膜を介さずに形成する、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
JP2006264480A 2006-09-28 2006-09-28 半導体装置の製造方法 Expired - Fee Related JP5198752B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006264480A JP5198752B2 (ja) 2006-09-28 2006-09-28 半導体装置の製造方法
US11/905,078 US7776693B2 (en) 2006-09-28 2007-09-27 Method of manufacturing semiconductor apparatus
TW096136254A TWI362705B (en) 2006-09-28 2007-09-28 Method of manufacturing semiconductor apparatus
CN2007101613722A CN101154598B (zh) 2006-09-28 2007-09-28 制造半导体装置的方法
US12/801,806 US7947556B2 (en) 2006-09-28 2010-06-25 Method of manufacturing semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006264480A JP5198752B2 (ja) 2006-09-28 2006-09-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008085134A JP2008085134A (ja) 2008-04-10
JP5198752B2 true JP5198752B2 (ja) 2013-05-15

Family

ID=39256155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006264480A Expired - Fee Related JP5198752B2 (ja) 2006-09-28 2006-09-28 半導体装置の製造方法

Country Status (4)

Country Link
US (2) US7776693B2 (ja)
JP (1) JP5198752B2 (ja)
CN (1) CN101154598B (ja)
TW (1) TWI362705B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062477A (ja) * 2008-09-05 2010-03-18 Rohm Co Ltd トレンチ型半導体装置及びその製造方法
JP5403966B2 (ja) * 2008-07-29 2014-01-29 ローム株式会社 トレンチ型半導体素子及びトレンチ型半導体素子の製造方法
KR20100065895A (ko) * 2008-12-09 2010-06-17 주식회사 동부하이텍 트렌치형 ｍｏｓｆｅｔ 소자의 게이트 및 게이트 형성방법
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US8188484B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
US8378392B2 (en) * 2010-04-07 2013-02-19 Force Mos Technology Co., Ltd. Trench MOSFET with body region having concave-arc shape
CN102176467B (zh) * 2011-03-29 2016-03-23 上海华虹宏力半导体制造有限公司 沟槽式金属氧化物半导体场效应晶体管
JP2014075483A (ja) * 2012-10-04 2014-04-24 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP5675931B2 (ja) * 2013-10-28 2015-02-25 ローム株式会社 トレンチ型半導体素子の製造方法
JP6871316B2 (ja) * 2014-04-15 2021-05-12 ローム株式会社 半導体装置および半導体装置の製造方法
JP6566512B2 (ja) 2014-04-15 2019-08-28 ローム株式会社 半導体装置および半導体装置の製造方法
CN111785693A (zh) * 2019-04-04 2020-10-16 三垦电气株式会社 半导体装置和电子设备
CN111584635B (zh) * 2020-05-13 2022-09-20 杰华特微电子股份有限公司 半导体器件
US11894457B2 (en) 2020-05-09 2024-02-06 Joulwatt Technology Co., Ltd. Semiconductor device and manufacturing method thereof
DE102020115157A1 (de) 2020-06-08 2021-12-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Verfahren zur Herstellung eines Trench-MOSFET

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
JP2689606B2 (ja) * 1989-05-24 1997-12-10 富士電機株式会社 絶縁ゲート電界効果型トランジスタの製造方法
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
JP3358611B2 (ja) * 2000-01-19 2002-12-24 日本電気株式会社 半導体装置の製造方法
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
JP2002280553A (ja) * 2001-03-19 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
JP2003101027A (ja) 2001-09-27 2003-04-04 Toshiba Corp 半導体装置及びその製造方法
JP4183620B2 (ja) 2001-11-30 2008-11-19 新電元工業株式会社 半導体装置およびその製造方法
JP2003258255A (ja) * 2002-02-28 2003-09-12 Toko Inc Ｍｏｓトランジスタとその製造方法
US6784505B2 (en) * 2002-05-03 2004-08-31 Fairchild Semiconductor Corporation Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
JP4059846B2 (ja) * 2003-12-26 2008-03-12 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP4829473B2 (ja) * 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
JP4860122B2 (ja) * 2004-06-25 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006080177A (ja) * 2004-09-08 2006-03-23 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4440188B2 (ja) * 2005-01-19 2010-03-24 パナソニック株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN101154598A (zh) 2008-04-02
TWI362705B (en) 2012-04-21
JP2008085134A (ja) 2008-04-10
US20080081422A1 (en) 2008-04-03
CN101154598B (zh) 2011-02-09
US7776693B2 (en) 2010-08-17
TW200832563A (en) 2008-08-01
US7947556B2 (en) 2011-05-24
US20100267211A1 (en) 2010-10-21

Similar Documents

Publication Publication Date Title
JP5198752B2 (ja) 半導体装置の製造方法
JP4171268B2 (ja) 半導体装置およびその製造方法
JP4700043B2 (ja) 半導体素子の製造方法
US20090072306A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2009239111A (ja) 半導体装置
JP2009004573A (ja) 炭化珪素半導体装置およびその製造方法
JP2006278633A (ja) 半導体装置の製造方法
JP4611270B2 (ja) 半導体装置の製造方法
JP6198292B2 (ja) 半導体装置および半導体装置の製造方法
JP7054403B2 (ja) 半導体装置の製造方法
JP2006303084A (ja) 炭化珪素半導体装置
JP2008130983A (ja) 半導体装置およびその製造方法
JP4171286B2 (ja) 半導体装置およびその製造方法
JP4824296B2 (ja) 半導体装置の製造方法
JP2010118622A (ja) 半導体装置及びその製造方法
JP4503080B2 (ja) 半導体装置の製造方法。
JP4713415B2 (ja) 半導体素子
JP5542623B2 (ja) 半導体装置及びその製造方法
US7723784B2 (en) Insulated gate semiconductor device and method for manufacturing the same
JP5386120B2 (ja) 半導体装置および半導体装置の製造方法
JP4887662B2 (ja) 半導体装置およびその製造方法
JP4202388B2 (ja) 半導体装置及びその製造方法
JP4989921B2 (ja) 半導体装置
JP2519541B2 (ja) 半導体装置
JP5280121B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130207

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5198752

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees