CN101154598A - 制造半导体装置的方法 - Google Patents
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Abstract
一种制造半导体装置的方法包括在半导体层中形成沟槽，在沟槽中形成栅电极，在沟槽中的栅电极上形成热氧化膜，在沟槽中的热氧化膜上形成硅酸盐玻璃膜，在半导体层中形成主体区域，以及在主体区域上形成源区。该方法提供了具有沟道长度的减小的波动和低导通电阻的半导体装置。
Description
技术领域
本发明涉及一种制造半导体装置的方法，并且具体地，涉及一种制造具有垂直MOSFET(金属氧化物半导体场效应晶体管)的半导体装置的方法。
背景技术
垂直MOSFET(金属氧化物半导体场效应晶体管)通常被用作用于供给高压或大电流的开关电源的功率MOSFET。在垂直MOSFET中，在半导体衬底的一个表面上形成源电极，并且在半导体衬底的另一表面上形成漏电极。因此，电流在半导体衬底的垂直方向上流动。需要功率MOSFET具有小的导通电阻，以尽可能节省功率消耗。
具体地，通过使得两个邻近栅电极部分之间的距离变窄和使得每一面积沟道区域的数量增加可以减小每一面积的导通电阻。在如美国专利No.4,767,722公开的传统的垂直MOSFET中，在两个邻近栅电极部分之间形成通过源区的主体接触区域(body contact region)。两个邻近栅电极部分意味着彼此平行布置的栅电极的某两个相对部分。多个栅电极部分彼此连接，并且形成网格状的栅电极，如在美国专利No.4,767,722的图9中所示的。因此，在两个邻近栅电极部分之间按顺序形成源区，主体接触区域和其他源区。为了使得两个栅电极部分之间的距离变窄，在两个栅电极部分之间形成用于连接源电极和主体区域的接触孔，如在公开号为WO03/046999的国际专利中公开的。然而，对于变窄两个邻近栅电极部分之间的距离存在局限。
另一方面，例如在公开号为No.2003-101027，No.2000-252468和No.2005-191359的日本未审专利中公开了一种垂直MOSFET，其中两个栅电极部分之间的距离最终被变窄，而没有主体接触区域或没有通过布置在两个栅电极之间的源区的接触孔。图5是示出了半导体装置1的截面图，它是与在公开号为No.2003-101027的日本未审专利中公开的传统垂直P沟道MOSFET类似的原型。图6是示出了半导体装置1的截面图，它是以如图5中的P沟道MOSFET相同的方式制造的垂直N沟道MOSFET。每一个半导体装置1具有漏区2，主体区域3，源区4，沟槽5，栅绝缘膜6，栅电极部分7，层间绝缘膜8，漏电极9和源电极10。如上面提到的，由于没有主体接触区域或没有通过两个栅电极部分7之间的源区4的接触孔，可以使得两个栅电极部分7之间的距离变窄。现在，垂直P沟道MOSFET的漏区2通常具有P+型衬底和P-型外延层的两层结构。此外，垂直N沟道MOSFET的漏区2通常具有N+型衬底和N-型外延层的两层结构。然而在图5和图6中，漏区2被简化成分别用“P”和“N”符号表示的一层结构。
通过缩短沟道长度也可以减小导通电阻。具体地，浅的主体区域，所谓的浅结(shallow junction)是有效的。然而，不需要减小漏-源击穿电压。
在图5中所述的垂直P沟道MOSFET的制造过程中，在形成主体区域3和源区4之后形成沟槽5。然后，形成每一个栅绝缘膜6。因此，主体区域3和源区4的形状在形成于沟槽5的侧壁上的栅绝缘膜6和硅衬底之间的界面附近改变。具体地，如图5中所述，P型源区4中比如硼的杂质的浓度在栅绝缘膜6附近减小，这造成了浅的P型源区4，因为在氧化过程中硼扩散进入栅绝缘膜6。相反，N型主体区域3中比如磷和砷的杂质的浓度在栅绝缘膜6附近减小，这引起深的N型主体区域3，因为杂质在栅绝缘膜6附近分离。因此，沟道长度变长，并且这引起高导通电阻。进一步地，需要大的工艺裕度，因为沟道长度如此宽地波动，以至于困难控制。
另一方面，在以如图5中的P沟道MOSFET的相同方式制造的图6中示出的N沟道MOSFET中，沟道长度变短，并且会不利地引起击穿电压减小，以及泄漏电流增大。
在公开号为No.2000-252468的日本未审的专利中公开的垂直MOSFET中，仅在形成主体区域3之后形成沟槽5。然后，形成栅绝缘膜6。此外，在这种情况中，即使沟道长度长于图6中的N沟道MOSFET，它也变短，这可以不利地引起击穿电压减小，以及泄漏电流增大。
如上面提到的，在现有技术的垂直MOSFET中，沟道长度如此宽地波动，以至于难以进行控制。因此，实践中通过浅结来减小导通电阻是困难的。
发明内容
依据本发明的一个方面，提供一种制造半导体装置的方法，包括在半导体层中形成沟槽，在沟槽中形成栅电极部分，在栅电极部分上形成热氧化膜，在沟槽的上部中的热氧化膜上形成硅酸盐玻璃膜，在半导体衬底中形成主体区域，以及在主体区域上形成源区。
本发明提供一种能够减小沟道长度的波动，并且具有低导通电阻的制造半导体装置的方法。
附图说明
从下面通过结合附图对某些优选实施例的描述，本发明的上面和其他目标，优点和特征将更明显，其中：
图1是示出了本发明一个实施例的半导体装置的截面图；
图2是示出了本发明的实施例的半导体装置的平面图；
图3A至3G是依据本发明一个实施例的半导体装置的制造方法的截面图；
图4A至4F是依据本发明的实施例的半导体装置的另一种制造方法的截面图；
图5是示出了原型半导体装置的截面图；以及
图6是示出了另一种原型半导体装置的截面图。
具体实施方式
现在参照示例性的实施例于此描述本发明。本领域的普通技术人员可以理解，利用本发明的教导可以完成多个可替代的实施例，并且本发明不局限于为了说明性用途而描述的实施例。
在第一实施例中，本发明被应用于具有高电流或低电阻用途的半导体装置，其中多个晶体管单元被组合成一个MOSFET。当单独的晶体管单元典型地运载大约几十至几百μA的电流时，这种MOSFET可以运载大约1至200A的电流，并且被用于消费电子产品中的电源，车辆发动机的驱动等。
图1是示出了本发明的实施例的半导体装置100的截面图。图2是示出了半导体装置100的平面图，但是省略了源电极。图1是沿着图2的线I-I的截面图。
如图1中所示，半导体装置100是垂直N沟道MOSFET，包括N+型半导体101，N-型(第一导电型)的外延层102，P型(第二导电型)的主体区域103，N+型(第一导电型)的源区104，沟槽105，栅绝缘膜106，栅电极部分107，层间绝缘膜108，漏电极109和源电极110。照例，该实施例可以应用于垂直P沟道MOSFET。在该实施例中，第一和第二导电型分别对应于P型和N型。顺便地，当在该说明书中被简单地称为“半导体衬底”时，它不意味着N+型半导体衬底101，而是整个半导体衬底。
在图1中示出的半导体衬底101是例如由硅构成的N+型半导体衬底。在半导体衬底101的整个表面上形成外延层102。外延层102是例如由硅构成的N-型半导体层，其与半导体衬底101一起充当垂直MOSFET的漏极。
在外延层102上形成主体区域103。主体区域103是例如包含硼的P型半导体区域，其中在垂直MOSFET的操作过程中，在栅电极部分107附近形成沟道。
在主体区域103的表面上形成源区104。源区104是包括例如磷或砷的N+型半导体区域，其充当MOSFET的源。
在半导体衬底101上形成沟槽105，它达到了比源区104和主体区域103更深的位置。在沟槽105中，在沟槽105的内表面上形成栅绝缘膜106。也形成于沟槽105中的是栅电极部分107。栅电极部分107例如由多晶硅形成。
在形成于沟槽105中的每一个栅电极部分107上，形成层间绝缘膜108，以便基本上填满沟槽105的上部。理想地，优选的是层间绝缘膜108的表面和源区104的表面被集成，并且集成表面优选是平坦的。然而，如后面详细描述地，通过在利用绝缘膜覆盖沟槽105内部和源区104的表面之后进行回蚀刻(etching back)以曝露源区104的表面来形成层间绝缘膜108。由于需要源区104的表面上的绝缘膜被优选去除，实际上，在沟槽105中形成的层间绝缘膜108的表面比源区104的表面更凹。
进一步地，层间绝缘膜108至少包括由多晶硅层构成的栅电极部分107的热氧化膜108a和具有优良间隙填充特性的硅酸盐玻璃膜108b。硅酸盐玻璃膜108b优选由BPSG(掺杂硼的磷酸基硅酸盐玻璃)或NSG(没有掺杂的硅酸盐玻璃)的硅酸盐玻璃形成。层间绝缘膜108具有：具有比CVD(化学气相沉积)氧化膜高的击穿电压的热氧化膜108a，和具有形成于热氧化膜108a上的具有优良的间隙填充特性的硅酸盐玻璃膜108b，并因此可被形成为较薄，同时保持绝缘特性。因此，源区104可被形成为更浅，并且其引起通过浅结来减小导通电阻。相比较NSG，BPSG具有更好的填充特性，同时NSG具有较高的击穿电压。因此。当击穿电压比填充特性更重要时，可以选择NSG。相反，当通过形成热氧化膜获得充分的击穿电压时，集中于填充特性，可以选择BPSG。
具体地，热氧化膜的击穿电压是大约8MV/cm，并且NSG膜的击穿电压是大约4MV/cm。然而，这些值可以随着氧化环境或生长环境而改变。例如，大约40nm热氧化膜和大约80nm NSG膜的组合可以实现大约64V的击穿电压。层间绝缘膜108可以具有三个或更多层，尽管它具有图1中的两层结构。具体地，在热氧化膜108a上可以形成BPSG和NSG膜。此外，层间绝缘膜108可以具有HTO(高温氧化物)膜，该HTO膜是通过高温CVD形成的氧化硅膜。然而，如上面提到的，期望层间绝缘膜108尽可能地薄，同时保持绝缘特性，以用于浅结。
如图1中所示，在N+型半导体衬底101之下，形成具有多层结构的漏电极109，该多层结构包括Ti，Cr，Ni，Au，Ag等的至少一个。另一方面，在源区104上，通过包括例如Ti，TiN，TiW等的至少一个的阻挡金属膜形成例如包括Al和Cu的至少一个的源电极110。现在，在源区104和层间绝缘膜108上形成源电极110。此外，与如在公开号为No.2003-101027，No.2000-252468，No.2005-191359的日本未审专利中公开的垂直MOSFET相同的方式，两个栅电极部分107之间的距离最终被变窄，而没有用于将源电极110连接至两个栅电极部分107之间的主体区域103的主体接触区域或者接触孔。
如图2中所示，在被沟槽105围绕的每一个区域的纵向方向上，在两个N+型源区104之间形成P+型主体接触区域111。几乎在图2中示出的源区104，主体接触区域111和层间绝缘膜108的全部表面上形成在图1中示出的源电极110，并通过P+型主体接触区域111被连接至主体区域103。以这种方式，由于在通过沟槽105围绕的每一个区域的纵向方向上将N+型源区104和P+型主体接触区域111排列成行，两个栅电极部分107之间的距离最后被变窄。现在，单位MOSFET112对应于被沟槽105围绕的每一个区域。单位MOSFET112的布置不局限于图2。
下面参照图3A至3G描述制造具有上面所述的结构的半导体装置的方法。首先，描述图3A的过程。
首先，在N+型半导体衬底101的整个表面上外延生长N+型半导体外延层102。现在，在图3A至3G中省略N+型半导体衬底101。然后，通过例如硅(LOCOS)工艺的局部氧化形成元件隔离膜(未示出)。
在这之后，通过光刻法和反应离子蚀刻(RIE)选择性地去除外延层102。沟槽105的开口的宽度典型地从0.25至0.5μm，但可以更窄。外延层102因此具有深度近似为1μm的沟槽105，以便将栅电极形成为网格状。然后，在大约从1100至1200℃处，在沟槽105中形成氧化膜(未示出)，然后被去除，因此弄圆沟槽105的底部拐角。
然后，依据期望的MOSFET特性(栅-源击穿电压，阈值电压，导通电阻等)，在外延层102的表面上形成大约从30至80nm厚度的栅绝缘膜106。例如，通过在H2-O2的气氛中氧化外延层102的表面，形成栅绝缘膜106。
在这之后，例如通过低压CVD，在半导体衬底的整个表面或者外延层102上，沉积多晶硅层。多晶硅层具有一个厚度，该厚度使多晶硅填满沟槽105的整个内部，并且多晶硅层的整个表面变成几乎平坦。因此，在回蚀刻之后，在沟槽105中形成的栅电极部分107的表面可以几乎平坦。具体地，多晶硅层的厚度优选大于沟槽105的开口的宽度，并且在该实施例中近似是600nm。
然后，通过RIE回蚀刻多晶硅层，以曝露外延层102的表面上的栅绝缘膜106，并且到达用于后来在沟槽105中形成层间绝缘膜108的深度。因此多晶硅层仅选择性地留在沟槽105中。因此，如图3A中所示地，在沟槽105中形成栅电极部分107。现在，在半导体衬底(芯片)的外围区域中，不蚀刻从沟槽105至半导体衬底的表面引导的多晶硅层，从而电连接至栅极端子，尽管未示出。
然后，如在图3B中示出的，通过湿蚀刻去除外延层102的表面上的栅绝缘膜106，以便曝露外延层102的表面。同时，去除在沟槽105的侧壁上形成的栅绝缘膜106，以便到达形成于沟槽105中的多晶硅层的表面附近。然而，该步骤可以如下面期望地被省略。
下面，如图3C中所示的，在外延层102的表面和栅电极部分107上形成热氧化膜108a。例如，通过在H2-O2的气氛中氧化外延层102的表面和栅电极部分107的表面形成热氧化膜108a。在高速度下氧化栅电极部分107，因为组成栅电极部分107的多晶硅具有如1×1020/cm2至1×1022/cm2的剂量的杂质的这种高密度。因此，在栅电极部分107上形成的热氧化多晶硅膜是如形成于沟槽105的侧壁上的外延层102的热氧化膜的2至4倍厚。具体地，在沟槽105的侧壁上形成大约10nm厚的热氧化膜，并且在栅电极部分107上形成大约40nm厚的热氧化膜。两个热氧化膜被集成形成为热氧化膜108a。
然后，如图3D中所示的，在热氧化膜108a的整个表面上沉积包括NSG，BPSG等之一的硅酸盐玻璃膜108b。沉积的硅酸盐玻璃膜108b具有一个厚度，以使硅酸盐玻璃填满沟槽105的整个内部，并且硅酸盐玻璃膜108b的表面变成几乎平坦。因此，硅酸盐玻璃膜108b的表面可以与外延层102的表面联合，并且在回蚀刻之后，联合的表面可以几乎平坦。具体地，在该实施例中，沉积的硅酸盐玻璃膜108b的厚度近似为600nm。
在这之后，如图3E中所示，回蚀刻热氧化膜108a和硅酸盐玻璃膜108b，以便曝露外延层102的表面。因此，大约从80至300nm厚的硅酸盐玻璃膜108b和大约40nm厚的热氧化膜108a因此仅选择性地被留在沟槽105内部。通过回蚀刻，硅酸盐玻璃膜108b的厚度容易波动。硅酸盐玻璃膜108b被形成为达到沟槽105的上部附近。理想地，优选地，硅酸盐玻璃膜108b的表面和外延层102的表面被集成，并且集成表面优选是平坦的。然而，如图3E中所示，由于需要外延层102的表面上的绝缘膜被优选去除，实际上，硅酸盐玻璃膜108b的表面比外延层102的表面更凹。
下面，如图3F中所示，通过在外延层102的整个表面上的高温CVD沉积大约从10至30nm厚的HTO(高温氧化物)膜113。HTO膜113避免了半导体衬底在下面的离子注入过程中被损坏。取代HTO膜，可以使用具有等价厚度(equivalent thickness)的热氧化膜。
然后，如图3G中所示，在外延层102上连续实施比如硼的P型杂质的离子注入和热处理。利用硼的离子注入的条件是：例如5×1012至2×1013/cm-2的剂量和50至150keV的加速电压。例如在950至1050℃的温度处，在N2气氛中30至120分钟地执行热处理。在该步骤中，在外延层102上形成对应于主体区域103的P型扩散层。
此外，在主体区域103上连续实施比如砷(As)的N型杂质的离子注入和热处理。利用砷的离子注入的条件是：例如1×1015至1×1016/cm2的剂量和30至70keV的加速电压。例如在900至1000℃的温度处，在N2气氛中10至60分钟地执行热处理。通过该过程，主体区域103的表面区域变成N型。从而在主体区域103的表面上形成对应于源区104的N+型扩散层。在用于形成源区104的离子注入的过程中，在用于形成在图2中示出的主体接触区域111的区域上形成光致抗蚀剂掩模(mask)(未示出)，并且在图2中示出的平面布置中形成源区104。然后，掩蔽(masking)源区104，实施进入主体区域103的比如硼(B)的P型杂质的离子注入，并且执行热处理。因此，形成对应于主体接触区域111的P+型扩散层，尽管未示出。
在图3G中示出的过程之后，通过蚀刻去除HTO膜113。需要完全去除源区104上的HTO膜113，但是在沟槽105中，HTO膜113可以保持为层间绝缘膜108的一部分。
最后，通过在源区104的整个表面上和层间绝缘膜108上溅射而形成比如Ti和/或TiN的阻挡金属的膜，尽管未示出。下面，通过溅射，例如在阻挡金属膜上形成包括Al和Cu的一个的源电极110。此外，通过在N+型半导体衬底的其他表面的整个表面上溅射而形成具有包括Ti，Cr，Ni，Au，Ag等的之一的多层结构的漏电极111。如上面提到的。制造在图1中示出的半导体装置100。
可以省略用于去除在图3B中示出的栅绝缘膜106的步骤。在图4A至4F中描述在这种情况中的制造过程。图4A同图3A一样。图4B对应于图3C。在图3C中去除在外延层102的表面上和在沟槽105的侧壁上的栅绝缘膜106的同时，在图4B中保持该部分的栅绝缘膜106。图4C至4F的附图的每一个对应于从图3D至3G的附图的每一个，并且基本上都具有相同的过程。然而，去除了外延层102的表面上的栅绝缘膜106，以及在图4D中示出的步骤中的硅酸盐玻璃膜108b。在这种情况中，如图4F中所示，最终保持沟槽105的侧壁上的栅绝缘膜106。
在该实施例中，如上面提到的，在形成于沟槽105中的栅电极部分107上的沟槽105上形成具有至少两层的层间绝缘膜之后，通过离子注入形成主体区域103和源区104。因此，在离子注入过程中不从沟槽105的侧壁注入离子。此外，在形成主体区域103和源区104之前形成具有高击穿电压性能的每一个栅电极部分107上的厚的热氧化膜108a，用于形成热氧化膜108a的热处理对主体区域103和源区104没有影响。此外，用于形成层间绝缘膜108的热处理对主体区域103和源区104没有影响。因此，在热处理之后主体区域103和源区104的杂质浓度在半导体衬底的各处几乎恒定。具体地，在沟槽105附近的区域中和在其他区域中之间的杂质浓度没有太大的不同。因此，外延层102和主体区域103之间界面的形状以及主体区域103和源区104之间界面的形状几乎平坦，并且平行于半导体衬底各处的半导体衬底的表面。此外，主体区域103和源区104的形状不被随后的过程所影响。因此，沟道长度可被容易地控制，这使得可能实现具有较短的沟道长度的浅结。此外，由于层间绝缘膜108具有热氧化膜108a和硅酸盐玻璃膜108b，其可以被形成为较薄，这造成了较浅的源区104。因此，可以获得较低的导通电阻。
明显地，本发明不局限于上面的实施例，而是可以被修改和改变，只要不脱离本发明的范围和精神。
Claims (7)
1.一种制造半导体装置的方法，包括：
在半导体层中形成沟槽；
在沟槽中形成栅电极；
在沟槽中的栅电极上形成热氧化膜；
在沟槽中的热氧化膜上形成硅酸盐玻璃膜；
在半导体层中形成主体区域；以及
在主体区域上形成源区。
2.如权利要求1的制造半导体装置的方法，其中通过在利用硅酸盐玻璃覆盖半导体层的表面和沟槽的内部之后进行回蚀刻以曝露半导体层的表面来形成硅酸盐玻璃膜。
3.如权利要求1的制造半导体装置的方法，其中热氧化膜包括构成栅电极的多晶硅的热氧化膜。
4.如权利要求3的制造半导体装置的方法，其中多晶硅的热氧化膜比形成于沟槽的侧壁上的单晶硅的热氧化膜厚。
5.如权利要求1的制造半导体装置的方法，其中硅酸盐玻璃膜包括BPSG和NSG的至少之一。
6.如权利要求1的制造半导体装置的方法，其中通过被沟槽围绕的每一个区域的纵向方上的主体接触区域来划分源区。
7.如权利要求1的制造半导体装置的方法，其中在源区的表面上和硅酸盐玻璃膜上形成源电极。
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