JPH1126758A - トレンチ型ｍｏｓ半導体装置およびその製造方法 - Google Patents
トレンチ型ｍｏｓ半導体装置およびその製造方法Info
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- JPH1126758A JPH1126758A JP9177885A JP17788597A JPH1126758A JP H1126758 A JPH1126758 A JP H1126758A JP 9177885 A JP9177885 A JP 9177885A JP 17788597 A JP17788597 A JP 17788597A JP H1126758 A JPH1126758 A JP H1126758A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】 （修正有）
【課題】トレンチ内に設けられたＭＯＳ構造のゲートを
有するトレンチ型ＭＯＳ半導体装置において、耐圧の向
上とオン抵抗の低減を図り、しかも実施が容易な製造方
法を提供する。 【解決手段】ｐチャネル領域２の表面層に形成されたｎ
ソース領域３の表面からｐチャネル領域２を貫通してｎ
ドレイン層１に達するトレンチ８が形成され、ゲート絶
縁膜４を挟んで多結晶シリコンからなるゲート電極層５
が充填されている。トレンチ８の底面部分にｎ不純物の
イオン注入および熱処理によって、ｎドレイン層１より
不純物濃度の高いｎ+ ウェル領域１０を設ける。これに
よって、トレンチの深さとｐチャネル領域２の深さとの
差ｘを小さい値としても従来のようなオン抵抗の増大が
無いため、オン抵抗が安定し、耐圧を高く保てるように
なる。
有するトレンチ型ＭＯＳ半導体装置において、耐圧の向
上とオン抵抗の低減を図り、しかも実施が容易な製造方
法を提供する。 【解決手段】ｐチャネル領域２の表面層に形成されたｎ
ソース領域３の表面からｐチャネル領域２を貫通してｎ
ドレイン層１に達するトレンチ８が形成され、ゲート絶
縁膜４を挟んで多結晶シリコンからなるゲート電極層５
が充填されている。トレンチ８の底面部分にｎ不純物の
イオン注入および熱処理によって、ｎドレイン層１より
不純物濃度の高いｎ+ ウェル領域１０を設ける。これに
よって、トレンチの深さとｐチャネル領域２の深さとの
差ｘを小さい値としても従来のようなオン抵抗の増大が
無いため、オン抵抗が安定し、耐圧を高く保てるように
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ内に絶縁
膜を介して埋め込まれた制御用のゲート電極層を有す
る、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造のゲート
電極を有する電界効果トランジスタ）、ＩＧＢＴ（絶縁
ゲートバイポーラトランジスタ）、絶縁ゲートサイリス
タ、およびそれらの集合体であるインテリジェントパワ
ーモジュール（ＩＰＭ）などのトレンチ型ＭＯＳ半導体
装置に関する。
膜を介して埋め込まれた制御用のゲート電極層を有す
る、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造のゲート
電極を有する電界効果トランジスタ）、ＩＧＢＴ（絶縁
ゲートバイポーラトランジスタ）、絶縁ゲートサイリス
タ、およびそれらの集合体であるインテリジェントパワ
ーモジュール（ＩＰＭ）などのトレンチ型ＭＯＳ半導体
装置に関する。
【０００２】
【従来の技術】図６は、従来のトレンチ構造を有するＭ
ＯＳ半導体装置の一例であるＭＯＳＦＥＴの主要部の部
分断面図である。半導体基板であるｎドレイン層１の表
面層にｐチャネル領域２が形成され、そのｐチャネル領
域２の表面層にｎソース領域３が形成されている。ｎソ
ース領域３の表面からｐチャネル領域２を貫通してｎド
レイン層１に達するトレンチ８が形成され、そのトレン
チ８の内部には、ゲート酸化膜４を挟んで多結晶シリコ
ンからなるゲート電極層５が充填されている。ｎソース
領域３の表面上には、ｐチャネル領域２の表面に共通に
接触するソース電極７が、またｎドレイン層１の他面に
はドレイン電極９が設けられている。６はゲート電極層
５を覆う絶縁膜である。ｎドレイン層１を不純物濃度の
異なる二層とすることもある。
ＯＳ半導体装置の一例であるＭＯＳＦＥＴの主要部の部
分断面図である。半導体基板であるｎドレイン層１の表
面層にｐチャネル領域２が形成され、そのｐチャネル領
域２の表面層にｎソース領域３が形成されている。ｎソ
ース領域３の表面からｐチャネル領域２を貫通してｎド
レイン層１に達するトレンチ８が形成され、そのトレン
チ８の内部には、ゲート酸化膜４を挟んで多結晶シリコ
ンからなるゲート電極層５が充填されている。ｎソース
領域３の表面上には、ｐチャネル領域２の表面に共通に
接触するソース電極７が、またｎドレイン層１の他面に
はドレイン電極９が設けられている。６はゲート電極層
５を覆う絶縁膜である。ｎドレイン層１を不純物濃度の
異なる二層とすることもある。
【０００３】ゲート電極層５に接触して設けられた図示
されないゲート電極に適当な電圧を印加することによ
り、トレンチ８の内壁に沿ったｐチャネル領域２の表面
層に反転層（チャネル）を生じ、ドレイン電極９とソー
ス電極７間が導通して電流が流れる。
されないゲート電極に適当な電圧を印加することによ
り、トレンチ８の内壁に沿ったｐチャネル領域２の表面
層に反転層（チャネル）を生じ、ドレイン電極９とソー
ス電極７間が導通して電流が流れる。
【０００４】
【発明が解決しようとする課題】図６において、トレン
チ構造を有するＭＯＳ型半導体装置を動作させるには、
ｎソース領域３と、ｐチャネル領域２を貫通してｎドレ
イン層１に達するトレンチ８を掘り、そのトレンチ８に
ゲート酸化膜４を介してゲート電極層５を充填しなけれ
ばならない。もし、トレンチ８の深さが、ｐチャネル領
域２より浅い場合にはｐチャネル領域２中に反転層が形
成されない部分ができ、電流通路が形成されないので、
動作しない。従って、トレンチ８の深さとｐチャネル領
域２の深さとの間には差ｘが必要である。
チ構造を有するＭＯＳ型半導体装置を動作させるには、
ｎソース領域３と、ｐチャネル領域２を貫通してｎドレ
イン層１に達するトレンチ８を掘り、そのトレンチ８に
ゲート酸化膜４を介してゲート電極層５を充填しなけれ
ばならない。もし、トレンチ８の深さが、ｐチャネル領
域２より浅い場合にはｐチャネル領域２中に反転層が形
成されない部分ができ、電流通路が形成されないので、
動作しない。従って、トレンチ８の深さとｐチャネル領
域２の深さとの間には差ｘが必要である。
【０００５】図７は、耐圧における上記の差ｘ依存性を
示す特性図である。横軸は、トレンチ８の深さとｐチャ
ネル領域２の深さとの差ｘ、縦軸は耐圧である。差ｘを
大きくすると、耐圧が低下していることがわかる。高耐
圧を達成するには、差ｘを小さい値に抑えなければなら
ない。一方でこの差ｘを小さくすると、オン抵抗が増大
するという不具合が生じた。これは、差ｘが小さいと、
ゲート電極に電圧を印加した際に、トレンチ１０の底部
に十分な反転層が形成されず、チャネル抵抗が増すため
と考えられる。
示す特性図である。横軸は、トレンチ８の深さとｐチャ
ネル領域２の深さとの差ｘ、縦軸は耐圧である。差ｘを
大きくすると、耐圧が低下していることがわかる。高耐
圧を達成するには、差ｘを小さい値に抑えなければなら
ない。一方でこの差ｘを小さくすると、オン抵抗が増大
するという不具合が生じた。これは、差ｘが小さいと、
ゲート電極に電圧を印加した際に、トレンチ１０の底部
に十分な反転層が形成されず、チャネル抵抗が増すため
と考えられる。
【０００６】従って、耐圧が高く、オン抵抗の小さいＭ
ＯＳＦＥＴとするためには、トレンチ深さとチャネル領
域の差ｘを、非常に狭い範囲で制御しなければならない
ことになり、製造が困難である。またもし、この差ｘに
ばらつきがあると、耐圧や、オン抵抗がばらつくことに
なる。実際に、オン抵抗のバラツキが同一ロット内で２
０〜３０％になることがあった。そしてこの問題は、ト
レンチ型ＭＯＳＦＥＴに限らず、ＭＯＳ構造のゲートを
もつトレンチ型半導体装置に共通の問題である。
ＯＳＦＥＴとするためには、トレンチ深さとチャネル領
域の差ｘを、非常に狭い範囲で制御しなければならない
ことになり、製造が困難である。またもし、この差ｘに
ばらつきがあると、耐圧や、オン抵抗がばらつくことに
なる。実際に、オン抵抗のバラツキが同一ロット内で２
０〜３０％になることがあった。そしてこの問題は、ト
レンチ型ＭＯＳＦＥＴに限らず、ＭＯＳ構造のゲートを
もつトレンチ型半導体装置に共通の問題である。
【０００７】以上の問題に鑑み本発明の目的は、耐圧が
高く、オン抵抗が小さく、しかも製造が容易なトレンチ
構造を有するトレンチ型ＭＯＳ半導体装置およびその製
造方法を提供することにある。
高く、オン抵抗が小さく、しかも製造が容易なトレンチ
構造を有するトレンチ型ＭＯＳ半導体装置およびその製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記の課題を解決するた
め本発明は、第一導電型ドレイン層と、その第一導電型
ドレイン層上に設けられた第二導電型チャネル領域と、
第二導電型チャネル領域の表面層に形成された第一導電
型ソース領域と、その第一導電型ソース領域の表面から
第二導電型チャネル領域を貫通し第一導電型ドレイン層
に達するトレンチと、トレンチ内にゲート絶縁膜を介し
て設けられたゲート電極層と、第一導電型ソース領域と
第二導電型チャネル領域との表面に共通に接触して設け
られたソース電極と、第一導電型ドレイン層に接触して
設けられたドレイン電極とからなるトレンチ型ＭＯＳ半
導体装置において、トレンチの底部に第一導電型ドレイ
ン層より高濃度の第一導電型ウェル領域を有するものと
する。
め本発明は、第一導電型ドレイン層と、その第一導電型
ドレイン層上に設けられた第二導電型チャネル領域と、
第二導電型チャネル領域の表面層に形成された第一導電
型ソース領域と、その第一導電型ソース領域の表面から
第二導電型チャネル領域を貫通し第一導電型ドレイン層
に達するトレンチと、トレンチ内にゲート絶縁膜を介し
て設けられたゲート電極層と、第一導電型ソース領域と
第二導電型チャネル領域との表面に共通に接触して設け
られたソース電極と、第一導電型ドレイン層に接触して
設けられたドレイン電極とからなるトレンチ型ＭＯＳ半
導体装置において、トレンチの底部に第一導電型ドレイ
ン層より高濃度の第一導電型ウェル領域を有するものと
する。
【０００９】そのようにすれば、トレンチ深さとチャネ
ル領域深さとの差ｘが小さくても、低抵抗の第一導電型
ウェル領域が反転層の働きをするため、オン抵抗の増大
が抑えられることになる。また、トレンチ深さとチャネ
ル領域深さとの差ｘの許容範囲が広くなる。第一導電型
ソース領域の表面から第一導電型ドレイン層に近い部分
まで第二導電型チャネル領域を掘り下げたトレンチを有
するトレンチ型ＭＯＳ半導体装置においては、トレンチ
の底部に第一導電型ドレイン層より高濃度で、第一導電
型ドレイン層に達する第一導電型ウェル領域を有するも
のとする。
ル領域深さとの差ｘが小さくても、低抵抗の第一導電型
ウェル領域が反転層の働きをするため、オン抵抗の増大
が抑えられることになる。また、トレンチ深さとチャネ
ル領域深さとの差ｘの許容範囲が広くなる。第一導電型
ソース領域の表面から第一導電型ドレイン層に近い部分
まで第二導電型チャネル領域を掘り下げたトレンチを有
するトレンチ型ＭＯＳ半導体装置においては、トレンチ
の底部に第一導電型ドレイン層より高濃度で、第一導電
型ドレイン層に達する第一導電型ウェル領域を有するも
のとする。
【００１０】そのようにすれば、ＭＯＳ型半導体装置と
して動作可能となり、低抵抗の第一導電型ウェル領域が
反転層の働きをするため、オン抵抗の増大が抑えられ
る。また、トレンチ深さとチャネル領域深さとの差ｘの
許容範囲が一層広くなる。上記のようなトレンチ型ＭＯ
Ｓ半導体装置の製造方法としては、第一導電型の不純物
のイオン注入および熱処理により、トレンチの底部に第
一導電型ウェル領域を形成するものとする。
して動作可能となり、低抵抗の第一導電型ウェル領域が
反転層の働きをするため、オン抵抗の増大が抑えられ
る。また、トレンチ深さとチャネル領域深さとの差ｘの
許容範囲が一層広くなる。上記のようなトレンチ型ＭＯ
Ｓ半導体装置の製造方法としては、第一導電型の不純物
のイオン注入および熱処理により、トレンチの底部に第
一導電型ウェル領域を形成するものとする。
【００１１】そのようにすれば、注入角の浅いイオン注
入とすれば、トレンチの側面には殆どイオンが注入され
ない。そして、かりにトレンチの側面に注入されたとし
ても、深さが浅いので、表面層の僅かな量のエッチング
で除去できる。トレンチの底部には、ほぼ垂直に注入さ
れるので、深く注入される。特に、トレンチ形成用の絶
縁膜マスクを、トレンチ形成後に後退エッチングさせ、
第一導電型不純物のイオン注入および熱処理により、第
一導電型ソース領域と第一導電型ウェル領域とを同時に
形成するものとする。
入とすれば、トレンチの側面には殆どイオンが注入され
ない。そして、かりにトレンチの側面に注入されたとし
ても、深さが浅いので、表面層の僅かな量のエッチング
で除去できる。トレンチの底部には、ほぼ垂直に注入さ
れるので、深く注入される。特に、トレンチ形成用の絶
縁膜マスクを、トレンチ形成後に後退エッチングさせ、
第一導電型不純物のイオン注入および熱処理により、第
一導電型ソース領域と第一導電型ウェル領域とを同時に
形成するものとする。
【００１２】そのようにすれば、第一導電型ソース領域
と第一導電型ウェル領域とを同時に形成できるので、フ
ォトリソグラフィ工程を別々に行う必要が無く、工程が
短縮できる。
と第一導電型ウェル領域とを同時に形成できるので、フ
ォトリソグラフィ工程を別々に行う必要が無く、工程が
短縮できる。
【００１３】
【発明の実施の形態】以下、実施例にもとづき、図を参
照しながら本発明の実施の形態を説明する。なお、ｎ、
ｐを冠した領域、層等はそれぞれ電子、正孔を多数キャ
リアとする領域、層を意味するものとし、第一導電型を
ｎ型、第二導電型をｐ型とした例を示すが、これを逆に
することもできる。
照しながら本発明の実施の形態を説明する。なお、ｎ、
ｐを冠した領域、層等はそれぞれ電子、正孔を多数キャ
リアとする領域、層を意味するものとし、第一導電型を
ｎ型、第二導電型をｐ型とした例を示すが、これを逆に
することもできる。
【００１４】［実施例１］図１は、本発明第一の実施例
のＭＯＳＦＥＴの主要部の上層部分の部分断面図であ
る。図に示した主要部以外に、主に周縁領域に耐圧を分
担する部分があるが、本発明の本質に係る部分でないの
で、省略している。エピタキシャルウェハの成長層であ
るｎドレイン層１の表面層にｐチャネル領域２が形成さ
れ、そのｐチャネル領域２の表面層にｎソース領域３が
形成されている。ｎソース領域３の表面からｐチャネル
領域２を貫通してｎドレイン層１に達するトレンチ８が
形成され、そのトレンチ８の内部には、ゲート酸化膜４
を挟んで多結晶シリコンからなるゲート電極層５が充填
されている。ｎソース領域３の表面上には、ｐチャネル
領域２の表面に共通に接触するソース電極７が設けられ
ている。この例では、絶縁膜６の上にソース電極７が延
長されているが、必ずこのようにしなければならないわ
けではない。この実施例１のＭＯＳＦＥＴが、従来のト
レンチ型ＭＯＳＦＥＴと異なっている点は、トレンチ８
の底面部分にｎドレイン層１より不純物濃度の高いｎ+
ウェル領域１０が設けられている点である。ｎドレイン
層１の裏面には、図示されていない低抵抗のサブストレ
ートとその裏面に設けられたドレイン電極がある。ま
た、ゲート電極層５に接触する金属のゲート電極も図示
されていない。
のＭＯＳＦＥＴの主要部の上層部分の部分断面図であ
る。図に示した主要部以外に、主に周縁領域に耐圧を分
担する部分があるが、本発明の本質に係る部分でないの
で、省略している。エピタキシャルウェハの成長層であ
るｎドレイン層１の表面層にｐチャネル領域２が形成さ
れ、そのｐチャネル領域２の表面層にｎソース領域３が
形成されている。ｎソース領域３の表面からｐチャネル
領域２を貫通してｎドレイン層１に達するトレンチ８が
形成され、そのトレンチ８の内部には、ゲート酸化膜４
を挟んで多結晶シリコンからなるゲート電極層５が充填
されている。ｎソース領域３の表面上には、ｐチャネル
領域２の表面に共通に接触するソース電極７が設けられ
ている。この例では、絶縁膜６の上にソース電極７が延
長されているが、必ずこのようにしなければならないわ
けではない。この実施例１のＭＯＳＦＥＴが、従来のト
レンチ型ＭＯＳＦＥＴと異なっている点は、トレンチ８
の底面部分にｎドレイン層１より不純物濃度の高いｎ+
ウェル領域１０が設けられている点である。ｎドレイン
層１の裏面には、図示されていない低抵抗のサブストレ
ートとその裏面に設けられたドレイン電極がある。ま
た、ゲート電極層５に接触する金属のゲート電極も図示
されていない。
【００１５】図３（ａ）〜（ｅ）は、図１のＭＯＳＦＥ
Ｔの製造方法を示す主な製造工程ごとの断面図である。
エピタキシャルウェハの成長層であるｎドレイン層１の
表面層にほう素イオン、次いでひ素イオンの注入、熱処
理によりｐチャネル領域２、およびｎソース領域３を形
成し、更に表面にトレンチ形成のため酸化膜１１を形成
し、フォトリソグラフィにより、パターニングする［図
３（ａ）］。例えば、エピタキシャルウェハのサブスト
レートは、４ｍΩ・ｃｍで、厚さ３５０μｍ、ｎドレイ
ン層は０．５５Ω・ｃｍで、厚さ１０μｍである。ｐチ
ャネル領域２、ｎソース領域３の深さは、それぞれ２．
５μｍ、０．６μｍである。
Ｔの製造方法を示す主な製造工程ごとの断面図である。
エピタキシャルウェハの成長層であるｎドレイン層１の
表面層にほう素イオン、次いでひ素イオンの注入、熱処
理によりｐチャネル領域２、およびｎソース領域３を形
成し、更に表面にトレンチ形成のため酸化膜１１を形成
し、フォトリソグラフィにより、パターニングする［図
３（ａ）］。例えば、エピタキシャルウェハのサブスト
レートは、４ｍΩ・ｃｍで、厚さ３５０μｍ、ｎドレイ
ン層は０．５５Ω・ｃｍで、厚さ１０μｍである。ｐチ
ャネル領域２、ｎソース領域３の深さは、それぞれ２．
５μｍ、０．６μｍである。
【００１６】酸化膜１１のパターンをマスクとして、Ｈ
Ｂｒガスを用いたドライエッチングによりトレンチ８を
形成する［同図（ｂ）］。このときトレンチ８の深さ
は、ｐチャネル領域２の拡散深さより少し深くする。ト
レンチの寸法は、例えば、幅１μｍ、深さ２．７μｍ、
間隔３．５μｍである。すなわち、トレンチ８の深さと
ｐチャネル領域２の拡散深さとの差ｘは約０．２μｍと
なる。
Ｂｒガスを用いたドライエッチングによりトレンチ８を
形成する［同図（ｂ）］。このときトレンチ８の深さ
は、ｐチャネル領域２の拡散深さより少し深くする。ト
レンチの寸法は、例えば、幅１μｍ、深さ２．７μｍ、
間隔３．５μｍである。すなわち、トレンチ８の深さと
ｐチャネル領域２の拡散深さとの差ｘは約０．２μｍと
なる。
【００１７】トレンチ形成用の酸化膜１１をそのまま使
用し、燐イオン１２を注入する［同図（ｃ）］。イオン
注入の条件は、加速電圧１５０ｋＶ、ドーズ量を１×１
０13／ｃｍ2 とし、注入角は０°とする。注入角の浅い
イオン注入とすれば、トレンチの側面には殆どイオンが
注入されない。仮にトレンチの側面に注入されたとして
も、深さが浅いので、表面層の僅かな量のエッチングで
除去できる。トレンチの底部には、ほぼ垂直に注入され
るので、深く注入される。１３はイオン注入領域であ
る。
用し、燐イオン１２を注入する［同図（ｃ）］。イオン
注入の条件は、加速電圧１５０ｋＶ、ドーズ量を１×１
０13／ｃｍ2 とし、注入角は０°とする。注入角の浅い
イオン注入とすれば、トレンチの側面には殆どイオンが
注入されない。仮にトレンチの側面に注入されたとして
も、深さが浅いので、表面層の僅かな量のエッチングで
除去できる。トレンチの底部には、ほぼ垂直に注入され
るので、深く注入される。１３はイオン注入領域であ
る。
【００１８】酸化膜１１を除去した後、熱酸化により、
トレンチ内面に厚さ１００ｎｍのゲート酸化膜４を形成
する。（１０５０℃、６０分）この熱処理により、トレ
ンチ８底部に注入された燐イオンが活性化され、拡散深
さ０．５μｍのｎ+ ウェル領域１０が形成される［同図
（ｄ）］。減圧ＣＶＤにより、トレンチ８内にゲート電
極層５となる多結晶シリコンを埋め込み、余分な多結晶
シリコンをエッチングした後、ＣＶＤによりほうけい酸
ガラス（ＢＰＳＧ）の絶縁膜６を堆積し、フォトリソグ
ラフィにより、パターニングし、更にスパッタリングに
よりソース電極７となるアルミニウム合金層を堆積し、
パターニングする［同図（ｅ）］。図示していないが、
ｎドレイン層１の裏面側にＴｉ、Ｎｉ、Ａｕの酸化膜層
を蒸着してドレイン電極とする。
トレンチ内面に厚さ１００ｎｍのゲート酸化膜４を形成
する。（１０５０℃、６０分）この熱処理により、トレ
ンチ８底部に注入された燐イオンが活性化され、拡散深
さ０．５μｍのｎ+ ウェル領域１０が形成される［同図
（ｄ）］。減圧ＣＶＤにより、トレンチ８内にゲート電
極層５となる多結晶シリコンを埋め込み、余分な多結晶
シリコンをエッチングした後、ＣＶＤによりほうけい酸
ガラス（ＢＰＳＧ）の絶縁膜６を堆積し、フォトリソグ
ラフィにより、パターニングし、更にスパッタリングに
よりソース電極７となるアルミニウム合金層を堆積し、
パターニングする［同図（ｅ）］。図示していないが、
ｎドレイン層１の裏面側にＴｉ、Ｎｉ、Ａｕの酸化膜層
を蒸着してドレイン電極とする。
【００１９】このように、トレンチ８の底部にｎドレイ
ン層１より抵抗率の低いｎ+ ウェル領域１０を設けるこ
とにより、ウェハ内でのオン抵抗のバラツキは大幅に改
善され、５％以内となり、特性が安定した。また、オン
抵抗の増大の問題が解決されるため、トレンチの深さは
浅めの０．１〜０．５μｍの間に制御すればよいことに
なり、耐圧を高くできる。そして、トレンチ深さの許容
範囲が広くなって、製造が容易になった。
ン層１より抵抗率の低いｎ+ ウェル領域１０を設けるこ
とにより、ウェハ内でのオン抵抗のバラツキは大幅に改
善され、５％以内となり、特性が安定した。また、オン
抵抗の増大の問題が解決されるため、トレンチの深さは
浅めの０．１〜０．５μｍの間に制御すればよいことに
なり、耐圧を高くできる。そして、トレンチ深さの許容
範囲が広くなって、製造が容易になった。
【００２０】［実施例２］図４（ａ）〜（ｅ）は、図１
のＭＯＳＦＥＴの別の製造方法を示す主な製造工程ごと
の断面図である。半導体基板であるｎドレイン層１の表
面層にほう素イオンの注入、熱処理によりｐチャネル領
域２を形成し、更に表面にトレンチ形成のため酸化膜１
１を形成し、フォトリソグラフィにより、パターニング
する［図４（ａ）］。
のＭＯＳＦＥＴの別の製造方法を示す主な製造工程ごと
の断面図である。半導体基板であるｎドレイン層１の表
面層にほう素イオンの注入、熱処理によりｐチャネル領
域２を形成し、更に表面にトレンチ形成のため酸化膜１
１を形成し、フォトリソグラフィにより、パターニング
する［図４（ａ）］。
【００２１】酸化膜１１のパターンをマスクとして、ド
ライエッチングによりトレンチ８を形成する［同図
（ｂ）］。ウェットエッチングでトレンチ形成マスクと
して使用した酸化膜１１のパターンを後退エッチング
し、トレンチ８の開口付近のｐチャネル領域２の表面を
露出させた後、ひ素イオンを注入する［同図（ｃ）］。
１３はひ素イオン注入領域である。トレンチ８の底部だ
けでなく、開口部の近傍にもイオン注入され、ソース領
域３形成のためのイオン注入となる。従ってこのイオン
注入のドーズ量は、実施例１より多く、５×１０13／ｃ
ｍ2 程度とするのがよい。
ライエッチングによりトレンチ８を形成する［同図
（ｂ）］。ウェットエッチングでトレンチ形成マスクと
して使用した酸化膜１１のパターンを後退エッチング
し、トレンチ８の開口付近のｐチャネル領域２の表面を
露出させた後、ひ素イオンを注入する［同図（ｃ）］。
１３はひ素イオン注入領域である。トレンチ８の底部だ
けでなく、開口部の近傍にもイオン注入され、ソース領
域３形成のためのイオン注入となる。従ってこのイオン
注入のドーズ量は、実施例１より多く、５×１０13／ｃ
ｍ2 程度とするのがよい。
【００２２】酸化膜１１を除去した後、熱酸化により、
トレンチ内部にゲート酸化膜４を形成する。このとき、
熱処理により、ｐチャネル領域２の表面層およびトレン
チ８底部に注入されたひ素イオンが活性化され、ｎソー
ス領域３、ｎ+ ウェル領域１０が形成される［同図
（ｄ）］。この後、実施例１と同様にして、トレンチ８
内にゲート電極層５となる多結晶シリコンを埋め込み、
余分な多結晶シリコンをエッチングした後、ＣＶＤによ
り絶縁膜６を堆積し、フォトリソグラフィにより、パタ
ーニングし、更にスパッタリングによりソース電極７と
なるアルミニウム合金層を堆積し、パターニングする
［同図（ｅ）］。
トレンチ内部にゲート酸化膜４を形成する。このとき、
熱処理により、ｐチャネル領域２の表面層およびトレン
チ８底部に注入されたひ素イオンが活性化され、ｎソー
ス領域３、ｎ+ ウェル領域１０が形成される［同図
（ｄ）］。この後、実施例１と同様にして、トレンチ８
内にゲート電極層５となる多結晶シリコンを埋め込み、
余分な多結晶シリコンをエッチングした後、ＣＶＤによ
り絶縁膜６を堆積し、フォトリソグラフィにより、パタ
ーニングし、更にスパッタリングによりソース電極７と
なるアルミニウム合金層を堆積し、パターニングする
［同図（ｅ）］。
【００２３】このような方法をとれば、ｎ+ ウェル領域
１０を形成するためのイオン注入を特別に行う必要がな
く、実施例１の製造方法より工程が短縮できる。 ［実施例３］図２は、本発明第二の実施例のＭＯＳＦＥ
Ｔのセル断面図である。この例は、ｎソース領域３の表
面からトレンチ８が形成され、そのトレンチ８の底部に
ｎ+ ウェル領域１０が形成されているのは、図１の実施
例１と同様であるが、トレンチ８の深さがｐチャネル領
域２の拡散深さより浅い点が異なっている。ただし、ト
レンチ８の底部に形成されたｎ+ ウェル領域１０が、ｎ
ドレイン層１に達している。
１０を形成するためのイオン注入を特別に行う必要がな
く、実施例１の製造方法より工程が短縮できる。 ［実施例３］図２は、本発明第二の実施例のＭＯＳＦＥ
Ｔのセル断面図である。この例は、ｎソース領域３の表
面からトレンチ８が形成され、そのトレンチ８の底部に
ｎ+ ウェル領域１０が形成されているのは、図１の実施
例１と同様であるが、トレンチ８の深さがｐチャネル領
域２の拡散深さより浅い点が異なっている。ただし、ト
レンチ８の底部に形成されたｎ+ ウェル領域１０が、ｎ
ドレイン層１に達している。
【００２４】図５（ａ）〜（ｅ）は、図２のＭＯＳＦＥ
Ｔの製造方法を示す主な製造工程ごとの断面図である。
半導体基板であるｎドレイン層１の表面層にほう素イオ
ン、次いでひ素イオンの注入、熱処理によりｐチャネル
領域２、およびｎソース領域３を形成し、更に表面にト
レンチ形成のため酸化膜１１を形成し、フォトリソグラ
フィにより、パターニングする［図５（ａ）］。
Ｔの製造方法を示す主な製造工程ごとの断面図である。
半導体基板であるｎドレイン層１の表面層にほう素イオ
ン、次いでひ素イオンの注入、熱処理によりｐチャネル
領域２、およびｎソース領域３を形成し、更に表面にト
レンチ形成のため酸化膜１１を形成し、フォトリソグラ
フィにより、パターニングする［図５（ａ）］。
【００２５】酸化膜１１のパターンをマスクとして、ド
ライエッチングによりトレンチ８を形成する［同図
（ｂ）］。このときトレンチ８の深さは、ｐチャネル領
域２の拡散深さより少し浅くする。トレンチ形成用の酸
化膜１１をそのままマスクとして使用し、燐イオンを注
入する［同図（ｃ）］。この時注入角は０°とする。１
３はイオン注入領域である。
ライエッチングによりトレンチ８を形成する［同図
（ｂ）］。このときトレンチ８の深さは、ｐチャネル領
域２の拡散深さより少し浅くする。トレンチ形成用の酸
化膜１１をそのままマスクとして使用し、燐イオンを注
入する［同図（ｃ）］。この時注入角は０°とする。１
３はイオン注入領域である。
【００２６】酸化膜１１を除去した後、熱酸化により、
トレンチ内部にゲート酸化膜４を形成する。このとき、
熱処理により、トレンチ８底部に注入された燐イオンが
活性化され、ｎドレイン層１に接するｎ+ ウェル領域１
０が形成される［同図（ｄ）］。減圧ＣＶＤにより、ト
レンチ８内にゲート電極層５となる多結晶シリコンを埋
め込み、余分な多結晶シリコンをエッチングした後、Ｃ
ＶＤにより絶縁膜６を堆積し、フォトリソグラフィによ
り、パターニングし、更にスパッタリングによりソース
電極７となるアルミニウム合金層を堆積し、パターニン
グする［同図（ｅ）］。
トレンチ内部にゲート酸化膜４を形成する。このとき、
熱処理により、トレンチ８底部に注入された燐イオンが
活性化され、ｎドレイン層１に接するｎ+ ウェル領域１
０が形成される［同図（ｄ）］。減圧ＣＶＤにより、ト
レンチ８内にゲート電極層５となる多結晶シリコンを埋
め込み、余分な多結晶シリコンをエッチングした後、Ｃ
ＶＤにより絶縁膜６を堆積し、フォトリソグラフィによ
り、パターニングし、更にスパッタリングによりソース
電極７となるアルミニウム合金層を堆積し、パターニン
グする［同図（ｅ）］。
【００２７】この場合、従来なら、反転層が形成されな
いためＭＯＳ半導体装置は動作しないが、本実施例のよ
うにトレンチ８の底部にｎドレイン層１より抵抗率の低
いｎ + ウェル領域１０を設けることにより、トレンチ８
の深さがｐチャネル領域の拡散深さより浅い場合でも、
反転層がｎソース領域３からｎドレイン層１までつなが
り、動作可能となる。
いためＭＯＳ半導体装置は動作しないが、本実施例のよ
うにトレンチ８の底部にｎドレイン層１より抵抗率の低
いｎ + ウェル領域１０を設けることにより、トレンチ８
の深さがｐチャネル領域の拡散深さより浅い場合でも、
反転層がｎソース領域３からｎドレイン層１までつなが
り、動作可能となる。
【００２８】このようにすることにより、ウェハ内での
オン抵抗のバラツキ等が大幅に改善され、また、トレン
チ深さの許容範囲が広くなり、製造が容易になった。
オン抵抗のバラツキ等が大幅に改善され、また、トレン
チ深さの許容範囲が広くなり、製造が容易になった。
【００２９】
【発明の効果】以上説明したように本発明によれば、ト
レンチ内にゲート絶縁膜を介してゲート電極層が設けら
れたトレンチ型ＭＯＳ半導体装置において、トレンチの
底部に高濃度の第一導電型ウェル領域を設けることによ
って、オン抵抗が安定し、トレンチの深さと第二導電型
チャネル領域の深さとの差ｘを小さい値としても従来の
ようなオン抵抗の増大が無いため、耐圧を高く保てるよ
うになる。また差ｘの許容範囲が広くなり、製造が容易
になる。
レンチ内にゲート絶縁膜を介してゲート電極層が設けら
れたトレンチ型ＭＯＳ半導体装置において、トレンチの
底部に高濃度の第一導電型ウェル領域を設けることによ
って、オン抵抗が安定し、トレンチの深さと第二導電型
チャネル領域の深さとの差ｘを小さい値としても従来の
ようなオン抵抗の増大が無いため、耐圧を高く保てるよ
うになる。また差ｘの許容範囲が広くなり、製造が容易
になる。
【００３０】トレンチ深さが第二導電型チャネル領域よ
り浅い場合でも、第一導電型ドレイン層に達する第一導
電型ウェル領域を設けることによって、トレンチ型ＭＯ
Ｓ半導体装置が動作させられることから、ｘの許容範囲
は更に広くなり、結晶の実力に近い耐圧を引き出すこと
ができるため、耐圧が向上する。本発明の様なトレンチ
型ＭＯＳ半導体装置の製造方法としては、第一導電型不
純物のイオン注入および熱処理により第一導電型ウェル
領域を形成するとよい。また、トレンチ形成後、その形
成に用いた絶縁膜パターンを後退エッチングさせること
により、イオン注入および熱処理を同時におこない、工
程を短縮できることを示した。
り浅い場合でも、第一導電型ドレイン層に達する第一導
電型ウェル領域を設けることによって、トレンチ型ＭＯ
Ｓ半導体装置が動作させられることから、ｘの許容範囲
は更に広くなり、結晶の実力に近い耐圧を引き出すこと
ができるため、耐圧が向上する。本発明の様なトレンチ
型ＭＯＳ半導体装置の製造方法としては、第一導電型不
純物のイオン注入および熱処理により第一導電型ウェル
領域を形成するとよい。また、トレンチ形成後、その形
成に用いた絶縁膜パターンを後退エッチングさせること
により、イオン注入および熱処理を同時におこない、工
程を短縮できることを示した。
【図１】本発明実施例１のＭＯＳＦＥＴの部分断面図
【図２】本発明実施例２のＭＯＳＦＥＴの部分断面図
【図３】（ａ）〜（ｅ）は図１の実施例１のＭＯＳＦＥ
Ｔの製造工程順の断面図
Ｔの製造工程順の断面図
【図４】（ａ）〜（ｅ）は図１の実施例１のＭＯＳＦＥ
Ｔの別の製造方法による製造工程順の断面図
Ｔの別の製造方法による製造工程順の断面図
【図５】（ａ）〜（ｅ）は図２の実施例２のＭＯＳＦＥ
Ｔの製造工程順の断面図
Ｔの製造工程順の断面図
【図６】従来のＭＯＳＦＥＴの部分断面図
【図７】トレンチ深さとｐチャネル領域の拡散深さとの
差ｘによる耐圧の変化を示す特性図
差ｘによる耐圧の変化を示す特性図
１ ｎドレイン層 ２ ｐチャネル領域 ３ ｎソース領域 ４ ゲート酸化膜 ５ ゲート電極層 ６ 絶縁膜（ＢＰＳＧ） ７ ソース電極 ８ トレンチ ９ ドレイン電極 １０ ｎ+ ウェル領域 １１ 酸化膜 １２ 燐イオン １３ イオン注入領域
Claims (5)
- 【請求項１】第一導電型ドレイン層と、その第一導電型
ドレイン層上に設けられた第二導電型チャネル領域と、
第二導電型チャネル領域の表面層に形成された第一導電
型ソース領域と、その第一導電型ソース領域の表面から
第二導電型チャネル領域を貫通し第一導電型ドレイン層
に達するトレンチと、トレンチ内にゲート絶縁膜を介し
て設けられたゲート電極層と、第一導電型ソース領域と
第二導電型チャネル領域との表面に共通に接触して設け
られたソース電極と、第一導電型ドレイン層に接触して
設けられたドレイン電極とからなるトレンチ型ＭＯＳ半
導体装置において、トレンチの底部に第一導電型ドレイ
ン層より高濃度の第一導電型ウェル領域を有することを
特徴とするトレンチ型ＭＯＳ半導体装置。 - 【請求項２】第一導電型ドレイン層と、その第一導電型
ドレイン層上に設けられた第二導電型チャネル領域と、
第二導電型チャネル領域の表面層に形成された第一導電
型ソース領域と、その第一導電型ソース領域の表面から
第一導電型ドレイン層に近い部分まで第二導電型チャネ
ル領域を掘り下げたトレンチと、トレンチ内にゲート絶
縁膜を介して設けられたゲート電極層と、第一導電型ソ
ース領域と第二導電型チャネル領域との表面に共通に接
触して設けられたソース電極と、第一導電型ドレイン層
に接触して設けられたドレイン電極とからなるトレンチ
型ＭＯＳ半導体装置において、トレンチの底部に第一導
電型ドレイン層より高濃度で、第一導電型ドレイン層に
達する第一導電型ウェル領域を有することを特徴とする
トレンチ型ＭＯＳ半導体装置。 - 【請求項３】第一導電型ドレイン層と、その第一導電型
ドレイン層上に設けられた第二導電型チャネル領域と、
第二導電型チャネル領域の表面層に形成された第一導電
型ソース領域と、その第一導電型ソース領域の表面から
第二導電型チャネル領域を貫通し第一導電型ドレイン層
に達するトレンチと、トレンチ内にゲート絶縁膜を介し
て設けられたゲート電極層と、第一導電型ソース領域と
第二導電型チャネル領域との表面に共通に接触して設け
られたソース電極と、第一導電型ドレイン層に接触して
設けられたドレイン電極とからなるトレンチ型ＭＯＳ半
導体装置の製造方法において、第一導電型の不純物のイ
オン注入および熱処理により、トレンチの底部に第一導
電型ウェル領域を形成することを特徴とするトレンチ型
ＭＯＳ半導体装置の製造方法。 - 【請求項４】第一導電型ドレイン層と、その第一導電型
ドレイン層上に設けられた第二導電型チャネル領域と、
第二導電型チャネル領域の表面層に形成された第一導電
型ソース領域と、その第一導電型ソース領域の表面から
第一導電型ドレイン層に近い部分まで第二導電型チャネ
ル領域を掘り下げたトレンチと、トレンチ内にゲート絶
縁膜を介して設けられたゲート電極層と、第一導電型ソ
ース領域と第二導電型チャネル領域との表面に共通に接
触して設けられたソース電極と、第一導電型ドレイン層
に接触して設けられたドレイン電極とからなるトレンチ
型ＭＯＳ半導体装置の製造方法において、第一導電型の
不純物のイオン注入および熱処理により、トレンチの底
部に第一導電型ドレイン層に達する第一導電型ウェル領
域を形成することを特徴とするトレンチ型ＭＯＳ半導体
装置の製造方法。 - 【請求項５】トレンチ形成用の絶縁膜マスクを、トレン
チ形成後に後退エッチングさせた後、第一導電型不純物
濃度のイオン注入および熱処理により、第一導電型ソー
ス領域と第一導電型ウェル領域とを同時に形成すること
を特徴とする請求項３または４に記載のトレンチ型ＭＯ
Ｓ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17788597A JP3915180B2 (ja) | 1997-07-03 | 1997-07-03 | トレンチ型ｍｏｓ半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17788597A JP3915180B2 (ja) | 1997-07-03 | 1997-07-03 | トレンチ型ｍｏｓ半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126758A true JPH1126758A (ja) | 1999-01-29 |
| JP3915180B2 JP3915180B2 (ja) | 2007-05-16 |
Family
ID=16038768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17788597A Expired - Lifetime JP3915180B2 (ja) | 1997-07-03 | 1997-07-03 | トレンチ型ｍｏｓ半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3915180B2 (ja) |
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