JP6032337B1 - 半導体装置および半導体装置の製造方法 - Google Patents

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Abstract

【課題】トレンチゲートの底部における電界集中を緩和する構造をより簡易に形成し、かつ、ゲート閾値(Vth)の低下又はばらつきを防ぐ半導体装置を提供する。【解決手段】n+半導体基板10と、半導体基板の上方に設けられ、一部にn−型の第1半導体領域12を有するp−型の第2半導体領域20と、第2半導体領域上に設けられ、第2半導体領域よりも高い不純物濃度を有するp型の第3半導体領域30と、第3半導体領域を貫通しており、第1半導体領域上に設けられているゲートトレンチ40とを備える。ゲートトレンチは、ゲートトレンチの側壁42および底部44に設けられたゲート絶縁膜47と、ゲート絶縁膜に接して設けられたゲート電極48とを有する。【選択図】図2

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

従来、トレンチゲートを有する縦型MOSFET(Metal‐Oxide‐Semiconductor Field−Effect Transistor)が知られている(例えば、非特許文献1参照)。トレンチゲートの底部における電界集中を緩和するべく、ゲートトレンチの底部よりも深い位置にp型領域を有するソーストレンチを設けていた(例えば、非特許文献2参照)。また、p型ベース領域に設けられたゲートトレンチの底部および側壁にイオン注入して、n型領域を形成していた(例えば、特許文献1参照)。
[先行技術文献]
[特許文献]
[非特許文献1] Vertical GaN‐based trench metal oxide semiconductor field‐effect transistors on a free‐standing GaN substrate with blocking voltage of 1.6kV, Tohru Oka et al., Applied Physics Express 7, 021002(2014)
[非特許文献2] High Performance SiC Trench Devices with Ultra−low Ron, T.Nakamura et al., 26.5.1‐26.5.3, IEDM 2011
[特許文献1] 特許第4678902号公報

非特許文献2の場合、ソーストレンチの底部のp型領域を形成するべく、ソーストレンチにp型不純物を注入し、かつ、1,500℃以上の高温で熱処理する必要がある。それゆえ、ゲートトレンチおよびソーストレンチを同時に形成した場合には、高温の熱処理に起因して半導体基板およびトレンチの表面がダメージを受ける。これを避けるべく、ゲートトレンチおよびソーストレンチを別途の工程で形成する場合には、作製プロセスが複雑になり、良好なI‐V特性を得ることも困難になる。また、特許文献1の場合、p型ベース領域に設けられたゲートトレンチの底部および側壁にn型不純物をカウンタードープするので、MOSFETのゲート閾値(Vth)が低下する又はばらつくという問題がある。

そこで、トレンチゲートの底部における電界集中を緩和する構造をより簡易に形成し、かつ、ゲート閾値(Vth)の低下又はばらつきを防ぐ。

本発明の第1の態様においては、半導体基板と、第2導電型の第2半導体領域と、第2導電型の第3半導体領域と、ゲートトレンチとを備える。第2半導体領域は、半導体基板の上方に設けられてよい。第2半導体領域は、一部に第1導電型の第1半導体領域を有してよい。第3半導体領域は、第2半導体領域上に設けられてよい。第3半導体領域は、第2半導体領域よりも高い第2導電型の不純物濃度を有してよい。ゲートトレンチは、第3半導体領域を貫通してよい。ゲートトレンチは、第1半導体領域上に設けられてよい。ゲートトレンチは、ゲートトレンチの側壁および底部に設けられたゲート絶縁膜と、ゲート絶縁膜に接して設けられたゲート電極とを有してよい。

ゲートトレンチの底部は、第1半導体領域に直接接して設けられてよい。

ゲートトレンチの幅は、第1半導体領域の幅と等しくてよい。

ゲートトレンチの幅は、第1半導体領域の幅よりも広くてもよい。

ゲートトレンチの幅は、第1半導体領域の幅よりも狭くてもよい。

第1半導体領域の幅は、第2半導体領域と第3半導体領域との接合界面から半導体基板の側へ向かって拡大していてよい。

ゲートトレンチの底部は、第2半導体領域と第3半導体領域との接合界面よりも下方に設けられてよい。第1半導体領域は、ゲートトレンチの側壁に接する部分を有してよい。

第1半導体領域は、接合界面に沿って延びている上部を有してよい。

第2半導体領域においては、接合界面から半導体基板の側にかけて、第2導電型の不純物濃度が低下していてよい。

半導体装置は、ソーストレンチをさらに備えてよい。ソーストレンチは、第3半導体領域を貫通していてよい。ソーストレンチは、ゲートトレンチとは異なる位置に設けられてよい。ソーストレンチは、電極材料を有してよい。

半導体装置は、埋込領域をさらに備えてよい。埋込領域は、ソーストレンチの下方においてソーストレンチから離間して設けられてよい。埋込領域は、第3半導体領域よりも高い第2導電型の不純物濃度を有してよい。

半導体基板は、炭化ケイ素および窒化物半導体のいずれかであってよい。

半導体装置は、高耐圧の電力用半導体装置に用いられてよい。

半導体装置の製造方法は、半導体基板上に、第2導電型の第2半導体領域をエピタキシャル形成する段階と、第2半導体領域上に、第2半導体領域よりも高い第2導電型の不純物濃度を有する第3半導体領域をエピタキシャル形成する段階と、第3半導体領域を貫通して、ゲートトレンチを形成する段階と、第2半導体領域の一部に第1導電型の第1半導体領域を形成する段階と、ゲートトレンチの側壁および底部にゲート絶縁膜を形成し、ゲート絶縁膜に接してゲート電極を形成する段階とを備える。

第1半導体領域を形成する段階において、第2半導体領域の一部に第1導電型の不純物を注入することにより第1半導体領域を形成してよい。

ゲートトレンチを形成する段階の後に、第1半導体領域を形成する段階が行われてよい。第1半導体領域を形成する段階では、ゲートトレンチを介して第2半導体領域の一部に第1導電型の第1半導体領域を形成してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体装置100の上面を示す概略図である。 第1実施形態における活性領域110のY‐Z平面における断面を示す図である。 第1実施形態における半導体装置100を製造する製造フロー200を示す図である。 型領域12及びp型領域20を形成する段階(S10)を示す図である。 p型領域30を形成する段階(S20)を示す図である。 ソース領域32を形成する段階(S30)を示す図である。 ゲートトレンチ40を形成する段階(S40)を示す図である。 n型領域14を形成する段階(S50)を示す図である。 ゲート絶縁膜47およびゲート電極48を形成する段階(S60)を示す図である。 層間絶縁膜52、ソース電極50およびドレイン電極60を形成する段階(S70)を示す図である。 第2実施形態における活性領域110のY‐Z平面における断面を示す図である。 第3実施形態における活性領域110のY‐Z平面における断面を示す図である。 第3実施形態の変形例を示す図である。 図7におけるp型領域20およびp型領域30を拡大した図である。 第4実施形態における活性領域110のY‐Z平面における断面を示す図である。 第5実施形態における活性領域110のY‐Z平面における断面を示す図である。 第6実施形態における半導体装置100を製造する製造フロー210を示す図である。 n型領域14を形成する段階(S14)を示す図である。 p型領域30を形成する段階(S20)を示す図である。 ソース領域32を形成する段階(S30)を示す図である。 ゲートトレンチ40を形成する段階(S40)を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書において、nまたはpは、それぞれ電子または正孔が多数キャリアであることを意味する。また、nまたはpの右肩に記載した+または−について、+はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。なお、本明細書に記載した例においては、第1導電型をn型とし、第2導電型をp型とする。ただし、他の例においては、第1導電型をp型とし、第2導電型をn型としてもよい。また、本明細書において、Eは10のべき乗を意味し、例えば1E+16は1×1016を意味する。

図1は、半導体装置100の上面を示す概略図である。半導体装置100は、高耐圧の電力用半導体装置に用いられる半導体装置であってよい。本明細書において高耐圧とは、100V以上の耐圧を意味してよく、600V以上の耐圧を意味してもよい。

本明細書において、X方向とY方向とは互いに垂直な方向であり、Z方向はX‐Y平面に垂直な方向である。X方向、Y方向およびZ方向は、いわゆる右手系を成す。本例の半導体装置100は、+Z方向におもて面を有し、−Z方向に裏面を有する。本例において、おもて面とは後述のソース電極50が設けられる面であり、裏面とは後述のドレイン電極60が設けられる面である。

本例の半導体装置100は、活性領域110と周辺領域120とを有する。活性領域110のおもて面側にはゲートパッド112およびソースパッド114が設けられる。ゲートパッド112およびソースパッド114はそれぞれ、後述のゲート電極48およびソース電極50に電気的に接続された電極である。

周辺領域120は、耐圧構造を有する。耐圧構造は、ガードリングであってよい。耐圧構造は、ガードリングに加えてフィールドプレートを有してもよい。耐圧構造は、活性領域110で発生した空乏層を周辺領域120まで広げることにより、活性領域110での電界集中を防ぐ機能を有してよい。

図2は、第1実施形態における活性領域110のY‐Z平面における断面を示す図である。なお、図2は、半導体装置100の単位セルを示す。単位セルのY方向の長さは約10μmであってよい。半導体装置100は、半導体基板としてのn型基板10と、n型領域12と、第2半導体領域としてのp型領域20と、第3半導体領域としてのp型領域30と、ソース電極50と、ドレイン電極60とを備える。

型基板10は、炭化ケイ素(SiC)および窒化物半導体のいずれかであってよい。SiCの場合、n型不純物は窒素(N)およびリン(P)のうち一種類以上の元素であってよく、p型不純物はアルミニウム(Al)およびボロン(B)のうち一種類以上の元素であってよい。窒化物半導体は、窒化ガリウム(GaN)であってよい。GaNの場合、n型不純物は酸素(O)およびシリコン(Si)のうち一種類以上の元素であってよく、p型不純物はマグネシウム(Mg)およびベリリウム(Be)のうち一種類以上の元素であってよい。

型領域12は、n型基板10上に接して設けられる。本明細書において、「上」および「上方」とは、+Z方向を意味する。これに対して、「下」および「下方」とは、−Z方向を意味する。n型領域12は、キャリアが移動するドリフト領域として機能する。n型領域12の厚みおよび不純物濃度は、半導体装置100の耐圧に応じて適宜定めてよい。n型領域12は10μmの厚みを有してよく、1E+16cm−3以上1E+17cm−3以下程度のn型の不純物濃度を有してよい。

型領域20は、n型基板10の上方に設けられる。本例のp型領域20は、n型領域12上に接して設けられる。p型領域20は、0.3μm以上1.5μm以下の厚みを有してよく、5E15cm−3以上1E17cm−3以下程度のp型の不純物濃度を有してよい。

型領域20は、一部に第1導電型の第1半導体領域としてのn型領域14を有する。本例のn型領域14は、p型領域20にn型不純物を注入することにより形成する。p型領域20は、後述のp型領域30よりもp型の不純物濃度が低い。それゆえ、カウンタードープする際に、p型領域30にn型不純物を注入する場合よりも、注入するn型不純物濃度を低くすることができる。つまり、n型不純物のカウンタードープが少なくて済むので、カウンタードープがより容易になる。n型領域14は、6E15cm−3以上3E17cm−3以下程度のn型不純物濃度を有してよい。

型領域20には、p型領域20とp型領域30との接合界面25よりも下に突出して、ゲートトレンチ40の一部が設けられる。ゲートトレンチ40は、n型領域14上に設けられている。本例のゲートトレンチ40の底部44は、n型領域14に直接接して設けられている。接合界面25からp型領域20に突出するゲートトレンチ40の長さは、p型領域20中にn型領域14を設けることができる長さであればよい。本例においてゲートトレンチ40が接合界面25から突出する長さは、0.1μm以上0.5μm以下である。この場合、底部44より下のp型領域20の厚みは、0.2μm以上1μm以下であってよい。

本例において、ゲートトレンチ40の幅46は、n型領域14の幅16と等しい。つまり、ゲートトレンチ40の底部44下におけるp型領域20は、全てn型領域14である。ゲートトレンチ40の幅46とは、ゲートトレンチ40のY方向の長さである。ゲートトレンチ40はZ方向と平行な側壁42を有するので、ゲートトレンチ40の幅46はZ方向に依らずほぼ一定である。また、本例におけるn型領域14の幅16とは、p型領域20内におけるn型領域14のY方向の長さである。

p型領域30は、p型領域20上に接して設けられる。p型領域30は、p型領域20よりも高いp型の不純物濃度を有する。p型領域30には、p型領域30を貫通しており、n型領域14に達するゲートトレンチ40が設けられる。p型領域30は、1.5μm程度の厚みを有してよく、5E16cm−3以上5E17cm−3以下程度の不純物濃度を有してよい。p型領域30は、ソース電極50側のゲートトレンチ40に接する位置にソース領域32を有する。ソース領域32はn型の不純物を有する。

ゲートトレンチ40は、ゲート絶縁膜47とゲート電極48とを有する。ゲート絶縁膜47は、ゲートトレンチ40の側壁42および底部44に設けられる。ゲート電極48は、ゲート絶縁膜47に接してゲートトレンチ40の内部に設けられる。ゲートトレンチ40の上にはゲート電極48とソース電極50とを電気的に分離する層間絶縁膜52が設けられる。

ゲート電極48がオン状態であるとき(本例では、ゲート電極48に所定の正電位が印加されているとき)、側壁42近傍のp型領域30には電荷反転層が形成される。このとき、ソース電極50とドレイン電極60との間に所定の電位差が形成されると、ドレイン電極60から、n型領域14、電荷反転層およびソース領域32を経て、ソース電極50に電流が流れる。

ゲート電極48がオフ状態であるとき(本例では、ゲート電極48に所定の負電位またはゼロ電位が印加されているとき)、p型領域20およびp型領域30はソース電極50とほぼ同電位となる。このとき、平面接合ではないpn接合部には電界が集中する。本例では、直角形状のpn接合部、すなわち、n型領域14とp型領域20とのpn接合部である角部23に電界が集中する。

一般にpn接合のブレークダウン電圧は、ゲート絶縁膜47のブレークダウン電圧よりも低い。それゆえ、ゲート電極48がオフ状態であるときのブレークダウンは、ゲートトレンチ40の底部44の角部43ではなく、n型領域14のpn接合部の角部23で生じることとなる。このように、本例においては、角部23の方がより低電圧でブレークダウンするので、ゲートトレンチ40の底部44がブレークダウンすることを防ぐことができる。これにより、ゲート絶縁膜47が絶縁破壊されることを防ぐことができる。

また、底部44の角部43ではなくn型領域14の角部23でブレークダウンが発生するので、ブレークダウンの発生場所をソース領域32からより遠ざけることができる。これにより、底部44の角部43でブレークダウンが発生する場合と比べて、ブレークダウン電流がソース領域32に流れて寄生PNPトランジスタがオンすることをより確実に防ぐことができる。

図3は、第1実施形態における半導体装置100を製造する製造フロー200を示す図である。本例では、S10からS70までをこの順に実行する。なお、エピタキシャル形成法、エッチング法およびイオン注入法等としては、既知の手法を用いてよい。

図4Aは、n型領域12及びp型領域20を形成する段階(S10)を示す図である。本例では、n型基板10上に、n型領域12をエピタキシャル形成し、次いで、p型領域20をエピタキシャル形成する。

図4Bは、p型領域30を形成する段階(S20)を示す図である。p型領域20上に、p型領域20よりも高いp型の不純物濃度を有するp型領域30をエピタキシャル形成する。

図4Cは、ソース領域32を形成する段階(S30)を示す図である。パターニングされたフォトレジストをマスク材料70として、p型領域30の一部におもて面からn型不純物を注入する。本例では、1E+19cm−3の不純物濃度を有し、約0.3μmの深さを有するソース領域32を形成する。

不純物注入後のソース領域32はアモルファス状態であるので、後続のプロセス(化学エッチングまたは酸化等)において変質しやすい。そこで、不純物注入後に、ソース領域32を有する積層体全体を1,300℃以下で熱処理してもよい。不純物注入後に熱処理をすることにより、ソース領域32の結晶性を回復できるので、後続のプロセスにおけるソース領域32の変質を防ぐことができる。なお、これに代えて、作成プロセスを簡略化するために、ソース領域32形成をする段階(S30)では熱処理を施さず、n型領域14を形成する段階(S50)において熱処理をしてもよい。これにより、1回の熱処理で、ソース領域32とn型領域14とを熱処理することにより、半導体装置100の製造工程を簡略化してもよい。

図4Dは、ゲートトレンチ40を形成する段階(S40)を示す図である。本例では、ゲートトレンチ40を形成する領域以外の領域にマスク材料70を形成して、おもて面全体をエッチングする。これにより、p型領域30を貫通して、ゲートトレンチ40を形成する。なお、側壁42はZ方向と平行に形成され、底部44はp型領域20に達する。

図4Eは、n型領域14を形成する段階(S50)を示す図である。S50では、p型領域20の一部にn型の不純物を注入することによりn型領域14を形成する。本例では、ゲートトレンチ40を介してn型不純物を−Z方向に平行にn型の不純物を注入する。次いで、1,300℃以下で熱処理することによりn型不純物を活性化する。これにより、ゲートトレンチ40下におけるp型領域20にn型のn型領域14を形成する。

本例では側壁42に対してほぼ平行にn型不純物を注入するので、側壁42にはn型不純物が注入されない。なお、予期せず側壁42にn型不純物が注入されることがあっても、側壁42に注入されるn型不純物の量は、ゲート閾値(Vth)に影響を与えない程度に微量である。したがって、本例では、ゲート閾値(Vth)の低下およびばらつきを防ぐことができる。

なお、n型基板10は、c面の主面を有するSiC基板であってよい。この場合に、ゲートトレンチ40の側壁42は、m面またはa面となる。m面またはa面は、他の面と比較して移動度が高いので、側壁42にはn型不純物を注入する必要が無い。一般的に、GaNはSiCよりも移動度が高いので、n型基板10がGaN基板である場合には尚のこと側壁42にn型不純物を注入する必要が無い。このように、本例では、ゲートトレンチ40の側壁42にn型不純物を注入しないことを前提としている。

また、本例は、ゲートトレンチ40の底部44よりも深い位置にp型領域を有するソーストレンチを設けない。これにより、従来よりも簡易にゲートトレンチ40の底部44の保護構造を形成することができる。加えて、ゲートトレンチ40を形成する段階(S40)とn型領域14を形成する段階(S50)とで、マスク材料70を兼用することができる。これにより、製造工程を簡素化することができる。

図4Fは、ゲート絶縁膜47およびゲート電極48を形成する段階(S60)を示す図である。S50では、ゲートトレンチ40の側壁42および底部44にゲート絶縁膜47を形成する。次いで、ゲート絶縁膜47に接してゲート電極48を形成する。ゲート絶縁膜47は、50nmの厚みを有する酸化シリコンであってよい。ゲート電極48は、ポリシリコンであってよい。

図4Gは、層間絶縁膜52、ソース電極50およびドレイン電極60を形成する段階(S70)を示す図である。層間絶縁膜52は、酸化シリコンであってよい。ソース電極50およびドレイン電極60は、各々チタン(Ti)およびアルミニウム(Al)の積層体であってよい。なお、ソース電極50は、p型領域30との接触領域において、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タングステン(W)、金(Au)、銀(Ag)、銅(Cu)、タンタル(Ta)およびマグネシウム(Mg)のうち1つ以上の金属をさらに有してもよい。

図5は、第2実施形態における活性領域110のY‐Z平面における断面を示す図である。なお、図5は、半導体装置100の単位セルを示す。本例において、ゲートトレンチ40の幅46は、n型領域14の幅16よりも広い。側壁42に絶縁物のイオン注入ブロック層を設けて、かつ、底部44にイオン注入ブロック層を設けない状態で、n型不純物を注入する段階(S50)を実行する。これにより、本例のn型領域14を得ることができる。係る点において、第1実施形態と異なる。他の点は、第1実施形態と同じである。

本例では、p型領域20が角部43を覆うので、オフ状態における角部43の電界は角部23の電界よりも弱い。それゆえ、角部23の方がより低電圧でブレークダウンするので、ゲートトレンチ40の底部44がブレークダウンすることを防ぐことができる。

図6は、第3実施形態における活性領域110のY‐Z平面における断面を示す図である。なお、図6は、半導体装置100の単位セルを示す。本例において、ゲートトレンチ40の幅46は、n型領域14の幅16よりも狭い。また、ゲートトレンチ40の底部44は接合界面25よりも下方に設けられるので、n型領域14はゲートトレンチ40の側壁42に接する部分を有する。具体的には、底部44と接合界面25との間における側壁42において、n型領域14とゲートトレンチ40の側壁42とが接する。係る点において、第1実施形態と異なる。他の点は、第1実施形態と同じである。

本例では、n型領域14の幅16が第1実施形態よりも広いので、電流経路が第1実施形態よりも広くなる。したがって、第1実施形態と比較してオン抵抗(Ron)を低くすることができる。また、本例では、n型領域14の幅16は、接合界面25からn型基板10の側へ向かって拡大している。つまり、n型領域14は略台形形状を成す。なお、当該構成により、電界集中が発生する角部23が、第1実施形態の角部23と比べて角部43から遠くなる。よって、活性領域110の耐圧が向上する。

図7は、第3実施形態の変形例を示す図である。本例のn型領域14は、接合界面25に沿って延びている上部18を有する。本例では、第3実施形態と比較して、オン抵抗(Ron)を更に低下させることができる。これに加えて、第1実施形態の角部23と比べて角部23を角部43から離すことができるので、より耐圧を向上させることができる。

図8は、図7におけるp型領域20およびp型領域30を拡大した図である。p型領域20においては、接合界面25からn型基板10の側にかけて、p型の不純物濃度が低下している。本例のp型領域20において、p型の不純物濃度は+Z方向に段階的に増加している。点線は、p型の不純物濃度の変化点を示す。例えば、p型領域20をエピタキシャル形成する際に、p型不純物の原料ガスの流量を時間に対して段階的に増加させる。これにより、p型の不純物濃度を+Z方向において段階的に増加させることができる。なお、p型領域20のうち接合界面25に最も近い領域のp型不純物濃度が、第1実施形態のp型領域20のp型不純物濃度と同じであってよい。

このようにして形成されたp型領域20に対して、第1実施形態よりも高い濃度でn型不純物を注入する。この場合、n型不純物が第1実施形態よりもY方向に拡散し易いので、n型領域14の上部18が形成される。なお、他の例においては、p型不純物の原料ガスの流量を時間に対して連続的に増加させることにより、p型の不純物濃度を+Z方向において連続的に増加させてもよい。

図9は、第4実施形態における活性領域110のY‐Z平面における断面を示す図である。なお、図9は、半導体装置100の単位セルを示す。本例の活性領域110は、ソーストレンチ80をさらに備える。ソーストレンチ80は、p型領域30を貫通しており、ゲートトレンチ40とは異なる位置に設けられる。本例のソーストレンチ80は、ゲートトレンチ40を形成する段階(S30)と同じ段階で作成してよい。ソーストレンチ80は、p型領域82と、p型領域82に接して設けられた電極材料84を有する。p型領域82は、イオン注入により形成してよく、エピタキシャル形成してもよい。電極材料84は、TiおよびAlの積層体であってよく、ポリシリコンであってもよい。係る点において、第1実施形態と異なる。他の点は、第1実施形態と同じである。

本例のソーストレンチ80は、アバランシェ電流の引き抜き電極として機能する。つまり、ブレークダウンが発生して、大量の電流がドレイン電極60からソース電極50へ流れる際の引き抜き電極として機能する。ソーストレンチ80はソース領域32よりも下方に位置するので、アバランシェ電流がソース領域32に流れるのを防ぐことができる。これにより、ブレークダウン電流がソース領域32に流れて寄生PNPトランジスタがオンすることを防ぐことができる。

図10は、第5実施形態における活性領域110のY‐Z平面における断面を示す図である。なお、図10は、半導体装置100の単位セルを示す。本例のソーストレンチ80は、図9のp型領域82を有しない。また、本例は、ソーストレンチ80の下方に埋込領域90をさらに備える。係る点において、第4実施形態と異なる。他の点は、第4実施形態と同じである。

埋込領域90は、ソーストレンチ80の下方においてソーストレンチ80から離間して設けられる。埋込領域90は、電極材料84を有さないソーストレンチ80を形成した後に、ソーストレンチ80を介してp型不純物を注入して形成することができる。このとき、注入加速電圧を適宜調整することにより、p型領域20とn型領域12との境界面近傍にのみ、p型不純物を注入することができる。埋込領域90は、p型領域30よりも高いp型の不純物濃度を有してよい。本例の埋込領域90は、p型の不純物を有する。

埋込領域90におけるpn接合部の角部93は、n型領域14の角部23よりもブレークダウンしやすい。埋込領域90はソーストレンチ80の直下に配置されているので、アバランシェ電流は、第4実施形態と比較して、さらにソーストレンチ80に引き抜かれ易くなる。それゆえ、ブレークダウン電流がソース領域32に流れて寄生PNPトランジスタがオンすることをより確実に防ぐことができる。なお、活性領域110の形状は、上記に記載された形状に限定されない。第2または第3実施形態と、第4または第5実施形態とを互いに組み合わせてもよい。

図11は、第6実施形態における半導体装置100を製造する製造フロー210を示す図である。本例では、p型領域30を形成する段階(S20)の前にn型領域14を形成する段階(S14)を有する。係る点が第1実施形態と異なる。

図12Aは、n型領域14を形成する段階(S14)を示す図である。本例では、p型領域20を形成する段階(S10)の後に、p型領域20の一部にn型不純物をイオン注入する。次いで、1,300℃以下で熱処理することによりn型不純物を活性化する。これによりn型領域14を形成する。

図12Bは、p型領域30を形成する段階(S20)を示す図である。第1実施形態と同様にp型領域30を形成する。図12Cは、ソース領域32を形成する段階(S30)を示す図である。第1実施形態と同様にソース領域32を形成する。図12Dは、ゲートトレンチ40を形成する段階(S40)を示す図である。第1実施形態と同様にp型領域20に達するように、ゲートトレンチ40を形成する。ただし、ゲートトレンチ40を介したイオン注入は行わない。なお、これ以降は、第1実施形態における段階(S60)および段階(S70)を順次実行する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

10・・n型基板、12・・n型領域、14・・n型領域、16・・幅、18・・上部、20・・p型領域、23・・角部、25・・接合界面、30・・p型領域、32・・ソース領域、40・・ゲートトレンチ、42・・側壁、43・・角部、44・・底部、46・・幅、47・・ゲート絶縁膜、48・・ゲート電極、50・・ソース電極、52・・層間絶縁膜、60・・ドレイン電極、70・・マスク材料、80・・ソーストレンチ、82・・p型領域、84・・電極材料、90・・埋込領域、93・・角部、100・・半導体装置、110・・活性領域、112・・ゲートパッド、114・・ソースパッド、120・・周辺領域、200・・製造フロー、210・・製造フロー

Claims (10)

  1. 半導体基板と、
    前記半導体基板の上方に設けられ、一部に第1導電型の第1半導体領域を有する第2導電型の第2半導体領域と、
    前記第2半導体領域上に設けられ、前記第2半導体領域よりも高い第2導電型の不純物濃度を有する第3半導体領域と、
    前記第3半導体領域を貫通しており、前記第1半導体領域上に設けられているゲートトレンチと
    を備え、
    前記ゲートトレンチは、前記ゲートトレンチの側壁および底部に設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有し、
    前記ゲートトレンチの前記底部は、前記第1半導体領域に直接接して設けられており、
    前記第1半導体領域の幅は、前記第2半導体領域と前記第3半導体領域との接合界面から前記半導体基板の側へ向かって拡大しており、
    前記ゲートトレンチの前記底部は、前記第2半導体領域と前記第3半導体領域との接合界面よりも下方に設けられ、
    前記第1半導体領域は、前記ゲートトレンチの前記側壁に接する部分を有し、
    前記第2半導体領域においては、前記接合界面から前記半導体基板の側にかけて、前記第2導電型の不純物濃度が低下している
    半導体装置。
  2. 前記ゲートトレンチの幅は、前記第1半導体領域の幅よりも狭い
    請求項に記載の半導体装置。
  3. 前記第1半導体領域は、前記接合界面に沿って延びている上部を有する
    請求項1または2に記載の半導体装置。
  4. 前記第3半導体領域を貫通しており、前記ゲートトレンチとは異なる位置に設けられ、電極材料を有するソーストレンチをさらに備える
    請求項1からのいずれか一項に記載の半導体装置。
  5. 前記ソーストレンチの下方において前記ソーストレンチから離間して設けられ、前記第3半導体領域よりも高い前記第2導電型の不純物濃度を有
    前記基板と前記第2半導体領域との間に第1導電型の第4半導体領域をさらに備え、
    前記第2半導体領域と前記第4半導体領域との境界に跨って形成された埋込領域をさらに備える
    請求項に記載の半導体装置。
  6. 前記半導体基板は、炭化ケイ素および窒化物半導体のいずれかである
    請求項1からのいずれか一項に記載の半導体装置。
  7. 高耐圧の電力用半導体装置に用いられる
    請求項1からのいずれか一項に記載の半導体装置。
  8. 半導体基板上に、第2導電型の第2半導体領域をエピタキシャル形成する段階と、
    前記第2半導体領域上に、前記第2半導体領域よりも高い前記第2導電型の不純物濃度を有する第3半導体領域をエピタキシャル形成する段階と
    前記第3半導体領域を貫通して、ゲートトレンチを形成する段階と
    前記第2半導体領域の一部に第1導電型の第1半導体領域を形成する段階と、
    前記ゲートトレンチの側壁および底部にゲート絶縁膜を形成し、前記ゲート絶縁膜に接してゲート電極を形成する段階と
    を備え
    前記ゲートトレンチの前記底部は、前記第1半導体領域に直接接して設けられており、
    前記第1半導体領域の幅は、前記第2半導体領域と前記第3半導体領域との接合界面から前記半導体基板の側へ向かって拡大しており、
    前記ゲートトレンチの前記底部は、前記第2半導体領域と前記第3半導体領域との接合界面よりも下方に設けられ、
    前記第1半導体領域は、前記ゲートトレンチの前記側壁に接する部分を有し、
    前記第2半導体領域においては、前記接合界面から前記半導体基板の側にかけて、前記第2導電型の不純物濃度が低下している
    半導体装置の製造方法。
  9. 前記第1半導体領域を形成する段階において、
    前記第2半導体領域の前記一部に前記第1導電型の不純物を注入することにより前記第1半導体領域を形成する
    請求項に記載の半導体装置の製造方法。
  10. 前記ゲートトレンチを形成する段階の後に、前記第1半導体領域を形成する段階が行われ、
    前記第1半導体領域を形成する段階では、前記ゲートトレンチを介して前記第2半導体領域の前記一部に前記第1導電型の前記第1半導体領域を形成する
    請求項8または9に記載の半導体装置の製造方法。
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