CN107845581A - 一种低漏源通态电阻的umos器件结构及制备方法 - Google Patents
一种低漏源通态电阻的umos器件结构及制备方法 Download PDFInfo
- Publication number
- CN107845581A CN107845581A CN201711066266.6A CN201711066266A CN107845581A CN 107845581 A CN107845581 A CN 107845581A CN 201711066266 A CN201711066266 A CN 201711066266A CN 107845581 A CN107845581 A CN 107845581A
- Authority
- CN
- China
- Prior art keywords
- type
- state resistance
- nxing
- areas
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 238000011049 filling Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 23
- 230000008569 process Effects 0.000 abstract description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000001413 cellular effect Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical group NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Abstract
本发明涉及一种低漏源通态电阻的UMOS器件结构及制备方法，该结构包括：P+型衬底；设置于所述P+型衬底表面的外延层；设置于所述外延层表面N型体区；设置于所述N型体区表面P+型源区；贯穿所述P+型源区和N型体区且位于外延层内的沟槽；对沟槽的底部进行P型杂质二次掺杂，掺杂区域位于外延层内；设置于沟槽底部及侧壁的栅氧化层；设置于栅氧化层表面且填充所述沟槽的栅极多晶硅。本发明可在传统UMOS结构基础上，降低漏源通态电阻超过10％。本发明工艺简单易行，实施度高，且新的UMOS结构清楚简单，稳定可靠，易实现，具有高度的产业利用价值。
Description
技术领域
本发明属于集成电路设计领域，涉及一种低漏源通态电阻的UMOS器件结构及制备方法。
背景技术
VDMOS器件由于其驱动功率低，开关速度快，大电流等特性，在航空、航天、核工业等极端环境下有着广泛的应用。长期以来，VDMOS器件漏源击穿电压与通态电阻之间的矛盾是一大研究难点。相比于平面MOSFET结构，由于槽栅MOSFET(UMOS)有效消除了JFET区，则有着更小的导通电阻，在中低压器件中应用较为广泛。目前，已有许多优化器件漏源通态电阻的方法，如选择最合适的沟道宽度与深度，优化体区注入浓度或建构双外延层结构等。在高压平面VDMOS器件中，还有工艺上较复杂的超结结构能有效解决漏源击穿电压与通态电阻之间的矛盾。这些方法在一定程度上优化了导通电阻，但均没有利用UMOS沟槽下方的外延层部分。
发明内容
为了克服上述问题，本发明提供一种低漏源通态电阻的UMOS器件结构及制备方法。通过在槽栅底部二次注入P杂质，增大P型外延杂质浓度，从而达到制备低漏源通态电阻UMOS器件的目的。
本发明的目的之一通过如下技术方案来实现的：一种低漏源通态电阻的UMOS器件结构，包括
P+型衬底101；
设置于所述P+型衬底表面的外延层102；
设置于所述外延层表面N型体区103；
设置于所述N型体区表面P+型源区107；
贯穿所述P+型源区和N型体区且位于外延层内的沟槽201；对沟槽的底部进行P型杂质104二次掺杂，掺杂区域位于外延层内；
设置于沟槽底部及侧壁的栅氧化层105；
设置于栅氧化层表面且填充所述沟槽的栅极多晶硅106。
进一步，所述沟槽的宽度为280～320nm，深度为1.6～1.8um。
进一步，所述栅氧化层厚度为60～70nm。
进一步，在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm2，能量为40keV。
进一步，沟槽底部注入的杂质材料与外延层杂质材料为同种材料。
本发明的目的之二通过如下技术方案来实现的：一种低漏源通态电阻的UMOS器件制备方法，包括以下步骤，
提供P+型衬底101；
在所述P+型衬底表面设置外延层102；
在所述外延层表面设置N型体区103；对N型体区进行参杂和高温推阱；
对N型体区和外延层进行刻蚀形成贯穿整个N型体区且位于外延层内的沟槽201；
对所述沟槽底部进行P型杂质104二次掺杂，掺杂区位于外延层内；
在所述沟槽底部和侧壁生长栅氧化层105；
在栅氧化层表面生长栅极多晶硅106且栅极多晶硅填充所述沟槽；
在所述N型体区注入P型杂质并推阱，形成P+型源区。
进一步，所述沟槽的宽度为280～320nm，深度为1.6～1.8um。
进一步，所述栅氧化层厚度为60～70nm。
进一步，在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm2，能量为40keV。
由于采用了以上技术方案，本发明具有以下有益技术效果：
本发明可在传统UMOS结构基础上，降低漏源通态电阻超过10％。本发明工艺简单易行，实施度高，且新的UMOS结构清楚简单，稳定可靠，易实现，具有高度的产业利用价值。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：
图1为N型体区杂质的注入和推阱；
图2为沟槽的刻蚀；
图3为光刻掩膜版下注入的P型杂质图；
图4为光刻掩膜版移走后的图；
图5为栅氧化层的生长图；
图6为栅极多晶硅的生长图；
图7为P+源区的注入和推阱图；
元件标号说明
101.P+型衬底，102.外延区，103.N型体区，104.P型杂质，105.栅氧化层，106.栅极多晶硅，107.P+型源区，201.沟槽，202.光刻掩膜版。
具体实施方式
以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。
实施例一
鉴于传统优化UMOS器件漏源通态电阻方法的局限性，本发明在于提供一种新型优化UMOS器件漏源通态电阻的方法，通过在槽栅底部二次注入P杂质，增大P型外延杂质浓度，从而达到制备低漏源通态电阻UMOS器件的目的。
如图7所示，一种低漏源通态电阻的UMOS器件结构，包括
P+型衬底101；
设置于所述P+型衬底表面的外延层102；
设置于所述外延层表面N型体区103；
设置于所述N型体区表面P+型源区107；
贯穿所述P+型源区和N型体区且位于外延层内的沟槽201；对沟槽的底部进行P型杂质104二次掺杂，掺杂区域位于外延层内；
设置于沟槽底部及侧壁的栅氧化层105；
设置于栅氧化层表面且填充所述沟槽的栅极多晶硅106。
本发明提出一种漏源通态电阻的UMOS器件结构，通过在UMOS器件沟槽底部二次掺杂，在不影响器件漏源击穿电压和阈值电压的情况下，便可达到了降低器件漏源通态电阻的目的。
在本发明中，所述沟槽的宽度为280～320nm，深度为1.6～1.8um。优选的，所述沟槽的宽度为300nm，深度为1.7um。
在本发明中，所述栅氧化层厚度为60～70nm，优选的，所述栅氧化层厚度为60nm。
优选的，在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm2，能量为40keV。
实施例二
如图1-图7所示，本发明所对应器件的具体工艺步骤如下。需要说明的是，本发明未进行详细阐述的工艺步骤应按照本领域中普通工艺实行。
一种漏源通态电阻的UMOS器件制备方法，包括以下步骤：
S1提供P+型衬底101。
S2在所述P+型衬底表面设置外延层102。
S3在所述外延层表面设置N型体区103；对N型体区进行参杂和高温推阱。
S4对N型体区和外延层进行刻蚀形成贯穿整个N型体区且位于外延层内的沟槽201。
S5利用光刻掩膜版202，对所述沟槽底部进行P型杂质104二次掺杂，掺杂区位于外延层内。光刻掩膜版的开孔宽度为20μm。
与普通工艺不同的是，在外延层上并非进行沟槽的刻蚀，而是先进行N型体区的掺杂和高温推阱。这是因为，若先进行沟槽底部P型杂质的注入再进行N型体区的掺杂及高温推阱的话，P型杂质也会因为高温过程进行推阱，导致杂质扩散到沟道两侧，破坏器件结构。如图1、2、3、4所示。
S6在所述沟槽底部和侧壁生长栅氧化层105；栅氧化层生长过程也是在N型体区掺杂及高温退火后进行，这也能更好地对栅氧化层进行保护。如图5所示。
S7在栅氧化层表面生长栅极多晶硅106且栅极多晶硅填充所述沟槽。如图6所示。
S8在所述N型体区注入P型杂质并推阱，形成P+型源区。如图7所示。
与传统UMOS器件流片工艺相比，本发明所述工艺步骤有所调整，采用了先进行N体区掺杂推阱后生长栅氧化层的步骤。另外，在生长栅氧化层之前还需在沟槽底部注入P型杂质。只需增加这一个工艺步骤，便可有效优化UMOS器件的漏源通态电阻。
本发明工艺简单易行，实施度高。且新的UMOS结构清楚简单，稳定可靠，易实现。只需增加一个工艺步骤，便可有效优化UMOS器件的漏源通态电阻，具有高度的产业利用价值。
作为示例，本发明采用重掺杂的硼衬底(电阻率0.002Ω·cm，晶向100)，轻掺杂的硼外延(电阻率1.6Ω·cm，厚度8μm)，重掺杂的N型体区(磷掺杂)，以及重掺杂的P+型源区(硼掺杂)。
在本发明中，所述沟槽的宽度为280～320nm，深度为1.6～1.8um。优选的，所述沟槽的宽度为300nm，深度为1.7um。
在本发明中，所述栅氧化层厚度为60～70nm，优选的，栅氧化层厚度为60nm。
在本发明中，本发明在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm2，能量为40keV。
优选的，在进行步骤S1之前，还包括：场氧氧化，有源区光刻和刻蚀，沟槽光刻和刻蚀。
优选的，在进行步骤S8之后，还包括：孔光刻和刻蚀，孔注入，退火，沉积金属，金属光刻和刻蚀，沉积钝化层，钝化层光刻和刻蚀。
本发明以55V P型UMOS为例，提供优化漏源通态电阻的原理说明及器件结构说明。当然，对于N型UMOS而言，本发明所涉及的方法同样适用，所使用的工艺结构类似。
作为本发明的UMOS器件电容的仿真分析方法的一种方案，所述的仿真分析方法所采用的软件均为TCAD仿真软件。当然，对本发明的仿真工具不局限于此。
作为本发明的UMOS器件电容仿真分析方法的一种方案，本发明所述的器件衬底为P型衬底，所述的外延区为P型漂移区，所述的体区为N型体区，所述的源区为P+型源区。当然，对本发明所选的器件衬底、漂移区、体区及源区的掺杂类型不局限于此。
作为示例，本发明采用了55V P型UMOS进行仿真，元胞宽度设置为2μm。
作为示例，本发明采用重掺杂的硼衬底(电阻率0.002Ω·cm，晶向100)，轻掺杂的硼外延(电阻率1.6Ω·cm，厚度8μm)，重掺杂的N型体区(磷掺杂)，以及重掺杂的P+型源区(硼掺杂)。
在UMOS结构中，漏源通态电阻可由几个物理部分组成：1.源极接触电阻Rcs；2.源区体电阻Rbs；3.沟道区电阻Rch；4.积累层电阻Ra；5.外延层电阻Repi；6.衬底电阻Rbd；7.漏极接触电阻Rcd。
对于中低压UMOS而言，沟道去电阻漂移区电阻占器件总电阻的均超过30％，所占比重最大。本发明主要通过优化外延层电阻Repi，来达到降低器件漏源通态电阻的目的。
载流子在流过积累区后，在外延层有一个变宽、电流横截面积变大的过程，故会以一定角度发散继续向底层扩散，电流密度也随着改变。经过分析计算，外延层特征导通电阻Repi,sp可表示为：
其中，WT为沟槽宽度，WM为台面宽，WCell为元胞节距，xJN为N型体区结深，ρepi为外延材料密度，t为横截面积变宽部分的载流子的厚度，tT为沟槽深度。
可以看到，外延电阻与外延密度有关，即掺杂浓度越高，外延材料密度越低，通态时的电阻也会越小。
由于UMOS特殊的结构，N型体区与P型漂移区形成的pn结仅在槽栅两侧，槽栅底部并没有形成pn结。这意味着只有槽栅两侧的pn结才承受压降。因此，槽栅底部的P型漂移区浓度可以增加，且不会影响器件的漏源击穿电压。
对该器件用传统工艺和本发明所述工艺进行单个元胞的漏源通态电阻的仿真。传统工艺单个元胞的通态电阻仿真结果为81461Ω，本发明所示工艺单个元胞的通态电阻仿真结果为72914Ω。本发明所述工艺在传统工艺上优化了10.5％。
与传统UMOS器件流片工艺相比，本发明所述工艺步骤有所调整，采用了先进行体区掺杂推阱后生长栅氧化层的步骤。另外，在生长栅氧化层之前还需在沟槽底部注入P型杂质。
本发明工艺简单易行，实施度高。且新的UMOS结构清楚简单，稳定可靠，易实现。只需增加一个工艺步骤，便可有效优化UMOS器件的漏源通态电阻，具有高度的产业利用价值。
以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种低漏源通态电阻的UMOS器件结构，其特征在于：包括
P+型衬底(101)；
设置于所述P+型衬底表面的外延层(102)；
设置于所述外延层表面N型体区(103)；
设置于所述N型体区表面P+型源区(107)；
贯穿所述P+型源区和N型体区且位于外延层内的沟槽(201)；对沟槽的底部进行P型杂质(104)二次掺杂，掺杂区域位于外延层内；
设置于沟槽底部及侧壁的栅氧化层(105)；
设置于栅氧化层表面且填充所述沟槽的栅极多晶硅(106)。
2.根据权利要求1所述的一种低漏源通态电阻的UMOS器件结构，其特征在于：所述沟槽的宽度为280～320nm，深度为1.6～1.8um。
3.根据权利要求1所述的一种低漏源通态电阻的UMOS器件结构，其特征在于：所述栅氧化层厚度为60～70nm。
4.根据权利要求1所述的一种低漏源通态电阻的UMOS器件结构，其特征在于：在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm2，能量为40keV。
5.根据权利要求1所述的一种低漏源通态电阻的UMOS器件结构，其特征在于：沟槽底部注入的杂质材料与外延层杂质材料为同种材料。
6.一种低漏源通态电阻的UMOS器件制备方法，其特征在于：包括以下步骤，
提供P+型衬底(101)；
在所述P+型衬底表面设置外延层(102)；
在所述外延层表面设置N型体区(103)；对N型体区进行参杂和高温推阱；
对N型体区和外延层进行刻蚀形成贯穿整个N型体区且位于外延层内的沟槽(201)；
对所述沟槽底部进行P型杂质(104)二次掺杂，掺杂区位于外延层内；
在所述沟槽底部和侧壁生长栅氧化层(105)；
在栅氧化层表面生长栅极多晶硅(106)且栅极多晶硅填充所述沟槽；
在所述N型体区注入P型杂质并推阱，形成P+型源区。
7.根据权利要求6所述的一种低漏源通态电阻的UMOS器件制备方法，其特征在于：所述沟槽的宽度为280～320nm，深度为1.6～1.8um。
8.根据权利要求6所述的一种低漏源通态电阻的UMOS器件制备方法，其特征在于：所述栅氧化层厚度为60～70nm。
9.根据权利要求6所述的一种低漏源通态电阻的UMOS器件制备方法，其特征在于：在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm2，能量为40keV。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711066266.6A CN107845581A (zh) | 2017-11-02 | 2017-11-02 | 一种低漏源通态电阻的umos器件结构及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711066266.6A CN107845581A (zh) | 2017-11-02 | 2017-11-02 | 一种低漏源通态电阻的umos器件结构及制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107845581A true CN107845581A (zh) | 2018-03-27 |
Family
ID=61680741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711066266.6A Pending CN107845581A (zh) | 2017-11-02 | 2017-11-02 | 一种低漏源通态电阻的umos器件结构及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107845581A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110828547A (zh) * | 2019-10-22 | 2020-02-21 | 深圳基本半导体有限公司 | 一种沟槽型功率开关器件及其制作方法 |
| CN112802753A (zh) * | 2020-12-31 | 2021-05-14 | 广州粤芯半导体技术有限公司 | 半导体器件的制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126758A (ja) * | 1997-07-03 | 1999-01-29 | Fuji Electric Co Ltd | トレンチ型ｍｏｓ半導体装置およびその製造方法 |
| KR100399583B1 (ko) * | 1999-11-29 | 2003-09-26 | 한국전자통신연구원 | 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법 |
| CN102013438A (zh) * | 2009-09-07 | 2011-04-13 | 力士科技股份有限公司 | 一种沟槽mosfet器件及其制造方法 |
| US20140295633A1 (en) * | 2013-03-26 | 2014-10-02 | Toyota Jidosha Kabushiki Kaisha | Manufacturing method of semiconductor device |
-
2017
- 2017-11-02 CN CN201711066266.6A patent/CN107845581A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126758A (ja) * | 1997-07-03 | 1999-01-29 | Fuji Electric Co Ltd | トレンチ型ｍｏｓ半導体装置およびその製造方法 |
| KR100399583B1 (ko) * | 1999-11-29 | 2003-09-26 | 한국전자통신연구원 | 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법 |
| CN102013438A (zh) * | 2009-09-07 | 2011-04-13 | 力士科技股份有限公司 | 一种沟槽mosfet器件及其制造方法 |
| US20140295633A1 (en) * | 2013-03-26 | 2014-10-02 | Toyota Jidosha Kabushiki Kaisha | Manufacturing method of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110828547A (zh) * | 2019-10-22 | 2020-02-21 | 深圳基本半导体有限公司 | 一种沟槽型功率开关器件及其制作方法 |
| CN112802753A (zh) * | 2020-12-31 | 2021-05-14 | 广州粤芯半导体技术有限公司 | 半导体器件的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101950759A (zh) | 一种Super Junction VDMOS器件 | |
| EP1803159A2 (en) | Mos-gated transistor with reduced miller capacitance | |
| JP6693691B2 (ja) | 大きなチャネル周縁部を備えた金属酸化膜半導体（ｍｏｓ）デバイス及びその製造方法 | |
| CN103579353B (zh) | 一种具有p型辅助埋层的半超结vdmos | |
| JP2008258443A (ja) | 電力用半導体素子及びその製造方法 | |
| CN106206425A (zh) | 一种电荷调制终端及其制备方法和含该终端的SiC高压器件 | |
| CN104282574B (zh) | 一种半导体装置以及其制造方法 | |
| CN104409501A (zh) | 碳化硅金属氧化物半导体场效应晶体管 | |
| Lee et al. | Design and fabrication of 4H–SiC lateral high-voltage devices on a semi-insulating substrate | |
| CN107845581A (zh) | 一种低漏源通态电阻的umos器件结构及制备方法 | |
| Sampath et al. | Comparison of single-and double-trench UMOSFETs in 4H-SiC | |
| Kong et al. | A novel SiC high-k superjunction power MOSFET integrated Schottky barrier diode with improved forward and reverse performance | |
| CN103730355B (zh) | 一种超结结构的制造方法 | |
| CN102522338B (zh) | 高压超结mosfet结构及p型漂移区形成方法 | |
| CN203481241U (zh) | 高低结多子电导调制功率mosfet器件 | |
| Ninomiya et al. | Ultra-low on-resistance 60-100 V superjunction UMOSFETs fabricated by multiple ion-implantation | |
| CN107452806B (zh) | 一种具有复合介质层纵向双扩散金属氧化物半导体场效应管及其制作方法 | |
| Ye et al. | Optimization of the porous-silicon-based superjunction power MOSFET | |
| CN112103346B (zh) | 一种高击穿电压的沟槽功率器件及其制造方法 | |
| Vaidya et al. | 1.2 kV Stepped Oxide Trench Insulated Gate Bipolar Transistor with Low Loss for Fast Switching Application | |
| Lin et al. | Design, simulation, and fabrication of metal–oxide–semiconductor field-effect transistor (MOSFET) with new termination structure | |
| CN209071338U (zh) | 超结mosfet终端结构 | |
| CN204857734U (zh) | 一种超结终端的vdmos结构 | |
| CN204289463U (zh) | 超级结半导体器件 | |
| CN211017082U (zh) | 一种超结型mosfet器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20210106 Address after: 400060 Chongqing Nanping Nan'an District No. 14 Huayuan Road Applicant after: The 24th Research Institute of China Electronics Technology Group Corp. Address before: 401332 367, West Wing Road, Xiyong Town, Shapingba District, Chongqing Applicant before: CHINA ELECTRONICS TECHNOLOGY GROUP CORPORATION CHONGQING ACOUSTIC-OPTIC-ELECTRONIC Co.,Ltd. |
|
| TA01 | Transfer of patent application right | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180327 |
|
| RJ01 | Rejection of invention patent application after publication |