CN102013438A - 一种沟槽mosfet器件及其制造方法 - Google Patents

Abstract

本发明公开了一种沟槽MOSFET结构和制造方法。该结构中栅接触沟槽在沟槽栅中的深度小于源体接触沟槽在体区中的深度。采用本发明的沟槽MOSFET能有效阻止由于栅接触沟槽的过刻蚀引起的栅-漏之间的短接。

Description

一种沟槽MOSFET器件及其制造方法

技术领域

本发明主要涉及一种半导体功率器件的单元结构和制造方法。特别涉及一种改进的沟槽MOSFET(金属氧化物半导体场效应晶体管)结构及其新颖的制造方法，使得该沟槽MOSFET结构可以避免栅-漏之间的短接。

背景技术

现有技术中采用沟槽式栅接触区和沟槽式源体接触区的N沟道沟槽MOSFET器件如图1A所示。该N沟道沟槽MOSFET的结构包括：N+导电类型的衬底100；N导电类型的外延层102；P型体区106；N+源区108；多个位于有源区的沟槽栅110和至少一个实现栅接触的沟槽栅110’，该沟槽栅110和110’均填充以多晶硅；源金属112；栅金属112’；沟槽式源体接触区114；沟槽式栅接触区115以及绝缘层116。其中，所述沟槽式源体接触区114穿过所述绝缘层116、所述源区108并延伸入所述体区106，以实现所述源区、所述体区与源金属112之间的电气接触。同时，所述沟槽式栅接触区115穿过所述绝缘层116并延伸入所述沟槽栅110’，以实现所述沟槽栅110’与栅金属112’之间的电气接触。

现有的制造工艺步骤中，用于形成所述沟槽式源体接触区的源体接触沟槽和用于形成所述沟槽式栅接触区的栅接触沟槽由同一块掩模板定义并在同一刻蚀步骤中形成。众所周知，由于多晶硅的刻蚀速率大于单晶硅的刻蚀速率，因此在上述刻蚀的过程中，所形成的栅接触沟槽在多晶硅中的深度(如图1A中Cdploy所示)大约为源体接触沟槽在单晶硅中的深度(如图1A中Cdsi所示)的1.5倍。特别在沟槽栅深度小于1.0μm的沟槽MOSFET中，上述现象很容易导致过刻蚀的发生，即较深的栅接触沟槽会穿过沟槽栅110’并延伸入外延层102，从而导致栅-漏之间的短接，如图1B所示。

发明内容

本发明克服了现有技术中存在的一些缺点，提供了一种改进了的沟槽MOSFET结构，从而避免了沟槽MOSFET器件中栅-漏之间短接现象的发生。

根据本发明的实施例，提供了一种沟槽MOSFET结构，包括：

(a)第一导电类型的衬底；

(b)第一导电类型的外延层，该外延层位于衬底之上，且该外延层的多数载流子浓度低于衬底；

(c)在所述外延层中的多个沟槽，包括多个第一沟槽和至少一个第二沟槽，该第一沟槽位于有源区，用于形成有源区沟槽栅，该第二沟槽用于形成与栅金属相连的沟槽栅；

(d)第一绝缘层，衬于所述多个沟槽中；

(e)导电区域，位于靠近所述第一绝缘层的多个沟槽中；

(f)第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型与所述第一导电类型相反；

(g)第一导电类型的源区，位于所述体区的上部分，所述源区的多数载流子浓度高于所述外延层；

(h)第二绝缘层，该第二绝缘层覆盖在所述外延层和外延层中沟槽栅的上表面；

(i)沟槽式源体接触区，形成于源体接触沟槽中，该沟槽式源体接触区穿过所述第二绝缘层、所述源区并延伸入所述体区；

(j)沟槽式栅接触区，形成于栅接触沟槽中，该沟槽式栅接触区穿过所述第二绝缘层并延伸入所述第二沟槽中的导电区域，其中所述沟槽式栅接触区延伸入第二沟槽导电区域的深度(Cdpoly)小于所述沟槽式源体接触区延伸入所述体区中的深度(Cdsi)。

根据本发明的实施例，还提供了另一种沟槽MOSFET结构，包括：

(a)第一导电类型的衬底；

(b)第一导电类型的外延层，该外延层位于衬底之上，且该外延层的多数载流子浓度低于衬底；

(c)在所述外延层中的多个沟槽，包括多个第一沟槽和至少一个第二沟槽，该第一沟槽位于有源区，用于形成有源区沟槽栅，该第二沟槽用于形成与栅金属相连的沟槽栅；

(d)第一绝缘层，衬于所述多个沟槽中；

(e)导电区域，位于靠近所述第一绝缘层的多个沟槽中；

(f)第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型与所述第一导电类型相反；

(g)第一导电类型的源区，位于所述体区的上部分，所述源区的多数载流子浓度高于所述外延层；

(h)第二绝缘层，该第二绝缘层覆盖在所述外延层和外延层中沟槽栅的上表面；

(i)沟槽式源体接触区，形成于源体接触沟槽中，该沟槽式源体接触区穿过所述第二绝缘层、所述源区并延伸入所述体区；

(j)沟槽式栅接触区，形成于栅接触沟槽中，该沟槽式栅接触区穿过所述第二绝缘层并正好达到所述第二沟槽中的导电区域的上表面，与所述导电区域形成平面接触，即所述沟槽栅接触区延伸入所述第二沟槽中导电区域的深度(Cdpoly)为零。

在一些优选的实施例中，还包括中第一导电类型的掺杂区，该掺杂区包围所述第一沟槽和所述第二沟槽的底部，并且该掺杂区多数载流子的浓度高于所述外延层。

在一些优选的实施例中，所述第一绝缘层位于所述第一沟槽和所述第二沟槽底部的厚度大于或等于其沿所述第一沟槽和所述第二沟槽侧壁的厚度。

在一些优选的实施例中，还包括第二导电类型的体接触区，该体接触区位于所述体区且包围所述沟槽式源体接触区的底部，并且该体接触区的多数载流子浓度高于所述体区。

在一些优选的实施例中，所述第二沟槽的宽度大于或者等于所述第一沟槽的宽度。

在一些优选的实施例中，所述导电区域为掺杂的多晶硅区域。

在一些优选的实施例中，还包括源金属层和栅金属层，该源金属层和栅金属层位于所述第二绝缘层之上。更优选地，在金属层和所述第二绝缘层之间有一层降阻层Ti或Ti/TiN。

在一些优选的实施例中，所述沟槽式源体接触区和所述沟槽式栅接触区是由分别在源体接触沟槽和栅接触沟槽中填充W插塞形成，更优选地，在所述W插塞和接触沟槽之间有一层势垒层，该势垒层优选地为Ti/TiN或Co/TiN或Mo/TiN。

根据本发明的另一个方面，还提供了一种沟槽MOSFET的制造方法，包括形成位于外延层的多个沟槽以及位于外延层的体区和源区，还包括：

利用两次不同的掩模板进行栅接触沟槽和源体接触沟槽的定义和刻蚀，即在所述外延层或所述沟槽栅的上表面淀积绝缘层，并在该绝缘层上提供第一掩模板，随后进行栅接触沟槽的刻蚀，使得该栅接触沟槽穿过所述绝缘层并延伸入沟槽栅中的导电区域；和

移除所述第一掩模板，提供第二掩模板，随后进行源体接触沟槽的刻蚀，使得该源体接触沟槽延伸入所述体区的深度(Cdsi)大于所述栅接触沟槽延伸入沟槽栅的深度(Cdpoly)。

根据本发明另一个方面，还提供了另一种沟槽MOSFET的制造方法，包括形成位于外延层的多个沟槽以及位于外延层的体区和源区，还包括：

利用两次不同的掩模板进行栅接触沟槽和源体接触沟槽的定义和刻蚀，即在所述外延层和外延层中沟槽栅的上表面淀积绝缘层，并在该绝缘层上提供第一掩模板，随后进行栅接触沟槽的刻蚀，使得该栅接触沟槽穿过绝缘层并延伸至正好到达沟槽栅中导电区域的上表面，即所述栅接触沟槽延伸入沟槽栅中导电区域的深度(Cdpoly)为零；和

移除所述第一掩模板，提供第二掩模板，随后进行源体接触沟槽的刻蚀，使得该源体接触沟槽穿过所述绝缘层和所述源区并延伸入所述体区。

在一些优选的实施例中，其中所述形成外延层中多个沟槽栅的方法包括：在外延层中刻蚀多个沟槽并在沟槽内表面形成第一绝缘层并淀积导电区域以填充该多个沟槽，形成所述多个沟槽栅。更优选地，在形成第一绝缘层之前，进行与外延层相同导电类型的掺杂剂的离子注入，以在所述多个沟槽底部形成掺杂区，且该掺杂区的多数载流子浓度高于所述外延层。

在一些优选的实施例中，还包括在源体接触沟槽刻蚀之后，并在第二掩模板移除之前，进行与所述体区相同导电类型的掺杂剂的离子注入，以在所述源体接触沟槽的底部形成体接触区，且该体接触区的多数载流子浓度大于所述体区；和

移除第二掩模板，进行RTA(900～1000℃下经过15～60秒)来激活掺杂的体接触区离子。

在一些优选的实施例中，还包括在所述源体接触沟槽和所述栅接触沟槽的内表面淀积一层Ti/TiN或Co/TiN或Mo/TiN作为势垒层，更优选地，进行RTA(700～800℃下经过15～60秒)形成硅化物；和

在每个接触沟槽中淀积W金属，并对W金属和所述势垒层进行回刻(etch back)或CMP(Chemical Mechanical Polishing)形成沟槽式源体接触区和沟槽式栅接触区。

本发明的一个优点是，在制造过程中采用两块掩模板来分别定义源体接触沟槽和栅接触沟槽，并在不同的刻蚀步骤中进行刻蚀，因此栅接触沟槽的刻蚀深度可以小于源体接触沟槽的刻蚀深度，实现避免栅-漏之间的短接。另外，在一些优选的实施例中，栅接触沟槽的底面正好到达沟槽栅中导电材料的上表面，这样在避免栅-漏短接的同时还能够进一步降低Qgd。

本发明的另一个优点是，在一些优选的实施例中，外延层中的沟槽栅底部包围有一层与外延层相同导电类型的掺杂区，且该掺杂区的多数载流子浓度高于所述外延层，这种结构可以进一步降低器件的Rds(源-漏电阻)。

本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明和所附权利要求书，使得本领域的普通技术人员明了。

附图说明

图1A示出了现有技术中沟槽MOSFET器件的剖面图。

图1B示出了现有技术中沟槽MOSFET器件发生栅-漏短接情况的剖面图。

图2示出了根据本发明的一个优选实施例的沟槽MOSFET剖面图。

图3示出了根据本发明的另一个优选实施例的沟槽MOSFET剖面图。

图4示出了根据本发明的另一个优选实施例的沟槽MOSFET剖面图。

图5示出了根据本发明的另一个优选实施例的沟槽MOSFET剖面图。

图6A到图6E示出了图4中沟槽MOSFET的制造方法的剖面图。

具体实施方式

下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的沟槽MOSFET，但是很明显其他器件也是可能的。

参照图2示出的本发明的一个优选实施例。根据该优选实施例中的N沟道沟槽MOSFET形成于N+掺杂衬底200之上，且该衬底的下表面淀积有漏金属层230。N型外延层202形成于衬底200的上表面，且其多数载流子的浓度低于所述衬底。在所述外延层200中，形成位于有源区的多个栅沟槽210和至少一个用于实现栅接触的较宽的栅沟槽210’，并且在沟槽栅210和210’的沟槽内表面和其填充物，例如掺杂的多晶硅，之间有栅极氧化层204。N+源区208形成于靠近P型体区206表面的部分，并且位于两个相邻的沟槽栅210之间。在源体接触沟槽和栅接触沟槽内表面淀积势垒层Ti/TiN或Co/TiN或Mo/TiN并填充W插塞分别形成沟槽式源体接触区214和沟槽式栅接触区215。其中，沟槽式栅接触区215穿过第二绝缘层216延伸入沟槽栅210’内的深度为Cdploy，沟槽式源体接触214穿过所述第二绝缘层216、源区208，延伸入所述体区206内部的深度为Cdsi，且Cdsi＞Cdploy＞0。栅金属212’通过沟槽式栅接触区215实现与沟槽栅210’之间的电气接触；同时源金属212通过沟槽式源体接触区214实现与所述源区208和所述体区206之间的电气接触。在所述沟槽式源体接触区214的底部有P+类型的体接触区220以减小接触电阻。

参照图3示出的本发明的另一个优选实施例。该优选实施例示出的N沟道沟槽MOSFET结构与图2相似，其区别在于，图3所示N沟道沟槽MOSFET中沟槽式栅接触315穿过所述第二绝缘层316正好到达沟槽栅310’中导电区域的上表面，即与所述沟槽栅310’中导电区域形成平面接触，且Cdsi＞Cdpoly＝0。

参照图4示出的本发明的另一个优选实施例。该优选实施例示出的N沟道沟槽MOSFET结构与图2类似，其区别在于，图4所示N沟道沟槽MOSFET中沟槽栅410和410’的底部包围有n^*区域411来进一步降低Rds，且该n^*区域的多数载流子浓度高于外延层402。

参照图5示出的本发明的另一个优选实施例。该优选实施例示出的N沟道沟槽MOSFET结构与图3类似，其区别在于，图5所示N沟道沟槽MOSFET中沟槽栅510和510’的底部包围有n^*区域511来进一步降低Rds，且该n^*区域的多数载流子浓度高于外延层502。

图6A-6E示出形成图4中所示N沟道沟槽MOSFET的工艺步骤。

在图6A中，首先在N+衬底400上生长N掺杂的外延层402。然后在所述外延层上表面形成掩模板(未示出)来定义多个沟槽并刻蚀外延层，其中刻蚀的方法优选地为干法硅刻蚀。之后，生长一层牺牲氧化层(未示出)，并通过去除该牺牲氧化层来消除可能引入的缺陷。接着在形成一层屏蔽氧化层后，注入N导电类型的离子掺杂剂，在沟槽底部形成n^*区域411。接着去除所述屏蔽氧化层，并在沟槽内表面淀积栅极氧化物404作为第一绝缘层，并在所述栅极氧化物404上淀积掺杂的多晶硅，随后进行回刻或CMP形成多个位于有源区的沟槽栅410和至少一个实现栅接触的较宽的沟槽栅410’。

在图6B中，首先利用体区掩模板(未示出)对器件上表面进行P型掺杂剂的离子注入和扩散形成P型体区406。随后通过源极掩模板(未示出)的定义进行N型掺杂剂的离子注入和扩散形成N+源区408。

在图6C中，首先在器件上表面淀积一层氧化层416作为第二绝缘层，并在该第二绝缘层416的上表面提供接触第一掩模板来定义栅接触沟槽415’。接着通过刻蚀使所述栅接触沟槽415’穿过第二绝缘层416延伸入沟槽栅410’，其中刻蚀方法优选的依次为干法氧化物刻蚀和干法多晶硅刻蚀。

在图6D中，移除第一掩模板之后，在所述第二绝缘层416上方提供第二掩模板来定义源体接触沟槽414’。之后，通过刻蚀使所述源体接触沟槽穿过第二绝缘层416、所述源区408并延伸入所述体区406，其中刻蚀方法优选地依次为干法氧化物刻蚀和干法硅刻蚀。之后在器件上方进行BF2的离子注入和扩散，形成包围所述源体接触沟槽414’底部的体接触区420，接着移除第二掩模板，在900～1000℃下进行15～60秒的RTA(Rapid Thermal Annealing)来激活BF2。

在图6E中，首先沿着所述源体接触沟槽414’和栅接触沟槽415’的内表面淀积一层Ti/TiN或Co/TiN或Mo/TiN作为势垒层422，接着在700～800℃下进行15～60秒的RTA形成硅化物(未示出)。之后，在所述源体接触沟槽414’和所述栅接触沟槽415’内表面的势垒层422上淀积W金属，通过回刻或CMP来形成沟槽式源体接触区414和沟槽式栅接触区415。随后，在所述第二绝缘层416、所述沟槽式源体接触区414、所述沟槽式栅接触区415上表面淀积一层Ti或Ti/TiN层作为降阻层423，并在所述降阻层423上淀积Al合金或Cu合金。之后，利用金属掩模板(未示出)的定义，通过对金属Al合金或Cu合金以及降阻层423的刻蚀，形成源金属412和栅金属412’。接着，在对衬底400的下底面进行研磨后，淀积漏金属层430。

尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过所述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。

Claims (20)

1.一种沟槽MOSFET，包括：

第一导电类型的衬底；

第一导电类型的外延层，该外延层位于衬底之上，且该外延层的多数载流子浓度低于衬底；

在所述外延层中的多个沟槽，包括多个第一沟槽和至少一个第二沟槽，该第一沟槽位于有源区，用于形成有源区沟槽栅，该第二沟槽用于形成与栅金属相连的沟槽栅；

第一绝缘层，衬于所述多个沟槽中；

导电区域，位于靠近所述第一绝缘层的多个沟槽中；

第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型与所述第一导电类型相反；

第一导电类型的源区，位于所述体区的上部分，所述源区的多数载流子浓度高于所述外延层；

第二绝缘层，该第二绝缘层覆盖在所述外延层和外延层中沟槽栅的上表面；

沟槽式源体接触区，形成于源体接触沟槽中，该沟槽式源体接触区穿过所述第二绝缘层、所述源区并延伸入所述体区；

沟槽式栅接触区，形成于栅接触沟槽中，该沟槽式栅接触区穿过所述第二绝缘层并延伸入所述第二沟槽中的导电区域，其中所述沟槽式栅接触区延伸入所述第二沟槽中的导电区域的深度(Cdpoly)小于所述沟槽式源体接触区延伸入所述体区中的深度(Cdsi)。

2.一种沟槽半导体功率MOSFET包括：

第一导电类型的衬底；

第一导电类型的外延层，该外延层位于衬底之上，且该外延层的多数载流子浓度低于衬底；

在所述外延层中的多个沟槽，包括多个第一沟槽和至少一个第二沟槽，该第一沟槽位于有源区，用于形成有源区沟槽栅，该第二沟槽用于形成与栅金属相连的沟槽栅；

第一绝缘层，衬于所述多个沟槽中；

导电区域，位于靠近所述第一绝缘层的多个沟槽中；

第二导电类型的体区，位于所述外延层的上部分，且所述第二导电类型与所述第一导电类型相反；

第一导电类型的源区，位于所述体区的上部分，所述源区的多数载流子浓度高于所述外延层；

第二绝缘层，该第二绝缘层覆盖在所述外延层和外延层中沟槽栅的上表面；

沟槽式源体接触区，形成于源体接触沟槽中，该沟槽式源体接触区穿过所述第二绝缘层、所述源区并延伸入所述体区；

沟槽式栅接触区，形成于栅接触沟槽中，该沟槽式栅接触区穿过所述第二绝缘层并与所述第二沟槽中的导电区域形成平面接触，即所述沟槽式栅接触区延伸入所述第二沟槽中导电区域的深度(Cdpoly)为零。

3.根据权利要求1或2所述沟槽MOSFET，还包括第一导电类型的掺杂区，该掺杂区包围所述第一沟槽和所述第二沟槽的底部，并且该掺杂区多数载流子的浓度高于所述外延层。

4.根据权利要求1或2所述沟槽MOSFET，其中所述第二沟槽的宽度大于或等于所述第一沟槽的宽度。

5.根据权利要求1或2所述沟槽MOSFET，其中所述导电区域为掺杂的多晶硅。

6.根据权利要求1或2所述沟槽MOSFET，其中所述第一绝缘层位于所述第一沟槽和所述第二沟槽底部的厚度大于或等于其沿所述第一沟槽和所述第二沟槽侧壁的厚度。

7.根据权利要求1或2所述沟槽MOSFET，还包括第二导电类型的体接触区，该体接触区位于所述体区，且包围所述沟槽式源体接触区的底部，并且该体接触区的多数载流子掺杂浓度高于所述体区。

8.根据权利要求1或2所述沟槽MOSFET，还包括源金属层，该源金属层位于所述第二绝缘层之上，通过所述沟槽式源体接触区与所述源区和所述体区形成电气接触。

9.根据权利要求1或2所述沟槽MOSFET，还包括栅金属层，该栅金属层位于所述第二绝缘层之上，通过所述沟槽式栅接触区与所述第二沟槽中的导电区域形成电气接触。

10.根据权利要求1或2所述沟槽MOSFET，还包括一个降阻层，该降阻层为Ti或Ti/TiN层，且该降阻层覆盖所述第二绝缘层、所述沟槽式源体接触区以及所述沟槽式栅接触区的上表面。

11.根据权利要求1或2所述沟槽MOSFET，其中所述沟槽式源体接触区或沟槽式栅接触区填充以W插塞。

12.根据权利要求11所述沟槽MOSFET，还包括一层势垒层，该势垒层位于所述W插塞和接触沟槽之间，该势垒层为Ti/TiN或Co/TiN或Mo/TiN。

13.一种沟槽MOSFET的制造方法，包括形成位于外延层中的多个沟槽栅以及形成位于外延层中的体区和源区，还包括：

利用两次不同的掩模板进行栅接触沟槽和源体接触沟槽的定义和刻蚀，即在所述外延层和所述沟槽栅上表面淀积绝缘层，并在该绝缘层上提供第一掩模板，随后进行栅接触沟槽的刻蚀，使得该栅接触沟槽穿过所述绝缘层并延伸入沟槽栅中的导电区域；和

移除所述第一掩模板，提供第二掩模板，随后进行源体接触沟槽的刻蚀，使得该源体接触沟槽延伸入所述体区的深度(Cdsi)大于所述栅接触沟槽延伸入沟槽栅中的深度(Cdpoly)。

14.一种沟槽MOSFET的制造方法，包括形成位于外延层中的多个沟槽栅以及形成位于外延层中的体区和源区，还包括：

利用两次不同的掩模板进行栅接触沟槽和源体接触沟槽的定义和刻蚀，即在所述外延层和所述沟槽栅上表面淀积绝缘层，并在该绝缘层上提供第一掩模板，随后进行栅接触沟槽的刻蚀，使得该栅接触沟槽穿过该绝缘层并延伸至正好达到沟槽栅中导电区域的上表面，即所述栅接触沟槽延伸入沟槽栅中导电区域的深度(Cdpoly)为零；和

移除所述第一掩模板，提供第二掩模板，随后进行源体接触沟槽的刻蚀，使得该源体接触沟槽穿过所述绝缘层和所述源区并延伸入所述体区。

15.根据权利要求13或14所述方法，其中所述形成多个沟槽栅的方法包括：在外延层中刻蚀多个沟槽并在沟槽内表面形成第一绝缘层并淀积导电区域以填充该多个沟槽，形成所述多个沟槽栅。

16.根据权利要求15所述方法，还包括在形成第一绝缘层之前进行与外延层相同导电类型的掺杂剂的离子注入，以在所述多个沟槽底部形成掺杂区，且该掺杂区的多数载流子浓度高于所述外延层。

17.根据权利要求13或14所述方法，其中还包括在源体接触沟槽刻蚀之后，并在第二掩模板移除之前，进行与所述体区相同导电类型的掺杂剂的离子注入，以在所述源体接触沟槽的底部形成体接触区，且该体接触区的多数载流子浓度大于所述体区；和

移除第二掩模板，进行RTA来激活掺杂的体接触区离子。

18.根据权利要求17所述方法，其中进行RTA为在900～1000℃下进行15～60秒。

19.根据权利要求13或14所述方法，还包括：

在所述源体接触沟槽和栅接触沟槽的内表面淀积一层Ti/TiN或Co/TiN或Mo/TiN作为势垒层，并进行RTA形成硅化物；和

在每个接触沟槽中淀积W金属，并对W金属和所述势垒层进行回刻或CMP。

20.根据权利要求19所述方法，其中进行RTA为在700～800℃下进行15～60秒。

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