CN101989602B - 一种沟槽mosfet - Google Patents

Abstract

本发明公开了一种沟槽MOSFET结构与其制造方法，与现有技术中沟槽MOSFET源区的形成方法不同，该结构的源区是由在源体接触沟槽的开口处进行源区多数载流子的离子注入和扩散形成，使得源区多数载流子的浓度分布沿外延层表面方向从源体接触沟槽向沟道区呈现高斯分布，且源区的结深从源体接触沟槽向沟道区逐渐变浅。采用本发明的该结构的沟槽MOSFET器件具有较现有技术更好的雪崩击穿特性，并且相应地在制造过程中，本发明公开了一种只需要使用三次掩模板的制造方法，大大减少了生产成本。

Description

一种沟槽MOSFET

技术领域

本发明涉及一种半导体功率器件的单元结构和器件构造及工艺制造方法。特别涉及一种具有改进的雪崩击穿特性的沟槽MOSFET(金属氧化物半导体场效应晶体管)的结构及其利用三层掩模板的制造方法。

背景技术

美国专利公开号US.6,888,196公开了一种沟槽MOSFET的结构及制造方法，如图1A所示。该沟槽MOSFET的结构包括：N+导电类型的衬底100；N导电类型的外延层102；多个沟槽栅105；P导电类型的体区103以及N+导电类型的源区104。其中，源区104是经源区掩模板定义后，由离子注入和随后的扩散形成，如图1B所示。因此，源区104在沿着外延层102表面的方向上具有相同的掺杂浓度和相同的结深(如图1A中D_s所示)，这会导致在UIS(UnclampedInductance Switching)测试中产生失效点，如图1C所示。该图为图1A中所示的沟槽MOSFET单元结构的源区104和沟槽源体接触区106的俯视图，R_bc为沟槽源体接触区106到单元拐角处的电阻，R_be为沟槽源体接触区106到单元边缘处的电阻。由于沟槽源体接触区106到单元拐角处的距离大于其到单元边缘处的距离，因而R_bc的阻值大于R_be的阻值，这就会导致在UIS测试中在单元拐角处产生失效点。

另一方面，在封闭单元结构的拐角处会寄生NPN双极性晶体管，如图1A所示。当存在外加电压的时候，该NPN双极性晶体管很容易导通，从而使得器件的雪崩击穿特性进一步变差。

发明内容

本发明克服了现有技术中存在的一些缺点，提供了一种改进了的沟槽MOSFET结构，从而提高了沟槽MOSFET器件的雪崩击穿特性。

根据本发明的实施例，提供了一种沟槽MOSFET器件，包括：

(a)第一导电类型的衬底；

(b)衬底上的第一导电类型的外延层，该外延层的多数载流子浓度低于衬底；

(c)在所述外延层中的多个沟槽，包括位于有源区的多个第一沟槽和至少一个第二沟槽，该第二沟槽用于形成与栅金属相连的沟槽栅；

(d)第一绝缘层，例如氧化物层，衬于所述沟槽中；

(e)导电区域，例如多晶硅区域，位于靠近第一绝缘层的所述沟槽中；

(f)第二导电类型的体区，该体区位于所述外延层的上部分；

(g)第一导电类型的源区，该源区位于所述体区的上部分，与所述沟槽相邻，该源区的多数载流子浓度高于所述外延层，且其浓度沿所述外延层表面从源体接触沟槽向沟道区呈现高斯分布，该源区的结深从源体接触沟槽向沟道区逐渐变浅。

(h)第二绝缘层，位于所述外延层表面之上；

(i)沟槽源体接触区，形成于所述源体接触沟槽中，穿过所述第二绝缘层、所述源区，并延伸入所述体区，用以将所述源区、所述体区连接至源金属；

(j)沟槽栅接触区，形成于栅接触沟槽中，穿过所述第二绝缘层并延伸入所述第二沟槽中的导电区域。

在一些优选的实施例中，所述沟槽MOSFET中源体接触沟槽的侧壁垂直于所述外延层的表面。

在一些优选的实施例中，所述沟槽MOSFET中源体接触沟槽的侧壁位于所述体区的部分与相邻的外延层表面之间的夹角大于90度。

在一些优选的实施例中所述沟槽MOSFET中源体接触沟槽的侧壁位于所述源区和所述体区的部分与相邻的外延层表面之间的夹角大于90度。

在一些优选的实施例中，所述源体接触沟槽内衬有一层势垒层，并在该势垒层上填充以金属，例如钨插塞或者源金属。

在一些优选的实施例中，所述沟槽MOSFET包括终端区，例如由多个悬浮沟槽环(floating trench ring)构成的终端区。

在一些优选的实施例中，所述沟槽MOSFET优选地包括第二导电类型的体接触区，该体接触区位于体区内，且多数载流子浓度高于所述体区。更优选地，该体接触区包围所述源体接触沟槽的底部。

在一些优选的实施例中，所述第二绝缘层包括未掺杂的SRO层和其上的BPSG层或PSG层。更优选地，所述沟槽源体接触区和所述沟槽栅接触区位于BPSG或PSG层中的宽度大于BPSG或PSG层以下的宽度。

在一些优选的实施例中，所述第一绝缘层在各个沟槽中沿沟槽侧壁的厚度小于或等于沿沟槽底部的厚度。

根据本发明的另一个方面，提供了一种形成沟槽MOSFET器件的方法，该方法包括：

(a)提供第一导电类型的衬底；

(b)在所述衬底上形成第一导电类型的外延层，该外延层的多数载流子浓度低于所述衬底；

(c)在所述外延层上提供第一层掩模板并刻蚀该外延层，形成位于有源区的多个第一沟槽、位于栅金属下方的第二沟槽和位于终端区的多个第三沟槽，所述沟槽中衬有第一绝缘层并填充导电区域，所述导电区域靠近第一绝缘层；

(d)在所述外延层的上部分形成第二导电类型的体区；

(e)在所述外延层之上形成第二绝缘层并在该第二绝缘层之上提供第二层掩模板，利用该第二层掩模板定义的源体接触沟槽和栅接触沟槽，将所述接触沟槽分别刻蚀至外延层的上表面；

(f)在所述体区上部分形成第一导电类型的源区，包括通过所述接触沟槽进行源区多数载流子的离子注入和扩散，该源区的多数载流子浓度高于所述外延层，且其浓度沿所述外延层表面从源体接触沟槽向沟道区呈现高斯分布，该源区的结深从源体接触沟槽向沟道区逐渐变浅；和

(g)将所述源体接触沟槽刻蚀至穿过所述源区，并延伸入所述体区，将所述栅接触沟槽刻蚀至延伸入所述第二沟槽中的导电区域；

(h)形成沟槽源体接触区和沟槽栅接触区；

(i)在所述第二绝缘层以及所述沟槽源体接触区和沟槽栅接触区上方提供金属层，并利用第三层掩模板分别形成源金属层和栅金属层。

在一些优选的实施例中，所述第一绝缘层优选地为氧化物层，而且形成氧化物的步骤优选地包括干氧氧化。

在一些优选的实施例中，在沟槽中提供所述导电区域的步骤包括淀积掺杂的多晶硅层和随后刻蚀该掺杂的多晶硅层。

在一些优选的实施例中，形成所述体区的步骤包括向所述外延层中注入和扩散第二导电类型的掺杂剂。

在一些优选的实施例中，源区多数载流子的注入和扩散的步骤包括使源区多数载流子扩散至正好到达单元边缘处。

在一些优选的实施例中，源区多数载流子的注入和扩散的步骤包括使源区多数载流子到达单元边缘后继续进行，来达到器件的雪崩击穿特性和Rds之间的优化。

在一些优选的实施例中，形成所述源区的步骤优选地包括在离子注入之前在所述第二绝缘层的上表面和所述接触沟槽的内表面淀积一层屏蔽氧化物层，其厚度优选地为

在一些优选的实施例中，还包括在形成所述沟槽源体接触区和沟槽栅接触区之前，利用在淡HF环境中使用湿法刻蚀使得接触沟槽位于BPSG或PSG层中的宽度增大

本发明的一个优点是，源区是通过对接触沟槽的开口处进行离子注入和扩散形成，使得源区的掺杂浓度沿着所述外延层的表面从接触沟槽到沟道区域呈现高斯分布，并且源区的结深从接触沟槽到沟道区域逐渐变浅，与现有技术相比，用本发明的方法得到的结构电阻更小。

本发明的另一个优点是，在一些优选的实施例中，源区多数载流子的扩散正好到达单元边缘处，如图2B中俯视图所示。图中虚线包围区域为第一导电类型的源区，其掺杂浓度不小于1×10¹⁹cm^-3。在单元拐角处第一导电类型的区域，由于高斯分布该区域的掺杂浓度小于1×10¹⁹cm^-3。因此，所述单元拐角处第一导电类型的区域的源区镇流电阻(Source Ballast Resistance)将降低寄生双极性晶体管发射极的注入效率，使得寄生管不易开启，从而避免了UIS测试中失效点的出现，提高了器件的雪崩击穿特性。

本发明的另一个优点是，在一些优选的实施例中，源区多数载流子扩散至单元边缘处后进行进一步扩散，如图2C中俯视图所示。采用这种方法，单元拐角处第一导电类型的区域面积减小，使得源区电阻减小，因而器件的Rds进一步减小。同时，虽然，源区电阻的减小使得耐压有所减小，但是这种方法可以在器件的Rds和器件的雪崩击穿特性之间达到优化。

本发明的另一个优点是，在一些优选的实施例中，所述沟槽MOSFET包括第二绝缘层，例如未掺杂的SRO层和其上一层BPSG或PSG层。当形成沟槽接触区时，接触沟槽在所述BPSG或PSG中的宽度比在SRO中的宽度大，这种接触沟槽结构扩大了源体沟槽接触区与源金属(或栅沟槽接触区与栅金属层)之间的接触面积，从而使得金属接触特性进一步提高。

本发明的另一个优点是，在一些优选的实施例中，所述接触沟槽内直接填充以用以形成源金属层或栅金属层的金属，这种结构一方面提高了沟槽接触区与金属层的接触特性，另一方面降低了制造成本。

本发明的另一个优点是，在一些优选的实施例中，所述源体接触沟槽区在体区内的部分其侧壁与相邻的外延层表面之间的夹角大于90度，这种倾斜的侧墙结构扩大了源体沟槽接触区于体接触区的接触面积，从而进一步降低了体区与源体沟槽接触区之间的接触电阻。

本发明的另一个优点是，在一些优选实施例中，工艺制造的过程仅仅需要使用三次掩模板，分别为栅沟槽掩模板、接触沟槽掩模板、金属层掩模板，这大大节省了制造成本。

本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明和所附权利要求书，使得本领域的普通技术人员明了。

附图说明

图1A示出了现有技术中的沟槽MOSFET器件单元的剖视图；

图1B示出了现有技术中的沟槽MOSFET器件单元中源区形成的剖视图；

图1C示出了现有技术中的沟槽MOSFET器件单元中源区和源体接触区的俯视图；

图2A示出了根据本发明的实施例的沟槽MOSFET器件单元中源区形成的剖视图；

图2B示出了根据本发明的实施例的沟槽MOSFET器件单元中源区和源体接触区的俯视图；

图2C示出了根据本发明的另外的实施例的沟槽MOSFET器件单元中源区和源体接触区的俯视图；

图3A示出了根据本发明的一个优选实施例的沟槽MOSFET器件单元的剖视图，该剖视图也示出了图2A的X₁-X₁’剖面；

图3B示出了沟槽接触区和沟道区到外延层表面的距离和多数载流子掺杂浓度之间的曲线关系；

图3C示出了图3A所示沟槽MOSFET器件单元的另外一个剖视图，该剖视图也示出了图2A的X₂-X₂’剖面；

图4示出了根据本发明的另一个优选实施例的沟槽MOSFET器件单元的剖视图；

图5示出了根据本发明的另一个优选实施例的沟槽MOSFET器件单元的剖视图；

图6示出了根据本发明的另一个优选实施例的沟槽MOSFET器件单元的剖视图。

图7A示出了根据本发明的一些实施例的具有封闭单元结构的沟槽MOSFET器件单元的俯视图；

图7B示出了根据本发明的另一些实施例的具有带状单元结构的沟槽MOSFET器件单元的俯视图；

图8示出了根据本发明的一些实施例的具有悬浮沟槽环作为终端区的沟槽MOSFET器件单元的剖视图；

图9A到9D示出了图8中沟槽MOSFET器件单元制造方法的剖视图。

具体实施方式

下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的沟槽MOSFET，但是很明显其他器件也是可能的。

参照图3A示出的本发明的一个优选实施例。该图同时也示出了图2B或图2C所示俯视图的X₁-X₁’方向的剖视图。根据该优选实施例的沟槽MOSFET中，N型外延层301形成于N+衬底300之上，形成在所述外延层里的沟槽内衬有栅极氧化物320并填充了掺杂的多晶硅形成沟槽栅311。P型体区304形成于所述外延层中，并位于每两个相邻的沟槽栅之间。

N+型源区308形成于靠近所述体区表面的部分，其多数载流子的浓度沿外延层表面方向，从沟槽源体接触区(trench source-bodycontact)314向沟道区呈现高斯分布，且其结深从沟槽源体接触区314向沟道区逐渐变浅。所述沟槽源体接触区314中于衬有Ti/TiN或Co/TiN势垒层313的源体接触沟槽内填充以钨插塞，并且该源体接触沟槽的侧壁垂直于所述外延层的表面。所述沟槽源体接触区穿过了(1)由未掺杂的BPSG层330-2和未掺杂的SRO层330-1构成的绝缘层；(2)所述源区308，并且延伸入所述体区304。从这个剖视图来看，所述源体接触区314在BPSG层330-2中的宽度大于该BPSG层以下部分的宽度，这样会提高源体接触区314与源金属层340的接触特性。

在所述体区304内，形成了一个P+型体接触区312包围所述源体接触区314的底部，该体接触区312的作用是减小所述源体接触区314与所述体区304之间的接触电阻。

在BPSG层330-2和所述源体接触区314的开口处上面，覆盖了一层Ti层318以减小其上的源金属层340和所述源体接触区314之间的接触电阻。漏金属层390覆盖在所述衬底300的下表面。

图3B示出了图3A中沟槽MOSFET的沟槽源体接触区和沟道区到外延层表面的距离和多数载流子掺杂浓度之间的曲线关系。其中N+代表N+型源区308，P代表P型体区304，P+代表P+型体接触区312。图3C示出了图2B或图2C中的俯视图沿X₂-X₂’方向的剖视图。在单元拐角处，N区域328多数载流子的浓度低于N+源区308，相对于现有技术而言，耐压增大，从而进一步提高了沟槽MOSFET的雪崩击穿特性。

参照图4示出的本发明的另外一个优选实施例。该图同时也示出了图2B和图2C所示俯视图沿X₁-X₁’方向的另外一种剖视图。与图3A所示沟槽MOSFET的不同之处在于，图4所示沟槽MOSFET中所述沟槽源体接触区的侧壁在位于所述BPSG层330-2、所述SRO层330-1和所述源区308中的部分垂直于所述外延层的表面，而在所述体区304中的部分与相邻的外延层表面之间的夹角大于90度。通过采用这样的倾斜侧墙结构，增大了所述体接触区312和所述沟槽源体接触区的接触面积，从而进一步降低了所述沟槽源体接触区与所述体区之间的接触电阻，提高了雪崩击穿特性。

参照图5示出的本发明的另外一个优选实施例。该图同时也示出了图2B和图2C所示俯视图沿X₁-X₁’方向的另外一种剖视图。与图3A所示沟槽MOSFET的不同之处在于，图5所示沟槽MOSFET中所述势垒层313衬于源体接触沟槽之中，并且覆盖在绝缘层330-2的上表面。在所述势垒层上直接淀积源金属，形成沟槽源体接触区和源金属层。通过采用这样的结构提高了源金属层和所述沟槽源体接触区之间的接触特性。

参照图6示出的本发明的另外一个优选实施例。该图同时也示出了图2B和图2C所示俯视图沿X₁-X₁’方向的另外一种剖视图。与图4所示沟槽MOSFET的不同之处在于，图6所示沟槽MOSFET中所述势垒层313衬于源体接触沟槽之中，并且覆盖在绝缘层330-2的上表面。在所述势垒层上直接淀积源金属，形成沟槽源体接触区和源金属层。通过采用这样的结构提高了源金属层和所述沟槽源体接触区之间的接触特性。

参照图7A示出的根据本发明的一些优选实施例的俯视图。如该图所示的沟槽MOSFET具有由多个悬浮沟槽环构成的终端区，并且该沟槽MOSFET的单元结构为封闭单元结构。

参照图7B示出的根据本发明的一些优选实施例的俯视图。如该图所示的沟槽MOSFET具有由多个悬浮沟槽环构成的终端区，并且该沟槽MOSFET的单元结构为带状单元结构。

图8示出了图7A或图7B沿A-B-C-D方向的剖视图。图中所示沟槽MOSFET的有源区采用的是图3A的结构。终端区为多个悬浮沟槽环311-2。在所述有源区和所述终端区之间，一个较宽的沟槽栅311-1通过沟槽栅接触区315与栅金属340-1相连。

图9A-9D示出了形成图8中所示沟槽MOSFET的工艺步骤。在图9A中，首先在N+衬底300上生长N型外延层301。然后在该外延层上表面形成第一层掩模板(未示出)来定义多个沟槽，并刻蚀这些沟槽分别形成多个位于有源区的第一沟槽、至少一个位于栅金属之下的较宽的第二沟槽和多个位于终端区的第三沟槽。其中，刻蚀的方法优选地为干法硅刻蚀。之后，生长一层牺牲氧化层(未示出)，并通过去除该牺牲氧化层来消除可能引入的缺陷。接着在所有沟槽的内表面淀积一层氧化层作为栅氧化层320，并在该栅氧化层上淀积掺杂的多晶硅，随后进行回刻(etch back)或者CMP(ChemicalMechanical Polishing)去除多余的多晶硅，形成该沟槽MOSFET有源区的沟槽栅311，用以连接栅金属的沟槽栅311-1以及终端区的沟槽环311-2。之后，对外延层进行P型离子注入和扩散，形成体区304。

在图9B中，在所述外延层的上表面依次淀积一层未掺杂的SRO330-1和一层未掺杂的BPSG或PSG 330-2。随后在330-2层上形成第二层掩模板(未示出)来定义多个接触沟槽，并刻蚀这些接触沟槽到达所述外延层的上表面。移去所述第二层掩模板后，在330-2层的上表面和接触沟槽的内表面生长一层氧化物屏蔽层380，该氧化物屏蔽层的厚度优选地为约

之后，在所述氧化物屏蔽层上方进行N型离子注入，在体区内接触沟槽的开口处形成N+源区308，并通过之后的扩散，使得该源区多数载流子的浓度沿外延层表面，从接触沟槽的开口处向沟道区呈现高斯分布，且该源区的结深从接触沟槽的开口处向沟道区逐渐变浅。

在图9C中，氧化物屏蔽层380被移除，方法优选地为干法氧化物刻蚀。之后，对接触沟槽进行进一步的刻蚀使其穿过源区308，延伸入体区304，刻蚀方法优选地为干法硅刻蚀，同时对沟槽栅311-1上方的接触沟槽进行进一步的刻蚀使其延伸入多晶硅，刻蚀方法优选地为干法多晶硅刻蚀。接着进行BF2离子注入，在延伸入体区的接触沟槽底部周围形成体接触区312，随后进行RTA(Rapid ThermalAnnealing)来激活BF2。

在图9D中，首先通过在HF氛围中湿法刻蚀接触沟槽来扩大接触沟槽在330-2层的宽度，因为在湿法刻蚀在BPSG或PSG中的刻蚀速率是在SRO中的5～10倍，因此，所得到的接触沟槽在330-2层中具有较其他部分较大的宽度。接着在接触沟槽内表面淀积势垒层Ti/TiN或Co/TiN，并在势垒层上方淀积金属钨，随后通过回刻或CMP在接触沟槽中形成金属插塞，以形成沟槽源体接触区314和沟槽栅接触区315。接着在所形成器件的上表面淀积一层Ti并在其上淀积金属Al合金或Cu合金。在该金属上形成第三层掩模板(未示出)来定义栅金属层和源金属层并对金属层和Ti层进行刻蚀，刻蚀方法优选地为干法金属刻蚀。刻蚀后，形成源金属层340和栅金属层340-1。最后，对衬底的下表面进行打磨并淀积漏金属层390。

尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过上述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。

Claims (20)

1.一种具有浅沟槽结构的沟槽MOSFET，包括：

第一导电类型的衬底；

第一导电类型的外延层，该外延层位于所述衬底之上，并且该外延层的多数载流子浓度低于所述衬底；

在所述外延层中的多个沟槽，包括多个第一沟槽和至少一个第二沟槽，该第一沟槽位于有源区，用于形成有源区沟槽栅，该第二沟槽用于形成与栅金属相连的沟槽栅；

第一绝缘层，衬于所述沟槽中；

多晶硅区域，位于靠近所述第一绝缘层的沟槽中；

第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型与所述第一导电类型相反；

第一导电类型的源区，位于所述体区的上部分，与所述第一沟槽相邻，所述源区的多数载流子浓度高于所述外延层，且其浓度分布沿所述外延层表面从源体接触沟槽向沟道区呈现高斯分布，所述源区的结深从所述源体接触沟槽向沟道区逐渐变浅；

第二绝缘层，位于所述外延层表面之上；

沟槽源体接触区，形成于所述源体接触沟槽中，穿过所述第二绝缘层、所述源区，并延伸入所述体区，用以将所述源区、所述体区连接至源金属；

沟槽栅接触区，穿过所述第二绝缘层并延伸入所述第二沟槽中的多晶硅区域。

2.根据权利要求1所述沟槽MOSFET，其中所述源体接触沟槽的侧壁垂直于所述外延层的表面。

3.根据权利要求1所述沟槽MOSFET，其中所述源体接触沟槽的侧壁在位于所述体区的部分与相邻的外延层表面之间的夹角大于90度。

4.根据权利要求1所述沟槽MOSFET，其中所述源体接触沟槽的侧壁在位于所述源区和所述体区的部分与相邻的外延层表面之间的夹角大于90度。

5.根据权利要求1所述沟槽MOSFET，还包括第二导电类型的体接触区，该体接触区位于所述体区内，包围所述源体接触沟槽的底部，所述体接触区的多数载流子浓度高于所述体区。

6.根据权利要求1所述沟槽MOSFET，其中所述源体接触沟槽内表面衬有一层势垒层，且在该势垒层之上填充金属W插塞以形成沟槽源体接触区。

7.根据权利要求1所述沟槽MOSFET，其中所述源体接触沟槽内表面衬有一层势垒层，且在该势垒层之上直接填充所述源金属以形成沟槽源体接触区。

8.根据权利要求7所述沟槽MOSFET，其中所述源区金属是Al合金或Cu合金。

9.根据权利要求6或7所述沟槽MOSFET，其中所述势垒层是Ti/TiN层或Co/TiN层。

10.根据权利要求1所述沟槽MOSFET，其单元结构是正方形的封闭单元或矩形的封闭单元。

11.根据权利要求1所述沟槽MOSFET，其单元结构是带状单元。

12.根据权利要求1所述沟槽MOSFET，其中所述第二绝缘层包括一层未掺杂的SRO层和该SRO层上方的BPSG层或PSG层。

13.根据权利要求1所述沟槽MOSFET，其中所述第二沟槽的宽度大于或者等于第一沟槽的宽度。

14.根据权利要求1所述沟槽MOSFET，还包括终端区。

15.根据权利要求14所述沟槽MOSFET，所述终端区包括悬浮沟槽环结构，该沟槽环由多个形成于第三沟槽中的沟槽栅组成，该第三沟槽与所述第一沟槽和所述第二沟槽同时形成于所述外延层中，该第三沟槽栅内表面衬有第一绝缘层，并填充以靠近第一绝缘层的多晶硅区域，该第三沟槽由体区包围，且每两个相邻的第三沟槽之间没有源区。

16.根据权利要求1或15所述沟槽MOSFET，其中第一绝缘层在各个沟槽中沿沟槽侧壁的厚度和沿沟槽底部的厚度相等。

17.根据权利要求1或15所述沟槽MOSFET，其中第一绝缘层在各个沟槽中沿沟槽侧壁的厚度小于沿沟槽底部的厚度。

18.根据权利要求1所述沟槽MOSFET，其中所述衬底由低电阻率的材料构成。

19.根据权利要求12所述沟槽MOSFET，其中所述沟槽源体接触区和沟槽栅接触区在所述BPSG层或PSG层中的宽度大于在所述BPSG层或PSG层以下部分的宽度。

20.根据权利要求1或15所述沟槽MOSFET，其中所述第一绝缘层是氧化物层。

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