CN106449758A - 一种沟槽功率mos器件结构及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000002347 injection Methods 0.000 claims abstract description 8
- 239000007924 injection Substances 0.000 claims abstract description 8
- 230000008569 process Effects 0.000 claims abstract description 5
- 230000001413 cellular effect Effects 0.000 claims description 46
- 229910044991 metal oxide Inorganic materials 0.000 claims description 45
- 150000004706 metal oxides Chemical class 0.000 claims description 45
- 210000000746 body region Anatomy 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 238000005516 engineering process Methods 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000010276 construction Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 239000008280 blood Substances 0.000 description 2
- 210000004369 blood Anatomy 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000005342 ion exchange Methods 0.000 description 1
- 238000002372 labelling Methods 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及半导体制造技术领域，尤其涉及一种沟槽功率MOS器件结构及其制备方法，通过工艺调整，在高的基区掺杂附近增加保护型源区注入形成源区保护区，从而使器件沟道下移，同样开启电压值时，一方面可以提升基区浓度，另一方面可以使孔掺杂远离沟道区，减少了对开启电压的影响，从而可以使用更浓的孔掺杂降低基区电阻，进而实现三个关键器件参数的性能提升。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种带有沟槽功率MOS器件结构及其制备方法。
背景技术
随着半导体技术的不断发展，功率MOS 晶体管器件以其输入阻抗高、低损耗、开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效率高等优点，逐渐替代双极型器件成为当今功率器件发展的主流。
目前，功率MOS管广泛的采用沟槽型结构，随着应用领域要求的不断提高，产品的雪崩击穿能力（EAS）需要不断提高，于是通常通过提高基区掺杂（Db），以降低基区电阻（Rb），从而达到提升EAS能力的目的。
为了降低应用驱动电路的功耗，需要产品有较低的导通电阻（Rdson）及一致的开启电压（Vth），而通常通过缩小单位单元格间距的方法，降低导通电阻，及增加孔注入来提升雪崩击穿能力（EAS）。这导致上述的孔掺杂接近器件的沟道区，并且会与器件沟道掺杂相接近甚至超越，而受影响的程度取决于相关沟槽/接触孔工艺，这会直接导致器件的开启电压（Vth）不稳定，性能下降，这是本领域技术人员所不愿意见到的。
因此如何找到一种同时兼顾这三个关键器件参数（EAS/Rdson /Vth）的优良的方法成为本领域技术人员致力于研究的方向。
发明内容
针对上述存在的问题，本发明公开了一种沟槽功率MOS器件结构，包括：
第一导电类型重掺杂衬底，所述第一导电类型重掺杂衬底上方分为元胞区和终端区；
第一导电类型轻掺杂外延层，设置于所述第一导电类型重掺杂衬底之上；
第二导电类型基区掺杂层，设置于所述第一导电类型轻掺杂外延层之上，且所述第二导电类型基区掺杂层中间隔设置有若干第一导电类型源区保护区；
若干沟槽，贯穿位于所述第二导电类型基区掺杂层设置于所述第一导电类型轻掺杂外延层中；
第二导电类型体区接触区，设置于所述元胞区的相邻所述沟槽之间的第二导电类型基区掺杂层中；
其中，所述第二导电类型体区接触区和所述元胞区的沟槽之间通过所述第一导电类型源区保护区隔离。
上述的沟槽功率MOS器件结构，其中，所述第一导电类型为N型，所述第二导电类型为P型或所述第一导电类型为P型，所述第二导电类型为N型。
上述的沟槽功率MOS器件结构，其中，所述第二导电类型体区接触区与所述第一导电类型源区保护区形成接触。
上述的沟槽功率MOS器件结构，其中，所述若干沟槽包括位于所述元胞区的若干元胞区沟槽和位于所述终端区的若干终端区沟槽；
其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度。
上述的沟槽功率MOS器件结构，其中，所述MOS器件结构还包括：
栅氧化层，覆盖所述若干沟槽的底部及其侧壁；
多晶硅层，充满所述若干沟槽；
介质层，设置于所述多晶硅层和部分所述第二导电类型基区掺杂层之上；
接触孔，贯穿所述介质层设置于所述第二导电类型体区接触区中，且所述接触孔中填充有金属。
上述的沟槽功率MOS器件结构，其中，所述接触孔和所述元胞区沟槽之间还设置有第一导电类型源区，且所述第一导电类型源区位于所述第二导电类型体区接触区之上。
上述的沟槽功率MOS器件结构，其中，部分所述第一导电类型源区保护区覆盖所述终端区沟槽的侧壁外表面。
本发明还公开了一种沟槽功率MOS器件结构的制备方法，包括如下步骤：
提供一具有半导体结构，所述半导体结构包括第一导电类型重掺杂衬底和位于所述第一导电类型重掺杂衬底之上的第一导电类型轻掺杂外延层；
于所述第一导电类型轻掺杂外延层之上形成具有沟槽图形的硬掩膜；
以所述具有沟槽图形的硬掩膜为掩膜向所述第一导电类型轻掺杂外延层中注入第一导电类型离子，以于所述第一导电类型轻掺杂外延层中形成若干第一导电类型源区保护区；
继续以所述具有沟槽图形的硬掩膜为掩膜对所述半导体结构进行沟槽刻蚀工艺，以形成贯穿所述第一导电类型源区保护区并停止在所述第一导电类型轻掺杂外延层中的若干沟槽；以及
移除所述硬掩膜后，继续后续的功率MOS器件的制备工艺。
上述的沟槽功率MOS器件结构的制备方法，其中，所述第一导电类型为N型，所述第二导电类型为P型或所述第一导电类型为P型，所述第二导电类型为N型。
上述的沟槽功率MOS器件结构的制备方法，其中，所述半导体结构包括元胞区和终端区，制备所述若干沟槽包括位于所述元胞区的若干元胞区沟槽和位于所述终端区的若干终端区沟槽；
其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度。
上述的沟槽功率MOS器件结构的制备方法，其中，所述继续后续的功率MOS器件的制备工艺包括如下步骤：
制备栅氧化层覆盖所述若干沟槽底部及其侧壁；
制备多晶硅层充满所述若干沟槽；
对相邻所述元胞区沟槽之间的区域进行第二导电类型的离子注入以于所述第一导电类型轻掺杂外延层的上部形成第二导电类型基区掺杂区；
于相邻所述元胞区沟槽之间的所述第二导电类型基区掺杂区的上部形成第一导电类型源区；
于所述半导体结构之上形成介质层；
按照从上至下的顺序依次刻蚀所述介质层、所述第一导电类型源区至所述第二导电类型基区掺杂区中停止，以于相邻所述元胞区沟槽之间形成接触孔；
通过所述接触孔对所述第二导电类型基区掺杂区进行孔注入工艺，以于所述接触孔底部周围形成第二导电类型体区接触区，且所述第二导电类型体区接触区和所述元胞区沟槽之间通过所述第一导电类型源区保护区隔离
于所述接触孔中沉积金属以形成所述功率MOS器件。
上述的沟槽功率MOS器件结构的制备方法，其中，所述硬掩膜为氧化物、氮化物以及氧化物形成的叠层结构。
上述发明具有如下优点或者有益效果：
本发明公开了一种沟槽功率MOS器件结构及其制备方法，通过工艺调整，在高的基区掺杂附近增加保护型源区注入形成源区保护区，从而使器件沟道下移，同样开启电压值时，一方面可以提升基区浓度，另一方面可以使孔掺杂远离沟道区，减少了对开启电压的影响，从而可以使用更浓的孔掺杂降低基区电阻，进而实现三个关键器件参数（EAS/Rdson /Vth）的性能提升。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明实施例中沟槽功率MOS器件结构的示意图；
图2是本发明实施例中制备沟槽功率MOS器件结构的方法流程图；
图3～14是本发明实施例中制备沟槽功率MOS器件结构的方法流程结构示意图。
具体实施方式
对于沟槽MOS器件来说，特别是应用上外带感性负载的应用来说，器件需要较好的抗雪崩击穿（EAS，不可恢复）能力，因此需要不断提高基区的掺杂浓度，但基区掺杂同时会导致器件开启电压的提高，为了保持器件开启电压不致过高，可以通过孔注入剂量提升来实现。 但是传统的结构会导致在提高孔注入的时候，影响沟道浓度，导致器件开启电压不稳定。
针对上述问题，本发明提出的结构通过增加源区保护区，消耗了高浓度的沟道区，同时隔离了孔注入对沟道的影响，因此能使用更高的基区注入浓度，同时也可以使用更高的孔注入，两方面降低基区电阻，从而提升器件的雪崩击穿（EAS）能力。另一方面，由于沟道长度的缩短，器件的导通电阻得以降低。
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
实施例一：
如图1所示，本实施例涉及一种沟槽功率MOS器件结构，该沟槽功率MOS器件结构包括上方分为元胞区和终端区的第一导电类型重掺杂衬底100、设置于第一导电类型重掺杂衬底100之上的第一导电类型轻掺杂外延层101、设置于第一导电类型轻掺杂外延层101之上的第二导电类型基区掺杂层102、贯穿第二导电类型基区掺杂层102设置于第一导电类型轻掺杂外延层101中的若干沟槽104、设置于元胞区的相邻沟槽之间的第二导电类型基区掺杂层102中的第二导电类型体区接触区107，其中第二导电类型基区掺杂层102中间隔设置有若干第一导电类型源区保护区103，第二导电类型体区接触区107和沟槽之间通过第一导电类型源区保护区103隔离。
在本发明一个优选的实施例中，上述第一导电类型为N型，第二导电类型为P型或第一导电类型为P型，第二导电类型为N型，即上述MOS器件可以为NMOS器件，也可以PMOS器件。
在本发明一个优选的实施例中，上述第二导电类型体区接触区107与第一导电类型源区保护区103形成接触。
在本发明一个优选的实施例中，上述若干沟槽104包括位于元胞区的若干元胞区沟槽和位于终端区的若干终端区沟槽；其中，终端区沟槽的深度大于元胞区沟槽的深度。
在本发明一个优选的实施例中，上述MOS器件结构还包括覆盖若干元胞区沟槽和若干终端区沟槽底部及其侧壁的栅氧化层105、充满若干元胞区沟槽和若干终端区沟槽的多晶硅层106、设置于多晶硅层106和部分第二导电类型基区掺杂层102之上的介质层109、贯穿介质层109设置于第二导电类型体区接触区107中的接触孔110以及充满接触孔110并覆盖介质层109的上表面的金属111。
在本发明一个优选的实施例中，上述接触孔110和元胞区沟槽之间还设置有第一导电类型源区108，且第一导电类型源区108位于第二导电类型体区接触区107之上。
在本发明一个优选的实施例中，上述部分第一导电类型源区保护区103覆盖终端区沟槽的侧壁外表面。
实施例二：
如图2所示，本实施例涉及一种沟槽功率MOS器件结构的制备方法，该沟槽功率MOS器件可以为NMOS器件，也可以为PMOS器件，下面以NMOS器件结构的制备方法为例来对本发明的方法作具体的描述；具体的，该方法包括如下步骤：
步骤S1，提供一具有元胞区和终端区的半导体结构，该半导体结构包括N型重掺杂衬底200（作为漏极区域的N+硅层）和位于N型重掺杂衬底200之上的N型轻掺杂外延层201（N-硅层）；如图3所示的结构。
在本发明的实施例中，形成该半导体结构的步骤具体为：首先提供作为漏极区域的N型重掺杂衬底200，其次在作为漏极区域的N型重掺杂衬底200上外延N-层以形成上述N型轻掺杂外延层201，其中，该N型重掺杂衬底200的N+掺杂离子可以为硼（P）、砷（As）等的一种或组合；
步骤S2，于N型轻掺杂外延层201之上形成具有沟槽图形的硬掩膜，如图4所示的结构。
具体的，于N型轻掺杂外延层201之上形成具有沟槽图形的硬掩膜的步骤包括：
步骤S21，于上述N型轻掺杂外延层201之上（也可以说是半导体结构之上）依次沉积氧化物层（OX）、氮化物层（SIN）和氧化物层（OX），以形成硬掩膜，即该硬掩膜为由氧化物、氮化物和氧化物形成的叠层结构。
步骤S22，对硬掩膜进行光刻和刻蚀，以形成具有沟槽图形的硬掩膜202，如图4所示的结构。
步骤S3，以上述具有沟槽图形的硬掩膜202为掩膜向N型轻掺杂外延层201中注入N型离子，以于N型轻掺杂外延层201中形成若干N型保护区203（N型保护区203的CD与即将要形成的沟槽的CD大致相同），如图5所示的结构；之后N型保护区203扩散，形成CD略大于沟槽图形的N型源区保护区203′（N型源区保护区203′的宽度CD略大于即将要形成的沟槽的CD），如图6所示的结构。
步骤S4，继续以上述具有沟槽图形的硬掩膜202为掩膜对半导体结构进行沟槽刻蚀工艺，以形成贯穿N型源区保护区203′并停止在N型轻掺杂外延层201中的若干沟槽204，由于N型源区保护区203′的CD大于沟槽204的CD，因此沟槽刻蚀工艺后在沟槽204的侧壁外表面仍覆盖有N型源区保护区203′，如图7所示的结构。
在本发明一个优选的实施例中，制备若干沟槽204包括位于元胞区的若干元胞区沟槽和位于终端区的若干终端区沟槽；其中，终端区沟槽的深度大于元胞区沟槽的深度。
步骤S5，移除具有沟槽图形的硬掩膜202后，继续后续的功率NMOS器件的制备工艺，如图8～14所示的结构。
具体的，上述步骤S5包括：
步骤S51，采用干法刻蚀工艺或湿法刻蚀工艺移除上述具有沟槽图形的硬掩膜202，如图8所示的结构。
步骤S52，在于终端区沟槽和元胞区沟槽的内壁表面形成牺牲氧化层，并采用湿法去除的工艺去除该牺牲氧化层的步骤之后，制备栅氧化层205覆盖若干沟槽204底部及其侧壁，如图9所示的结构。
步骤S53，于若干沟槽204中沉积多晶硅，并回刻去除多余的多晶硅，以形成充满若干沟槽204的多晶硅层206，如图10所示的结构。
步骤S54，对相邻元胞区沟槽之间的区域进行P型的离子注入以于N型轻掺杂外延层201的上部形成P型基区掺杂区207，如图11所示的结构。
步骤S55，于相邻元胞区沟槽之间的P型基区掺杂区207的上部进行N型离子掺杂形成N型源区208，如图12所示的结构。
步骤S56，于半导体结构之上形成介质层209。
步骤S57，按照从上至下的顺序依次刻蚀介质层209、N型源区208至P型基区掺杂区207中停止，以于相邻元胞区沟槽之间形成接触孔210。
步骤S58，通过接触孔210对P型基区掺杂区207进行孔注入工艺（通过接触孔注入N型离子），以于位于接触孔210底部周围的P型基区掺杂区207中形成N型体区接触区211，且第N型体区接触区211和元胞区沟槽之间通过N型源区保护区203′隔离，该N型源区保护区203′的掺杂浓度小于N型体区接触区211的掺杂浓度；如图13所示的结构。
步骤S59，于接触孔210中沉积金属212以形成功率MOS器件，如图14所示的结构。
另外，沟槽功率PMOS器件结构的制备方法与上述沟槽功率NMOS器件结构的制备方法基本相同，仅将N型离子和P型离子互换即可，为减少重复，在此便不予以赘述。
不难发现，本实施例为与上述沟槽功率MOS器件结构的实施例相对应的方法实施例，本实施例可与上述沟槽功率MOS器件结构的实施例互相配合实施。上述沟槽功率MOS器件结构的实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在上述沟槽功率MOS器件结构的实施例中。
综上，本发明公开的沟槽功率MOS器件结构及其制备方法，在能维持其他器件性能不受或少收影响的情况下，提高器件的雪崩击穿（EAS）性能。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (12)
1.一种沟槽功率MOS器件结构，其特征在于，包括：
第一导电类型重掺杂衬底，所述第一导电类型重掺杂衬底上方分为元胞区和终端区；
第一导电类型轻掺杂外延层，设置于所述第一导电类型重掺杂衬底之上；
第二导电类型基区掺杂层，设置于所述第一导电类型轻掺杂外延层之上，且所述第二导电类型基区掺杂层中间隔设置有若干第一导电类型源区保护区；
若干沟槽，贯穿所述第二导电类型基区掺杂层设置于所述第一导电类型轻掺杂外延层中；
第二导电类型体区接触区，设置于所述元胞区的相邻所述沟槽之间的第二导电类型基区掺杂层中；
其中，所述第二导电类型体区接触区和所述元胞区的沟槽之间通过所述第一导电类型源区保护区隔离。
2.如权利要求1所述的沟槽功率MOS器件结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型或所述第一导电类型为P型，所述第二导电类型为N型。
3.如权利要求1所述的沟槽功率MOS器件结构，其特征在于，所述第二导电类型体区接触区与所述第一导电类型源区保护区形成接触。
4.如权利要求1所述的沟槽功率MOS器件结构，其特征在于，所述若干沟槽包括位于所述元胞区的若干元胞区沟槽和位于所述终端区的若干终端区沟槽；
其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度。
5.如权利要求4所述的沟槽功率MOS器件结构，其特征在于，所述MOS器件结构还包括：
栅氧化层，覆盖所述若干沟槽的底部及其侧壁；
多晶硅层，充满所述若干沟槽；
介质层，设置于所述多晶硅层和部分所述第二导电类型基区掺杂层之上；
接触孔，贯穿所述介质层设置于所述第二导电类型体区接触区中，且所述接触孔中填充有金属。
6.如权利要求5所述的沟槽功率MOS器件结构，其特征在于，所述接触孔和所述元胞区沟槽之间还设置有第一导电类型源区，且所述第一导电类型源区位于所述第二导电类型体区接触区之上。
7.如权利要求5所述的沟槽功率MOS器件结构，其特征在于，部分所述第一导电类型源区保护区覆盖所述终端区沟槽的侧壁外表面。
8.一种沟槽功率MOS器件结构的制备方法，其特征在于，包括如下步骤：
提供一具有半导体结构，所述半导体结构包括第一导电类型重掺杂衬底和位于所述第一导电类型重掺杂衬底之上的第一导电类型轻掺杂外延层；
于所述第一导电类型轻掺杂外延层之上形成具有沟槽图形的硬掩膜；
以所述具有沟槽图形的硬掩膜为掩膜向所述第一导电类型轻掺杂外延层中注入第一导电类型离子，以于所述第一导电类型轻掺杂外延层中形成若干第一导电类型源区保护区；
继续以所述具有沟槽图形的硬掩膜为掩膜对所述半导体结构进行沟槽刻蚀工艺，以形成贯穿所述第一导电类型源区保护区并停止在所述第一导电类型轻掺杂外延层中的若干沟槽；以及
移除所述硬掩膜后，继续后续的功率MOS器件的制备工艺。
9.如权利要求8所述的沟槽功率MOS器件结构的制备方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型或所述第一导电类型为P型，所述第二导电类型为N型。
10.如权利要求8所述的沟槽功率MOS器件结构的制备方法，其特征在于，所述半导体结构包括元胞区和终端区，制备所述若干沟槽包括位于所述元胞区的若干元胞区沟槽和位于所述终端区的若干终端区沟槽；
其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度。
11.如权利要求10所述的沟槽功率MOS器件结构的制备方法，其特征在于，所述继续后续的功率MOS器件的制备工艺包括如下步骤：
制备栅氧化层覆盖所述若干沟槽底部及其侧壁；
制备多晶硅层充满所述若干沟槽；
对相邻所述元胞区沟槽之间的区域进行第二导电类型的离子注入以于所述第一导电类型轻掺杂外延层的上部形成第二导电类型基区掺杂区；
于相邻所述元胞区沟槽之间的所述第二导电类型基区掺杂区的上部形成第一导电类型源区；
于所述半导体结构之上形成介质层；
按照从上至下的顺序依次刻蚀所述介质层、所述第一导电类型源区至所述第二导电类型基区掺杂区中停止，以于相邻所述元胞区沟槽之间形成接触孔；
通过所述接触孔对所述第二导电类型基区掺杂区进行孔注入工艺，以于所述接触孔底部周围形成第二导电类型体区接触区，且所述第二导电类型体区接触区和所述元胞区沟槽之间通过所述第一导电类型源区保护区隔离；
于所述接触孔中沉积金属以形成所述功率MOS器件。
12.如权利要求8所述的沟槽功率MOS器件结构的制备方法，其特征在于，所述硬掩膜为氧化物、氮化物以及氧化物形成的叠层结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN (1) | CN106449758A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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