CN101997030B - 具有浅沟槽结构的沟槽mosfet及其制造方法 - Google Patents

Abstract

本发明公开了一种具有浅沟槽结构的沟槽MOSFET与其制造方法，与现有技术中的沟槽MOSFET相比，根据本发明的具有浅沟槽结构的沟槽MOSFET具有更小的栅电荷和更小的源漏电阻，同时，维持了器件所要求的击穿电压。在一些优选的实施例中，与栅金属相连的沟槽栅中的导电区域的上表面高于有源区沟槽栅中的导电区域的上表面，这样，进一步避免了在栅接触沟槽的刻蚀过程中可能出现的过刻蚀现象。

Description

具有浅沟槽结构的沟槽MOSFET及其制造方法

技术领域

本发明涉及一种半导体功率器件的单元结构和器件构造及工艺制造。特别涉及一种新颖的具有浅沟槽结构的沟槽MOSFET(金属氧化物半导体场效应晶体管)的单元和终端结构，该沟槽MOSFET具有较低的源漏电阻(Rds)、较低的栅电荷(Qg)以及较高的击穿电压(BV)。此外，本发明还特别涉及制造这种沟槽MOSFET的一种改进的工艺方法。

背景技术

为了解决传统的沟槽MOSFET通常具有较高Qg的问题，现有技术中公开了一种具有浅沟槽(shallow trench)结构的沟槽MOSFET，如图1所示，即外延层中沟槽栅的深度Td(如图2所示)较传统的沟槽MOSFET更浅，因此，术语“浅沟槽”对于本领域的普通技术人员而言，其含义是清楚的。现有技术中的这种浅沟槽结构确实使沟槽MOSFET的Qg得以降低，然而，这种仅仅依靠减小沟槽深度Td来降低Qg的方法会导致器件Rds的增大(如图3中上面一条曲线所示)。另一方面，如果沟槽深度过浅，在刻蚀接触沟槽的过程中，刻蚀在沟槽填充物中的栅接触沟槽很有可能发生过刻蚀，使得接触沟槽延伸入外延层，从而发生填充在栅接触沟槽中的金属插塞和外延层之间的短路。

发明内容

本发明克服了现有技术中存在的一些缺点，提供了一种改进了的具有浅沟槽结构的沟槽MOSFET，从而在保证器件击穿电压的基础上，降低了器件的Qg和Rds。

根据本发明的实施例，提供了一种沟槽MOSFET器件，包括：

(a)第一导电类型的衬底；

(b)衬底上的第一导电类型的外延层，该外延层的多数载流子浓度低于衬底；

(c)在所述外延层中的多个浅沟槽，包括多个第一浅沟槽和至少一个第二浅沟槽，该第一浅沟槽位于有源区，用于形成有源区沟槽栅，该第二浅沟槽用于形成与栅金属相连的沟槽栅；

(d)第一绝缘层，例如氧化物层，衬于所述多个浅沟槽中；

(e)第一导电类型的掺杂一区，位于所述外延层中，包围所述多个浅沟槽的底部，并且该掺杂区的多数载流子浓度高于所述外延层；

(f)导电区域，位于所述多个浅沟槽中，且靠近所述第一绝缘层；

(g)第二导电类型的体区，该体区位于所述外延层的上部分；

(h)第一导电类型的源区，位于器件的有源区，且位于所述体区的上部分，该源区的多数载流子浓度高于所述外延层；

(i)第二绝缘层，例如氧化层，位于所述外延层表面之上；

(j)沟槽源体接触区，形成于源体接触沟槽中，穿过所述第二绝缘层、所述源区，并延伸入所述体区；

(k)沟槽栅接触区，形成于栅接触沟槽中，穿过所述第二绝缘层并延伸入所述第二浅沟槽中的导电区域；

(l)金属场板，覆盖在器件终端区第二导电类型体区的上方，并覆盖终端区的部分外延层区域，该金属场板同时也用作栅金属层。

在一些优选的实施例中，所述金属场板覆盖终端区中第二导电类型的体区和部分外延层，所述终端区中外延层上方包含第一导电类型的掺杂二区，该掺杂二区与所述体区相邻。在另一些优选的实施例中，所述终端区中外延层上方没有其他掺杂区。

在一些优选的实施例中，位于所述第二浅沟槽中的导电区域的高度和所述第一浅沟槽中的导电区域的高度相等。在另一些优选的实施例中，位于所述第二浅沟槽中的导电区域的高度大于所述第一浅沟槽中的导电区域的高度。

在一些优选的实施例中，所述导电区域为掺杂的多晶硅或掺杂的多晶硅和未掺杂的多晶硅的混合，或顶部包括硅化物的掺杂的多晶硅。

在一些优选的实施例中，所述第二浅沟槽的宽度大于或等于所述第一浅沟槽的宽度。

在一些优选的实施例中，还包括第二导电类型的体接触区，该体接触区包围所述沟槽源体接触区的底部，以减小所述沟槽源体接触区与所述体区之间的接触电阻。

在一些优选的实施例中，所述金属场板覆盖在终端区外延层的范围在2～10μm之间。

根据本发明的另一个方面，提供了一种形成浅沟槽的沟槽MOSFET器件的方法，该方法包括：

(a)提供第一导电类型的衬底；

(b)在所述衬底上形成第一导电类型的外延层，该外延层的多数载流子浓度低于所述衬底；

(c)在所述外延层表面淀积一层掩模绝缘层；

(d)在所述外延层中形成位于有源区的第一浅沟槽和用于形成与栅金属相连的沟槽栅的第二浅沟槽并进行第一导电类型的掺杂剂的离子注入和扩散；

(e)生长第一绝缘层，衬于所述沟槽内表面，并在沟槽内淀积导电区域，该导电区域靠近第一绝缘层；

(f)移除多余的导电区域，使得导电区域在所述第一浅沟槽和所述第二浅沟槽中的高度相等。

根据本发明的另一个方面，提供了另一种形成浅沟槽的沟槽MOSFET器件的方法，该方法包括：

(a)提供第一导电类型的衬底；

(b)在所述衬底上形成第一导电类型的外延层，该外延层的多数载流子浓度低于所述衬底；

(c)在所述外延层表面淀积一层掩模绝缘层；

(d)在所述外延层中形成位于有源区的第一浅沟槽和用于形成与栅金属相连的沟槽栅的第二浅沟槽并进行第一导电类型的掺杂剂的离子注入和扩散；

(e)生长第一绝缘层，衬于所述沟槽内表面，并在沟槽内积导电区域，该导电区域靠近所述第一绝缘层；

(f)在该导电区域的上方提供栅掩模板，并刻蚀该导电区域，使得所述第二浅沟槽中导电区域的高度大于所述第一浅沟槽中导电区域的高度。

在一些优选的实施例中，提供沟槽掩模板并刻蚀沟槽的步骤包括：(1)在所述掩模绝缘层上提供沟槽掩模板，并刻蚀所述掩模绝缘层和所述外延层形成有源区的第一浅沟槽和用于形成与栅金属相连的沟槽栅的第二浅沟槽；(2)淀积一层牺牲氧化层并通过移除该牺牲氧化层来消除由刻蚀过程造成的缺陷；(3)生长一层屏蔽氧化层，并进行第一导电类型的掺杂剂的离子注入和扩散，形成位于第一浅沟槽和第二浅沟槽底部的掺杂一区；(4)移除所述屏蔽氧化层和所述掩模绝缘层。

在一些优选的实施例中，提供沟槽掩模板并刻蚀沟槽的步骤包括：(1)在所述掩模绝缘层上提供沟槽掩模板，并刻蚀所述掩模绝缘层和所述外延层形成有源区的第一浅沟槽和用于形成与栅金属相连的沟槽栅的第二浅沟槽；(2)移除所述掩模绝缘层并淀积一层牺牲氧化层，通过移除该牺牲氧化层来消除由刻蚀过程造成的缺陷；(3)生长一层屏蔽氧化层，并进行第一导电类型的掺杂剂的离子注入和扩散，形成位于第一浅沟槽和第二浅沟槽底部的掺杂一区，以及位于终端区的掺杂二区；(4)移除所述屏蔽氧化层。

在一些优选的实施例中，形成导电区域之后，所述形成浅沟槽MOSFET的方法还包括：(1)提供体区掩模板，并进行第二导电类型的掺杂剂的离子注入和扩散，形成体区，该体区位于外延层的上方；(2)提供源区掩模板，并进行第一导电类型的掺杂剂的离子注入和扩散，形成源区，该源区位于有源区中体区的上方；(3)淀积第二绝缘层并提供接触沟槽掩模板，形成源体接触沟槽和栅接触沟槽；(4)在源体接触沟槽和栅接触沟槽内表面淀积一层势垒层并淀积金属钨(W)并回刻(etch back)或CMP(Chemical Mechanical Polishing)形成W插塞；(5)淀积金属层和利用金属掩模板分别形成栅金属和源金属，其中栅金属也用作终端区的金属场板。

在一些优选的实施例中，所述形成浅沟槽MOSFET的方法还包括在接触沟槽刻蚀之前，进行第二导电类型的掺杂剂的离子注入和扩散，形成体接触区，该体接触区包围所述源体接触沟槽的底部。

本发明的一个优点是，虽然根据本发明的沟槽MOSFET也具有浅沟槽结构，但是在本发明中的浅沟槽底部周围，存在一个与外延层相同导电类型的掺杂区，如图2中N沟道的沟槽MOSFET中111所示，并且该掺杂区域的多数载流子的浓度高于所述外延层。根据模拟得到的沟槽深度Td与体区深度Pd(如图2所示)的差值与器件的Rds之间的关系，如图3所示，可以看出，当沟槽底部存在所述掺杂区域时，器件的Rds会得到显著的降低。因此，根据本发明的浅沟槽的沟槽MOSFET结构，不仅可以有效降低器件的Qg，同时也降低了器件的Rds。为了进一步说明所述掺杂区多数载流子的掺杂浓度，图4示出了图2所示沟槽MOSFET中从外延层表面沿沟道方向各个区域多数载流子的掺杂浓度，可以看出，所述掺杂区域的多数载流子浓度高于所述外延层，但是低于所述衬底和源区。

本发明的另一个优点是，在一些优选的实施例中，金属场板覆盖住器件终端区中的体区和一部分的外延层，并且终端区外延层的上方包含与沟槽底部掺杂区同时形成的另外一个掺杂区，如图5所示。虽然由于所述另外一个掺杂区的存在，使得器件终端区的BV有所降低，但是由于击穿仍然最先发生在沟槽栅的拐角处，因而，根据本发明的沟槽MOSFET的BV不会降低。

本发明的另一个优点是，在一些优选的实施例中，金属场板覆盖住器件终端区的体区和一部分的外延层，并且终端区外延层的上方没有所述另外一个掺杂区，如图7所示。采用这种结构可以有效防止器件终端区击穿电压的降低，并且，根据本发明的改进的工艺过程，实现这个结构不需要额外的掩模板，因此不会造成工艺成本的增加。

本发明的另一个优点是，在一些优选的实施例中，与栅金属相连的沟槽栅中的导电区域具有台阶式的结构，即与栅金属相连的沟槽栅中的导电区域的高度高于位于有源区内沟槽栅中的导电区域的高度，采用这种结构，可以有效防止刻蚀接触沟槽的过程中可能出现的栅接触沟槽的过刻蚀现象。

本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明和所附权利要求书，使得本领域的普通技术人员明了。

附图说明

图1示出了现有技术中浅沟槽的沟槽MOSFET器件单元的剖视图；

图2示出了根据本发明的浅沟槽的沟槽MOSFET器件单元中有源区的剖视图；

图3示出了模拟得到的沟槽深度Td与体区深度Pd的差值与器件的Rds之间的关系；

图4示出了根据本发明的具有浅沟槽结构的沟槽MOSFET从外延层表面沿沟道方向各个部分多数载流子的浓度；

图5示出了根据本发明的一个优选实施例的剖视图；

图6示出了根据本发明的另一个优选实施例的剖视图；

图7示出了根据本发明的另一个优选实施例的剖视图；

图8示出了根据本发明的另一个优选实施例的剖视图；

图9A～9E示出了图7中浅沟槽的沟槽MOSFET器件单元制造方法的剖视图；

图10A到10B示出了图8中浅沟槽的沟槽MOSFET器件单元制造方法的剖视图。

具体实施方式

下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的沟槽MOSFET，但是很明显其他器件也是可能的。

参照图5示出的本发明的一个优选实施例，N型外延层201形成于N+衬底200之上，形成在所述外延层中的沟槽内表面衬有栅极氧化物220并且填充了掺杂的多晶硅分别形成有源区的第一沟槽栅210和与栅金属相连的第二沟槽栅211，优选地，第二沟槽栅211的宽度大于或等于第一沟槽栅210的宽度。在每一个沟槽栅210和211的底部周围，以及器件终端区208外延层的上表面，分别有n*第一掺杂区221和n*第二掺杂区223。

P型体区202形成于所述外延层中，并位于每两个相邻的沟槽栅210和211之间。N+源区203形成于P型体区202的上方，并且位于每两个第一沟槽栅210之间。沟槽源体接触区212穿过第二绝缘层204、源区203并延伸入体区202。沟槽栅接触区213穿过所述第二绝缘层204并延伸入沟槽栅211中的多晶硅区域。所述沟槽源体接触区和沟槽栅接触区的沟槽内表面都衬有一层Ti/TiN或Co/TiN势垒层，并在该势垒层上填充钨插塞。在所述沟槽源体接触区底部，有一个P+体接触区，以减小体区和所述源体接触沟槽之间的接触电阻。所述源区203与所述体区202通过沟槽源体接触区212与源金属205相连；所述沟槽栅211通过沟槽栅接触区213与栅金属206相连。所述栅金属206同时作为终端区208的金属场板，覆盖住终端区208的体区和部分外延层，优选地，该金属场板覆盖终端区208外延层的范围在2～10μm之间。

参照图6示出的本发明的另外一个优选实施例，与图5所示结构主要的不同之处在于，用于连接栅金属206的第二沟槽栅211’具有台阶状结构。沟槽栅211’中多晶硅的高度大于有源区第一沟槽栅210中多晶硅的高度，更优选地，第二沟槽栅211’中的多晶硅高出第一沟槽栅210中多晶硅的部分的宽度不大于第二沟槽栅211’的宽度。

参照图7示出的本发明的另外一个优选实施例，与图5所示结构主要的不同之处在于，器件终端区208的外延层201上方没有如图5所示的掺杂区。

参照图8示出的本发明的另外一个优选实施例，与图6所示结构主要的不同之处在于，器件终端区208的外延层201上方没有如图6所示的掺杂区。

图9A～9E示出了形成图7中所示浅沟槽的沟槽MOSFET的工艺步骤。在图9A中，首先在N+衬底200上生长N型外延层201，然后在该外延层上方淀积一层掩模氧化层，并在该掩模氧化层上方提供沟槽掩模板来定义多个浅沟槽。随后，根据沟槽掩模板定义的区域刻蚀所述掩模氧化层，其中，刻蚀的方法优选地为干法氧化物刻蚀。之后，移除光刻胶，并刻蚀浅沟槽在外延层中的部分，其中，刻蚀的方法优选地为干法硅刻蚀。

在图9B中，生长一层牺牲氧化层(未示出)，并通过去除该牺牲氧化层来消除可能引入的缺陷。接着在浅沟槽的内表面生长一层屏蔽氧化层208，并进行N型离子的离子注入，优选地为砷离子，形成沟槽底部周围的掺杂区221。由于有外延层上方的掩模氧化层作为阻挡层，使得终端区部分的外延层上方没有N型离子的掺杂区。

在图9C中，在移除屏蔽氧化层208和所述掩模氧化层之后，在浅沟槽内表面生长第一绝缘层，优选地，生长氧化层220作为栅极氧化层，并在该氧化层上淀积掺杂的多晶硅或掺杂的多晶硅和未掺杂的多晶硅的混合，随后进行回刻或CMP去除多余的多晶硅，分别形成有源区的第一沟槽栅210和用于连接栅金属的第二沟槽栅211，优选地，第二沟槽栅211的宽度大于第一沟槽栅210。之后，优选地在沟槽栅210和211中多晶硅的顶端形成一层硅化物(未示出)，这种方法可以有效降低器件的Rg(栅电阻)。之后，提供体区掩模板来定义体区，并对外延层进行P型离子注入和扩散，形成P型体区202。接着，在移除体区掩模板之后，提供源区掩模板来定义源区，并进行N型离子注入和扩散，形成N+体区203。

在图9D中，在外延层上表面淀积一层氧化物层形成第二绝缘层204。在该第二绝缘层上提供接触沟槽掩模板来定义接触沟槽，并刻蚀接触沟槽。优选地，通过干法氧化物刻蚀和干法硅刻蚀，使源体接触沟槽212a穿过第二绝缘层、源区并且延伸入体区；通过干法氧化物刻蚀和干法多晶硅刻蚀，使栅接触沟槽213a穿过第二绝缘层并延伸入沟槽栅211中的多晶硅区域。之后，进行BF2离子注入和扩散，形成位于源体接触沟槽212a底部周围的体接触区222。

在图9E中，在接触沟槽的内表面形成一层势垒层，优选地，淀积一层Ti/TiN或Co/TiN，之后在该势垒层上淀积金属W。随后进行W和势垒层的回刻以形成沟槽源体接触区212和沟槽栅接触区213。接着，在第二绝缘层204和沟槽接触区的表面先后淀积一层降阻层Ti或TiN和金属合金层Al合金或Cu合金，然后在金属合金上提供金属掩模板来定义源金属和栅金属区域，并刻蚀金属合金层和降阻层，刻蚀方法优选地为干法金属刻蚀，形成源金属205和栅金属206。该栅金属206同时也被作用终端区的金属场板。

图10A～10B示出了形成图8中所示浅沟槽的沟槽MOSFET的工艺步骤。直到在外延层中的沟槽内淀积掺杂的多晶硅或掺杂的多晶硅和未掺杂的多晶硅的混合以前，图10A中所示出的工艺步骤与图9A～9C中示出的工艺步骤相同。然而，在图10A中，在淀积的多晶硅上提供需要提供一层额外的栅掩模板(未示出)，然后根据掩模板所定义的区域刻蚀多晶硅来形成台阶状的第二沟槽栅211’，刻蚀方法优选地为干法多晶硅刻蚀。更优选地，第二沟槽栅211’中的多晶硅高出有源区内沟槽栅中多晶硅上表面的部分，其宽度Gw(如图10A所示)不大于沟槽栅211’的宽度Tgwn(如图10A所示)。之后，优选地在沟槽栅210和211’中多晶硅的顶端形成一层硅化物(未示出)，这种方法可以有效降低器件的Rg(栅电阻)。之后，提供体区掩模板来定义体区，并对外延层进行P型离子注入和扩散，形成P型体区202。接着，在移除体区掩模板之后，提供源区掩模板来定义源区，并进行N型离子注入和扩散，形成N+体区203。

在图10B中，在外延层上表面淀积一层氧化物层来形成第二绝缘层204。在该第二绝缘层上提供接触沟槽掩模板来定义接触沟槽，并刻蚀接触沟槽。优选地，通过干法氧化物刻蚀和干法硅刻蚀，使源体接触沟槽穿过第二绝缘层、源区并且延伸入体区；通过干法氧化物刻蚀和干法多晶硅刻蚀，使栅接触沟槽穿过第二绝缘层并延伸入沟槽栅211’中的多晶硅区域。之后，进行BF2离子注入和扩散，形成位于源体接触沟槽底部周围的体接触区222。之后，在接触沟槽的内表面形成一层势垒层，优选地，淀积一层Ti/TiN或Co/TiN，之后在该势垒层上淀积金属W。随后进行W和势垒层的回刻以形成沟槽源体接触区212和沟槽栅接触区213。接着，在第二绝缘层204和沟槽接触区的表面先后淀积一层降阻层Ti或TiN和金属合金层Al合金或Cu合金，然后在金属合金上提供金属掩模板来定义源金属和栅金属区域，并刻蚀金属合金层和降阻层，刻蚀方法优选地为干法金属刻蚀，形成源金属205和栅金属206。该栅金属206同时也被作用终端区的金属场板。

尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过上述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。

Claims (18)

1.一种具有浅沟槽结构的沟槽MOSFET，包括：

第一导电类型的衬底；

第一导电类型的外延层，该外延层位于所述衬底之上，并且该外延层的多数载流子浓度低于所述衬底；

在所述外延层中的多个浅沟槽，包括多个第一浅沟槽和至少一个第二浅沟槽，该多个第一浅沟槽位于有源区，用于形成有源区沟槽栅，该至少一个第二浅沟槽用于形成与栅金属相连的沟槽栅；

第一绝缘层，衬于所述多个第一浅沟槽和至少一个第二浅沟槽中；

第一导电类型的掺杂一区，位于所述外延层中，包围所述多个第一浅沟槽和至少一个第二浅沟槽的底部，并且该掺杂一区的多数载流子浓度高于所述外延层；

导电区域，位于所述多个第一浅沟槽和至少一个第二浅沟槽中，且靠近所述第一绝缘层；

第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型与所述第一导电类型相反；

第一导电类型的源区，位于有源区，且位于所述体区的上部分，所述源区的多数载流子浓度高于所述外延层；

第二绝缘层，位于所述外延层表面之上；

沟槽源体接触区，形成于源体接触沟槽中，穿过所述第二绝缘层、所述源区，并延伸入所述体区；

沟槽栅接触区，形成于栅接触沟槽中，穿过所述第二绝缘层并延伸入所述第二浅沟槽中的导电区域；

金属场板，覆盖在器件终端区第二导电类型的体区的上方，并覆盖终端区的部分外延层区域，该金属场板同时也用作栅金属层；其中

位于所述至少一个第二浅沟槽的导电区域的高度大于位于所述多个第一浅沟槽中的导电区域的高度。

2.根据权利要求1所述沟槽MOSFET，其中所述金属场板覆盖终端区中第二导电类型的体区和部分外延层，所述终端区中外延层上方包含第一导电类型的掺杂二区，该掺杂二区与所述体区相邻。

3.根据权利要求1所述沟槽MOSFET，其中所述金属场板覆盖终端区中第二导电类型的体区和部分外延层，所述终端区中外延层上方没有其他掺杂区。

4.根据权利要求1所述沟槽MOSFET，其中所述至少一个第二浅沟槽的宽度大于或等于所述多个第一浅沟槽的宽度。

5.根据权利要求1所述沟槽MOSFET，其中所述第一绝缘层为氧化物层。

6.根据权利要求1所述沟槽MOSFET，其中所述导电区域为掺杂的多晶硅或掺杂的多晶硅和未掺杂的多晶硅的混合，或者所述导电区域的顶部包括硅化物的掺杂的多晶硅。

7.根据权利要求1所述沟槽MOSFET，其中所述源体接触沟槽和所述栅接触沟槽内表面衬有一层势垒层，所述势垒层为Ti/TiN或Co/TiN或Mo/TiN。

8.根据权利要求1所述沟槽MOSFET，还包括源金属层，该源金属层通过所述沟槽源体接触区与所述源区和所述体区相连。

9.根据权利要求8所述沟槽MOSFET，其中所述第二绝缘层上方还包括一层降阻层Ti或Ti/TiN，以减小沟槽接触区与该降阻层上方的栅金属层或源金属层的接触电阻。

10.根据权利要求8所述沟槽MOSFET，其中所述栅金属和源金属是Al合金或Cu合金。

11.根据权利要求1所述沟槽MOSFET，还包括第二导电类型的体接触区，该体接触区包围所述沟槽源体接触区的底部，以减小所述沟槽源体接触区与所述体区之间的接触电阻。

12.根据权利要求1所述沟槽MOSFET，其中所述金属场板覆盖终端区外延层的范围在2～10μm之间。

13.一种具有浅沟槽结构的沟槽MOSFET的制造方法，包括：

提供第一导电类型的衬底；

在所述衬底上形成第一导电类型的外延层，该外延层的多数载流子浓度低于所述衬底；

在所述外延层表面淀积一层掩模绝缘层；

在所述外延层中形成位于有源区的多个第一浅沟槽和用于形成与栅金属相连的沟槽栅的至少一个第二浅沟槽并于外延层上方进行第一导电类型的掺杂剂的离子注入；

生长第一绝缘层，衬于所述多个第一浅沟槽和至少一个第二浅沟槽中，并在所述多个第一浅沟槽和至少一个第二浅沟槽内淀积导电区域，该导电区域靠近所述第一绝缘层；和

移除多余的导电区域，使得导电区域在所述多个第一浅沟槽和至少一个第二浅沟槽中的高度相等。

14.一种具有浅沟槽结构的沟槽MOSFET的制造方法，包括：

提供第一导电类型的衬底；

在所述衬底上形成第一导电类型的外延层，该外延层的多数载流子浓度低于所述衬底；

在所述外延层表面淀积一层掩模绝缘层；

在所述外延层中形成位于有源区的多个第一浅沟槽和用于形成与栅金属相连的沟槽栅的至少一个第二浅沟槽并于外延层上方进行第一导电类型的掺杂剂的离子注入；

生长第一绝缘层，衬于所述多个第一浅沟槽和至少一个第二浅沟槽中，并在所述多个第一浅沟槽和至少一个第二浅沟槽内淀积导电区域，该导电区域靠近所述第一绝缘层；和

在该导电区域的上方提供栅掩模板，并刻蚀该导电区域，使得所述至少一个第二浅沟槽中导电区域的高度大于所述多个第一浅沟槽中导电区域的高度。

15.根据权利要求13或14所述方法，其中形成第一浅沟槽和第二浅沟槽并于外延层上方进行第一导电类型的掺杂剂的离子注入的步骤包括：

在所述掩模绝缘层上提供沟槽掩模板，并刻蚀所述掩模绝缘层和所述外延层形成有源区的第一浅沟槽和用于形成与栅金属相连的沟槽栅的第二浅沟槽；

淀积一层牺牲氧化层并通过移除该牺牲氧化层来消除由刻蚀过程造成的缺陷；

生长一层屏蔽氧化层，并于外延层上方进行第一导电类型的掺杂剂的离子注入，形成位于第一浅沟槽和第二浅沟槽底部的掺杂一区；和

移除所述屏蔽氧化层和所述掩模绝缘层。

16.根据权利要求13或14所述方法，其中形成第一浅沟槽和第二浅沟槽并于外延层上方进行第一导电类型的掺杂剂的离子注入的步骤包括：

在所述掩模绝缘层上提供沟槽掩模板，并刻蚀所述掩模绝缘层和所述外延层形成有源区的第一浅沟槽和用于形成与栅金属相连的沟槽栅的第二浅沟槽；

移除所述掩模绝缘层并淀积一层牺牲氧化层，通过移除该牺牲氧化层来消除由刻蚀过程造成的缺陷；

生长一层屏蔽氧化层，并于外延层上方进行第一导电类型的掺杂剂的离子注入，形成位于第一浅沟槽和第二浅沟槽底部的掺杂一区，以及位于终端区的掺杂二区；和

移除所述屏蔽氧化层。

17.根据权利要求13或14所述方法，还包括：

提供体区掩模板，并进行第二导电类型的掺杂剂的离子注入和扩散，形成体区，该体区位于外延层的上方；

提供源区掩模板，并进行第一导电类型的掺杂剂的离子注入和扩散，形成源区，该源区位于有源区中体区的上方；

淀积第二绝缘层并提供接触沟槽掩模板，形成源体接触沟槽和栅接触沟槽；

在源体接触沟槽和栅接触沟槽内表面淀积一层势垒层并淀积金属W经回刻或CMP形成W插塞；和

淀积金属层和利用金属掩模板分别形成栅金属和源金属，其中栅金属也用作终端区的金属场板。

18.根据权利要求13或14所述方法，还包括在接触沟槽刻蚀之后，进行第二导电类型的掺杂剂的离子注入和扩散，形成体接触区，该体接触区包围所述源体接触沟槽的底部。

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