CN112103346B - 一种高击穿电压的沟槽功率器件及其制造方法 - Google Patents

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Abstract

本发明提出了一种具有高击穿电压的沟槽碳化硅功率器件，其器件结构包括，N型衬底，N型缓冲层，N型外延层，呈方形阵列排布的多晶硅栅，多晶硅栅的外围设有栅氧化层，栅氧化层两侧设有P型体区和N型源区，P型体区上方设有P型源区，N型源区、P型源区和P型外延柱的上方设有源极金属，N型衬底下表面设有漏极金属。本发明提出的三维器件结构的四个顶角设有P‑外延柱，该外延柱是在衬底外延过程中采用多次离子注入和外延工艺与N型外延层同步形成。P‑外延柱上方与源极金属直接相连，侧壁由栅氧化层与多晶硅栅隔离，底部与N型外延层接触。P‑外延柱的底部与N型外延层形成PN结，器件外接正向压降时，该PN结反偏，可以承受很强的电场，替栅氧化层分担了一部分电场，使沟槽拐角处栅氧化层内的电场强度降低，以提高功率碳化硅器件的击穿电压以及可靠性。

Description

一种高击穿电压的沟槽功率器件及其制造方法
技术领域
本发明属于功率半导体器件结构设计及制造技术领域，具体而言是一种具有高击穿电压特性的沟槽功率器件及其制造方法。
背景技术
功率MOSFET器件由于其具有高输入阻抗、开关时间短、安全工作区宽等优点作为开关器件广泛应用在电力电子领域。功率DMOSFET器件采用的是双扩散工艺，器件中JFET区的存在，极大地限制了器件导通电阻的降低。沟槽MOSFET器件由DMOSFET发展而来，器件中不存在JFET区，减小了器件的导通电阻，减小了器件的功耗，同时还具有沟道密度大、元胞尺寸小的优点，大大地提升了功率器件的性能。但是，沟槽MOSFET在沟槽的工艺方面存在一些问题。沟槽采用离子刻蚀技术形成。沟槽的粗糙程度会影响器件沟道表面的散射，降低了沟道迁移率；半导体表面的界面态进一步限制了沟道处反型电荷浓度；沟槽底部拐角处存在电场峰值，易造成拐角处半导体雪崩击穿和器件栅氧化层退化。器件的方形原胞结构引入了三维沟槽拐角，三维沟槽拐角处的电场峰值更大，器件的击穿电压进一步下降，降低了器件的可靠性。在高压应用中，碳化硅材料由于其具有比硅更大的临界击穿电场，可以显著提升半导体器件的耐受电压能力，但是，SiC器件中更大的电场强度使得SiC器件栅氧化层的可靠性问题亟待解决。
发明内容
技术问题：本发明针对上述器件的问题，提出了一种高击穿电压的沟槽功率器件及其制造方法，克服了上述普通沟槽功率半导体器件击穿电压较低的缺点，提高了功率半导体器件的击穿电压，提升了器件的可靠性。
技术方案：本发明的一种高击穿电压的沟槽碳化硅功率器件结构为：从下至上顺序设有漏极金属、N型衬底、N型缓冲层、N型外延层，在N型外延层上的四个角上分别设有P型外延柱，在N型外延层上的P型外延柱之间设有呈方形阵列排布的多晶硅栅，多晶硅栅的外围设有栅氧化层，栅氧化层两侧设有P型体区和N型源区，P型体区上方设有P型源区，N型源区、P型源区和P型外延柱的上方设有源极金属。
所述P-外延柱为方形，P-外延柱位于方形器件原胞的四角，处于位于沿不同方向排布的多晶硅栅的交汇处。
所述P-外延柱的掺杂浓度为5×1017/cm-3～5×1018/cm-3。
所述P-外延柱的顶部宽度能灵活设计，其宽度小于多晶硅栅的宽度，或等于多晶硅栅(8)的宽度，或大于多晶硅栅的宽度；P-外延柱的高度为1.5μm～2.5μm，比多晶硅栅深0.5μm～1μm；P-外延柱的形状不限于规则立方体，P-外延柱的底部可比顶部宽，以延伸到栅氧化层的底部。
所述P-外延柱上方直接与源极金属相连。
所述P型体区和N型源区与源极金属相连。
所述P-外延柱的底部与N型外延层接触，形成PN结，以降低沟槽尖角处氧化层内的电场强度，将器件的击穿点从沟槽尖角处转移到P-外延柱与N-外延层形成的PN结，提高器件的击穿电压，提升器件的可靠性。
本发明的高击穿电压的沟槽碳化硅功率器件的制备方法为：
第一步：使用外延工艺在N型半导体衬底上生长一定厚度的N型缓冲层；
第一步：使用外延工艺在N型缓冲层上生长一定厚度的N型外延层；
第二步：使用离子注入工艺形成P-外延柱薄层；
第三步：多次重复第一步和第二步，直到N型外延层的厚度达到要求；
第四步：使用退火工艺形成最终的P-外延柱；
第五步：使用刻蚀工艺在外延层上表面形成沟槽；
第六步：使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层；
第七步：使用化学气相沉积工艺在沟槽内形成多晶硅栅；
第八步：使用离子注入工艺在沟槽两侧形成P型体区、N型源区和P源区；
第九步：使用溅射工艺分别在N型源区和P型源区上表面和N型衬底下表面形成源极金属和漏极金属。
所述P-外延柱是在衬底外延过程中采用多次离子注入和外延工艺与N型外延层同步形成；其工艺步骤为：a.生长一定厚度的N型外延层，b.在P-外延柱的对应区域进行P型离子注入，c.重复进行N型外延层的生长和对应区域的P型离子注入，d.通过热退火工艺形成P-外延柱。
有益效果：与现有器件结构及制造技术相比，本发明具有如下优点：
(1)在图8中，当源极金属11外接负电位，漏极金属1接正电位时，外加电压由反偏的P-外延柱10和N型外延层4构成的PN结承担。漏极外加高电压时，常规沟槽功率器件的电场强度峰值存在于沟槽底部的尖角处，该结构直接应用在碳化硅功率器件中易造成栅氧化层可靠性下降，器件的击穿电压降低。而本发明沟槽碳化硅功率器件的电场强度峰值出现在P-外延柱10和N型外延层4的交界面处的拐角上，如图8所示，避免了栅氧化层拐角处的电场积聚现象，有效地保护栅氧化层底部拐角不受高电场的影响。由于碳化硅材料自身可以承受很强的电场而不发生击穿，位于P-外延柱10和N型外延层4的交界面处的拐角上的电场峰值不会对碳化硅功率器件的产生较大的影响。
(2)本发明沟槽碳化硅功率器件的P-外延柱10采用多次离子注入和外延工艺。首先在N型外延层上生长一定厚度的N型外延层，然后在本发明沟槽半导体器件的P-外延柱10的对应区域进行P型离子注入，接下来重复进行N型外延层的生长和对应区域的P型离子注入，最后通过热退火工艺形成P-外延柱10。该工艺可以形成较深的P型外延柱10，并且每一层的掺杂浓度和宽度可控。P-外延柱10可以实现上窄下宽，其形状不局限于方形柱。如图9所示，可以看出本发明器件的击穿电压相比于常规器件有了很大的提高，本发明器件具有较高的可靠性。
(3)本发明沟槽碳化硅功率半导体器件的P-外延柱10的顶部与源极金属直接接触，不需要专门花费一个元胞的面积来做，降低了工艺难度。P-外延柱10的顶部宽度可以灵活设计，其宽度可以小于沟槽宽度，如图7所示；也可以等于沟槽宽度，如图10所示；也可以大于沟槽宽度，如图11所示。
附图说明
图1是常规沟槽功率半导体器件3D示意图。
图2是常规沟槽功率半导体器件原胞图。
图3是图2中常规沟槽功率半导体器件的A截面图，其中画出了栅氧化层下方的电场分布。
图4是常规沟槽功率半导体器件的俯视图。
图5是本发明的高击穿电压沟槽碳化硅功率器件3D示意图。
图6是本发明高击穿电压沟槽碳化硅功率器件原胞图。
图7是本发明的高击穿电压沟槽功率半导体器件的俯视图。
图8是本发明的高击穿电压沟槽功率半导体器件沿着图7中直线B-B’的截面图。
图9是本发明的高击穿电压沟槽碳化硅功率器件与常规器件在栅压为0时的电流电压图。
图10是本发明另一实施例对应的结构俯视图，图中P型外延柱10的顶部宽度等于沟槽宽度。
图11是本发明另一实施例对应的结构俯视图，图中P型外延柱10的顶部宽度大于沟槽宽度。
图12是本发明制造方法使用外延工艺在N型半导体衬底上生长一定厚度的N型缓冲层的示意图，是本发明器件沿着图7中直线B-B’的截面图。
图13是本发明制造方法使用外延工艺在N型缓冲层上生长一定厚度的N型外延层的示意图，是本发明器件沿着图7中直线B-B’的截面图。
图14是本发明制造方法使用离子注入工艺形成P-外延柱薄层的示意图，是本发明器件沿着图7中直线B-B’的截面图。
图15是本发明制造方法多次使用外延工艺和离子注入工艺形成P-外延柱薄层的示意图，是本发明器件沿着图7中直线B-B’的截面图。
图16是本发明制造方法使用退火工艺形成最终P-外延柱的示意图，是本发明器件沿着图7中直线B-B’的截面图。
图17是本发明制造方法在外延层上表面使用刻蚀工艺形成沟槽的示意图，是本发明器件沿着图7中直线B-B’的截面图。
图18是本发明制造方法使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层的示意图，是本发明器件沿着图7中直线B-B’的截面图。
图19是本发明制造方法使用化学气相沉积工艺在沟槽内形成多晶硅栅的示意图，是本发明器件沿着图7中直线B-B’的截面图。
图20是本发明制造方法使用离子注入工艺在沟槽两侧形成P型体区、N型源区和P型源区的示意图，是本发明器件沿着图7中直线B-B’的截面图。
图21是本发明制造方法使用溅射工艺在N型源区和P型源区上表面和N型衬底下表面形成源极金属和漏极金属的示意图，是本发明器件沿着图7中直线B-B’的截面图。
具体实施方式
本发明的碳化硅功率器件是在对现有技术进行分析的基础上得到的，在详细介绍本发明之前先对现有器件结构及三维结构做如下说明。如图1所示，这是现有常规沟槽功率半导体器件的示意图，201为漏极金属，202为N型漏区，203为N型缓冲层，204为N型漂移区，205为P型体区，206为栅氧化层，207为N型源区，208为多晶硅栅，209为P型源区，211为源极金属。该示意图中包含1.5个器件，单个器件原胞如图2所示。常规沟槽功率半导体器件具有导通电阻小、沟道密度大、元胞尺寸小的优点，但是，当器件外加高压时，由于曲率效应，栅氧化层底部拐角处的电场强度大于栅氧化层正下方的电场强度，电场线在图3中示出，图3是图2现有器件在A处的截面图。如果栅氧化层长期处于高电场中，源极的电子会由于隧穿效应而到达氧化层中，导致器件出现可靠性问题。在高压应用中，碳化硅材料由于其具有比硅更大的临界击穿电场，可以显著提升半导体器件的耐受电压能力，所以碳化硅广泛应用于高压功率半导体器件，但是，SiC器件中更大的电场强度使得SiC器件栅氧化层的可靠性问题更加突出。
图4是现有沟槽半导体器件的俯视图。现有方形原胞结构器件具有沟道密度大、导通电阻低、电流能力强的优点，但是方形原胞会引入额外的沟槽拐角，漏极外接高压时，该三维沟槽拐角处的电场线密集，如图4中箭头所示，电场强度比一般沟槽处的大，此处的栅氧化层可靠性问题更加严重，三维沟槽拐角成为制约功率半导体器件性能的主要因素。
本发明提出了一种具有高击穿电压的沟槽碳化硅功率器件，图5和图6分别是本发明器件的示意图和器件结构图，其器件结构包括，N型衬底2，N型缓冲层3，N型外延层4，具有方形阵列分布的P-外延柱10，具有方形阵列分布的矩形沟槽，沟槽内部设有栅氧化层6，多晶硅栅8，沟槽两侧设有P型体区5和N型源区7，N型衬底下表面设有漏极金属1，P-外延柱10和N型源区7的上方设有源极金属11。本发明提出的器件拓扑结构中有方形阵列分布的P-外延柱10，该外延柱是在衬底外延过程中采用多次离子注入和外延工艺与N型外延层4同步形成。P-外延柱上方与源极金属11直接相连，降低了制造工艺的难度，侧壁由栅氧化层6与多晶硅栅8隔离，底部与N型外延层4接触。P-外延柱10的底部与N型外延层4形成PN结，器件外接正向压降时，该PN结反偏，可以承受很强的电场，替栅氧化层分担了一部分电场，使沟槽拐角处栅氧化层内的电场强度降低，以提高功率碳化硅器件的击穿电压以及可靠性。
以下结合说明书附图对本发明的制造方法作详细说明，下列涉及的说明书附图是本发明器件沿着图7中直线B-B’的截面图。从该截面恰好可以看到本发明碳化硅功率器件的完整部分。
第一步：如图12所示，使用外延工艺在N型半导体衬底2上生长一定厚度的N型缓冲层3；
第一步：如图13所示，使用外延工艺在N型缓冲层3上生长一定厚度的N型外延层4；
第二步：如图14所示，使用离子注入工艺形成P-外延柱薄层；
第三步：如图15所示，多次重复第一步和第二步，直到N型外延层4的厚度达到要求；
第四步：如图16所示，使用退火工艺形成最终的P-外延柱10；
第五步：如图17所示，使用刻蚀工艺在外延层上表面形成沟槽；
第六步：如图18所示，使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层6；
第七步：如图19所示，使用化学气相沉积工艺在沟槽内形成多晶硅栅8；
第八步：如图20所示，使用离子注入工艺在沟槽两侧形成P型体区5、N型源区7和P源区9；
第九步：如图21所示，使用溅射工艺分别在N型源区6和P型源区9上表面和N型衬底2下表面形成源极金属11和漏极金属1。

Claims (9)

1.一种高击穿电压的沟槽碳化硅功率器件，其特征在于：该功率器件的结构为：从下至上顺序设有漏极金属(1)、N型衬底(2)、N型缓冲层(3)、N型外延层(4)，P型外延柱(10)形成于器件原胞的四个角处，在N型外延层(4)上的P型外延柱(10)之间设有呈方形阵列排布的多晶硅栅(8)，多晶硅栅(8)的外围设有栅氧化层(6)，栅氧化层(6)两侧设有P型体区(5)和N型源区(7)，P型体区(5)上方设有P型源区(9)，N型源区(7)、P型源区(9)和P型外延柱(10)的上方设有源极金属(11)。
2.根据权利要求1所述的高击穿电压的沟槽碳化硅功率器件，其特征在于，所述P型外延柱(10)为方形，P型外延柱(10)位于方形器件原胞的四角，处于位于沿不同方向排布的多晶硅栅(8)的交汇处。
3.根据权利要求1所述的高击穿电压的沟槽碳化硅功率器件，其特征在于，所述P型外延柱(10)的掺杂浓度为5×1017/cm-3～5×1018/cm-3。
4.根据权利要求1所述的高击穿电压的沟槽碳化硅功率器件，其特征在于，所述P型外延柱(10)的顶部宽度小于多晶硅栅(8)的宽度，或等于多晶硅栅(8)的宽度，或大于多晶硅栅(8)的宽度；P型外延柱(10)的高度为1.5μm～2.5μm，比多晶硅栅(8)深0.5μm～1μm；P型外延柱(10)的底部比顶部宽，以延伸到栅氧化层(6)的底部。
5.根据权利要求1所述的高击穿电压的沟槽碳化硅功率器件，其特征在于，所述P型外延柱(10)上方直接与源极金属(11)相连。
6.根据权利要求1所述的高击穿电压的沟槽碳化硅功率器件，其特征在于，所述P型体区(5)和N型源区(7)与源极金属(11)相连。
7.根据权利要求1所述的高击穿电压的沟槽碳化硅功率器件，其特征在于，所述P型外延柱(10)的底部与N型外延层(4)接触，形成PN结，以降低沟槽尖角处氧化层内的电场强度，将器件的击穿点从沟槽尖角处转移到P型外延柱(10)与N型外延层(4)形成的PN结。
8.一种如权利要求1所述的高击穿电压的沟槽碳化硅功率器件的制备方法，其特征在于，该制备方法为：
第一步：使用外延工艺在N型半导体衬底(2)上生长一定厚度的N型缓冲层(3)；
第一步：使用外延工艺在N型缓冲层(3)上生长一定厚度的N型外延层(4)；
第二步：使用离子注入工艺形成P型外延柱薄层；
第三步：多次重复第一步和第二步，直到N型外延层(4)的厚度达到要求；
第四步：使用退火工艺形成最终的P型外延柱(10)；
第五步：使用刻蚀工艺在外延层上表面形成沟槽；
第六步：使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层(6)；
第七步：使用化学气相沉积工艺在沟槽内形成多晶硅栅(8)；
第八步：使用离子注入工艺在沟槽两侧形成P型体区(5)、N型源区(7)和P源区(9)；
第九步：使用溅射工艺分别在N型源区(6)和P型源区(9)上表面和N型衬底(2)下表面形成源极金属(11)和漏极金属(1)。
9.根据权利要求8所述的高击穿电压的沟槽碳化硅功率器件的制备方法，其特征在于，所述P型外延柱(10)是在衬底外延过程中采用多次离子注入和外延工艺与N型外延层(4)同步形成；其工艺步骤为：a.生长一定厚度的N型外延层(4)，b.在P型外延柱(10)的对应区域进行P型离子注入，c.重复进行N型外延层的生长和对应区域的P型离子注入，d.通过热退火工艺形成P型外延柱(10)。
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* Cited by examiner, † Cited by third party
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229570A (ja) * 2001-11-27 2003-08-15 Nissan Motor Co Ltd 炭化珪素半導体を用いた電界効果トランジスタ
JP2004055976A (ja) * 2002-07-23 2004-02-19 Toyota Industries Corp トレンチ構造を有する半導体装置
CN101452958A (zh) * 2007-12-04 2009-06-10 日产自动车株式会社 半导体器件
JP2011119425A (ja) * 2009-12-03 2011-06-16 Renesas Electronics Corp 半導体装置
CN105977302A (zh) * 2016-07-06 2016-09-28 电子科技大学 一种具有埋层结构的槽栅型mos
CN111261701A (zh) * 2020-03-09 2020-06-09 瑞能半导体科技股份有限公司 功率器件、功率器件的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229570A (ja) * 2001-11-27 2003-08-15 Nissan Motor Co Ltd 炭化珪素半導体を用いた電界効果トランジスタ
JP2004055976A (ja) * 2002-07-23 2004-02-19 Toyota Industries Corp トレンチ構造を有する半導体装置
CN101452958A (zh) * 2007-12-04 2009-06-10 日产自动车株式会社 半导体器件
JP2011119425A (ja) * 2009-12-03 2011-06-16 Renesas Electronics Corp 半導体装置
CN105977302A (zh) * 2016-07-06 2016-09-28 电子科技大学 一种具有埋层结构的槽栅型mos
CN111261701A (zh) * 2020-03-09 2020-06-09 瑞能半导体科技股份有限公司 功率器件、功率器件的制作方法

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