JP2011119425A - 半導体装置 - Google Patents

Abstract

【課題】低チャネル抵抗かつ高耐圧の半導体装置を提供すること。
【解決手段】本発明は、ｎ型＋の半導体基板１１上にｐ型のコラム領域１４（コラム領域本体部１４ａ及びストライプ部１４ｂ）と、コラム領域１４を囲むｎ−型のドリフト領域１２が柱状に形成される。ドリフト領域１２にコラム領域１４を囲んで形成されたトレンチ内は、ゲート絶縁膜１７で覆われる。ゲート絶縁膜１７を介してトレンチ内にはゲート電極１６が充填される。ストライプ部１４ｂは、コラム領域本体部１４ａからゲート電極１６方向に延在して形成される。ドリフト領域１２及びコラム領域１４の上にはベース領域１３が形成され、その表面層にはソース領域１５が形成される。ストライプ部１４ｂは、コラム領域本体部１４ａの側面とゲート電極１６の側面との間の距離が最大となる位置に形成される。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、トレンチゲート構造を有する半導体装置に関する。

近年、低オン抵抗化および高耐圧化を実現するために、スーパージャンクション構造を有するトレンチゲート構造の縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成された半導体装置が知られている。このような半導体装置の例が特許文献１〜３に開示されている。

まず、特許文献１にかかる半導体装置について説明する。図７は特許文献１にかかる半導体装置の構造を模式的に示す要部断面図である。図８は、この半導体装置に形成されるパワーＭＯＳＦＥＴ３００のレイアウトを模式的に示す要部平面図である。なお、図７は、図８のＶＩＩ−ＶＩＩ線における断面図である。また、図８では、半導体表面の構成を説明するため、後述するソース電極３８及び層間絶縁膜３９を省略している。

図７に示すように、パワーＭＯＳＦＥＴ３００は、ｎ＋型の半導体基板３１上に、ｎ−型のドリフト領域３２が形成されている。ドリフト領域３２は、パワーＭＯＳＦＥＴ３００のドレインとして動作する。ドリフト領域３２上には、ｐ型のベース領域３３が形成されている。ベース領域３３は、パワーＭＯＳＦＥＴ３００の動作時に、ゲート電極３６近傍にチャネルが形成される領域である。また、ドリフト領域３２内には、ｐ型のコラム領域３４が設けられている。コラム領域３４は、ベース領域３３に接するとともに、ドリフト領域３２内深く設けられている。ベース領域３３上であって、ゲート電極３６に挟まれる領域には、ｎ＋型のソース領域３５が形成されている。

また、パワーＭＯＳＦＥＴ３００には、ソース領域３５及びベース領域３３よりも深い位置まで達するゲートトレンチが形成されている。このゲートトレンチの内部にはゲート絶縁膜３７を介して、ポリシリコンからなるゲート電極３６が形成されている。また図８に示すように、ゲート電極３６の平面パターンはメッシュ状に形成されている。ソース領域３５表面上にはソース電極３８が形成されている。ソース電極３８とゲート電極３６との間には、層間絶縁膜３９が形成されており、電気的に絶縁分離されている。

図８に示すように、コラム領域３４は、ほぼ矩形に形成され、かつ等間隔に配置されている。また、ｐ型のコラム領域３４とｎ型のドリフト領域３２とが交互に配置されることで、スーパージャンクション構造を構成している。

続いて、パワーＭＯＳＦＥＴ３００の動作について説明する。パワーＭＯＳＦＥＴ３００の動作は、ゲート−ソース間にバイアス電圧を印加しない状態で、ドレイン−ソース間に逆バイアス電圧が印加される場合、ドレイン電極（不図示）とソース電極３８との間には電流が流れないオフ状態となる。パワーＭＯＳＦＥＴ３００のゲート−ソース間にバイアス電圧が印加される場合には、ゲート電極３６とベース領域３３の接合面にチャネルが形成され、ソース電極３８とドレイン電極（不図示）の間で電荷が移動しオン状態となる。

パワーＭＯＳＦＥＴ３００では、ベース領域３３の下に、同じ導電型のコラム領域３４が配置されている。そのため、コラム領域３４とゲート電極３６との間に狭いチャネルが形成される。パワーＭＯＳＦＥＴ３００では、コラム領域３４とソース領域３５とを同心矩形状に配置するようにして、チャネル厚さｄ（図７）を一定にしている。これにより、例えばソース領域３５を矩形、コラム領域３４を円形とした場合に比べて、均一なチャネル厚さが得られやすい。従って、より均一にオン電流を流すことができるので、オン抵抗の上昇を抑制することができる。

次に、特許文献２にかかる半導体装置について説明する。図９は、この半導体装置の構造を模式的に示す要部断面図である。図１０は、図９のＸ−Ｘ線におけるこの半導体装置の断面を斜上方から見た場合の構造を模式的に示す要部斜視図である。

図９及び図１０に示すように、パワーＭＯＳＦＥＴ４００は、ｎ＋型ドレイン層４１、ｎ型ピラー領域４２、ｐ型ピラー領域４３、ドレイン電極４４、ｐ型ベース領域４５、ｎ型ソース領域４６、ｐ型ガードリング領域４７、ゲート絶縁膜４８、ゲート電極４９、ソース電極５０を有する。パワーＭＯＳＦＥＴ４００は、ｎ＋型ドレイン層４１の主面上に、ｎ型ピラー領域４２とｐ型ピラー領域４３とが交互配置されてなるスーパージャンクション構造を備えている。

ｎ型ピラー領域４２上には、ｐ型ベース領域４５が形成されている。ｐ型ベース領域４５上にはｎ型ソース領域４６が形成されている。ｐ型ピラー領域４３上には、ｐ型ピラー領域４３よりも高濃度なｐ型ガードリング領域４７が形成されている。ｎ型ソース領域４６及びｐ型ベース領域４５を貫通して、ｐ型ガードリング領域４７と接し、かつｎ型ピラー領域４２に達するゲートトレンチが形成されている。そのゲートトレンチには、ゲート絶縁膜４８を介して、ゲート電極４９が形成されている。

すなわち、パワーＭＯＳＦＥＴ４００は、ゲート電極４９が、ｎ型ソース領域４６とｐ型ガードリング領域４７とに挟まれた構造となっている。

次に、特許文献３にかかる半導体装置について説明する。図１１は、この半導体装置の構造を模式的に示す要部斜視図である。図１２は、この半導体装置に形成されるパワーＭＯＳＦＥＴ５００のレイアウトを模式的に示す要部平面図である。なお、図１２では、半導体表面の構成を説明するため、後述する絶縁膜５７、制御電極（ゲート電極）５８及びソース電極５９は省略している。

ｎ＋型の半導体層５２の主面上に、ｎ型ピラー領域５３及びｐ型ピラー領域５４が設けられている。すなわち、パワーＭＯＳＦＥＴ５００は、ｎ型ピラー領域５３とｐ型ピラー領域５４とが繰り返されたスーパージャンクション構造を有している（図１１）。ｐ型ピラー領域５４は千鳥に配置され、角部が丸まった四角柱状を呈している。また、ｐ型ピラー領域５４はｎ型ピラー領域５３に囲まれ、ｎ型ピラー領域５３とｐ型ピラー領域５４とはｐｎ接合部を形成している（図１２）。半導体層５２の主面の反対側の面には、ドレイン電極５１が設けられている（図１１）。

ｐ型ピラー領域５４の上部には、１列おきに、プレーナ状のｐ型のベース領域５５が周期的に設けられている。また、ベース領域５５は、４つの丸まった角部５５ａを有する四角形状を呈している。ベース領域５５も、ｐ型ピラー領域５４と同様に、ｎ型ピラー領域５３と隣接してｐｎ接合部を形成している。また、上部にベース領域５５が形成されていないｐ型ピラー領域５４は、その上部に隣り合う４つのベース領域５５の角部５５ａが延在している。ベース領域５５の表面には、ｎ＋型のソース領域５６がリング状に設けられている（図１２）。

ソース領域５６の内側のベース領域５５及びソース領域５６の内周側の一部の上には、ソース電極５９が設けられ、ソース領域５６と電気的に接続されている。ｎ型ピラー領域５３から、ベース領域５５を経てソース領域５６に至る部分の上には、絶縁膜５７が設けられている。なお、絶縁膜５７は、チャネル（ｎ型ピラー領域５３とソース領域５６との間のベース領域５５表面）の上に形成されるゲート絶縁膜と、ゲート電極（制御電極）とソース電極間の層間絶縁膜と、をまとめて表したものである（図１１）。

絶縁膜５７の上には、ソース電極５９と離間して、格子状の制御電極５８が設けられている。従って、ベース領域５５は制御電極５８の開口部の下に設けられている。また、隣り合う４つのベース領域５５の角部５５ａが向き合わされた部分に設けられたｐ型ピラー領域５４は、制御電極５８の交差部分の下に位置している。

パワーＭＯＳＦＥＴ５００では、ｐ型ピラー領域５４が、ベース領域５５の真下に設けられている。また、ｐ型ピラー領域５４は、ｎ型ピラー領域５３中に千鳥に配置され、ｎ型ピラー領域５３の横方向の広がりを規制している。そのため、チャネルからｎ型ピラー領域５３に流れ込んだ電子が、ベース領域５５の下方でｎ型ピラー領域５３中を横方向に広がることが規制される。これにより、低オン抵抗化が実現できるとしている。

さらに、格子状に形成された制御電極５８の交差部の下にあたるベース領域５５の角部５５ａにｐ型ピラー領域５４を設けている。これにより、ベース領域５５の角部５５ａへの電界集中が緩和され、高耐圧化が可能であるとしている。

特開２００８−３００４２０号公報 特開２００７−１４９７３６号公報 特開２００７−１５０１４２号公報

しかし、特許文献１のパワーＭＯＳＦＥＴ３００では、矩形（多角形）のコーナー部のチャネル厚さに対する配慮の点で十分ではない。図７に示すように、ソース領域３５の直線部ａ３におけるチャネル厚さｄ３は、コーナー部ｂ３におけるチャネル厚さｄ４よりも小さくなる。よって、コーナー部ｂ３は直線部ａ３に比べて低抵抗となり、オン電流が流れやすくなる。従って、コーナー部ｂ３へ電流が集中し、素子破壊を招くおそれがある。

また、特許文献２のパワーＭＯＳＦＥＴ４００は、特許文献１のパワーＭＯＳＦＥＴ３００と比べて、ｐ型ガードリング領域４７を形成するため、ソース領域が形成される面積が小さくなり、チャネル抵抗が増加してしまう。特に、低圧品（例えば６０Ｖ品）では、ソース領域の抵抗は、チャネル抵抗全体に対して大きな寄与率をもつため、ソース領域を大幅に削減することはできない。

さらに、特許文献３のパワーＭＯＳＦＥＴ５００は、格子状に形成された制御電極５８の交差部の下にあたるベース領域５５の角部５５ａへ電界集中を避けるため、角部５５ａに流れるオン電流を、ｐ型ピラー領域５４で遮断している。このｐ型ピラー領域５４は、角部５５ａのみならず、ゲート電極（制御電極５８）の直下にも形成されているため、この部分のオン電流も遮断してしまう。従って、パワーＭＯＳＦＥＴ５００の構造はチャネル抵抗の増加を招いてしまう。

本発明の一態様である半導体装置は、第１導電型の半導体基板と、前記半導体基板上に柱状に形成され、前記第１導電型とは逆の導電型である第２導電型の第１半導体領域と、前記半導体基板上に前記第１半導体領域を囲んで柱状に形成された前記第１導電型の第２半導体領域と、前記第２半導体領域に前記第１半導体領域を囲んで形成されたトレンチ内を覆う絶縁膜と、前記絶縁膜を介して前記トレンチ内に充填された電極と、前記第１半導体領域から前記電極方向に延在する前記第２導電型の第３半導体領域と、前記第１乃至３半導体領域上に形成された前記第２導電型の第４半導体領域と、前記第４半導体領域の表面層に形成された前記第１導電型の第５半導体領域と、を少なくとも備え、前記第３半導体領域は、前記第１半導体領域の側面と前記電極の側面との間の距離が最大となる位置に形成されるものである。この半導体装置では、前記第１半導体領域の側面と前記電極の側面との間の距離が最大となる位置、すなわち、実質的なチャネル厚さが大きくなる位置に前記第３半導体領域を形成することで、この位置における電流経路を遮断する。これにより、この位置への電流集中を防止し、チャネル抵抗を増加させることなく、耐圧の低下を防止できる。

本発明によれば、低チャネル抵抗かつ高耐圧の半導体装置を提供することができる。

実施の形態１にかかる半導体装置の平面構造を模式的に示す平面図である。 実施の形態１にかかる半導体装置のパワーＭＯＳＦＥＴの断面構造を模式的に示す断面図である。 実施の形態１にかかる半導体装置のパワーＭＯＳＦＥＴの断面構造を模式的に示す断面図である。 実施の形態１にかかる半導体装置の要部分解斜視図である。 実施の形態１にかかる半導体装置のコラム領域の斜視図である。 実施の形態１にかかる半導体装置に形成されるＭＯＳＦＥＴの平面図である。 実施の形態２にかかる半導体装置の平面構造を模式的に示す平面図である。 実施の形態１又は２にかかる半導体装置のストライプ部をゲート電極よりも浅く形成した場合の転換例を示す要部断面図である 特許文献１にかかる半導体装置の構造を模式的に示す要部断面図である。 特許文献１にかかる半導体装置に形成されるパワーＭＯＳＦＥＴのレイアウトを模式的に示す要部平面図である。 特許文献２にかかる半導体装置の構造を模式的に示す要部断面図である。 特許文献２にかかる半導体装置の構造を模式的に示す要部斜視図である。 特許文献３にかかる半導体装置の構造を模式的に示す要部斜視図である。 特許文献３にかかる半導体装置に形成されるパワーＭＯＳＦＥＴのレイアウトを模式的に示す要部平面図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体装置は、スーパージャンクション構造及びトレンチゲート構造の縦型パワーＭＯＳＦＥＴを有する半導体装置である。図１は、実施の形態１にかかる半導体装置の平面構造を模式的に示す平面図である。図２Ａは、図１のＩＩＡ−ＩＩＡ線における半導体装置のパワーＭＯＳＦＥＴ１００の断面構造を模式的に示す断面図である。図２Ｂは、図１のＩＩＢ−ＩＩＢ線における半導体装置のパワーＭＯＳＦＥＴ１００の断面構造を模式的に示す断面図である。図３Ａは、パワーＭＯＳＦＥＴ１００の要部分解斜視図である。図３Ｂは、パワーＭＯＳＦＥＴ１００のコラム領域の要部分解斜視図である。

まず、パワーＭＯＳＦＥＴ１００の平面構造について説明する。図１に示すように、本実施の形態にかかる半導体装置は、パワーＭＯＳＦＥＴ１００が千鳥に配置されている。それぞれのパワーＭＯＳＦＥＴ１００の間には、メッシュ状にゲート電極１６が形成されている。パワーＭＯＳＦＥＴ１００には、コラム領域１４が形成されている。コラム領域１４は、パワーＭＯＳＦＥＴ１００の中央部に形成されたコラム領域本体部１４ａと、コラム領域本体部１４ａからパワーＭＯＳＦＥＴ１００の外側方向へ放射状に延在する４本のストライプ部１４ｂと、により構成される。

続いて、パワーＭＯＳＦＥＴ１００の断面構造について説明する。パワーＭＯＳＦＥＴ１００は、例えばｎ＋型の半導体基板１１を有する。半導体基板１１上には、例えば、ｎ−型のドリフト領域１２とｐ型のコラム領域本体部１４ａとが交互に形成され、これらによりスーパージャンクション構造を構成する（図２Ａ及び図２Ｂ）。なお、半導体基板１１及びドリフト領域１２は、パワーＭＯＳＦＥＴ１００のドレインとして動作する。

また、コラム領域本体部１４ａの上部には、ストライプ部１４ｂがゲート電極１６へ向けて延在している（図２Ｂ）。コラム領域本体部１４ａとストライプ部１４ｂとは、異形断面を有する柱状のコラム領域１４を構成している。なお、コラム領域１４の不純物濃度は、ドリフト領域１２の不純物濃度に応じて設定される。また、例えばパワーＭＯＳＦＥＴ１００のセルサイズが５μｍ角程度の場合、コラム領域本体部１４ａは３μｍ角程度、ストライプ部１４ｂの幅は０．３μｍ程度である。さらに、ストライプ部１４ｂは、ゲートトレンチよりも深い位置まで形成することにより、ゲート電極１６の底部エッジへの電界集中を好適に緩和できる。

ドリフト領域１２及びコラム領域１４の上には、例えばｐ型のベース領域１３が形成されている。ベース領域１３の表面には、例えばｎ＋型のソース領域１５が形成されている。ここで、半導体基板１１、ドリフト領域１２、ベース領域１３、コラム領域１４及びソース領域は、例えばシリコンからなる（図２Ａ及び図２Ｂ）。

そして、パワーＭＯＳＦＥＴ１００には、ソース領域１５及びベース領域１３を貫通して、ドリフト領域１２に達するゲートトレンチが形成されている。このゲートトレンチ内には、ゲート絶縁膜１７を介して、ゲート電極１６が形成されている。ゲート電極１６は例えばポリシリコンからなる。ゲート絶縁膜１７には、例えば酸化シリコン膜または窒化シリコン膜を用いることができる（図２Ａ及び図２Ｂ）。

ソース領域１５の上には、例えばアルミニウムからなるソース電極１８が形成され、ソース領域１５と電気的に接続されている。ゲート電極１６及びゲート絶縁膜１７の上には層間絶縁膜１９が形成され、ゲート電極１６とソース電極１８とを電気的に分離している（図２Ａ及び図２Ｂ）。なお、図２Ａ及び図２Ｂでは、ソース電極１８はベース領域１３及び層間絶縁膜１９の上にも形成されているが、これは必須ではなく、ソース領域１５と電気的に接続されるように形成されていればよい。さらに、層間絶縁膜１９は、ソース領域１５の一部を覆っているが、これも必須ではなく、ゲート電極１６とソース電極１８とが電気的に分離されるように形成されていればよい。なお、上記説明ではコラム領域本体部１４ａとストライプ部１４ｂの深さが異なることで説明したが、両者１４ａ，１４ｂを同じ深さとしても構わない。

要するに、本実施の形態にかかる半導体装置は、ｎ型（第１導電型）の半導体基板１１上に、ｐ型（第２導電型）のコラム領域本体部１４ａ（第１半導体領域）と、コラム領域本体部１４ａ（第１半導体領域）を囲むｎ型（第１導電型）のドリフト領域１２（第２半導体領域）と、が柱状に形成されている。ドリフト領域１２（第２半導体領域）には、コラム領域本体部１４ａ（第１半導体領域）を囲むゲートトレンチ（トレンチ）が形成されている。このゲートトレンチ（トレンチ）内は、ゲート絶縁膜１７（絶縁膜）で覆われ、その内部にはゲート電極１６（電極）が充填されている。そして、コラム領域本体部１４ａ（第１半導体領域）からゲート電極１６（電極）方向へ延在する、ｐ型（第２導電型）のストライプ部１４ｂ（第３半導体領域）が形成されている。ドリフト領域１２（第２半導体領域）及びコラム領域１４（第１半導体領域及び第３半導体領域）の上にはｐ型（第２導電型）のベース領域１３（第４半導体領域）が形成されている。ベース領域１３（第４半導体領域）の表面層にはｎ型（第１導電型）のソース領域１５（第５半導体領域）が形成されている。

次に、パワーＭＯＳＦＥＴ１００の製造方法の一例について、図２Ａ及び図２Ｂを参照して説明する。まず、半導体基板１１上に、例えばエピタキシャル成長により、ドリフト領域１２を形成する。続いて、ドリフト領域１２上に、例えばエピタキシャル成長により、ベース領域１３を形成する。

次いで、例えばフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）により、ベース領域１３を貫通してドリフト領域１２に達するゲートトレンチを形成する。続いて、例えば熱酸化により、ゲートトレンチの内壁面にゲート絶縁膜１７を形成する。その後、ゲート絶縁膜１７を介してゲートトレンチ内部に、ゲート電極１６を形成する。

次いで、高エネルギーのイオン注入を２回に分けて行う。第１回目のイオン注入により第１のエネルギーを有するイオンを注入し、コラム領域本体部１４ａを形成する。続いて、第２回目のイオン注入工程により、第１のエネルギーよりも低い第２のエネルギーのイオンを注入し、ストライプ部１４ｂを形成する。その後、熱処理を行う。なお、コラム領域１４（コラム領域本体部１４ａ及びストライプ部１４ｂ）は、ベース領域１３よりも先に形成してもよい。また、コラム領域本体部１４ａが深い場合には、第１回目のイオン注入において適宜イオン注入を数回に分けて形成してもよい。

次いで、例えばイオン注入により、ベース領域１３上にソース領域１５を形成する。続いて、ゲート電極１６を覆うように、層間絶縁膜１９を形成する。その後、ベース領域１３、ソース領域１５及び層間絶縁膜１９を覆うように、ソース電極１８を形成する。最後に、半導体基板１１の裏面に、ドレイン電極（不図示）を形成して、図２Ａ及び図２Ｂに示すパワーＭＯＳＦＥＴ１００を製造することができる。

次に、パワーＭＯＳＦＥＴ１００の動作について説明する。図１に示すように、パワーＭＯＳＦＥＴ１００のコラム領域本体部１４ａの輪郭ｋ１と、ソース領域１５の輪郭ｋ２とは、同心の矩形である。すなわち、ゲート電極１６の延在方向と輪郭ｋ１の辺とは平行である。ストライプ部１４ｂは、これらの輪郭ｋ１と輪郭ｋ２との間で、対応するコーナー同士を連結するように、放射状に形成されている。

図２Ａ、図２Ｂ及び図３Ａに示すように、コラム領域１４（コラム領域本体部１４ａ及びストライプ部１４ｂ）の上面は、ベース領域１３に接している。このため、図３Ｂに示すように、コラム領域１４のコーナー部ｂ１（図１のｂ１）の内、ストライプ部１４ｂの存在する部分では電流経路（図３Ｂの矢印線は、電子の流れの方向を示す。）が形成されないので、実質的なチャネル厚さｄ２は小さくなる。

よって、本構成によれば、コラム領域１４の直線部ａ１（図１のａ１）におけるチャネル厚さｄ１と、コーナー部ｂ１のチャネル厚さｄ２と、の間のアンバランスを補正することができる。従って、オン電流をより均一に流すことができる。なお、ストライプ部１４ｂを輪郭ｋ１及び輪郭ｋ２の対応するコーナー同士を連結するように設けると、チャネル厚が最大となる部分の電流経路を遮断できるので、オン電流の均一化に好適である。

また、本構成によれば、ソース領域１５を削減する必要がないので、ソース領域の抵抗増加を防ぐことができる。また、ストライプ部１４ｂは比較的細い直線状であり、かつ、コラム領域本体部１４ａの上部にのみ形成するので、ドリフト領域１２が大幅に削減されることもなく、チャネル抵抗全体に与える影響を少なくすることができる。なお、図４のＭＯＳＦＥＴ１００の平面図に示すように、コーナー部ｂ１によるオン電流の補正量は、ストライプ部１４ｂの幅Ｗやテーパ角αを適切に設定することにより、調整することができる。

すなわち本構成によれば、チャネル抵抗の増加を抑制しつつオン電流の均一化が可能であり、低チャネル抵抗かつ高耐圧の半導体装置を実現することができる。

実施の形態２
次に、実施の形態２にかかる半導体装置について説明する。図５は、実施の形態２にかかる半導体装置の平面構造を模式的に示す平面図である。図５に示すように、この半導体装置ではパワーＭＯＳＦＥＴ２００が千鳥に形成されている。

パワーＭＯＳＦＥＴ２００は、コラム領域本体部１４ａとソース領域１５とが同心六角形状に形成されている。輪郭ｋ３はコラム領域本体部１４ａの輪郭であり、輪郭ｋ４はソース領域１５の輪郭である。ストライプ部１４ｂは輪郭ｋ３と輪郭ｋ４との間で対応するコーナー同士を連結するように、放射状に形成されている。その他の構成は図１、図２Ａ及び図２Ｂに示すパワーＭＯＳＦＥＴ１００と同様であるので、説明を省略する。

なお、パワーＭＯＳＦＥＴ２００の製造方法についても、パワーＭＯＳＦＥＴ１００と同様であるので、説明を省略する。

本構成によれば、パワーＭＯＳＦＥＴ１００と同様に、コラム領域１４のコーナー部ｂ２の内、ストライプ部１４ｂの存在する部分では電流経路が形成されず、チャネル厚さを実質的に小さくすることができる。これにより、ソース領域１５の直線部ａ２におけるチャネル厚さと、コーナー部ｂ２におけるチャネル厚さと、の間のアンバランスを補正できる。従って、オン電流をより均一化することができる。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、コラム領域１４（コラム領域本体部１４ａ）の下面は、半導体基板１１と接していてもよいし、離間されてもよい。

ゲート電極１６の底部エッジにおける電界集中が問題とならない場合には、図６に示すように、ストライプ部１４ｂをゲート電極１６よりも浅くしてもよい。図６は、ストライプ部１４ｂをゲート電極１６よりも浅く形成した場合の半導体装置１００の転換例を示す要部断面図である。図６は、ストライプ部１４ｂが形成される深さの他は、図２Ｂと同様であるので説明を省略する。

また、上述の実施の形態において、半導体からなる領域の導電型を相互に入れ換えても、本発明と同様の効果が得られることは言うまでもない。すなわち、ｐ型とｎ型とを相互に入れ換えることができる。さらに、パワーＭＯＳＦＥＴの平面配置は、千鳥に限られるものではない。

さらに、上述の実施の形態ではパワー半導体素子としてＭＯＳＦＥＴを例に説明したが、ＭＯＳＦＥＴをＩＧＢＴ（Insulated Gate Bipolar Transistor）に入れ替えても、本発明と同様の効果が得られる。

１１ 半導体基板
１２ ドリフト領域
１３ ベース領域
１４ コラム領域
１４ａ コラム領域本体部
１４ｂ ストライプ部
１５ ソース領域
１６ ゲート電極
１７ ゲート絶縁膜
１８ ソース電極
１９ 層間絶縁膜
３１ 半導体基板
３２ ドリフト領域
３３ ベース領域
３４ コラム領域
３５ ソース領域
３６ ゲート電極
３７ ゲート絶縁膜
３８ ソース電極
３９ 層間絶縁膜
４１ ｎ＋型ドレイン層
４２ ｎ型ピラー領域
４３ ｐ型ピラー領域
４４ ドレイン電極
４５ ｐ型ベース領域
４６ ｎ型ソース領域
４７ ｐ型ガードリング領域
４８ ゲート絶縁膜
４９ ゲート電極
５０ ソース電極
５１ ドレイン電極
５２ 半導体層
５３ ｎ型ピラー領域
５４ ｐ型ピラー領域
５５ ベース領域
５５ａ 角部
５６ ソース領域
５７ 絶縁膜
５８ 制御電極
５９ ソース電極
１００、２００、３００、４００、５００ パワーＭＯＳＦＥＴ
ａ１〜３ 直線部
ｂ１〜３ コーナー部
ｄ、ｄ１〜ｄ４ チャネル厚さ
ｋ１〜ｋ４ 輪郭
α テーパ角
Ｗ ストライプ部の幅

Claims (17)

1. 第１導電型の半導体基板と、
   前記半導体基板上に柱状に形成され、前記第１導電型とは逆の導電型である第２導電型の第１半導体領域と、
   前記半導体基板上に前記第１半導体領域を囲んで柱状に形成された前記第１導電型の第２半導体領域と、
   前記第２半導体領域に前記第１半導体領域を囲んで形成されたトレンチ内を覆う絶縁膜と、
   前記絶縁膜を介して前記トレンチ内に充填された電極と、
   前記第１半導体領域から前記電極方向に延在する前記第２導電型の第３半導体領域と、
   前記第１乃至３半導体領域上に形成された前記第２導電型の第４半導体領域と、
   前記第４半導体領域の表面層に形成された前記第１導電型の第５半導体領域と、を少なくとも備え、
   前記第３半導体領域は、前記第１半導体領域の側面と前記電極の側面との間の距離が最大となる位置に形成される、
   半導体装置。
2. 前記第１半導体領域は多角形の柱状に形成される、
   請求項１に記載の半導体装置。
3. 前記電極は、前記第１半導体領域と同心かつ相似の前記多角形状に当該第１半導体領域を囲んで形成されたトレンチ内に充填される、
   請求項２に記載の半導体装置。
4. 前記第３半導体領域は、前記第１半導体領域にかかる前記多角形の頂点から前記電極方向に放射状に形成される、
   請求項２又は３に記載の半導体装置。
5. 前記第３半導体領域は前記絶縁膜に接して形成される、
   請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第３半導体領域は、前記第１半導体領域にかかる前記多角形の頂点と、これに対応する前記電極にかかる前記多角形の頂点と、を前記絶縁膜を介して連結する、
   請求項５に記載の半導体装置。
7. 前記多角形は、四角形または六角形である、
   請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記第３半導体領域は、前記第１半導体領域と前記第４半導体領域との界面から一定の深さまで形成されている、
   請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記第３半導体領域は、前記電極よりも浅い位置まで形成されている、
   請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記第３半導体領域は、前記電極よりも深い位置まで形成されている、
    請求項１乃至９のいずれか一項に記載の半導体装置。
11. 前記第４半導体領域は、前記第１半導体領域及び前記第３半導体領域と接して形成される、
    請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記第４半導体領域は、前記第１半導体領域と同心かつ相似の前記多角形の筒状に形成される、
    請求項１乃至１１のいずれか一項に記載の半導体装置。
13. 前記第１半導体領域は、前記半導体基板に接して形成される、
    請求項１乃至１２のいずれか一項に記載の半導体装置。
14. 前記第１半導体領域は、前記半導体基板と離間されて形成される、
    請求項１乃至１２のいずれか一項に記載の半導体装置。
15. 前記第３半導体領域は、前記電極に向かうに従って幅が太くなる、
    請求項１乃至１４のいずれか一項に記載の半導体装置。
16. 前記第１導電型はｎ型であり、前記第２導電型はｐ型である、
    請求項１乃至１５のいずれか一項に記載の半導体装置。
17. 前記第１導電型はｐ型であり、前記第２導電型はｎ型である、
    請求項１乃至１５のいずれか一項に記載の半導体装置。

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