JP7165778B2 - 半導体装置 - Google Patents

Description

本発明は、トレンチゲート構造を有する半導体装置に関する。

たとえば、特許文献１は、アクティブセルアレイおよびゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバス（ゲートフィンガー）とを含む、トレンチゲート縦型ＭＯＳＦＥＴを開示している。

特表２００６－５２００９１号公報

トランジスタにおいて高いアバランシェ耐量を得るためには、アクティブ部のｐｎ接合でアバランシェ降伏を生じさせる必要がある。つまり、アバランシェ降伏時（高電圧印加時）に、アクティブ部よりも絶縁破壊耐量が低いゲートフィンガー部に電界が集中してしまうと、ゲートフィンガー部が先に破壊に至るため、十分なアバランシェ耐量を得ることは困難である。

本発明の一実施形態は、高いアバランシェ耐量を得ることができるトレンチゲート構造を有する半導体装置を提供する。

本発明の一実施形態は、アクティブ部を含み、ＳｉＣからなる半導体層と、前記アクティブ部に形成された複数のＭＩＳトランジスタであって、前記アクティブ部は複数のゲートトレンチによって複数の単位セルに区画されており、各前記ＭＩＳトランジスタが、前記ゲートトレンチの側面に順に沿う第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域を含むＭＩＳトランジスタと、ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第１ゲートフィンガートレンチと、前記ゲートトレンチおよび前記第１ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記第１ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の第１底部不純物領域であって、前記第１底部不純物領域の底部の少なくとも一部が、断面視において前記半導体層の表面に沿う水平直線を形成するように同じ深さになっている第１底部不純物領域と、前記複数の第１ゲートフィンガートレンチおよび前記ゲート電極に電気的に接続されたゲート導電層と、前記半導体層上に形成されたソース電極と、隣り合う前記ゲートトレンチの間において前記半導体層上に形成された非導電材料を含む第１膜と、前記ソース電極と前記第１膜との間に形成された第１導電膜とを含み、前記ソース電極は、前記半導体層の厚さ方向に突出する突出部を有し、前記半導体層の厚さ方向に交差する方向において、前記第１導電膜との間に境界を形成している、半導体装置を提供する。

図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の模式的な平面図である。図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。 図２Ａは、前記半導体装置の断面図（図１（ｂ）のIIA－IIA線断面図）である。 図２Ｂは、前記半導体装置の断面図（図１（ｂ）のIIB－IIB線断面図）である。 図２Ｃは、前記半導体装置の断面図（図１（ｂ）のIIC－IIC線断面図）である。 図２Ｄは、前記半導体装置の断面図（図１（ｂ）のIID－IID線断面図）である。 図３は、前記半導体装置のゲートフィンガー部の拡大断面図である。 図４は、前記半導体装置の製造方法を説明するためのフロー図である。 図５は、上部エッジに傾斜面を形成する工程を説明するための図である。 図６は、上部エッジに円形面を形成する工程を説明するための図である。 図７は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。 図８は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。 図９は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。 図１０は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。 図１１は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための平面図である。 図１２は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。 図１３は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。 図１４は、前記半導体装置のアクティブ部の一実施形態を説明するための断面図である。 図１５は、前記半導体装置のアクティブ部の一実施形態を説明するための図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）を含む。たとえば、図１の紙面における半導体装置１の上下方向の長さは１ｍｍ程度である。

図１（ａ）に示すように、半導体装置１は、半導体層の一例としてのＳｉＣ基板２を含む。ＳｉＣ基板２は、ベース基板とその上にエピタキシャル成長によって生成された活性層とを含むＳｉＣエピタキシャル基板であってよい。ＳｉＣ基板２は、その中央部に配置され、電界効果トランジスタとして機能するアクティブ部３と、アクティブ部３を取り囲むゲートフィンガー部４とを備えている。

たとえばアルミニウムからなるソースパッド５は、アクティブ部３のほぼ全域を覆うように形成されている。ソースパッド５は、平面視略正方形状である。ソースパッド５の周縁部には、ゲートフィンガー部４に沿ってソースパッド５の中央部を取り囲む除去領域６が形成されている。除去領域６は、一部が選択的にソースパッド５の中央部へ向かって窪んでいる。この窪みに、ゲートパッド７が設置されている。たとえばアルミニウムからなるゲートフィンガー８は、ゲートパッド７からゲートフィンガー部４に沿って除去領域６全体に渡って延びている。一対のゲートフィンガー８がゲートパッド７に対して対称な形状で形成されている。

図１（ｂ）に示すように、ソースパッド５等の直下においてＳｉＣ基板２には、ゲートトレンチ９およびゲートフィンガートレンチ１０が形成されている。ゲートトレンチ９は、アクティブ部３に形成されている。ゲートトレンチ９は、格子状に形成されている。
ゲートフィンガートレンチ１０は、ゲートフィンガー部４に形成されている。ゲートフィンガートレンチ１０は、ゲートトレンチ９と一体的に形成されている。また、ゲートフィンガートレンチ１０は、ゲートトレンチ９と同じ幅で形成されている。互いに同じ幅にすることによって、後述するゲート電極２２を埋め込む際の埋込不良を防止することができる。

ゲートフィンガートレンチ１０は、第１ゲートフィンガートレンチ１１および第２ゲートフィンガートレンチ１２を含む。第１ゲートフィンガートレンチ１１は、ゲートトレンチ９の延長部で構成されており、ゲートトレンチ９の各端部からゲートフィンガー部４に引き出されたストライプ状に形成されている。すなわち、第１ゲートフィンガートレンチ１１は、ゲートトレンチ９の格子ピッチＰ_１と同じピッチで配列されている。第２ゲートフィンガートレンチ１２は、隣り合う第１ゲートフィンガートレンチ１１の間の領域に複数本形成されている。第２ゲートフィンガートレンチ１２は、ゲートトレンチ９の複数の端部に跨る横トレンチ１３における端部間の部分１４に接続されている。図１（ｂ）では、第２ゲートフィンガートレンチ１２は各端部間の部分１４に２本ずつ設けられているが、この数は特に限定されない。また、この実施形態では、各第２ゲートフィンガートレンチ１２は、第１ゲートフィンガートレンチ１１に対して平行である。ゲートフィンガー部４には、第１ゲートフィンガートレンチ１１および第２ゲートフィンガートレンチ１２からなるゲートフィンガートレンチ１０が、格子ピッチＰ_１よりも狭いピッチＰ_２で配列されることとなる。

なお、ゲートトレンチ９およびゲートフィンガートレンチ１０のパターンは、これらの形状に限らない。たとえば、ゲートトレンチ９はストライプ状やハニカム状等であってもよい。また、ゲートフィンガートレンチ１０は格子状やハニカム状等であってもよい。
アクティブ部３は、ゲートトレンチ９によって、さらに多数の単位セル１５に区画されている。アクティブ部３には、多数の単位セル１５がマトリクス状（行列状）に規則的に配列されることとなる。各単位セル１５の中央部にはソーストレンチ４７が形成されている。ソーストレンチ４７の底面には、その中央領域にｐ^＋型チャネルコンタクト領域１６（たとえば、濃度１×１０^１８ｃｍ^－３～５×１０^２１ｃｍ^－３）が形成され、ｐ^＋型チャネルコンタクト領域１６（ソーストレンチ４７）を取り囲むようにｎ^＋型ソース領域１７（たとえば、濃度１×１０^１８ｃｍ^－３～５×１０^２１ｃｍ^－３）が形成されている。ｎ^＋型ソース領域１７は、各単位セル１５の側面（ゲートトレンチ９の側面）およびソーストレンチ４７の側面を形成している。

ゲートフィンガー部４においてゲートフィンガー８は、ストライプ状のゲートフィンガートレンチ１０を横切る方向に沿って敷設されている。この実施形態では、ゲートフィンガー８は、ゲートフィンガートレンチ１０の長手方向終端部（ゲートトレンチ９に対して反対側の端部）よりも内側領域に敷設されていて、ゲートフィンガートレンチ１０の終端部はゲートフィンガー８よりも外側にはみ出している。この終端部よりもさらに外側の領域においてＳｉＣ基板２には、ゲートフィンガー部４の全周に渡って掘り下げられた低段部１８が形成されている。低段部１８には、ｐ型のガードリング等（図示せず）が形成されていてもよい。

次に、半導体装置１のアクティブ部３およびゲートフィンガー部４の基本的な断面構造を説明する。
図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄは、それぞれ、半導体装置１の断面図（図１（ｂ）のIIA－IIA線断面図、IIB－IIB線断面図、IIC－IIC線断面図およびIID－IID線断面図）である。

前述のように、半導体装置１は、ＳｉＣ基板２を備えている。ＳｉＣ基板２は、この実施形態では、ｎ型ＳｉＣ基板である。ＳｉＣ基板２の表面部よりも下側の部分は、電界効果トランジスタのｎ型ドレイン領域２０（たとえば、濃度１×１０^１４ｃｍ^－３～１×１０^１７ｃｍ^－３）として機能する。
また、ＳｉＣ基板２の表面２１側には、ゲートトレンチ９およびゲートフィンガートレンチ１０が形成されている。前述のように、アクティブ部３は、ゲートトレンチ９によって、さらに多数の単位セル１５に区画されている。各単位セル１５の上面には、ｎ^＋型ソース領域１７が形成され、その下部にｐ型チャネル領域１９（たとえば、濃度１×１０^１６ｃｍ^－３～１×１０^１９ｃｍ^－３）が形成されている。つまり、図２Ａに示すように、ゲートトレンチ９は、ｎ^＋型ソース領域１７およびｐ型チャネル領域１９を貫通してｎ型ドレイン領域２０に達している。

ゲートトレンチ９およびゲートフィンガートレンチ１０には、たとえばポリシリコンからなるゲート電極２２が一括して埋め込まれている。このゲート電極２２とＳｉＣ基板２との間にゲート絶縁膜２３が介在されている。
ゲート電極２２は、たとえば図１（ｂ）に斜線ハッチングで示されるように、アクティブ部３においては、ＳｉＣ基板２の表面２１までゲートトレンチ９に埋め込まれている。これにより、ゲート電極２２も格子状に形成されており、各単位セル１５の上面はゲート電極２２で覆われずに露出している。一方、ゲートフィンガー部４においては、ゲートフィンガートレンチ１０の開口端からＳｉＣ基板２の表面２１を覆うように形成されたオーバーラップ部２４を有している。オーバーラップ部２４は、ゲートフィンガー８に沿ってストライプ状のゲートフィンガートレンチ１０を横切るように形成されている。

ゲート絶縁膜２３は、ゲートトレンチ９の側面上の側面部２５、底面上の底面部２６およびＳｉＣ基板２の表面２１上の表面部２７を一体的に含む。表面部２７は、少なくともオーバーラップ部２４とＳｉＣ基板２の表面２１との間に介在されている。
アクティブ部３において、ゲート電極２２は、ｎ^＋型ソース領域１７とｎ型ドレイン領域２０との間に跨っていて、ｐ型チャネル領域１９の表面（ゲートトレンチ９の側面）における反転層（チャネル）の形成を制御する。すなわち、この半導体装置１は、いわゆるトレンチゲート型構造のＭＯＳＦＥＴを有している。

各単位セル１５の中央部にはソーストレンチ４７が形成されている。ソーストレンチ４７は、ゲートトレンチ９と同じ深さを有している一方、ゲートトレンチ９よりも広い幅を有している。ソーストレンチ４７は、ｎ^＋型ソース領域１７およびｐ型チャネル領域１９を貫通している。ソーストレンチ４７は、平面視において、図１（ｂ）に示すように、外周辺のみによって区画された形状であってよい。この場合、その深さ方向にＳｉＣ基板２を切断したときに現れる切断面においては、図２Ａに示すように、ソーストレンチ４７が１つ現れる（ソーストレンチの第１パターン）。具体的には、図１（ｂ）に示すように、平面視（正）四角形であってもよいし、（正）六角形、円形等であってもよい。

ソーストレンチ４７の下部には、絶縁膜残渣４９および電極膜残渣５０が残っている。絶縁膜残渣４９は、ソーストレンチ４７の底面の中央部を露出させるように、ソーストレンチ４７のコーナ部およびその周辺に選択的に存在している。電極膜残渣５０は、絶縁膜残渣４９上のみに存在している。つまり、絶縁膜残渣４９および電極膜残渣５０の平面パターンは、互いに整合している。

また、アクティブ部３では、ｎ型ドレイン領域２０にｐ型領域２８（たとえば、濃度１×１０^１６ｃｍ^－３～１×１０^１９ｃｍ^－３）が形成されている。ｐ型領域２８は、ソーストレンチ４７の内面に沿って形成されている。ｐ型領域２８は、ｐ型チャネル領域１９からソーストレンチ４７の側面に沿って縦方向に延び、さらにソーストレンチ４７の底面に沿って横方向に延びる外面を有している。ｐ型領域２８の縦側の外面は、ゲートトレンチ９から内側に間隔を空けて配置されている。したがって、当該外面とゲートトレンチ９との間の中間領域には、ｎ型ドレイン領域２０と、ｐ型領域２８に接続されたｐ型チャネル領域１９とが存在している。ｐ型領域２８は、ｐ型チャネル領域１９に連なるように形成されており、ｎ型ドレイン領域２０において、ｐ型チャネル領域１９よりも深い位置ｄ_１までＳｉＣ基板２の裏面に向かって延びている。

ｐ^＋型チャネルコンタクト領域１６は、ソーストレンチ４７の底面の中央部に選択的に形成されている。また、ｐ^＋型チャネルコンタクト領域１６は、絶縁膜残渣４９の内外に跨る大きさで形成されている。ｐ^＋型チャネルコンタクト領域１６の厚さ（ソーストレンチ４７の底面から縦方向の深さ）は、ｐ型領域２８の厚さよりも小さい。したがって、ｐ^＋型チャネルコンタクト領域１６は、ｐ型領域２８の表面部にフローティングした状態で形成されている。

ＳｉＣ基板２の表面２１には、たとえば酸化シリコンからなる層間膜２９が形成されている。層間膜２９には、アクティブ部３において、ｐ型チャネル領域１９の中央領域にコンタクトホール３０が選択的に形成されている。このコンタクトホール３０は、ソーストレンチ４７を選択的に露出させる。また、層間膜２９には、ゲートフィンガー部４において、ゲートフィンガー８の直下にコンタクトホール３１が選択的に形成されている。コンタクトホール３１は、ゲートフィンガー８の幅方向中央において、ゲートフィンガー部４に沿ってアクティブ部３を取り囲む直線状に形成されている。

層間膜２９上には、ソースパッド５およびゲートフィンガー８（ゲートパッド７）が形成されている。ソースパッド５は、全てのコンタクトホール３０に一括して入り込んでいて、各単位セル１５においてｎ^＋型ソース領域１７およびｐ^＋型チャネルコンタクト領域１６に接続されている。したがって、ｎ^＋型ソース領域１７は、ソースパッド５と同電位となる。また、ｐ型チャネル領域１９は、ｐ^＋型チャネルコンタクト領域１６を介してソースパッド５に接続されるので、このソースパッド５と同電位となる。ゲートフィンガー８は、コンタクトホール３１に入り込んでいて、ゲート電極２２のオーバーラップ部２４に接続されている。したがって、ゲートトレンチ９に埋め込まれたゲート電極２２は、オーバーラップ部２４を介してゲートフィンガー８に接続されるので、ゲートフィンガー８（ゲートパッド７）と同電位となる。

図３は、半導体装置１のゲートフィンガー部４の拡大断面図である。図３において、前述した図１および２に示された各部と対応する部分には同一の参照符号を付して示す。また、図３では、ゲートフィンガー８および層間膜２９を省略している。
ゲート絶縁膜２３の側面部２５は、ゲートフィンガートレンチ１０の上部エッジ３２においてゲートフィンガートレンチ１０の内方へ突出するように、当該側面部２５の他の部分に比べて選択的に厚くなったオーバーハング部３３を含む。このオーバーハング部３３は、ゲートトレンチ９の上部エッジ（図示せず）に採用されてもよい。

上部エッジ３２は、ゲートフィンガートレンチ１０の側面とＳｉＣ基板２の表面２１とが交わってできる交線を含む角部のことである。図３では、上部エッジ３２が、ＳｉＣ基板２の表面２１とゲートフィンガートレンチ１０の側面とを連ならせる傾斜面３４となっている。つまり、ゲートフィンガートレンチ１０の上部エッジ３２が面取りされた形状となっている。なお、この傾斜面３４に代えて、円形面３９（図６参照）を採用してもよい。円形面３９によって、ゲートフィンガートレンチ１０の上部エッジ３２は、鋭くならずに丸みを帯びることとなる。

半導体装置１では、ゲートフィンガー８にオン電圧を印加すると、これによってゲート電極２２のオーバーラップ部２４にもオン電圧がかかる。そのため、オーバーラップ部２４から発生する電界がゲートフィンガートレンチ１０の上部エッジ３２に集中しやすい。その結果、ゲートフィンガートレンチ１０の上部エッジ３２においてゲート絶縁膜２３が絶縁破壊するおそれがある。しかしながら、オーバーハング部３３によって、上部エッジ３２におけるゲート絶縁膜２３の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジ３２に電界が集中しても、上部エッジ３２でのゲート絶縁膜２３の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。

ゲート絶縁膜２３の各部の厚さの関係について、底面部２６の厚さｔ_２が表面部２７の厚さｔ_１以上であり（ｔ_２≧ｔ_１）、厚さｔ_１，ｔ_２が共に側面部２５（オーバーハング部３３を除く）の厚さｔ_３に比べて大きいことが好ましい。つまり、ｔ_２≧ｔ_１＞ｔ_３の関係を満たしている。この構成によって、底面部２６を介して向かい合うゲート電極２２とＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。また、底面部２６の耐圧を向上させることができるので、ゲートのオフ時における底面部２６の絶縁破壊を防止することもできる。また、表面部２７も厚いので、表面部２７を介して向かい合うゲート電極２２（オーバーラップ部２４）とＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。

ゲートフィンガートレンチ１０の底部における下部エッジが、ゲートフィンガートレンチ１０の側面と底面とを連ならせる円形面３５である。つまり、ゲートフィンガートレンチ１０の下部エッジが鋭くなっておらず、円形面３５によって丸みを帯びている。この構成によって、ゲートのオフ時に下部エッジにかかる電界を円形面３５内に分散させることができるので、下部エッジでの電界集中を緩和することができる。

また、ＳｉＣ基板２の表面２１側には、表面部不純物領域の一例としてのｐ型領域３６（たとえば、濃度１×１０^１６ｃｍ^－３～１×１０^１９ｃｍ^－３）が形成されている。ｐ型領域３６は、隣り合うゲートフィンガートレンチ１０の間の領域３７（一方のゲートフィンガートレンチ１０から他方のゲートフィンガートレンチ１０までＳｉＣ基板２の表面２１が連続する平坦領域）の全体に亘って形成されている。ｐ型領域３６は、ゲートフィンガートレンチ１０よりも浅く形成され、たとえば、アクティブ部３のｐ型チャネル領域１９（図２Ａ参照）と同じ深さで形成されている。

また、ゲートフィンガートレンチ１０の底部には、電界緩和領域の一例としての底部ｐ型領域３８（たとえば、濃度１×１０^１６ｃｍ^－３～１×１０^１９ｃｍ^－３）が形成されている。底部ｐ型領域３８は、ｐ型領域３６に連なっている。具体的には、底部ｐ型領域３８は、ｐ型領域３６の下方でゲートフィンガートレンチ１０に露出するｎ型ドレイン領域２０が隠れるように、ゲートフィンガートレンチ１０の底面および側面に形成されており、その上端部でｐ型領域３６に連なっている。したがって、ゲートフィンガートレンチ１０の幅方向に関しては、複数の底部ｐ型領域３８およびｐ型領域３６が交互に連続して形成されている。一方、底部ｐ型領域３８は、ゲートフィンガートレンチ１０の長手方向に関しては、図２Ｄに示すように、ゲートフィンガートレンチ１０の先端側において、ゲートフィンガートレンチ１０と低段部１８との境界部を横切り、低段部１８にまで至っている。一方、ゲートフィンガートレンチ１０の基端側（ゲートトレンチ９の側）では、横トレンチ１３の底部にも形成され、さらに、横トレンチ１３の側部においてｐ型チャネル領域１９と一体となっている。これにより、底部ｐ型領域３８は、ｐ型チャネル領域１９に電気的に接続されている。むろん、ｐ型領域３６も、底部ｐ型領域３８を介してｐ型チャネル領域１９に電気的に接続されている。また、底部ｐ型領域３８の深さｄ_２は、アクティブ部３におけるｐ型不純物領域の最深部（この実施形態では、ｐ型領域２８の底部）の深さｄ_１と同じか、深さｄ_１よりも小さいことが好ましい（ｄ_１≧ｄ_２）。この深さｄ_１，ｄ_２の大小関係を保持することによって、高電圧印加時におけるゲートフィンガー部４に対する電界集中の緩和効果を一層高めることができる。

図４は、半導体装置１の製造方法を説明するためのフロー図である。
半導体装置１を製造するには、たとえば、ＳｉＣ基板２の表面２１に選択的に不純物を注入し、アニール処理する（ステップＳ１）。これにより、ｐ型チャネル領域１９、ｎ^＋型ソース領域１７、ｐ^＋型チャネルコンタクト領域１６等の不純物領域が形成される。次に、所定パターンでＳｉＣ基板２を表面２１からエッチングすることによって、ＳｉＣ基板２に、ゲートトレンチ９、ゲートフィンガートレンチ１０およびソーストレンチ４７が同時に形成される（ステップＳ２）。

次の工程は、ｐ型領域２８および底部ｐ型領域３８の形成である。ｐ型領域２８および底部ｐ型領域３８の形成は、イオン注入およびアニール処理によって行われる（ステップＳ３）。たとえば、ｐ型領域２８および底部ｐ型領域３８を形成すべき領域以外を覆うマスクをＳｉＣ基板２上に形成し、当該マスクを介してｐ型不純物（イオン）を注入する。底部ｐ型領域３８は、ゲートフィンガートレンチ１０の側面および底面に注入されたｐ型不純物によって形成される。注入後、アニール処理が行われる。

次の工程は、ゲート絶縁膜２３の形成である（ステップＳ４）。ゲート絶縁膜２３の形成は、ゲートフィンガートレンチ１０の上部エッジ３２において他の部分に比べて選択的に厚くなるオーバーハング部３３が形成されるように、所定の条件（ガス流量、ガス種、ガス比率、ガス供給時間等）下でのＣＶＤ法を用いてゲートトレンチ９およびゲートフィンガートレンチ１０内に絶縁材料を堆積させる。これによって、オーバーハング部３３を有するゲート絶縁膜２３が形成される。

ここで、図３に示したように上部エッジ３２に傾斜面３４を形成する場合には、ゲートトレンチ９の形成後ゲート絶縁膜２３の形成前に、ＳｉＣ基板２を熱酸化する。具体的には、図５に示すように、ＳｉＣ基板２を熱酸化することによって、犠牲酸化膜４０が形成される。犠牲酸化膜４０の形成に際して、ゲートフィンガートレンチ１０近傍では、ＳｉＣ基板２の表面２１およびゲートフィンガートレンチ１０の側面の両方から一様に酸化が始まる。そのため、上部エッジ３２ではＳｉＣ基板２の表面２１から進行した酸化膜と、ゲートフィンガートレンチ１０の側面から進行した酸化膜が、他の領域に比べて先に一体化する。これによって一体化した酸化膜の下方に傾斜面３４が形成されることとなる。その後、犠牲酸化膜４０を除去し、ゲート絶縁膜２３をＣＶＤ法で形成すればよい。

一方、上部エッジ３２に円形面３９を形成する場合には、ゲートフィンガートレンチ１０の形成後ゲート絶縁膜２３の形成前に、ＳｉＣ基板２をＨ_２アニール処理する。具体的には、図６に示すように、ＳｉＣ基板２に対して１４００℃以上でＨ_２アニール（Ｈ_２エッチング）を施すことによって、上部エッジ３２に円形面３９が形成される。
再び図４に戻って、ゲート絶縁膜２３の形成後、ゲートトレンチ９およびゲートフィンガートレンチ１０を埋め戻し、ゲートトレンチ９およびゲートフィンガートレンチ１０全体が隠れるまでポリシリコンを堆積する（ステップＳ５）。そして、堆積したポリシリコンをパターニングすることによって、アクティブ部３においてはゲートトレンチ９外のポリシリコンを除去し、同時に、ゲートフィンガー部４においてはポリシリコンをオーバーラップ部２４として残存させる。この際、ソーストレンチ４７には、残ったポリシリコン材料からなる電極膜残渣５０が形成される。

次に、ＣＶＤ法によって、ＳｉＣ基板２上に、層間膜２９を形成する（ステップＳ６）。次に、層間膜２９をパターニングすることによって、コンタクトホール３０およびコンタクトホール３１を同時に形成する（ステップＳ７）。この際、ソーストレンチ４７には、電極膜残渣５０とソーストレンチ４７の内面とで挟まれた部分に、ゲート絶縁膜２３の一部が絶縁膜残渣４９として残ることとなる。

次に、スパッタ法、蒸着法によって、層間膜２９上にアルミニウム等の金属材料を堆積させる（ステップＳ８）。これにより、ソースパッド５、ゲートパッド７およびゲートフィンガー８が形成される。以上の工程等を経て、半導体装置１が得られる。
半導体装置１によれば、底部ｐ型領域３８が形成されているので、底部ｐ型領域３８とｎ型ドレイン領域２０との接合（ｐｎ接合）によって生じる空乏層を、ゲートフィンガートレンチ１０付近に発生させることができる。そして、この空乏層の存在によって、等電位面をゲート絶縁膜２３から遠ざけることができる。その結果、ゲートフィンガートレンチ１０の底部においてゲート絶縁膜２３にかかる電界を緩和することができる。また、ゲートフィンガー部４の底部ｐ型領域３８を、アクティブ部３のｐ型領域２８と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することもできる。

さらに、ゲートフィンガートレンチ１０のピッチＰ_２がゲートトレンチ９の格子ピッチＰ_１よりも狭くされていることで（図２Ｂ参照）、ゲートフィンガー部４において、底部ｐ型領域３８の密度を高くすることができる。そのため、高電圧印加時に、ゲートフィンガー部４に対する電界集中を緩和し、ゲートフィンガー部４におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部３で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。

たとえば、本願発明者の実験結果によれば、図１～図３に示す構造の半導体装置１において、ピッチＰ_２を６μｍから２μｍに狭くすれば、高電圧印加時にゲートフィンガートレンチ１０の底部にかかる電界が、約０．７倍にまで緩和できることが分かった。これによって、ピッチ変更前に比べて約８倍のアバランシェ電流に耐えることが分かった。
しかも、ゲートフィンガー部４の電界緩和のための構造が、ゲートフィンガートレンチ１０の底部に形成された底部ｐ型領域３８であるため、ゲートフィンガートレンチ１０の底部から比較的浅くｐ型不純物領域を形成する程度で、ゲートフィンガートレンチ１０の底部よりも深い電界緩和領域を容易に形成することができる。

図７～図１３は、半導体装置１のゲートフィンガー部４の一実施形態を説明するための図である。また、図１４および図１５は、半導体装置１のアクティブ部３の一実施形態を説明するための図である。
図７に示すように、半導体装置１は、第１ゲートフィンガートレンチ１１の間に、第２ゲートフィンガートレンチ１２を有していなくてもよい。この場合、隣り合う第１ゲートフィンガートレンチ１１の間の領域が平坦領域３７として形成され、ｐ型領域３６が当該平坦領域３７の全体に亘って形成されている。図７では、ゲートフィンガー部４の電界緩和のための構造は、ｐ型突出領域４１として形成されている。ｐ型突出領域４１は、ｐ型領域３６に連なっており、ｐ型領域３６から選択的に下方に突出している。突出位置は、たとえば、前述の第２ゲートフィンガートレンチ１２の形成位置である。ｐ型突出領域４１は、第１ゲートフィンガートレンチ１１の底部ｐ型領域３８と同じ深さｄ_２で形成されていてもよい。また、ｐ型突出領域４１は、第２ゲートフィンガートレンチ１２と同様に第１ゲートフィンガートレンチ１１に対して平行なストライプ状であってもよいし、第１ゲートフィンガートレンチ１１の長手方向に沿って選択的に突出する形状であってもよい。なお、ｐ型突出領域４１は、ｐ型領域２８を形成するためのイオン注入・アニール工程によって形成すればよい。

この構成によれば、ゲートフィンガー部４において、第１ゲートフィンガートレンチ１１よりも深いｐ型領域のピッチＰ_２を、ゲートトレンチ９の格子ピッチＰ_１よりも狭くすることができる。よって、ゲートフィンガー部４において、底部ｐ型領域３８およびｐ型突出領域４１の密度を高くすることができる。そのため、高電圧印加時に、ゲートフィンガー部４に対する電界集中を緩和し、ゲートフィンガー部４におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部３で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。

さらに、ｐ型突出領域４１がＳｉＣ基板２の平坦領域３７に形成されるため、たとえイオン注入の際のマスクの位置ずれが生じても、高い確率で、ｐ型突出領域４１を狙った深さ位置に形成することができる。
たとえば、ｐ型の不純物領域をＳｉＣ基板２にイオン注入によって形成される場合、その深さは、注入エネルギによって制御される。注入エネルギが大きければ大きいほど、ＳｉＣ基板２の表面２１から、より深い位置にｐ型の不純物領域を形成することができる。注入エネルギは、狙いの深さ位置に応じて決定されるものであるから、注入の前段階でマスクの位置ずれが生じると、狙った深さ位置に不純物領域を形成できないことがある。たとえば、前述のように、ゲートフィンガートレンチ１０の底部ｐ型領域３８を形成するときのエネルギ条件は、イオンの注入面（ゲートフィンガートレンチ１０の底面）を基準面として、そこからの深さに応じて決定される。しかしながら、マスクがゲートフィンガートレンチ１０に対して横にずれると、深さの基準面がＳｉＣ基板２の表面２１（ゲートフィンガートレンチ１０の開口端）にまで上がってしまい、狙った位置よりも浅い位置にしか不純物領域が形成されないおそれがある。しかしながら、この構成によれば、ｐ型突出領域４１が平坦領域３７に形成されるため、たとえマスクの位置ずれが生じても、イオン注入の基準面の高さ位置がほとんど変わらない。よって、上記の効果を得ることができる。

また、半導体装置１は、図７のｐ型突出領域４１に代えて、図８に示すように、ｐ型領域３６から下方に間隔を空けて形成されたｐ型フローティング領域４２を有していてもよい。ｐ型フローティング領域４２の形成位置は、たとえば、前述の第２ゲートフィンガートレンチ１２の形成位置である。また、ｐ型フローティング領域４２は、第２ゲートフィンガートレンチ１２と同様に第１ゲートフィンガートレンチ１１に対して平行なストライプ状であってもよいし、第１ゲートフィンガートレンチ１１の長手方向に沿って選択的に点在していてもよい。

図９に示すように、半導体装置１は、ｐ型領域３６の下部全体に連なるｐ型領域４３を有していてもよい。ｐ型領域４３は、ＳｉＣ基板２の表面２１に沿う横方向においては、第１ゲートフィンガートレンチ１１の底部ｐ型領域３８と連なって一体化している。また、ｐ型領域４３は、第１ゲートフィンガートレンチ１１の底部ｐ型領域３８と同じ深さｄ_２で形成されていてもよい。これにより、平坦領域３７では、一方の第１ゲートフィンガートレンチ１１から他方の第１ゲートフィンガートレンチ１１まで、第１ゲートフィンガートレンチ１１よりも深い領域でｐ型の不純物領域が連続して形成されている。すなわち、隣り合う第１ゲートフィンガートレンチ１１の間の領域が全て、第１ゲートフィンガートレンチ１１よりも深いｐ型領域で覆われる。したがって、ゲートフィンガー部４における当該ｐ型領域の密度を高くすることができる。

図１０に示すように、半導体装置１は、ｐ型領域３６内にｎ^＋型領域４４を有していてもよい。ｎ^＋型領域４４は、アクティブ部３のｎ^＋型ソース領域１７（図２Ａ参照）と同じ深さ位置に形成されていてもよい。
図１１に示すように、半導体装置１は、第１ゲートフィンガートレンチ１１に対して平行な第２ゲートフィンガートレンチ１２に代えて、第１ゲートフィンガートレンチ１１に交差する方向に延びる第２ゲートフィンガートレンチ４５を有していてもよい。第２ゲートフィンガートレンチ４５は、第１ゲートフィンガートレンチ１１の長手方向に間隔を空けて複数本形成されていてもよい。これにより、ゲートフィンガートレンチ１０が全体として、一方向に延びる第１ゲートフィンガートレンチ１１とそれに交差する他方向に延びる第２ゲートフィンガートレンチ４５とによって、格子状に形成されていてもよい。そして、第２ゲートフィンガートレンチ４５にも、第１ゲートフィンがトレンチ１１と同様に（図３参照）、底部ｐ型領域３８を形成すればよい。これにより、第２ゲートフィンガートレンチ４５に沿う領域では、図１２に示すように、一方の第１ゲートフィンガートレンチ１１から他方の第１ゲートフィンガートレンチ１１まで、第１ゲートフィンガートレンチ１１よりも深いｐ型の不純物領域を連続して形成することができる。

図１３に示すように、半導体装置１は、ゲートフィンガートレンチ１０の上部エッジ３２に傾斜面３４や円形面３９を有していなくてもよい。つまり、上部エッジ３２は、鋭くなっていてもよい。
また、半導体装置１は、図１４に示すように、ソーストレンチ４７に代えて、ソーストレンチ４８を備えていてもよい。ソーストレンチ４８は、平面視において、外周辺および内周辺の両辺によって区画された形状である（図１４の左側の図）。この場合、その深さ方向にＳｉＣ基板２を切断したときに現れる切断面においては、Ａ－Ａ線断面で示すように、ソーストレンチ４８が２つ現れる（ソーストレンチの第２パターン）。具体的には、図１４の左側の図に示すように、平面視（正）四角環状であってもよいし、（正）六角環状、円環状等であってもよい。これにより、ソーストレンチ４８の内方領域には、ソーストレンチ４８の内周辺によって区画された凸部５１（メサ部）が形成されている。また、ソーストレンチ４８は、ゲートトレンチ９と同じ深さおよび幅を有している。

ｐ型領域２８は、図２Ａの構成と同様に、ソーストレンチ４８の外側縁部およびその内方領域の全体に形成されている。したがって、ｐ型領域２８は、ｐ型チャネル領域１９からソーストレンチ４８の側面に沿って縦方向に延び、ソーストレンチ４８の底面に沿って横方向に延びる外面を有すると共に、さらに、凸部５１の下方において、ＳｉＣ基板２の表面に沿って横方向に延びる外面を有している。これにより、図１４の構成では、凸部５１の下方において、ソーストレンチ４８よりも深く形成されたｐ型領域２８を有している。この実施形態では、凸部５１は、表面部を除く大部分がｐ型領域２８で構成されている。ｐ^＋型チャネルコンタクト領域１６は、凸部５１の表面部の全体に形成されていてもよい。

また、半導体装置１は、図１５に示すように、ソーストレンチ４７，４８を備えていなくてもよい。ｐ^＋型チャネルコンタクト領域１６は、各単位セル１５の中央領域に形成されており、このｐ^＋型チャネルコンタクト領域１６を取り囲むようにｎ^＋型ソース領域１７が形成されていてもよい。この場合、半導体装置１は、ｐ型チャネル領域１９に連なるｐ型ピラー層４６（たとえば、濃度１×１０^１６ｃｍ^－３～１×１０^１９ｃｍ^－３）を備えていてもよい。ｐ型ピラー層４６は、各単位セル１５のｐ型チャネル領域１９の内方の領域に形成されている。より具体的には、ｐ型ピラー層４６は、ｐ型チャネル領域１９のほぼ中央の領域において、たとえばｐ型チャネル領域１９と相似形（図１（ｂ）のレイアウトでは平面視四角形）に形成されていてもよい。すなわち、ｐ型ピラー層４６は、ほぼ柱状（図１（ｂ）のレイアウトではほぼ四角柱状）に形成されている。これにより、ＳｉＣ基板２には、適当なピッチで配列されたｐ型ピラー層４６と、互いに隣り合うｐ型ピラー層４６の間に挟まれたｎ型ドレイン領域２０とが表面２１に沿う方向に交互に配列されている。

以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。
たとえば、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。

また、半導体装置１に採用される半導体は、ＳｉＣに限らず、たとえば、Ｓｉ、ＧａＮ、ダイヤモンド等であってもよい。
また、オーバーラップ部２４は、ゲートフィンガー部４に限らず、アクティブ部３に形成されていてもよい。たとえば、各単位セル１５の上面が隠れない程度にゲートトレンチ９の開口端の周囲のみを覆うことによって、アクティブ部３にもオーバーラップ部２４を形成してもよい。この場合、ゲートトレンチ９にもオーバーハング部３３を形成しておけば、前述と同様の耐圧向上効果を得ることができる。すなわち、ゲートフィンガー８の直下の構造は、本発明のオーバーハング部３３による耐圧向上の効果を示す一例に過ぎず、同様の効果を得ることができる構造であれば、ゲートフィンガー部だけに限らない。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、前述の実施形態からは、以下の特徴を抽出することができる。
アクティブ部およびゲートフィンガー部を含む半導体層と、前記アクティブ部に形成されたＭＩＳトランジスタであって、ゲートトレンチと、前記ゲートトレンチの側面に順に沿う第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域と含むＭＩＳトランジスタと、前記ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第１ゲートフィンガートレンチと、前記ゲートトレンチおよび前記第１ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記第１ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の第１底部不純物領域と、前記複数の第１ゲートフィンガートレンチを横切り、前記ゲート電極に電気的に接続されたゲートフィンガーと、隣り合う前記第１ゲートフィンガートレンチの間において、前記第１ゲートフィンガートレンチの底部よりも深く形成された第２導電型の電界緩和領域とを含む、半導体装置が抽出される。

この構成によれば、電界緩和領域の存在によって、ゲートフィンガー部における第２導電型の不純物領域（第１底部不純物領域および電界緩和領域の両方を含む領域）のピッチを、ゲートトレンチのピッチよりも狭くすることができる。これにより、ゲートフィンガー部において第２導電型の不純物領域の密度を高くできるので、高電圧印加時に、ゲートフィンガー部に対する電界集中を緩和し、ゲートフィンガー部におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。

前記半導体装置は、隣り合う前記第１ゲートフィンガートレンチの間に形成され、前記ゲートトレンチと一体的な第２ゲートフィンガートレンチをさらに含み、前記電界緩和領域は、前記第２ゲートフィンガートレンチの少なくとも底部に形成された第２底部不純物領域を含んでいてもよい。
この構成によれば、第２ゲートフィンガートレンチの深さを電界緩和領域の深さに算入することができるので、第２ゲートフィンガートレンチの底部から比較的浅く不純物領域を形成する程度で、第１ゲートフィンガートレンチの底部よりも深い電界緩和領域を容易に形成することができる。

前記半導体装置では、前記第２ゲートフィンガートレンチは、前記第１ゲートフィンガートレンチに沿って延びていてもよいし、前記第１ゲートフィンガートレンチに交差する方向に延びていてもよい。
前記半導体装置は、隣り合う前記第１ゲートフィンガートレンチの間の領域は、一方の前記第１ゲートフィンガートレンチから他方の前記第１ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、前記半導体装置は、前記平坦領域において、前記第１ゲートフィンガートレンチの底部よりも浅く形成された第２導電型の表面部不純物領域をさらに含む。この場合、前記電界緩和領域は、前記表面部不純物領域に連なるように形成された領域を含んでいてもよいし、前記表面部不純物領域の下方に間隔を空けて形成された領域を含んでいてもよい。

たとえば、電界緩和領域がイオン注入によって形成される場合、その深さは、注入エネルギによって制御される。注入エネルギが大きければ大きいほど、半導体表面から、より深い位置に電界緩和領域を形成することができる。注入エネルギは、狙いの深さ位置に応じて決定されるものであるから、注入の前段階でマスクの位置ずれが生じると、狙った深さ位置に不純物領域を形成できないことがある。たとえば、トレンチの底部に不純物領域が形成される場合、エネルギ条件は、イオンの注入面（トレンチの底面）を基準面として、そこからの深さに応じて決定される。しかしながら、マスクがトレンチに対して横にずれると、深さの基準面が半導体の表面（トレンチの開口端）にまで上がってしまい、狙った位置よりも浅い位置にしか不純物領域が形成されないおそれがある。

この構成によれば、電界緩和領域が半導体層の平坦領域に形成されるため、たとえマスクの位置ずれが生じても、イオン注入の基準面の高さ位置がほとんど変わらない。したがって、高い確率で、電界緩和領域を狙った深さ位置に形成することができる。
前記半導体装置では、前記ＭＩＳトランジスタは、前記チャネル領域に連なり、前記電界緩和領域よりも深く形成された第２導電型の領域をさらに含む。

この構成によれば、高電圧印加時におけるゲートフィンガー部に対する電界集中の緩和効果を一層高めることができる。
また、アクティブ部およびゲートフィンガー部を含む半導体層と、前記アクティブ部に形成されたＭＩＳトランジスタであって、所定のピッチＰ_１で形成されたゲートトレンチと、前記ゲートトレンチの側面に順に沿う第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域と含むＭＩＳトランジスタと、前記ゲートフィンガー部において、前記ゲートトレンチのピッチＰ_１よりも狭いピッチＰ_２で形成され、前記ゲートトレンチと一体的な複数のゲートフィンガートレンチと、前記ゲートトレンチおよび前記ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の底部不純物領域と、前記複数のゲートフィンガートレンチを横切り、前記ゲート電極に電気的に接続されたゲートフィンガーとを含む、半導体装置が抽出される。

この構成によれば、ゲートフィンガー部において第２導電型の不純物領域の密度を高くできるので、高電圧印加時に、ゲートフィンガー部に対する電界集中を緩和し、ゲートフィンガー部におけるアバランシェ降伏の発生を軽減することができる。その結果、アバランシェ降伏をアクティブ部で優先的に発生させることができるので、高いアバランシェ耐量を実現することができる。

前記半導体装置は、前記ゲートトレンチが格子状に形成されており、前記ゲートフィンガートレンチは、前記ゲートトレンチの延長部で構成され、前記ゲートトレンチの格子ピッチで配列された複数の第１ゲートフィンガートレンチと、隣り合う前記第１ゲートフィンガートレンチの間に形成された第２ゲートフィンガートレンチとを含む。
前記半導体装置では、前記ＭＩＳトランジスタは、前記チャネル領域に連なり、前記底部不純物領域よりも深く形成された第２導電型の領域をさらに含む。

この構成によれば、高電圧印加時におけるゲートフィンガー部に対する電界集中の緩和効果を一層高めることができる。
前記半導体装置では、前記底部不純物領域は、前記チャネル領域と電気的に接続されている。
この構成によれば、底部不純物領域の電位をチャネル領域の電位に維持することができる。

前記半導体装置では、前記ゲート電極は、当該ゲート電極が埋め込まれたトレンチの上部エッジにおいて前記半導体層の表面に重なるオーバーラップ部を有し、前記ゲート絶縁膜は、前記上部エッジにおいて前記トレンチの内方へ突出するオーバーハング部を含む。このトレンチは、前記ゲートトレンチ、前記ゲートフィンガートレンチ、前記第１ゲートフィンガートレンチおよび前記第２ゲートフィンガートレンチを含む。

この構成によれば、トレンチの上部エッジにオーバーハング部が形成されているので、上部エッジにおけるゲート絶縁膜の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジに電界が集中しても、上部エッジでのゲート絶縁膜の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。

前記半導体装置では、前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる傾斜面を含む。
この構成によれば、ゲートのオン時に上部エッジにかかる電界を傾斜面内に分散させて、電界集中を緩和することができる。
前記半導体装置では、前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる円形面を含む。

この構成によれば、ゲートのオン時に上部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。
前記半導体装置では、前記トレンチの底面上の前記ゲート絶縁膜は、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い。
この構成によれば、トレンチの底面上のゲート絶縁膜を介して向かい合うゲート電極と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。また、トレンチの底面上のゲート絶縁膜の耐圧を向上させることができるので、ゲートのオフ時におけるゲート絶縁膜の絶縁破壊を防止することもできる。

前記半導体装置では、前記ゲート絶縁膜は、前記半導体層の表面に、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い部分をさらに含む。
この構成によれば、半導体層の表面上のゲート絶縁膜を介して向かい合うゲート電極（オーバーラップ部）と半導体層とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。

前記半導体装置は、前記トレンチの下部エッジは、前記トレンチの側面と底面とを連ならせる円形面を含む。
この構成によれば、ゲートのオフ時に下部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。

１ 半導体装置
２ ＳｉＣ基板
３ アクティブ部
４ ゲートフィンガー部
８ ゲートフィンガー
９ ゲートトレンチ
１０ ゲートフィンガートレンチ
１１ 第１ゲートフィンガートレンチ
１２ 第２ゲートフィンガートレンチ
１７ ｎ^＋型ソース領域
１９ ｐ型チャネル領域
２０ ｎ型ドレイン領域
２２ ゲート電極
２３ ゲート絶縁膜
２４ オーバーラップ部
２５ （ゲート絶縁膜の）側面部
２６ （ゲート絶縁膜の）底面部
２７ （ゲート絶縁膜の）表面部
２８ ｐ型領域
３２ 上部エッジ
３３ オーバーハング部
３４ 傾斜面
３５ 円形面
３６ ｐ型領域
３７ 平坦領域
３８ 底部ｐ型領域
３９ 円形面
４１ ｐ型突出領域
４２ ｐ型フローティング領域
４３ ｐ型領域
４５ 第２ゲートフィンガートレンチ
４６ ｐ型ピラー層

Claims (19)

1. アクティブ部を含み、ＳｉＣからなる半導体層と、
   前記アクティブ部に形成された複数のＭＩＳトランジスタであって、前記アクティブ部は複数のゲートトレンチによって複数の単位セルに区画されており、各前記ＭＩＳトランジスタが、前記ゲートトレンチの側面に順に沿う第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域を含むＭＩＳトランジスタと、
   ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第１ゲートフィンガートレンチと、
   前記ゲートトレンチおよび前記第１ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
   前記第１ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の第１底部不純物領域であって、前記第１底部不純物領域の底部の少なくとも一部が、断面視において前記半導体層の表面に沿う水平直線を形成するように同じ深さになっている第１底部不純物領域と、
   前記複数の第１ゲートフィンガートレンチおよび前記ゲート電極に電気的に接続されたゲート導電層と、
   前記半導体層上に形成されたソース電極と、
   隣り合う前記ゲートトレンチの間において前記半導体層上に形成された非導電材料を含む第１膜と、
   前記ソース電極と前記第１膜との間に形成された第１導電膜とを含み、
   前記ソース電極は、前記半導体層の厚さ方向に突出する突出部を有し、前記半導体層の厚さ方向に交差する方向において、前記第１導電膜との間に境界を形成しており、
   前記ＭＩＳトランジスタは、前記チャネル領域に連なる第２導電型の領域であって、前記第１底部不純物領域のうち前記第１ゲートフィンガートレンチの底部に形成された部分よりも深く形成された第２導電型の領域をさらに含む、半導体装置。
2. 前記第１ゲートフィンガートレンチに埋め込まれた前記ゲート電極は、前記第１ゲートフィンガートレンチの底部の反対側に突出した突出部を有している、請求項１に記載の半導体装置。
3. 前記ゲート電極の前記突出部は、各前記第１ゲートフィンガートレンチの直上に形成された第１部分と、隣り合う前記第１ゲートフィンガートレンチで挟まれた前記半導体層の前記表面上に形成された第２部分とを有している、請求項２に記載の半導体装置。
4. 前記ゲート導電層は、前記ゲート電極の前記突出部の前記第１部分および前記第２部分に直接接している、請求項３に記載の半導体装置。
5. 前記ゲート電極の前記突出部は、前記第１部分および前記第２部分を横切る上面を有し、
   前記ゲート電極の前記突出部の前記上面は、前記第１底部不純物領域の前記底部とほぼ平行である、請求項３または４に記載の半導体装置。
6. 隣り合う前記第１ゲートフィンガートレンチの間に形成され、前記ゲートトレンチと一体的な第２ゲートフィンガートレンチと、
   前記第２ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の第２底部不純物領域をとをさらに含む、請求項１～５のいずれか一項に記載の半導体装置。
7. 前記第２底部不純物領域の底部の一部は、断面視において、前記水平直線の一部を形成している、請求項６に記載の半導体装置。
8. 前記第２ゲートフィンガートレンチは、前記第１ゲートフィンガートレンチに沿って延びている、請求項６または７に記載の半導体装置。
9. 前記第２ゲートフィンガートレンチは、前記第１ゲートフィンガートレンチに交差する方向に延びている、請求項６または７に記載の半導体装置。
10. 隣り合う前記第１ゲートフィンガートレンチの間の領域は、一方の前記第１ゲートフィンガートレンチから他方の前記第１ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、
    隣り合う前記第１ゲートフィンガートレンチの間の前記領域は、前記平坦領域において第２導電型の表面部不純物領域をさらに含む、請求項１～９のいずれか一項に記載の半導体装置。
11. 前記第１底部不純物領域は、前記表面部不純物領域に連なるように形成された領域を含む、請求項１０に記載の半導体装置。
12. 前記半導体層は、ワイドバンドギャップ半導体を含む、請求項１～１１のいずれか一項に記載の半導体装置。
13. 前記ゲートトレンチおよび前記第１ゲートフィンガートレンチを含むトレンチの下部エッジは、前記トレンチの側面と底面とを連ならせる円形面を含む、請求項１～１２のいずれか一項に記載の半導体装置。
14. 前記ゲート電極は、当該ゲート電極が埋め込まれたトレンチの上部エッジにおいて前記半導体層の表面に重なるオーバーラップ部を有し、
    前記ゲート絶縁膜は、前記上部エッジにおいて前記トレンチの内方へ突出するオーバーハング部を含む、請求項１～１２のいずれか一項に記載の半導体装置。
15. 前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる傾斜面を含む、請求項１４に記載の半導体装置。
16. 前記上部エッジは、前記半導体層の表面と前記トレンチの内面とを連ならせる円形面を含む、請求項１４または１５に記載の半導体装置。
17. 前記トレンチの底面上の前記ゲート絶縁膜は、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い、請求項１４～１６のいずれか一項に記載の半導体装置。
18. 前記ゲート絶縁膜は、前記半導体層の表面に、前記トレンチの側面上の前記ゲート絶縁膜よりも厚い部分をさらに含む、請求項１４～１７のいずれか一項に記載の半導体装置。
19. アバランシェ降伏が、前記ゲートフィンガー部よりも前記アクティブ部において優先的に発生する、請求項１～１８のいずれか一項に記載の半導体装置。

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