WO2024101131A1 - ＳｉＣ半導体装置 - Google Patents

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WO2024101131A1
WO2024101131A1 PCT/JP2023/038175 JP2023038175W WO2024101131A1 WO 2024101131 A1 WO2024101131 A1 WO 2024101131A1 JP 2023038175 W JP2023038175 W JP 2023038175W WO 2024101131 A1 WO2024101131 A1 WO 2024101131A1
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WO
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film
trench
gate
pad
region
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Application number
PCT/JP2023/038175
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English (en)
French (fr)
Inventor
誠悟 森
佑紀 中野
弘章 白神
Original Assignee
ローム株式会社
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  • Patent document 1 discloses a semiconductor device including a semiconductor substrate, a MOS gate, a p-type region, an interlayer insulating film, a gate polysilicon layer, a gate pad, and a contact electrode.
  • the MOS gate includes a plurality of gate electrodes embedded in a plurality of trenches formed in the semiconductor substrate.
  • the p-type region is formed in the surface layer of the semiconductor substrate at a distance from the MOS gate.
  • the interlayer insulating film covers the MOS gate and the p-type region on the semiconductor substrate.
  • the gate polysilicon layer is provided as a gate resistor.
  • the gate polysilicon layer is disposed on a portion of the interlayer insulating film that covers the p-type region, at a distance from the MOS gate, and faces the p-type region across the interlayer insulating film.
  • the gate pad is disposed on the gate polysilicon layer and is electrically connected to the gate polysilicon layer.
  • the contact electrode is disposed on the gate polysilicon layer at a distance from the gate pad, and is electrically connected to the gate polysilicon layer.
  • the present disclosure provides a semiconductor device having a novel layout associated with a resistor.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench structure formed on the main surface, an interlayer film covering the trench structure, and a resistive film disposed on the interlayer film so as to partially face the trench structure across the interlayer film.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench gate structure formed on the main surface, an interlayer film covering the trench gate structure, and a resistive film disposed on the interlayer film so as to partially face the trench gate structure across the interlayer film.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench source structure formed on the main surface, an interlayer film covering the trench source structure, and a resistive film disposed on the interlayer film so as to partially face the trench source structure across the interlayer film.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench gate structure formed on the main surface, a trench source structure formed on the main surface adjacent to the trench gate structure, an interlayer film covering the trench gate structure and the trench source structure, and a resistive film disposed on the interlayer film so as to partially face the trench gate structure and the trench source structure across the interlayer film.
  • the present disclosure provides a semiconductor device including: a chip having a main surface; a first trench structure formed in a band shape extending in a first direction on the main surface; a second trench structure formed on the main surface at a distance from the first trench structure in the first direction and facing the first trench structure in the first direction; an interlayer film covering the main surface; and a resistive film disposed on the interlayer film at a distance from the second trench structure in the first direction and facing the first trench structure across the interlayer film.
  • the present disclosure provides a semiconductor device including: a chip having a main surface; a trench gate structure formed in a band shape extending in a first direction on the main surface; a trench source structure formed on the main surface at a distance from the trench gate structure in the first direction and facing the trench gate structure in the first direction; an interlayer film covering the main surface; and a resistive film disposed on the interlayer film at a distance from the trench source structure in the first direction and facing the trench gate structure across the interlayer film.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a first trench structure formed on the main surface, a second trench structure formed on the main surface at a distance from the first trench structure in one direction and facing the first trench structure in the one direction, a third trench structure formed on the main surface at a distance from the first trench structure in an orthogonal direction perpendicular to the one direction and facing the first trench structure in the orthogonal direction, an interlayer film covering the main surface, and a resistive film disposed on the interlayer film so as to face the first trench structure across the interlayer film.
  • the present disclosure provides a semiconductor device including: a chip having a main surface; a trench gate structure formed on the main surface; a first trench source structure formed on the main surface at a distance from the trench gate structure in one direction and facing the trench gate structure in the one direction; a second trench source structure formed on the main surface at a distance from the trench gate structure in an orthogonal direction perpendicular to the one direction and facing the trench gate structure in the orthogonal direction; an interlayer film covering the main surface; and a resistive film disposed on the interlayer film so as to face the trench gate structure across the interlayer film.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a trench structure formed on the main surface, an interlayer film including an insulating film containing no impurities and covering the trench structure, and a resistive film disposed on the interlayer film so as to face the trench structure across the interlayer film.
  • the present disclosure provides a semiconductor device including a chip having a main surface, an interlayer film covering the main surface, a resistor disposed inside the interlayer film, a pad electrode having a first pad portion as a pad body and a second pad portion penetrating a portion of the interlayer film and connected to the resistor, and a pad insulating film having a pad opening exposing the first pad portion of the pad electrode and having a portion covering the resistor across the second pad portion of the pad electrode.
  • the present disclosure provides a semiconductor device including a chip having a main surface, a first surface portion located inside the main surface, a second surface portion recessed in the thickness direction outside the first surface portion, and a mesa portion defined on the main surface by a connection surface portion connecting the first surface portion and the second surface portion, an interlayer film covering the first surface portion, and a resistive film disposed on the interlayer film so as to face the first surface portion.
  • the chip according to the present disclosure is preferably a "SiC chip.”
  • the semiconductor device according to the present disclosure is preferably a "SiC semiconductor device.”
  • FIG. 1 is a plan view showing a semiconductor device according to a specific embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing an example of the layout of the first main surface.
  • FIG. 4 is an enlarged plan view showing an example of the layout of active regions.
  • FIG. 5 is an enlarged plan view showing an example of the layout of the first side end region.
  • FIG. 6 is an enlarged plan view showing an example layout of the first termination region.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG.
  • FIG. 10 is a cross-sectional view taken along line X-X shown in FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI shown in FIG.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG.
  • FIG. 13 is a cross-sectional view taken along the line XIII-XIII shown in FIG.
  • FIG. 14 is a cross-sectional view showing the structure of the outer periphery region.
  • FIG. 15 is a plan view showing an example of the layout of gate electrodes and source electrodes.
  • FIG. 16 is an enlarged plan view showing a main part of FIG.
  • FIG. 17 is a further enlarged plan view of a main portion of FIG. FIG.
  • FIG. 18 is a plan view showing an example of the layout of the first main surface of the region shown in FIG.
  • FIG. 19 is an enlarged plan view showing an example of the layout on the inner side of the pad region.
  • FIG. 20 is an enlarged plan view showing an example of the layout on the peripheral edge side of the pad region.
  • 21 is a cross-sectional view taken along line XXI-XXI shown in FIG. 20.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 21.
  • FIG. 23 is a cross-sectional view taken along line XXIII-XXIII shown in FIG. 21.
  • FIG. FIG. 24 is an enlarged cross-sectional view showing a main part of FIG. FIG.
  • FIG. 25 is a diagram showing another layout example of the pad region.
  • FIG. 26 is a diagram showing another layout example of the pad region.
  • FIG. 27 is a diagram showing another layout example of the pad region.
  • FIG. 28 is a diagram showing another layout example of the pad region.
  • FIG. 29 is a cross-sectional view showing another example of the chip.
  • FIG. 30 is a cross-sectional view showing another example of the chip.
  • FIG. 31A is a cross-sectional view showing an example of a method for manufacturing a semiconductor device.
  • FIG. 31B is a cross-sectional view showing a step subsequent to that of FIG. 31A.
  • FIG. 31C is a cross-sectional view showing a step subsequent to that of FIG. 31B.
  • FIG. 31D is a cross-sectional view showing a step subsequent to FIG. 31C.
  • FIG. 31E is a cross-sectional view showing a step subsequent to that of FIG. 31D.
  • FIG. 31F is a cross-sectional view showing a step subsequent to FIG. 31E.
  • FIG. 31G is a cross-sectional view showing a step subsequent to FIG. 31F.
  • FIG. 31H is a cross-sectional view showing a step subsequent to that shown in FIG. 31G.
  • FIG. 31I is a cross-sectional view showing a step subsequent to that shown in FIG. 31H.
  • FIG. 31J is a cross-sectional view showing a step subsequent to that shown in FIG. 31I.
  • FIG. 31K is a cross-sectional view showing a step subsequent to that of FIG.
  • FIG. 31L is a cross-sectional view showing a step subsequent to FIG. 31K.
  • FIG. 31M is a cross-sectional view showing a step subsequent to FIG. 31L.
  • FIG. 31N is a cross-sectional view showing a step subsequent to that shown in FIG. 31M.
  • FIG. 31O is a cross-sectional view showing a step subsequent to FIG. 31N.
  • FIG. 31P is a cross-sectional view showing a step subsequent to that shown in FIG. 31O.
  • this phrase includes a numerical value (shape) that is equal to the numerical value (shape) of the comparison target, as well as a numerical error (shape error) within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • shape a numerical value that is equal to the numerical value (shape) of the comparison target
  • error a numerical error within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • the words “first,” “second,” “third,” etc. are used, but these are symbols attached to the names of each structure to clarify the order of explanation, and are not used with the intention of limiting the names of each structure.
  • the conductivity type of a semiconductor region is indicated using “p-type” or “n-type”, but “p-type” may also be referred to as the “first conductivity type” and “n-type” as the “second conductivity type”. Of course, “n-type” may also be referred to as the "first conductivity type” and “p-type” as the “second conductivity type”.
  • P-type is a conductivity type resulting from a trivalent element
  • n-type is a conductivity type resulting from a pentavalent element.
  • the trivalent element is at least one of boron, aluminum, gallium, and indium.
  • the pentavalent element is at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to a specific embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG. 1.
  • FIG. 3 is a plan view showing an example layout of a first main surface 3.
  • the semiconductor device 1 is a semiconductor switching device including an insulated gate type transistor structure.
  • the transistor structure may be referred to as a MISFET structure (Metal Insulator Semiconductor Field Effect Transistor structure).
  • semiconductor device 1 includes chip 2 that includes a single crystal of a wide bandgap semiconductor and is formed in a hexahedral shape (specifically, a rectangular parallelepiped shape).
  • semiconductor device 1 is a "wide bandgap semiconductor device.”
  • Chip 2 may also be referred to as a “semiconductor chip,” a "wide bandgap semiconductor chip,” or the like.
  • a wide bandgap semiconductor is a semiconductor that has a bandgap that exceeds the bandgap of Si (silicon). Examples of wide bandgap semiconductors include GaN (gallium nitride), SiC (silicon carbide), and C (diamond).
  • the chip 2 is a "SiC chip” that includes hexagonal SiC single crystal as an example of a wide band gap semiconductor.
  • the semiconductor device 1 is a "SiC semiconductor device.”
  • the semiconductor device 1 may also be referred to as a "SiC-MISFET.”
  • the hexagonal SiC single crystal has multiple polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, and the like.
  • the chip 2 includes 4H-SiC single crystal, but the chip 2 may include other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed in a plan view from their normal direction Z (hereinafter simply referred to as "plan view").
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of a SiC single crystal.
  • the first main surface 3 is formed by the silicon surface ((0001) surface) of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface ((000-1) surface) of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 may have an off angle inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
  • the off direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may be greater than 0° and less than or equal to 10°.
  • the off angle is preferably less than or equal to 5°.
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3 and face a second direction Y that intersects (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X may be the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the third side surface 5C side in the first direction X may be referred to as one side of the first direction X
  • the fourth side surface 5D side in the first direction X may be referred to as the other side of the first direction X
  • the first side surface 5A side in the second direction Y may be referred to as one side of the second direction Y
  • the second side surface 5B side in the second direction Y may be referred to as the other side of the second direction Y.
  • the chip 2 may have a thickness of 5 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the chip 2 may be set to a value belonging to any one of the following ranges: 5 ⁇ m or more and 25 ⁇ m or less, 25 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 75 ⁇ m or less, 75 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 125 ⁇ m or less, 125 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 175 ⁇ m or less, and 175 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the chip 2 is preferably 100 ⁇ m or less.
  • the first to fourth sides 5A to 5D may have a length of 0.5 mm or more and 20 mm or less in plan view.
  • the length of the first to fourth sides 5A to 5D may be set to a value that falls within any one of the following ranges: 0.5 mm or more and 5 mm or less, 5 mm or more and 10 mm or less, 10 mm or more and 15 mm or less, and 15 mm or more and 20 mm or less. It is preferable that the length of the first to fourth sides 5A to 5D is 5 mm or more.
  • the semiconductor device 1 includes an n-type first semiconductor region 6 formed in a region (surface layer) on the first main surface 3 side within the chip 2.
  • a drain potential is applied to the first semiconductor region 6 as a high potential (first potential).
  • the first semiconductor region 6 may also be referred to as a "drain region", a “drift region”, etc.
  • the first semiconductor region 6 is formed in a layer extending along the first main surface 3, and is exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is made of an epitaxial layer (specifically, a SiC epitaxial layer).
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the first semiconductor region 6 is preferably 3 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 5 ⁇ m or more and 25 ⁇ m or less.
  • the semiconductor device 1 includes an n-type second semiconductor region 7 formed in a region (surface layer) on the second main surface 4 side in the chip 2.
  • a drain potential is applied to the second semiconductor region 7.
  • the second semiconductor region 7 may also be referred to as a "drain region.”
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6, and is electrically connected to the first semiconductor region 6 in the chip 2.
  • the second semiconductor region 7 is formed in a layer extending along the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC semiconductor substrate). That is, the chip 2 has a layered structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 150 ⁇ m or less, 100 ⁇ m or less, 50 ⁇ m or less, or 40 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more.
  • the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more. In this embodiment, the thickness of the second semiconductor region 7 is greater than the thickness of the first semiconductor region 6.
  • the semiconductor device 1 includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connecting surfaces 10A to 10D.
  • the active surface 8, outer surface 9, and first to fourth connecting surfaces 10A to 10D define an active plateau 11 on the first main surface 3.
  • the active surface 8 may be referred to as the "first surface portion”
  • the outer peripheral surface 9 may be referred to as the "second surface portion”
  • the first to fourth connection surfaces 10A to 10D may be referred to as the "connection surface portion”
  • the active plateau 11 may be referred to as the “mesa portion”.
  • the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D may be considered to be components of the chip 2 (first main surface 3).
  • the active surface 8 is formed at a distance inward from the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3.
  • the active surface 8 has a flat surface extending in the first direction X and the second direction Y.
  • the active surface 8 is formed by a c-plane (Si-plane).
  • the active surface 8 is formed in a quadrangle shape having four sides parallel to the first to fourth side surfaces 5A to 5D in a plan view.
  • the outer peripheral surface 9 is located outside the active surface 8 and is recessed in the thickness direction of the chip 2 (towards the second main surface 4) relative to the active surface 8. Specifically, the outer peripheral surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6.
  • the outer peripheral surface 9 extends in a band shape along the active surface 8 in a plan view and is formed in a ring shape (specifically a square ring shape) surrounding the active surface 8.
  • the outer peripheral surface 9 has a flat surface extending in the first direction X and the second direction Y, and is formed approximately parallel to the active surface 8.
  • the outer peripheral surface 9 is formed by a c-plane (Si-plane).
  • the outer peripheral surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
  • the outer peripheral surface 9 has a outer peripheral depth DO.
  • the outer peripheral depth DO may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is preferable that the outer peripheral depth DO is 2.5 ⁇ m or less.
  • the first to fourth connection surfaces 10A to 10D extend in the normal direction Z and connect the active surface 8 and the outer peripheral surface 9.
  • the first connection surface 10A is located on the first side surface 5A side
  • the second connection surface 10B is located on the second side surface 5B side
  • the third connection surface 10C is located on the third side surface 5C side
  • the fourth connection surface 10D is located on the fourth side surface 5D side.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 10A to 10D may extend approximately vertically between the active surface 8 and the outer peripheral surface 9 so as to define a square-prism-shaped active plateau 11.
  • the first to fourth connection surfaces 10A to 10D may be inclined obliquely downward from the active surface 8 toward the outer peripheral surface 9 so as to define a square-prism-shaped active plateau 11.
  • the active plateau 11 is defined in a protruding shape in the first semiconductor region 6 on the first main surface 3.
  • the active plateau 11 is formed only in the first semiconductor region 6, and is not formed in the second semiconductor region 7.
  • the semiconductor device 1 includes an active region 12, a first side end region 13, a second side end region 14, a first termination region 15, a second termination region 16, and a peripheral region 17 on the first main surface 3.
  • the active region 12 is a region where the output current (drain current) of the transistor is generated.
  • the active region 12 is provided on the inner side of the active surface 8 and spaced apart from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D).
  • the active region 12 is provided in a quadrangle shape having four sides parallel to the first to fourth side surfaces 5A to 5D in a plan view.
  • the proportion of the active region 12 in the active surface 8 is preferably 50% or more and 95% or less.
  • the proportion of the active region 12 may be a value belonging to any one of the following ranges: 50% or more and 60% or more, 60% or more and 70% or less, 70% or more and 80% or less, 80% or more and 90% or less, and 90% or more and 95% or less.
  • the proportion of the active region 12 is preferably 70% or more.
  • the first side end region 13 is provided as a non-active region on one side of the active region 12 in the first direction X (the third connection surface 10C side) on the active surface 8.
  • the first side end region 13 is provided in a band shape extending in the second direction Y in a plan view.
  • the second side end region 14 is provided as a non-active region on the active surface 8 on the other side in the first direction X (the fourth connection surface 10D side) of the active region 12, and faces the first side end region 13 across the active region 12 in the first direction X.
  • the second side end region 14 is provided in a band shape extending in the second direction Y in a plan view.
  • the first termination region 15 is provided as an inactive region on one side of the active region 12 in the second direction Y (the side of the first connection surface 10A).
  • the first termination region 15 is provided in a band shape extending in the first direction X in a plan view.
  • the first termination region 15 faces the active region 12, the first side end region 13, and the second side end region 14 in the second direction Y.
  • the second termination region 16 is provided as an inactive region on the other side in the second direction Y (the second connection surface 10B side) of the active region 12.
  • the second termination region 16 is provided in a band shape extending in the first direction X in a plan view.
  • the second termination region 16 faces the active region 12, the first side end region 13, and the second side end region 14 in the second direction Y.
  • the outer peripheral region 17 is provided on the outer peripheral surface 9 as a non-active region.
  • the outer peripheral region 17 is provided in a ring shape (specifically, a rectangular ring shape) surrounding the active surface 8 (active plateau 11) in a plan view.
  • the outer peripheral region 17 surrounds the active region 12, the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view.
  • FIG. 4 is an enlarged plan view showing an example layout of the active region 12.
  • FIG. 5 is an enlarged plan view showing an example layout of the first side end region 13.
  • FIG. 6 is an enlarged plan view showing an example layout of the first termination region 15.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG. 4.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG. 4.
  • Figure 9 is a cross-sectional view taken along line IX-IX in Figure 5.
  • Figure 10 is a cross-sectional view taken along line X-X in Figure 5.
  • Figure 11 is a cross-sectional view taken along line XI-XI in Figure 5.
  • Figure 12 is a cross-sectional view taken along line XII-XII in Figure 5.
  • Figure 13 is a cross-sectional view taken along line XIII-XIII in Figure 6.
  • Figure 14 is a cross-sectional view showing the structure of the peripheral region 17.
  • the semiconductor device 1 includes a p-type body region 18 (first impurity region) formed in a surface layer portion of the first main surface 3 (active surface 8).
  • the body region 18 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8.
  • the body region 18 is formed in a layer extending along the active surface 8.
  • the body region 18 is preferably formed over the entire active surface 8 and exposed from the first to fourth connection surfaces 10A to 10D.
  • the semiconductor device 1 includes an n-type source region 19 (second impurity region) formed in the surface layer of the body region 18 in the active region 12.
  • the source region 19 is formed at a distance from the bottom of the body region 18 toward the active surface 8. In other words, the source region 19 is formed in a region on the active surface 8 side of the body region 18.
  • the source region 19 has a higher n-type impurity concentration than the first semiconductor region 6.
  • the source region 19 forms a transistor channel with the first semiconductor region 6 in the body region 18.
  • the source region 19 is not formed in the first side end region 13, the second side end region 14, the first termination region 15, or the second termination region 16.
  • the source region 19 may be formed in at least one of the first side end region 13, the second side end region 14, the first termination region 15, or the second termination region 16, to the extent that it does not affect the electrical characteristics of the channel.
  • the source region 19 may also be formed over the entire active surface 8.
  • the semiconductor device 1 includes a plurality of trench electrode type trench structures 20 formed on the first main surface 3 (active surface 8).
  • the plurality of trench structures 20 includes a plurality of trench gate structures 21, a plurality of trench source structures 22, a plurality of trench side end structures 23, and a plurality of trench termination structures 24.
  • the plurality of trench structures 20 includes a plurality of trench electrode type gate structures, a plurality of trench electrode type source structures, a plurality of trench electrode type side end structures, and a plurality of trench electrode type termination structures.
  • the trench gate structure 21 is applied with a gate potential as a control potential.
  • the trench source structure 22 is applied with a source potential as a low potential (a second potential lower than the drain potential).
  • the trench side end structure 23 is applied with a source potential.
  • the trench termination structure 24 is applied with a source potential.
  • the trench source structure 22 may be referred to as a "first trench source structure”
  • the trench side end structure 23 may be referred to as a “second trench source structure”
  • the trench termination structure 24 may be referred to as a "third trench source structure”.
  • the trench side end structure 23 may be referred to as a "first dummy trench structure”
  • the trench termination structure 24 may be referred to as a "second dummy trench structure”.
  • the multiple trench gate structures 21 are arranged in the active region 12 at intervals inward from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D), and define the active region 12 in the inner part of the active surface 8.
  • the multiple trench gate structures 21 are each formed in a band shape extending in the first direction X in a plan view, and are arranged at intervals in the second direction Y.
  • the plurality of trench gate structures 21 penetrate the body region 18 and the source region 19 to reach the first semiconductor region 6.
  • the plurality of trench gate structures 21 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • the plurality of trench gate structures 21 control the inversion and non-inversion of the channel in the body region 18 in response to the gate potential.
  • Each trench gate structure 21 has a first width W1 in the second direction Y and a first depth D1 in the normal direction Z.
  • the first width W1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first width W1 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the first depth D1 is less than the aforementioned peripheral depth DO.
  • the first depth D1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first depth D1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • Each trench gate structure 21 includes a first trench 25, a first insulating film 26, and a first buried electrode 27.
  • the first trench 25 is formed in the active surface 8 and defines the wall surface of the trench gate structure 21.
  • the first insulating film 26 covers the wall surface of the first trench 25.
  • the first insulating film 26 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first insulating film 26 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the first insulating film 26 includes a silicon oxide film made of an oxide of the chip 2.
  • the first buried electrode 27 is embedded in the first trench 25 across the first insulating film 26, and faces the channel across the first insulating film 26.
  • the first buried electrode 27 may include p-type or n-type conductive polysilicon.
  • the multiple trench source structures 22 are each formed in the active surface 8 so as to be adjacent to the multiple trench gate structures 21 in the second direction Y in the active region 12. That is, the multiple trench source structures 22 are each disposed in the regions between adjacent pairs of trench gate structures 21 and face the multiple trench gate structures 21 in the second direction Y. That is, the multiple trench source structures 22 are arranged alternately with the multiple trench gate structures 21 in the second direction Y.
  • the multiple trench source structures 22 are each formed in a band shape extending in the first direction X in a plan view. In this embodiment, the multiple trench source structures 22 are extended from the active region 12 to the first side end region 13 and the second side end region 14. The multiple trench source structures 22 face the trench gate structure 21 in the second direction Y in the active region 12, but do not face the trench gate structure 21 in the second direction Y in the first side end region 13.
  • the multiple trench source structures 22 are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the multiple trench source structures 22 penetrate both the third connection surface 10C and the fourth connection surface 10D and are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of trench source structures 22 penetrate the body region 18 and the source region 19 to reach the first semiconductor region 6 in the active region 12.
  • the plurality of trench source structures 22 penetrate the body region 18 to reach the first semiconductor region 6 in the first side end region 13.
  • the plurality of trench source structures 22 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each trench source structure 22 has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • the second width W2 may be approximately equal to the first width W1 described above.
  • the second width W2 may be greater than the first width W1.
  • the second width W2 may be greater than or equal to 0.1 ⁇ m and less than or equal to 3 ⁇ m. It is preferable that the second width W2 be greater than or equal to 0.5 ⁇ m and less than or equal to 2 ⁇ m.
  • the second depth D2 is equal to or greater than the first depth D1 described above. In this embodiment, the second depth D2 is greater than the first depth D1. It is preferable that the second depth D2 is 1.5 to 3 times the first depth D1. In this embodiment, the second depth D2 is approximately equal to the outer circumferential depth DO described above.
  • the second depth D2 may be 0.1 ⁇ m to 5 ⁇ m. It is particularly preferable that the second depth D2 is 2.5 ⁇ m or less.
  • Each trench source structure 22 is disposed at a first interval I1 in the second direction Y from the trench gate structure 21. It is preferable that the first interval I1 is 0.5 to 2 times the first width W1 (second width W2). It is particularly preferable that the first interval I1 is less than the first width W1 (second width W2).
  • the first interval I1 may be 0.1 ⁇ m to 2.5 ⁇ m. It is preferable that the first interval I1 is 0.5 ⁇ m to 1.5 ⁇ m.
  • Each trench source structure 22 includes a second trench 28, a second insulating film 29, and a second buried electrode 30.
  • the second trench 28 is formed in the active surface 8 and defines the wall surface of the trench source structure 22.
  • the sidewall of the second trench 28 is in communication with the third connection surface 10C and the fourth connection surface 10D.
  • the bottom wall of the second trench 28 is in communication with the outer peripheral surface 9.
  • the second insulating film 29 covers the wall surface of the second trench 28.
  • the second insulating film 29 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second insulating film 29 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the second insulating film 29 includes a silicon oxide film made of an oxide of the chip 2.
  • the second buried electrode 30 is buried in the second trench 28 with the second insulating film 29 in between.
  • the second buried electrode 30 may include p-type or n-type conductive polysilicon.
  • the multiple trench side end structures 23 are formed on the first main surface 3 (active surface 8) in the first side end region 13. Although specific illustration is omitted, the multiple trench side end structures 23 are also formed in the second side end region 14.
  • the configuration on the second side end region 14 side is similar to the configuration on the first side end region 13 side.
  • the description of the first side end region 13 side applies to the description of the second side end region 14 side.
  • the multiple trench side end structures 23 are arranged in the first side end region 13 at the periphery of the active surface 8 (third connection surface 10C) and in the region between the multiple trench gate structures 21.
  • the multiple trench side end structures 23 face the multiple trench gate structures 21 in a one-to-one correspondence in the first direction X.
  • the multiple trench side end structures 23 are each disposed in regions between pairs of trench source structures 22 adjacent to each other in the second direction Y, and face the multiple trench source structures 22 in the second direction Y. In other words, the multiple trench side end structures 23 are arranged alternately with the multiple trench source structures 22 in the second direction Y.
  • the multiple trench side end structures 23 are each formed in a band shape extending in the first direction X in a plan view.
  • the multiple trench side end structures 23 on the first side end region 13 side penetrate the third connection surface 10C and are exposed from the third connection surface 10C.
  • the multiple trench side end structures 23 on the second side end region 14 side penetrate the fourth connection surface 10D and are exposed from the fourth connection surface 10D.
  • the multiple trench side end structures 23 penetrate the body region 18 to reach the first semiconductor region 6.
  • the multiple trench side end structures 23 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each trench side end structure 23 like the trench source structure 22, has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • Each trench side end structure 23 is disposed at a second interval I2 from the trench gate structure 21 in the first direction X, and at a third interval I3 from the trench source structure 22 in the second direction Y.
  • the second interval I2 is preferably 0.5 to 2 times the first width W1 (second width W2).
  • the second interval I2 is preferably 0.5 to 2 times the first interval I1. It is particularly preferable that the second interval I2 is 1.5 times or less the first interval I1.
  • the second interval I2 may be approximately equal to the first interval I1.
  • the second interval I2 may be 0.1 ⁇ m to 2.5 ⁇ m. It is preferable that the second interval I2 is 0.5 ⁇ m to 1.5 ⁇ m.
  • the third interval I3 is preferably 0.5 to 2 times the first width W1 (second width W2).
  • the third interval I3 may be less than the second width W2.
  • the third interval I3 is preferably approximately equal to the aforementioned first interval I1.
  • the third interval I3 may be 0.1 ⁇ m to 2.5 ⁇ m.
  • the third interval I3 is preferably 0.5 ⁇ m to 1.5 ⁇ m.
  • Each trench side end structure 23 includes a third trench 31, a third insulating film 32, and a third buried electrode 33.
  • the third trench 31 is formed on the active surface 8 and defines the wall surface of the trench side end structure 23.
  • the side wall of the third trench 31 is connected to the third connection surface 10C.
  • the bottom wall of the third trench 31 is connected to the outer peripheral surface 9.
  • the third insulating film 32 covers the wall surface of the third trench 31.
  • the third insulating film 32 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the third insulating film 32 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the third insulating film 32 includes a silicon oxide film made of an oxide of the chip 2.
  • the third buried electrode 33 is buried in the third trench 31 with the third insulating film 32 sandwiched therebetween.
  • the third buried electrode 33 may include p-type or n-type conductive polysilicon.
  • the multiple trench termination structures 24 are formed on the first main surface 3 (active surface 8) in the first termination region 15. Although not specifically shown in the drawings, the multiple trench termination structures 24 are also formed in the second termination region 16.
  • the configuration on the second termination region 16 side is similar to the configuration on the first termination region 15 side.
  • the description of the second termination region 16 side is the same as the description of the first termination region 15 side.
  • the multiple trench termination structures 24 are each formed in a band extending in the first direction X and are arranged at intervals in the second direction Y.
  • the multiple trench termination structures 24 are continuously arranged at equal intervals in the second direction Y so as to face each other with a part of the chip 2 in between. In other words, the multiple trench termination structures 24 face each other without sandwiching the trench gate structure 21 between them.
  • the multiple trench termination structures 24 face the multiple trench gate structures 21 and the multiple trench source structures 22 in the second direction Y.
  • the multiple trench termination structures 24 are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the multiple trench termination structures 24 penetrate both the third connection surface 10C and the fourth connection surface 10D and are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the multiple trench termination structures 24 face the multiple trench gate structures 21, the multiple trench source structures 22, and the multiple trench side end structures 23 in the second direction Y.
  • the multiple trench termination structures 24 penetrate the body region 18 to reach the first semiconductor region 6.
  • the multiple trench termination structures 24 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8.
  • Each trench termination structure 24, like the trench source structure 22, has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • the trench termination structure 24 is disposed at the first distance I1 described above from the trench gate structure 21.
  • the trench termination structure 24 is disposed at the first distance I1 described above from the trench source structure 22.
  • Each trench termination structure 24 includes a fourth trench 34, a fourth insulating film 35, and a fourth buried electrode 36.
  • the fourth trench 34 is formed in the active surface 8 and defines the wall surface of the trench termination structure 24.
  • the side wall of the fourth trench 34 is connected to the third connection surface 10C.
  • the bottom wall of the fourth trench 34 is connected to the outer peripheral surface 9.
  • the fourth insulating film 35 covers the wall surface of the fourth trench 34.
  • the fourth insulating film 35 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the fourth insulating film 35 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the fourth insulating film 35 includes a silicon oxide film made of an oxide of the chip 2.
  • the fourth buried electrode 36 is buried in the fourth trench 34 with the fourth insulating film 35 sandwiched therebetween.
  • the fourth buried electrode 36 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1 includes a plurality of p-type first well regions 41 formed in a region along a plurality of trench gate structures 21 in a surface layer portion of the active surface 8 of the active region 12.
  • the first well regions 41 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the first well regions 41 may be lower than the p-type impurity concentration of the body region 18.
  • the multiple first well regions 41 cover the wall surfaces of the corresponding trench gate structures 21 at intervals from the adjacent trench source structures 22, and are electrically connected to the body region 18 at the surface portion of the active surface 8.
  • the multiple first well regions 41 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
  • the multiple first well regions 41 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type second well regions 42 formed in a region along the plurality of trench source structures 22 in the surface layer portion of the active surface 8 of the active region 12.
  • the second well regions 42 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the second well regions 42 may be lower than the p-type impurity concentration of the body region 18. It is preferable that the p-type impurity concentration of the second well regions 42 is approximately equal to the p-type impurity concentration of the first well region 41.
  • the second well regions 42 cover the walls of the corresponding trench source structures 22 at intervals from the adjacent trench gate structures 21, and are electrically connected to the body region 18 at the surface portion of the active surface 8.
  • the second well regions 42 cover the walls of the corresponding trench source structures 22 in the active region 12, the first side end region 13, and the second side end region 14, and are exposed from the third connection surface 10C and the fourth connection surface 10D.
  • the multiple second well regions 42 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple second well regions 42 are located on the bottom side of the first semiconductor region 6 relative to the depth positions of the bottoms of the multiple first well regions 41.
  • the multiple second well regions 42 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type third well regions 43 formed in a region along the plurality of trench side end structures 23 in the surface layer portion of the active surface 8 of the first side end region 13 (second side end region 14).
  • the third well region 43 has a p-type impurity concentration higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the third well region 43 may be lower than the p-type impurity concentration of the body region 18. It is preferable that the p-type impurity concentration of the third well region 43 is approximately equal to the p-type impurity concentration of the first well region 41 (second well region 42).
  • the multiple third well regions 43 cover the wall surfaces of the corresponding trench side end structures 23 at intervals from the adjacent trench gate structures 21 and trench source structures 22, and are electrically connected to the body region 18 in the surface portion of the active surface 8.
  • the third well regions 43 may be integrated with the first well region 41 in the region between the trench gate structures 21 and the trench side end structures 23.
  • the multiple third well regions 43 are exposed from the third connection surface 10C.
  • the multiple third well regions 43 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple third well regions 43 are located on the bottom side of the first semiconductor region 6 relative to the depth position of the bottoms of the multiple first well regions 41.
  • the bottoms of the multiple third well regions 43 are formed at approximately the same depth as the bottoms of the multiple second well regions 42.
  • the multiple third well regions 43 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1 includes at least one (in this embodiment, multiple) fourth well region 44 of p-type formed in a region along the multiple trench termination structures 24 in the first termination region 15 (second termination region 16).
  • the fourth well region 44 has a higher p-type impurity concentration than the body region 18.
  • the p-type impurity concentration of the fourth well region 44 may be lower than the body region 18. It is preferable that the p-type impurity concentration of the fourth well region 44 is approximately equal to the p-type impurity concentration of the first well region 41 (second well region 42).
  • the multiple fourth well regions 44 cover the wall surfaces of the corresponding trench termination structures 24 at intervals from the adjacent trench termination structures 24, and are electrically connected to the body region 18 at the surface portion of the active surface 8.
  • the multiple fourth well regions 44 extend in a band shape along the corresponding trench termination structures 24 in a plan view, and are exposed from the third connection surface 10C and the fourth connection surface 10D.
  • the multiple fourth well regions 44 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottoms of the multiple fourth well regions 44 are located on the bottom side of the first semiconductor region 6 relative to the depth position of the bottoms of the multiple first well regions 41. It is preferable that the bottoms of the multiple fourth well regions 44 are formed at a depth approximately equal to the bottoms of the multiple second well regions 42.
  • the multiple fourth well regions 44 form pn junctions with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type contact regions 45 formed in a surface portion of the active surface 8 of the active region 12 in a region along the plurality of trench source structures 22.
  • the contact regions 45 may be referred to as "backgate regions.”
  • the contact regions 45 have a p-type impurity concentration higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the contact regions 45 is higher than the p-type impurity concentration of the second well region 42.
  • the multiple contact regions 45 cover the wall surfaces of the corresponding trench source structures 22 in the corresponding second well regions 42.
  • the multiple contact regions 45 are formed in a one-to-many correspondence with each trench source structure 22.
  • the multiple contact regions 45 are formed at intervals along the corresponding trench source structures 22.
  • the multiple contact regions 45 are extended from within the corresponding second well region 42 along the wall surface of the corresponding trench source structure 22 to the surface layer of the body region 18 and are exposed from the active surface 8.
  • the multiple contact regions 45 are formed in the active region 12, and are not formed in the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16. In other words, the contact regions 45 are not formed in the third well region 43 and the fourth well region 44.
  • the multiple contact regions 45 face the trench gate structure 21 in the second direction Y, and do not face the trench side end structure 23 in the second direction Y.
  • the multiple contact regions 45 are each formed in a band shape extending in the first direction X in a plan view.
  • the length of the multiple contact regions 45 in the first direction X is preferably equal to or greater than the second width W2 described above.
  • the length of the multiple contact regions 45 is preferably greater than the distance between two adjacent contact regions 45 in the first direction X.
  • the multiple contact regions 45 along one trench source structure 22 face the multiple contact regions 45 along the other trench source structure 22 in the second direction Y.
  • the multiple contact regions 45 are arranged in a matrix shape with gaps in between in the first direction X and the second direction Y as a whole when viewed in a plan view.
  • the contact regions 45 along one trench source structure 22 may be arranged offset in the first direction X so as to face the second direction Y in the region between the contact regions 45 along another trench source structure 22.
  • the contact regions 45 may be arranged in a staggered manner with gaps in the first direction X and the second direction Y as a whole in a plan view.
  • the semiconductor device 1 includes a p-type outer well region 46 formed in a surface layer portion of the outer peripheral surface 9.
  • the outer well region 46 has a p-type impurity concentration lower than the p-type impurity concentration of the contact region 45.
  • the p-type impurity concentration of the outer well region 46 is higher than the p-type impurity concentration of the body region 18.
  • the p-type impurity concentration of the outer well region 46 may be lower than that of the body region 18. It is preferable that the outer well region 46 has a p-type impurity concentration approximately equal to that of the first well region 41 (second well region 42).
  • the outer well region 46 is formed at a distance from the periphery of the outer peripheral surface 9 (first to fourth side surfaces 5A to 5D) toward the active surface 8 in a plan view, and extends in a band shape along the active surface 8.
  • the outer well region 46 is formed in a ring shape (specifically, a square ring shape) that surrounds the active surface 8 in a plan view.
  • the outer well region 46 extends from the surface layer of the outer peripheral surface 9 toward the surface layers of the first to fourth connection surfaces 10A to 10D, and covers the first to fourth connection surfaces 10A to 10D.
  • the outer well region 46 is electrically connected to the body region 18 at the surface portion of the active surface 8.
  • the outer well region 46 is also connected to the second well region 42, the third well region 43, and the fourth well region 44 at the third connection surface 10C (fourth connection surface 10D).
  • the outer well region 46 is formed at a distance from the bottom of the first semiconductor region 6 toward the outer peripheral surface 9, and faces the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the bottom of the outer well region 46 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the trench gate structure 21.
  • the bottom of the outer well region 46 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the trench source structure 22.
  • the bottom of the outer well region 46 is located closer to the bottom of the first semiconductor region 6 than the bottom of the contact region 45. It is preferable that the bottom of the outer well region 46 is formed at a depth position approximately equal to the bottom of the second well region 42.
  • the outer well region 46 forms a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a p-type outer contact region 47 formed in the surface layer of the outer peripheral surface 9.
  • the outer contact region 47 has a higher p-type impurity concentration than the body region 18.
  • the p-type impurity concentration of the outer contact region 47 is higher than the outer well region 46. It is preferable that the p-type impurity concentration of the outer contact region 47 is approximately equal to the p-type impurity concentration of the contact region 45.
  • the outer contact region 47 is formed in the surface layer of the outer well region 46 at a distance from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D) and the periphery of the outer peripheral surface 9 (first to fourth side surfaces 5A to 5D) in a plan view, and is formed in a band shape extending along the active surface 8.
  • the outer contact region 47 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in a plan view.
  • the outer contact region 47 is formed at a distance from the bottom of the outer well region 46 towards the outer peripheral surface 9, and faces the first semiconductor region 6 across a portion of the outer well region 46.
  • the outer contact region 47 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the trench source structure 22. It is preferable that the bottom of the outer contact region 47 is formed at a depth position approximately equal to the bottom of the contact region 45.
  • the semiconductor device 1 includes at least one (preferably 2 to 20) p-type field region 48 formed in the surface layer of the outer peripheral surface 9.
  • the semiconductor device 1 includes four field regions 48.
  • the multiple field regions 48 are formed in an electrically floating state and reduce the electric field within the chip 2 at the outer peripheral surface 9.
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 48 are arbitrary and can take various values depending on the electric field to be relaxed.
  • the field regions 48 may have a lower p-type impurity concentration than the outer contact region 47.
  • the field regions 48 may have a higher p-type impurity concentration than the outer well region 46.
  • the field regions 48 may have a lower p-type impurity concentration than the outer well region 46.
  • the multiple field regions 48 are formed in the region between the periphery of the outer peripheral surface 9 and the outer well region 46.
  • the multiple field regions 48 are arranged at intervals from the outer well region 46 side to the periphery of the outer peripheral surface 9.
  • the multiple field regions 48 are formed in a band shape extending along the active surface 8 in a plan view.
  • the multiple field regions 48 are formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in a plan view.
  • the multiple field regions 48 are formed at intervals from the bottom of the first semiconductor region 6 toward the outer circumferential surface 9, and face the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the multiple field regions 48 are located closer to the bottom of the first semiconductor region 6 than the bottom wall of the trench source structure 22.
  • the bottoms of the multiple field regions 48 are located closer to the bottom of the first semiconductor region 6 than the bottom of the contact region 45.
  • the bottoms of the multiple field regions 48 may be formed at a depth position approximately equal to the bottom of the second well region 42.
  • the semiconductor device 1 includes a main surface insulating film 50 that covers the first main surface 3.
  • the main surface insulating film 50 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 50 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the main surface insulating film 50 includes a silicon oxide film made of an oxide of the chip 2.
  • the main surface insulating film 50 selectively covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D.
  • the main surface insulating film 50 is connected to the first insulating film 26, the second insulating film 29, the third insulating film 32, and the fourth insulating film 35 on the active surface 8, and exposes the first buried electrode 27, the second buried electrode 30, the third buried electrode 33, and the fourth buried electrode 36.
  • the main surface insulating film 50 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 on the outer peripheral surface 9.
  • the main surface insulating film 50 is continuous with the first to fourth side surfaces 5A to 5D.
  • the main surface insulating film 50 may be formed at a distance inward from the periphery of the outer peripheral surface 9, exposing the first semiconductor region 6 from the periphery of the outer peripheral surface 9.
  • the main surface insulating film 50 is connected to the second insulating film 29, the third insulating film 32, and the fourth insulating film 35 at the first to fourth connection surfaces 10A to 10D, exposing the second buried electrode 30, the third buried electrode 33, and the fourth buried electrode 36.
  • the semiconductor device 1 includes a plurality of gate connection electrodes 51 that cover the plurality of trench gate structures 21 in the active region 12 in the form of a film.
  • the gate connection electrodes 51 may be referred to as a "connection electrode,” a “connection electrode film,” a “gate connection electrode film,” or the like.
  • the gate connection electrodes 51 may be regarded as one component of the trench gate structure 21.
  • the gate connection electrode 51 is formed as an external connection part of the trench gate structure 21, and at least one gate connection electrode 51 is provided for each trench gate structure 21.
  • multiple gate connection electrodes 51 are provided at intervals in a one-to-many corresponding relationship with each trench gate structure 21.
  • the multiple gate connection electrodes 51 selectively cover the inner parts and both ends of the corresponding trench gate structures 21.
  • Each gate connection electrode 51 is connected to the first buried electrode 27 in a portion covering the corresponding trench gate structure 21, and has a portion that is pulled out from above the first buried electrode 27 onto the main surface insulating film 50.
  • each gate connection electrode 51 is formed integrally with the corresponding first buried electrode 27.
  • each gate connection electrode 51 includes a portion where a part of the first buried electrode 27 is pulled out in the form of a film into the area outside the trench gate structure 21 (above the main surface insulating film 50).
  • the gate connection electrode 51 may be formed separately from the first buried electrode 27.
  • the multiple gate connection electrodes 51 are formed at intervals in the first direction X from the multiple trench side end structures 23 in a plan view, and are formed at intervals in the second direction Y from the multiple trench source structures 22. In other words, the multiple gate connection electrodes 51 expose the multiple trench source structures 22 and the multiple trench side end structures 23.
  • the multiple gate connection electrodes 51 are arranged alternately with the multiple trench source structures 22 in the second direction Y in a plan view.
  • the multiple gate connection electrodes 51 are each formed in a strip shape extending in the first direction X.
  • the multiple gate connection electrodes 51 do not face the multiple trench side end structures 23 in the second direction Y in a plan view.
  • the gate connection electrode 51 has an electrode surface 51a extending along the active surface 8.
  • the gate connection electrode 51 is formed in a tapered shape (quadratic pyramid shape) from the active surface 8 towards the electrode surface 51a in a cross-sectional view.
  • the electrode surface 51a is preferably formed to be wider than the trench gate structure 21 in the second direction Y.
  • the electrode surface 51a preferably has a portion facing the trench gate structure 21 in the normal direction Z, and a portion facing the area outside the trench gate structure 21 (i.e., the main surface insulating film 50) in the normal direction Z.
  • the gate connection electrode 51 includes p-type or n-type conductive polysilicon.
  • the gate connection electrode 51 has an electrode thickness TE.
  • the electrode thickness TE is preferably 0.5 times or more the aforementioned first width W1 (second width W2).
  • the electrode thickness TE is preferably equal to or less than the aforementioned outer circumferential depth DO.
  • the electrode thickness TE is preferably equal to or less than the aforementioned second depth D2. It is particularly preferable that the electrode thickness TE be less than the second depth D2 (outer circumferential depth DO).
  • the electrode thickness TE is preferably equal to or less than the first depth D1 described above. Of course, the electrode thickness TE may be greater than the first depth D1. It is particularly preferable that the electrode thickness TE is less than the first depth D1.
  • the electrode thickness TE may be equal to or greater than 0.05 ⁇ m and equal to or less than 2.5 ⁇ m. It is preferable that the electrode thickness TE is equal to or greater than 0.5 ⁇ m and equal to or less than 1.5 ⁇ m.
  • the semiconductor device 1 includes a sidewall wiring 52 formed on the outer peripheral surface 9 so as to cover at least one of the first to fourth connection surfaces 10A to 10D. Specifically, the sidewall wiring 52 is disposed on the main surface insulating film 50. The sidewall wiring 52 also functions as a "sidewall structure" that reduces the step formed between the active surface 8 and the outer peripheral surface 9.
  • the sidewall wiring 52 is preferably formed in a band shape extending along at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the sidewall wiring 52 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D so as to surround the active surface 8 in a plan view.
  • the portions of the sidewall wiring 52 that cover the four corners of the active surface 8 are formed in a curved shape toward the outer circumferential surface 9.
  • the sidewall wiring 52 includes a portion that extends in a film-like manner along the outer peripheral surface 9, and a portion that extends in a film-like manner along the first to fourth connection surfaces 10A to 10D.
  • the portion of the sidewall wiring 52 located on the outer peripheral surface 9 may cover the outer peripheral surface 9 in a film-like manner in the region on the outer peripheral surface 9 side of the active surface 8.
  • the portion of the sidewall wiring 52 located on the outer peripheral surface 9 may have a thickness less than the thickness of the active plateau 11 (outer peripheral depth DO).
  • the sidewall wiring 52 faces the outer well region 46 on the outer peripheral surface 9, sandwiching the main surface insulating film 50 therebetween.
  • the sidewall wiring 52 may also face the outer contact region 47, sandwiching the main surface insulating film 50 therebetween.
  • the sidewall wiring 52 is formed at a distance from the field region 48 toward the active surface 8 in a plan view.
  • the sidewall wiring 52 covers the first to fourth connection surfaces 10A to 10D, sandwiching the main surface insulating film 50 between them.
  • the sidewall wiring 52 faces the second well region 42, the third well region 43, the fourth well region 44, and the outer well region 46 at the first to fourth connection surfaces 10A to 10D, sandwiching the main surface insulating film 50 between them.
  • the sidewall wiring 52 also faces the body region 18, sandwiching the main surface insulating film 50 between them.
  • the sidewall wiring 52 covers the exposed portion (second buried electrode 30) of the trench source structure 22, the exposed portion (third buried electrode 33) of the trench side end structure 23, and the exposed portion (fourth buried electrode 36) of the trench termination structure 24 on the first to fourth connection surfaces 10A to 10D.
  • the sidewall wiring 52 is electrically connected to the trench source structure 22, the trench side end structure 23, and the trench termination structure 24.
  • the sidewall wiring 52 applies a source potential to the connection target from the outer circumferential surface 9 side.
  • the sidewall wiring 52 has an overlapping portion 52a that extends from at least one of the first to fourth connection surfaces 10A to 10D onto the edge of the active surface 8.
  • the overlapping portion 52a covers the active surface 8 in a film-like manner in a plan view, and is formed in a band shape that extends along the edge of the active surface 8.
  • the overlapping portion 52a is formed in a ring shape (specifically, a square ring shape) that surrounds the inner part of the active surface 8 in a plan view.
  • the overlapping portion 52a is formed on the active surface 8 at a distance from the multiple trench gate structures 21 toward the peripheral side of the active surface 8, and covers the exposed portion (second buried electrode 30) of the trench source structure 22, the exposed portion (third buried electrode 33) of the trench side end structure 23, and the exposed portion (fourth buried electrode 36) of the trench termination structure 24.
  • the sidewall wiring 52 is electrically connected to the trench source structure 22, the trench side end structure 23, and the trench termination structure 24 on the active surface 8.
  • the sidewall wiring 52 includes p-type or n-type conductive polysilicon and is formed integrally with the second buried electrode 30, the third buried electrode 33, and the fourth buried electrode 36.
  • the sidewall wiring 52 may be formed separately from the second buried electrode 30, the third buried electrode 33, and the fourth buried electrode 36.
  • the semiconductor device 1 includes an insulating interlayer film 55 that covers the main surface insulating film 50.
  • the interlayer film 55 may be called an "insulating film,” an “interlayer insulating film,” an “intermediate insulating film,” or the like.
  • the interlayer film 55 covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D, sandwiching the main surface insulating film 50 therebetween.
  • the interlayer film 55 covers the trench gate structure 21 (first buried electrode 27), the trench source structure 22 (second buried electrode 30), the trench side end structure 23 (third buried electrode 33), and the trench termination structure 24 (fourth buried electrode 36) on the active surface 8.
  • the interlayer film 55 also covers the gate connection electrode 51 on the active surface 8.
  • the interlayer film 55 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 on the outer peripheral surface 9, sandwiching the main surface insulating film 50 therebetween.
  • the interlayer film 55 covers the sidewall wiring 52 on the first to fourth connection surfaces 10A to 10D.
  • the interlayer film 55 is continuous with the first to fourth side surfaces 5A to 5D.
  • the interlayer film 55 may be formed at a distance inward from the periphery of the outer peripheral surface 9, exposing the first semiconductor region 6 from the periphery of the outer peripheral surface 9.
  • the interlayer film 55 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the interlayer film 55 includes a silicon oxide film.
  • the interlayer film 55 has a laminated structure including a lower interlayer film 56 and an upper interlayer film 57, which are laminated in this order from the main surface insulating film 50 side.
  • the lower interlayer film 56 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the lower interlayer film 56 includes a silicon oxide film.
  • the lower interlayer film 56 directly covers the trench gate structure 21, the trench source structure 22, the trench side end structure 23, and the trench termination structure 24 on the active surface 8. In other words, the lower interlayer film 56 directly covers the first buried electrode 27, the second buried electrode 30, the third buried electrode 33, and the fourth buried electrode 36. The lower interlayer film 56 also directly covers the gate connection electrode 51 on the active surface 8.
  • the lower interlayer film 56 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 on the outer peripheral surface 9, sandwiching the main surface insulating film 50 therebetween.
  • the lower interlayer film 56 directly covers the sidewall wiring 52 on the first to fourth connection surfaces 10A to 10D.
  • the lower interlayer film 56 is continuous with the first to fourth side surfaces 5A to 5D.
  • the wall portion of the lower interlayer film 56 may be formed at a distance inward from the periphery of the outer peripheral surface 9, exposing the first semiconductor region 6 from the periphery of the outer peripheral surface 9.
  • the upper interlayer film 57 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the upper interlayer film 57 preferably includes a silicon oxide film.
  • the upper interlayer film 57 covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D with the lower interlayer film 56 sandwiched therebetween.
  • the upper interlayer film 57 covers the trench gate structure 21, trench source structure 22, trench side end structure 23, and trench termination structure 24 on the active surface 8, sandwiching the lower interlayer film 56 between them.
  • the upper interlayer film 57 covers the outer well region 46, outer contact region 47, and multiple field regions 48 on the peripheral surface 9, sandwiching the lower interlayer film 56 between them.
  • the upper interlayer film 57 covers the sidewall wiring 52 on the first to fourth connection surfaces 10A to 10D, sandwiching the lower interlayer film 56 therebetween.
  • the upper interlayer film 57 is continuous with the first to fourth side surfaces 5A to 5D.
  • the wall portion of the upper interlayer film 57 may be formed at a distance inward from the periphery of the outer peripheral surface 9, exposing the first semiconductor region 6 from the periphery of the outer peripheral surface 9.
  • FIG. 15 is a plan view showing an example of the layout of the gate electrode 80 and the source electrode 90.
  • FIG. 16 is an enlarged plan view showing a part of FIG. 15.
  • FIG. 17 is a further enlarged plan view of a part of FIG. 16.
  • FIG. 18 is a plan view showing an example of the layout of the first main surface 3 in the region shown in FIG. 17.
  • FIG. 19 is an enlarged plan view showing an example layout of the inner side of the pad region 60.
  • FIG. 20 is an enlarged plan view showing an example layout of the peripheral side of the pad region 60.
  • FIG. 21 is a cross-sectional view taken along line XXI-XXI shown in FIG. 20.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 21.
  • FIG. 23 is a cross-sectional view taken along line XXIII-XXIII shown in FIG. 21.
  • the semiconductor device 1 includes a pad region 60 set in the interlayer film 55.
  • the pad region 60 is a region in which a part of an electrode (a gate electrode 80 described below) for the trench gate structure 21 is disposed.
  • the pad region 60 is also a region that partially shields the current path of the output current generated in the active region 12.
  • a structure located directly below the pad region 60 on the active surface 8 functions as a voltage-resistant structure for the pad region 60.
  • the pad region 60 is set in a portion of the interlayer film 55 that covers the active surface 8. Specifically, the pad region 60 is set on the active surface 8 at a distance from the outer peripheral surface 9 in a plan view.
  • the pad region 60 is set in a region on one side in the second direction Y of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view. In this embodiment, the pad region 60 is located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view. In other words, the pad region 60 faces the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the pad region 60 has a planar area less than the planar area of the active surface 8 (first main surface 3).
  • the proportion of the pad region 60 in the active surface 8 (first main surface 3) is preferably 1% or more and 25% or less.
  • the proportion of the pad region 60 may be a value belonging to any one of the following ranges: 1% or more and 5% or more, 5% or more and 10% or less, 10% or more and 15% or less, 15% or more and 20% or less, and 20% or more and 25% or less.
  • the proportion of the pad region 60 is preferably 10% or less.
  • the pad region 60 is set on the active region 12 in a plan view, and faces the multiple trench structures 20 in the stacking direction (normal direction Z) of the interlayer film 55. Specifically, the pad region 60 faces the multiple trench gate structures 21 and the multiple trench source structures 22.
  • the pad region 60 is set on the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view.
  • the pad region 60 is set at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X in a plan view, toward the active surface 8, and faces the multiple trench side end structures 23 in the first direction X. Also, the pad region 60 is set at a distance in the second direction Y from the multiple trench termination structures 24 in a plan view, and faces the multiple trench termination structures 24 in the second direction Y. The pad region 60 does not face the multiple trench side end structures 23 and the multiple trench termination structures 24 in the stacking direction of the interlayer film 55.
  • the pad region 60 is set at a distance inward from the positions of both ends of the multiple trench gate structures 21 in the first direction X in a plan view, toward the inside of the active surface 8. Therefore, the pad region 60 overlaps the inner parts of the multiple trench gate structures 21 in a plan view, exposing both ends of the multiple trench gate structures 21.
  • the semiconductor device 1 includes a resistive film 61 disposed within the interlayer film 55. Specifically, the resistive film 61 is disposed on the lower interlayer film 56 and is covered by the upper interlayer film 57.
  • the resistive film 61 constitutes a gate resistance R.
  • the resistive film 61 may be referred to as a "resistor,” a “gate resistor,” a “gate resistive film,” etc.
  • the resistive film 61 includes at least one of a conductive polysilicon film and an alloy crystal film.
  • the alloy crystal film includes alloy crystals composed of a metal element and a nonmetal element.
  • the alloy crystal film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • the resistive film 61 includes p-type or n-type conductive polysilicon.
  • the resistive film 61 may include either or both of a trivalent element (p-type impurity) and a pentavalent element (n-type impurity).
  • the resistive film 61 may include at least one of boron, aluminum, gallium, and indium as a trivalent element.
  • the resistive film 61 may include at least one of phosphorus, arsenic, and antimony as a pentavalent element.
  • the resistive film 61 has an impurity concentration different from the impurity concentrations of the first to fourth buried electrodes 27, 30, 33, and 36.
  • the impurity concentration of the resistive film 61 is preferably lower than the impurity concentrations of the first to fourth buried electrodes 27, 30, 33, and 36.
  • the impurity concentration of the resistive film 61 may be 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the impurity concentration of the resistive film 61 is preferably 3 ⁇ 10 20 cm ⁇ 3 or less.
  • the resistive film 61 preferably contains the same type of impurity as the impurities in the first to fourth buried electrodes 27, 30, 33, and 36.
  • the resistive film 61 may contain impurities different from the impurities in the first to fourth buried electrodes 27, 30, 33, and 36.
  • the resistance value of the resistive film 61 can also be adjusted by adjusting the impurity concentration of the resistive film 61.
  • the resistive film 61 is disposed in the pad region 60 on the lower interlayer film 56, and partially shields the current path of the output current generated in the active region 12.
  • the resistive film 61 is disposed on the portion of the lower interlayer film 56 that covers the active surface 8.
  • the resistive film 61 is disposed on the lower interlayer film 56 at a distance inward from the outer peripheral surface 9 toward the active surface 8 in a plan view.
  • the resistive film 61 is disposed in a region on one side in the second direction Y (the first side surface 5A side) of a virtual line that crosses the center of the pad region 60 in the first direction X in a plan view.
  • the resistive film 61 is disposed in a region on one side in the second direction Y of a virtual line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the resistive film 61 is located on a virtual line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the resistive film 61 faces the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the resistive film 61 has a planar area less than the planar area of the active surface 8 (first main surface 3).
  • the proportion of the pad region 60 in the active surface 8 (first main surface 3) is preferably 0.1% or more and 5% or less.
  • the proportion of the pad region 60 may be a value belonging to any one of the following ranges: 0.1% or more and 0.5% or more, 0.5% or more and 1% or less, 1% or more and 2% or less, 2% or more and 3% or less, 3% or more and 4% or less, and 4% or more and 5% or less.
  • the proportion of the resistive film 61 is preferably 2.5% or less.
  • the resistive film 61 is disposed on the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view. In other words, the resistive film 61 is disposed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X toward the active surface 8 in a plan view, and faces the multiple trench side end structures 23 in the first direction X.
  • the resistive film 61 is disposed at a distance from the multiple trench termination structures 24 in the second direction Y in a plan view, and faces the multiple trench termination structures 24 in the second direction Y.
  • the resistive film 61 does not face the multiple trench side end structures 23 and the multiple trench termination structures 24 in the stacking direction of the interlayer film 55.
  • a portion of the resistive film 61 may be extended above the first termination region 15 and face at least one trench termination structure 24 across the interlayer film 55.
  • the resistive film 61 exposes at least one (preferably multiple) trench termination structures 24 in a plan view. In view of the voltage drop between the resistive film 61 and the trench termination structure 24 (first termination region 15), it is preferable that the resistive film 61 exposes all of the trench termination structures 24.
  • the resistive film 61 faces at least one trench structure 20 across the lower interlayer film 56. It is preferable that the resistive film 61 partially faces at least one trench gate structure 21 across the lower interlayer film 56. In this embodiment, the resistive film 61 faces multiple trench gate structures 21 across the lower interlayer film 56.
  • the resistive film 61 is disposed at a distance inward from the active surface 8 from both ends of the multiple trench gate structures 21 in the first direction X in a plan view.
  • the resistive film 61 covers the inner parts of the multiple trench gate structures 21 with the lower interlayer film 56 in between, and exposes both ends of the multiple trench gate structures 21.
  • the resistive film 61 is electrically connected to the multiple trench gate structures 21, but does not have any mechanical connection to the multiple trench gate structures 21.
  • the resistive film 61 preferably partially faces at least one trench source structure 22 across the lower interlayer film 56.
  • the resistive film 61 faces a plurality of trench source structures 22.
  • the resistive film 61 covers the inner portions of the plurality of trench source structures 22 across the lower interlayer film 56, exposing both ends of the plurality of trench source structures 22.
  • the resistive film 61 is electrically isolated from the plurality of trench source structures 22, and has no mechanical connection to the plurality of trench source structures 22.
  • the resistive film 61 faces the body region 18, the source region 19, at least one (in this embodiment, multiple) first well region 41, at least one (in this embodiment, multiple) second well region 42, and at least one (in this embodiment, multiple) contact region 45, with the lower interlayer film 56 sandwiched therebetween.
  • the resistive film 61 may be disposed at a distance inward from the boundary between the active region 12 and the first termination region 15 in a plan view. In other words, the resistive film 61 may expose at least one trench gate structure 21 located near the boundary between the active region 12 and the first termination region 15. The resistive film 61 may also expose at least one trench source structure 22 located near the boundary between the active region 12 and the first termination region 15.
  • the resistive film 61 is disposed on a different layer (upper layer) from the multiple gate connection electrodes 51.
  • the resistive film 61 is disposed on the lower interlayer film 56 at a horizontal distance from the gate connection electrode 51, and does not face the gate connection electrode 51 across the lower interlayer film 56.
  • the resistive film 61 faces the first direction X in a region between at least two gate connection electrodes 51 disposed on both sides of the trench gate structure 21 in the first direction X in a plan view.
  • the resistive film 61 also faces in the second direction Y at least one gate connection electrode 51 arranged on the inner side of the trench gate structure 21 in a plan view.
  • the resistive film 61 may be arranged shifted to one side or the other side of the first direction X with respect to a virtual line that crosses in the second direction Y the gate connection electrode 51 arranged on the inner side of the trench gate structure 21 in a plan view.
  • the resistive film 61 is disposed on a different layer (upper layer) from the overlapping portion 52a of the sidewall wiring 52.
  • the resistive film 61 is disposed on the lower interlayer film 56 at a horizontal distance from the overlapping portion 52a, and does not face the overlapping portion 52a across the lower interlayer film 56. In other words, the resistive film 61 is disposed on the area surrounded by the sidewall wiring 52 in a plan view.
  • the resistive film 61 is formed in a strip shape (rectangular in this embodiment) extending along the extension direction of the trench gate structure 21 (trench source structure 22) (i.e., the first direction X).
  • the planar shape of the resistive film 61 is arbitrary and is not limited to a specific layout.
  • the resistive film 61 may be formed in a square shape, a polygonal shape other than a rectangular shape, a circle, an ellipse, etc.
  • the resistive film 61 may also be formed in a strip shape extending in the second direction Y.
  • the resistive film 61 has a resistive length LR in the first direction X and a resistive width WR in the second direction Y.
  • the resistive length LR is less than the length of the trench gate structure 21. It is preferable that the resistive length LR is less than the exposed width of the trench gate structure 21.
  • the exposed width of the trench gate structure 21 is the distance between one end (the other end) of the trench gate structure 21 in the first direction X and one end (the other end) of the resistive film 61 in the first direction X.
  • the resistor width WR is arbitrary and may take various values depending on the resistance value to be achieved.
  • the resistor width WR is preferably larger than the first width W1 of the trench gate structure 21.
  • the resistor width WR is preferably larger than the second width W2 of the trench source structure 22. It is particularly preferable that the resistor width WR is larger than the sum of the first width W1 and the second width W2.
  • the resistive film 61 has a resistive thickness TR in the normal direction Z.
  • the resistive thickness TR is adjusted as appropriate depending on the resistance value to be achieved. It is preferable that the resistive thickness TR is equal to or less than the aforementioned peripheral depth DO. It is particularly preferable that the resistive thickness TR is less than the aforementioned peripheral depth DO. It is preferable that the resistive thickness TR is equal to or less than the aforementioned second depth D2. It is particularly preferable that the resistive thickness TR is less than the aforementioned second depth D2.
  • the resistor thickness TR is equal to or less than the first depth D1 described above. It is particularly preferable that the resistor thickness TR is less than the first depth D1.
  • the resistor thickness TR may be less than the electrode thickness TE described above.
  • the resistor thickness TR may be greater than the electrode thickness TE.
  • the resistor thickness TR may be approximately equal to the electrode thickness TE.
  • the resistor thickness TR may be equal to or greater than 0.05 ⁇ m and equal to or less than 2.5 ⁇ m.
  • the resistor thickness TR may have a value in any one of the following ranges: 0.05 ⁇ m or more and 0.1 ⁇ m or less, 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.25 ⁇ m or less, 1.25 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 1.75 ⁇ m or less, 1.75 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.25 ⁇ m or less, and 2.25 ⁇ m or more and 2.5 ⁇ m or less. It is preferable that the resistor thickness TR be 0.1 ⁇ m or more and 1.5 ⁇ m or less. It is particularly preferable that the resistor thickness TR be 1 ⁇ m or less.
  • the resistor thickness TR may be greater than the outer circumferential depth DO (second depth D2). If the resistor film 61 is made of an alloy crystal film, the resistor thickness TR may be less than the first depth D1. In this case, the resistor thickness TR may be 0.1 nm or more and 100 nm or less.
  • FIG. 24 is an enlarged cross-sectional view showing a main part of FIG. 21.
  • FIG. 24 is also a diagram for explaining a specific configuration example of the interlayer film 55 and a specific configuration example of the resistive film 61.
  • the lower interlayer film 56 has a laminated structure including a first lower insulating film 62 and a second lower insulating film 63 laminated in this order from the first main surface 3 side.
  • the first lower insulating film 62 has a single layer structure made of a silicon oxide film with no added impurities.
  • the first lower insulating film 62 may be referred to as an NSG film (Nondoped Silicate Glass film).
  • the first lower insulating film 62 directly covers the trench gate structure 21, the trench source structure 22, the trench side end structure 23, and the trench termination structure 24 on the active surface 8. In other words, the first lower insulating film 62 directly covers the first buried electrode 27, the second buried electrode 30, the third buried electrode 33, and the fourth buried electrode 36.
  • the first lower insulating film 62 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 on the outer peripheral surface 9, sandwiching the main surface insulating film 50 therebetween.
  • the first lower insulating film 62 directly covers the sidewall wiring 52 on the first to fourth connection surfaces 10A to 10D.
  • the first lower insulating film 62 has a plurality of first recesses 62R recessed toward the chip 2 in the portion covering the trench gate structure 21, the trench source structure 22, the trench side end structure 23, and the trench termination structure 24.
  • the second lower insulating film 63 may have a single layer structure made of a silicon oxide film containing phosphorus, or a laminated structure including a silicon oxide film containing phosphorus.
  • the silicon oxide film containing phosphorus may contain boron.
  • the silicon oxide film containing phosphorus may be called a PSG film (Phosphorus Silicon Glass film).
  • the silicon oxide film containing phosphorus and boron may be called a BPSG film (Boron Phosphorus Silicon Glass film).
  • the second lower insulating film 63 may have a single layer structure made of a PSG film or a BPSG film stacked on the first lower insulating film 62.
  • the second lower insulating film 63 may have a layered structure including a PSG film and a BPSG film stacked in this order on the first lower insulating film 62.
  • the second lower insulating film 63 may have a layered structure including a BPSG film and a PSG film stacked in this order on the first lower insulating film 62.
  • the second lower insulating film 63 has a single layer structure made of a PSG film, as an example.
  • the second lower insulating film 63 covers the first lower insulating film 62 in a film form.
  • the second lower insulating film 63 covers the trench gate structure 21, the trench source structure 22, the trench side end structure 23, and the trench termination structure 24 on the active surface 8, sandwiching the first lower insulating film 62 therebetween.
  • the second lower insulating film 63 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 on the outer peripheral surface 9, sandwiching the first lower insulating film 62 between them.
  • the second lower insulating film 63 covers the sidewall wiring 52 on the first to fourth connection surfaces 10A to 10D, sandwiching the first lower insulating film 62 between them.
  • the second lower insulating film 63 has a plurality of second recesses 63R recessed toward the first lower insulating film 62 in the portion covering the plurality of first recesses 62R of the first lower insulating film 62.
  • the depth of the plurality of second recesses 63R is less than the depth of the plurality of first recesses 62R.
  • the flatness of the second lower insulating film 63 is improved by melting and re-hardening through a heat treatment process (reflow process).
  • the second lower insulating film 63 reduces the unevenness caused by the multiple first recesses 62R of the first lower insulating film 62.
  • the first lower insulating film 62 functions as a barrier film between the chip 2 and the second lower insulating film 63, and suppresses mutual diffusion (transfer) of impurities between the structures on the chip 2 side and the second lower insulating film 63.
  • the resistive film 61 is disposed on the second lower insulating film 63.
  • the entire resistive film 61 is in direct contact with the second lower insulating film 63 (lower interlayer film 56). Therefore, the resistive film 61 does not have a mechanical connection to the trench gate structure 21, a mechanical connection to the trench source structure 22, a mechanical connection to the gate connection electrode 51, or a mechanical connection to the sidewall wiring 52.
  • the resistive film 61 faces the first buried electrodes 27 and the second buried electrodes 30 across the first lower insulating film 62 and the second lower insulating film 63.
  • the resistive film 61 has a resistive main surface 61a extending along the insulating main surface of the second lower insulating film 63, and a resistive side wall 61b located on the second lower insulating film 63.
  • the resistor main surface 61a is located above the electrode surface 51a of the gate connection electrode 51.
  • the resistor sidewall 61b slopes diagonally downward from the resistor main surface 61a toward the second lower insulating film 63.
  • the resistor sidewall 61b may extend almost perpendicular to the second lower insulating film 63.
  • the resistive film 61 (resistive main surface 61a) has a plurality of third recesses 61R recessed toward the second lower insulating film 63 in the portion covering the second recesses 63R of the second lower insulating film 63.
  • the depth of the third recesses 61R is less than the depth of the second recesses 63R. Therefore, the flatness of the resistive film 61 is enhanced by the second lower insulating film 63.
  • the interdiffusion (transfer) of impurities between the chip 2 and the resistive film 61 is suppressed by the first lower insulating film 62.
  • the interdiffusion (transfer) of impurities between the trench gate structure 21 (first buried electrode 27) and the resistive film 61 is suppressed by the first lower insulating film 62. This suppresses the fluctuation in the electrical characteristics of the trench gate structure 21 (first buried electrode 27) caused by the resistive film 61, and suppresses the fluctuation in the electrical characteristics of the resistive film 61 caused by the trench gate structure 21 (first buried electrode 27).
  • the interdiffusion (transfer) of impurities between the trench source structure 22 (second buried electrode 30) and the resistive film 61 is suppressed by the first lower insulating film 62.
  • the variation in the electrical characteristics of the active region 12 caused by the resistive film 61 and the variation in the electrical characteristics of the resistive film 61 caused by the active region 12 are suppressed by the lower interlayer film 56.
  • the upper interlayer film 57 covers the resistive film 61 on the lower interlayer film 56.
  • the upper interlayer film 57 has a layered structure including a first upper insulating film 64 and a second upper insulating film 65, which are layered in this order from the lower interlayer film 56 side.
  • the first upper insulating film 64 has a single layer structure made of a silicon oxide film with no added impurities.
  • the first upper insulating film 64 may be referred to as an NSG film.
  • the first upper insulating film 64 directly covers the lower interlayer film 56 (second lower insulating film 63).
  • the first upper insulating film 64 covers the trench gate structure 21, the trench source structure 22, the trench side end structure 23, and the trench termination structure 24 on the active surface 8, sandwiching the lower interlayer film 56 therebetween.
  • the first upper insulating film 64 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 at the outer peripheral surface 9, sandwiching the lower interlayer film 56 between them.
  • the first upper insulating film 64 directly covers the sidewall wiring 52 at the first to fourth connection surfaces 10A to 10D, sandwiching the lower interlayer film 56 between them.
  • the first upper insulating film 64 has a portion that directly covers the resistive film 61.
  • the first upper insulating film 64 covers either or both of the trench gate structure 21 and the trench source structure 22, sandwiching the resistive film 61 and the lower interlayer film 56.
  • the first upper insulating film 64 covers a plurality of trench gate structures 21 and a plurality of trench source structures 22, sandwiching the resistive film 61 and the lower interlayer film 56.
  • the first upper insulating film 64 has a thickness less than that of the resistive film 61, and is formed in the form of a film that conforms to the outer surface of the lower interlayer film 56 and the outer surface of the resistive film 61.
  • the first upper insulating film 64 has a first insulating main surface 64a on the lower interlayer film 56, and a second insulating main surface 64b on the resistive film 61.
  • the first insulating principal surface 64a is located below the resistive principal surface 61a (toward the lower interlayer film 56), and the second insulating principal surface 64b is located above the resistive principal surface 61a. This defines a first step portion 64c between the first insulating principal surface 64a and the second insulating principal surface 64b, which is along the resistive side wall 61b of the resistive film 61.
  • the first upper insulating film 64 may have a thickness equal to or greater than the thickness of the resistive film 61.
  • the first insulating principal surface 64a is located above the resistive principal surface 61a
  • the second insulating principal surface 64b is located above the resistive principal surface 61a and the first insulating principal surface 64a. Therefore, the first step portion 64c is defined along the resistive side wall 61b in the region above the resistive principal surface 61a.
  • the second upper insulating film 65 may have a single-layer structure made of a silicon oxide film containing phosphorus, or a multilayer structure including a silicon oxide film containing phosphorus.
  • the silicon oxide film containing phosphorus may contain boron.
  • the silicon oxide film containing phosphorus may be called a PSG film.
  • the silicon oxide film containing phosphorus and boron may be called a BPSG film.
  • the second upper insulating film 65 may have a single layer structure made of a PSG film or a BPSG film laminated on the first upper insulating film 64.
  • the second upper insulating film 65 may have a layered structure including a PSG film and a BPSG film laminated in this order on the first upper insulating film 64.
  • the second upper insulating film 65 may have a layered structure including a BPSG film and a PSG film laminated in this order on the first upper insulating film 64.
  • the second upper insulating film 65 has a single layer structure made of a PSG film, as an example.
  • the second upper insulating film 65 directly covers the first upper insulating film 64 and forms the outer surface of the interlayer film 55.
  • the second upper insulating film 65 covers the trench gate structure 21, the trench source structure 22, the trench side end structure 23, and the trench termination structure 24 on the active surface 8, sandwiching the first upper insulating film 64 therebetween.
  • the second upper insulating film 65 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 on the outer peripheral surface 9, sandwiching the first upper insulating film 64 between them.
  • the second upper insulating film 65 covers the sidewall wiring 52 on the first to fourth connection surfaces 10A to 10D, sandwiching the first upper insulating film 64 between them.
  • the second upper insulating film 65 is formed in the form of a film that follows the outer surface of the first upper insulating film 64.
  • the second upper insulating film 65 has a third insulating main surface 65a on the first insulating main surface 64a of the first upper insulating film 64, and a fourth insulating main surface 65b on the second insulating main surface 64b of the first upper insulating film 64.
  • the third insulating main surface 65a is located above the resistor main surface 61a
  • the fourth insulating main surface 65b is located above the third insulating main surface 65a.
  • the second upper insulating film 65 defines a second step portion 65c between the third insulating main surface 65a and the fourth insulating main surface 65b.
  • the second upper insulating film 65 may have a thickness equal to or greater than the thickness of the resistive film 61, or may have a thickness less than the thickness of the resistive film 61.
  • the second upper insulating film 65 may have a thickness equal to or greater than the thickness of the first upper insulating film 64, or may have a thickness less than the thickness of the first upper insulating film 64.
  • the flatness of the second upper insulating film 65 is improved by melting and re-hardening through a heat treatment process (reflow process).
  • the second upper insulating film 65 reduces the unevenness caused by the first step portion 64c of the first upper insulating film 64.
  • the second step portion 65c of the second upper insulating film 65 has an inclination angle that is gentler than the inclination angle of the first step portion 64c of the first upper insulating film 64.
  • the inclination angle of the first step portion 64c is the angle between an imaginary line connecting the base end and tip end of the first step portion 64c and an imaginary horizontal line.
  • the inclination angle of the second step portion 65c is the angle between an imaginary line connecting the base end and tip end of the second step portion 65c and an imaginary horizontal line. The adhesion of conductive residue to the second step portion 65c is suppressed by the softening of the second step portion 65c.
  • the first upper insulating film 64 functions as a barrier film interposed between the resistive film 61 and the second upper insulating film 65, and suppresses mutual diffusion (transfer) of impurities between the resistive film 61 and the second upper insulating film 65. This suppresses fluctuations in the electrical characteristics of the resistive film 61 caused by impurities in the second upper insulating film 65.
  • the lower interlayer film 56 has a laminated structure including a first lower insulating film 62 and a second lower insulating film 63.
  • the lower interlayer film 56 may have a single-layer structure made of the first lower insulating film 62.
  • the lower interlayer film 56 may have a single-layer structure made of an NSG film.
  • the resistive film 61 is disposed directly on the NSG film.
  • the lower interlayer film 56 may have a third lower insulating film (NSG film) with no impurities laminated on the second lower insulating film 63.
  • the resistive film 61 is disposed on the third lower insulating film with no impurities.
  • the upper interlayer film 57 has a layered structure including a first upper insulating film 64 and a second upper insulating film 65.
  • the upper interlayer film 57 may have a single-layer structure made of the first upper insulating film 64.
  • the upper interlayer film 57 may have a single-layer structure made of an NSG film.
  • the semiconductor device 1 includes a plurality of resistor openings 70 formed in the interlayer film 55 so as to expose a portion of the resistor film 61.
  • the plurality of resistor openings 70 include one or more (one in this embodiment) first resistor openings 70A and one or more (one in this embodiment) second resistor openings 70B.
  • the first resistor opening 70A is formed in the upper interlayer film 57 so as to expose a portion of the resistive film 61.
  • the first resistor opening 70A exposes a portion of the resistive film 61 on the other side in the second direction Y (the second side surface 5B side).
  • the first resistor opening 70A is formed in a band shape extending in the first direction X in a plan view.
  • the first resistor opening 70A extends in the direction in which the resistive film 61 extends.
  • the first resistor opening 70A also extends in the direction in which the trench gate structure 21 and the trench source structure 22 extend.
  • the first resistor opening 70A has an opening width in the first direction X that is smaller than the resistive length LR of the resistive film 61, and exposes an inner portion of the resistive film 61 at a distance from the periphery of the resistive film 61.
  • the second resistor opening 70B is formed in the upper interlayer film 57 so as to expose a portion of the resistive film 61 at a position different from the first resistor opening 70A.
  • the second resistor opening 70B exposes a portion of the resistive film 61 on one side in the second direction Y (the side of the first side surface 5A).
  • the second resistor opening 70B is formed at a distance in the second direction Y from the first resistor opening 70A, and faces the first resistor opening 70A in the second direction Y.
  • the second resistor opening 70B does not necessarily have to face the first resistor opening 70A in the second direction Y, but may be formed offset to one side or the other side in the first direction X with respect to the first resistor opening 70A.
  • the second resistor opening 70B is formed in a band shape extending in the first direction X in a plan view.
  • the second resistor opening 70B extends parallel to the first resistor opening 70A.
  • the second resistor opening 70B also extends in the direction in which the resistor film 61 extends.
  • the second resistor opening 70B also extends in the direction in which the trench gate structure 21 and the trench source structure 22 extend.
  • the second resistor opening 70B has an opening width in the first direction X that is smaller than the resistor length LR of the resistor film 61, and exposes the inner part of the resistor film 61 at a distance from the periphery of the resistor film 61.
  • the opening width of the second resistor opening 70B may be greater than or equal to the opening width of the first resistor opening 70A, or may be less than the opening width of the first resistor opening 70A.
  • each first resistor opening 70A When multiple first resistor openings 70A are formed, the multiple first resistor openings 70A are formed at intervals in the first direction X in the portion of the resistive film 61 on the other side of the second direction Y.
  • each first resistor opening 70A may be formed in a rectangular, polygonal, circular, or elliptical shape in a plan view.
  • each second resistor opening 70B When multiple second resistor openings 70B are formed, the multiple second resistor openings 70B are formed at intervals in the first direction X in a portion of the resistive film 61 on one side in the second direction Y.
  • each second resistor opening 70B may be formed in a rectangular, polygonal, circular, or elliptical shape in a plan view.
  • the second resistor openings 70B may be opposed to the first resistor openings 70A in a one-to-one correspondence in the second direction Y in a plan view.
  • the second resistor openings 70B may be opposed to the areas between the first resistor openings 70A in a one-to-one correspondence in the second direction Y in a plan view.
  • the opening group including the plurality of second resistor openings 70B may be spaced apart from the opening group including the plurality of first resistor openings 70A on one side and/or the other side in the first direction X so as not to face the opening group including the plurality of first resistor openings 70A in the second direction Y in a plan view.
  • the multiple resistance openings 70 have an opening wall surface that has a steeper inclination angle than the inclination angle of the second step portion 65c.
  • the inclination angle of the opening wall surface is the angle between an imaginary line connecting the base end and the tip end of the opening wall surface and an imaginary horizontal line.
  • the semiconductor device 1 includes a plurality of resistor recesses 71 formed in the portions of the resistor main surface 61a of the resistor film 61 that are exposed from the plurality of resistor openings 70.
  • the plurality of resistor recesses 71 are recessed from the resistor main surface 61a toward the interlayer film 55.
  • the bottoms of the plurality of resistor recesses 71 are formed at intervals from the middle of the thickness range of the resistor film 61 toward the resistor main surface 61a.
  • the multiple resistor recesses 71 have a planar shape that matches the planar shape of the multiple resistor openings 70 in a plan view.
  • the resistor recesses 71 exposed from the first resistor opening 70A are formed in a band shape along the first resistor opening 70A.
  • the resistor recesses 71 exposed from the second resistor opening 70B are formed in a band shape along the second resistor opening 70B.
  • the semiconductor device 1 includes a plurality of gate openings 72 formed in the interlayer film 55.
  • the plurality of gate openings 72 penetrate the interlayer film 55 so as to selectively expose the plurality of trench gate structures 21. Specifically, the plurality of gate openings 72 penetrate the lower interlayer film 56 and the upper interlayer film 57, and expose the plurality of gate connection electrodes 51, respectively.
  • the multiple gate openings 72 expose a portion of the multiple trench gate structures 21 via the multiple gate connection electrodes 51.
  • the multiple gate openings 72 are provided in a one-to-one correspondence with the multiple gate connection electrodes 51.
  • the multiple gate openings 72 have wall surfaces with an inclination angle steeper than the inclination angle of the second step portion 65c.
  • the inclination angle of the wall surface of each gate opening 72 is the angle that an imaginary straight line connecting the base end and tip end of the wall surface of each gate opening 72 forms with an imaginary horizontal line.
  • the semiconductor device 1 includes a plurality of source openings 73 formed in the interlayer film 55.
  • the plurality of source openings 73 penetrate the interlayer film 55 so as to selectively expose the plurality of trench source structures 22.
  • the plurality of source openings 73 penetrate the lower interlayer film 56 and the upper interlayer film 57, and expose the corresponding trench source structures 22, as well as the source regions 19 and contact regions 45 located on both sides of the trench source structures 22.
  • the multiple source openings 73 may be formed in a band shape extending along the corresponding trench source structures 22.
  • the multiple source openings 73 may be formed in a one-to-many correspondence with the corresponding trench source structures 22.
  • the multiple source openings 73 may be formed at intervals along the corresponding trench source structures 22.
  • At least one (in this embodiment, multiple) source opening 73 exposes a portion of at least one (in this embodiment, multiple) trench source structure 22 located directly below the resistive film 61 that is exposed from the resistive film 61.
  • the multiple source openings 73 include at least one (in this embodiment, multiple) source openings 73 that face the resistive film 61 in the first direction X in a plan view.
  • the multiple source openings 73 have opening wall surfaces with an inclination angle steeper than the inclination angle of the second step portion 65c.
  • the inclination angle of the opening wall surface of each source opening 73 is the angle that an imaginary line connecting the base end and tip end of the opening wall surface of each source opening 73 forms with an imaginary horizontal line.
  • the semiconductor device 1 includes an outer opening 74 formed in the interlayer film 55.
  • the outer opening 74 penetrates the interlayer film 55 so as to selectively expose the outer contact region 47 and the sidewall wiring 52.
  • the outer opening 74 penetrates the main surface insulating film 50, the lower interlayer film 56, and the upper interlayer film 57.
  • the outer opening 74 is formed in a strip or ring shape extending along the outer contact region 47 and the sidewall wiring 52 so as to surround the active surface 8 (active plateau 11) in a plan view.
  • the semiconductor device 1 includes a gate electrode 80 disposed on the interlayer film 55. Specifically, the gate electrode 80 is disposed on the upper interlayer film 57. Thus, the gate electrode 80 is disposed in a layer above the resistive film 61.
  • the gate electrode 80 has a resistance value lower than that of the resistive film 61.
  • the gate electrode 80 preferably has a thickness greater than that of the resistive film 61.
  • the gate electrode 80 preferably has a thickness greater than that of the interlayer film 55.
  • the gate electrode 80 may have a thickness of 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the gate electrode 80 preferably has a thickness of 1 ⁇ m or more and 5 ⁇ m or less.
  • the gate electrode 80 has a laminated structure including a first electrode film 80a and a second electrode film 80b laminated in this order from the interlayer film 55 side.
  • the first electrode film 80a is formed as a barrier electrode.
  • the first electrode film 80a includes at least one of a Ti film, a TiN film, and a W film.
  • the first electrode film 80a includes a Ti film.
  • the second electrode film 80b has a thickness greater than that of the first electrode film 80a, and forms the main body of the gate electrode 80.
  • the second electrode film 80b includes at least one of an Al film, a Cu film, an Al alloy film, and a Cu alloy film.
  • the second electrode film 80b may include at least one of a pure Cu film (a Cu film having a purity of 99% or more), a pure Al film (an Al film having a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the second electrode film 80b includes an Al alloy film (an AlSiCu alloy film in this embodiment).
  • the gate electrode 80 includes a gate pad 81 and a gate wiring 82.
  • the gate pad 81 may be referred to as a "pad electrode”, a “control pad electrode”, etc.
  • the gate wiring 82 may be referred to as a “wiring electrode”, a "control wiring electrode”, etc.
  • the gate pad 81 is an external terminal electrode to which a gate potential is applied from the outside.
  • the gate pad 81 is arranged in the pad region 60 so as to be electrically connected to the resistive film 61.
  • the gate pad 81 is arranged in the portion of the interlayer film 55 that covers the active surface 8 (active region 12), and together with the resistive film 61, it partially shields the current path of the output current generated in the active region 12.
  • the gate pad 81 is disposed in an area on one side in the second direction Y of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the gate pad 81 is located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view. In other words, the gate pad 81 faces the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the gate pad 81 is disposed on the other side in the second direction Y (the inner side of the active region 12) of the resistive film 61 in a plan view.
  • the gate pad 81 is disposed in a region on one side in the second direction Y (the first side 5A side) and on the other side in the second direction Y (the second side 5B side) of an imaginary line that crosses the center of the pad region 60 in the first direction X in a plan view.
  • the gate pad 81 has a planar area larger than that of the resistive film 61.
  • the planar area of the gate pad 81 is less than that of the active surface 8 (first main surface 3).
  • the proportion of the gate pad 81 in the active surface 8 (first main surface 3) is preferably 1% or more and 25% or less.
  • the proportion of the gate pad 81 may be a value belonging to any one of the following ranges: 1% or more and 5% or more, 5% or more and 10% or less, 10% or more and 15% or less, 15% or more and 20% or less, and 20% or more and 25% or less.
  • the proportion of the gate pad 81 is preferably 10% or less.
  • the gate pad 81 is disposed on the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view. In other words, the gate pad 81 is disposed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X in a plan view, toward the active surface 8, and faces the multiple trench side end structures 23 in the first direction X.
  • the gate pad 81 is disposed at a distance from the multiple trench termination structures 24 in the second direction Y in a plan view, and faces the multiple trench termination structures 24 in the second direction Y.
  • the gate pad 81 does not face the multiple trench side end structures 23 and the multiple trench termination structures 24 in the stacking direction of the interlayer film 55.
  • the gate pad 81 partially faces the multiple trench gate structures 21 across the interlayer film 55, and partially faces the multiple trench source structures 22 across the interlayer film 55.
  • the gate pad 81 is disposed at a distance inward from the active surface 8 from both ends of the multiple trench gate structures 21 in the first direction X in a plan view.
  • the gate pad 81 therefore covers the inner parts of the multiple trench gate structures 21 across the interlayer film 55, exposing both ends of the multiple trench gate structures 21.
  • the gate pad 81 is electrically connected to the multiple trench gate structures 21, but does not have any mechanical connection to the multiple trench gate structures 21.
  • the gate pad 81 also covers the inner parts of the multiple trench source structures 22 with the interlayer film 55 in between, exposing both ends of the multiple trench source structures 22.
  • the gate pad 81 is electrically isolated from the multiple trench source structures 22 and does not have a mechanical connection to the multiple trench source structures 22.
  • the gate pad 81 faces the body region 18, the source region 19, the multiple first well regions 41, the multiple second well regions 42, and the multiple contact regions 45 across the interlayer film 55.
  • the gate pad 81 is disposed on the interlayer film 55 at a horizontal distance from the gate connection electrode 51, and does not face the gate connection electrode 51 across the interlayer film 55. In other words, the gate pad 81 faces the portion of the trench gate structure 21 exposed from the gate connection electrode 51.
  • the gate pad 81 faces the first direction X in a region between at least two gate connection electrodes 51 arranged on both sides of the trench gate structure 21 in the first direction X in a plan view.
  • the gate pad 81 also faces at least one gate connection electrode 51 arranged on the inner side of the trench gate structure 21 in a plan view in a second direction Y.
  • the gate pad 81 may be positioned offset to one side or the other side of the first direction X with respect to a virtual line that crosses in the second direction Y the gate connection electrode 51 arranged on the inner side of the trench gate structure 21 in a plan view.
  • the gate pad 81 is disposed on the interlayer film 55 at a horizontal distance from the overlapping portion 52a of the sidewall wiring 52, and does not face the overlapping portion 52a across the interlayer film 55. In other words, the gate pad 81 is disposed on the area surrounded by the sidewall wiring 52 in a plan view.
  • the gate pad 81 has a first pad portion 81a (first portion) and a second pad portion 81b (second portion).
  • the first pad portion 81a forms the main body of the gate pad 81, and is disposed in an area outside the resistive film 61 in a plan view.
  • the first pad portion 81a faces a plurality of trench gate structures 21 and a plurality of trench source structures 22 across the interlayer film 55.
  • the first pad portion 81a has a first pad width WP1 in the first direction X that is greater than the resistance length LR of the resistive film 61.
  • the first pad width WP1 may be less than the resistance length LR.
  • the first pad portion 81a is formed in a quadrangular shape in a plan view.
  • the first pad portion 81a may be formed in a polygonal shape other than a quadrangular shape, a circular shape, an elliptical shape, etc.
  • the second pad portion 81b is a portion that is pulled out from the first pad portion 81a to the area above the resistive film 61 and covers the resistive film 61 by sandwiching a part of the interlayer film 55 (upper interlayer film 57).
  • the second pad portion 81b enters the first resistor opening 70A from above the interlayer film 55 and is mechanically and electrically connected to the resistive film 61 within the first resistor opening 70A.
  • the gate pad 81 penetrates the interlayer film 55 and is mechanically and electrically connected to a part (one end) of the resistive film 61.
  • the second pad portion 81b faces either one or both of the trench gate structure 21 and the trench source structure 22, with the interlayer film 55 and the resistive film 61 sandwiched therebetween.
  • the second pad portion 81b may face one or more trench gate structures 21.
  • the second pad portion 81b may face one or more trench source structures 22.
  • the second pad portion 81b faces multiple trench gate structures 21 and multiple trench source structures 22.
  • the second pad portion 81b has a second pad width WP2 that is approximately equal to the first pad width WP1 of the first pad portion 81a, and is pulled out in a strip shape from the entire end of the first pad portion 81a that faces the resistive film 61 toward the resistive film 61.
  • the second pad portion 81b only needs to have a second pad width WP2 that is larger than the opening width of the first resistor opening 70A, and the value of the second pad width WP2 is arbitrary.
  • the second pad portion 81b may have a second pad width WP2 that is less than the first pad width WP1, and may extend in a protruding (strip-like) shape from the first pad portion 81a toward the resistive film 61.
  • the second pad portion 81b may have a second pad width WP2 that is greater than the first pad width WP1.
  • the configuration of the first electrode film 80a and the second electrode film 80b of the gate pad 81 will be described below.
  • the first electrode film 80a covers the interlayer film 55 (upper interlayer film 57) in the first pad portion 81a in a film-like manner, and extends into the first resistor opening 70A from above the interlayer film 55 in the second pad portion 81b.
  • the first electrode film 80a covers the opening wall surface of the first resistor opening 70A in a film-like manner, and covers the resistor film 61 (resistor recess portion 71) in a film-like manner.
  • the first electrode film 80a covers the upper interlayer film 57 (the first upper insulating film 64 and the second upper insulating film 65) in the first resistor opening 70A. As a result, the first electrode film 80a defines a recess space in the first resistor opening 70A. The first electrode film 80a does not cover the lower interlayer film 56 in the first resistor opening 70A.
  • the second electrode film 80b covers the first electrode film 80a in the first pad portion 81a in a film-like manner, and faces the interlayer film 55 across the first electrode film 80a.
  • the second electrode film 80b covers the first electrode film 80a in the second pad portion 81b in a film-like manner, and backfills the first resistor opening 70A and the resistor recess portion 71.
  • the second electrode film 80b covers the upper interlayer film 57 (the first upper insulating film 64 and the second upper insulating film 65) in the first resistor opening 70A, sandwiching the first electrode film 80a.
  • the second electrode film 80b is electrically connected to the resistive film 61 via the first electrode film 80a in the first resistor opening 70A.
  • the second electrode film 80b may have a portion located in the resistive recess portion 71, and may cover the resistive film 61 in the resistive recess portion 71, sandwiching the first electrode film 80a.
  • the gate wiring 82 is disposed on the interlayer film 55 at a distance from the gate pad 81.
  • the gate wiring 82 is disposed on a portion of the interlayer film 55 that covers the active region 12 (active surface 8), and is selectively routed to the pad region 60 and a region outside the pad region 60.
  • the gate wiring 82 has a first connection portion electrically connected to the resistive film 61 in the pad region 60, and a second connection portion electrically connected to a plurality of trench gate structures 21 in the active region 12 outside the pad region 60.
  • the gate wiring 82 is electrically connected to the gate pad 81 via the resistive film 61, and transmits the gate potential applied to the gate pad 81 to the multiple trench gate structures 21.
  • the gate wiring 82 is also electrically connected to at least one (multiple in this embodiment) trench gate structures 21 located directly below the resistive film 61.
  • the gate wiring 82 is routed from the region above the resistive film 61 to the region outside the resistive film 61, and is also electrically connected to the portions of the multiple trench gate structures 21 located directly below the resistive film 61 that are exposed from the resistive film 61. In this embodiment, the gate wiring 82 is electrically connected to all of the trench gate structures 21 located directly below the resistive film 61.
  • the gate wiring 82 is also electrically connected to at least one (multiple in this embodiment) trench gate structures 21 located directly below the gate pad 81.
  • the gate wiring 82 is also electrically connected to the portions of the multiple trench gate structures 21 located directly below the gate pad 81 that are exposed from the resistive film 61.
  • the gate wiring 82 is electrically connected to all of the trench gate structures 21 located directly below the gate pad 81.
  • the gate wiring 82 is disposed on the inner portion of the active surface 8 at a distance from the periphery of the active surface 8, and is not disposed on the outer peripheral surface 9.
  • the gate wiring 82 extends in a line shape so as to intersect (specifically, perpendicularly) with the multiple trench gate structures 21 in the active region 12, and is electrically connected to the multiple trench gate structures 21 by penetrating the interlayer film 55.
  • the gate wiring 82 includes a first wiring portion 83, a second wiring portion 84, a third wiring portion 85, a fourth wiring portion 86, and a fifth wiring portion 87.
  • the first wiring portion 83 is provided as a first connection portion to the resistive film 61.
  • the second wiring portion 84, the third wiring portion 85, the fourth wiring portion 86, and the fifth wiring portion 87 are provided as second connection portions to the multiple trench gate structures 21.
  • the first wiring portion 83 is disposed in the pad region 60 at a distance from the gate pad 81, and is electrically connected to the resistive film 61 at a position different from the gate pad 81.
  • the first wiring portion 83 is disposed in a region on one side in the second direction Y of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view.
  • the first wiring portion 83 is located on an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view. In other words, the first wiring portion 83 faces the center of the first side surface 5A (first connection surface 10A) in the second direction Y in a plan view.
  • the first wiring portion 83 is disposed in a region on one side (first side surface 5A side) of the resistive film 61 in the second direction Y in a plan view, and faces the gate pad 81 across a portion of the resistive film 61 in the second direction Y.
  • the first wiring portion 83 is disposed on the peripheral side of the active region 12 with respect to the resistive film 61 in a plan view.
  • the first wiring portion 83 is disposed on the active surface 8 (active region 12) at a distance from the outer periphery 9 (outer periphery region 17) in a plan view.
  • the first wiring portion 83 is formed in a line extending in the first direction X.
  • the first wiring portion 83 is disposed on the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view. In other words, the first wiring portion 83 is disposed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X in a plan view, and faces the multiple trench side end structures 23 in the first direction X.
  • the first wiring portion 83 is disposed at a distance from the multiple trench termination structures 24 in the second direction Y in a plan view, and faces the multiple trench termination structures 24 in the second direction Y.
  • the first wiring portion 83 does not face the multiple trench side end structures 23 and the multiple trench termination structures 24 in the stacking direction of the interlayer film 55.
  • first wiring portion 83 may be pulled out above the first termination region 15 and face at least one trench termination structure 24 across the interlayer film 55.
  • first wiring portion 83 exposes at least one (preferably multiple) trench termination structures 24 in a plan view. In view of the voltage drop between the first wiring portion 83 and the trench termination structure 24 (first termination region 15), it is preferable that the first wiring portion 83 exposes all of the trench termination structures 24.
  • the first wiring portion 83 has a wiring width less than the resistance width WR of the resistive film 61, and faces either or both of the trench gate structure 21 and the trench source structure 22 in the stacking direction of the interlayer film 55.
  • the wiring width of the first wiring portion 83 may be greater than or equal to the resistance width WR of the resistive film 61.
  • the first wiring portion 83 covers the inner portions of the multiple trench gate structures 21 with the interlayer film 55 in between, and covers the inner portions of the multiple trench source structures 22 with the interlayer film 55 in between.
  • the first wiring portion 83 also faces the body region 18, the source region 19, the multiple first well regions 41, the multiple second well regions 42, and the multiple contact regions 45 with the interlayer film 55 in between.
  • the first wiring portion 83 is disposed on the interlayer film 55 at a horizontal distance from the gate connection electrode 51, and does not face the gate connection electrode 51 across the interlayer film 55. In other words, the first wiring portion 83 faces the portion of the trench gate structure 21 exposed from the gate connection electrode 51, and does not have a mechanical connection to the trench gate structure 21.
  • the first wiring portion 83 is disposed on the interlayer film 55 at a horizontal distance from the overlap portion 52a of the sidewall wiring 52, and does not face the overlap portion 52a across the interlayer film 55. In this embodiment, the first wiring portion 83 is disposed on the region surrounded by the sidewall wiring 52 in a plan view.
  • the first wiring portion 83 has a first portion 83a and a second portion 83b.
  • the first portion 83a is disposed in an area outside the resistive film 61 in a planar view.
  • the first portion 83a faces either one or both of the trench gate structure 21 and the trench source structure 22 across the interlayer film 55.
  • the first portion 83a may face one or more trench gate structures 21.
  • the first portion 83a may face one or more trench source structures 22.
  • the second portion 83b is pulled out from the first portion 83a to the area above the resistive film 61 and covers the resistive film 61 by sandwiching a part of the interlayer film 55 (upper interlayer film 57).
  • the second portion 83b enters the second resistor opening 70B from above the interlayer film 55 and is mechanically and electrically connected to the resistive film 61 within the second resistor opening 70B.
  • the gate wiring 82 (first wiring portion 83) penetrates the interlayer film 55 and is mechanically and electrically connected to a part (the other end) of the resistive film 61.
  • the second portion 83b faces either one or both of the trench gate structure 21 and the trench source structure 22, with the interlayer film 55 and the resistive film 61 sandwiched therebetween.
  • the second portion 83b may face one or more trench gate structures 21.
  • the second portion 83b may face one or more trench source structures 22.
  • the second wiring portion 84 is pulled out from the first wiring portion 83 to one side in the first direction X, and is electrically connected to the resistive film 61 via the first wiring portion 83.
  • the second wiring portion 84 is disposed within the active region 12 in a plan view, and extends in a line along the periphery of the active region 12.
  • the second wiring portion 84 has a first extension portion 84a and a second extension portion 84b.
  • the first extension portion 84a extends in a line shape in the first direction X from the first wiring portion 83 toward the first side end region 13, and faces the multiple trench gate structures 21 and the multiple trench source structures 22 across the interlayer film 55.
  • the tip portion of the first extension portion 84a is formed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X in a plan view, toward the active surface 8, and faces the multiple trench side end structures 23 in the first direction X.
  • the second extension 84b is pulled out from the tip of the first extension 84a in the second direction Y and extends in a line along the third side surface 5C (third connection surface 10C).
  • the second extension 84b is formed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X in a plan view, toward the inside of the active surface 8, and intersects (specifically, perpendicular to) one end of the multiple trench gate structures 21 and one end of the multiple trench source structures 22 in the second direction Y.
  • the second extension 84b does not face multiple trench side end structures 23 in the stacking direction.
  • a portion of the second extension 84b may be drawn out from the active region 12 to the first side end region 13 and face multiple trench side end structures 23.
  • the tip of the second extension 84b may be located above the active region 12 or above the second termination region 16.
  • the second extension portion 84b penetrates into the multiple gate openings 72 from above the interlayer film 55, and is electrically connected to one end of the multiple trench gate structures 21 within the multiple gate openings 72. Specifically, the second extension portion 84b is connected to the multiple gate connection electrodes 51 within the multiple gate openings 72. As a result, the second wiring portion 84 is electrically connected to one end of the multiple trench gate structures 21 via the multiple gate connection electrodes 51.
  • the second wiring portion 84 (second extension portion 84b) is also electrically connected to one end of the multiple trench gate structures 21 located directly below the resistive film 61.
  • the second wiring portion 84 is routed from the first wiring portion 83 to an area outside the resistive film 61, and is electrically connected to the portions of the multiple trench gate structures 21 located directly below the resistive film 61 that are exposed from the resistive film 61.
  • the second wiring portion 84 (second extension portion 84b) is also electrically connected to one end of the multiple trench gate structures 21 located directly below the gate pad 81.
  • the third wiring portion 85 is pulled out from the first wiring portion 83 to the other side in the first direction X, and is electrically connected to the resistive film 61 via the first wiring portion 83.
  • the third wiring portion 85 is disposed within the active region 12 in a plan view, and extends in a line along the periphery of the active region 12.
  • the third wiring portion 85 has a third extension portion 85a and a fourth extension portion 85b.
  • the third extension portion 85a extends in a line shape in the first direction X from the first wiring portion 83 toward the second side end region 14, and faces the multiple trench gate structures 21 and the multiple trench source structures 22 across the interlayer film 55.
  • the tip portion of the third extension portion 85a is formed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X in a plan view, toward the active surface 8, and faces the multiple trench side end structures 23 in the first direction X.
  • the fourth extension 85b is pulled out from the tip of the third extension 85a in the second direction Y and extends in a line along the fourth side surface 5D (fourth connection surface 10D).
  • the fourth extension 85b is formed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X in a plan view toward the active surface 8, and intersects (specifically, perpendicular to) the other ends of the multiple trench gate structures 21 and the other ends of the multiple trench source structures 22 in the second direction Y.
  • the fourth extension 85b does not face multiple trench side end structures 23 in the stacking direction.
  • a portion of the fourth extension 85b may be drawn out from the active region 12 to the second side end region 14 and face multiple trench side end structures 23.
  • the tip of the fourth extension 85b may be located above the active region 12 or above the second termination region 16.
  • the fourth extension portion 85b penetrates into the multiple gate openings 72 from above the interlayer film 55, and is electrically connected to the other ends of the multiple trench gate structures 21 within the multiple gate openings 72. Specifically, the fourth extension portion 85b is connected to the multiple gate connection electrodes 51 within the multiple gate openings 72. As a result, the third wiring portion 85 is electrically connected to the other ends of the multiple trench gate structures 21 via the multiple gate connection electrodes 51.
  • the third wiring portion 85 (fourth extension portion 85b) is also electrically connected to the other ends of the multiple trench gate structures 21 located directly below the resistive film 61.
  • the third wiring portion 85 is routed from the first wiring portion 83 to an area outside the resistive film 61, and is electrically connected to the portions of the multiple trench gate structures 21 located directly below the resistive film 61 that are exposed from the resistive film 61.
  • the third wiring portion 85 (fourth extension portion 85b) is also electrically connected to the other ends of the multiple trench gate structures 21 located directly below the gate pad 81.
  • the fourth wiring portion 86 is routed in a line shape from the first wiring portion 83 around the gate pad 81 and is electrically connected to the resistive film 61 via the first wiring portion 83.
  • the fourth wiring portion 86 includes a first line portion 86a, a second line portion 86b, and a third line portion 86c.
  • the first line portion 86a is formed on one side (the third side surface 5C side) of the gate pad 81 in the first direction X, and is formed in a line extending in the second direction Y.
  • the first line portion 86a intersects (specifically, perpendicular to) the inner portions of the multiple trench gate structures 21 and the inner portions of the multiple trench source structures 22 in a plan view.
  • the first line portion 86a enters the multiple gate openings 72 from above the interlayer film 55, and is electrically connected to the inner portions of the multiple trench gate structures 21 within the multiple gate openings 72. Specifically, the first line portion 86a is connected to the multiple gate connection electrodes 51 within the multiple gate openings 72. As a result, the first line portion 86a is electrically connected to the inner portions of the multiple trench gate structures 21 via the multiple gate connection electrodes 51.
  • the fourth wiring portion 86 (first line portion 86a) is also electrically connected to the inner portions of the multiple trench gate structures 21 located directly below the resistive film 61.
  • the fourth wiring portion 86 (first line portion 86a) is routed from the first wiring portion 83 to an area outside the resistive film 61, and is electrically connected to the portions of the multiple trench gate structures 21 located directly below the resistive film 61 that are exposed from the resistive film 61.
  • the second line portion 86b is formed on the other side (the fourth side surface 5D side) of the gate pad 81 in the first direction X, and is formed in a line extending in the second direction Y.
  • the second line portion 86b intersects (specifically, perpendicular to) the inner portions of the multiple trench gate structures 21 and the inner portions of the multiple trench source structures 22 in a plan view.
  • the second line portion 86b penetrates into the multiple gate openings 72 from above the interlayer film 55, and is electrically connected to the inner portions of the multiple trench gate structures 21 within the multiple gate openings 72. Specifically, the second line portion 86b is connected to the multiple gate connection electrodes 51 within the multiple gate openings 72. As a result, the second line portion 86b is electrically connected to the inner portions of the multiple trench gate structures 21 via the multiple gate connection electrodes 51.
  • the fourth wiring portion 86 (second line portion 86b) is also electrically connected to a plurality of trench gate structures 21 located directly below the resistive film 61.
  • the fourth wiring portion 86 (second line portion 86b) is routed from the first wiring portion 83 to an area outside the resistive film 61, and is electrically connected to the portions of the plurality of trench gate structures 21 located directly below the resistive film 61 that are exposed from the resistive film 61.
  • the third line portion 86c is formed on the other side in the second direction Y (the second side surface 5B side) of the gate pad 81, and faces the first wiring portion 83 across the gate pad 81 in the second direction Y.
  • the third line portion 86c is formed in a line extending in the first direction X, and is connected to the first line portion 86a and the second line portion 86b.
  • the fourth wiring portion 86 surrounds the gate pad 81 together with the first wiring portion 83.
  • the third line portion 86c faces the multiple trench gate structures 21 and the multiple trench source structures 22 in the stacking direction.
  • the fifth wiring portion 87 is disposed in a region on the other side (second side surface 5B side) of the gate pad 81 in the second direction Y, and extends in a line shape along the second direction Y in the region between the gate pad 81 and the second connection surface 10B. Specifically, the fifth wiring portion 87 is drawn out in a line shape from the fourth wiring portion 86 toward the inner portion of the active region 12, and is electrically connected to the resistive film 61 via the first wiring portion 83 and the fourth wiring portion 86.
  • the fifth wiring portion 87 intersects (specifically, perpendicularly) with the inner portions of the multiple trench gate structures 21 and the inner portions of the multiple trench source structures 22 in a plan view.
  • the fifth wiring portion 87 penetrates into the multiple gate openings 72 from above the interlayer film 55, and is electrically connected to the inner portions of the multiple trench gate structures 21 within the multiple gate openings 72. Specifically, the fifth wiring portion 87 is connected to the multiple gate connection electrodes 51 within the multiple gate openings 72. As a result, the fifth wiring portion 87 is electrically connected to the inner portions of the multiple trench gate structures 21 via the multiple gate connection electrodes 51.
  • the configuration of the first electrode film 80a and the second electrode film 80b of the gate wiring 82 will be described below.
  • the first electrode film 80a of the first wiring portion 83 covers the interlayer film 55 in a film-like manner in the first portion 83a, and enters the second resistor opening 70B from above the interlayer film 55 in the second portion 83b.
  • the first electrode film 80a of the first wiring portion 83 covers the opening wall surface of the second resistor opening 70B in a film-like manner, and covers the resistor film 61 (resistor recess portion 71) in a film-like manner.
  • the first electrode film 80a of the first wiring portion 83 covers the upper interlayer film 57 (first upper insulating film 64 and second upper insulating film 65) in the second resistor opening 70B. As a result, the first electrode film 80a of the first wiring portion 83 defines a recess space in the second resistor opening 70B. The first electrode film 80a of the first wiring portion 83 does not cover the lower interlayer film 56 in the second resistor opening 70B.
  • the second electrode film 80b of the first wiring portion 83 covers the first electrode film 80a in a film-like manner in the first portion 83a, and faces the interlayer film 55 with the first electrode film 80a in between.
  • the second electrode film 80b of the first wiring portion 83 covers the first electrode film 80a in a film-like manner in the second portion 83b, and backfills the second resistor opening 70B and the resistor recess portion 71.
  • the second electrode film 80b of the first wiring portion 83 covers the upper interlayer film 57 (the first upper insulating film 64 and the second upper insulating film 65) in the second resistor opening 70B, sandwiching the first electrode film 80a.
  • the second electrode film 80b is electrically connected to the resistive film 61 via the first electrode film 80a in the second resistor opening 70B.
  • the second electrode film 80b of the first wiring portion 83 may have a portion located in the resistive recess portion 71, and may cover the resistive film 61 in the resistive recess portion 71, sandwiching the first electrode film 80a.
  • the first electrode film 80a of the second to fifth wiring parts 84 to 87 covers the interlayer film 55 in a film-like manner, and penetrates into the multiple gate openings 72 from above the interlayer film 55.
  • the first electrode film 80a of the second to fifth wiring parts 84 to 87 covers the wall surfaces of the multiple gate openings 72 in a film-like manner, and covers the electrode surfaces 51a of the multiple gate connection electrodes 51 in a film-like manner.
  • the first electrode film 80a of the second to fifth wiring parts 84 to 87 partition recess spaces within the multiple gate openings 72.
  • the second electrode film 80b of the second to fifth wiring parts 84 to 87 covers the first electrode film 80a in a film-like shape and faces the interlayer film 55 with the first electrode film 80a in between.
  • the second electrode film 80b of the second to fifth wiring parts 84 to 87 penetrates into the multiple gate openings 72 from above the interlayer film 55 and backfills the multiple gate openings 72.
  • the second electrode film 80b is electrically connected to the multiple gate connection electrodes 51 via the first electrode film 80a within the multiple gate openings 72.
  • the gate electrode 80 includes a gate subpad 88 disposed on the interlayer film 55 at a distance from the gate pad 81.
  • the gate subpad 88 may be referred to as a "subpad electrode” or the like.
  • the gate subpad 88 is an electrical test pad (dummy pad) for measuring the gate resistance R during the manufacturing process, and is electrically connected to the gate pad 81 via the resistive film 61.
  • the presence or absence of the gate subpad 88 is optional, and may be omitted as necessary.
  • a test signal is applied between the gate pad 81 and the gate subpad 88.
  • a gate potential may be applied to one of the gate pad 81 and the gate subpad 88, and a ground potential may be applied to the other.
  • the gate subpad 88 is a terminal to which a potential different from that of the gate pad 81 is applied.
  • the gate subpad 88 is an open terminal, and is excluded from the targets for connection of conductive bonding members such as bonding wires.
  • the entire gate subpad 88 is directly or indirectly covered with an insulator (e.g., a sealing resin containing multiple fillers and a matrix resin) and is electrically insulated from other structures.
  • an insulator e.g., a sealing resin containing multiple fillers and a matrix resin
  • the gate subpad 88 may be electrically connected to a lead terminal of the semiconductor package via a bonding wire or the like, and configured so that a test signal can be input even after the semiconductor device 1 is mounted on the semiconductor package.
  • the gate subpad 88 is disposed on the portion of the interlayer film 55 that covers the active region 12 (active surface 8), and is connected to the gate wiring 82.
  • the gate subpad 88 is fixed to the same potential as the gate wiring 82, and is electrically connected to the resistive film 61 via the gate wiring 82.
  • the gate subpad 88 only needs to be connected to at least one of the first to fifth wiring parts 83 to 87, and the location of the gate subpad 88 is arbitrary.
  • the gate subpad 88 may be disposed on at least one of the first side end region 13, the second side end region 14, the first termination region 15, the second termination region 16, and the outer periphery region 17. However, in consideration of the wiring resistance of the gate wiring 82, it is preferable that the gate subpad 88 be connected to a portion of the gate wiring 82 that is located near the resistive film 61.
  • the gate subpad 88 is connected to the first wiring portion 83, the first extension portion 84a of the second wiring portion 84, the third extension portion 85a of the third wiring portion 85, the first line portion 86a of the fourth wiring portion 86, the second line portion 86b of the fourth wiring portion 86, etc.
  • the gate subpad 88 is connected to the fourth wiring portion 86 (first line portion 86a).
  • the gate subpad 88 is disposed in a region on one side in the second direction Y (the side of the first side surface 5A) of an imaginary line that crosses the center of the active surface 8 in the first direction X in a plan view. In this embodiment, the gate subpad 88 is disposed shifted to one side or the other in the first direction X of an imaginary line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the gate subpad 88 is disposed at a distance from the gate pad 81 on one side in the first direction X (the third connection surface 10C side) and faces the gate pad 81 in the first direction X.
  • the gate subpad 88 has a planar area less than the planar area of the gate pad 81.
  • the gate subpad 88 is formed narrower than the gate pad 81 and wider than the gate wiring 82 (first wiring portion 83) in the second direction Y.
  • the gate subpad 88 is disposed on the active region 12 at a distance from the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 in a plan view. In other words, the gate subpad 88 is disposed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X in a plan view, toward the active surface 8, and faces the multiple trench side end structures 23 in the first direction X.
  • the gate subpad 88 is disposed at a distance from the multiple trench termination structures 24 in the second direction Y in a plan view, and faces the multiple trench termination structures 24 in the second direction Y.
  • the gate subpad 88 does not face the multiple trench side end structures 23 and the multiple trench termination structures 24 in the stacking direction of the interlayer film 55.
  • the gate subpad 88 partially faces the multiple trench gate structures 21 across the interlayer film 55, and partially faces the multiple trench source structures 22 across the interlayer film 55.
  • the gate subpad 88 is disposed at a distance inward from the positions of both ends of the multiple trench gate structures 21 in the first direction X in a plan view, toward the inside of the active surface 8. Therefore, the gate subpad 88 covers the inner parts of the multiple trench gate structures 21 across the interlayer film 55, and exposes both ends of the multiple trench gate structures 21.
  • the gate subpad 88 also covers the inner portions of the multiple trench source structures 22 with the interlayer film 55 in between, exposing both ends of the multiple trench source structures 22.
  • the gate subpad 88 is electrically isolated from the multiple trench source structures 22 and has no mechanical connection to the multiple trench source structures 22.
  • the gate subpad 88 faces the body region 18, the source region 19, the multiple first well regions 41, the multiple second well regions 42, and the multiple contact regions 45 across the interlayer film 55.
  • the gate subpad 88 is spaced apart horizontally from the gate connection electrode 51 (gate opening 72) and does not face the gate connection electrode 51 across the interlayer film 55.
  • the gate subpad 88 faces the portion of the trench gate structure 21 that is exposed from the gate connection electrode 51.
  • the gate subpad 88 faces the first direction X in a region between at least two gate connection electrodes 51 arranged on both sides of the trench gate structure 21 in the first direction X in a plan view. In this embodiment, the gate subpad 88 does not face in the second direction Y to at least one gate connection electrode 51 arranged on the inner side of the trench gate structure 21 in a plan view.
  • the gate subpad 88 is disposed horizontally at a distance from the overlapping portion 52a of the sidewall wiring 52 and does not face the overlapping portion 52a across the interlayer film 55. In this embodiment, the gate subpad 88 is disposed above the area surrounded by the sidewall wiring 52 in a plan view.
  • the gate wiring 82 is electrically connected to the gate pad 81 via the resistive film 61.
  • a gate resistor R consisting of a part of the resistive film 61 is electrically interposed between the gate pad 81 and the gate wiring 82.
  • the gate resistor R is formed by a part of the resistive film 61 that is located between the connection part of the gate pad 81 and the connection part of the gate wiring 82.
  • one gate resistor R is connected in series to the gate pad 81 and the gate wiring 82.
  • the resistance value of the gate resistor R can also be adjusted by increasing or decreasing the distance between the connection part of the gate pad 81 and the connection part of the first wiring part 83.
  • the resistive film 61 suppresses surge currents by slowing down the switching speed during switching operations. In other words, the resistive film 61 suppresses noise caused by surge currents. Because the resistive film 61 is disposed on the first main surface 3 (active surface 8), it is not externally connected to the semiconductor device 1. This reduces the number of components mounted on the circuit board. In addition, because the resistive film 61 is disposed on the active region 12, there is no need to provide a separate area for the resistive film 61 on the first main surface 3. This prevents the chip 2 from becoming larger in size.
  • the gate wiring 82 is also electrically connected to a plurality of trench gate structures 21 covered by the resistive film 61. Therefore, in a plan view, the plurality of trench gate structures 21 are controlled in the regions inside and outside the resistive film 61. This prevents the active region 12 from shrinking due to the layout of the resistive film 61.
  • the multiple trench gate structures 21 arranged directly below the resistive film 61 have the same configuration as the multiple trench gate structures 21 arranged in the region outside directly below the resistive film 61, and are controlled by the gate potential.
  • the multiple trench source structures 22 arranged directly below the resistive film 61 have the same configuration as the multiple trench source structures 22 arranged in the region outside directly below the resistive film 61, and are controlled by the source potential.
  • the electric field distribution directly below the resistive film 61 inside the chip 2 is the same as the electric field distribution in the area outside directly below the resistive film 61 inside the chip 2. This suppresses a decrease in breakdown voltage caused by the layout of the resistive film 61.
  • the gate wiring 82 is electrically connected to a plurality of trench gate structures 21 covered by the gate pad 81 (gate subpad 88). Therefore, in a plan view, the plurality of trench gate structures 21 are controlled in the regions inside and outside the gate pad 81. This prevents the active region 12 from shrinking due to the layout of the gate pad 81.
  • the multiple trench gate structures 21 arranged directly below the gate pad 81 have the same configuration as the multiple trench gate structures 21 arranged in the area directly below the gate pad 81, and are controlled by the gate potential.
  • the multiple trench source structures 22 arranged directly below the gate pad 81 have the same configuration as the multiple trench source structures 22 arranged in the area directly below the gate pad 81, and are controlled by the source potential.
  • the electric field distribution directly below the gate pad 81 (gate subpad 88) inside the chip 2 is the same as the electric field distribution in the area outside directly below the gate pad 81 inside the chip 2. Therefore, the decrease in breakdown voltage caused by the layout of the gate pad 81 is suppressed.
  • the semiconductor device 1 includes a source electrode 90 disposed on the interlayer film 55 at a distance from the gate electrode 80. Specifically, the source electrode 90 is disposed on the upper interlayer film 57. Thus, the source electrode 90 is disposed in a layer above the resistive film 61.
  • the source electrode 90 has a resistance value lower than that of the resistive film 61.
  • the source electrode 90 preferably has a thickness greater than that of the resistive film 61.
  • the thickness of the source electrode 90 is preferably greater than that of the interlayer film 55.
  • the thickness of the source electrode 90 is preferably approximately equal to that of the gate electrode 80.
  • the thickness of the source electrode 90 may be 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the source electrode 90 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the source electrode 90 has a laminated structure including a first electrode film 90a and a second electrode film 90b laminated in this order from the interlayer film 55 side.
  • the first electrode film 90a is formed as a barrier electrode.
  • the first electrode film 90a includes at least one of a Ti film, a TiN film, and a W film.
  • the first electrode film 90a includes a Ti film. It is preferable that the first electrode film 90a has a thickness approximately equal to that of the first electrode film 80a of the gate electrode 80.
  • the second electrode film 90b has a thickness greater than that of the first electrode film 90a and forms the body of the source electrode 90. It is preferable that the second electrode film 90b has a thickness approximately equal to that of the second electrode film 80b of the gate electrode 80.
  • the second electrode film 90b includes at least one of an Al film, a Cu film, an Al alloy film, and a Cu alloy film.
  • the second electrode film 90b may include at least one of a pure Cu film (a Cu film having a purity of 99% or more), a pure Al film (an Al film having a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the second electrode film 90b includes an Al alloy film (an AlSiCu alloy film in this embodiment).
  • the source electrode 90 includes at least one (in this embodiment, multiple) source pad 91 and source wiring 92.
  • the source pad 91 may be referred to as a "low potential pad electrode”, a “source pad electrode”, etc.
  • the source wiring 92 may be referred to as a "low potential wiring electrode”, a “source wiring electrode”, etc.
  • the source pad 91 includes a first source pad 91A and a second source pad 91B.
  • the first source pad 91A is disposed in a region on one side of the first direction X on the portion of the interlayer film 55 that covers the active region 12. Specifically, the first source pad 91A is disposed in a region between the second wiring portion 84 and the fifth wiring portion 87.
  • the first source pad 91A has a planar area larger than that of the resistive film 61.
  • the planar area of the first source pad 91A is larger than that of the gate pad 81. It is preferable that the proportion of the first source pad 91A in the active surface 8 (first main surface 3) is 25% or more and 50% or less.
  • the first source pad 91A is disposed on the active region 12 at a distance from the first side end region 13 in a plan view. In other words, the first source pad 91A is disposed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X on the active surface 8 in a plan view, and faces the multiple trench side end structures 23 in the first direction X. The first source pad 91A does not face the multiple trench side end structures 23 across the interlayer film 55.
  • the first source pad 91A partially faces the multiple trench gate structures 21 across the interlayer film 55, and partially faces the multiple trench source structures 22 across the interlayer film 55.
  • the resistive film 61 is disposed at a distance inward from the active surface 8 from both ends of the multiple trench gate structures 21 in the first direction X in a plan view.
  • the first source pad 91A covers the inner parts of the multiple trench gate structures 21 with the interlayer film 55 in between, and exposes both ends of the multiple trench gate structures 21.
  • the first source pad 91A covers the inner parts of the multiple trench source structures 22 with the interlayer film 55 in between, and exposes both ends of the multiple trench source structures 22.
  • the first source pad 91A extends from above the interlayer film 55 into the multiple source openings 73, and is electrically connected to the multiple trench source structures 22, the source regions 19, and the multiple contact regions 45 in the multiple source openings 73.
  • the first source pad 91A includes a first pad portion 91a and a second pad portion 91b.
  • the first pad portion 91a is located in an area on the other side of the gate pad 81 in the second direction Y (the second side surface 5B side) and faces the gate pad 81 in the second direction Y.
  • the second pad portion 91b is located in an area on one side of the gate pad 81 in the first direction X (the third side surface 5C side) and faces the gate pad 81 in the first direction X.
  • the second pad portion 91b faces the gate pad 81 in the first direction X, sandwiching a part of the gate wiring 82 (fourth wiring portion 86).
  • the second pad portion 91b faces the gate pad 81 across the gate subpad 88 in a planar view.
  • the portion of the second pad portion 91b that is aligned with the gate subpad 88 is recessed in a rectangular shape along the gate subpad 88 in a planar view.
  • the second pad portion 91b faces the resistive film 61 in the first direction X in a planar view.
  • the second pad portion 91b may cover at least one trench gate structure 21 arranged directly below the resistive film 61.
  • the second pad portion 91b may cover at least one trench source structure 22 arranged directly below the resistive film 61.
  • the second pad portion 91b covers multiple trench gate structures 21 and multiple trench source structures 22 arranged directly below the resistive film 61.
  • the second pad portion 91b is connected to a portion of at least one (in this embodiment, multiple) trench source structure 22 arranged directly below the resistive film 61 that is exposed from the resistive film 61 through at least one (in this embodiment, multiple) source opening 73.
  • the second pad portion 91b is also connected to the source region 19 and contact region 45 along the multiple trench source structures 22 arranged directly below the resistive film 61. Therefore, the current path of the output current is extended by the first source pad 91A to a region on one side of the resistive film 61 in the first direction X.
  • the second source pad 91B is disposed in a region on the other side of the first direction X on the portion of the interlayer film 55 that covers the active region 12. Specifically, the second source pad 91B is disposed in a region between the third wiring portion 85 and the fifth wiring portion 87, and faces the first source pad 91A in the first direction X across the fifth wiring portion 87.
  • the second source pad 91B has a planar area larger than that of the resistive film 61.
  • the planar area of the second source pad 91B is larger than that of the gate pad 81. It is preferable that the proportion of the active surface 8 (first main surface 3) occupied by the second source pad 91B is 25% or more and 50% or less.
  • the second source pad 91B is disposed on the active region 12 at a distance from the second side end region 14 in a plan view. In other words, the second source pad 91B is disposed at a distance inward from the end positions of the multiple trench side end structures 23 in the first direction X in a plan view, facing the multiple trench side end structures 23 in the first direction X. The second source pad 91B does not face the multiple trench side end structures 23 across the interlayer film 55.
  • the second source pad 91B partially faces the multiple trench gate structures 21 across the interlayer film 55, and partially faces the multiple trench source structures 22 across the interlayer film 55.
  • the resistive film 61 is disposed at a distance inward from the active surface 8 from both ends of the multiple trench gate structures 21 in the first direction X in a plan view.
  • the second source pad 91B covers the inner parts of the multiple trench gate structures 21 with the interlayer film 55 in between, and exposes both ends of the multiple trench gate structures 21.
  • the second source pad 91B also covers the inner parts of the multiple trench source structures 22 with the interlayer film 55 in between, and exposes both ends of the multiple trench source structures 22.
  • the second source pad 91B extends from above the interlayer film 55 into the multiple source openings 73 and is electrically connected to the multiple trench source structures 22, the source regions 19, and the multiple contact regions 45 in the multiple source openings 73.
  • the second source pad 91B includes a third pad portion 91c and a fourth pad portion 91d.
  • the third pad portion 91c is located in the region on the other side (the second side surface 5B side) of the gate pad 81 in the second direction Y, faces the first pad portion 91a of the first source pad 91A in the first direction X, and faces the gate pad 81 in the second direction Y.
  • the fourth pad portion 91d is located in an area on the other side (fourth side surface 5D side) of the gate pad 81 in the first direction X, and faces the second pad portion 91b of the first source pad 91A across the gate pad 81 in the first direction X. Specifically, the fourth pad portion 91d faces the gate pad 81 in the first direction X across a part of the gate wiring 82 (fourth wiring portion 86). The fourth pad portion 91d also faces the resistive film 61 in the first direction X in a plan view. In other words, the fourth pad portion 91d faces the second pad portion 91b across the resistive film 61 and gate pad 81 in the first direction X in a plan view.
  • the fourth pad portion 91d may cover at least one trench gate structure 21 arranged directly below the resistive film 61.
  • the fourth pad portion 91d may cover at least one trench source structure 22 arranged directly below the resistive film 61.
  • the fourth pad portion 91d covers multiple trench gate structures 21 and multiple trench source structures 22 arranged directly below the resistive film 61.
  • the fourth pad portion 91d is connected to at least one (in this embodiment, multiple) trench source structure 22 arranged directly below the resistive film 61 through at least one (in this embodiment, multiple) source opening 73, the portion of the trench source structure 22 exposed from the resistive film 61.
  • the second source pad 91B is also connected to the source region 19 and contact region 45 along the multiple trench source structures 22 arranged directly below the resistive film 61.
  • the current path of the output current is extended by the second source pad 91B to the other side of the resistive film 61 in the first direction X.
  • the fourth pad portion 91d is connected to at least one (in this embodiment, multiple) trench source structure 22 connected to the second pad portion 91b.
  • the source wiring 92 transmits the source potential applied to the source pad 91 to other regions.
  • the source wiring 92 is pulled out from the source pad 91 onto the interlayer film 55 so as to be located closer to the outer periphery region 17 than the gate wiring 82.
  • the source wiring 92 is pulled out from the active surface 8 side to the outer periphery surface 9 side, passing through the first to fourth connection surfaces 10A to 10D.
  • the source wiring 92 is formed in a strip shape extending along the first to fourth connection surfaces 10A to 10D, and faces the sidewall wiring 52 across the interlayer film 55.
  • the source wiring 92 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D.
  • the source wiring 92 covers the first side end region 13, the second side end region 14, the first termination region 15, and the second termination region 16 on the active surface 8, and surrounds the active region 12. In other words, the source wiring 92 surrounds the resistive film 61, the gate pad 81, the gate wiring 82, and the multiple source pads 91.
  • the source wiring 92 is disposed closer to the outer surface 9 than the resistive film 61, and has a portion that faces the resistive film 61 in the second direction Y, sandwiching a part of the gate wiring 82 (first wiring portion 83) therebetween.
  • the source wiring 92 enters the outer opening 74 from above the interlayer film 55 in the peripheral region 17, and is electrically connected to the outer contact region 47 and the sidewall wiring 52 within the outer opening 74.
  • the source potential applied to the source pad 91 is transmitted to the sidewall wiring 52 via the source wiring 92.
  • the source potential applied to the sidewall wiring 52 is transmitted from the peripheral region 17 to the multiple trench source structures 22, the multiple trench side end structures 23, and the multiple trench termination structures 24.
  • the semiconductor device 1 includes a pad insulating film 100 that selectively covers the gate electrode 80, the source electrode 90, and the interlayer film 55. With respect to the gate electrode 80, the pad insulating film 100 covers the periphery of the gate pad 81, the periphery of the gate subpad 88, and the entire gate wiring 82.
  • the pad insulating film 100 has a gate pad opening 101 that exposes the inner part of the gate pad 81, and a gate subpad opening 102 that exposes the inner part of the gate subpad 88.
  • the pad insulating film 100 covers the second pad portion 81b of the gate pad 81 and has a gate pad opening 101 that exposes the first pad portion 81a of the gate pad 81.
  • the pad insulating film 100 covers the resistive film 61, sandwiching a part of the gate pad 81 (second pad portion 81b) and a part of the interlayer film 55 (upper interlayer film 57).
  • the pad insulating film 100 also covers the resistive film 61, sandwiching a part of the gate wiring 82 (first wiring portion 83) and a part of the interlayer film 55 (upper interlayer film 57).
  • the pad insulating film 100 covers the gap portion of the interlayer film 55 exposed from the region between the gate pad 81 (second pad portion 81b) and the gate wiring 82 (first wiring portion 83), and covers the resistive film 61 across the gap. It is preferable that the pad insulating film 100 covers the entire resistive film 61.
  • the gate pad opening 101 is formed in a rectangular shape in a plan view.
  • the gate pad opening 101 may be formed in a polygonal shape, a circle, an ellipse, or the like other than a rectangular shape in a plan view.
  • the gate subpad opening 102 has a planar area smaller than the planar area of the gate pad opening 101.
  • the gate pad opening 101 is formed in a rectangular shape in a planar view.
  • the gate subpad opening 102 is formed in a rectangular shape in a planar view.
  • the gate subpad opening 102 may be formed in a polygonal shape other than a rectangular shape, a circular shape, an elliptical shape, etc. in a planar view.
  • the pad insulating film 100 covers the periphery of the first source pad 91A, the periphery of the second source pad 91B, and the entire area of the source wiring 92.
  • the pad insulating film 100 includes a first source pad opening 103 exposing the inner part of the first source pad 91A, a second source pad opening 104 exposing the inner part of the first source pad 91A, a third source pad opening 105 exposing the inner part of the second source pad 91B, and a fourth source pad opening 106 exposing the inner part of the second source pad 91B.
  • the first source pad opening 103 exposes the first pad portion 91a of the first source pad 91A.
  • a source potential for the main source may be applied to the first pad portion 91a from the outside via the first source pad opening 103.
  • the second source pad opening 104 exposes the second pad portion 91b of the first source pad 91A.
  • the plane area of the second source pad opening 104 is preferably smaller than the plane area of the first source pad opening 103.
  • a source potential for source sensing may be applied to the second pad portion 91b from the outside through the second source pad opening 104.
  • a source potential for the main source may be applied to the second pad portion 91b from the outside through the second source pad opening 104.
  • the third source pad opening 105 exposes the third pad portion 91c of the second source pad 91B.
  • the planar area of the third source pad opening 105 is preferably larger than the planar area of the second source pad opening 104.
  • the planar area of the third source pad opening 105 is preferably approximately equal to the planar area of the first source pad opening 103.
  • a source potential for the main source may be applied to the third pad portion 91c from the outside via the third source pad opening 105.
  • the fourth source pad opening 106 exposes the fourth pad portion 91d of the second source pad 91B.
  • the plane area of the fourth source pad opening 106 is preferably smaller than the plane area of the third source pad opening 105.
  • the plane area of the fourth source pad opening 106 is preferably approximately equal to the plane area of the second source pad opening 104.
  • a source potential for source sensing may be applied to the fourth pad portion 91d from the outside through the fourth source pad opening 106.
  • a source potential for the main source may be applied to the fourth pad portion 91d from the outside through the fourth source pad opening 106.
  • the first to fourth source pad openings 103 to 106 are formed in a rectangular shape in a plan view.
  • the first to fourth source pad openings 103 to 106 may be formed in a polygonal shape other than a rectangular shape, a circular shape, an elliptical shape, etc. in a plan view. It is preferable that the first to fourth source pad openings 103 to 106 have a plan area larger than the plan area of the gate subpad opening 102.
  • planar areas of the first to fourth source pad openings 103 to 106 are preferably larger than the planar area of the gate pad opening 101.
  • planar areas of the second source pad opening 104 and the fourth source pad opening 106 may be smaller than the planar area of the gate pad opening 101.
  • the second source pad opening 104 is formed at a distance from the first source pad opening 103.
  • the second source pad opening 104 may be connected to the first source pad opening 103 and form one pad opening together with the first source pad opening 103.
  • the fourth source pad opening 106 may be connected to the third source pad opening 105 and form one pad opening together with the third source pad opening 105.
  • the pad insulating film 100 covers the outer well region 46, the outer contact region 47, and the multiple field regions 48 in the peripheral region 17, sandwiching the interlayer film 55 between them.
  • the pad insulating film 100 covers the sidewall wiring 52 at the first to fourth connection surfaces 10A to 10D, sandwiching the interlayer film 55 and the source wiring 92 between them.
  • the pad insulating film 100 is formed in the outer peripheral region 17 at a distance inward from the periphery (first to fourth side surfaces 5A to 5D) of the chip 2, and defines a dicing street 107 between the periphery of the chip 2 and the pad insulating film 100.
  • the dicing street 107 is formed in a band shape extending along the periphery of the chip 2 in a plan view.
  • the dicing street 107 is formed in a ring shape (specifically, a square ring) surrounding the active surface 8 in a plan view.
  • the dicing street 107 exposes the interlayer film 55.
  • the dicing street 107 may also expose the outer peripheral surface 9.
  • the dicing street 107 may have a width of 1 ⁇ m or more and 200 ⁇ m or less.
  • the width of the dicing street 107 is the width in the direction perpendicular to the extension direction of the dicing street 107.
  • the width of the dicing street 107 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the pad insulating film 100 preferably has a thickness greater than the thickness of the gate electrode 80 and the thickness of the source electrode 90.
  • the thickness of the pad insulating film 100 is preferably greater than the total thickness of the gate electrode 80 and the source electrode 90.
  • the thickness of the pad insulating film 100 is preferably less than the thickness of the chip 2.
  • the thickness of the pad insulating film 100 may be 3 ⁇ m or more and 35 ⁇ m or less.
  • the thickness of the pad insulating film 100 is preferably 25 ⁇ m or less.
  • the pad insulating film 100 has a layered structure including an inorganic insulating film 108 and an organic insulating film 109, which are layered in this order from the chip 2 side (interlayer film 55 side).
  • the pad insulating film 100 needs to include at least one of the inorganic insulating film 108 and the organic insulating film 109, and does not necessarily need to include both the inorganic insulating film 108 and the organic insulating film 109 at the same time.
  • the inorganic insulating film 108 selectively covers the gate electrode 80, the source electrode 90, and the interlayer film 55, and defines a portion of the gate pad opening 101, a portion of the gate subpad opening 102, a portion of the first source pad opening 103, a portion of the second source pad opening 104, a portion of the third source pad opening 105, a portion of the fourth source pad opening 106, and a portion of the dicing street 107.
  • the inorganic insulating film 108 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the inorganic insulating film 108 preferably includes an insulating material different from that of the interlayer film 55.
  • the inorganic insulating film 108 preferably includes a silicon nitride film.
  • the inorganic insulating film 108 preferably has a thickness less than that of the interlayer film 55. The thickness of the inorganic insulating film 108 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the organic insulating film 109 selectively covers the inorganic insulating film 108 and defines a portion of the gate pad opening 101, a portion of the gate subpad opening 102, a portion of the first source pad opening 103, a portion of the second source pad opening 104, a portion of the third source pad opening 105, a portion of the fourth source pad opening 106, and a portion of the dicing street 107.
  • the organic insulating film 109 may expose the inorganic insulating film 108 on the wall surface of the gate pad opening 101.
  • the organic insulating film 109 may expose the inorganic insulating film 108 on the wall surface of the gate subpad opening 102.
  • the organic insulating film 109 may expose the inorganic insulating film 108 on the wall surface of the first source pad opening 103.
  • the organic insulating film 109 may expose the inorganic insulating film 108 on the wall surface of the second source pad opening 104.
  • the organic insulating film 109 may expose the inorganic insulating film 108 on the wall surface of the third source pad opening 105.
  • the organic insulating film 109 may expose the inorganic insulating film 108 on the wall surface of the fourth source pad opening 106.
  • the organic insulating film 109 may expose the inorganic insulating film 108 on the wall surface of the dicing street 107.
  • the organic insulating film 109 may cover the entire inorganic insulating film 108 so that the inorganic insulating film 108 is not exposed.
  • the organic insulating film 109 is preferably made of a resin film other than a thermosetting resin.
  • the organic insulating film 109 may be made of a light-transmitting resin or a transparent resin.
  • the organic insulating film 109 may be made of a negative-type or positive-type photosensitive resin film.
  • the organic insulating film 109 is preferably made of a polyimide film, a polyamide film, or a polybenzoxazole film.
  • the organic insulating film 109 preferably has a thickness greater than that of the inorganic insulating film 108.
  • the organic insulating film 109 preferably has a thickness greater than that of the interlayer film 55. It is particularly preferable that the organic insulating film 109 has a thickness greater than that of the gate electrode 80 and that of the source electrode 90.
  • the thickness of the organic insulating film 109 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film 109 is preferably 20 ⁇ m or less.
  • the semiconductor device 1 includes a drain electrode 110 covering the second main surface 4.
  • the drain electrode 110 may be referred to as a "drain pad,” “drain pad electrode,” “high potential pad electrode,” etc.
  • the drain electrode 110 forms an ohmic contact with the second semiconductor region 7 exposed from the second main surface 4.
  • the drain electrode 110 may cover the entire second main surface 4 so as to be continuous with the periphery (first to fourth side surfaces 5A to 5D) of the chip 2.
  • the drain electrode 110 may cover the second main surface 4 so as to partially expose the periphery of the chip 2.
  • the breakdown voltage that can be applied between the source electrode 90 and the drain electrode 110 (between the first major surface 3 and the second major surface 4) may be 500V or more.
  • the breakdown voltage may be 600V or more.
  • the breakdown voltage may be 1000V or more.
  • the breakdown voltage may be 3000V or less.
  • the semiconductor device 1 includes the chip 2, the trench structure 20, the lower interlayer film 56, and the resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench structure 20 is formed on the first main surface 3.
  • the lower interlayer film 56 covers the trench structure 20.
  • the resistive film 61 is disposed on the lower interlayer film 56 and partially faces the trench structure 20 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, a trench gate structure 21, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench gate structure 21 is formed on the first main surface 3.
  • the lower interlayer film 56 covers the trench gate structure 21.
  • the resistive film 61 is disposed on the lower interlayer film 56 and partially faces the trench gate structure 21 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, a trench source structure 22, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench source structure 22 is formed on the first main surface 3.
  • the lower interlayer film 56 covers the trench source structure 22.
  • the resistive film 61 is disposed on the lower interlayer film 56 and partially faces the trench source structure 22 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, a trench gate structure 21, a trench source structure 22, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench gate structure 21 is formed on the first main surface 3.
  • the trench source structure 22 is formed on the first main surface 3 adjacent to the trench gate structure 21.
  • the lower interlayer film 56 covers the trench gate structure 21 and the trench source structure 22.
  • the resistive film 61 is disposed on the lower interlayer film 56 and partially faces the trench gate structure 21 and the trench source structure 22 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, a trench gate structure 21, a trench side end structure 23, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench gate structure 21 is formed in a band shape extending in the first direction X on the first main surface 3.
  • the trench side end structure 23 is formed on the first main surface 3 at a distance from the trench gate structure 21 in the first direction X, and faces the trench gate structure 21 in the first direction X.
  • the lower interlayer film 56 covers the first main surface 3.
  • the resistive film 61 is disposed on the lower interlayer film 56 at a distance from the trench side end structure 23 in the first direction X, and faces the trench gate structure 21 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, a trench gate structure 21, a trench source structure 22, a trench side end structure 23, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench gate structure 21 is formed on the first main surface 3.
  • the trench source structure 22 is formed on the first main surface 3 at a distance from the trench gate structure 21 in the second direction Y, and faces the trench gate structure 21 in the second direction Y.
  • the trench side end structure 23 is formed on the first main surface 3 at a distance from the trench gate structure 21 in the first direction X perpendicular to the second direction Y, and faces the trench gate structure 21 in the first direction X.
  • the lower interlayer film 56 covers the first main surface 3.
  • the resistive film 61 is disposed on the lower interlayer film 56, and faces the trench gate structure 21 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, a trench structure 20, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench structure 20 is formed on the first main surface 3.
  • the lower interlayer film 56 includes a first lower insulating film 62 with no impurities added, and covers the trench structure 20.
  • the resistive film 61 is disposed on the lower interlayer film 56 and partially faces the trench structure 20 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, a trench gate structure 21, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench gate structure 21 is formed on the first main surface 3.
  • the lower interlayer film 56 includes a first lower insulating film 62 with no impurities added, and covers the trench gate structure 21.
  • the resistive film 61 is disposed on the lower interlayer film 56 and partially faces the trench gate structure 21 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, a trench source structure 22, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench source structure 22 is formed on the first main surface 3.
  • the lower interlayer film 56 includes a first lower insulating film 62 with no impurities added, and covers the trench source structure 22.
  • the resistive film 61 is disposed on the lower interlayer film 56 and partially faces the trench source structure 22 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, a trench gate structure 21, a trench source structure 22, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the trench gate structure 21 is formed on the first main surface 3.
  • the trench source structure 22 is formed on the first main surface 3 adjacent to the trench gate structure 21.
  • the lower interlayer film 56 includes a first lower insulating film 62 with no impurities added, and covers the trench gate structure 21 and the trench source structure 22.
  • the resistive film 61 is disposed on the lower interlayer film 56 and partially faces the trench gate structure 21 and the trench source structure 22 across the lower interlayer film 56.
  • the semiconductor device 1 includes a chip 2, an interlayer film 55, a resistive film 61, a gate pad 81, and a pad insulating film 100.
  • the chip 2 has a first main surface 3.
  • the interlayer film 55 covers the first main surface 3.
  • the resistive film 61 is disposed inside the interlayer film 55.
  • the gate pad 81 has a first pad portion 81a and a second pad portion 81b.
  • the first pad portion 81a constitutes the main body of the gate pad 81.
  • the second pad portion 81b penetrates a part of the interlayer film 55 and is connected to the resistive film 61.
  • the pad insulating film 100 has a gate pad opening 101 that exposes the first pad portion 81a of the gate pad 81, and covers the second pad portion 81b of the gate pad 81.
  • the pad insulating film 100 covers the resistive film 61 with the second pad portion 81b sandwiched between them.
  • the semiconductor device 1 includes a chip 2, an active plateau 11, a lower interlayer film 56, and a resistive film 61.
  • the chip 2 has a first main surface 3.
  • the active plateau 11 is defined on the first main surface 3 by an active surface 8, an outer peripheral surface 9, and first to fourth connection surfaces 10A to 10D.
  • the active surface 8 is located inside the first main surface 3.
  • the outer peripheral surface 9 is recessed in the thickness direction outside the active surface 8.
  • the first to fourth connection surfaces 10A to 10D connect the active surface 8 and the outer peripheral surface 9.
  • the lower interlayer film 56 covers the active surface 8.
  • the resistive film 61 is disposed on the lower interlayer film 56 and faces the active surface 8 across the lower interlayer film 56.
  • These configurations provide a semiconductor device 1 with a novel layout in a configuration that includes a resistive film 61.
  • These layouts provide various ideas that contribute to improving electrical characteristics from various perspectives, particularly for designs associated with the resistive film 61 in SiC semiconductor devices (wide band gap semiconductor devices).
  • FIG. 25 is a diagram showing another layout example of the pad region 60.
  • the resistive film 61 may cover almost the entire area of the pad region 60 on the lower interlayer film 56.
  • the multiple resistor openings 70 have a first resistor opening 70A and a second resistor opening 70B, as in the case of the above-mentioned embodiment.
  • the first resistor opening 70A exposes one end of the resistive film 61 on one side in the second direction Y.
  • the second resistor opening 70B is formed at a distance from the first resistor opening 70A on one side in the second direction Y, and exposes one end of the resistive film 61 in a region closer to the first side surface 5A (first connection surface 10A) than the first resistor opening 70A.
  • the gate pad 81 has a first pad portion 81a and a second pad portion 81b, as in the above-described embodiment.
  • the first pad portion 81a is disposed on the inner portion of the resistive film 61 in a plan view, and faces the resistive film 61 across a part of the interlayer film 55 (upper interlayer film 57).
  • the first pad portion 81a is disposed on the inner portion of the resistive film 61 at a distance from the periphery of the resistive film 61 in a plan view.
  • the second pad portion 81b is pulled out from the first pad portion 81a toward the first resistor opening 70A and enters the first resistor opening 70A from above the interlayer film 55.
  • the second pad portion 81b is mechanically and electrically connected to the resistor film 61 within the first resistor opening 70A.
  • the second pad portion 81b is disposed on the inner portion of the resistive film 61 at a distance from the periphery of the resistive film 61 in a plan view, and faces the resistive film 61 across a part of the interlayer film 55 (upper interlayer film 57).
  • the entire gate pad 81 is disposed on the inner portion of the resistive film 61 at a distance from the periphery of the resistive film 61.
  • the flatness of the gate pad 81 is enhanced by the resistive film 61.
  • the gate wiring 82 covers at least a portion of the periphery of the resistive film 61 in a planar view. It is preferable that the gate wiring 82 covers the entire periphery of the resistive film 61 in a planar view. In other words, it is preferable that the gate wiring 82 covers the entire area of the raised portion (second step portion 65c) formed in the portion of the interlayer film 55 that covers the periphery of the resistive film 61.
  • the raised portion (second step portion 65c) of the interlayer film 55 caused by the resistive film 61 can be concealed by the gate wiring 82, so that conductive residue caused by the raised portion (second step portion 65c) of the interlayer film 55 can be eliminated.
  • the gate wiring 82 covers the entire periphery of the resistive film 61 (the raised portion of the interlayer film 55) in a plan view.
  • the gate wiring 82 includes a first wiring portion 83, a second wiring portion 84, a third wiring portion 85, a fourth wiring portion 86, and a fifth wiring portion 87, as in the above-described embodiment.
  • the first wiring portion 83 covers one edge of the resistive film 61 extending in the first direction X in a planar view.
  • the first wiring portion 83 may expose part or all of one edge of the resistive film 61 extending in the first direction X in a planar view.
  • the fourth wiring portion 86 covers the remaining three edges of the resistive film 61 in a planar view.
  • the fourth wiring portion 86 may expose some or all of the remaining three edges of the resistive film 61 in a planar view.
  • FIG. 26 is a diagram showing another layout example of the pad region 60.
  • the pad region 60 in FIG. 26 has a layout that is a modified version of the pad region 60 in FIG. 25.
  • the multiple resistor openings 70 include, in addition to the first resistor opening 70A and the second resistor opening 70B, one or more (one in this embodiment) third resistor openings 70C and one or more (one in this embodiment) fourth resistor openings 70D.
  • the third resistor opening 70C is formed in the upper interlayer film 57 so as to expose a portion of the resistive film 61 in an area different from the first resistor opening 70A and the second resistor opening 70B.
  • the third resistor opening 70C exposes the other end of the resistive film 61 on the other side in the second direction Y.
  • the third resistor opening 70C is formed in a band shape extending in the first direction X in a plan view. That is, in this embodiment, the third resistor opening 70C extends parallel to the first resistor opening 70A (second resistor opening 70B). The third resistor opening 70C also extends in the direction in which the trench gate structure 21 and the trench source structure 22 extend.
  • the third resistor opening 70C faces the first resistor opening 70A (second resistor opening 70B) in the second direction Y.
  • the third resistor opening 70C does not necessarily have to face the first resistor opening 70A (second resistor opening 70B) in the second direction Y, and may be formed shifted to one side or the other side in the first direction X with respect to the first resistor opening 70A (second resistor opening 70B).
  • the third resistor opening 70C has an opening width in the first direction X that is smaller than the resistor length LR of the resistive film 61, and exposes an inner portion of the resistive film 61 at a distance from the periphery of the resistive film 61.
  • the opening width of the third resistor opening 70C may be greater than or equal to the opening width of the first resistor opening 70A (second resistor opening 70B), or may be less than the opening width of the first resistor opening 70A (second resistor opening 70B).
  • each third resistor opening 70C When multiple third resistor openings 70C are formed, the multiple third resistor openings 70C are formed at intervals in the first direction X at the other end of the resistive film 61.
  • each third resistor opening 70C may be formed in a rectangular, polygonal, circular, or elliptical shape in a plan view.
  • the fourth resistor opening 70D is formed in the upper interlayer film 57 so as to expose a portion of the resistive film 61 in a region different from the first resistor opening 70A, the second resistor opening 70B, and the third resistor opening 70C.
  • the fourth contact opening is formed at a distance from the third resistor opening 70C on the other side in the second direction Y, and exposes the other end of the resistive film 61 in a region closer to the second side surface 5B (second connection surface 10B) than the third resistor opening 70C.
  • the fourth resistor opening 70D is formed in a band shape extending in the first direction X in a plan view. That is, in this embodiment, the fourth resistor opening 70D extends parallel to the third resistor opening 70C. The fourth resistor opening 70D also extends in the direction in which the trench gate structure 21 and the trench source structure 22 extend.
  • the fourth resistor opening 70D faces the third resistor opening 70C in the second direction Y.
  • the fourth resistor opening 70D does not necessarily have to face the third resistor opening 70C in the second direction Y, and may be formed shifted to one side or the other side in the first direction X with respect to the third resistor opening 70C.
  • the fourth resistor opening 70D has an opening width in the first direction X that is smaller than the resistor length LR of the resistive film 61, and exposes the inner part of the resistive film 61 at a distance from the periphery of the resistive film 61.
  • the opening width of the fourth resistor opening 70D may be greater than or equal to the opening width of the third resistor opening 70C, or may be less than the opening width of the third resistor opening 70C.
  • each fourth resistor opening 70D When multiple fourth resistor openings 70D are formed, the multiple fourth resistor openings 70D are formed at intervals in the first direction X at the other end of the resistive film 61.
  • each fourth resistor opening 70D may be formed in a rectangular, polygonal, circular, or elliptical shape in a plan view.
  • the multiple fourth resistor openings 70D may be opposed to the multiple third resistor openings 70C in a one-to-one correspondence in the second direction Y in a plan view.
  • the multiple fourth resistor openings 70D may be opposed to the areas between the multiple third resistor openings 70C in a one-to-one correspondence in the second direction Y in a plan view.
  • the opening group including the multiple fourth resistor openings 70D may be spaced apart from the opening group including the multiple third resistor openings 70C on one side and/or the other side in the first direction X so as not to face the opening group including the multiple third resistor openings 70C in the second direction Y in a plan view.
  • the resistive film 61 has a resistive recess portion 71 in the portion exposed from the first to fourth resistor openings 70A to 70D.
  • the gate pad 81 has a third pad portion 81c in addition to the first pad portion 81a and the second pad portion 81b.
  • the third pad portion 81c has the same configuration as the second pad portion 81b, except that the pull-out direction is different.
  • the third pad portion 81c is pulled out from the first pad portion 81a toward the third resistor opening 70C and enters the third resistor opening 70C from above the interlayer film 55.
  • the third pad portion 81c is mechanically and electrically connected to a part (the other end) of the resistor film 61 within the third resistor opening 70C.
  • the third pad portion 81c is disposed on the inner portion of the resistive film 61 at a distance from the periphery of the resistive film 61 in a plan view, and faces the resistive film 61 across a part of the interlayer film 55 (upper interlayer film 57).
  • the third pad portion 81c also faces the multiple trench gate structures 21 and multiple trench source structures 22 across the interlayer film 55 and resistive film 61.
  • the entire gate pad 81 is disposed on the inner portion of the resistive film 61 at a distance from the periphery of the resistive film 61.
  • the flatness of the gate pad 81 is enhanced by the resistive film 61.
  • the gate wiring 82 has a layout similar to that shown in FIG. 25 above.
  • the first wiring portion 83 enters the second resistor opening 70B from above the interlayer film 55, and is mechanically and electrically connected to one end of the resistor film 61 within the second resistor opening 70B.
  • the first wiring portion 83 forms a first gate resistor R1 between itself and the gate pad 81.
  • the resistance value of the first gate resistor R1 can also be adjusted by increasing or decreasing the distance between the connection portion of the gate pad 81 and the connection portion of the first wiring portion 83.
  • the fourth wiring portion 86 enters the fourth resistor opening 70B from above the interlayer film 55 and is mechanically and electrically connected to the other end of the resistor film 61 within the fourth resistor opening 70B.
  • the fourth wiring portion 86 forms a second gate resistor R2 between itself and the gate pad 81.
  • the second gate resistor R2 is connected in parallel to the first gate resistor R1 via the gate wiring 82.
  • the resistance value of the second gate resistor R2 can also be adjusted by increasing or decreasing the distance between the connection part of the gate pad 81 and the connection part of the fourth wiring part 86. It is preferable that the resistance value of the second gate resistor R2 is approximately equal to the resistance value of the first gate resistor R1.
  • the gate wiring 82 is mechanically and electrically connected to a portion (one end) of the resistive film 61 in the second resistor opening 70B, and is mechanically and electrically connected to a portion (the other end) of the resistive film 61 in the fourth resistor opening 70B.
  • the gate wiring 82 is connected to multiple points of the resistive film 61, forming multiple gate resistors R (first gate resistor R1 and second gate resistor R2 in this embodiment) between the multiple trench gate structures 21 and the gate pad 81.
  • the pad insulating film 100 covers the second pad portion 81b and the third pad portion 81c of the gate pad 81, and has a gate pad opening 101 that exposes the first pad portion 81a of the gate pad 81.
  • the pad insulating film 100 covers one end of the resistive film 61 (first gate resistor R1) by sandwiching a part of the gate pad 81 (second pad portion 81b) and a part of the interlayer film 55 (upper interlayer film 57).
  • the pad insulating film 100 also covers one end of the resistive film 61 (first gate resistor R1) by sandwiching a part of the gate wiring 82 (first wiring portion 83) and a part of the interlayer film 55 (upper interlayer film 57).
  • the pad insulating film 100 also covers the other end of the resistive film 61 (second gate resistor R2), sandwiching a part of the gate pad 81 (third pad portion 81c) and a part of the interlayer film 55 (upper interlayer film 57).
  • the pad insulating film 100 also covers the other end of the resistive film 61 (second gate resistor R2), sandwiching a part of the gate wiring 82 (fourth wiring portion 86) and a part of the interlayer film 55 (upper interlayer film 57).
  • the pad insulating film 100 also covers the annular gap portion of the interlayer film 55 that is exposed from the region between the gate pad 81 and the gate wiring 82 (the annular region in this embodiment), and covers the resistive film 61 across the annular gap.
  • the pad insulating film 100 faces the resistive film 61 in an annular shape across the entire annular gap portion in a plan view, across the interlayer film 55.
  • FIG. 27 is a diagram showing another layout example of the pad region 60.
  • the pad region 60 in FIG. 27 has a layout that is a modified version of the pad region 60 in FIG. 26.
  • the resistive film 61 is disposed on the other side of the pad region 60 in the second direction Y so as to expose the inner portion of the pad region 60.
  • the resistive film 61 is formed in a band shape extending in the first direction X in a plan view.
  • the interlayer film 55 has the aforementioned third resistive opening 70C and fourth contact opening.
  • the gate pad 81 has a first pad portion 81a and a third pad portion 81c, but does not have a second pad portion 81b.
  • the first pad portion 81a is disposed in an area outside the resistive film 61 in a plan view.
  • the third pad portion 81c is drawn out from the first pad portion 81a to an area above the resistive film 61.
  • the third pad portion 81c enters the third resistor opening 70C from above the interlayer film 55, and is mechanically and electrically connected to the resistive film 61 within the third resistor opening 70C.
  • the gate wiring 82 includes a first wiring portion 83, a second wiring portion 84, a third wiring portion 85, a fourth wiring portion 86, and a fifth wiring portion 87, as in the above-described embodiment.
  • the first wiring portion 83 is disposed in an area outside the resistive film 61 in a planar view. The first wiring portion 83 may be removed if necessary.
  • the fourth wiring portion 86 is disposed in the pad region 60 at a distance from the gate pad 81 as a connection wiring for the resistive film 61, and is electrically connected to the resistive film 61 at a position different from the gate pad 81.
  • the fourth wiring portion 86 enters the fourth resistor opening 70D from above the interlayer film 55, and is mechanically and electrically connected to the resistive film 61 within the fourth resistor opening 70D.
  • FIG. 28 is a diagram showing another layout example of the pad region 60.
  • the resistive film 61 has a layout similar to that of the embodiment described above.
  • the multiple resistor openings 70 have one or more (one in this embodiment) first resistor openings 121, one or more (one in this embodiment) second resistor openings 122, and one or more (one in this embodiment) third resistor openings 123.
  • the first resistor opening 121 selectively exposes an inner portion of the resistive film 61.
  • the second resistor opening 122 selectively exposes one end of the resistive film 61 on one side in the first direction X.
  • the third resistor opening 123 selectively exposes the other end of the resistive film 61 on the other side in the first direction X.
  • the resistive film 61 has a resistive recess portion 71 in the portion exposed from the first to third resistor openings 121 to 123.
  • the gate pad 81 has a first pad portion 81a and a second pad portion 81b, as in the above-mentioned embodiment.
  • the second pad portion 81b is formed narrower than the first pad portion 81a in the first direction X, and is pulled out in a protruding manner in the second direction Y from the first pad portion 81a to the region on the resistive film 61.
  • the second pad portion 81b enters the first resistor opening 121 from above the interlayer film 55, and is mechanically and electrically connected to the inner portion of the resistive film 61 within the first resistor opening 121.
  • the gate wiring 82 includes a first wiring portion 83, a second wiring portion 84, a third wiring portion 85, a fourth wiring portion 86, and a fifth wiring portion 87.
  • the first wiring portion 83 has a first connection portion 124 and a second connection portion 125.
  • the first connection portion 124 is provided at a distance from the second pad portion 81b of the gate pad 81 on one side in the first direction X.
  • the first connection portion 124 is formed in a band shape extending in the first direction X.
  • the first connection portion 124 enters the second resistor opening 122 from above the interlayer film 55, and is mechanically and electrically connected to one end of the resistor film 61 within the second resistor opening 122.
  • the first connection portion 124 forms a first gate resistor R1 together with the gate pad 81 (second pad portion 81b).
  • the resistance value of the first gate resistor R1 is adjusted by adjusting the distance between the connection position of the gate pad 81 (second pad portion 81b) to the resistive film 61 (position of the first resistor opening 121) and the connection position of the first connection portion 124 to the resistive film 61 (position of the second resistor opening 122).
  • the second connection portion 125 is provided at a distance from the second pad portion 81b of the gate pad 81 on the other side in the first direction X, and faces the first connection portion 124 across the second pad portion 81b in the first direction X.
  • the second connection portion 125 is formed in a band shape extending in the first direction X.
  • the second connection portion 125 enters the third resistor opening 123 from above the interlayer film 55, and is mechanically and electrically connected to the other end of the resistor film 61 within the third resistor opening 123.
  • the second connection portion 125 forms a second gate resistor R2 together with the gate pad 81 (second pad portion 81b).
  • the resistance value of the second gate resistor R2 is adjusted by adjusting the distance between the connection position (position of the first resistor opening 121) of the gate pad 81 (second pad portion 81b) to the resistive film 61 and the connection position (position of the third resistor opening 123) of the second connection portion 125 to the resistive film 61. It is preferable that the resistance value of the second gate resistor R2 is approximately equal to the resistance value of the first gate resistor R1.
  • the second wiring portion 84 is pulled out from the first connection portion 124 to one side in the first direction X and is electrically connected to the resistive film 61 via the first connection portion 124.
  • the third wiring portion 85 is pulled out from the second connection portion 125 to the other side in the first direction X and is electrically connected to the resistive film 61 via the second connection portion 125.
  • the fourth wiring portion 86 is routed in a line from the first connection portion 124 and the second connection portion 125 around the gate pad 81, and is electrically connected to the resistive film 61 via the first connection portion 124 and the second connection portion 125.
  • Fig. 29 is a cross-sectional view showing another example of the chip 2.
  • the semiconductor device 1 may include a second semiconductor region 7 inside the chip 2 that is thinner than the first semiconductor region 6.
  • the chip 2 may include an epitaxial layer that is thicker than the semiconductor substrate.
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less (preferably 5 ⁇ m or more and 25 ⁇ m or less).
  • the second semiconductor region 7 may have a thickness of 0.1 ⁇ m or more and less than 50 ⁇ m.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more (preferably 10 ⁇ m or more).
  • FIG. 30 is a cross-sectional view showing another embodiment of the chip 2.
  • the semiconductor device 1 may not have a second semiconductor region 7 inside the chip 2 and may include only the first semiconductor region 6.
  • the first semiconductor region 6 is exposed from the first main surface 3, the second main surface 4, and the first to fourth side surfaces 5A to 5D of the chip 2. That is, in this embodiment, the chip 2 does not have a semiconductor substrate and has a single-layer structure made of an epitaxial layer.
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less (preferably 5 ⁇ m or more and 25 ⁇ m or less).
  • FIGS. 31A to 31P are cross-sectional views showing an example of a manufacturing method for semiconductor device 1.
  • a cross section of an inner part of active region 12 a cross section of a peripheral part of active region 12, and a cross section of a part of pad region 60 are shown.
  • a wafer 130 is prepared as the base for the chip 2.
  • the wafer 130 has a first main surface 3 on one side and a second main surface 4 on the other side corresponding to the chip 2.
  • the first main surface 3 of the wafer 130 may be referred to as the "first wafer main surface”
  • the second main surface 4 of the wafer 130 may be referred to as the "second wafer main surface”.
  • the wafer 130 has a first semiconductor region 6 in the area on the first main surface 3 side, and a second semiconductor region 7 in the area on the second main surface 4 side.
  • the first semiconductor region 6 is made of an epitaxial layer
  • the second semiconductor region 7 is made of a substrate.
  • a p-type body region 18 and an n-type source region 19 are formed in the surface layer portion of the first main surface 3.
  • the body region 18 is formed by introducing p-type impurities into the surface layer portion of the first main surface 3.
  • the body region 18 may be formed in the entire surface layer portion of the first main surface 3.
  • the source region 19 is formed by selectively introducing n-type impurities into the surface layer portion of the first main surface 3.
  • the source region 19 may be formed in the entire surface portion of the first main surface 3, or may be selectively formed in the region that will become the active surface 8 via an ion implantation mask.
  • an active plateau 11 a plurality of first trenches 25, a plurality of second trenches 28, a plurality of third trenches 31, and a plurality of fourth trenches 34 are formed on the first main surface 3.
  • a first mask M1 having a predetermined pattern is formed on the first main surface 3.
  • the first mask M1 may be an inorganic film (for example, a silicon oxide film).
  • the first mask M1 exposes the areas where the first trenches 25, the second trenches 28, the third trenches 31, the fourth trenches 34 and the outer peripheral surface 9 are to be formed, and covers the other areas.
  • unnecessary portions of the wafer 130 are removed by an etching method through the first mask M1.
  • the etching method may be a wet etching method and/or a dry etching method.
  • an active plateau 11 a plurality of first trenches 25, a plurality of second trenches 28, a plurality of third trenches 31, and a plurality of fourth trenches 34 are formed on the first main surface 3.
  • the active plateau 11 is defined by the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D.
  • the outer peripheral surface 9, the multiple second trenches 28, the multiple third trenches 31, and the multiple fourth trenches 34 are dug further toward the second main surface 4.
  • a second mask M2 having a predetermined pattern is formed on the first mask M1.
  • the second mask M2 exposes the outer peripheral surface 9, the multiple second trenches 28, and the multiple fourth trenches 34, and covers the other areas.
  • the second mask M2 has a laminated structure made up of a first inorganic film M21 (e.g., a polysilicon film) and a second inorganic film M22 (e.g., a silicon oxide film).
  • the second inorganic film M22 may be made up of an oxide of the first inorganic film M21.
  • etching may be wet etching and/or dry etching. This causes the outer peripheral surface 9, the multiple second trenches 28, the multiple third trenches 31, and the multiple fourth trenches 34 to be further dug down toward the second main surface 4.
  • the first mask M1 and the second mask M2 are then removed.
  • a plurality of first to fourth well regions 41 to 44 and an outer well region 46 are formed in the surface layer portion of the first main surface 3.
  • the plurality of first to fourth well regions 41 to 44 and the outer well region 46 are formed by introducing p-type impurities into the interior of the wafer 130 by ion implantation using an ion implantation mask (not shown).
  • the first well regions 41 are formed by introducing p-type impurities into the wafer 130 through the walls of the first trenches 25.
  • the second well regions 42 are formed by introducing p-type impurities into the wafer 130 through the walls of the second trenches 28.
  • the multiple third well regions 43 are formed by introducing p-type impurities into the interior of the wafer 130 through the wall surfaces of the multiple third trenches 31.
  • the multiple fourth well regions 44 are formed by introducing p-type impurities into the interior of the wafer 130 through the wall surfaces of the multiple fourth trenches 34.
  • the outer well region 46 is formed by introducing p-type impurities into the interior of the wafer 130 through the outer peripheral surface 9 and the first to fourth connection surfaces 10A to 10D.
  • a plurality of contact regions 45 and an outer contact region 47 are formed in the surface layer portion of the first main surface 3.
  • the plurality of contact regions 45 and the outer contact region 47 are formed by introducing p-type impurities into the interior of the wafer 130 by ion implantation through an ion implantation mask (not shown).
  • the plurality of contact regions 45 are formed by introducing p-type impurities into the interior of the wafer 130 through the wall surfaces of the plurality of second trenches 28.
  • the outer contact region 47 is formed by introducing p-type impurities into the interior of the wafer 130 through the outer peripheral surface 9.
  • a plurality of field regions 48 are formed in the surface layer of the outer peripheral surface 9.
  • the plurality of field regions 48 are formed by introducing p-type impurities into the interior of the wafer 130 by ion implantation through an ion implantation mask (not shown).
  • the plurality of field regions 48 are formed by introducing p-type impurities into the interior of the wafer 130 through the outer peripheral surface 9.
  • the order of the process of forming the first well region 41, etc., the process of forming the contact region 45, etc., and the process of forming the field region 48 is arbitrary.
  • a first insulating film 26, a second insulating film 29, a third insulating film 32, a fourth insulating film 35 and a main surface insulating film 50 are formed on the first main surface 3.
  • these insulating films may be formed by an oxidation process (e.g., a thermal oxidation process) and/or a CVD (Chemical Vapor Deposition) method.
  • a base electrode 131 is formed on the first main surface 3.
  • the base electrode 131 is embedded in the first trench 25, the second trench 28, the third trench 31 and the fourth trench 34 via the first insulating film 26, the second insulating film 29, the third insulating film 32 and the fourth insulating film 35, and covers the main surface insulating film 50 in a film form.
  • the base electrode 131 is made of a p-type or n-type polysilicon film.
  • the base electrode 131 may be formed by a CVD method.
  • a third mask M3 having a predetermined pattern is placed on the base electrode 131.
  • the third mask M3 may be an organic mask.
  • the third mask M3 covers the areas where the multiple gate connection electrodes 51 and the sidewall wiring 52 are to be formed, and exposes the other areas.
  • unnecessary portions of the base electrode 131 are removed by an etching method via the third mask M3.
  • the base electrode 131 is removed until the main surface insulating film 50 is exposed.
  • the etching method may be a wet etching method and/or a dry etching method.
  • a plurality of gate connection electrodes 51 and sidewall wiring 52 are formed. Also, a plurality of trench gate structures 21, a plurality of trench source structures 22, a plurality of trench side end structures 23, and a plurality of trench termination structures 24 are formed. The third mask M3 is then removed.
  • a lower interlayer film 56 is formed on the first main surface 3.
  • the lower interlayer film 56 has a layered structure including a first lower insulating film 62 and a second lower insulating film 63.
  • the first lower insulating film 62 is made of an NSG film.
  • the second lower insulating film 63 is made of a PSG film.
  • the first lower insulating film 62 may be formed by a CVD method.
  • the second lower insulating film 63 may be formed by a CVD method. After the process of forming the second lower insulating film 63, a heat treatment process (reflow process) is performed on the second lower insulating film 63. This improves the flatness of the second lower insulating film 63.
  • a base resistive film 132 that serves as the base of the resistive film 61 is formed on the lower interlayer film 56.
  • the base resistive film 132 is made of a p-type or n-type polysilicon film.
  • the base resistive film 132 may be formed by a CVD method.
  • a fourth mask M4 having a predetermined pattern is placed on the base resistive film 132.
  • the fourth mask M4 may be an organic mask.
  • the fourth mask M4 covers the area where the resistive film 61 is to be formed and leaves the other areas exposed.
  • the base resistive film 132 is removed until the lower interlayer film 56 is exposed.
  • the etching method may be a wet etching method and/or a dry etching method. This forms the resistive film 61.
  • the fourth mask M4 is then removed.
  • an upper interlayer film 57 that covers the resistive film 61 is formed on the lower interlayer film 56.
  • the upper interlayer film 57 has a layered structure including a first upper insulating film 64 and a second upper insulating film 65.
  • the first upper insulating film 64 is made of an NSG film.
  • the second upper insulating film 65 is made of a PSG film.
  • the first upper insulating film 64 may be formed by a CVD method.
  • the second upper insulating film 65 may be formed by a CVD method. After the process of forming the second upper insulating film 65, a heat treatment process (reflow process) is carried out on the second upper insulating film 65. This improves the flatness of the second upper insulating film 65.
  • a fifth mask M5 having a predetermined pattern is placed on the interlayer film 55 (upper interlayer film 57).
  • the fifth mask M5 may be an organic mask.
  • the fifth mask M5 exposes areas where the resistor openings 70 and the gate openings 72 are to be formed, and covers the other areas.
  • This process includes a process of partially removing the upper interlayer film 57 by etching, and a process of partially removing the lower interlayer film 56 by etching.
  • the upper interlayer film 57 includes an insulating film (silicon oxide film) of the same quality as the lower interlayer film 56. Therefore, the upper interlayer film 57 and the lower interlayer film 56 may be removed simultaneously by a single etching process. Of course, the upper interlayer film 57 and the lower interlayer film 56 may be removed separately by multiple etching processes.
  • the step of removing the interlayer film 55 may include a step of partially removing the surface layer of the resistive film 61.
  • a plurality of resistive recesses 71 are formed in the portions of the resistive principal surface 61a of the resistive film 61 that are exposed through the plurality of resistive openings 70.
  • a sixth mask M6 having a predetermined pattern is placed on the interlayer film 55.
  • the sixth mask M6 may be an organic mask.
  • the sixth mask M6 exposes areas where the source openings 73 and the outer openings 74 are to be formed, and covers the other areas.
  • This process includes a process of removing the upper interlayer film 57 by etching, and a process of removing the lower interlayer film 56 by etching.
  • the upper interlayer film 57 includes an insulating film (silicon oxide film) of the same quality as the lower interlayer film 56. Therefore, the upper interlayer film 57 and the lower interlayer film 56 may be removed simultaneously by a single etching process. Of course, the upper interlayer film 57 and the lower interlayer film 56 may be removed separately by multiple etching processes.
  • multiple source openings 73 and outer openings 74 may be formed at the same time as multiple resistor openings 70 and multiple gate openings 72.
  • the gate electrode 80 and the source electrode 90 are formed.
  • a base electrode that serves as the base of the gate electrode 80 and the source electrode 90 is first formed on the interlayer film 55 by a sputtering method.
  • the base electrode has a layered structure including a barrier metal film (e.g., a Ti-based metal film) and a main body metal film (e.g., an Al-based metal film).
  • unnecessary portions of the base electrode are removed by an etching method using a mask (not shown) having a predetermined pattern. This forms the gate electrode 80 and the source electrode 90.
  • a pad insulating film 100 is formed in a predetermined layout to selectively cover the interlayer film 55, the gate electrode 80, and the source electrode 90. Then, a drain electrode 110 is formed to cover the second main surface 4, and the wafer 130 is selectively cut.
  • a process of thinning the wafer 130 from the second main surface 4 side may be carried out.
  • the process of thinning the wafer 130 may include an etching process and/or a grinding process for the second main surface 4.
  • the above-mentioned embodiment can be implemented in other embodiments.
  • the above-mentioned embodiment shows a configuration in which the pad region 60 is located on a virtual line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the pad region 60 may be positioned offset to one side or the other in the first direction X with respect to the virtual line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the resistive film 61 may be positioned to one side or the other in the first direction X with respect to a virtual line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the gate pad 81 may be positioned to one side or the other in the first direction X with respect to a virtual line that crosses the center of the active surface 8 in the second direction Y in a plan view.
  • the pad region 60 may be disposed at any corner of the active surface 8 in a planar view.
  • the pad region 60 may be disposed at the center of the active surface 8 in a planar view.
  • the resistive film 61 may be disposed at the center of the active surface 8 in a planar view.
  • the gate pad 81 may be disposed at the center of the active surface 8 in a planar view.
  • the gate wiring 82 includes the fifth wiring portion 87.
  • a gate wiring 82 that does not have the fifth wiring portion 87 may be used.
  • the first source pad 91A and the second source pad 91B of the source pad 91 may be integrally formed.
  • a gate wiring 82 that does not have the fourth wiring portion 87 may be used.
  • the gate pad 81 penetrates the interlayer film 55 (through the resistor opening 70) and is connected to the resistive film 61.
  • the gate pad 81 may be connected to the resistive film 61 through a via electrode embedded in the interlayer film 55 (resistor opening 70).
  • the gate wiring 82 penetrates the interlayer film 55 (through the resistor opening 70) and is connected to the resistive film 61.
  • the gate wiring 82 may be connected to the resistive film 61 through a via electrode embedded in the interlayer film 55 (resistor opening 70).
  • the gate wiring 82 may be connected to the trench gate structure 21 (gate connection electrode 51) through a via electrode embedded in the interlayer film 55 (gate opening 72).
  • the source pad 91 penetrates the interlayer film 55 (through the source opening 73) and is connected to the trench source structure 22.
  • the source pad 91 may be connected to the trench source structure 22 through a via electrode embedded in the interlayer film 55 (source opening 73).
  • the via electrode may include a via body electrode (e.g., a W-based metal) embedded in the interlayer film 55 (resistor opening 70) through a barrier electrode film (e.g., a Ti-based metal film).
  • a via body electrode e.g., a W-based metal
  • a barrier electrode film e.g., a Ti-based metal film
  • a structure may be adopted in which the conductivity type of the "n-type” semiconductor region is inverted to "p-type” and the conductivity type of the "p-type” semiconductor region is inverted to "n-type".
  • a specific configuration in this case can be obtained by replacing “n-type” with “p-type” and at the same time replacing "p-type” with “n-type” in the above description and the attached drawings.
  • an n-type second semiconductor region 7 is shown.
  • a p-type second semiconductor region 7 may also be adopted.
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure.
  • the "source” of the MISFET structure is replaced with the "emitter” of the IGBT structure, and the "drain” of the MISFET structure is replaced with the "collector” of the IGBT structure.
  • the p-type second semiconductor region 7 may be an impurity region containing p-type impurities introduced into the surface layer of the second main surface 4 of the chip 2 by ion implantation.
  • a semiconductor device (1) including a chip (2) having a main surface (3), a trench structure (20) formed on the main surface (3), an interlayer film (56) covering the trench structure (20), and a resistive film (61) arranged on the interlayer film (56) so as to partially face the trench structure (20) with the interlayer film (56) in between.
  • the semiconductor device (1) described in A3 further includes a gate pad (81) disposed on the interlayer film (56) and electrically connected to the resistive film (61), and a gate wiring (82) disposed on the interlayer film (56) at a distance from the gate pad (81) and having a first connection portion (83) electrically connected to the resistive film (61) and second connection portions (84, 85, 86) electrically connected to a portion of the trench gate structure (21) exposed from the resistive film (61).
  • the semiconductor device (1) described in A4 further includes a source pad (91) disposed on the interlayer film (56) at a distance from the gate pad (81) and the gate wiring (82), and facing the portion of the trench gate structure (21) exposed from the resistive film (61) and the gate wiring (82) across the interlayer film (56).
  • the semiconductor device (1) described in A10 further includes a source pad (91) disposed on the interlayer film (56) and facing the portion of the trench source structure (22) exposed from the resistive film (61) across the interlayer film (56).
  • the semiconductor device (1) according to A11 or A12 further includes a gate pad (81) disposed on the interlayer film (56) and electrically connected to the resistive film (61), and a gate wiring (82) disposed on the interlayer film (56) at a distance from the gate pad (81) and electrically connected to the resistive film (61), and the source pad (91) is disposed on the interlayer film (56) at a distance from the gate pad (81) and the gate wiring (82).
  • the semiconductor device (1) described in A16 in which the plurality of trench structures (20) include a trench gate structure (21) formed on the main surface (3) and a trench source structure (22) formed on the main surface (3) at a distance from the trench gate structure (21), the interlayer film (56) covers the trench gate structure (21) and the trench source structure (22), and the resistive film (61) partially faces the trench gate structure (21) across the interlayer film (56) and partially faces the trench source structure (22) across the interlayer film (56).
  • a semiconductor device (1) according to any one of A1 to A18, further comprising a first impurity region (18) of a first conductivity type (p-type) formed in a surface layer portion of the main surface (3), and a second impurity region (19) of a second conductivity type (n-type) formed in a surface layer portion of the first impurity region (18), the trench structure (20) penetrates the first impurity region (18) and the second impurity region (19), and the resistive film (61) faces the first impurity region (18), the second impurity region (19), and the trench structure (20) in the stacking direction (Z).
  • a semiconductor device (1) according to any one of A1 to A19, further comprising a first surface portion (8) located inside the main surface (3), a second surface portion (9) recessed in the thickness direction outside the first surface portion (8), and a mesa portion (11) defined on the main surface (3) by a connection surface portion (10A-10D) connecting the first surface portion (8) and the second surface portion (9), the trench structure (20) is formed on the first surface portion (8), the interlayer film (56) covers the first surface portion (8), and the resistive film (61) covers the first surface portion (8) with the interlayer film (56) sandwiched therebetween.
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a first trench structure (21) formed in a strip shape extending in a first direction (X) on the main surface (3); a second trench structure (23) formed on the main surface (3) at a distance from the first trench structure (21) in the first direction (X) and facing the first trench structure (21) in the first direction (X); an interlayer film (56) covering the main surface (3); and a resistive film (61) disposed on the interlayer film (56) at a distance from the second trench structure (23) in the first direction (X) and facing the first trench structure (21) across the interlayer film (56).
  • [B8] A semiconductor device (1) described in B6 or B7, in which the wiring electrode (82) is arranged on the interlayer film (56) at a distance from the second trench structure (23) in the first direction (X).
  • a semiconductor device (1) according to any one of B1 to B11, further comprising a first surface portion (8) located inside the main surface (3), a second surface portion (9) recessed in the thickness direction outside the first surface portion (8), and a mesa portion (11) defined on the main surface (3) by a connection surface portion (10A to 10D) connecting the first surface portion (8) and the second surface portion (9), the first trench structure (21) being formed on the first surface portion (8) at a distance from the connection surface portion (10A to 10D), and the second trench structure (23) being formed in a region on the first surface portion (8) between the connection surface portion (10A to 10D) and the first trench structure (21).
  • the semiconductor device (1) described in B12 further includes a sidewall structure (52) arranged on the second surface portion (9) so as to cover the connection surface portion (10A to 10D).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a first trench structure (21) formed on the main surface (3); a second trench structure (22) formed on the main surface (3) at a distance from the first trench structure (21) in one direction (Y) and facing the first trench structure (21) in the one direction (Y); a third trench structure (23) formed on the main surface (3) at a distance from the first trench structure (21) in an orthogonal direction (X) perpendicular to the one direction (Y) and facing the first trench structure (21) in the orthogonal direction (X); an interlayer film (56) covering the main surface (3); and a resistive film (61) arranged on the interlayer film (56) so as to face the first trench structure (21) across the interlayer film (56).
  • a semiconductor device (1) including a chip (2) having a main surface (3), a trench structure (20) formed on the main surface (3), an interlayer film (56) including an insulating film (62) containing no impurities and covering the trench structure (20), and a resistive film (61) arranged on the interlayer film (56) so as to face the trench structure (20) with the interlayer film (56) in between.
  • [C4] A semiconductor device (1) according to C2 or C3, in which the second conductive polysilicon contains the same type of impurity as the impurity contained in the first conductive polysilicon.
  • the semiconductor device (1) described in C11 further includes a gate pad (81) disposed on the interlayer film (56) and electrically connected to the resistive film (61), and a gate wiring (82) disposed on the interlayer film (56) at a distance from the gate pad (81) and electrically connected to the resistive film (61).
  • the semiconductor device (1) described in C12 further includes a source pad (91) arranged on the interlayer film (56) at a distance from the gate pad (81) and the gate wiring (82).
  • the semiconductor device (1) described in C15 further includes a source pad (91) disposed on the interlayer film (56) at a distance from the resistive film (61).
  • the semiconductor device (1) described in C18 in which the plurality of trench structures (20) include a trench gate structure (21) formed on the main surface (3) and a trench source structure (22) formed on the main surface (3) at a distance from the trench gate structure (21), the interlayer film (56) covers the trench gate structure (21) and the trench source structure (22), and the resistive film (61) faces the trench gate structure (21) and the trench source structure (22) across the interlayer film (56).
  • a semiconductor device (1) according to any one of C1 to C20, further comprising a first surface portion (8) located inside the main surface (3), a second surface portion (9) recessed in the thickness direction outside the first surface portion (8), and a mesa portion (11) defined on the main surface (3) by a connection surface portion (10A-10D) connecting the first surface portion (8) and the second surface portion (9), the trench structure (20) is formed on the first surface portion (8), the interlayer film (56) covers the first surface portion (8), and the resistive film (61) covers the first surface portion (8) with the interlayer film (56) sandwiched therebetween.
  • a semiconductor device (1) including: a chip (2) having a main surface (3); an interlayer film (55) covering the main surface (3); a resistor (61) disposed inside the interlayer film (55); a pad electrode (81) having a first pad portion (81a) as a pad body and a second pad portion (81b) that penetrates a portion of the interlayer film (55) and is connected to the resistor (61); and a pad insulating film (100) having a pad opening (101) that exposes the first pad portion (81a) of the pad electrode (81) and has a portion that covers the resistor (61) with the second pad portion (81b) of the pad electrode (81) sandwiched therebetween.
  • [D7] A semiconductor device (1) described in D5 or D6, in which the pad insulating film (100) covers the first portion (83a) of the wiring electrode (82).
  • [D8] A semiconductor device (1) described in any one of D5 to D7, in which the pad insulating film (100) covers the entire area of the wiring electrode (82).
  • [D18] A semiconductor device (1) described in D17, in which the pad insulating film (100) covers the peripheral portion of the subpad electrode (88) and has a subpad opening (102) that exposes the inner portion of the subpad electrode (88).
  • [D19] A semiconductor device (1) described in D17 or D18, in which the subpad electrode (88) has a planar area smaller than the planar area of the pad electrode (81).
  • p-type first conductivity type
  • n-type second conductivity type
  • a semiconductor device (1) according to any one of D1 to D22, further comprising a mesa portion (11) defined on the main surface (3) by a first surface portion (8) located inside the main surface (3), a second surface portion (9) recessed in the thickness direction outside the first surface portion (8), and a connection surface portion (10A-10D) connecting the first surface portion (8) and the second surface portion (9), the interlayer film (55) covers the first surface portion (8), and the resistive film (61) is disposed inside a portion of the interlayer film (55) that covers the first surface portion (8).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a first surface portion (8) located inside the main surface (3); a second surface portion (9) recessed in the thickness direction outside the first surface portion (8); and a mesa portion (11) defined on the main surface (3) by connection surface portions (10A-10D) connecting the first surface portion (8) and the second surface portion (9); an interlayer film (56) covering the first surface portion (8); and a resistive film (61) disposed on the interlayer film (56) so as to face the first surface portion (8).
  • the semiconductor device (1) described in E1 or E2 further includes a pad electrode (81) disposed on the interlayer film (56) so as to face the first surface portion (8) across the interlayer film (56) and electrically connected to the resistive film (61), and a wiring electrode (82) disposed on the interlayer film (56) at a distance from the pad electrode (81) so as to face the first surface portion (8) across the interlayer film (56) and electrically connected to the resistive film (61).
  • [E5] A semiconductor device (1) described in E3 or E4, in which the wiring electrode (82) is disposed on the interlayer film (56) at a distance from the connection surface portion (10A-10D) toward the inside of the first surface portion (8).
  • the semiconductor device (1) described in E9 or E10 further including a main surface insulating film (50) that covers the first surface portion (8), the second surface portion (9) and the connection surface portion (10A-10D), and the sidewall structure (52) covers the connection surface portion (10A-10D) with the main surface insulating film (50) in between, and is disposed on the second surface portion (9) with the second surface portion (9) in between.
  • a main surface insulating film (50) that covers the first surface portion (8), the second surface portion (9) and the connection surface portion (10A-10D
  • the sidewall structure (52) covers the connection surface portion (10A-10D) with the main surface insulating film (50) in between, and is disposed on the second surface portion (9) with the second surface portion (9) in between.
  • the semiconductor device (1) described in E13 further includes a connection electrode (51) that covers the trench structure (20) and is connected to the trench structure (20), and the interlayer film (56) covers the trench structure (20) and the connection electrode (51).
  • a semiconductor device (1) including a chip (2) having a main surface (3), a trench gate structure (21) formed on the main surface (3), an interlayer film (56) covering the trench gate structure (21), and a resistive film (61) arranged on the interlayer film (56) so as to partially face the trench gate structure (21) across the interlayer film (56).
  • a semiconductor device (1) including a chip (2) having a main surface (3), a trench source structure (22) formed on the main surface (3), an interlayer film (56) covering the trench source structure (22), and a resistive film (61) arranged on the interlayer film (56) so as to partially face the trench source structure (22) across the interlayer film (56).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a trench gate structure (21) formed on the main surface (3); a trench source structure (22) formed on the main surface (3) adjacent to the trench gate structure (21); an interlayer film (56) covering the trench gate structure (22) and the trench source structure (22); and a resistive film (61) arranged on the interlayer film (56) so as to partially face the trench gate structure (22) and the trench source structure (22) with the interlayer film (56) in between.
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a trench gate structure (21) formed in a strip shape extending in a first direction (X) on the main surface (3); a trench source structure (23) formed on the main surface (3) at a distance from the trench gate structure (21) in the first direction (X) and facing the trench gate structure (21) in the first direction (X); an interlayer film (56) covering the main surface (3); and a resistive film (61) disposed on the interlayer film (56) at a distance from the trench source structure (23) in the first direction (X) and facing the trench gate structure (21) across the interlayer film (56).
  • a semiconductor device (1) including: a chip (2) having a main surface (3); a trench gate structure (21) formed on the main surface (3); a first trench source structure (22) formed on the main surface (3) at a distance from the trench gate structure (21) in one direction (Y) and facing the trench gate structure (21) in the one direction (Y); a second trench source structure (23) formed on the main surface (3) at a distance from the trench gate structure (21) in an orthogonal direction (X) perpendicular to the one direction (Y) and facing the trench gate structure (21) in the orthogonal direction (X); an interlayer film (56) covering the main surface (3); and a resistive film (61) arranged on the interlayer film (56) so as to face the trench gate structure (21) across the interlayer film (56).
  • Active plateau (mesa) 18 Body region (first impurity region) 19 Source region (second impurity region) 20 Trench structure 21 Trench gate structure 22 Trench source structure 23 Trench side end structure 50 Main surface insulating film 51 Gate connection electrode (connection electrode) 52 Sidewall wiring (sidewall structure) 52a overlapping portion 55 interlayer film 56 lower interlayer film 57 upper interlayer film 61 resistive film 62 first lower insulating film 62R first recessed portion 63 second lower insulating film 63R second recessed portion 64 first upper insulating film 81 gate pad (pad electrode) 81a: first pad portion 81b: second pad portion 82: gate wiring (wiring electrode) 83a First portion 83b Second portion 83 First wiring portion (first connection portion) 84 Second wiring portion (second connection portion) 85 Third wiring portion (second connection portion) 86 Fourth wiring portion (second connection portion) 88 Gate subpad (subpad electrode) 91 source pad 100 pad insulating film 101 gate pad opening (pad opening) 102 Gate subpad opening (subpad opening) 108

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Abstract

半導体装置は、主面を有するＳｉＣチップと、前記主面に形成されたトレンチ構造と、前記トレンチ構造を被覆する層間膜と、前記層間膜を挟んで前記トレンチ構造に部分的に対向するように前記層間膜の上に配置された抵抗膜と、を含む。

Description

ＳｉＣ半導体装置
　この出願は、２０２２年１１月８日に日本国特許庁に提出された特願２０２２－１７８８１１号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれるものとする。本開示は、ＳｉＣ半導体装置等のワイドバンドギャップ半導体装置を主とする半導体装置に関する。
　特許文献１（US2020/0294989A1）は、半導体基板、ＭＯＳゲート、ｐ型領域、層間絶縁膜、ゲートポリシリコン層、ゲートパッドおよびコンタクト電極を含む半導体装置を開示している。ＭＯＳゲートは、半導体基板に形成された複数のトレンチにそれぞれ埋設された複数のゲート電極を含む。ｐ型領域は、ＭＯＳゲートから間隔を空けて半導体基板の表層部に形成されている。層間絶縁膜は、半導体基板の上においてＭＯＳゲートおよびｐ型領域を被覆している。
　ゲートポリシリコン層は、ゲート抵抗として設けられている。ゲートポリシリコン層は、層間絶縁膜のうちｐ型領域を被覆する部分の上にＭＯＳゲートから間隔を空けて配置され、層間絶縁膜を挟んでｐ型領域に対向している。ゲートパッドは、ゲートポリシリコン層の上に配置され、ゲートポリシリコン層に電気的に接続されている。コンタクト電極は、ゲートパッドから間隔を空けてゲートポリシリコン層の上に配置され、ゲートポリシリコン層に電気的に接続されている。
米国特許出願公開第２０２０／０２９４９８９号明細書
［概要］
　本開示は、抵抗に付随する新規なレイアウトを有する半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチ構造と、前記トレンチ構造を被覆する層間膜と、前記層間膜を挟んで前記トレンチ構造に部分的に対向するように前記層間膜の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチゲート構造と、前記トレンチゲート構造を被覆する層間膜と、前記層間膜を挟んで前記トレンチゲート構造に部分的に対向するように前記層間膜の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチソース構造と、前記トレンチソース構造を被覆する層間膜と、前記層間膜を挟んで前記トレンチソース構造に部分的に対向するように前記層間膜の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチゲート構造と、前記トレンチゲート構造に隣り合って前記主面に形成されたトレンチソース構造と、前記トレンチゲート構造および前記トレンチソース構造を被覆する層間膜と、前記層間膜を挟んで前記トレンチゲート構造および前記トレンチソース構造に部分的に対向するように前記層間膜の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面において第１方向に延びる帯状に形成された第１トレンチ構造と、前記第１トレンチ構造から前記第１方向に間隔を空けて前記主面に形成され、前記第１方向に前記第１トレンチ構造に対向する第２トレンチ構造と、前記主面を被覆する層間膜と、前記第２トレンチ構造から前記第１方向に間隔を空けて前記層間膜の上に配置され、前記層間膜を挟んで前記第１トレンチ構造に対向する抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面において第１方向に延びる帯状に形成されたトレンチゲート構造と、前記トレンチゲート構造から前記第１方向に間隔を空けて前記主面に形成され、前記第１方向に前記トレンチゲート構造に対向するトレンチソース構造と、前記主面を被覆する層間膜と、前記トレンチソース構造から前記第１方向に間隔を空けて前記層間膜の上に配置され、前記層間膜を挟んで前記トレンチゲート構造に対向する抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成された第１トレンチ構造と、前記第１トレンチ構造から一方方向に間隔を空けて前記主面に形成され、前記一方方向に前記第１トレンチ構造に対向する第２トレンチ構造と、前記第１トレンチ構造から前記一方方向に直交する直交方向に間隔を空けて前記主面に形成され、前記直交方向に前記第１トレンチ構造に対向する第３トレンチ構造と、前記主面を被覆する層間膜と、前記層間膜を挟んで前記第１トレンチ構造に対向するように前記層間膜の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチゲート構造と、前記トレンチゲート構造から一方方向に間隔を空けて前記主面に形成され、前記一方方向に前記トレンチゲート構造に対向する第１トレンチソース構造と、前記トレンチゲート構造から前記一方方向に直交する直交方向に間隔を空けて前記主面に形成され、前記直交方向に前記トレンチゲート構造に対向する第２トレンチソース構造と、前記主面を被覆する層間膜と、前記層間膜を挟んで前記トレンチゲート構造に対向するように前記層間膜の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチ構造と、不純物無添加の絶縁膜を含み、前記トレンチ構造を被覆する層間膜と、前記層間膜を挟んで前記トレンチ構造に対向するように前記層間膜の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面を被覆する層間膜と、前記層間膜の内部に配置された抵抗と、パッド本体としての第１パッド部および前記層間膜の一部を貫通して前記抵抗に接続された第２パッド部を有するパッド電極と、前記パッド電極の前記第１パッド部を露出させるパッド開口を有し、前記パッド電極の前記第２パッド部を挟んで前記抵抗を被覆する部分を有するパッド絶縁膜と、を含む、半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面の内方に位置する第１面部、前記第１面部外において厚さ方向に窪んだ第２面部、ならびに、前記第１面部および前記第２面部を接続する接続面部によって前記主面に区画されたメサ部と、前記第１面部を被覆する層間膜と、前記第１面部に対向するように前記層間膜の上に配置された抵抗膜と、を含む、半導体装置を提供する。
　本開示に係る前記チップは「ＳｉＣチップ」であることが好ましい。つまり、本開示に係る半導体装置は「ＳｉＣ半導体装置」であることが好ましい。上述のまたはさらに他の目的、特徴および効果は、添付図面を参照する詳細な説明により明らかにされる。
図１は、具体的な形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、第１主面のレイアウト例を示す平面図である。 図４は、活性領域のレイアウト例を示す拡大平面図である。 図５は、第１側端領域のレイアウト例を示す拡大平面図である。 図６は、第１終端領域のレイアウト例を示す拡大平面図である。 図７は、図４に示すVII-VII線に沿う断面図である。 図８は、図４に示すVIII-VIII線に沿う断面図である。 図９は、図５に示すIX-IX線に沿う断面図である。 図１０は、図５に示すX-X線に沿う断面図である。 図１１は、図５に示すXI-XI線に沿う断面図である。 図１２は、図５に示すXII-XII線に沿う断面図である。 図１３は、図６に示すXIII-XIII線に沿う断面図である。 図１４は、外周領域の構造を示す断面図である。 図１５は、ゲート電極およびソース電極のレイアウト例を示す平面図である。 図１６は、図１５の一要部を示す拡大平面図である。 図１７は、図１６の一要部をさらに拡大した平面図である。 図１８は、図１７に示す領域の第１主面のレイアウト例を示す平面図である。 図１９は、パッド領域の内方部側のレイアウト例を示す拡大平面図である。 図２０は、パッド領域の周縁部側のレイアウト例を示す拡大平面図である。 図２１は、図２０に示すXXI-XXI線に沿う断面図である。 図２２は、図２１に示すXXII-XXII線に沿う断面図である。 図２３は、図２１に示すXXIII-XXIII線に沿う断面図である。 図２４は、図２１の一要部を示す拡大断面図である。 図２５は、パッド領域の他のレイアウト例を示す図である。 図２６は、パッド領域の他のレイアウト例を示す図である。 図２７は、パッド領域の他のレイアウト例を示す図である。 図２８は、パッド領域の他のレイアウト例を示す図である。 図２９は、チップの他の形態例を示す断面図である。 図３０は、チップの他の形態例を示す断面図である。 図３１Ａは、半導体装置の製法例を示す断面図である。 図３１Ｂは、図３１Ａの後の工程を示す断面図である。 図３１Ｃは、図３１Ｂの後の工程を示す断面図である。 図３１Ｄは、図３１Ｃの後の工程を示す断面図である。 図３１Ｅは、図３１Ｄの後の工程を示す断面図である。 図３１Ｆは、図３１Ｅの後の工程を示す断面図である。 図３１Ｇは、図３１Ｆの後の工程を示す断面図である。 図３１Ｈは、図３１Ｇの後の工程を示す断面図である。 図３１Ｉは、図３１Ｈの後の工程を示す断面図である。 図３１Ｊは、図３１Ｉの後の工程を示す断面図である。 図３１Ｋは、図３１Ｊの後の工程を示す断面図である。 図３１Ｌは、図３１Ｋの後の工程を示す断面図である。 図３１Ｍは、図３１Ｌの後の工程を示す断面図である。 図３１Ｎは、図３１Ｍの後の工程を示す断面図である。 図３１Ｏは、図３１Ｎの後の工程を示す断面図である。 図３１Ｐは、図３１Ｏの後の工程を示す断面図である。
［詳細な説明］
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体領域（不純物領域）の導電型が示されるが、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。むろん、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、特に言及されない限り、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つである。５価元素は、特に言及されない限り、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１つである。
　図１は、具体的な形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、第１主面３のレイアウト例を示す平面図である。半導体装置１は、絶縁ゲート型のトランジスタ構造を含む半導体スイッチング装置である。トランジスタ構造は、ＭＩＳＦＥＴ構造（Metal Insulator Semiconductor Field Effect Transistor structure）と称されてもよい。
　図１～図３を参照して、半導体装置１は、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１は、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」、「ワイドバンドギャップ半導体チップ」等と称されてもよい。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）、Ｃ（ダイアモンド）等が、ワイドバンドギャップ半導体として例示される。
　チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１は、「ＳｉＣ半導体装置」である。半導体装置１は、「ＳｉＣ－ＭＩＳＦＥＴ」と称されてもよい。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、チップ２は他のポリタイプを含んでいてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００ー１）面）によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。
　以下では、第１方向Ｘのうち第３側面５Ｃ側が第１方向Ｘの一方側と称され、第１方向Ｘのうち第４側面５Ｄ側が第１方向Ｘの他方側と称されることがある。また、第２方向Ｙのうち第１側面５Ａ側が第２方向Ｙの一方側と称され、第２方向Ｙのうち第２側面５Ｂ側が第２方向Ｙの他方側と称されることがある。
　チップ２は、５μｍ以上２００μｍ以下の厚さを有していてもよい。チップ２の厚さは、５μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、および、１７５μｍ以上２００μｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。チップ２の厚さは、１００μｍ以下であることが好ましい。
　第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上２０ｍｍ以下の長さを有していてもよい。第１～第４側面５Ａ～５Ｄの長さは、０．５ｍｍ以上５ｍｍ以下、５ｍｍ以上１０ｍｍ以下、１０ｍｍ以上１５ｍｍ以下、および、１５ｍｍ以上２０ｍｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。第１～第４側面５Ａ～５Ｄの長さは、５ｍｍ以上であることが好ましい。
　半導体装置１は、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型の第１半導体領域６を含む。第１半導体領域６には、高電位（第１電位）としてのドレイン電位が付与される。第１半導体領域６は、「ドレイン領域」、「ドリフト領域」等と称されてもよい。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。
　第１半導体領域６は、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１は、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７には、ドレイン電位が付与される。第２半導体領域７は、「ドレイン領域」と称されてもよい。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、チップ２内において第１半導体領域６に電気的に接続されている。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。
　第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。第２半導体領域７は、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、１５０μｍ以下、１００μｍ以下、５０μｍ以下または４０μｍ以下であってもよい。第２半導体領域７の厚さは、５μｍ以上であってもよい。第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。第２半導体領域７の厚さは、この形態では、第１半導体領域６の厚さよりも大きい。
　半導体装置１は、第１主面３に形成された活性面８（active surface）、外周面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３において活性台地１１を区画している。
　活性面８が「第１面部」と称され、外周面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称され、活性台地１１が「メサ部」と称されてもよい。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄ（つまり活性台地１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、ｃ面（Ｓｉ面）によって形成されている。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外周面９は、活性面８外に位置し、活性面８に対してチップ２の厚さ方向（第２主面４側）に窪んでいる。具体的には、外周面９は、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外周面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　外周面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外周面９は、この形態では、ｃ面（Ｓｉ面）によって形成されている。外周面９は、第１～第４側面５Ａ～５Ｄに連なっている。外周面９は、外周深さＤＯを有している。外周深さＤＯは、０．１μｍ以上５μｍ以下であってもよい。外周深さＤＯは、２．５μｍ以下であることが好ましい。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外周面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状の活性台地１１が区画されるように活性面８および外周面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状の活性台地１１が区画されるように活性面８から外周面９に向かって斜め下り傾斜していてもよい。このように、活性台地１１は、第１主面３において第１半導体領域６に突状に区画されている。活性台地１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　図３を参照して、半導体装置１は、第１主面３において活性領域１２、第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６および外周領域１７を含む。活性領域１２は、トランジスタの出力電流（ドレイン電流）が生成される領域である。活性領域１２は、活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）から間隔を空けて活性面８の内方部に設けられている。活性領域１２は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に設けられている。
　活性面８に占める活性領域１２の割合は、５０％以上９５％以下であることが好ましい。活性領域１２の割合は、５０％以上６０％以上、６０％以上７０％以下、７０％以上８０％以下、８０％以上９０％以下、および、９０％以上９５％以下のいずれか１つの範囲に属する値であってもよい。活性領域１２の割合は、７０％以上であることが好ましい。
　第１側端領域１３は、非活性領域として活性面８において活性領域１２に対して第１方向Ｘの一方側（第３接続面１０Ｃ側）に設けられている。第１側端領域１３は、平面視において第２方向Ｙに延びる帯状に設けられている。
　第２側端領域１４は、非活性領域として活性面８において活性領域１２に対して第１方向Ｘの他方側（第４接続面１０Ｄ側）に設けられ、第１方向Ｘに活性領域１２を挟んで第１側端領域１３に対向している。第２側端領域１４は、平面視において第２方向Ｙに延びる帯状に設けられている。
　第１終端領域１５は、非活性領域として活性領域１２に対して第２方向Ｙの一方側（第１接続面１０Ａ側）に設けられている。第１終端領域１５は、この形態では、平面視において第１方向Ｘに延びる帯状に設けられている。第１終端領域１５は、第２方向Ｙに活性領域１２、第１側端領域１３および第２側端領域１４に対向している。
　第２終端領域１６は、非活性領域として活性領域１２に対して第２方向Ｙの他方側（第２接続面１０Ｂ側）に設けられている。第２終端領域１６は、この形態では、平面視において第１方向Ｘに延びる帯状に設けられている。第２終端領域１６は、第２方向Ｙに活性領域１２、第１側端領域１３および第２側端領域１４に対向している。
　外周領域１７は、非活性領域として外周面９に設けられている。外周領域１７は、この形態では、平面視において活性面８（活性台地１１）を取り囲む環状（具体的に四角環状）に設けられている。つまり、外周領域１７は、平面視において活性領域１２、第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６を取り囲んでいる。
　図４は、活性領域１２のレイアウト例を示す拡大平面図である。図５は、第１側端領域１３のレイアウト例を示す拡大平面図である。図６は、第１終端領域１５のレイアウト例を示す拡大平面図である。図７は、図４に示すVII-VII線に沿う断面図である。図８は、図４に示すVIII-VIII線に沿う断面図である。
　図９は、図５に示すIX-IX線に沿う断面図である。図１０は、図５に示すX-X線に沿う断面図である。図１１は、図５に示すXI-XI線に沿う断面図である。図１２は、図５に示すXII-XII線に沿う断面図である。図１３は、図６に示すXIII-XIII線に沿う断面図である。図１４は、外周領域１７の構造を示す断面図である。
　図４～図１４では、第３接続面１０Ｃ側（第３側面５Ｃ側）のレイアウトが主に示されている。第４接続面１０Ｄ側（第４側面５Ｄ側）のレイアウトは第３側面５Ｃ側のレイアウトとほぼ同様であるため、以下では、第３接続面１０Ｃ側が主に説明される。第４接続面１０Ｄ側のレイアウトは、以下の説明において「第１側端領域１３」を「第２側端領域１４」に置き換え、「第３接続面１０Ｃ」を「第４接続面１０Ｄ」に置き換えることによって得られる。
　図４～図１４を参照して、半導体装置１は、第１主面３（活性面８）の表層部に形成されたｐ型のボディ領域１８（第１不純物領域）を含む。ボディ領域１８は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域１８は、活性面８に沿って延びる層状に形成されている。ボディ領域１８は、活性面８の全域に形成され、第１～第４接続面１０Ａ～１０Ｄから露出していていることが好ましい。
　半導体装置１は、活性領域１２においてボディ領域１８の表層部に形成されたｎ型のソース領域１９（第２不純物領域）を含む。ソース領域１９は、ボディ領域１８の底部から活性面８側に間隔を空けて形成されている。つまり、ソース領域１９は、ボディ領域１８に対して活性面８側の領域に形成されている。ソース領域１９は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域１９は、ボディ領域１８内において第１半導体領域６とトランジスタのチャネルを形成する。
　ソース領域１９は、この形態では、第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６に形成されていない。むろん、ソース領域１９は、チャネルの電気的特性に影響を与えない範囲において、第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６のうちの少なくとも１つの領域に形成されていてもよい。また、ソース領域１９は、活性面８の全面に形成されていてもよい。
　半導体装置１は、第１主面３（活性面８）に形成されたトレンチ電極型の複数のトレンチ構造２０を含む。複数のトレンチ構造２０は、この形態では、複数のトレンチゲート構造２１、複数のトレンチソース構造２２、複数のトレンチ側端構造２３および複数のトレンチ終端構造２４を含む。換言すると、複数のトレンチ構造２０は、トレンチ電極型の複数のゲート構造、トレンチ電極型の複数のソース構造、トレンチ電極型の複数の側端構造およびトレンチ電極型の複数の終端構造を含む。
　トレンチゲート構造２１には、制御電位としてのゲート電位が付与される。トレンチソース構造２２には、低電位（ドレイン電位よりも低い第２電位）としてのソース電位が付与される。トレンチ側端構造２３には、ソース電位が付与される。トレンチ終端構造２４には、ソース電位が付与される。
　トレンチソース構造２２は「第１トレンチソース構造」と称され、トレンチ側端構造２３は「第２トレンチソース構造」と称され、トレンチ終端構造２４は「第３トレンチソース構造」と称されてもよい。また、トレンチ側端構造２３は「第１ダミートレンチ構造」と称され、トレンチ終端構造２４は「第２ダミートレンチ構造」と称されてもよい。
　複数のトレンチゲート構造２１は、活性領域１２において活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）から内方に間隔を空けて配置され、活性面８の内方部に活性領域１２を区画している。複数のトレンチゲート構造２１は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。
　複数のトレンチゲート構造２１は、第１半導体領域６に至るようにボディ領域１８およびソース領域１９を貫通している。複数のトレンチゲート構造２１は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。複数のトレンチゲート構造２１は、ゲート電位に応答してボディ領域１８内におけるチャネルの反転および非反転を制御する。
　各トレンチゲート構造２１は、第２方向Ｙに第１幅Ｗ１を有し、法線方向Ｚに第１深さＤ１を有している。第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であることが好ましい。第１深さＤ１は、前述の外周深さＤＯ未満である。第１深さＤ１は、０．１μｍ以上３μｍ以下であってもよい。第１深さＤ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各トレンチゲート構造２１は、第１トレンチ２５、第１絶縁膜２６および第１埋設電極２７を含む。第１トレンチ２５は、活性面８に形成され、トレンチゲート構造２１の壁面を区画している。第１絶縁膜２６は、第１トレンチ２５の壁面を被覆している。第１絶縁膜２６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第１絶縁膜２６は、この形態では、酸化シリコン膜からなる単層構造を有している。第１絶縁膜２６は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１埋設電極２７は、第１絶縁膜２６を挟んで第１トレンチ２５に埋設され、第１絶縁膜２６を挟んでチャネルに対向している。第１埋設電極２７は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　複数のトレンチソース構造２２は、活性領域１２において第２方向Ｙに複数のトレンチゲート構造２１に隣り合うように活性面８にそれぞれ形成されている。つまり、複数のトレンチソース構造２２は、隣り合う一対（pairs）のトレンチゲート構造２１の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数のトレンチゲート構造２１に対向している。つまり、複数のトレンチソース構造２２は、第２方向Ｙに複数のトレンチゲート構造２１と交互に配列されている。
　複数のトレンチソース構造２２は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のトレンチソース構造２２は、この形態では、活性領域１２から第１側端領域１３および第２側端領域１４に引き出されている。複数のトレンチソース構造２２は、活性領域１２において第２方向Ｙにトレンチゲート構造２１に対向し、第１側端領域１３において第２方向Ｙにトレンチゲート構造２１に対向していない。
　複数のトレンチソース構造２２は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。複数のトレンチソース構造２２は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。
　複数のトレンチソース構造２２は、活性領域１２において第１半導体領域６に至るようにボディ領域１８およびソース領域１９を貫通している。複数のトレンチソース構造２２は、第１側端領域１３において第１半導体領域６に至るようにボディ領域１８を貫通している。複数のトレンチソース構造２２は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各トレンチソース構造２２は、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。第２幅Ｗ２は、前述の第１幅Ｗ１とほぼ等しくてもよい。第２幅Ｗ２は、第１幅Ｗ１よりも大きくてもよい。第２幅Ｗ２は、０．１μｍ以上３μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上２μｍ以下であることが好ましい。
　第２深さＤ２は、前述の第１深さＤ１以上である。第２深さＤ２は、この形態では、第１深さＤ１よりも大きい。第２深さＤ２は、第１深さＤ１の１．５倍以上３倍以下であることが好ましい。第２深さＤ２は、この形態では、前述の外周深さＤＯとほぼ等しい。第２深さＤ２は、０．１μｍ以上５μｍ以下であってもよい。第２深さＤ２は、２．５μｍ以下であることが特に好ましい。
　各トレンチソース構造２２は、トレンチゲート構造２１から第２方向Ｙに第１間隔Ｉ１を空けて配置されている。第１間隔Ｉ１は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第１間隔Ｉ１は、第１幅Ｗ１（第２幅Ｗ２）未満であることが特に好ましい。第１間隔Ｉ１は、０．１μｍ以上２．５μｍ以下であってもよい。第１間隔Ｉ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各トレンチソース構造２２は、第２トレンチ２８、第２絶縁膜２９および第２埋設電極３０を含む。第２トレンチ２８は、活性面８に形成され、トレンチソース構造２２の壁面を区画している。第２トレンチ２８の側壁は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄに連通している。第２トレンチ２８の底壁は、外周面９に連通している。
　第２絶縁膜２９は、第２トレンチ２８の壁面を被覆している。第２絶縁膜２９は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２絶縁膜２９は、この形態では、酸化シリコン膜からなる単層構造を有している。第２絶縁膜２９は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２埋設電極３０は、第２絶縁膜２９を挟んで第２トレンチ２８に埋設されている。第２埋設電極３０は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　複数のトレンチ側端構造２３は、第１側端領域１３において第１主面３（活性面８）に形成されている。具体的な図示は省略されるが、複数のトレンチ側端構造２３は、第２側端領域１４にも形成されている。第２側端領域１４側の構成は、第１側端領域１３側の構成と同様である。第２側端領域１４側の説明については、第１側端領域１３側の説明が適用される。
　複数のトレンチ側端構造２３は、第１側端領域１３において活性面８の周縁（第３接続面１０Ｃ）および複数のトレンチゲート構造２１の間の領域にそれぞれ配置されている。複数のトレンチ側端構造２３は、第１方向Ｘに複数のトレンチゲート構造２１に１対１の対応関係で対向している。
　また、複数のトレンチ側端構造２３は、第２方向Ｙに隣り合う一対（pairs）のトレンチソース構造２２の間の領域（regions）にそれぞれ配置され、第２方向Ｙに複数のトレンチソース構造２２に対向している。つまり、複数のトレンチ側端構造２３は、第２方向Ｙに複数のトレンチソース構造２２と交互に配列されている。複数のトレンチ側端構造２３は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。
　第１側端領域１３側の複数のトレンチ側端構造２３は、この形態では、第３接続面１０Ｃを貫通し、第３接続面１０Ｃから露出している。第２側端領域１４側の複数のトレンチ側端構造２３は、第４接続面１０Ｄを貫通し、第４接続面１０Ｄから露出している。複数のトレンチ側端構造２３は、第１半導体領域６に至るようにボディ領域１８を貫通している。複数のトレンチ側端構造２３は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各トレンチ側端構造２３は、トレンチソース構造２２と同様、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。各トレンチ側端構造２３は、トレンチゲート構造２１から第１方向Ｘに第２間隔Ｉ２を空けて配置され、トレンチソース構造２２から第２方向Ｙに第３間隔Ｉ３を空けて配置されている。
　第２間隔Ｉ２は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第２間隔Ｉ２は、第１間隔Ｉ１の０．５倍以上２倍以下であることが好ましい。第２間隔Ｉ２は、第１間隔Ｉ１の１．５倍以下であることが特に好ましい。第２間隔Ｉ２は、第１間隔Ｉ１とほぼ等しくてもよい。第２間隔Ｉ２は、０．１μｍ以上２．５μｍ以下であってもよい。第２間隔Ｉ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第３間隔Ｉ３は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第３間隔Ｉ３は、第２幅Ｗ２未満であってもよい。第３間隔Ｉ３は、前述の第１間隔Ｉ１とほぼ等しいことが好ましい。第３間隔Ｉ３は、０．１μｍ以上２．５μｍ以下であってもよい。第３間隔Ｉ３は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各トレンチ側端構造２３は、第３トレンチ３１、第３絶縁膜３２および第３埋設電極３３を含む。第３トレンチ３１は、活性面８に形成され、トレンチ側端構造２３の壁面を区画している。第３トレンチ３１の側壁は、第３接続面１０Ｃに連通している。第３トレンチ３１の底壁は、外周面９に連通している。
　第３絶縁膜３２は、第３トレンチ３１の壁面を被覆している。第３絶縁膜３２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第３絶縁膜３２は、この形態では、酸化シリコン膜からなる単層構造を有している。第３絶縁膜３２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第３埋設電極３３は、第３絶縁膜３２を挟んで第３トレンチ３１に埋設されている。第３埋設電極３３は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　複数のトレンチ終端構造２４は、第１終端領域１５において第１主面３（活性面８）に形成されている。具体的な図示は省略されるが、複数のトレンチ終端構造２４は、第２終端領域１６にも形成されている。第２終端領域１６側の構成は、第１終端領域１５側の構成と同様である。第２終端領域１６側の説明については、第１終端領域１５側の説明が適用される。
　複数のトレンチ終端構造２４は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。複数のトレンチ終端構造２４は、チップ２の一部を挟んで互いに対向するように第２方向Ｙに連続的に等間隔に配列されている。つまり、複数のトレンチ終端構造２４は、トレンチゲート構造２１を挟まずに互いに対向している。
　複数のトレンチ終端構造２４は、第２方向Ｙに複数のトレンチゲート構造２１および複数のトレンチソース構造２２に対向している。複数のトレンチ終端構造２４は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。複数のトレンチ終端構造２４は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。
　つまり、複数のトレンチ終端構造２４は、第２方向Ｙに複数のトレンチゲート構造２１、複数のトレンチソース構造２２および複数のトレンチ側端構造２３に対向している。複数のトレンチ終端構造２４は、第１半導体領域６に至るようにボディ領域１８を貫通している。複数のトレンチ終端構造２４は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　各トレンチ終端構造２４は、トレンチソース構造２２等と同様、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。活性領域１２の終端がトレンチゲート構造２１によって形成されている場合、トレンチ終端構造２４はトレンチゲート構造２１から前述の第１間隔Ｉ１を空けて配置される。活性領域１２の終端がトレンチソース構造２２によって形成されている場合、トレンチ終端構造２４はトレンチソース構造２２から前述の第１間隔Ｉ１を空けて配置されている。
　各トレンチ終端構造２４は、第４トレンチ３４、第４絶縁膜３５および第４埋設電極３６を含む。第４トレンチ３４は、活性面８に形成され、トレンチ終端構造２４の壁面を区画している。第４トレンチ３４の側壁は、第３接続面１０Ｃに連通している。第４トレンチ３４の底壁は、外周面９に連通している。
　第４絶縁膜３５は、第４トレンチ３４の壁面を被覆している。第４絶縁膜３５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第４絶縁膜３５は、この形態では、酸化シリコン膜からなる単層構造を有している。第４絶縁膜３５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第４埋設電極３６は、第４絶縁膜３５を挟んで第４トレンチ３４に埋設されている。第４埋設電極３６は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、活性領域１２の活性面８の表層部において複数のトレンチゲート構造２１に沿う領域に形成されたｐ型の複数の第１ウェル領域４１を含む。第１ウェル領域４１は、この形態では、ボディ領域１８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第１ウェル領域４１のｐ型不純物濃度は、ボディ領域１８のｐ型不純物濃度よりも低くてもよい。
　複数の第１ウェル領域４１は、隣り合うトレンチソース構造２２から間隔を空けて対応するトレンチゲート構造２１の壁面を被覆し、活性面８の表層部においてボディ領域１８に電気的に接続されている。複数の第１ウェル領域４１は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第１ウェル領域４１は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、活性領域１２の活性面８の表層部において複数のトレンチソース構造２２に沿う領域に形成されたｐ型の複数の第２ウェル領域４２を含む。第２ウェル領域４２は、この形態では、ボディ領域１８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第２ウェル領域４２のｐ型不純物濃度は、ボディ領域１８のｐ型不純物濃度よりも低くてもよい。第２ウェル領域４２のｐ型不純物濃度は、第１ウェル領域４１のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第２ウェル領域４２は、隣り合うトレンチゲート構造２１から間隔を空けて対応するトレンチソース構造２２の壁面を被覆し、活性面８の表層部においてボディ領域１８に電気的に接続されている。複数の第２ウェル領域４２は、活性領域１２、第１側端領域１３および第２側端領域１４において対応するトレンチソース構造２２の壁面を被覆し、第３接続面１０Ｃおよび第４接続面１０Ｄから露出している。
　複数の第２ウェル領域４２は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第２ウェル領域４２の底部は、複数の第１ウェル領域４１の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第２ウェル領域４２は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、第１側端領域１３（第２側端領域１４）の活性面８の表層部において複数のトレンチ側端構造２３に沿う領域に形成されたｐ型の複数の第３ウェル領域４３を含む。第３ウェル領域４３は、この形態では、ボディ領域１８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。むろん、第３ウェル領域４３のｐ型不純物濃度は、ボディ領域１８のｐ型不純物濃度よりも低くてもよい。第３ウェル領域４３のｐ型不純物濃度は、第１ウェル領域４１（第２ウェル領域４２）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第３ウェル領域４３は、隣り合うトレンチゲート構造２１およびトレンチソース構造２２から間隔を空けて対応するトレンチ側端構造２３の壁面を被覆し、活性面８の表層部においてボディ領域１８に電気的に接続されている。むろん、第３ウェル領域４３は、トレンチゲート構造２１およびトレンチ側端構造２３の間の領域において第１ウェル領域４１と一体化していてもよい。複数の第３ウェル領域４３は、第３接続面１０Ｃから露出している。
　複数の第３ウェル領域４３は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第３ウェル領域４３の底部は、複数の第１ウェル領域４１の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第３ウェル領域４３の底部は、複数の第２ウェル領域４２の底部とほぼ等しい深さに形成されている。複数の第３ウェル領域４３は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、第１終端領域１５（第２終端領域１６）において複数のトレンチ終端構造２４に沿う領域に形成されたｐ型の少なくとも１つ（この形態では複数）の第４ウェル領域４４を含む。第４ウェル領域４４は、この形態では、ボディ領域１８よりも高いｐ型不純物濃度を有している。むろん、第４ウェル領域４４のｐ型不純物濃度は、ボディ領域１８よりも低くてもよい。第４ウェル領域４４のｐ型不純物濃度は、第１ウェル領域４１（第２ウェル領域４２）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第４ウェル領域４４は、隣り合うトレンチ終端構造２４から間隔を空けて対応するトレンチ終端構造２４の壁面を被覆し、活性面８の表層部においてボディ領域１８に電気的に接続されている。複数の第４ウェル領域４４は、平面視において対応するトレンチ終端構造２４に沿って帯状に延び、第３接続面１０Ｃおよび第４接続面１０Ｄから露出している。
　複数の第４ウェル領域４４は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第４ウェル領域４４の底部は、複数の第１ウェル領域４１の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第４ウェル領域４４の底部は、複数の第２ウェル領域４２の底部とほぼ等しい深さに形成されていることが好ましい。複数の第４ウェル領域４４は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、活性領域１２の活性面８の表層部において複数のトレンチソース構造２２に沿う領域に形成されたｐ型の複数のコンタクト領域４５を含む。コンタクト領域４５は、「バックゲート領域」と称されてもよい。コンタクト領域４５は、ボディ領域１８のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。コンタクト領域４５のｐ型不純物濃度は、第２ウェル領域４２のｐ型不純物濃度よりも高い。
　複数のコンタクト領域４５は、対応する第２ウェル領域４２内において対応するトレンチソース構造２２の壁面を被覆している。複数のコンタクト領域４５は、各トレンチソース構造２２に対して１対多の対応関係で形成されている。複数のコンタクト領域４５は、対応するトレンチソース構造２２に沿って間隔を空けて形成されている。
　複数のコンタクト領域４５は、対応する第２ウェル領域４２内から対応するトレンチソース構造２２の壁面に沿ってボディ領域１８の表層部に引き出され、活性面８から露出している。複数のコンタクト領域４５は、活性領域１２に形成され、第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６には形成されていない。つまり、コンタクト領域４５は、第３ウェル領域４３および第４ウェル領域４４内には形成されていない。また、複数のコンタクト領域４５は、第２方向Ｙにトレンチゲート構造２１に対向し、第２方向Ｙにトレンチ側端構造２３に対向していない。
　複数のコンタクト領域４５は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のコンタクト領域４５の第１方向Ｘの長さは、前述の第２幅Ｗ２以上であることが好ましい。複数のコンタクト領域４５の長さは、第１方向Ｘに隣り合う２つのコンタクト領域４５の間の距離よりも大きいことが好ましい。
　１つのトレンチソース構造２２に沿う複数のコンタクト領域４５は、他のトレンチソース構造２２に沿う複数のコンタクト領域４５に第２方向Ｙに対向している。つまり、複数のコンタクト領域４５は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。
　１つのトレンチソース構造２２に沿う複数のコンタクト領域４５は、他のトレンチソース構造２２に沿う複数のコンタクト領域４５の間の領域に第２方向Ｙに対向するように第１方向Ｘにずれて配列されていてもよい。つまり、複数のコンタクト領域４５は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
　図１４を参照して、半導体装置１は、外周面９の表層部に形成されたｐ型のアウターウェル領域４６を含む。アウターウェル領域４６は、コンタクト領域４５のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。アウターウェル領域４６のｐ型不純物濃度は、この形態では、ボディ領域１８のｐ型不純物濃度よりも高い。むろん、アウターウェル領域４６のｐ型不純物濃度は、ボディ領域１８よりも低くてもよい。アウターウェル領域４６は、第１ウェル領域４１（第２ウェル領域４２）とほぼ等しいｐ型不純物濃度を有していることが好ましい。
　アウターウェル領域４６は、平面視において外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から活性面８側に間隔を空けて形成され、活性面８に沿って帯状に延びている。アウターウェル領域４６は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域４６は、外周面９の表層部から第１～第４接続面１０Ａ～１０Ｄの表層部に向けて延び、第１～第４接続面１０Ａ～１０Ｄを被覆している。
　アウターウェル領域４６は、活性面８の表層部においてボディ領域１８に電気的に接続されている。また、アウターウェル領域４６は、第３接続面１０Ｃ（第４接続面１０Ｄ）において第２ウェル領域４２、第３ウェル領域４３および第４ウェル領域４４に接続されている。
　アウターウェル領域４６は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。アウターウェル領域４６の底部は、トレンチゲート構造２１の底壁よりも第１半導体領域６の底部側に位置している。
　具体的には、アウターウェル領域４６の底部は、トレンチソース構造２２の底壁よりも第１半導体領域６の底部側に位置している。アウターウェル領域４６の底部は、コンタクト領域４５の底部よりも第１半導体領域６の底部側に位置している。アウターウェル領域４６の底部は、第２ウェル領域４２の底部とほぼ等しい深さ位置に形成されていることが好ましい。アウターウェル領域４６は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、外周面９の表層部に形成されたｐ型のアウターコンタクト領域４７を含む。アウターコンタクト領域４７は、ボディ領域１８よりも高いｐ型不純物濃度を有している。アウターコンタクト領域４７のｐ型不純物濃度は、アウターウェル領域４６よりも高い。アウターコンタクト領域４７のｐ型不純物濃度は、コンタクト領域４５のｐ型不純物濃度とほぼ等しいことが好ましい。
　アウターコンタクト領域４７は、平面視において活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）および外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてアウターウェル領域４６の表層部に形成され、活性面８に沿って延びる帯状に形成されている。アウターコンタクト領域４７は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　アウターコンタクト領域４７は、アウターウェル領域４６の底部から外周面９側に間隔を空けて形成され、アウターウェル領域４６の一部を挟んで第１半導体領域６に対向している。アウターコンタクト領域４７は、トレンチソース構造２２の底壁よりも第１半導体領域６の底部側に位置している。アウターコンタクト領域４７の底部は、コンタクト領域４５の底部とほぼ等しい深さ位置に形成されていることが好ましい。
　半導体装置１は、外周面９の表層部に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域４８を含む。半導体装置１は、この形態では、４個のフィールド領域４８を含む。複数のフィールド領域４８は、電気的に浮遊状態に形成され、外周面９においてチップ２内の電界を緩和する。
　フィールド領域４８の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。フィールド領域４８は、アウターコンタクト領域４７よりも低いｐ型不純物濃度を有していてもよい。フィールド領域４８は、アウターウェル領域４６よりも高いｐ型不純物濃度を有していてもよい。フィールド領域４８は、アウターウェル領域４６よりも低いｐ型不純物濃度を有していてもよい。
　複数のフィールド領域４８は、外周面９の周縁およびアウターウェル領域４６の間の領域に形成されている。複数のフィールド領域４８は、アウターウェル領域４６側から外周面９の周縁側に間隔を空けて配列されている。複数のフィールド領域４８は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域４８は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　複数のフィールド領域４８は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数のフィールド領域４８は、トレンチソース構造２２の底壁よりも第１半導体領域６の底部側に位置している。複数のフィールド領域４８の底部は、コンタクト領域４５の底部よりも第１半導体領域６の底部側に位置している。複数のフィールド領域４８の底部は、第２ウェル領域４２の底部とほぼ等しい深さ位置に形成されていてもよい。
　半導体装置１は、第１主面３を被覆する主面絶縁膜５０を含む。主面絶縁膜５０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜５０は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜５０は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　主面絶縁膜５０は、活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを選択的に被覆している。主面絶縁膜５０は、活性面８において第１絶縁膜２６、第２絶縁膜２９、第３絶縁膜３２および第４絶縁膜３５に接続され、第１埋設電極２７、第２埋設電極３０、第３埋設電極３３および第４埋設電極３６を露出させている。
　主面絶縁膜５０は、外周面９においてアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。主面絶縁膜５０は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、主面絶縁膜５０は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。
　主面絶縁膜５０は、第１～第４接続面１０Ａ～１０Ｄにおいて第２絶縁膜２９、第３絶縁膜３２および第４絶縁膜３５に接続され、第２埋設電極３０、第３埋設電極３３および第４埋設電極３６を露出させている。
　半導体装置１は、活性領域１２において複数のトレンチゲート構造２１をそれぞれ膜状に被覆する複数のゲート接続電極５１を含む。ゲート接続電極５１は、「接続電極」、「接続電極膜」、「ゲート接続電極膜」等と称されてもよい。ゲート接続電極５１は、トレンチゲート構造２１の一構成要素と見做されてもよい。
　ゲート接続電極５１はトレンチゲート構造２１の対外的な接続部として形成され、各トレンチゲート構造２１に対して少なくとも１つのゲート接続電極５１が設けられる。この形態では、複数のゲート接続電極５１が各トレンチゲート構造２１に対して１対多の対応関係で間隔を空けて設けられている。複数のゲート接続電極５１は、この形態では、対応するトレンチゲート構造２１の内方部および両端部を選択的に被覆している。
　各ゲート接続電極５１は、対応するトレンチゲート構造２１を被覆する部分において第１埋設電極２７に接続され、当該第１埋設電極２７の上から主面絶縁膜５０の上に引き出された部分を有している。各ゲート接続電極５１は、この形態では、対応する第１埋設電極２７と一体的に形成されている。つまり、各ゲート接続電極５１は、第１埋設電極２７の一部がトレンチゲート構造２１外の領域（主面絶縁膜５０の上）に膜状に引き出された部分を含む。むろん、ゲート接続電極５１は、第１埋設電極２７とは別体的に形成されていてもよい。
　複数のゲート接続電極５１は、平面視において複数のトレンチ側端構造２３から第１方向Ｘに間隔を空けて形成され、複数のトレンチソース構造２２から第２方向Ｙに間隔を空けて形成されている。つまり、複数のゲート接続電極５１は、複数のトレンチソース構造２２および複数のトレンチ側端構造２３を露出させている。
　複数のゲート接続電極５１は、平面視において第２方向Ｙに複数のトレンチソース構造２２と交互に配列されている。複数のゲート接続電極５１は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のゲート接続電極５１は、平面視において第２方向Ｙに複数のトレンチ側端構造２３に対向していない。
　ゲート接続電極５１は、活性面８に沿って延びる電極面５１ａを有している。ゲート接続電極５１は、この形態では、断面視において活性面８から電極面５１ａに向けて先細り形状（四角錐台状）に形成されている。電極面５１ａは、第２方向Ｙに関してトレンチゲート構造２１よりも幅広に形成されていることが好ましい。つまり、電極面５１ａは、法線方向Ｚにトレンチゲート構造２１に対向する部分、および、法線方向Ｚにトレンチゲート構造２１外の領域（つまり主面絶縁膜５０）に対向する部分を有していることが好ましい。
　ゲート接続電極５１は、この形態では、ｐ型またはｎ型の導電性ポリシリコンを含む。ゲート接続電極５１は、電極厚さＴＥを有している。電極厚さＴＥは、前述の第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上であることが好ましい。電極厚さＴＥは、前述の外周深さＤＯ以下であることが好ましい。電極厚さＴＥは、前述の第２深さＤ２以下であることが好ましい。電極厚さＴＥは、第２深さＤ２（外周深さＤＯ）未満であること特に好ましい。
　電極厚さＴＥは、前述の第１深さＤ１以下であることが好ましい。むろん、電極厚さＴＥは、第１深さＤ１よりも大きくてもよい。電極厚さＴＥは、第１深さＤ１未満であることが特に好ましい。電極厚さＴＥは、０．０５μｍ以上２．５μｍ以下であってもよい。電極厚さＴＥは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　半導体装置１は、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように外周面９の上に形成されたサイドウォール配線５２を含む。具体的には、サイドウォール配線５２は、主面絶縁膜５０の上に配置されている。サイドウォール配線５２は、活性面８および外周面９の間に形成された段差を緩和する「サイドウォール構造」としても機能する。
　サイドウォール配線５２は、少なくとも第３接続面１０Ｃおよび第４接続面１０Ｄのいずれか一方に沿って延びる帯状に形成されていることが好ましい。サイドウォール配線５２は、この形態では、平面視において活性面８を取り囲むように第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成されている。サイドウォール配線５２のうち活性面８の四隅を被覆する部分は、外周面９側に向かう湾曲状に形成されている。
　サイドウォール配線５２は、外周面９に沿って膜状に延びる部分、および、第１～第４接続面１０Ａ～１０Ｄに沿って膜状に延びる部分を含む。サイドウォール配線５２のうち外周面９の上に位置する部分は、活性面８に対して外周面９側の領域において外周面９を膜状に被覆していてもよい。つまり、サイドウォール配線５２のうち外周面９の上に位置する部分は、活性台地１１の厚さ（外周深さＤＯ）未満の厚さを有していてもよい。
　サイドウォール配線５２は、外周面９において主面絶縁膜５０を挟んでアウターウェル領域４６に対向している。サイドウォール配線５２は、主面絶縁膜５０を挟んでアウターコンタクト領域４７に対向していてもよい。サイドウォール配線５２は、この形態では、平面視においてフィールド領域４８から活性面８側に間隔を空けて形成されている。
　サイドウォール配線５２は、主面絶縁膜５０を挟んで第１～第４接続面１０Ａ～１０Ｄを被覆している。サイドウォール配線５２は、第１～第４接続面１０Ａ～１０Ｄにおいて主面絶縁膜５０を挟んで第２ウェル領域４２、第３ウェル領域４３、第４ウェル領域４４およびアウターウェル領域４６に対向している。サイドウォール配線５２は、この形態では、主面絶縁膜５０を挟んでボディ領域１８にも対向している。
　サイドウォール配線５２は、第１～第４接続面１０Ａ～１０Ｄにおいてトレンチソース構造２２の露出部（第２埋設電極３０）、トレンチ側端構造２３の露出部（第３埋設電極３３）およびトレンチ終端構造２４の露出部（第４埋設電極３６）を被覆している。これにより、サイドウォール配線５２は、トレンチソース構造２２、トレンチ側端構造２３およびトレンチ終端構造２４に電気的に接続されている。つまり、サイドウォール配線５２は、外周面９側から接続対象にソース電位を付与する。
　サイドウォール配線５２は、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つから活性面８の縁部の上に乗り上げたオーバラップ部５２ａを有している。オーバラップ部５２ａは、平面視において活性面８を膜状に被覆し、活性面８の縁部に沿って延びる帯状に形成されている。オーバラップ部５２ａは、この形態では、平面視において活性面８の内方部を取り囲む環状（具体的には四角環状）に形成されている。
　オーバラップ部５２ａは、活性面８の上おいて複数のトレンチゲート構造２１から活性面８の周縁側に間隔を空けて形成され、トレンチソース構造２２の露出部（第２埋設電極３０）、トレンチ側端構造２３の露出部（第３埋設電極３３）およびトレンチ終端構造２４の露出部（第４埋設電極３６）を被覆している。これにより、サイドウォール配線５２は、活性面８においてトレンチソース構造２２、トレンチ側端構造２３およびトレンチ終端構造２４に電気的に接続されている。
　サイドウォール配線５２は、この形態では、ｐ型またはｎ型の導電性ポリシリコンを含み、第２埋設電極３０、第３埋設電極３３および第４埋設電極３６と一体的に形成されている。むろん、サイドウォール配線５２は、第２埋設電極３０、第３埋設電極３３および第４埋設電極３６とは別体的に形成されていてもよい。
　半導体装置１は、主面絶縁膜５０を被覆する絶縁性の層間膜５５を含む。層間膜５５は、「絶縁膜」、「層間絶縁膜」、「中間絶縁膜」等と称されてもよい。層間膜５５は、主面絶縁膜５０を挟んで活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　層間膜５５は、活性面８においてトレンチゲート構造２１（第１埋設電極２７）、トレンチソース構造２２（第２埋設電極３０）、トレンチ側端構造２３（第３埋設電極３３）およびトレンチ終端構造２４（第４埋設電極３６）を被覆している。また、層間膜５５は、活性面８においてゲート接続電極５１を被覆している。
　層間膜５５は、外周面９において主面絶縁膜５０を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。層間膜５５は、第１～第４接続面１０Ａ～１０Ｄにおいてサイドウォール配線５２を被覆している。層間膜５５は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。
　むろん、層間膜５５は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。層間膜５５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間膜５５は、酸化シリコン膜を含むことが好ましい。
　層間膜５５は、この形態では、主面絶縁膜５０側からこの順に積層された下層間膜５６および上層間膜５７を含む積層構造を有している。下層間膜５６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。下層間膜５６は、酸化シリコン膜を含むことが好ましい。
　下層間膜５６は、活性面８においてトレンチゲート構造２１、トレンチソース構造２２、トレンチ側端構造２３およびトレンチ終端構造２４を直接被覆している。つまり、下層間膜５６は、第１埋設電極２７、第２埋設電極３０、第３埋設電極３３および第４埋設電極３６を直接被覆している。また、下層間膜５６は、活性面８においてゲート接続電極５１を直接被覆している。
　下層間膜５６は、外周面９において主面絶縁膜５０を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。下層間膜５６は、第１～第４接続面１０Ａ～１０Ｄにおいてサイドウォール配線５２を直接被覆している。下層間膜５６は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、下層間膜５６の壁部は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。
　上層間膜５７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。上層間膜５７は、酸化シリコン膜を含むことが好ましい。上層間膜５７は、下層間膜５６を挟んで活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　上層間膜５７は、活性面８において下層間膜５６を挟んでトレンチゲート構造２１、トレンチソース構造２２、トレンチ側端構造２３およびトレンチ終端構造２４を被覆している。上層間膜５７は、外周面９において下層間膜５６を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。
　上層間膜５７は、第１～第４接続面１０Ａ～１０Ｄにおいて下層間膜５６を挟んでサイドウォール配線５２を被覆している。上層間膜５７は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、上層間膜５７の壁部は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。
　図１５は、ゲート電極８０およびソース電極９０のレイアウト例を示す平面図である。図１６は、図１５の一要部を示す拡大平面図である。図１７は、図１６の一要部をさらに拡大した平面図である。図１８は、図１７に示す領域の第１主面３のレイアウト例を示す平面図である。
　図１９は、パッド領域６０の内方部側のレイアウト例を示す拡大平面図である。図２０は、パッド領域６０の周縁部側のレイアウト例を示す拡大平面図である。図２１は、図２０に示すXXI-XXI線に沿う断面図である。図２２は、図２１に示すXXII-XXII線に沿う断面図である。図２３は、図２１に示すXXIII-XXIII線に沿う断面図である。
　図１５～図２３を参照して、半導体装置１は、層間膜５５に設定されたパッド領域６０を含む。パッド領域６０は、トレンチゲート構造２１用の電極（後述のゲート電極８０）の一部が配置される領域である。パッド領域６０は、活性領域１２において生成される出力電流の電流経路を部分的に遮蔽する領域でもある。活性面８においてパッド領域６０の直下に位置する構造物は、パッド領域６０に対する耐圧構造として機能する。
　パッド領域６０は、層間膜５５のうち活性面８を被覆する部分に設定されている。具体的には、パッド領域６０は、平面視において外周面９から間隔を空けて活性面８の上に設定されている。パッド領域６０は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に設定されている。パッド領域６０は、この形態では、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、パッド領域６０は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　パッド領域６０は、活性面８（第１主面３）の平面積未満の平面積を有している。活性面８（第１主面３）に占めるパッド領域６０の割合は、１％以上２５％以下であることが好ましい。パッド領域６０の割合は、１％以上５％以上、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、および、２０％以上２５％以下のいずれか１つの範囲に属する値であってもよい。パッド領域６０の割合は、１０％以下であることが好ましい。
　パッド領域６０は、平面視において活性領域１２の上に設定され、層間膜５５の積層方向（法線方向Ｚ）に複数のトレンチ構造２０に対向している。具体的には、パッド領域６０は、複数のトレンチゲート構造２１および複数のトレンチソース構造２２に対向している。パッド領域６０は、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６から間隔を空けて活性領域１２の上に設定されている。
　つまり、パッド領域６０は、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて設定され、第１方向Ｘに複数のトレンチ側端構造２３に対向している。また、パッド領域６０は、平面視において複数のトレンチ終端構造２４から第２方向Ｙに間隔を空けて設定され、第２方向Ｙに複数のトレンチ終端構造２４に対向している。パッド領域６０は、層間膜５５の積層方向に複数のトレンチ側端構造２３および複数のトレンチ終端構造２４に対向していない。
　パッド領域６０は、この形態では、平面視において複数のトレンチゲート構造２１の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて設定されている。したがって、パッド領域６０は、平面視において複数のトレンチゲート構造２１の内方部に重なり、複数のトレンチゲート構造２１の両端部を露出させている。
　半導体装置１は、層間膜５５内に配置された抵抗膜６１を含む。具体的には、抵抗膜６１は、下層間膜５６の上に配置され、上層間膜５７によって被覆されている。抵抗膜６１は、ゲート抵抗Ｒを構成している。抵抗膜６１は、「抵抗」、「ゲート抵抗」、「ゲート抵抗膜」等と称されてもよい。
　抵抗膜６１は、導電性ポリシリコン膜および合金結晶膜のうちの少なくとも１つを含む。合金結晶膜は、金属元素および非金属元素によって構成された合金結晶を含む。合金結晶膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。
　抵抗膜６１は、この形態では、ｐ型またはｎ型の導電性ポリシリコンを含む。抵抗膜６１は、３価元素（ｐ型不純物）および５価元素（ｎ型不純物）のいずれか一方または双方を含んでいてもよい。抵抗膜６１は、３価元素としてのホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種を含んでいてもよい。抵抗膜６１は、５価元素としてのリン、ヒ素およびアンチモンのうちの少なくとも１種を含んでいてもよい。
　抵抗膜６１は、第１～第４埋設電極２７、３０、３３、３６の不純物濃度とは異なる不純物濃度を有している。抵抗膜６１の不純物濃度は、第１～第４埋設電極２７、３０、３３、３６の不純物濃度未満であることが好ましい。抵抗膜６１の不純物濃度は、１×１０１７ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。抵抗膜６１の不純物濃度は、３×１０２０ｃｍ－３以下であることが好ましい。
　抵抗膜６１は、第１～第４埋設電極２７、３０、３３、３６の不純物と同種の不純物を含むことが好ましい。むろん、抵抗膜６１は、第１～第４埋設電極２７、３０、３３、３６の不純物とは異なる不純物を含んでいてもよい。抵抗膜６１の抵抗値は、抵抗膜６１の不純物濃度を調節することによっても調整される。
　抵抗膜６１は、下層間膜５６の上においてパッド領域６０内に配置され、活性領域１２で生成される出力電流の電流経路を部分的に遮蔽している。つまり、抵抗膜６１は、下層間膜５６のうち活性面８を被覆する部分の上に配置されている。具体的には、抵抗膜６１は、平面視において外周面９から活性面８の内方に間隔を空けて下層間膜５６の上に配置されている。
　抵抗膜６１は、この形態では、平面視においてパッド領域６０の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。つまり、抵抗膜６１は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に配置されている。抵抗膜６１は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、抵抗膜６１は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　抵抗膜６１は、活性面８（第１主面３）の平面積未満の平面積を有している。活性面８（第１主面３）に占めるパッド領域６０の割合は、０．１％以上５％以下であることが好ましい。パッド領域６０の割合は、０．１％以上０．５％以上、０．５％以上１％以下、１％以上２％以下、２％以上３％以下、３％以上４％以下、および、４％以上５％以下のいずれか１つの範囲に属する値であってもよい。抵抗膜６１の割合は、２．５％以下であることが好ましい。
　抵抗膜６１は、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６から間隔を空けて活性領域１２の上に配置されている。つまり、抵抗膜６１は、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数のトレンチ側端構造２３に対向している。
　また、抵抗膜６１は、平面視において複数のトレンチ終端構造２４から第２方向Ｙに間隔を空けて配置され、第２方向Ｙに複数のトレンチ終端構造２４に対向している。抵抗膜６１は、層間膜５５の積層方向に複数のトレンチ側端構造２３および複数のトレンチ終端構造２４に対向していない。
　むろん、抵抗膜６１の一部は、第１終端領域１５の上に引き出され、層間膜５５を挟んで少なくとも１つのトレンチ終端構造２４に対向していてもよい。この場合、抵抗膜６１は、平面視において少なくとも１つ（好ましくは複数）のトレンチ終端構造２４を露出させていることが好ましい。抵抗膜６１およびトレンチ終端構造２４（第１終端領域１５）の間の電圧降下を鑑みると、抵抗膜６１は全てのトレンチ終端構造２４を露出させていることが好ましい。
　抵抗膜６１は、下層間膜５６を挟んで少なくとも１つのトレンチ構造２０に対向している。抵抗膜６１は、下層間膜５６を挟んで少なくとも１つのトレンチゲート構造２１に部分的に対向していることが好ましい。抵抗膜６１は、この形態では、下層間膜５６を挟んで複数のトレンチゲート構造２１に対向している。抵抗膜６１は、平面視において複数のトレンチゲート構造２１の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。
　したがって、抵抗膜６１は、下層間膜５６を挟んで複数のトレンチゲート構造２１の内方部を被覆し、複数のトレンチゲート構造２１の両端部を露出させている。抵抗膜６１は、複数のトレンチゲート構造２１に電気的に接続されるが、複数のトレンチゲート構造２１に対する機械的接続部を有さない。
　抵抗膜６１は、下層間膜５６を挟んで少なくとも１つのトレンチソース構造２２に部分的に対向していることが好ましい。抵抗膜６１は、この形態では、複数のトレンチソース構造２２に対向している。抵抗膜６１は、下層間膜５６を挟んで複数のトレンチソース構造２２の内方部を被覆し、複数のトレンチソース構造２２の両端部を露出させている。抵抗膜６１は、複数のトレンチソース構造２２から電気的に分離され、複数のトレンチソース構造２２に対する機械的接続部を有さない。
　また、抵抗膜６１は、下層間膜５６を挟んでボディ領域１８、ソース領域１９、少なくとも１つ（この形態では複数）の第１ウェル領域４１、少なくとも１つ（この形態では複数）の第２ウェル領域４２、および、少なくとも１つ（この形態では複数）のコンタクト領域４５に対向している。
　抵抗膜６１は、平面視において活性領域１２および第１終端領域１５の間の境界から活性領域１２の内方に間隔を空けて配置されていてもよい。つまり、抵抗膜６１は、活性領域１２および第１終端領域１５の間の境界近傍に位置する少なくとも１つのトレンチゲート構造２１を露出させていてもよい。また、抵抗膜６１は、活性領域１２および第１終端領域１５の間の境界近傍に位置する少なくとも１つのトレンチソース構造２２を露出させていてもよい。
　抵抗膜６１は、複数のゲート接続電極５１とは異なる層（上層）に配置されている。抵抗膜６１は、ゲート接続電極５１から水平方向に間隔を空けて下層間膜５６の上に配置され、下層間膜５６を挟んでゲート接続電極５１に対向していない。抵抗膜６１は、この形態では、平面視においてトレンチゲート構造２１の第１方向Ｘの両サイドに配置された少なくとも２つのゲート接続電極５１の間の領域に第１方向Ｘに対向している。
　また、抵抗膜６１は、平面視においてトレンチゲート構造２１の内方部に配置された少なくとも１つのゲート接続電極５１に第２方向Ｙに対向している。むろん、抵抗膜６１は、平面視においてトレンチゲート構造２１の内方部に配置されたゲート接続電極５１を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　抵抗膜６１は、サイドウォール配線５２のオーバラップ部５２ａとは異なる層（上層）に配置されている。抵抗膜６１は、オーバラップ部５２ａから水平方向に間隔を空けて下層間膜５６の上に配置され、下層間膜５６を挟んでオーバラップ部５２ａに対向していない。つまり、抵抗膜６１は、平面視においてサイドウォール配線５２によって取り囲まれた領域の上に配置されている。
　抵抗膜６１は、この形態では、トレンチゲート構造２１（トレンチソース構造２２）が延びる方向（つまり第１方向Ｘ）に沿って延びる帯状（この形態では長方形状）に形成されている。抵抗膜６１の平面形状は任意であり、特定のレイアウトに制限されない。たとえば、抵抗膜６１は、正方形状、四角形状以外の多角形状、円形状、楕円形状等に形成されていてもよい。むろん、抵抗膜６１は、第２方向Ｙに延びる帯状に形成されていてもよい。
　抵抗膜６１は、第１方向Ｘに抵抗長さＬＲを有し、第２方向Ｙに抵抗幅ＷＲを有している。抵抗長さＬＲは、トレンチゲート構造２１の長さ未満である。抵抗長さＬＲは、トレンチゲート構造２１の露出幅未満であることが好ましい。トレンチゲート構造２１の露出幅は、トレンチゲート構造２１の第１方向Ｘの一方側の端部（他方側の端部）および抵抗膜６１の第１方向Ｘの一方側の端部（他方側の端部）の間の距離である。
　抵抗幅ＷＲは任意であり、達成すべき抵抗値に応じて種々の値を採る。抵抗幅ＷＲは、トレンチゲート構造２１の第１幅Ｗ１よりも大きいことが好ましい。抵抗幅ＷＲは、トレンチソース構造２２の第２幅Ｗ２よりも大きいことが好ましい。抵抗幅ＷＲは、第１幅Ｗ１および第２幅Ｗ２の加算値よりも大きいことが特に好ましい。
　抵抗膜６１は、法線方向Ｚに抵抗厚さＴＲを有している。抵抗厚さＴＲは、達成すべき抵抗値に応じて適宜調整される。抵抗厚さＴＲは、前述の外周深さＤＯ以下であることが好ましい。抵抗厚さＴＲは、前述の外周深さＤＯ未満であることが特に好ましい。抵抗厚さＴＲは、前述の第２深さＤ２以下であることが好ましい。抵抗厚さＴＲは、前述の第２深さＤ２未満であることが特に好ましい。
　抵抗厚さＴＲは、前述の第１深さＤ１以下であることが好ましい。抵抗厚さＴＲは、第１深さＤ１未満であることが特に好ましい。抵抗厚さＴＲは、前述の電極厚さＴＥ未満であってもよい。抵抗厚さＴＲは、電極厚さＴＥよりも大きくてもよい。抵抗厚さＴＲは、電極厚さＴＥとほぼ等しくてもよい。抵抗厚さＴＲは、０．０５μｍ以上２．５μｍ以下であってもよい。
　抵抗厚さＴＲは、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、１．７５μｍ以上２μｍ以下、２μｍ以上２．２５μｍ以下、および、２．２５μｍ以上２．５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。抵抗厚さＴＲは、０．１μｍ以上１．５μｍ以下であることが好ましい。抵抗厚さＴＲは、１μｍ以下であることが特に好ましい。
　むろん、抵抗厚さＴＲは、外周深さＤＯ（第２深さＤ２）よりも大きくてもよい。抵抗膜６１が合金結晶膜からなる場合、抵抗厚さＴＲは第１深さＤ１未満であってもよい。この場合、抵抗厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であってもよい。
　図２４は、図２１の一要部を示す拡大断面図である。図２４は、層間膜５５の具体的な構成例および抵抗膜６１の具体的な構成例を説明するための図でもある。図２４を参照して、下層間膜５６は、この形態では、第１主面３側からこの順に積層された第１下絶縁膜６２および第２下絶縁膜６３を含む積層構造を有している。第１下絶縁膜６２は、不純物無添加の酸化シリコン膜からなる単層構造を有している。第１下絶縁膜６２は、ＮＳＧ膜（Nondoped Silicate Glass film）と称されてもよい。
　第１下絶縁膜６２は、活性面８においてトレンチゲート構造２１、トレンチソース構造２２、トレンチ側端構造２３およびトレンチ終端構造２４を直接被覆している。つまり、第１下絶縁膜６２は、第１埋設電極２７、第２埋設電極３０、第３埋設電極３３および第４埋設電極３６を直接被覆している。
　第１下絶縁膜６２は、外周面９において主面絶縁膜５０を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。第１下絶縁膜６２は、第１～第４接続面１０Ａ～１０Ｄにおいてサイドウォール配線５２を直接被覆している。
　第１下絶縁膜６２は、トレンチゲート構造２１、トレンチソース構造２２、トレンチ側端構造２３およびトレンチ終端構造２４を被覆する部分において、チップ２側に向かって窪んだ複数の第１リセス部６２Ｒを有している。
　第２下絶縁膜６３は、燐を含有する酸化シリコン膜からなる単層構造、または、燐を含有する酸化シリコン膜を含む積層構造を有していてもよい。燐を含有する酸化シリコン膜は、ホウ素を含有していてもよい。燐を含有する酸化シリコン膜は、ＰＳＧ膜（Phosphorus Silicon Glass film）と称されてもよい。燐およびホウ素を含有する酸化シリコン膜は、ＢＰＳＧ膜（Boron Phosphorus Silicon Glass film）と称されてもよい。
　第２下絶縁膜６３は、第１下絶縁膜６２の上に積層されたＰＳＧ膜またはＢＰＳＧ膜からなる単層構造を有していてもよい。第２下絶縁膜６３は、第１下絶縁膜６２の上にこの順に積層されたＰＳＧ膜およびＢＰＳＧ膜を含む積層構造を有していてもよい。第２下絶縁膜６３は、第１下絶縁膜６２の上にこの順に積層されたＢＰＳＧ膜およびＰＳＧ膜を含む積層構造を有していてもよい。第２下絶縁膜６３は、この形態では、一例としてＰＳＧ膜からなる単層構造を有している。
　第２下絶縁膜６３は、第１下絶縁膜６２を膜状に被覆している。第２下絶縁膜６３は、活性面８において第１下絶縁膜６２を挟んでトレンチゲート構造２１、トレンチソース構造２２、トレンチ側端構造２３およびトレンチ終端構造２４を被覆している。
　第２下絶縁膜６３は、外周面９において第１下絶縁膜６２を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。第２下絶縁膜６３は、第１～第４接続面１０Ａ～１０Ｄにおいて第１下絶縁膜６２を挟んでサイドウォール配線５２を被覆している。
　第２下絶縁膜６３は、第１下絶縁膜６２の複数の第１リセス部６２Ｒを被覆する部分において第１下絶縁膜６２側に向けて窪んだ複数の第２リセス部６３Ｒを有している。複数の第２リセス部６３Ｒの深さは、複数の第１リセス部６２Ｒの深さ未満である。
　第２下絶縁膜６３の平坦性は、熱処理工程（リフロー工程）による溶融および再硬化を経て高めている。つまり、第２下絶縁膜６３は、第１下絶縁膜６２の複数の第１リセス部６２Ｒに起因する凹凸（an unevenness）を緩和している。第１下絶縁膜６２は、チップ２および第２下絶縁膜６３の間のバリア膜として機能し、チップ２側の構造物および第２下絶縁膜６３の間の不純物の相互拡散（転移）を抑制する。
　抵抗膜６１は、第２下絶縁膜６３の上に配置されている。抵抗膜６１の全域は、第２下絶縁膜６３（下層間膜５６）に直接接している。したがって、抵抗膜６１は、トレンチゲート構造２１に対する機械的接続部、トレンチソース構造２２に対する機械的接続部、ゲート接続電極５１に対する機械的接続部、および、サイドウォール配線５２に対する機械的接続部を有さない。
　抵抗膜６１は、第１下絶縁膜６２および第２下絶縁膜６３を挟んで複数の第１埋設電極２７および複数の第２埋設電極３０に対向している。抵抗膜６１は、第２下絶縁膜６３の絶縁主面に沿って延びる抵抗主面６１ａ、および、第２下絶縁膜６３の上に位置する抵抗側壁６１ｂを有している。
　抵抗主面６１ａは、ゲート接続電極５１の電極面５１ａよりも上方に位置している。抵抗側壁６１ｂは、この形態では、抵抗主面６１ａから第２下絶縁膜６３に向けて斜め下り傾斜している。むろん、抵抗側壁６１ｂは、第２下絶縁膜６３に対してほぼ垂直に延びていてもよい。
　抵抗膜６１（抵抗主面６１ａ）は、第２下絶縁膜６３の複数の第２リセス部６３Ｒを被覆する部分において第２下絶縁膜６３側に向けて窪んだ複数の第３リセス部６１Ｒを有している。複数の第３リセス部６１Ｒの深さは、複数の第２リセス部６３Ｒの深さ未満である。したがって、抵抗膜６１の平坦性は、第２下絶縁膜６３によって高められている。
　チップ２および抵抗膜６１の間の不純物の相互拡散（転移）は、第１下絶縁膜６２によって抑制されている。特に、トレンチゲート構造２１（第１埋設電極２７）および抵抗膜６１の間の不純物の相互拡散（転移）は、第１下絶縁膜６２によって抑制される。これにより、抵抗膜６１に起因するトレンチゲート構造２１（第１埋設電極２７）の電気的特性の変動が抑制され、トレンチゲート構造２１（第１埋設電極２７）に起因する抵抗膜６１の電気的特性の変動が抑制されている。
　また、トレンチソース構造２２（第２埋設電極３０）および抵抗膜６１の間の不純物の相互拡散（転移）は、第１下絶縁膜６２によって抑制されている。これにより、抵抗膜６１に起因するトレンチソース構造２２（第２埋設電極３０）の電気的特性の変動が抑制され、トレンチソース構造２２（第２埋設電極３０）に起因する抵抗膜６１の電気的特性の変動が抑制されている。つまり、抵抗膜６１に起因する活性領域１２の電気的特性の変動、および、活性領域１２に起因する抵抗膜６１の電気的特性の変動は、下層間膜５６によって抑制されている。
　一方、上層間膜５７は、下層間膜５６の上において抵抗膜６１を被覆している。上層間膜５７は、この形態では、下層間膜５６側からこの順に積層された第１上絶縁膜６４および第２上絶縁膜６５を含む積層構造を有している。第１上絶縁膜６４は、不純物無添加の酸化シリコン膜からなる単層構造を有している。第１上絶縁膜６４は、ＮＳＧ膜と称されてもよい。
　第１上絶縁膜６４は、下層間膜５６（第２下絶縁膜６３）を直接被覆している。第１上絶縁膜６４は、活性面８において下層間膜５６を挟んでトレンチゲート構造２１、トレンチソース構造２２、トレンチ側端構造２３およびトレンチ終端構造２４を被覆している。
　第１上絶縁膜６４は、外周面９において下層間膜５６を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。第１上絶縁膜６４は、第１～第４接続面１０Ａ～１０Ｄにおいて下層間膜５６を挟んでサイドウォール配線５２を直接被覆している。
　第１上絶縁膜６４は、抵抗膜６１を直接被覆する部分を有している。第１上絶縁膜６４は、抵抗膜６１および下層間膜５６を挟んでトレンチゲート構造２１およびトレンチソース構造２２のいずれか一方または双方を被覆している。第１上絶縁膜６４は、この形態では、抵抗膜６１および下層間膜５６を挟んで複数のトレンチゲート構造２１および複数のトレンチソース構造２２を被覆している。
　第１上絶縁膜６４は、この形態では、抵抗膜６１の厚さ未満の厚さを有し、下層間膜５６の外面および抵抗膜６１の外面に沿う膜状に形成されている。第１上絶縁膜６４は、下層間膜５６の上に第１絶縁主面６４ａを有し、抵抗膜６１の上に第２絶縁主面６４ｂを有している。
　第１絶縁主面６４ａは抵抗主面６１ａよりも下方（下層間膜５６側）に位置し、第２絶縁主面６４ｂは抵抗主面６１ａよりも上方に位置している。これにより、第１上絶縁膜６４は、第１絶縁主面６４ａおよび第２絶縁主面６４ｂの間に抵抗膜６１の抵抗側壁６１ｂに沿う第１段差部６４ｃを区画している。
　むろん、第１上絶縁膜６４は、抵抗膜６１の厚さ以上の厚さを有していてもよい。この場合、第１絶縁主面６４ａは抵抗主面６１ａよりも上方に位置し、第２絶縁主面６４ｂは抵抗主面６１ａおよび第１絶縁主面６４ａよりも上方に位置する。したがって、第１段差部６４ｃは、抵抗主面６１ａよりも上方の領域において抵抗側壁６１ｂに沿って区画される。
　第２上絶縁膜６５は、燐を含有する酸化シリコン膜からなる単層構造、または、燐を含有する酸化シリコン膜を含む積層構造を有していてもよい。燐を含有する酸化シリコン膜は、ホウ素を含有していてもよい。燐を含有する酸化シリコン膜は、ＰＳＧ膜と称されてもよい。燐およびホウ素を含有する酸化シリコン膜は、ＢＰＳＧ膜と称されてもよい。
　第２上絶縁膜６５は、第１上絶縁膜６４の上に積層されたＰＳＧ膜またはＢＰＳＧ膜からなる単層構造を有していてもよい。第２上絶縁膜６５は、第１上絶縁膜６４の上にこの順に積層されたＰＳＧ膜およびＢＰＳＧ膜を含む積層構造を有していてもよい。第２上絶縁膜６５は、第１上絶縁膜６４の上にこの順に積層されたＢＰＳＧ膜およびＰＳＧ膜を含む積層構造を有していてもよい。第２上絶縁膜６５は、この形態では、一例としてＰＳＧ膜からなる単層構造を有している。
　第２上絶縁膜６５は、第１上絶縁膜６４を直接被覆し、層間膜５５の外面を形成している。第２上絶縁膜６５は、活性面８において第１上絶縁膜６４を挟んでトレンチゲート構造２１、トレンチソース構造２２、トレンチ側端構造２３およびトレンチ終端構造２４を被覆している。
　第２上絶縁膜６５は、外周面９において第１上絶縁膜６４を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。第２上絶縁膜６５は、第１～第４接続面１０Ａ～１０Ｄにおいて第１上絶縁膜６４を挟んでサイドウォール配線５２を被覆している。
　第２上絶縁膜６５は、第１上絶縁膜６４の外面に沿う膜状に形成されている。第２上絶縁膜６５は、第１上絶縁膜６４の第１絶縁主面６４ａの上に第３絶縁主面６５ａを有し、第１上絶縁膜６４の第２絶縁主面６４ｂの上に第４絶縁主面６５ｂを有している。第３絶縁主面６５ａは抵抗主面６１ａよりも上方に位置し、第４絶縁主面６５ｂは第３絶縁主面６５ａよりも上方に位置している。これにより、第２上絶縁膜６５は、第３絶縁主面６５ａおよび第４絶縁主面６５ｂの間に第２段差部６５ｃを区画している。
　第２上絶縁膜６５は、抵抗膜６１の厚さ以上の厚さを有していてもよいし、抵抗膜６１の厚さ未満の厚さを有していてもよい。第２上絶縁膜６５は、第１上絶縁膜６４の厚さ以上の厚さを有していてもよいし、第１上絶縁膜６４の厚さ未満の厚さを有していてもよい。
　第２上絶縁膜６５の平坦性は、熱処理工程（リフロー工程）による溶融および再硬化を経て高めている。つまり、第２上絶縁膜６５は、第１上絶縁膜６４の第１段差部６４ｃに起因する凹凸（an unevenness）を緩和している。具体的には、第２上絶縁膜６５の第２段差部６５ｃは、第１上絶縁膜６４の第１段差部６４ｃの傾斜角度よりも緩慢な傾斜角度を有している。
　第１段差部６４ｃの傾斜角度は、第１段差部６４ｃの基端部および先端部を結ぶ仮想直線が仮想水平線との間に成す角度である。第２段差部６５ｃの傾斜角度は、第２段差部６５ｃの基端部および先端部を結ぶ仮想直線が仮想水平線との間に成す角度である。第２段差部６５ｃに対する導電残渣物の付着は、第２段差部６５ｃの緩和によって抑制される。
　このような構成において、第１上絶縁膜６４は、抵抗膜６１および第２上絶縁膜６５の間に介在されたバリア膜として機能し、抵抗膜６１および第２上絶縁膜６５の間の不純物の相互拡散（転移）を抑制する。これにより、第２上絶縁膜６５内の不純物に起因する抵抗膜６１の電気的特性の変動が抑制される。
　図２４では、下層間膜５６が第１下絶縁膜６２および第２下絶縁膜６３を含む積層構造を有している例が示された。しかし、下層間膜５６は、第１下絶縁膜６２からなる単層構造を有していてもよい。つまり、下層間膜５６は、ＮＳＧ膜からなる単層構造を有していてもよい。この場合、抵抗膜６１は、ＮＳＧ膜の上に直接配置される。むろん、下層間膜５６は、第２下絶縁膜６３の上に積層された不純物無添加の第３下絶縁膜（ＮＳＧ膜）を有していてもよい。この場合、抵抗膜６１は、不純物無添加の第３下絶縁膜の上に配置される。
　図２４では、上層間膜５７が第１上絶縁膜６４および第２上絶縁膜６５を含む積層構造を有している例が示された。しかし、上層間膜５７は、第１上絶縁膜６４からなる単層構造を有していてもよい。つまり、上層間膜５７は、ＮＳＧ膜からなる単層構造を有していてもよい。
　図１６～図２４を再度参照して、半導体装置１は、抵抗膜６１の一部を露出させるように層間膜５５に形成された複数の抵抗開口７０を含む。複数の抵抗開口７０は、１つまたは複数（この形態では１つ）の第１抵抗開口７０Ａ、および、１つまたは複数（この形態では１つ）の第２抵抗開口７０Ｂを含む。
　第１抵抗開口７０Ａは、抵抗膜６１の一部を露出させるように上層間膜５７に形成されている。第１抵抗開口７０Ａは、抵抗膜６１のうちの第２方向Ｙの他方側（第２側面５Ｂ側）の部分を露出させている。第１抵抗開口７０Ａは、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。
　つまり、第１抵抗開口７０Ａは、抵抗膜６１が延びる方向に延びている。また、第１抵抗開口７０Ａは、トレンチゲート構造２１およびトレンチソース構造２２が延びる方向に延びている。第１抵抗開口７０Ａは、第１方向Ｘに抵抗膜６１の抵抗長さＬＲよりも小さい開口幅を有し、抵抗膜６１の周縁から間隔を空けて抵抗膜６１の内方部を露出させている。
　第２抵抗開口７０Ｂは、第１抵抗開口７０Ａとは異なる位置で抵抗膜６１の一部を露出させるように上層間膜５７に形成されている。第２抵抗開口７０Ｂは、この形態では、抵抗膜６１のうちの第２方向Ｙの一方側（第１側面５Ａ側）の部分を露出させている。第２抵抗開口７０Ｂは、第１抵抗開口７０Ａから第２方向Ｙに間隔を空けて形成され、第２方向Ｙに第１抵抗開口７０Ａに対向している。
　第２抵抗開口７０Ｂは、必ずしも第２方向Ｙに第１抵抗開口７０Ａに対向している必要はなく、第１抵抗開口７０Ａに対して第１方向Ｘの一方側または他方側にずれて形成されていてもよい。第２抵抗開口７０Ｂは、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。
　つまり、第２抵抗開口７０Ｂは、この形態では、第１抵抗開口７０Ａに対して平行に延びている。また、第２抵抗開口７０Ｂは、抵抗膜６１が延びる方向に延びている。また、第２抵抗開口７０Ｂは、トレンチゲート構造２１およびトレンチソース構造２２が延びる方向に延びている。
　第２抵抗開口７０Ｂは、第１方向Ｘに抵抗膜６１の抵抗長さＬＲよりも小さい開口幅を有し、抵抗膜６１の周縁から間隔を空けて抵抗膜６１の内方部を露出させている。第２抵抗開口７０Ｂの開口幅は、第１抵抗開口７０Ａの開口幅以上であってもよいし、第１抵抗開口７０Ａの開口幅未満であってもよい。
　複数の第１抵抗開口７０Ａが形成される場合、複数の第１抵抗開口７０Ａは、抵抗膜６１のうちの第２方向Ｙの他方側の部分において第１方向Ｘに間隔を空けて形成される。この場合、各第１抵抗開口７０Ａは、平面視において四角形状、多角形状、円形状、楕円形状に形成されていてもよい。
　複数の第２抵抗開口７０Ｂが形成される場合、複数の第２抵抗開口７０Ｂは、抵抗膜６１のうちの第２方向Ｙの一方側の部分において第１方向Ｘに間隔を空けて形成される。この場合、各第２抵抗開口７０Ｂは、平面視において四角形状、多角形状、円形状、楕円形状に形成されていてもよい。
　複数の第２抵抗開口７０Ｂは、平面視において第２方向Ｙに複数の第１抵抗開口７０Ａに１対１の対応関係で対向していてもよい。むろん、複数の第２抵抗開口７０Ｂは、平面視において第２方向Ｙに複数の第１抵抗開口７０Ａの間の領域に１対１の対応関係で対向していてもよい。
　むろん、複数の第２抵抗開口７０Ｂを含む開口群は、平面視において第２方向Ｙに複数の第１抵抗開口７０Ａを含む開口群に対向しないように、複数の第１抵抗開口７０Ａを含む開口群から第１方向Ｘの一方側および／または他方側に間隔を空けて形成されていてもよい。
　複数の抵抗開口７０は、第２段差部６５ｃの傾斜角度よりも急峻な傾斜角度を有する開口壁面を有している。開口壁面の傾斜角度は、開口壁面の基端部および先端部を結ぶ仮想直線が仮想水平線との間に成す角度である。
　半導体装置１は、抵抗膜６１の抵抗主面６１ａにおいて複数の抵抗開口７０から露出する部分にそれぞれ形成された複数の抵抗リセス部７１を含む。複数の抵抗リセス部７１は、抵抗主面６１ａから層間膜５５側に向けて窪んでいる。複数の抵抗リセス部７１の底部は、抵抗膜６１の厚さ範囲の中間部から抵抗主面６１ａ側に間隔を空けて形成されている。
　複数の抵抗リセス部７１は、平面視において複数の抵抗開口７０の平面形状に整合する平面形状を有している。つまり、第１抵抗開口７０Ａから露出する抵抗リセス部７１は、第１抵抗開口７０Ａに沿って帯状に形成されている。また、第２抵抗開口７０Ｂから露出する抵抗リセス部７１は、第２抵抗開口７０Ｂに沿って帯状に形成されている。
　半導体装置１は、層間膜５５に形成された複数のゲート開口７２を含む。複数のゲート開口７２は、複数のトレンチゲート構造２１を選択的に露出させるように層間膜５５を貫通している。具体的には、複数のゲート開口７２は、下層間膜５６および上層間膜５７を貫通し、複数のゲート接続電極５１をそれぞれ露出させている。
　つまり、複数のゲート開口７２は、複数のゲート接続電極５１を介して複数のトレンチゲート構造２１の一部をそれぞれ露出させている。複数のゲート開口７２は、複数のゲート接続電極５１に対して１対１対応の関係で設けられている。複数のゲート開口７２は、第２段差部６５ｃの傾斜角度よりも急峻な傾斜角度を有する壁面を有している。各ゲート開口７２の壁面の傾斜角度は、各ゲート開口７２の壁面の基端部および先端部を結ぶ仮想直線が仮想水平線との間に成す角度である。
　半導体装置１は、層間膜５５に形成された複数のソース開口７３を含む。複数のソース開口７３は、複数のトレンチソース構造２２を選択的に露出させるように層間膜５５を貫通している。具体的には、複数のソース開口７３は、下層間膜５６および上層間膜５７を貫通し、対応するトレンチソース構造２２、および、当該トレンチソース構造２２の両サイドに位置するソース領域１９およびコンタクト領域４５を露出させている。
　複数のソース開口７３は、対応するトレンチソース構造２２に沿って延びる帯状に形成されていてもよい。むろん、複数のソース開口７３は、対応するトレンチソース構造２２に対して１対多の対応関係で形成されていてもよい。この場合、複数のソース開口７３は、対応するトレンチソース構造２２に沿って間隔を空けて形成されていてもよい。
　少なくとも１つ（この形態では複数）のソース開口７３は、抵抗膜６１の直下に位置する少なくとも１つ（この形態では複数）のトレンチソース構造２２のうち抵抗膜６１から露出した部分を露出させている。つまり、複数のソース開口７３は、平面視において抵抗膜６１に第１方向Ｘに対向する少なくとも１つ（この形態では複数）のソース開口７３を含む。
　複数のソース開口７３は、第２段差部６５ｃの傾斜角度よりも急峻な傾斜角度を有する開口壁面を有している。各ソース開口７３の開口壁面の傾斜角度は、各ソース開口７３の開口壁面の基端部および先端部を結ぶ仮想直線が仮想水平線との間に成す角度である。
　半導体装置１は、層間膜５５に形成されたアウター開口７４を含む。アウター開口７４は、アウターコンタクト領域４７およびサイドウォール配線５２を選択的に露出させるように層間膜５５を貫通している。つまり、アウター開口７４は、主面絶縁膜５０、下層間膜５６、上層間膜５７を貫通している。アウター開口７４は、平面視において活性面８（活性台地１１）を取り囲むようにアウターコンタクト領域４７およびサイドウォール配線５２に沿って延びる帯状または環状に形成されている。
　半導体装置１は、層間膜５５の上に配置されたゲート電極８０を含む。具体的には、ゲート電極８０は、上層間膜５７の上に配置されている。したがって、ゲート電極８０は、抵抗膜６１よりも上層に配置されている。
　ゲート電極８０は、抵抗膜６１の抵抗値よりも低い抵抗値を有している。ゲート電極８０は、抵抗膜６１の厚さよりも大きい厚さを有していることが好ましい。ゲート電極８０の厚さは、層間膜５５の厚さよりも大きいことが好ましい。ゲート電極８０の厚さは、０．５μｍ以上１０μｍ以下であってもよい。ゲート電極８０の厚さは、１μｍ以上５μｍ以下であることが好ましい。
　ゲート電極８０は、この形態では、層間膜５５側からこの順に積層された第１電極膜８０ａおよび第２電極膜８０ｂを含む積層構造を有している。第１電極膜８０ａは、バリア電極として形成されている。第１電極膜８０ａは、Ｔｉ膜、ＴｉＮ膜およびＷ膜のうちの少なくとも１つを含む。第１電極膜８０ａは、この形態では、Ｔｉ膜を含む。
　第２電極膜８０ｂは、第１電極膜８０ａの厚さよりも大きい厚さを有し、ゲート電極８０の本体を形成している。第２電極膜８０ｂは、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜のうちの少なくとも１種を含む。第２電極膜８０ｂは、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第２電極膜８０ｂは、この形態では、Ａｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む。
　ゲート電極８０は、ゲートパッド８１およびゲート配線８２を含む。ゲートパッド８１は「パッド電極」、「制御パッド電極」等と称されてもよい。ゲート配線８２は「配線電極」、「制御配線電極」等と称されてもよい。
　ゲートパッド８１は、外部からゲート電位が付与される外部端子電極である。ゲートパッド８１は、抵抗膜６１に電気的に接続されるようにパッド領域６０に配置されている。つまり、ゲートパッド８１は、層間膜５５のうち活性面８（活性領域１２）を被覆する部分に配置され、抵抗膜６１と共に活性領域１２で生成される出力電流の電流経路を部分的に遮蔽している。
　ゲートパッド８１は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に配置されている。ゲートパッド８１は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、ゲートパッド８１は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　ゲートパッド８１は、この形態では、平面視において抵抗膜６１に対して第２方向Ｙの他方側（活性領域１２の内方部側）に配置されている。ゲートパッド８１は、平面視においてパッド領域６０の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側（第１側面５Ａ側）の領域、および、第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置されている。
　ゲートパッド８１は、この形態では、抵抗膜６１の平面積よりも大きい平面積を有している。ゲートパッド８１の平面積は、活性面８（第１主面３）の平面積未満である。活性面８（第１主面３）に占めるゲートパッド８１の割合は、１％以上２５％以下であることが好ましい。ゲートパッド８１の割合は、１％以上５％以上、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、および、２０％以上２５％以下のいずれか１つの範囲に属する値であってもよい。ゲートパッド８１の割合は、１０％以下であることが好ましい。
　ゲートパッド８１は、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６から間隔を空けて活性領域１２の上に配置されている。つまり、ゲートパッド８１は、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数のトレンチ側端構造２３に対向している。
　また、ゲートパッド８１は、平面視において複数のトレンチ終端構造２４から第２方向Ｙに間隔を空けて配置され、第２方向Ｙに複数のトレンチ終端構造２４に対向している。ゲートパッド８１は、層間膜５５の積層方向に複数のトレンチ側端構造２３および複数のトレンチ終端構造２４に対向していない。
　ゲートパッド８１は、層間膜５５を挟んで複数のトレンチゲート構造２１に部分的に対向し、層間膜５５を挟んで複数のトレンチソース構造２２に部分的に対向している。ゲートパッド８１は、平面視において複数のトレンチゲート構造２１の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。
　したがって、ゲートパッド８１は、層間膜５５を挟んで複数のトレンチゲート構造２１の内方部を被覆し、複数のトレンチゲート構造２１の両端部を露出させている。ゲートパッド８１は、複数のトレンチゲート構造２１に電気的に接続されるが、複数のトレンチゲート構造２１に対する機械的接続部を有さない。
　また、ゲートパッド８１は、層間膜５５を挟んで複数のトレンチソース構造２２の内方部を被覆し、複数のトレンチソース構造２２の両端部を露出させている。ゲートパッド８１は、複数のトレンチソース構造２２から電気的に分離され、複数のトレンチソース構造２２に対する機械的接続部を有さない。
　ゲートパッド８１は、層間膜５５を挟んでボディ領域１８、ソース領域１９、複数の第１ウェル領域４１、複数の第２ウェル領域４２および複数のコンタクト領域４５に対向している。ゲートパッド８１は、この形態では、ゲート接続電極５１から水平方向に間隔を空けて層間膜５５の上に配置され、層間膜５５を挟んでゲート接続電極５１に対向していない。つまり、ゲートパッド８１は、トレンチゲート構造２１のうちゲート接続電極５１から露出した部分に対向している。
　ゲートパッド８１は、この形態では、平面視においてトレンチゲート構造２１の第１方向Ｘの両サイドに配置された少なくとも２つのゲート接続電極５１の間の領域に第１方向Ｘに対向している。また、ゲートパッド８１は、平面視においてトレンチゲート構造２１の内方部に配置された少なくとも１つのゲート接続電極５１に第２方向Ｙに対向している。むろん、ゲートパッド８１は、平面視においてトレンチゲート構造２１の内方部に配置されたゲート接続電極５１を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　ゲートパッド８１は、サイドウォール配線５２のオーバラップ部５２ａから水平方向に間隔を空けて層間膜５５の上に配置され、層間膜５５を挟んでオーバラップ部５２ａに対向していない。つまり、ゲートパッド８１は、平面視においてサイドウォール配線５２によって取り囲まれた領域の上に配置されている。
　ゲートパッド８１は、第１パッド部８１ａ（第１部分）および第２パッド部８１ｂ（第２部分）を有している。第１パッド部８１ａは、ゲートパッド８１の本体部を形成し、平面視において抵抗膜６１外の領域に配置されている。第１パッド部８１ａは、層間膜５５を挟んで複数のトレンチゲート構造２１および複数のトレンチソース構造２２に対向している。
　第１パッド部８１ａは、この形態では、第１方向Ｘに抵抗膜６１の抵抗長さＬＲよりも大きい第１パッド幅ＷＰ１を有している。むろん、第１パッド幅ＷＰ１は、抵抗長さＬＲ未満であってもよい。第１パッド部８１ａは、この形態では、平面視において四角形状に形成されている。むろん、第１パッド部８１ａは、四角形状以外の多角形状、円形状、楕円形状等に形成されていてもよい。
　第２パッド部８１ｂは、第１パッド部８１ａから抵抗膜６１上の領域に引き出され、層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１を被覆する部分である。第２パッド部８１ｂは、層間膜５５の上から第１抵抗開口７０Ａに入り込み、第１抵抗開口７０Ａ内において抵抗膜６１に機械的および電気的に接続されている。つまり、ゲートパッド８１は、層間膜５５を貫通して抵抗膜６１の一部（一端部）に機械的および電気的に接続されている。
　第２パッド部８１ｂは、層間膜５５および抵抗膜６１を挟んでトレンチゲート構造２１およびトレンチソース構造２２のいずれか一方または双方に対向している。第２パッド部８１ｂは、１つまたは複数のトレンチゲート構造２１に対向していてもよい。第２パッド部８１ｂは、１つまたは複数のトレンチソース構造２２に対向していてもよい。第２パッド部８１ｂは、この形態では、複数のトレンチゲート構造２１および複数のトレンチソース構造２２に対向している。
　第２パッド部８１ｂは、この形態では、第１パッド部８１ａの第１パッド幅ＷＰ１とほぼ等しい第２パッド幅ＷＰ２を有し、第１パッド部８１ａの端部のうち抵抗膜６１側の端部の全域から抵抗膜６１側に向けて帯状に引き出されている。第２パッド部８１ｂは、第１抵抗開口７０Ａの開口幅よりも大きい第２パッド幅ＷＰ２を有していればよく、第２パッド幅ＷＰ２の値は任意である。
　たとえば、第２パッド部８１ｂは、第１パッド幅ＷＰ１未満の第２パッド幅ＷＰ２を有し、第１パッド部８１ａから抵抗膜６１に向けて突起状（帯状）に引き出されていてもよい。むろん、第２パッド部８１ｂは、第１パッド幅ＷＰ１よりも大きい第２パッド幅ＷＰ２を有していてもよい。
　以下、ゲートパッド８１の第１電極膜８０ａおよび第２電極膜８０ｂの構成が説明される。第１電極膜８０ａは、第１パッド部８１ａにおいて層間膜５５（上層間膜５７）を膜状に被覆し、第２パッド部８１ｂにおいて層間膜５５の上から第１抵抗開口７０Ａ内に入り込んでいる。第１電極膜８０ａは、第１抵抗開口７０Ａの開口壁面を膜状に被覆し、抵抗膜６１（抵抗リセス部７１）を膜状に被覆している。
　第１電極膜８０ａは、第１抵抗開口７０Ａ内において上層間膜５７（第１上絶縁膜６４および第２上絶縁膜６５）を被覆している。これにより、第１電極膜８０ａは、第１抵抗開口７０Ａ内においてリセス空間を区画している。第１電極膜８０ａは、第１抵抗開口７０Ａ内において下層間膜５６を被覆していない。
　第２電極膜８０ｂは、第１パッド部８１ａにおいて第１電極膜８０ａを膜状に被覆し、第１電極膜８０ａを挟んで層間膜５５に対向している。第２電極膜８０ｂは、第２パッド部８１ｂにおいて第１電極膜８０ａを膜状に被覆し、第１抵抗開口７０Ａおよび抵抗リセス部７１を埋め戻している。
　第２電極膜８０ｂは、第１抵抗開口７０Ａ内において第１電極膜８０ａを挟んで上層間膜５７（第１上絶縁膜６４および第２上絶縁膜６５）を被覆している。第２電極膜８０ｂは、第１抵抗開口７０Ａ内において第１電極膜８０ａを介して抵抗膜６１に電気的に接続されている。第２電極膜８０ｂは、抵抗リセス部７１内に位置する部分を有し、抵抗リセス部７１内において第１電極膜８０ａを挟んで抵抗膜６１を被覆していてもよい。
　ゲート配線８２は、ゲートパッド８１から間隔を空けて層間膜５５の上に配置されている。ゲート配線８２は、層間膜５５のうち活性領域１２（活性面８）を被覆する部分の上に配置され、パッド領域６０およびパッド領域６０外の領域に選択的に引き回されている。ゲート配線８２は、パッド領域６０において抵抗膜６１に電気的に接続された第１接続部、および、パッド領域６０外の活性領域１２において複数のトレンチゲート構造２１に電気的に接続された第２接続部を有している。
　つまり、ゲート配線８２は、抵抗膜６１を介してゲートパッド８１に電気的に接続され、ゲートパッド８１に付与されたゲート電位を複数のトレンチゲート構造２１に伝達する。ゲート配線８２は、抵抗膜６１の直下に位置する少なくとも１つ（この形態では複数）のトレンチゲート構造２１にも電気的に接続されている。
　つまり、ゲート配線８２は、抵抗膜６１上の領域から抵抗膜６１外の領域に引き回され、抵抗膜６１の直下に位置する複数のトレンチゲート構造２１のうち当該抵抗膜６１から露出した部分にも電気的に接続されている。ゲート配線８２は、この形態では、抵抗膜６１の直下に位置する全てのトレンチゲート構造２１に電気的に接続されている。
　また、ゲート配線８２は、ゲートパッド８１の直下に位置する少なくとも１つ（この形態では複数）のトレンチゲート構造２１にも電気的に接続されている。つまり、ゲート配線８２は、ゲートパッド８１の直下に位置する複数のトレンチゲート構造２１のうち当該抵抗膜６１から露出した部分にも電気的に接続されている。ゲート配線８２は、この形態では、ゲートパッド８１の直下に位置する全てのトレンチゲート構造２１に電気的に接続されている。
　ゲート配線８２は、この形態では、活性面８の周縁から間隔を空けて活性面８の内方部の上に配置され、外周面９の上に配置されていない。ゲート配線８２は、活性領域１２において複数のトレンチゲート構造２１に交差（具体的には直交）するようにライン状に延び、層間膜５５を貫通して複数のトレンチゲート構造２１に電気的に接続されている。
　ゲート配線８２は、この形態では、第１配線部８３、第２配線部８４、第３配線部８５、第４配線部８６および第５配線部８７を含む。第１配線部８３は、抵抗膜６１に対する第１接続部として設けられている。第２配線部８４、第３配線部８５、第４配線部８６および第５配線部８７は、複数のトレンチゲート構造２１に対する第２接続部として設けられている。
　第１配線部８３は、ゲートパッド８１から間隔を空けてパッド領域６０内に配置され、ゲートパッド８１とは異なる位置で抵抗膜６１に電気的に接続されている。第１配線部８３は、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側の領域に配置されている。第１配線部８３は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置している。つまり、第１配線部８３は、平面視において第２方向Ｙに第１側面５Ａ（第１接続面１０Ａ）の中央部に対向している。
　第１配線部８３は、この形態では、平面視において抵抗膜６１に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置され、第２方向Ｙに抵抗膜６１の一部を挟んでゲートパッド８１に対向している。つまり、第１配線部８３は、平面視において抵抗膜６１に対して活性領域１２の周縁部側に配置されている。第１配線部８３は、平面視において外周面９（外周領域１７）から間隔を空けて活性面８（活性領域１２）の上に配置されている。第１配線部８３は、第１方向Ｘに延びるライン状に形成されている。
　第１配線部８３は、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６から間隔を空けて活性領域１２の上に配置されている。つまり、第１配線部８３は、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数のトレンチ側端構造２３に対向している。
　また、第１配線部８３は、平面視において複数のトレンチ終端構造２４から第２方向Ｙに間隔を空けて配置され、第２方向Ｙに複数のトレンチ終端構造２４に対向している。第１配線部８３は、層間膜５５の積層方向に複数のトレンチ側端構造２３および複数のトレンチ終端構造２４に対向していない。
　むろん、第１配線部８３の一部は、第１終端領域１５の上に引き出され、層間膜５５を挟んで少なくとも１つのトレンチ終端構造２４に対向していてもよい。この場合、第１配線部８３は、平面視において少なくとも１つ（好ましくは複数）のトレンチ終端構造２４を露出させていることが好ましい。第１配線部８３およびトレンチ終端構造２４（第１終端領域１５）の間の電圧降下を鑑みると、第１配線部８３は全てのトレンチ終端構造２４を露出させていることが好ましい。
　第１配線部８３は、この形態では、抵抗膜６１の抵抗幅ＷＲ未満の配線幅を有し、層間膜５５の積層方向にトレンチゲート構造２１およびトレンチソース構造２２のいずれか一方または双方に対向している。むろん、第１配線部８３の配線幅は、抵抗膜６１の抵抗幅ＷＲ以上であってもよい。
　第１配線部８３は、この形態では、層間膜５５を挟んで複数のトレンチゲート構造２１の内方部を被覆し、層間膜５５を挟んで複数のトレンチソース構造２２の内方部を被覆している。また、第１配線部８３は、層間膜５５を挟んでボディ領域１８、ソース領域１９、複数の第１ウェル領域４１、複数の第２ウェル領域４２および複数のコンタクト領域４５に対向している。
　第１配線部８３は、この形態では、ゲート接続電極５１から水平方向に間隔を空けて層間膜５５の上に配置され、層間膜５５を挟んでゲート接続電極５１に対向していない。つまり、第１配線部８３は、トレンチゲート構造２１のうちゲート接続電極５１から露出した部分に対向し、トレンチゲート構造２１に対する機械的接続部を有さない。
　第１配線部８３は、この形態では、サイドウォール配線５２のオーバラップ部５２ａから水平方向に間隔を空けて層間膜５５の上に配置され、層間膜５５を挟んでオーバラップ部５２ａに対向していない。第１配線部８３は、この形態では、平面視においてサイドウォール配線５２によって取り囲まれた領域の上に配置されている。
　第１配線部８３は、第１部分８３ａおよび第２部分８３ｂを有している。第１部分８３ａは、平面視において抵抗膜６１外の領域に配置されている。第１部分８３ａは、層間膜５５を挟んでトレンチゲート構造２１およびトレンチソース構造２２のいずれか一方または双方に対向している。第１部分８３ａは、１つまたは複数のトレンチゲート構造２１に対向していてもよい。第１部分８３ａは、１つまたは複数のトレンチソース構造２２に対向していてもよい。
　第２部分８３ｂは、第１部分８３ａから抵抗膜６１上の領域に引き出され、層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１を被覆する部分である。第２部分８３ｂは、層間膜５５の上から第２抵抗開口７０Ｂに入り込み、第２抵抗開口７０Ｂ内において抵抗膜６１に機械的および電気的に接続されている。つまり、ゲート配線８２（第１配線部８３）は、層間膜５５を貫通して抵抗膜６１の一部（他端部）に機械的および電気的に接続されている。
　第２部分８３ｂは、層間膜５５および抵抗膜６１を挟んでトレンチゲート構造２１およびトレンチソース構造２２のいずれか一方または双方に対向している。第２部分８３ｂは、１つまたは複数のトレンチゲート構造２１に対向していてもよい。第２部分８３ｂは、１つまたは複数のトレンチソース構造２２に対向していてもよい。
　第２配線部８４は、第１配線部８３から第１方向Ｘの一方側に引き出され、第１配線部８３を介して抵抗膜６１に電気的に接続されている。第２配線部８４は、平面視において活性領域１２内に配置され、活性領域１２の周縁に沿ってライン状に延びている。第２配線部８４は、第１延部８４ａおよび第２延部８４ｂを有している。
　第１延部８４ａは、第１配線部８３から第１側端領域１３に向けて第１方向Ｘにライン状に延び、層間膜５５を挟んで複数のトレンチゲート構造２１および複数のトレンチソース構造２２に対向している。第１延部８４ａの先端部は、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成され、第１方向Ｘに複数のトレンチ側端構造２３に対向している。
　第２延部８４ｂは、第１延部８４ａの先端部から第２方向Ｙに引き出され、第３側面５Ｃ（第３接続面１０Ｃ）に沿ってライン状に延びている。第２延部８４ｂは、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成され、第２方向Ｙに複数のトレンチゲート構造２１の一端部および複数のトレンチソース構造２２の一端部に交差（具体的には直交）している。
　つまり、第２延部８４ｂは、この形態では、積層方向に複数のトレンチ側端構造２３に対向していない。むろん、第２延部８４ｂの一部は、活性領域１２から第１側端領域１３に引き出され、複数のトレンチ側端構造２３に対向していてもよい。第２延部８４ｂの先端部は、活性領域１２の上に位置していてもよいし、第２終端領域１６の上に位置していてもよい。
　第２延部８４ｂは、層間膜５５の上から複数のゲート開口７２内に入り込み、複数のゲート開口７２内において複数のトレンチゲート構造２１の一端部に電気的に接続されている。具体的には、第２延部８４ｂは、複数のゲート開口７２内において複数のゲート接続電極５１に接続されている。これにより、第２配線部８４は、複数のゲート接続電極５１を介して複数のトレンチゲート構造２１の一端部に電気的に接続されている。
　第２配線部８４（第２延部８４ｂ）は、この形態では、抵抗膜６１の直下に位置する複数のトレンチゲート構造２１の一端部にも電気的に接続されている。つまり、第２配線部８４は、第１配線部８３から抵抗膜６１外の領域に引き回され、抵抗膜６１の直下に配置された複数のトレンチゲート構造２１のうち、当該抵抗膜６１から露出した部分に電気的に接続されている。また、第２配線部８４（第２延部８４ｂ）は、この形態では、ゲートパッド８１の直下に位置する複数のトレンチゲート構造２１の一端部にも電気的に接続されている。
　第３配線部８５は、第１配線部８３から第１方向Ｘの他方側に引き出され、第１配線部８３を介して抵抗膜６１に電気的に接続されている。第３配線部８５は、平面視において活性領域１２内に配置され、活性領域１２の周縁に沿ってライン状に延びている。第３配線部８５は、第３延部８５ａおよび第４延部８５ｂを有している。
　第３延部８５ａは、第１配線部８３から第２側端領域１４に向けて第１方向Ｘにライン状に延び、層間膜５５を挟んで複数のトレンチゲート構造２１および複数のトレンチソース構造２２に対向している。第３延部８５ａの先端部は、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成され、第１方向Ｘに複数のトレンチ側端構造２３に対向している。
　第４延部８５ｂは、第３延部８５ａの先端部から第２方向Ｙに引き出され、第４側面５Ｄ（第４接続面１０Ｄ）に沿ってライン状に延びている。第４延部８５ｂは、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて形成され、第２方向Ｙに複数のトレンチゲート構造２１の他端部および複数のトレンチソース構造２２の他端部に交差（具体的には直交）している。
　つまり、第４延部８５ｂは、この形態では、積層方向に複数のトレンチ側端構造２３に対向していない。むろん、第４延部８５ｂの一部は、活性領域１２から第２側端領域１４に引き出され、複数のトレンチ側端構造２３に対向していてもよい。第４延部８５ｂの先端部は、活性領域１２の上に位置していてもよいし、第２終端領域１６の上に位置していてもよい。
　第４延部８５ｂは、層間膜５５の上から複数のゲート開口７２内に入り込み、複数のゲート開口７２内において複数のトレンチゲート構造２１の他端部に電気的に接続されている。具体的には、第４延部８５ｂは、複数のゲート開口７２内において複数のゲート接続電極５１に接続されている。これにより、第３配線部８５は、複数のゲート接続電極５１を介して複数のトレンチゲート構造２１の他端部に電気的に接続されている。
　第３配線部８５（第４延部８５ｂ）は、この形態では、抵抗膜６１の直下に位置する複数のトレンチゲート構造２１の他端部にも電気的に接続されている。つまり、第３配線部８５は、第１配線部８３から抵抗膜６１外の領域に引き回され、抵抗膜６１の直下に配置された複数のトレンチゲート構造２１のうち、当該抵抗膜６１から露出した部分に電気的に接続されている。また、第３配線部８５（第４延部８５ｂ）は、この形態では、ゲートパッド８１の直下に位置する複数のトレンチゲート構造２１の他端部にも電気的に接続されている。
　第４配線部８６は、第１配線部８３からゲートパッド８１の周囲にライン状に引き回され、第１配線部８３を介して抵抗膜６１に電気的に接続されている。第４配線部８６は、この形態では、第１ライン部８６ａ、第２ライン部８６ｂおよび第３ライン部８６ｃを含む。
　第１ライン部８６ａは、ゲートパッド８１に対して第１方向Ｘの一方側（第３側面５Ｃ側）に形成され、第２方向Ｙに延びるライン状に形成されている。第１ライン部８６ａは、平面視において複数のトレンチゲート構造２１の内方部および複数のトレンチソース構造２２の内方部に交差（具体的には直交）している。
　第１ライン部８６ａは、層間膜５５の上から複数のゲート開口７２内に入り込み、複数のゲート開口７２内において複数のトレンチゲート構造２１の内方部に電気的に接続されている。具体的には、第１ライン部８６ａは、複数のゲート開口７２内において複数のゲート接続電極５１に接続されている。これにより、第１ライン部８６ａは、複数のゲート接続電極５１を介して複数のトレンチゲート構造２１の内方部に電気的に接続されている。
　第４配線部８６（第１ライン部８６ａ）は、この形態では、抵抗膜６１の直下に位置する複数のトレンチゲート構造２１の内方部にも電気的に接続されている。つまり、第４配線部８６（第１ライン部８６ａ）は、第１配線部８３から抵抗膜６１外の領域に引き回され、抵抗膜６１の直下に配置された複数のトレンチゲート構造２１のうち、当該抵抗膜６１から露出した部分に電気的に接続されている。
　第２ライン部８６ｂは、ゲートパッド８１に対して第１方向Ｘの他方側（第４側面５Ｄ側）に形成され、第２方向Ｙに延びるライン状に形成されている。第２ライン部８６ｂは、平面視において複数のトレンチゲート構造２１の内方部および複数のトレンチソース構造２２の内方部に交差（具体的には直交）している。
　第２ライン部８６ｂは、層間膜５５の上から複数のゲート開口７２内に入り込み、複数のゲート開口７２内において複数のトレンチゲート構造２１の内方部に電気的に接続されている。具体的には、第２ライン部８６ｂは、複数のゲート開口７２内において複数のゲート接続電極５１に接続されている。これにより、第２ライン部８６ｂは、複数のゲート接続電極５１を介して複数のトレンチゲート構造２１の内方部に電気的に接続されている。
　第４配線部８６（第２ライン部８６ｂ）は、この形態では、抵抗膜６１の直下に位置する複数のトレンチゲート構造２１にも電気的に接続されている。つまり、第４配線部８６（第２ライン部８６ｂ）は、第１配線部８３から抵抗膜６１外の領域に引き回され、抵抗膜６１の直下に配置された複数のトレンチゲート構造２１のうち、当該抵抗膜６１から露出した部分に電気的に接続されている。
　第３ライン部８６ｃは、ゲートパッド８１に対して第２方向Ｙの他方側（第２側面５Ｂ側）に形成され、第２方向Ｙにゲートパッド８１を挟んで第１配線部８３に対向している。第３ライン部８６ｃは、第１方向Ｘに延びるライン状に形成され、第１ライン部８６ａおよび第２ライン部８６ｂに接続されている。つまり、第４配線部８６は、第１配線部８３と共にゲートパッド８１を取り囲んでいる。第３ライン部８６ｃは、積層方向に複数のトレンチゲート構造２１および複数のトレンチソース構造２２に対向している。
　第５配線部８７は、ゲートパッド８１に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置され、ゲートパッド８１および第２接続面１０Ｂの間の領域を第２方向Ｙに沿ってライン状に延びている。具体的には、第５配線部８７は、第４配線部８６から活性領域１２の内方部に向けてライン状に引き出され、第１配線部８３および第４配線部８６を介して抵抗膜６１に電気的に接続されている。第５配線部８７は、平面視において複数のトレンチゲート構造２１の内方部および複数のトレンチソース構造２２の内方部に交差（具体的には直交）している。
　第５配線部８７は、層間膜５５の上から複数のゲート開口７２内に入り込み、複数のゲート開口７２内において複数のトレンチゲート構造２１の内方部に電気的に接続されている。具体的には、第５配線部８７は、複数のゲート開口７２内において複数のゲート接続電極５１に接続されている。これにより、第５配線部８７は、複数のゲート接続電極５１を介して複数のトレンチゲート構造２１の内方部に電気的に接続されている。
　以下、ゲート配線８２の第１電極膜８０ａおよび第２電極膜８０ｂの構成が説明される。第１配線部８３の第１電極膜８０ａは、第１部分８３ａにおいて層間膜５５を膜状に被覆し、第２部分８３ｂにおいて層間膜５５の上から第２抵抗開口７０Ｂに入り込んでいる。第１配線部８３の第１電極膜８０ａは、第２抵抗開口７０Ｂの開口壁面を膜状に被覆し、抵抗膜６１（抵抗リセス部７１）を膜状に被覆している。
　第１配線部８３の第１電極膜８０ａは、第２抵抗開口７０Ｂ内において上層間膜５７（第１上絶縁膜６４および第２上絶縁膜６５）を被覆している。これにより、第１配線部８３の第１電極膜８０ａは、第２抵抗開口７０Ｂ内においてリセス空間を区画している。第１配線部８３の第１電極膜８０ａは、第２抵抗開口７０Ｂ内において下層間膜５６を被覆していない。
　第１配線部８３の第２電極膜８０ｂは、第１部分８３ａにおいて第１電極膜８０ａを膜状に被覆し、第１電極膜８０ａを挟んで層間膜５５に対向している。第１配線部８３の第２電極膜８０ｂは、第２部分８３ｂにおいて第１電極膜８０ａを膜状に被覆し、第２抵抗開口７０Ｂおよび抵抗リセス部７１を埋め戻している。
　第１配線部８３の第２電極膜８０ｂは、第２抵抗開口７０Ｂ内において第１電極膜８０ａを挟んで上層間膜５７（第１上絶縁膜６４および第２上絶縁膜６５）を被覆している。第２電極膜８０ｂは、第２抵抗開口７０Ｂ内において第１電極膜８０ａを介して抵抗膜６１に電気的に接続されている。第１配線部８３の第２電極膜８０ｂは、抵抗リセス部７１内に位置する部分を有し、抵抗リセス部７１内において第１電極膜８０ａを挟んで抵抗膜６１を被覆していてもよい。
　第２～第５配線部８４～８７の第１電極膜８０ａは、層間膜５５を膜状に被覆し、層間膜５５の上から複数のゲート開口７２に入り込んでいる。第２～第５配線部８４～８７の第１電極膜８０ａは、複数のゲート開口７２の壁面を膜状に被覆し、複数のゲート接続電極５１の電極面５１ａを膜状に被覆している。これにより、第２～第５配線部８４～８７の第１電極膜８０ａは、複数のゲート開口７２内においてリセス空間を区画している。
　第２～第５配線部８４～８７の第２電極膜８０ｂは、第１電極膜８０ａを膜状に被覆し、第１電極膜８０ａを挟んで層間膜５５に対向している。第２～第５配線部８４～８７の第２電極膜８０ｂは、層間膜５５の上から複数のゲート開口７２に入り込み、複数のゲート開口７２を埋め戻している。第２電極膜８０ｂは、複数のゲート開口７２内において第１電極膜８０ａを介して複数のゲート接続電極５１に電気的に接続されている。
　ゲート電極８０は、この形態では、ゲートパッド８１から間隔を空けて層間膜５５の上に配置されたゲートサブパッド８８を含む。ゲートサブパッド８８は、「サブパッド電極」等と称されてもよい。ゲートサブパッド８８は、製造工程中にゲート抵抗Ｒを測定するための電気テスト用のパッド（ダミーパッド）であり、抵抗膜６１を介してゲートパッド８１に電気的に接続されている。ゲートサブパッド８８の有無は任意であり、必要に応じて省略されてもよい。
　電気テストでは、ゲートパッド８１およびゲートサブパッド８８の間にテスト信号が付与される。たとえば、ゲート電位がゲートパッド８１およびゲートサブパッド８８のいずれか一方に付与され、グランド電位が他方に付与されてもよい。つまり、ゲートサブパッド８８は、ゲートパッド８１とは異なる電位が付与される端子である。ゲートサブパッド８８は、製造工程後においては開放端子であり、ボンディングワイヤ等の導電接合部材の接続対象から外される。
　たとえば、半導体装置１が半導体パッケージに搭載される場合、ゲートサブパッド８８の全域は絶縁体（たとえば複数のフィラーおよびマトリクス樹脂を含む封止樹脂）によって直接的にまたは間接的に被覆され、他の構造物から電気的に絶縁される。むろん、ゲートサブパッド８８は、ボンディングワイヤ等を介して半導体パッケージのリード端子に電気的に接続され、半導体パッケージへの搭載後においてもテスト信号が入力されるように構成されてもよい。
　ゲートサブパッド８８は、この形態では、層間膜５５のうち活性領域１２（活性面８）を被覆する部分の上に配置され、ゲート配線８２に接続されている。つまり、ゲートサブパッド８８は、ゲート配線８２と同電位に固定され、ゲート配線８２を介して抵抗膜６１に電気的に接続されている。ゲートサブパッド８８は第１～第５配線部８３～８７の少なくとも１つに接続されていればよく、ゲートサブパッド８８の配置箇所は任意である。
　したがって、ゲートサブパッド８８は、第１側端領域１３、第２側端領域１４、第１終端領域１５、第２終端領域１６および外周領域１７のうちの少なくとも１つの領域の上に配置されていてもよい。ただし、ゲート配線８２の配線抵抗を鑑みると、ゲートサブパッド８８はゲート配線８２のうちの抵抗膜６１の近傍に位置する部分に接続されることが好ましい。
　したがって、ゲートサブパッド８８は、第１配線部８３、第２配線部８４の第１延部８４ａ、第３配線部８５の第３延部８５ａ、第４配線部８６の第１ライン部８６ａ、第４配線部８６の第２ライン部８６ｂ等に接続されることが好ましい。ゲートサブパッド８８は、この形態では、第４配線部８６（第１ライン部８６ａ）に接続されている。
　ゲートサブパッド８８は、この形態では、平面視において活性面８の中央部を第１方向Ｘに横切る仮想ラインに対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。ゲートサブパッド８８は、この形態では、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されている。
　ゲートサブパッド８８は、この形態では、ゲートパッド８１から第１方向Ｘの一方側（第３接続面１０Ｃ側）に間隔を空けて配置され、第１方向Ｘにゲートパッド８１に対向している。ゲートサブパッド８８は、ゲートパッド８１の平面積未満の平面積を有している。また、ゲートサブパッド８８は、第２方向Ｙに関して、ゲートパッド８１よりも幅狭に形成され、ゲート配線８２（第１配線部８３）よりも幅広に形成されている。
　ゲートサブパッド８８は、平面視において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６から間隔を空けて活性領域１２の上に配置されている。つまり、ゲートサブパッド８８は、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数のトレンチ側端構造２３に対向している。
　また、ゲートサブパッド８８は、平面視において複数のトレンチ終端構造２４から第２方向Ｙに間隔を空けて配置され、第２方向Ｙに複数のトレンチ終端構造２４に対向している。ゲートサブパッド８８は、層間膜５５の積層方向に複数のトレンチ側端構造２３および複数のトレンチ終端構造２４に対向していない。
　ゲートサブパッド８８は、層間膜５５を挟んで複数のトレンチゲート構造２１に部分的に対向し、層間膜５５を挟んで複数のトレンチソース構造２２に部分的に対向している。ゲートサブパッド８８は、平面視において複数のトレンチゲート構造２１の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。したがって、ゲートサブパッド８８は、層間膜５５を挟んで複数のトレンチゲート構造２１の内方部を被覆し、複数のトレンチゲート構造２１の両端部を露出させている。
　また、ゲートサブパッド８８は、層間膜５５を挟んで複数のトレンチソース構造２２の内方部を被覆し、複数のトレンチソース構造２２の両端部を露出させている。ゲートサブパッド８８は、複数のトレンチソース構造２２から電気的に分離され、複数のトレンチソース構造２２に対する機械的接続部を有さない。
　ゲートサブパッド８８は、層間膜５５を挟んでボディ領域１８、ソース領域１９、複数の第１ウェル領域４１、複数の第２ウェル領域４２および複数のコンタクト領域４５に対向している。ゲートサブパッド８８は、この形態では、ゲート接続電極５１（ゲート開口７２）から水平方向に間隔を空けて配置され、層間膜５５を挟んでゲート接続電極５１に対向していない。つまり、ゲートサブパッド８８は、トレンチゲート構造２１のうちゲート接続電極５１から露出した部分に対向している。
　ゲートサブパッド８８は、この形態では、平面視においてトレンチゲート構造２１の第１方向Ｘの両サイドに配置された少なくとも２つのゲート接続電極５１の間の領域に第１方向Ｘに対向している。ゲートサブパッド８８は、この形態では、平面視においてトレンチゲート構造２１の内方部に配置された少なくとも１つのゲート接続電極５１に第２方向Ｙに対向していない。
　ゲートサブパッド８８は、この形態では、サイドウォール配線５２のオーバラップ部５２ａから水平方向に間隔を空けて配置され、層間膜５５を挟んでオーバラップ部５２ａに対向していない。ゲートサブパッド８８は、この形態では、平面視においてサイドウォール配線５２によって取り囲まれた領域の上に配置されている。
　このように、ゲート配線８２は、抵抗膜６１を介してゲートパッド８１に電気的に接続されている。これにより、抵抗膜６１の一部からなるゲート抵抗Ｒが、ゲートパッド８１およびゲート配線８２の間に電気的に介装されている。ゲート抵抗Ｒは、抵抗膜６１のうちのゲートパッド８１の接続部およびゲート配線８２の接続部の間に位置する部分によって形成される。
　つまり、この形態では、１つのゲート抵抗Ｒが、ゲートパッド８１およびゲート配線８２に直列接続されている。ゲート抵抗Ｒの抵抗値は、ゲートパッド８１の接続部および第１配線部８３の接続部の間の距離を増減させることによっても調節可能である。
　抵抗膜６１（ゲート抵抗Ｒ）は、スイッチング動作時におけるスイッチング速度を遅延させて、サージ電流を抑制する。つまり、抵抗膜６１は、サージ電流に起因するノイズを抑制する。抵抗膜６１は、第１主面３（活性面８）の上に配置されているため、半導体装置１に外付け接続されない。したがって、回路基板に実装される部品点数が削減される。また、抵抗膜６１は、活性領域１２の上に配置されるため、抵抗膜６１用の領域を第１主面３に別途設ける必要はない。したがって、チップ２のサイズの大型化が抑制される。
　ゲート配線８２は、抵抗膜６１によって被覆された複数のトレンチゲート構造２１にも電気的に接続されている。したがって、平面視において抵抗膜６１の内外の領域において複数のトレンチゲート構造２１が制御される。これにより、抵抗膜６１のレイアウトに起因する活性領域１２の縮小が抑制される。
　また、抵抗膜６１の直下に配置された複数のトレンチゲート構造２１は、抵抗膜６１の直下外の領域に配置された複数のトレンチゲート構造２１と同様の構成を有し、ゲート電位によって制御される。また、抵抗膜６１の直下に配置された複数のトレンチソース構造２２は、抵抗膜６１の直下外の領域に配置された複数のトレンチソース構造２２と同様の構成を有し、ソース電位によって制御される。
　したがって、チップ２内部における抵抗膜６１の直下の電界分布は、チップ２内部における抵抗膜６１の直下外の領域の電界分布と同様になる。したがって、抵抗膜６１のレイアウトに起因する耐圧低下が抑制される。
　同様に、ゲート配線８２は、ゲートパッド８１（ゲートサブパッド８８）によって被覆された複数のトレンチゲート構造２１にも電気的に接続されている。したがって、平面視においてゲートパッド８１の内外の領域において複数のトレンチゲート構造２１が制御される。これにより、ゲートパッド８１のレイアウトに起因する活性領域１２の縮小が抑制される。
　また、ゲートパッド８１（ゲートサブパッド８８）の直下に配置された複数のトレンチゲート構造２１は、ゲートパッド８１の直下外の領域に配置された複数のトレンチゲート構造２１と同様の構成を有し、ゲート電位によって制御される。また、ゲートパッド８１の直下に配置された複数のトレンチソース構造２２は、ゲートパッド８１の直下外の領域に配置された複数のトレンチソース構造２２と同様の構成を有し、ソース電位によって制御される。
　したがって、チップ２内部におけるゲートパッド８１（ゲートサブパッド８８）の直下の電界分布は、チップ２内部におけるゲートパッド８１の直下外の領域の電界分布と同様になる。したがって、ゲートパッド８１のレイアウトに起因する耐圧低下が抑制される。
　半導体装置１は、ゲート電極８０から間隔を空けて層間膜５５の上に配置されたソース電極９０を含む。具体的には、ソース電極９０は、上層間膜５７の上に配置されている。したがって、ソース電極９０は、抵抗膜６１よりも上層に配置されている。
　ソース電極９０は、抵抗膜６１の抵抗値よりも低い抵抗値を有している。ソース電極９０は、抵抗膜６１の厚さよりも大きい厚さを有していることが好ましい。ソース電極９０の厚さは、層間膜５５の厚さよりも大きいことが好ましい。ソース電極９０の厚さは、ゲート電極８０の厚さとほぼ等しいことが好ましい。ソース電極９０の厚さは、０．５μｍ以上１０μｍ以下であってもよい。ソース電極９０の厚さは、１μｍ以上５μｍ以下であることが好ましい。
　ソース電極９０は、この形態では、層間膜５５側からこの順に積層された第１電極膜９０ａおよび第２電極膜９０ｂを含む積層構造を有している。第１電極膜９０ａは、バリア電極として形成されている。第１電極膜９０ａは、Ｔｉ膜、ＴｉＮ膜およびＷ膜のうちの少なくとも１つを含む。第１電極膜９０ａは、この形態では、Ｔｉ膜を含む。第１電極膜９０ａは、ゲート電極８０の第１電極膜８０ａとほぼ等しい厚さを有していることが好ましい。
　第２電極膜９０ｂは、第１電極膜９０ａの厚さよりも大きい厚さを有し、ソース電極９０の本体を形成している。第２電極膜９０ｂは、ゲート電極８０の第２電極膜８０ｂとほぼ等しい厚さを有していることが好ましい。第２電極膜９０ｂは、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜およびＣｕ合金膜のうちの少なくとも１種を含む。
　第２電極膜９０ｂは、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第２電極膜９０ｂは、この形態では、Ａｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む。
　ソース電極９０は、この形態では、少なくとも１つ（この形態では複数）のソースパッド９１およびソース配線９２を含む。ソースパッド９１は「低電位パッド電極」、「ソースパッド電極」等と称されてもよい。ソース配線９２は「低電位配線電極」、「ソース配線電極」等と称されてもよい。
　ソースパッド９１は、第１ソースパッド９１Ａおよび第２ソースパッド９１Ｂを含む。第１ソースパッド９１Ａは、層間膜５５のうち活性領域１２を被覆する部分の上において、第１方向Ｘの一方側の領域に配置されている。具体的には、第１ソースパッド９１Ａは、第２配線部８４および第５配線部８７の間の領域に配置されている。
　第１ソースパッド９１Ａは、抵抗膜６１の平面積よりも大きい平面積を有している。第１ソースパッド９１Ａの平面積は、ゲートパッド８１の平面積よりも大きい。活性面８（第１主面３）に占める第１ソースパッド９１Ａの割合は、２５％以上５０％以下であることが好ましい。
　第１ソースパッド９１Ａは、平面視において第１側端領域１３から間隔を空けて活性領域１２の上に配置されている。つまり、第１ソースパッド９１Ａは、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数のトレンチ側端構造２３に対向している。第１ソースパッド９１Ａは、層間膜５５を挟んで複数のトレンチ側端構造２３に対向していない。
　第１ソースパッド９１Ａは、層間膜５５を挟んで複数のトレンチゲート構造２１に部分的に対向し、層間膜５５を挟んで複数のトレンチソース構造２２に部分的に対向している。抵抗膜６１は、平面視において複数のトレンチゲート構造２１の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。
　したがって、第１ソースパッド９１Ａは、層間膜５５を挟んで複数のトレンチゲート構造２１の内方部を被覆し、複数のトレンチゲート構造２１の両端部を露出させている。第１ソースパッド９１Ａは、層間膜５５を挟んで複数のトレンチソース構造２２の内方部を被覆し、複数のトレンチソース構造２２の両端部を露出させている。
　第１ソースパッド９１Ａは、層間膜５５の上から複数のソース開口７３に入り込み、複数のソース開口７３において複数のトレンチソース構造２２、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。
　第１ソースパッド９１Ａは、この形態では、第１パッド部９１ａおよび第２パッド部９１ｂを含む。第１パッド部９１ａは、ゲートパッド８１に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に位置し、第２方向Ｙにゲートパッド８１に対向している。第２パッド部９１ｂは、ゲートパッド８１に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域に位置し、第１方向Ｘにゲートパッド８１に対向している。
　具体的には、第２パッド部９１ｂは、ゲート配線８２の一部（第４配線部８６）を挟んで第１方向Ｘにゲートパッド８１に対向している。第２パッド部９１ｂは、この形態では、平面視においてゲートサブパッド８８を挟んでゲートパッド８１に対向している。第２パッド部９１ｂのうちゲートサブパッド８８に沿う部分は、平面視においてゲートサブパッド８８に沿って四角形状に窪んでいる。また、第２パッド部９１ｂは、平面視において第１方向Ｘに抵抗膜６１に対向している。
　第２パッド部９１ｂは、抵抗膜６１の直下に配置された少なくとも１つのトレンチゲート構造２１を被覆していてもよい。第２パッド部９１ｂは、抵抗膜６１の直下に配置された少なくとも１つのトレンチソース構造２２を被覆していてもよい。第２パッド部９１ｂは、この形態では、抵抗膜６１の直下に配置された複数のトレンチゲート構造２１および複数のトレンチソース構造２２を被覆している。
　第２パッド部９１ｂは、この形態では、少なくとも１つ（この形態では複数）のソース開口７３を介して、抵抗膜６１の直下に配置された少なくとも１つ（この形態では複数）のトレンチソース構造２２のうち当該抵抗膜６１から露出した部分に接続されている。また、第２パッド部９１ｂは、抵抗膜６１の直下に配置された複数のトレンチソース構造２２に沿うソース領域１９およびコンタクト領域４５にも接続されている。したがって、出力電流の電流経路は、第１ソースパッド９１Ａによって抵抗膜６１に対して第１方向Ｘの一方側の領域に拡張されている。
　第２ソースパッド９１Ｂは、層間膜５５のうち活性領域１２を被覆する部分の上において、第１方向Ｘの他方側の領域に配置されている。具体的には、第２ソースパッド９１Ｂは、第３配線部８５および第５配線部８７の間の領域に配置され、第５配線部８７を挟んで第１方向Ｘに第１ソースパッド９１Ａに対向している。
　第２ソースパッド９１Ｂは、抵抗膜６１の平面積よりも大きい平面積を有している。第２ソースパッド９１Ｂの平面積は、ゲートパッド８１の平面積よりも大きい。活性面８（第１主面３）に占める第２ソースパッド９１Ｂの割合は、２５％以上５０％以下であることが好ましい。
　第２ソースパッド９１Ｂは、平面視において第２側端領域１４から間隔を空けて活性領域１２の上に配置されている。つまり、第２ソースパッド９１Ｂは、平面視において複数のトレンチ側端構造２３の第１方向Ｘの端部の位置から活性面８の内方に間隔を空けて配置され、第１方向Ｘに複数のトレンチ側端構造２３に対向している。第２ソースパッド９１Ｂは、層間膜５５を挟んで複数のトレンチ側端構造２３に対向していない。
　第２ソースパッド９１Ｂは、層間膜５５を挟んで複数のトレンチゲート構造２１に部分的に対向し、層間膜５５を挟んで複数のトレンチソース構造２２に部分的に対向している。抵抗膜６１は、平面視において複数のトレンチゲート構造２１の第１方向Ｘの両端部の位置から活性面８の内方に間隔を空けて配置されている。
　したがって、第２ソースパッド９１Ｂは、層間膜５５を挟んで複数のトレンチゲート構造２１の内方部を被覆し、複数のトレンチゲート構造２１の両端部を露出させている。また、第２ソースパッド９１Ｂは、層間膜５５を挟んで複数のトレンチソース構造２２の内方部を被覆し、複数のトレンチソース構造２２の両端部を露出させている。
　第２ソースパッド９１Ｂは、層間膜５５の上から複数のソース開口７３に入り込み、複数のソース開口７３において複数のトレンチソース構造２２、ソース領域１９および複数のコンタクト領域４５に電気的に接続されている。
　第２ソースパッド９１Ｂは、この形態では、第３パッド部９１ｃおよび第４パッド部９１ｄを含む。第３パッド部９１ｃは、ゲートパッド８１に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に位置し、第１方向Ｘに第１ソースパッド９１Ａの第１パッド部９１ａに対向し、第２方向Ｙにゲートパッド８１に対向している。
　第４パッド部９１ｄは、ゲートパッド８１に対して第１方向Ｘの他方側（第４側面５Ｄ側）の領域に位置し、第１方向Ｘにゲートパッド８１を挟んで第１ソースパッド９１Ａの第２パッド部９１ｂに対向している。具体的には、第４パッド部９１ｄは、ゲート配線８２の一部（第４配線部８６）を挟んで第１方向Ｘにゲートパッド８１に対向している。また、第４パッド部９１ｄは、平面視において第１方向Ｘに抵抗膜６１に対向している。つまり、第４パッド部９１ｄは、平面視において第１方向Ｘに抵抗膜６１およびゲートパッド８１を挟んで第２パッド部９１ｂに対向している。
　第４パッド部９１ｄは、抵抗膜６１の直下に配置された少なくとも１つのトレンチゲート構造２１を被覆していてもよい。第４パッド部９１ｄは、抵抗膜６１の直下に配置された少なくとも１つのトレンチソース構造２２を被覆していてもよい。第４パッド部９１ｄは、この形態では、抵抗膜６１の直下に配置された複数のトレンチゲート構造２１および複数のトレンチソース構造２２を被覆している。
　第４パッド部９１ｄは、この形態では、少なくとも１つ（この形態では複数）のソース開口７３を介して、抵抗膜６１の直下に配置された少なくとも１つ（この形態では複数）のトレンチソース構造２２のうち当該抵抗膜６１から露出した部分に接続されている。また、第２ソースパッド９１Ｂは、抵抗膜６１の直下に配置された複数のトレンチソース構造２２に沿うソース領域１９およびコンタクト領域４５にも接続されている。
　したがって、出力電流の電流経路は、第２ソースパッド９１Ｂによって抵抗膜６１に対して第１方向Ｘの他方側の領域に拡張されている。第４パッド部９１ｄは、この形態では、第２パッド部９１ｂに接続された少なくとも１つ（この形態では複数）のトレンチソース構造２２に接続されている。
　ソース配線９２は、ソースパッド９１に付与されたソース電位を他の領域に伝達する。ソース配線９２は、この形態では、ゲート配線８２よりも外周領域１７側に位置するようにソースパッド９１から層間膜５５の上に引き出されている。ソース配線９２は、活性面８側から第１～第４接続面１０Ａ～１０Ｄを通過して外周面９側に引き出されている。
　ソース配線９２は、第１～第４接続面１０Ａ～１０Ｄに沿って延びる帯状に形成され、層間膜５５を挟んでサイドウォール配線５２に対向している。ソース配線９２は、この形態では、第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成されている。
　ソース配線９２は、活性面８において第１側端領域１３、第２側端領域１４、第１終端領域１５および第２終端領域１６を被覆し、活性領域１２を取り囲んでいる。つまり、ソース配線９２は、抵抗膜６１、ゲートパッド８１、ゲート配線８２、複数のソースパッド９１を取り囲んでいる。ソース配線９２は、抵抗膜６１よりも外周面９側に配置され、ゲート配線８２の一部（第１配線部８３）を挟んで第２方向Ｙに抵抗膜６１に対向する部分を有している。
　ソース配線９２は、外周領域１７において層間膜５５の上からアウター開口７４に入り込み、アウター開口７４内においてアウターコンタクト領域４７およびサイドウォール配線５２に電気的に接続されている。ソースパッド９１に付与されたソース電位は、ソース配線９２を介してサイドウォール配線５２に伝達される。サイドウォール配線５２に付与されたソース電位は、外周領域１７から複数のトレンチソース構造２２、複数のトレンチ側端構造２３および複数のトレンチ終端構造２４に伝達される。
　半導体装置１は、ゲート電極８０、ソース電極９０および層間膜５５を選択的に被覆するパッド絶縁膜１００を含む。ゲート電極８０に関して、パッド絶縁膜１００は、ゲートパッド８１の周縁部、ゲートサブパッド８８の周縁部およびゲート配線８２の全域を被覆している。パッド絶縁膜１００は、ゲートパッド８１の内方部を露出させるゲートパッド開口１０１、および、ゲートサブパッド８８の内方部を露出させるゲートサブパッド開口１０２を有している。
　パッド絶縁膜１００は、この形態では、ゲートパッド８１の第２パッド部８１ｂを被覆し、ゲートパッド８１の第１パッド部８１ａを露出させるゲートパッド開口１０１を有している。つまり、パッド絶縁膜１００は、ゲートパッド８１の一部（第２パッド部８１ｂ）および層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１を被覆している。また、パッド絶縁膜１００は、ゲート配線８２の一部（第１配線部８３）および層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１を被覆している。
　また、パッド絶縁膜１００は、層間膜５５のうちゲートパッド８１（第２パッド部８１ｂ）およびゲート配線８２（第１配線部８３）の間の領域から露出した間隙部を被覆し、当該間隙部を挟んで抵抗膜６１を被覆している。パッド絶縁膜１００は、抵抗膜６１の全域を被覆していることが好ましい。ゲートパッド開口１０１は、平面視において四角形状に形成されている。ゲートパッド開口１０１は、平面視において四角形状以外の多角形状、円形状、楕円形状等に形成されていてもよい。
　ゲートサブパッド開口１０２は、ゲートパッド開口１０１の平面積よりも小さい平面積を有している。ゲートパッド開口１０１は、平面視において四角形状に形成されている。ゲートサブパッド開口１０２は、平面視において四角形状に形成されている。ゲートサブパッド開口１０２は、平面視において四角形状以外の多角形状、円形状、楕円形状等に形成されていてもよい。
　ソース電極９０に関して、パッド絶縁膜１００は、第１ソースパッド９１Ａの周縁部、第２ソースパッド９１Ｂの周縁部およびソース配線９２の全域を被覆している。パッド絶縁膜１００は、第１ソースパッド９１Ａの内方部を露出させる第１ソースパッド開口１０３、第１ソースパッド９１Ａの内方部を露出させる第２ソースパッド開口１０４、第２ソースパッド９１Ｂの内方部を露出させる第３ソースパッド開口１０５、および、第２ソースパッド９１Ｂの内方部を露出させる第４ソースパッド開口１０６を含む。
　第１ソースパッド開口１０３は、第１ソースパッド９１Ａの第１パッド部９１ａを露出させている。第１パッド部９１ａには、第１ソースパッド開口１０３を介して外部からメインソース用のソース電位が付与されてもよい。
　第２ソースパッド開口１０４は、第１ソースパッド９１Ａの第２パッド部９１ｂを露出させている。第２ソースパッド開口１０４の平面積は、第１ソースパッド開口１０３の平面積よりも小さいことが好ましい。第２パッド部９１ｂには、第２ソースパッド開口１０４を介して外部からソースセンス用のソース電位が付与されてもよい。むろん、第２パッド部９１ｂには、第２ソースパッド開口１０４を介して外部からメインソース用のソース電位が付与されてもよい。
　第３ソースパッド開口１０５は、第２ソースパッド９１Ｂの第３パッド部９１ｃを露出させている。第３ソースパッド開口１０５の平面積は、第２ソースパッド開口１０４の平面積よりも大きいことが好ましい。第３ソースパッド開口１０５の平面積は、第１ソースパッド開口１０３の平面積とほぼ等しいことが好ましい。第３パッド部９１ｃには、第３ソースパッド開口１０５を介して外部からメインソース用のソース電位が付与されてもよい。
　第４ソースパッド開口１０６は、第２ソースパッド９１Ｂの第４パッド部９１ｄを露出させている。第４ソースパッド開口１０６の平面積は、第３ソースパッド開口１０５の平面積よりも小さいことが好ましい。第４ソースパッド開口１０６の平面積は、第２ソースパッド開口１０４の平面積とほぼ等しいことが好ましい。第４パッド部９１ｄには、第４ソースパッド開口１０６を介して外部からソースセンス用のソース電位が付与されてもよい。むろん、第４パッド部９１ｄには、第４ソースパッド開口１０６を介して外部からメインソース用のソース電位が付与されてもよい。
　第１～第４ソースパッド開口１０３～１０６は、平面視において四角形状に形成されている。第１～第４ソースパッド開口１０３～１０６は、平面視において四角形状以外の多角形状、円形状、楕円形状等に形成されていてもよい。第１～第４ソースパッド開口１０３～１０６は、ゲートサブパッド開口１０２の平面積よりも大きい平面積を有していることが好ましい。
　第１～第４ソースパッド開口１０３～１０６の平面積は、ゲートパッド開口１０１の平面積よりも大きいことが好ましい。むろん、第２ソースパッド開口１０４の平面積および第４ソースパッド開口１０６の平面積は、ゲートパッド開口１０１の平面積よりも小さくてもよい。
　この形態では、第２ソースパッド開口１０４が第１ソースパッド開口１０３から間隔を空けて形成された例が示された。しかし、第２ソースパッド開口１０４は、第１ソースパッド開口１０３に接続され、第１ソースパッド開口１０３と１つのパッド開口を形成していてもよい。同様に、第４ソースパッド開口１０６は、第３ソースパッド開口１０５に接続され、第３ソースパッド開口１０５と１つのパッド開口を形成していてもよい。
　パッド絶縁膜１００は、外周領域１７において層間膜５５を挟んでアウターウェル領域４６、アウターコンタクト領域４７および複数のフィールド領域４８を被覆している。パッド絶縁膜１００は、第１～第４接続面１０Ａ～１０Ｄにおいて層間膜５５およびソース配線９２を挟んでサイドウォール配線５２を被覆している。
　パッド絶縁膜１００は、外周領域１７においてチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、チップ２の周縁との間でダイシングストリート１０７を区画している。ダイシングストリート１０７は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。ダイシングストリート１０７は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート１０７は、この形態では、層間膜５５を露出させている。
　むろん、主面絶縁膜５０および層間膜５５が外周面９を露出させている場合、ダイシングストリート１０７は、外周面９を露出させていてもよい。ダイシングストリート１０７は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート１０７の幅は、ダイシングストリート１０７の延在方向に直交する方向の幅である。ダイシングストリート１０７の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　パッド絶縁膜１００は、ゲート電極８０の厚さおよびソース電極９０の厚さよりも大きい厚さを有していることが好ましい。パッド絶縁膜１００の厚さは、ゲート電極８０の厚さおよびソース電極９０の厚さの総厚さよりも大きいことが好ましい。パッド絶縁膜１００の厚さは、チップ２の厚さ未満であることが好ましい。パッド絶縁膜１００の厚さは、３μｍ以上３５μｍ以下であってもよい。パッド絶縁膜１００の厚さは、２５μｍ以下であることが好ましい。
　パッド絶縁膜１００は、この形態では、チップ２側（層間膜５５側）からこの順に積層された無機絶縁膜１０８および有機絶縁膜１０９を含む積層構造を有している。パッド絶縁膜１００は、無機絶縁膜１０８および有機絶縁膜１０９のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜１０８および有機絶縁膜１０９を同時に含む必要はない。
　無機絶縁膜１０８は、ゲート電極８０、ソース電極９０および層間膜５５を選択的に被覆し、ゲートパッド開口１０１の一部、ゲートサブパッド開口１０２の一部、第１ソースパッド開口１０３の一部、第２ソースパッド開口１０４の一部、第３ソースパッド開口１０５の一部、第４ソースパッド開口１０６の一部およびダイシングストリート１０７の一部を区画している。
　無機絶縁膜１０８は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜１０８は、層間膜５５とは異なる絶縁材料を含むことが好ましい。無機絶縁膜１０８は、窒化シリコン膜を含むことが好ましい。無機絶縁膜１０８は、層間膜５５の厚さ未満の厚さを有していることが好ましい。無機絶縁膜１０８の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜１０９は、無機絶縁膜１０８を選択的に被覆し、ゲートパッド開口１０１の一部、ゲートサブパッド開口１０２の一部、第１ソースパッド開口１０３の一部、第２ソースパッド開口１０４の一部、第３ソースパッド開口１０５の一部、第４ソースパッド開口１０６の一部およびダイシングストリート１０７の一部を区画している。
　有機絶縁膜１０９は、ゲートパッド開口１０１の壁面において無機絶縁膜１０８を露出させていてもよい。有機絶縁膜１０９は、ゲートサブパッド開口１０２の壁面において無機絶縁膜１０８を露出させていてもよい。有機絶縁膜１０９は、第１ソースパッド開口１０３の壁面において無機絶縁膜１０８を露出させていてもよい。有機絶縁膜１０９は、第２ソースパッド開口１０４の壁面において無機絶縁膜１０８を露出させていてもよい。
　有機絶縁膜１０９は、第３ソースパッド開口１０５の壁面において無機絶縁膜１０８を露出させていてもよい。有機絶縁膜１０９は、第４ソースパッド開口１０６の壁面において無機絶縁膜１０８を露出させていてもよい。有機絶縁膜１０９は、ダイシングストリート１０７の壁面において無機絶縁膜１０８を露出させていてもよい。むろん、有機絶縁膜１０９は、無機絶縁膜１０８を露出させないように無機絶縁膜１０８の全域を被覆していてもよい。
　有機絶縁膜１０９は、熱硬化性樹脂以外の樹脂膜からなることが好ましい。有機絶縁膜１０９は、透光性樹脂または透明樹脂からなっていてもよい。有機絶縁膜１０９は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなっていてもよい。有機絶縁膜１０９は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。
　有機絶縁膜１０９は、無機絶縁膜１０８の厚さよりも大きい厚さを有していることが好ましい。有機絶縁膜１０９の厚さは、層間膜５５の厚さよりも大きいことが好ましい。有機絶縁膜１０９の厚さは、ゲート電極８０の厚さおよびソース電極９０の厚さよりも大きいことが特に好ましい。有機絶縁膜１０９の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜１０９の厚さは、２０μｍ以下であることが好ましい。
　半導体装置１は、第２主面４を被覆するドレイン電極１１０を含む。ドレイン電極１１０は「ドレインパッド」、「ドレインパッド電極」、「高電位パッド電極」等と称されてもよい。ドレイン電極１１０は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極１１０は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレイン電極１１０は、チップ２の周縁部を部分的に露出させるように第２主面４を被覆していてもよい。
　ソース電極９０およびドレイン電極１１０の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上であってもよい。ブレークダウン電圧は、６００Ｖ以上であってもよい。ブレークダウン電圧は、１０００Ｖ以上であってもよい。ブレークダウン電圧は、３０００Ｖ以下であってもよい。
　以上、半導体装置１は、チップ２、トレンチ構造２０、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチ構造２０は、第１主面３に形成されている。下層間膜５６は、トレンチ構造２０を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチ構造２０に部分的に対向している。
　別視点において、半導体装置１は、チップ２、トレンチゲート構造２１、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチゲート構造２１は、第１主面３に形成されている。下層間膜５６は、トレンチゲート構造２１を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチゲート構造２１に部分的に対向している。
　別視点において、半導体装置１は、チップ２、トレンチソース構造２２、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチソース構造２２は、第１主面３に形成されている。下層間膜５６は、トレンチソース構造２２を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチソース構造２２に部分的に対向している。
　別視点において、半導体装置１は、チップ２、トレンチゲート構造２１、トレンチソース構造２２、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチゲート構造２１は、第１主面３に形成されている。トレンチソース構造２２は、トレンチゲート構造２１に隣り合って第１主面３に形成されている。下層間膜５６は、トレンチゲート構造２１およびトレンチソース構造２２を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチゲート構造２１およびトレンチソース構造２２に部分的に対向している。
　別視点において、半導体装置１は、チップ２、トレンチゲート構造２１、トレンチ側端構造２３、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチゲート構造２１は、第１主面３において第１方向Ｘに延びる帯状に形成されている。トレンチ側端構造２３は、トレンチゲート構造２１から第１方向Ｘに間隔を空けて第１主面３に形成され、第１方向Ｘにトレンチゲート構造２１に対向している。下層間膜５６は、第１主面３を被覆している。抵抗膜６１は、トレンチ側端構造２３から第１方向Ｘに間隔を空けて下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチゲート構造２１に対向している。
　別視点において、半導体装置１は、チップ２、トレンチゲート構造２１、トレンチソース構造２２、トレンチ側端構造２３、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチゲート構造２１は、第１主面３に形成されている。トレンチソース構造２２は、トレンチゲート構造２１から第２方向Ｙに間隔を空けて第１主面３に形成され、第２方向Ｙにトレンチゲート構造２１に対向している。トレンチ側端構造２３は、トレンチゲート構造２１から第２方向Ｙに直交する第１方向Ｘに間隔を空けて第１主面３に形成され、第１方向Ｘにトレンチゲート構造２１に対向している。下層間膜５６は、第１主面３を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチゲート構造２１に対向している。
　別視点において、半導体装置１は、チップ２、トレンチ構造２０、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチ構造２０は、第１主面３に形成されている。下層間膜５６は、不純物無添加の第１下絶縁膜６２を含み、トレンチ構造２０を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチ構造２０に部分的に対向している。
　別視点において、半導体装置１は、チップ２、トレンチゲート構造２１、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチゲート構造２１は、第１主面３に形成されている。下層間膜５６は、不純物無添加の第１下絶縁膜６２を含み、トレンチゲート構造２１を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチゲート構造２１に部分的に対向している。
　別視点において、半導体装置１は、チップ２、トレンチソース構造２２、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチソース構造２２は、第１主面３に形成されている。下層間膜５６は、不純物無添加の第１下絶縁膜６２を含み、トレンチソース構造２２を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチソース構造２２に部分的に対向している。
　別視点において、半導体装置１は、チップ２、トレンチゲート構造２１、トレンチソース構造２２、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。トレンチゲート構造２１は、第１主面３に形成されている。トレンチソース構造２２は、トレンチゲート構造２１に隣り合って第１主面３に形成されている。下層間膜５６は、不純物無添加の第１下絶縁膜６２を含み、トレンチゲート構造２１およびトレンチソース構造２２を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んでトレンチゲート構造２１およびトレンチソース構造２２に部分的に対向している。
　別視点において、半導体装置１は、チップ２、層間膜５５、抵抗膜６１、ゲートパッド８１およびパッド絶縁膜１００を含む。チップ２は、第１主面３を有している。層間膜５５は、第１主面３を被覆している。抵抗膜６１は、層間膜５５の内部に配置されている。ゲートパッド８１は、第１パッド部８１ａおよび第２パッド部８１ｂを有している。第１パッド部８１ａは、ゲートパッド８１の本体を構成している。第２パッド部８１ｂは、層間膜５５の一部を貫通して抵抗膜６１に接続されている。パッド絶縁膜１００は、ゲートパッド８１の第１パッド部８１ａを露出させるゲートパッド開口１０１を有し、ゲートパッド８１の第２パッド部８１ｂを被覆している。パッド絶縁膜１００は、第２パッド部８１ｂを挟んで抵抗膜６１を被覆している。
　別視点において、半導体装置１は、チップ２、活性台地１１、下層間膜５６および抵抗膜６１を含む。チップ２は、第１主面３を有している。活性台地１１は、活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄによって第１主面３に区画されている。活性面８は、第１主面３の内方に位置している。外周面９は、活性面８外において厚さ方向に窪んでいる。第１～第４接続面１０Ａ～１０Ｄは、活性面８および外周面９を接続している。下層間膜５６は、活性面８を被覆している。抵抗膜６１は、下層間膜５６の上に配置され、下層間膜５６を挟んで活性面８に対向している。
　これらの構成によれば、抵抗膜６１を備えた構成において新規なレイアウトを有する半導体装置１を提供できる。これらのレイアウトは、とりわけ、ＳｉＣ半導体装置（ワイドバンドギャップ半導体装置）における抵抗膜６１に付随したデザインに対して種々の観点から電気的特性の向上に寄与種々の着想を提供する。
　以下、パッド領域６０（抵抗膜６１およびゲート電極８０）の他のレイアウト例が示される。図２５は、パッド領域６０の他のレイアウト例を示す図である。図２５を参照して、抵抗膜６１は、下層間膜５６の上においてパッド領域６０のほぼ全域を被覆していてもよい。複数の抵抗開口７０は、前述の形態の場合と同様、第１抵抗開口７０Ａおよび第２抵抗開口７０Ｂを有している。
　第１抵抗開口７０Ａは、抵抗膜６１のうちの第２方向Ｙの一方側の一端部を露出させている。第２抵抗開口７０Ｂは、第１抵抗開口７０Ａから第２方向Ｙの一方側に間隔を空けて形成され、第１抵抗開口７０Ａよりも第１側面５Ａ側（第１接続面１０Ａ）側の領域において抵抗膜６１の一端部を露出させている。
　ゲートパッド８１は、前述の形態の場合と同様、第１パッド部８１ａおよび第２パッド部８１ｂを有している。第１パッド部８１ａは、この形態では、平面視において抵抗膜６１の内方部の上に配置され、層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１に対向している。第１パッド部８１ａは、平面視において抵抗膜６１の周縁から間隔を空けて抵抗膜６１の内方部の上に配置されている。
　第２パッド部８１ｂは、第１パッド部８１ａから第１抵抗開口７０Ａに向けて引き出され、層間膜５５の上から第１抵抗開口７０Ａに入り込んでいる。第２パッド部８１ｂは、第１抵抗開口７０Ａ内において抵抗膜６１に機械的および電気的に接続されている。
　第２パッド部８１ｂは、平面視において抵抗膜６１の周縁から間隔を空けて抵抗膜６１の内方部の上に配置され、層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１に対向している。つまり、ゲートパッド８１の全域が、抵抗膜６１の周縁から間隔を空けて抵抗膜６１の内方部の上に配置されている。ゲートパッド８１の平坦性は、抵抗膜６１によって高められている。
　ゲート配線８２は、平面視において抵抗膜６１の周縁の少なくとも一部を被覆している。ゲート配線８２は、平面視において抵抗膜６１の周縁の全部を被覆していることが好ましい。つまり、ゲート配線８２は、層間膜５５のうち抵抗膜６１の周縁を被覆する部分に形成された隆起部（第２段差部６５ｃ）の全域を被覆していることが好ましい。
　この構成によれば、抵抗膜６１に起因する層間膜５５の隆起部（第２段差部６５ｃ）をゲート配線８２によって隠蔽できるため、層間膜５５の隆起部（第２段差部６５ｃ）に起因する導電残渣物をなくすことができる。ゲート配線８２は、この形態では、平面視において抵抗膜６１の周縁（層間膜５５の隆起部）を全周に亘って被覆している。
　ゲート配線８２は、前述の形態の場合と同様、第１配線部８３、第２配線部８４、第３配線部８５、第４配線部８６および第５配線部８７を含む。この形態では、第１配線部８３が、平面視において抵抗膜６１のうち第１方向Ｘに延びる１つの周縁を被覆している。むろん、第１配線部８３は、平面視において抵抗膜６１のうち第１方向Ｘに延びる１つの周縁の一部または全部を露出させていてもよい。
　第４配線部８６が、平面視において抵抗膜６１のうちの残りの３つの周縁を被覆している。むろん、第４配線部８６は、平面視において抵抗膜６１のうちの残りの３つの周縁の一部または全部を露出させていてもよい。
　図２６は、パッド領域６０の他のレイアウト例を示す図である。図２６に係るパッド領域６０は、図２５に係るパッド領域６０を変形させたレイアウトを有している。具体的には、複数の抵抗開口７０は、この形態では、第１抵抗開口７０Ａおよび第２抵抗開口７０Ｂに加えて、１つまたは複数（この形態では１つ）の第３抵抗開口７０Ｃおよび１つまたは複数（この形態では１つ）の第４抵抗開口７０Ｄを含む。
　第３抵抗開口７０Ｃは、第１抵抗開口７０Ａおよび第２抵抗開口７０Ｂとは異なる領域において抵抗膜６１の一部を露出させるように上層間膜５７に形成されている。第３抵抗開口７０Ｃは、抵抗膜６１のうちの第２方向Ｙの他方側の他端部を露出させている。
　第３抵抗開口７０Ｃは、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。つまり、第３抵抗開口７０Ｃは、この形態では、第１抵抗開口７０Ａ（第２抵抗開口７０Ｂ）に対して平行に延びている。また、第３抵抗開口７０Ｃは、トレンチゲート構造２１およびトレンチソース構造２２が延びる方向に延びている。
　第３抵抗開口７０Ｃは、第２方向Ｙに第１抵抗開口７０Ａ（第２抵抗開口７０Ｂ）に対向している。第３抵抗開口７０Ｃは、必ずしも第２方向Ｙに第１抵抗開口７０Ａ（第２抵抗開口７０Ｂ）に対向している必要はなく、第１抵抗開口７０Ａ（第２抵抗開口７０Ｂ）に対して第１方向Ｘの一方側または他方側にずれて形成されていてもよい。
　第３抵抗開口７０Ｃは、第１方向Ｘに抵抗膜６１の抵抗長さＬＲよりも小さい開口幅を有し、抵抗膜６１の周縁から間隔を空けて抵抗膜６１の内方部を露出させている。第３抵抗開口７０Ｃの開口幅は、第１抵抗開口７０Ａ（第２抵抗開口７０Ｂ）の開口幅以上であってもよいし、第１抵抗開口７０Ａ（第２抵抗開口７０Ｂ）の開口幅未満であってもよい。
　複数の第３抵抗開口７０Ｃが形成される場合、複数の第３抵抗開口７０Ｃは、抵抗膜６１の他端部において第１方向Ｘに間隔を空けて形成される。この場合、各第３抵抗開口７０Ｃは、平面視において四角形状、多角形状、円形状、楕円形状に形成されていてもよい。
　第４抵抗開口７０Ｄは、第１抵抗開口７０Ａ、第２抵抗開口７０Ｂおよび第３抵抗開口７０Ｃとは異なる領域において抵抗膜６１の一部を露出させるように上層間膜５７に形成されている。第４コンタクト開口は、第３抵抗開口７０Ｃから第２方向Ｙの他方側に間隔を空けて形成され、第３抵抗開口７０Ｃよりも第２側面５Ｂ側（第２接続面１０Ｂ）側領域において抵抗膜６１の他端部を露出させている。
　第４抵抗開口７０Ｄは、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。つまり、第４抵抗開口７０Ｄは、この形態では、第３抵抗開口７０Ｃに対して平行に延びている。また、第４抵抗開口７０Ｄは、トレンチゲート構造２１およびトレンチソース構造２２が延びる方向に延びている。
　第４抵抗開口７０Ｄは、第２方向Ｙに第３抵抗開口７０Ｃに対向している。第４抵抗開口７０Ｄは、必ずしも第２方向Ｙに第３抵抗開口７０Ｃに対向している必要はなく、第３抵抗開口７０Ｃに対して第１方向Ｘの一方側または他方側にずれて形成されていてもよい。
　第４抵抗開口７０Ｄは、第１方向Ｘに抵抗膜６１の抵抗長さＬＲよりも小さい開口幅を有し、抵抗膜６１の周縁から間隔を空けて抵抗膜６１の内方部を露出させている。第４抵抗開口７０Ｄの開口幅は、第３抵抗開口７０Ｃの開口幅以上であってもよいし、第３抵抗開口７０Ｃの開口幅未満であってもよい。
　複数の第４抵抗開口７０Ｄが形成される場合、複数の第４抵抗開口７０Ｄは、抵抗膜６１の他端部において第１方向Ｘに間隔を空けて形成される。この場合、各第４抵抗開口７０Ｄは、平面視において四角形状、多角形状、円形状、楕円形状に形成されていてもよい。
　複数の第４抵抗開口７０Ｄは、平面視において第２方向Ｙに複数の第３抵抗開口７０Ｃに１対１の対応関係で対向していてもよい。むろん、複数の第４抵抗開口７０Ｄは、平面視において第２方向Ｙに複数の第３抵抗開口７０Ｃの間の領域に１対１の対応関係で対向していてもよい。
　むろん、複数の第４抵抗開口７０Ｄを含む開口群は、平面視において第２方向Ｙに複数の第３抵抗開口７０Ｃを含む開口群に対向しないように、複数の第３抵抗開口７０Ｃを含む開口群から第１方向Ｘの一方側および／または他方側に間隔を空けて形成されていてもよい。具体的な図示は省略されるが、抵抗膜６１は、第１～第４抵抗開口７０Ａ～７０Ｄから露出した部分において抵抗リセス部７１を有している。
　ゲートパッド８１は、この形態では、第１パッド部８１ａおよび第２パッド部８１ｂに加えて、第３パッド部８１ｃを有している。第３パッド部８１ｃは、引き出し方向が異なる点を除いて、第２パッド部８１ｂと同様の構成を有している。
　第３パッド部８１ｃは、第１パッド部８１ａから第３抵抗開口７０Ｃに向けて引き出され、層間膜５５の上から第３抵抗開口７０Ｃに入り込んでいる。第３パッド部８１ｃは、第３抵抗開口７０Ｃ内において抵抗膜６１の一部（他端部）に機械的および電気的に接続されている。
　第３パッド部８１ｃは、平面視において抵抗膜６１の周縁から間隔を空けて抵抗膜６１の内方部の上に配置され、層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１に対向している。また、第３パッド部８１ｃは、層間膜５５および抵抗膜６１を挟んで複数のトレンチゲート構造２１および複数のトレンチソース構造２２に対向している。つまり、ゲートパッド８１の全域が、抵抗膜６１の周縁から間隔を空けて抵抗膜６１の内方部の上に配置されている。ゲートパッド８１の平坦性は、抵抗膜６１によって高められている。
　ゲート配線８２は、前述の図２５に示されたレイアウトと同様のレイアウトを有している。第１配線部８３は、層間膜５５の上から第２抵抗開口７０Ｂに入り込み、第２抵抗開口７０Ｂ内において抵抗膜６１の一端部に機械的および電気的に接続されている。第１配線部８３は、この形態では、ゲートパッド８１との間で第１ゲート抵抗Ｒ１を形成している。第１ゲート抵抗Ｒ１の抵抗値は、ゲートパッド８１の接続部および第１配線部８３の接続部の間の距離を増減させることによっても調節可能である。
　一方、第４配線部８６は、層間膜５５の上から第４抵抗開口７０Ｂに入り込み、第４抵抗開口７０Ｂ内において抵抗膜６１の他端部に機械的および電気的に接続されている。第４配線部８６は、この形態では、ゲートパッド８１との間で第２ゲート抵抗Ｒ２を形成している。第２ゲート抵抗Ｒ２は、ゲート配線８２を介して第１ゲート抵抗Ｒ１に並列接続されている。
　したがって、ゲートパッド８１およびゲート配線８２の間の抵抗値は、第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２の合成抵抗（＝Ｒ１・Ｒ２／（Ｒ１＋Ｒ２））になる。第２ゲート抵抗Ｒ２の抵抗値は、ゲートパッド８１の接続部および第４配線部８６の接続部の間の距離を増減させることによっても調節可能である。第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値とほぼ等しいことが好ましい。
　このように、ゲート配線８２は、この形態で、第２抵抗開口７０Ｂ内において抵抗膜６１の一部（一端部）に機械的および電気的に接続され、第４抵抗開口７０Ｂ内において抵抗膜６１の一部（他端部）に機械的および電気的に接続されている。つまり、ゲート配線８２は、抵抗膜６１の複数個所に接続され、複数のトレンチゲート構造２１およびゲートパッド８１の間において複数のゲート抵抗Ｒ（この形態では第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２）を形成している。
　パッド絶縁膜１００は、この形態では、ゲートパッド８１の第２パッド部８１ｂおよび第３パッド部８１ｃを被覆し、ゲートパッド８１の第１パッド部８１ａを露出させるゲートパッド開口１０１を有している。
　つまり、パッド絶縁膜１００は、ゲートパッド８１の一部（第２パッド部８１ｂ）および層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１の一端部（第１ゲート抵抗Ｒ１）を被覆している。また、パッド絶縁膜１００は、ゲート配線８２の一部（第１配線部８３）および層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１の一端部（第１ゲート抵抗Ｒ１）を被覆している。
　また、パッド絶縁膜１００は、ゲートパッド８１の一部（第３パッド部８１ｃ）および層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１の他端部（第２ゲート抵抗Ｒ２）を被覆している。また、パッド絶縁膜１００は、ゲート配線８２の一部（第４配線部８６）および層間膜５５の一部（上層間膜５７）を挟んで抵抗膜６１の他端部（第２ゲート抵抗Ｒ２）を被覆している。
　また、パッド絶縁膜１００は、層間膜５５のうちゲートパッド８１およびゲート配線８２の間の領域（この形態では環状領域）から露出した環状間隙部を被覆し、当該環状間隙部を挟んで抵抗膜６１を被覆している。この形態では、パッド絶縁膜１００は、平面視において環状間隙部の全域において層間膜５５を挟んで抵抗膜６１に環状に対向している。
　図２７は、パッド領域６０の他のレイアウト例を示す図である。図２７に係るパッド領域６０は、図２６に係るパッド領域６０を変形させたレイアウトを有している。具体的には、抵抗膜６１は、この形態では、パッド領域６０の内方部を露出させるようにパッド領域６０の第２方向Ｙの他方側に配置されている。抵抗膜６１は、平面視において第１方向Ｘに延びる帯状に形成されている。層間膜５５は、前述の第３抵抗開口７０Ｃおよび第４コンタクト開口を有している。
　ゲートパッド８１は、第１パッド部８１ａおよび第３パッド部８１ｃを有し、第２パッド部８１ｂを有していない。第１パッド部８１ａは、この形態では、平面視において抵抗膜６１外の領域に配置されている。第３パッド部８１ｃは、第１パッド部８１ａから抵抗膜６１上の領域に引き出されている。第３パッド部８１ｃは、層間膜５５の上から第３抵抗開口７０Ｃに入り込み、第３抵抗開口７０Ｃ内において抵抗膜６１に機械的および電気的に接続されている。
　ゲート配線８２は、前述の形態の場合と同様、第１配線部８３、第２配線部８４、第３配線部８５、第４配線部８６および第５配線部８７を含む。第１配線部８３は、この形態では、平面視において抵抗膜６１外の領域に配置されている。第１配線部８３は、必要に応じて取り除かれてもよい。
　第４配線部８６は、この形態では、抵抗膜６１に対する接続配線としてゲートパッド８１から間隔を空けてパッド領域６０内に配置され、ゲートパッド８１とは異なる位置で抵抗膜６１に電気的に接続されている。第４配線部８６は、層間膜５５の上から第４抵抗開口７０Ｄに入り込み、第４抵抗開口７０Ｄ内において抵抗膜６１に機械的および電気的に接続されている。
　図２８は、パッド領域６０の他のレイアウト例を示す図である。図２８を参照して、抵抗膜６１、前述の形態の場合と同様のレイアウトを有している。複数の抵抗開口７０は、この形態では、１つまたは複数（この形態では１つ）の第１抵抗開口１２１、１つまたは複数（この形態では１つ）の第２抵抗開口１２２、および、１つまたは複数（この形態では１つ）の第３抵抗開口１２３を有している。
　第１抵抗開口１２１は、抵抗膜６１の内方部を選択的に露出させている。第２抵抗開口１２２は、抵抗膜６１の第１方向Ｘの一方側の一端部を選択的に露出させている。第３抵抗開口１２３は、抵抗膜６１の第１方向Ｘの他方側の他端部を選択的に露出させている。具体的な図示は省略されるが、抵抗膜６１は、第１～第３抵抗開口１２１～１２３から露出した部分において抵抗リセス部７１を有している。
　ゲートパッド８１は、前述の形態の場合と同様、第１パッド部８１ａおよび第２パッド部８１ｂを有している。第２パッド部８１ｂは、この形態では、第１方向Ｘに関して、第１パッド部８１ａよりも幅狭に形成され、第１パッド部８１ａから抵抗膜６１上の領域まで第２方向Ｙに突起状に引き出されている。第２パッド部８１ｂは、層間膜５５の上から第１抵抗開口１２１に入り込み、第１抵抗開口１２１内において抵抗膜６１の内方部に機械的および電気的に接続されている。
　ゲート配線８２は、前述の形態の場合と同様、第１配線部８３、第２配線部８４、第３配線部８５、第４配線部８６および第５配線部８７を含む。第１配線部８３は、この形態では、第１接続部１２４および第２接続部１２５を有している。
　第１接続部１２４は、ゲートパッド８１の第２パッド部８１ｂから第１方向Ｘの一方側に間隔を空けて設けられている。第１接続部１２４は、この形態では、第１方向Ｘに延びる帯状に形成されている。第１接続部１２４は、層間膜５５の上から第２抵抗開口１２２に入り込み、第２抵抗開口１２２内において抵抗膜６１の一端部に機械的および電気的に接続されている。
　第１接続部１２４は、ゲートパッド８１（第２パッド部８１ｂ）と第１ゲート抵抗Ｒ１を形成している。第１ゲート抵抗Ｒ１の抵抗値は、抵抗膜６１に対するゲートパッド８１（第２パッド部８１ｂ）の接続位置（第１抵抗開口１２１の位置）および抵抗膜６１に対する第１接続部１２４の接続位置（第２抵抗開口１２２の位置）の間の距離を調節することによって調整される。
　第２接続部１２５は、ゲートパッド８１の第２パッド部８１ｂから第１方向Ｘの他方側に間隔を空けて設けられ、第１方向Ｘに第２パッド部８１ｂを挟んで第１接続部１２４に対向している。第２接続部１２５は、この形態では、第１方向Ｘに延びる帯状に形成されている。第２接続部１２５は、層間膜５５の上から第３抵抗開口１２３に入り込み、第３抵抗開口１２３内において抵抗膜６１の他端部に機械的および電気的に接続されている。
　第２接続部１２５は、ゲートパッド８１（第２パッド部８１ｂ）と第２ゲート抵抗Ｒ２を形成している。第２ゲート抵抗Ｒ２の抵抗値は、抵抗膜６１に対するゲートパッド８１（第２パッド部８１ｂ）の接続位置（第１抵抗開口１２１の位置）および抵抗膜６１に対する第２接続部１２５の接続位置（第３抵抗開口１２３の位置）の間の距離を調節することによって調整される。第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値とほぼ等しいことが好ましい。
　第２配線部８４は、この形態では、第１接続部１２４から第１方向Ｘの一方側に引き出され、第１接続部１２４を介して抵抗膜６１に電気的に接続されている。第３配線部８５は、この形態では、第２接続部１２５から第１方向Ｘの他方側に引き出され、第２接続部１２５を介して抵抗膜６１に電気的に接続されている。
　第４配線部８６は、第１接続部１２４および第２接続部１２５からゲートパッド８１の周囲にライン状に引き回され、第１接続部１２４および第２接続部１２５を介して抵抗膜６１に電気的に接続されている。つまり、第４配線部８６は、第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２を並列に接続している。したがって、ゲートパッド８１およびゲート配線８２の間の抵抗値は、第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２の合成抵抗（＝Ｒ１・Ｒ２／（Ｒ１＋Ｒ２））になる。
　以下、チップ２の他の形態例が示される。図２９は、チップ２の他の形態例を示す断面図である。図２９を参照して、半導体装置１は、チップ２の内部において第１半導体領域６よりも薄い第２半導体領域７を含んでいてもよい。つまり、チップ２は、半導体基板よりも厚いエピタキシャル層を含んでいてもよい。
　第１半導体領域６は、１μｍ以上５０μｍ以下（好ましくは５μｍ以上２５μｍ以下）の厚さを有していてもよい。第２半導体領域７は、０．１μｍ以上５０μｍ未満の厚さを有していてもよい。第２半導体領域７の厚さは、５μｍ以上（好ましくは１０μｍ以上）であってもよい。
　図３０は、チップ２の他の形態例を示す断面図である。図３０を参照して、半導体装置１は、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。第１半導体領域６は、１μｍ以上５０μｍ以下（好ましくは５μｍ以上２５μｍ以下）の厚さを有していてもよい。
　図３１Ａ～図３１Ｐは、半導体装置１の製造方法の一例を示す断面図である。図３１Ａ～図３１Ｐでは、活性領域１２の内方部の断面、活性領域１２の周縁部の断面およびパッド領域６０の一部の断面が示されている。
　図３１Ａを参照して、まず、チップ２のベースになるウエハ１３０が用意される。ウエハ１３０は、チップ２に対応して、一方側の第１主面３および他方側の第２主面４を有している。ウエハ１３０の第１主面３は「第１ウエハ主面」と称され、ウエハ１３０の第２主面４は「第２ウエハ主面」と称されてもよい。
　ウエハ１３０は、第１主面３側の領域に第１半導体領域６を有し、第２主面４側の領域に第２半導体領域７を有している。第１半導体領域６はエピタキシャル層からなり、第２半導体領域７は基板からなる。
　次に、図３１Ｂを参照して、第１主面３の表層部にｐ型のボディ領域１８およびｎ型のソース領域１９が形成される。ボディ領域１８は、第１主面３の表層部にｐ型不純物を導入することによって形成される。ボディ領域１８は、第１主面３の表層部の全域に形成されてもよい。ソース領域１９は、第１主面３の表層部にｎ型不純物を選択的に導入することによって形成される。ソース領域１９は、第１主面３の表層部の全域に形成されてもよいし、イオン注入マスクを介して活性面８となる領域に選択的に形成されてもよい。
　次に、図３１Ｃを参照して、活性台地１１、複数の第１トレンチ２５、複数の第２トレンチ２８、複数の第３トレンチ３１および複数の第４トレンチ３４が第１主面３に形成される。この工程では、まず、所定パターンを有する第１マスクＭ１が第１主面３の上に形成される。第１マスクＭ１は、無機膜（たとえば酸化シリコン膜）であってもよい。
　第１マスクＭ１は、複数の第１トレンチ２５、複数の第２トレンチ２８、複数の第３トレンチ３１、複数の第４トレンチ３４および外周面９を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、第１マスクＭ１を介するエッチング法によってウエハ１３０の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
　これにより、活性台地１１、複数の第１トレンチ２５、複数の第２トレンチ２８、複数の第３トレンチ３１および複数の第４トレンチ３４が第１主面３に形成される。活性台地１１は、活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄによって区画されている。
　次に、図３１Ｄを参照して、外周面９、複数の第２トレンチ２８、複数の第３トレンチ３１および複数の第４トレンチ３４が第２主面４側に向けてさらに掘り下げられる。この工程では、まず、所定パターンを有する第２マスクＭ２が第１マスクＭ１の上に形成される。第２マスクＭ２は、外周面９、複数の第２トレンチ２８および複数の第４トレンチ３４を露出させ、それら以外の領域を被覆している。
　第２マスクＭ２は、この形態では、第１無機膜Ｍ２１（たとえばポリシリコン膜）および第２無機膜Ｍ２２（たとえば酸化シリコン膜）からなる積層構造を有している。第２無機膜Ｍ２２は、第１無機膜Ｍ２１の酸化物からなっていてもよい。
　次に、第２マスクＭ２を介するエッチング法によってウエハ１３０の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、外周面９、複数の第２トレンチ２８、複数の第３トレンチ３１および複数の第４トレンチ３４が第２主面４側に向けてさらに掘り下げられる。第１マスクＭ１および第２マスクＭ２は、その後、除去される。
　次に、図３１Ｅを参照して、複数の第１～第４ウェル領域４１～４４およびアウターウェル領域４６が、第１主面３の表層部に形成される。複数の第１～第４ウェル領域４１～４４およびアウターウェル領域４６は、イオン注入マスク（図示せず）を介するイオン注入法によってｐ型不純物をウエハ１３０の内部に導入することによって形成される。
　複数の第１ウェル領域４１は、複数の第１トレンチ２５の壁面を介してウエハ１３０の内部にｐ型不純物を導入することによって形成される。複数の第２ウェル領域４２は、複数の第２トレンチ２８の壁面を介してウエハ１３０の内部にｐ型不純物を導入することによって形成される。
　複数の第３ウェル領域４３は、複数の第３トレンチ３１の壁面を介してウエハ１３０の内部にｐ型不純物を導入することによって形成される。複数の第４ウェル領域４４は、複数の第４トレンチ３４の壁面を介してウエハ１３０の内部にｐ型不純物を導入することによって形成される。アウターウェル領域４６は、外周面９および第１～第４接続面１０Ａ～１０Ｄを介してウエハ１３０の内部にｐ型不純物を導入することによって形成される。
　次に、図３１Ｆを参照して、複数のコンタクト領域４５およびアウターコンタクト領域４７が、第１主面３の表層部に形成される。複数のコンタクト領域４５およびアウターコンタクト領域４７は、イオン注入マスク（図示せず）を介するイオン注入法によってｐ型不純物をウエハ１３０の内部に導入することによって形成される。複数のコンタクト領域４５は、複数の第２トレンチ２８の壁面を介してウエハ１３０の内部にｐ型不純物を導入することによって形成される。アウターコンタクト領域４７は、外周面９を介してウエハ１３０の内部にｐ型不純物を導入することによって形成される。
　また、図示は省略されるが、複数のフィールド領域４８が、外周面９の表層部に形成される。複数のフィールド領域４８は、イオン注入マスク（図示せず）を介するイオン注入法によってｐ型不純物をウエハ１３０の内部に導入することによって形成される。複数のフィールド領域４８は、外周面９を介してウエハ１３０の内部にｐ型不純物を導入することによって形成される。第１ウェル領域４１等の形成工程、コンタクト領域４５等の形成工程およびフィールド領域４８の形成工程の順序は任意である。
　次に、図３０Ｇを参照して、第１絶縁膜２６、第２絶縁膜２９、第３絶縁膜３２、第４絶縁膜３５および主面絶縁膜５０が第１主面３の上に形成される。たとえば、これらの絶縁膜は、酸化処理（たとえば熱酸化処理）および／またはＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
　次に、図３０Ｈを参照して、ベース電極１３１が第１主面３の上に形成される。ベース電極１３１は、第１絶縁膜２６、第２絶縁膜２９、第３絶縁膜３２および第４絶縁膜３５を介して第１トレンチ２５、第２トレンチ２８、第３トレンチ３１および第４トレンチ３４に埋設され、主面絶縁膜５０を膜状に被覆する。ベース電極１３１は、この形態では、ｐ型またはｎ型のポリシリコン膜からなる。たとえば、ベース電極１３１は、ＣＶＤ法によって形成されてもよい。
　次に、図３０Ｉを参照して、所定パターンを有する第３マスクＭ３がベース電極１３１の上に配置される。第３マスクＭ３は、有機マスクであってもよい。第３マスクＭ３は、複数のゲート接続電極５１およびサイドウォール配線５２を形成すべき領域を被覆し、それら以外の領域を露出させている。次に、第３マスクＭ３を介するエッチング法によってベース電極１３１の不要な部分が除去される。ベース電極１３１は、主面絶縁膜５０が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
　これにより、複数のゲート接続電極５１およびサイドウォール配線５２が形成される。また、複数のトレンチゲート構造２１、複数のトレンチソース構造２２、複数のトレンチ側端構造２３および複数のトレンチ終端構造２４が形成される。第３マスクＭ３は、その後、除去される。
　次に、図３０Ｊを参照して、下層間膜５６が第１主面３の上に形成される。下層間膜５６は、この形態では、第１下絶縁膜６２および第２下絶縁膜６３を含む積層構造を有している。第１下絶縁膜６２は、この形態では、ＮＳＧ膜からなる。第２下絶縁膜６３は、この形態では、ＰＳＧ膜からなる。
　第１下絶縁膜６２は、ＣＶＤ法によって形成されてもよい。第２下絶縁膜６３は、ＣＶＤ法によって形成されてもよい。第２下絶縁膜６３の形成工程後、第２下絶縁膜６３に対する熱処理工程（リフロー工程）が実施される。これにより、第２下絶縁膜６３の平坦性が高められる。
　次に、図３０Ｋを参照して、抵抗膜６１のベースとなるベース抵抗膜１３２が下層間膜５６の上に形成される。ベース抵抗膜１３２は、この形態では、ｐ型またはｎ型のポリシリコン膜からなる。たとえば、ベース抵抗膜１３２は、ＣＶＤ法によって形成されてもよい。
　次に、図３０Ｌを参照して、所定パターンを有する第４マスクＭ４がベース抵抗膜１３２の上に配置される。第４マスクＭ４は、有機マスクであってもよい。第４マスクＭ４は、抵抗膜６１を形成すべき領域を被覆し、そら以外の領域を露出させている。
　次に、第４マスクＭ４を介するエッチング法によってベース抵抗膜１３２の不要な部分が除去される。ベース抵抗膜１３２は、下層間膜５６が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、抵抗膜６１が形成される。第４マスクＭ４は、その後、除去される。
　次に、図３０Ｍを参照して、抵抗膜６１を被覆する上層間膜５７が下層間膜５６の上に形成される。これにより、下層間膜５６および上層間膜５７を含む積層構造を有する層間膜５５が形成される。上層間膜５７は、この形態では、第１上絶縁膜６４および第２上絶縁膜６５を含む積層構造を有している。第１上絶縁膜６４は、この形態では、ＮＳＧ膜からなる。第２上絶縁膜６５は、この形態では、ＰＳＧ膜からなる。
　第１上絶縁膜６４は、ＣＶＤ法によって形成されてもよい。第２上絶縁膜６５は、ＣＶＤ法によって形成されてもよい。第２上絶縁膜６５の形成工程後、第２上絶縁膜６５に対する熱処理工程（リフロー工程）が実施される。これにより、第２上絶縁膜６５の平坦性が高められる。
　次に、図３０Ｎを参照して、所定パターンを有する第５マスクＭ５が層間膜５５（上層間膜５７）の上に配置される。第５マスクＭ５は、有機マスクであってもよい。第５マスクＭ５は、複数の抵抗開口７０および複数のゲート開口７２を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、第５マスクＭ５を介するエッチング法によって層間膜５５の不要な部分が除去される。層間膜５５は、複数のゲート接続電極５１および抵抗膜６１が露出するまで除去される。これにより、複数の抵抗開口７０および複数のゲート開口７２が層間膜５５に形成される。第５マスクＭ５は、その後、除去される。
　この工程は、上層間膜５７をエッチング法によって部分的に除去する工程、および、下層間膜５６をエッチング法によって部分的に除去する工程を含む。上層間膜５７は、この形態では、下層間膜５６と同質の絶縁膜（酸化シリコン膜）を含む。したがって、上層間膜５７および下層間膜５６は、１回のエッチング工程によって同時に除去されてもよい。むろん、上層間膜５７および下層間膜５６は、複数のエッチング工程によって別々に除去されてもよい。
　層間膜５５の除去工程は、抵抗膜６１の表層部を部分的に除去する工程を含んでいてもよい。この場合、抵抗膜６１の抵抗主面６１ａのうち複数の抵抗開口７０から露出する部分に複数の抵抗リセス部７１が形成される。
　次に、図３０Ｏを参照して、所定パターンを有する第６マスクＭ６が層間膜５５の上に配置される。第６マスクＭ６は、有機マスクであってもよい。第６マスクＭ６は、複数のソース開口７３およびアウター開口７４を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、第６マスクＭ６を介するエッチング法によって層間膜５５の不要な部分が除去される。層間膜５５は、複数のトレンチソース構造２２、サイドウォール配線５２およびアウターコンタクト領域４７が露出するまで除去される。これにより、複数のソース開口７３およびアウター開口７４が層間膜５５に形成される。第６マスクＭ６は、その後、除去される。
　この工程は、上層間膜５７をエッチング法によって除去する工程、および、下層間膜５６をエッチング法によって除去する工程を含む。上層間膜５７は、この形態では、下層間膜５６と同質の絶縁膜（酸化シリコン膜）を含む。したがって、上層間膜５７および下層間膜５６は、１回のエッチング工程によって同時に除去されてもよい。むろん、上層間膜５７および下層間膜５６は、複数のエッチング工程によって別々に除去されてもよい。
　むろん、第５マスクＭ５および第６マスクＭ６のレイアウトを共通化することにより、複数の抵抗開口７０および複数のゲート開口７２と同時に複数のソース開口７３およびアウター開口７４が形成されてもよい。
　次に、図３０Ｐを参照して、ゲート電極８０およびソース電極９０が形成される。この工程では、まず、スパッタ法によってゲート電極８０およびソース電極９０のベースとなるベース電極が層間膜５５の上に形成される。ベース電極は、バリア金属膜（たとえばＴｉ系金属膜）および本体金属膜（たとえばＡｌ系金属膜）を含む積層構造を有している。次に、所定パターンを有するマスク（図示せず）を介するエッチング法によってベース電極の不要な部分が除去される。これにより、ゲート電極８０およびソース電極９０が形成される。
　その後、層間膜５５、ゲート電極８０およびソース電極９０を選択的に被覆する所定レイアウトのパッド絶縁膜１００が形成される。そして、第２主面４を被覆するドレイン電極１１０が形成され、ウエハ１３０が選択的に切断される。
　ドレイン電極１１０の形成工程の前に、ウエハ１３０を第２主面４側から薄化させる工程を実施してもよい。ウエハ１３０の薄化工程は、第２主面４に対するエッチング工程および／研削工程を含んでいてもよい。以上を含む工程を経て、１枚のウエハ１３０から複数の半導体装置１が製造される。
　前述の形態はさらに他の形態で実施できる。たとえば、前述の形態では、パッド領域６０が、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ライン上に位置する形態が示された。しかし、パッド領域６０は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　つまり、抵抗膜６１は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。また、ゲートパッド８１は、平面視において活性面８の中央部を第２方向Ｙに横切る仮想ラインに対して第１方向Ｘの一方側または他方側にずれて配置されていてもよい。
　この場合、パッド領域６０（抵抗膜６１およびゲートパッド８１）は、平面視において活性面８の任意の角部に配置されていてもよい。むろん、パッド領域６０は、平面視において活性面８の中央部に配置されていてもよい。つまり、抵抗膜６１は、平面視において活性面８の中央部に配置されていてもよい。また、ゲートパッド８１は、平面視において活性面８の中央部に配置されていてもよい。
　前述の形態では、ゲート配線８２が第５配線部８７を含む例が示された。しかし、第５配線部８７を有さないゲート配線８２が採用されてもよい。この場合、ソースパッド９１の第１ソースパッド９１Ａおよび第２ソースパッド９１Ｂは、一体的に形成されていてもよい。これらの場合、第４配線部８７を有さないゲート配線８２が採用されてもよい。
　前述の形態では、ゲートパッド８１が層間膜５５を貫通して（抵抗開口７０を介して）抵抗膜６１に接続された例が示された。たとえば、このような接続形態の他の例として、ゲートパッド８１は、層間膜５５（抵抗開口７０）に埋設されたビア電極を介して抵抗膜６１に接続されていてもよい。
　前述の形態では、ゲート配線８２が層間膜５５を貫通して（抵抗開口７０を介して）抵抗膜６１に接続された例が示された。たとえば、このような接続形態の他の例として、ゲート配線８２は、層間膜５５（抵抗開口７０）に埋設されたビア電極を介して抵抗膜６１に接続されていてもよい。同様に、ゲート配線８２は、層間膜５５（ゲート開口７２）に埋設されたビア電極を介してトレンチゲート構造２１（ゲート接続電極５１）に接続されていてもよい。
　前述の形態では、ソースパッド９１が層間膜５５を貫通して（ソース開口７３を介して）トレンチソース構造２２に接続された例が示された。たとえば、このような接続形態の他の例として、ソースパッド９１は、層間膜５５（ソース開口７３）に埋設されたビア電極を介してトレンチソース構造２２に接続されていてもよい。
　たとえば、これらの接続例において、ビア電極は、バリア電極膜（たとえばＴｉ系金属膜）を介して層間膜５５（抵抗開口７０）に埋設されたビア本体電極（たとえばＷ系金属）を含んでいてもよい。
　前述の形態では、「ｎ型」の半導体領域の導電型が「ｐ型」に反転され、「ｐ型」の半導体領域の導電型が「ｎ型」に反転された構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の形態では、ｎ型の第２半導体領域７が示された。しかし、ｐ型の第２半導体領域７が採用されてもよい。この場合、ＭＩＳＦＥＴ構造に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。ｐ型の第２半導体領域７はイオン注入法によってチップ２の第２主面４の表層部に導入されたｐ型不純物を含む不純物領域であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の形態における対応構成要素等を表すが、各項目（Clause）の範囲を前述の形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」等に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ構造（２０）と、前記トレンチ構造（２０）を被覆する層間膜（５６）と、前記層間膜（５６）を挟んで前記トレンチ構造（２０）に部分的に対向するように前記層間膜（５６）の上に配置された抵抗膜（６１）と、を含む、半導体装置（１）。
　［Ａ２］前記抵抗膜（６１）は、前記トレンチ構造（２０）に対する機械的接続部を有さない、Ａ１に記載の半導体装置（１）。
　［Ａ３］前記トレンチ構造（２０）は、トレンチゲート構造（２１）である、Ａ１またはＡ２に記載の半導体装置（１）。
　［Ａ４］前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続されたゲートパッド（８１）と、前記ゲートパッド（８１）から間隔を空けて前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続された第１接続部（８３）および前記トレンチゲート構造（２１）のうち前記抵抗膜（６１）から露出した部分に電気的に接続された第２接続部（８４、８５、８６）を有するゲート配線（８２）と、をさらに含む、Ａ３に記載の半導体装置（１）。
　［Ａ５］前記ゲートパッド（８１）および前記ゲート配線（８２）から間隔を空けて前記層間膜（５６）の上に配置され、前記層間膜（５６）を挟んで前記トレンチゲート構造（２１）のうち前記抵抗膜（６１）および前記ゲート配線（８２）から露出した部分に対向するソースパッド（９１）をさらに含む、Ａ４に記載の半導体装置（１）。
　［Ａ６］前記ソースパッド（９１）は、平面視において前記ゲート配線（８２）の一部を挟んで前記ゲートパッド（８１）に対向する部分を有している、Ａ５に記載の半導体装置（１）。
　［Ａ７］前記トレンチゲート構造（２１）を被覆し、前記トレンチゲート構造（２１）に電気的に接続された接続電極（５１）をさらに含み、前記層間膜（５６）は、前記トレンチゲート構造（２１）および前記接続電極（５１）を被覆し、前記ゲート配線（８２）は、前記層間膜（５６）を貫通して前記接続電極（５１）に電気的に接続されている、Ａ４～Ａ６のいずれか一つに記載の半導体装置（１）。
　［Ａ８］前記抵抗膜（６１）は、平面視において前記接続電極（５１）から間隔を空けて前記層間膜（５６）の上に配置されている、Ａ７に記載の半導体装置（１）。
　［Ａ９］複数の前記トレンチゲート構造（２１）が前記主面（３）に間隔を空けて形成され、前記層間膜（５６）は、複数の前記トレンチゲート構造（２１）を被覆し、前記抵抗膜（６１）は、前記層間膜（５６）を挟んで複数の前記トレンチゲート構造（２１）に部分的に対向している、Ａ３～Ａ８のいずれか一つに記載の半導体装置（１）。
　［Ａ１０］前記トレンチ構造（２０）は、トレンチソース構造（２２）である、Ａ１またはＡ２に記載の半導体装置（１）。
　［Ａ１１］前記層間膜（５６）の上に配置され、前記層間膜（５６）を挟んで前記トレンチソース構造（２２）のうち前記抵抗膜（６１）から露出した部分に対向するソースパッド（９１）をさらに含む、Ａ１０に記載の半導体装置（１）。
　［Ａ１２］前記ソースパッド（９１）は、前記トレンチソース構造（２２）のうち前記抵抗膜（６１）から露出した部分に電気的に接続されている、Ａ１１に記載の半導体装置（１）。
　［Ａ１３］前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続されたゲートパッド（８１）と、前記ゲートパッド（８１）から間隔を空けて前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続されたゲート配線（８２）と、をさらに含み、前記ソースパッド（９１）は、前記ゲートパッド（８１）および前記ゲート配線（８２）から間隔を空けて前記層間膜（５６）の上に配置されている、Ａ１１またはＡ１２に記載の半導体装置（１）。
　［Ａ１４］前記ゲート配線（８２）は、前記層間膜（５６）を挟んで前記トレンチソース構造（２２）のうち前記抵抗膜（６１）から露出した部分に対向している、Ａ１３に記載の半導体装置（１）。
　［Ａ１５］複数の前記トレンチソース構造（２２）が前記主面（３）に間隔を空けて形成され、前記層間膜（５６）は、複数の前記トレンチソース構造（２２）を被覆し、前記抵抗膜（６１）は、前記層間膜（５６）を挟んで複数の前記トレンチソース構造（２２）に部分的に対向している、Ａ１０～Ａ１４のいずれか一つに記載の半導体装置（１）。
　［Ａ１６］複数の前記トレンチ構造（２０）が前記主面（３）に形成され、前記層間膜（５６）は、複数の前記トレンチ構造（２０）を被覆し、前記抵抗膜（６１）は、前記層間膜（５６）を挟んで複数の前記トレンチ構造（２０）に部分的に対向している、Ａ１またはＡ２に記載の半導体装置（１）。
　［Ａ１７］複数の前記トレンチ構造（２０）は、前記主面（３）に形成されたトレンチゲート構造（２１）、および、前記トレンチゲート構造（２１）から間隔を空けて前記主面（３）に形成されたトレンチソース構造（２２）を含み、前記層間膜（５６）は、前記トレンチゲート構造（２１）および前記トレンチソース構造（２２）を被覆し、前記抵抗膜（６１）は、前記層間膜（５６）を挟んで前記トレンチゲート構造（２１）に部分的に対向し、前記層間膜（５６）を挟んで前記トレンチソース構造（２２）に部分的に対向している、Ａ１６に記載の半導体装置（１）。
　［Ａ１８］前記層間膜（５６）は、前記トレンチ構造（２０）を被覆する不純物無添加の絶縁膜（６２）を含み、前記抵抗膜（６１）は、前記絶縁膜（６２）を挟んで前記トレンチ構造（２０）に対向している、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１）。
　［Ａ１９］前記主面（３）の表層部に形成された第１導電型（ｐ型）の第１不純物領域（１８）と、前記第１不純物領域（１８）の表層部に形成された第２導電型（ｎ型）の第２不純物領域（１９）と、をさらに含み、前記トレンチ構造（２０）は、前記第１不純物領域（１８）および前記第２不純物領域（１９）を貫通し、前記抵抗膜（６１）は、積層方向（Ｚ）に前記第１不純物領域（１８）、前記第２不純物領域（１９）および前記トレンチ構造（２０）に対向している、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１）。
　［Ａ２０］前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記トレンチ構造（２０）は、前記第１面部（８）に形成され、前記層間膜（５６）は、前記第１面部（８）を被覆し、前記抵抗膜（６１）は、前記層間膜（５６）を挟んで前記第１面部（８）を被覆している、Ａ１～Ａ１９のいずれか一つに記載の半導体装置（１）。
　［Ａ２１］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップ（２）である、Ａ１～Ａ２０のいずれか一つに記載の半導体装置（１）。
　［Ａ２２］前記チップ（２）は、ＳｉＣ単結晶を含むＳｉＣチップ（２）である、Ａ２１に記載の半導体装置（１）。
　［Ｂ１］主面（３）を有するチップ（２）と、前記主面（３）において第１方向（Ｘ）に延びる帯状に形成された第１トレンチ構造（２１）と、前記第１トレンチ構造（２１）から前記第１方向（Ｘ）に間隔を空けて前記主面（３）に形成され、前記第１方向（Ｘ）に前記第１トレンチ構造（２１）に対向する第２トレンチ構造（２３）と、前記主面（３）を被覆する層間膜（５６）と、前記第２トレンチ構造（２３）から前記第１方向（Ｘ）に間隔を空けて前記層間膜（５６）の上に配置され、前記層間膜（５６）を挟んで前記第１トレンチ構造（２１）に対向する抵抗膜（６１）と、を含む、半導体装置（１）。
　［Ｂ２］前記抵抗膜（６１）は、前記第１トレンチ構造（２１）に対する機械的接続部を有さない、Ｂ１に記載の半導体装置（１）。
　［Ｂ３］前記抵抗膜（６１）は、平面視において前記第１方向（Ｘ）に前記第２トレンチ構造（２３）に対向している、Ｂ１またはＢ２に記載の半導体装置（１）。
　［Ｂ４］前記抵抗膜（６１）は、前記層間膜（５６）を挟んで前記第２トレンチ構造（２３）に対向していない、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１）。
　［Ｂ５］前記第１トレンチ構造（２１）は、トレンチゲート構造（２１）であり、前記第２トレンチ構造（２３）は、トレンチソース構造（２３）である、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１）。
　［Ｂ６］前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続されたパッド電極（８１）と、前記パッド電極（８１）から間隔を空けて前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続された配線電極（８２）と、をさらに含む、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１）。
　［Ｂ７］前記配線電極（８２）は、前記第１トレンチ構造（２１）に電気的に接続されている、Ｂ６に記載の半導体装置（１）。
　［Ｂ８］前記配線電極（８２）は、前記第２トレンチ構造（２３）から前記第１方向（Ｘ）に間隔を空けて前記層間膜（５６）の上に配置されている、Ｂ６またはＢ７に記載の半導体装置（１）。
　［Ｂ９］前記抵抗膜（６１）から間隔を空けて前記層間膜（５６）の上に配置された低電位パッド電極（９１）をさらに含む、Ｂ１～Ｂ８のいずれか一つに記載の半導体装置（１）。
　［Ｂ１０］前記低電位パッド電極（９１）は、前記第２トレンチ構造（２３）に対する機械的接続部を有さない、Ｂ９に記載の半導体装置（１）。
　［Ｂ１１］前記第１トレンチ構造（２１）を部分的に被覆し、前記第１トレンチ構造（２１）に電気的に接続された接続電極（５１）をさらに含み、前記層間膜（５６）は、前記接続電極（５１）を被覆し、前記抵抗膜（６１）は、前記接続電極（５１）から前記第１方向（Ｘ）に間隔を空けて前記層間膜（５６）の上に配置されている、Ｂ１～Ｂ１０のいずれか一つに記載の半導体装置（１）。
　［Ｂ１２］前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記第１トレンチ構造（２１）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）に形成され、前記第２トレンチ構造（２３）は、前記第１面部（８）において前記接続面部（１０Ａ～１０Ｄ）および前記第１トレンチ構造（２１）の間の領域に形成されている、Ｂ１～Ｂ１１のいずれか一つに記載の半導体装置（１）。
　［Ｂ１３］前記接続面部（１０Ａ～１０Ｄ）を被覆するように前記第２面部（９）の上に配置されたサイドウォール構造（５２）をさらに含む、Ｂ１２に記載の半導体装置（１）。
　［Ｂ１４］前記層間膜（５６）は、前記サイドウォール構造（５２）を被覆し、前記抵抗膜（６１）は、前記サイドウォール構造（５２）から間隔を空けて前記層間膜（５６）の上に配置されている、Ｂ１３に記載の半導体装置（１）。
　［Ｂ１５］前記第２トレンチ構造（２３）は、前記接続面部（１０Ａ～１０Ｄ）を貫通し、前記サイドウォール構造（５２）は、前記第２トレンチ構造（２３）に電気的に接続されたサイドウォール配線（５２）からなる、Ｂ１３またはＢ１４に記載の半導体装置（１）。
　［Ｂ１６］前記第１トレンチ構造（２１）から前記第１方向（Ｘ）に直交する第２方向（Ｙ）に間隔を空けて前記主面（３）に形成され、前記第２方向（Ｙ）に前記第１トレンチ構造（２１）に対向する第３トレンチ構造（２２）をさらに含む、Ｂ１～Ｂ１５のいずれか一つに記載の半導体装置（１）。
　［Ｂ１７］前記第３トレンチ構造（２２）は、前記第２トレンチ構造（２３）から前記第２方向（Ｙ）に間隔を空けて前記主面（３）に形成され、前記第２方向（Ｙ）に前記第２トレンチ構造（２３）に対向している、Ｂ１６に記載の半導体装置（１）。
　［Ｂ１８］前記主面（３）の表層部に形成された第１導電型（ｐ型）の第１不純物領域（１８）と、前記第１不純物領域（１８）の表層部に形成された第２導電型（ｎ型）の第２不純物領域（１９）と、をさらに含み、前記第１トレンチ構造（２１）は、前記第１不純物領域（１８）および前記第２不純物領域（１９）を貫通し、前記第２トレンチ構造（２３）は、前記第１不純物領域（１８）および前記第２不純物領域（１９）を貫通し、前記抵抗膜（６１）は、積層方向（Ｚ）に前記第１不純物領域（１８）および前記第２不純物領域（１９）に対向している、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置（１）。
　［Ｂ１９］前記層間膜（５６）は、前記第１トレンチ構造（２１）を被覆する不純物無添加の絶縁膜（６２）を含み、前記抵抗膜（６１）は、前記絶縁膜（６２）を挟んで前記第１トレンチ構造（２１）に対向している、Ｂ１～Ｂ１８のいずれか一つに記載の半導体装置（１）。
　［Ｂ２０］前記絶縁膜（６２）は、前記第２トレンチ構造（２３）を被覆している、Ｂ１９に記載の半導体装置（１）。
　［Ｂ２１］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップ（２）である、Ｂ１～Ｂ２０のいずれか一つに記載の半導体装置（１）。
　［Ｂ２２］前記チップ（２）は、ＳｉＣ単結晶を含むＳｉＣチップ（２）である、Ｂ２１に記載の半導体装置（１）。
　［Ｂ２３］主面（３）を有するチップ（２）と、前記主面（３）に形成された第１トレンチ構造（２１）と、前記第１トレンチ構造（２１）から一方方向（Ｙ）に間隔を空けて前記主面（３）に形成され、前記一方方向（Ｙ）に前記第１トレンチ構造（２１）に対向する第２トレンチ構造（２２）と、前記第１トレンチ構造（２１）から前記一方方向（Ｙ）に直交する直交方向（Ｘ）に間隔を空けて前記主面（３）に形成され、前記直交方向（Ｘ）に前記第１トレンチ構造（２１）に対向する第３トレンチ構造（２３）と、前記主面（３）を被覆する層間膜（５６）と、前記層間膜（５６）を挟んで前記第１トレンチ構造（２１）に対向するように前記層間膜（５６）の上に配置された抵抗膜（６１）と、を含む、半導体装置（１）。
　［Ｂ２４］前記抵抗膜（６１）は、前記第３トレンチ構造（２３）から前記直交方向（Ｘ）に間隔を空けて前記層間膜（５６）の上に配置されている、Ｂ２３に記載の半導体装置（１）。
　［Ｂ２５］前記抵抗膜（６１）は、前記層間膜（５６）を挟んで前記第２トレンチ構造（２２）に対向している、Ｂ２３またはＢ２４に記載の半導体装置（１）。
　［Ｃ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ構造（２０）と、不純物無添加の絶縁膜（６２）を含み、前記トレンチ構造（２０）を被覆する層間膜（５６）と、前記層間膜（５６）を挟んで前記トレンチ構造（２０）に対向するように前記層間膜（５６）の上に配置された抵抗膜（６１）と、を含む、半導体装置（１）。
　［Ｃ２］前記トレンチ構造（２０）は、第１導電性ポリシリコンを含み、前記抵抗膜（６１）は、第２導電性ポリシリコンを含む、Ｃ１に記載の半導体装置（１）。
　［Ｃ３］前記第１導電性ポリシリコンは、第１不純物濃度を有し、前記第２導電性ポリシリコンは、前記第１不純物濃度とは異なる第２不純物濃度を有している、Ｃ２に記載の半導体装置（１）。
　［Ｃ４］前記第２導電性ポリシリコンは、前記第１導電性ポリシリコンに含まれる不純物と同種の不純物を含む、Ｃ２またはＣ３に記載の半導体装置（１）。
　［Ｃ５］前記絶縁膜（６２）は、不純物無添加の酸化シリコンを含む、Ｃ１～Ｃ４のいずれか一つに記載の半導体装置（１）。
　［Ｃ６］前記絶縁膜（６２）は、前記トレンチ構造（２０）を直接被覆している、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置（１）。
　［Ｃ７］前記層間膜（５６）は、第１絶縁膜（６２）としての前記絶縁膜（６２）の上に積層され、前記第１絶縁膜（６２）とは異なる絶縁材料からなる第２絶縁膜（６３）を含み、前記抵抗膜（６１）は、前記第２絶縁膜（６３）の上に配置され、前記第２絶縁膜（６３）を挟んで前記第１絶縁膜（６２）を被覆している、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置（１）。
　［Ｃ８］前記第２絶縁膜（６３）は、燐を含有する酸化シリコンからなる、Ｃ７に記載の半導体装置（１）。
　［Ｃ９］前記第１絶縁膜（６２）は、前記トレンチ構造（２０）に向けて窪んだ第１リセス（６２Ｒ）を有し、前記第２絶縁膜（６３）は、前記第１絶縁膜（６２）の前記第１リセス（６２Ｒ）に向けて窪んだ第２リセス（６３Ｒ）を有し、前記抵抗膜（６１）は、前記第２絶縁膜（６３）の前記第２リセス（６３Ｒ）を被覆している、Ｃ７またはＣ８に記載の半導体装置（１）。
　［Ｃ１０］前記第２リセス（６３Ｒ）は、前記第１リセス（６２Ｒ）の深さよりも小さい深さを有している、Ｃ９に記載の半導体装置（１）。
　［Ｃ１１］前記トレンチ構造（２０）は、トレンチゲート構造（２１）である、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置（１）。
　［Ｃ１２］前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続されたゲートパッド（８１）と、前記ゲートパッド（８１）から間隔を空けて前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続されたゲート配線（８２）と、をさらに含む、Ｃ１１に記載の半導体装置（１）。
　［Ｃ１３］前記ゲートパッド（８１）および前記ゲート配線（８２）から間隔を空けて前記層間膜（５６）の上に配置されたソースパッド（９１）をさらに含む、Ｃ１２に記載の半導体装置（１）。
　［Ｃ１４］前記抵抗膜（６１）を被覆する上層間膜（５７）をさらに含み、前記ゲートパッド（８１）は、前記上層間膜（５７）の上に配置され、前記ゲート配線（８２）は、前記上層間膜（５７）の上に配置されている、Ｃ１２またはＣ１３に記載の半導体装置（１）。
　［Ｃ１５］前記トレンチ構造（２０）は、トレンチソース構造（２２）である、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置（１）。
　［Ｃ１６］前記抵抗膜（６１）から間隔を空けて前記層間膜（５６）の上に配置されたソースパッド（９１）をさらに含む、Ｃ１５に記載の半導体装置（１）。
　［Ｃ１７］前記抵抗膜（６１）を被覆する上層間膜（５７）をさらに含み、前記ソースパッド（９１）は、前記上層間膜（５７）の上に配置されている、Ｃ１６に記載の半導体装置（１）。
　［Ｃ１８］複数の前記トレンチ構造（２０）が前記主面（３）に形成され、前記層間膜（５６）は、複数の前記トレンチ構造（２０）を被覆し、前記抵抗膜（６１）は、前記層間膜（５６）を挟んで複数の前記トレンチ構造（２０）に対向している、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置（１）。
　［Ｃ１９］複数の前記トレンチ構造（２０）は、前記主面（３）に形成されたトレンチゲート構造（２１）、および、前記トレンチゲート構造（２１）から間隔を空けて前記主面（３）に形成されたトレンチソース構造（２２）を含み、前記層間膜（５６）は、前記トレンチゲート構造（２１）および前記トレンチソース構造（２２）を被覆し、前記抵抗膜（６１）は、前記層間膜（５６）を挟んで前記トレンチゲート構造（２１）および前記トレンチソース構造（２２）に対向している、Ｃ１８に記載の半導体装置（１）。
　［Ｃ２０］前記主面（３）の表層部に形成された第１導電型（ｐ型）の第１不純物領域（１８）と、前記第１不純物領域（１８）の表層部に形成された第２導電型（ｎ型）の第２不純物領域（１９）と、をさらに含み、前記トレンチ構造（２０）は、前記第１不純物領域（１８）および前記第２不純物領域（１９）を貫通し、前記抵抗膜（６１）は、積層方向（Ｚ）に前記第１不純物領域（１８）、前記第２不純物領域（１９）および前記トレンチ構造（２０）に対向している、Ｃ１～Ｃ１９のいずれか一つに記載の半導体装置（１）。
　［Ｃ２１］前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記トレンチ構造（２０）は、前記第１面部（８）に形成され、前記層間膜（５６）は、前記第１面部（８）を被覆し、前記抵抗膜（６１）は、前記層間膜（５６）を挟んで前記第１面部（８）を被覆している、Ｃ１～Ｃ２０のいずれか一つに記載の半導体装置（１）。
　［Ｃ２２］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップ（２）である、Ｃ１～Ｃ２１いずれか一つに記載の半導体装置（１）。
　［Ｃ２３］前記チップ（２）は、ＳｉＣ単結晶を含むＳｉＣチップ（２）である、Ｃ２２に記載の半導体装置（１）。
　［Ｄ１］主面（３）を有するチップ（２）と、前記主面（３）を被覆する層間膜（５５）と、前記層間膜（５５）の内部に配置された抵抗（６１）と、パッド本体としての第１パッド部（８１ａ）および前記層間膜（５５）の一部を貫通して前記抵抗（６１）に接続された第２パッド部（８１ｂ）を有するパッド電極（８１）と、前記パッド電極（８１）の前記第１パッド部（８１ａ）を露出させるパッド開口（１０１）を有し、前記パッド電極（８１）の前記第２パッド部（８１ｂ）を挟んで前記抵抗（６１）を被覆する部分を有するパッド絶縁膜（１００）と、を含む、半導体装置（１）。
　［Ｄ２］前記第１パッド部（８１ａ）は、前記抵抗（６１）外の領域で前記層間膜（５５）を被覆し、前記第２パッド部（８１ｂ）は、前記第１パッド部（８１ａ）から前記抵抗（６１）上の領域に引き出されている、Ｄ１に記載の半導体装置（１）。
　［Ｄ３］前記パッド絶縁膜（１００）は、前記第２パッド部（８１ｂ）を挟んで前記抵抗（６１）の全域を被覆している、Ｄ２に記載の半導体装置（１）。
　［Ｄ４］前記パッド電極（８１）から間隔を空けて前記層間膜（５５）の上に配置され、前記パッド電極（８１）とは異なる位置で前記抵抗（６１）に接続された配線電極（８２）をさらに含む、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置（１）。
　［Ｄ５］前記配線電極（８２）は、前記抵抗（６１）外の領域で前記層間膜（５５）を被覆する第１部分（８３ａ）および前記層間膜（５５）の一部を貫通して前記抵抗（６１）に接続された前記第２部分（８３ｂ）を有している、Ｄ４に記載の半導体装置（１）。
　［Ｄ６］前記パッド絶縁膜（１００）は、前記配線電極（８２）の前記第２部分（８３ｂ）を挟んで前記抵抗（６１）を被覆している、Ｄ５に記載の半導体装置（１）。
　［Ｄ７］前記パッド絶縁膜（１００）は、前記配線電極（８２）の前記第１部分（８３ａ）を被覆している、Ｄ５またはＤ６に記載の半導体装置（１）。
　［Ｄ８］前記パッド絶縁膜（１００）は、前記配線電極（８２）の全域を被覆している、Ｄ５～Ｄ７のいずれか一つに記載の半導体装置（１）。
　［Ｄ９］前記配線電極（８２）は、前記パッド電極（８１）を取り囲んでいる、Ｄ５～Ｄ８のいずれか一つに記載の半導体装置（１）。
　［Ｄ１０］前記パッド絶縁膜（１００）は、前記層間膜（５５）とは異なる絶縁体を含む、Ｄ１～Ｄ９のいずれか一つに記載の半導体装置（１）。
　［Ｄ１１］前記パッド絶縁膜（１００）は、有機絶縁膜（１０９）を含む、Ｄ１～Ｄ１０のいずれか一つに記載の半導体装置（１）。
　［Ｄ１２］前記パッド絶縁膜（１００）は、無機絶縁膜（１０８）を含む、Ｄ１～Ｄ１１のいずれか一つに記載の半導体装置（１）。
　［Ｄ１３］前記パッド絶縁膜（１００）は、前記層間膜（５５）側からこの順に積層された無機絶縁膜（１０８）および有機絶縁膜（１０９）を含む積層構造を有している、Ｄ１～Ｄ１２のいずれか一つに記載の半導体装置（１）。
　［Ｄ１４］前記層間膜（５５）は、前記主面（３）側からこの順に積層された下層間膜（５６）および上層間膜（５７）を含み、前記抵抗（６１）は、前記下層間膜（５６）の上に配置され、前記上層間膜（５７）によって被覆されている、Ｄ１～Ｄ１３のいずれか一つに記載の半導体装置（１）。
　［Ｄ１５］前記下層間膜（５６）は、不純物無添加の下絶縁膜（６２）を含み、前記抵抗（６１）は、積層方向（Ｚ）に前記下絶縁膜（６２）を挟んで前記チップ（２）に対向している、Ｄ１４に記載の半導体装置（１）。
　［Ｄ１６］前記上層間膜（５７）は、不純物無添加の上絶縁膜（６４）を含み、前記パッド電極（８１）の前記第２パッド部（８１ｂ）は、積層方向（Ｚ）に前記上絶縁膜（６４）を挟んで前記抵抗（６１）に対向している、Ｄ１４またはＤ１５に記載の半導体装置（１）。
　［Ｄ１７］前記パッド電極（８１）から間隔を空けて前記層間膜（５５）の上に配置され、前記抵抗（６１）を介して前記パッド電極（８１）に電気的に接続されたサブパッド電極（８８）をさらに含む、Ｄ１～Ｄ１６のいずれか一つに記載の半導体装置（１）。
　［Ｄ１８］前記パッド絶縁膜（１００）は、前記サブパッド電極（８８）の周縁部を被覆し、前記サブパッド電極（８８）の内方部を露出させるサブパッド開口（１０２）を有している、Ｄ１７に記載の半導体装置（１）。
　［Ｄ１９］前記サブパッド電極（８８）は、前記パッド電極（８１）の平面積よりも小さい平面積を有している、Ｄ１７またはＤ１８に記載の半導体装置（１）。
　［Ｄ２０］前記主面（３）に形成されたトレンチ構造（２０）をさらに含み、前記層間膜（５５）は、前記トレンチ構造（２０）を被覆し、前記抵抗（６１）は、積層方向（Ｚ）に前記トレンチ構造（２０）に対向するように前記層間膜（５５）の内部に配置されている、Ｄ１～Ｄ１９のいずれか一つに記載の半導体装置（１）。
　［Ｄ２１］前記抵抗（６１）は、前記トレンチ構造（２０）に対する機械的接続部を有さない、Ｄ２０に記載の半導体装置（１）。
　［Ｄ２２］前記主面（３）の表層部に形成された第１導電型（ｐ型）の第１不純物領域（１８）と、前記第１不純物領域（１８）の表層部に形成された第２導電型（ｎ型）の第２不純物領域（１９）と、をさらに含み、前記抵抗膜（６１）は、積層方向（Ｚ）に前記第１不純物領域（１８）および前記第２不純物領域（１９）に対向している、Ｄ１～Ｄ２１のいずれか一つに記載の半導体装置（１）。
　［Ｄ２３］前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）をさらに含み、前記層間膜（５５）は、前記第１面部（８）を被覆し、前記抵抗膜（６１）は、前記層間膜（５５）のうち前記第１面部（８）を被覆する部分の内部に配置されている、Ｄ１～Ｄ２２のいずれか一つに記載の半導体装置（１）。
　［Ｄ２４］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップ（２）である、Ｄ１～Ｄ２３いずれか一つに記載の半導体装置（１）。
　［Ｄ２５］前記チップ（２）は、ＳｉＣ単結晶を含むＳｉＣチップ（２）である、Ｄ２４に記載の半導体装置（１）。
　［Ｅ１］主面（３）を有するチップ（２）と、前記主面（３）の内方に位置する第１面部（８）、前記第１面部（８）外において厚さ方向に窪んだ第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画されたメサ部（１１）と、前記第１面部（８）を被覆する層間膜（５６）と、前記第１面部（８）に対向するように前記層間膜（５６）の上に配置された抵抗膜（６１）と、を含む、半導体装置（１）。
　［Ｅ２］前記抵抗膜（６１）は、前記接続面部（１０Ａ～１０Ｄ）から前記第１面部（８）の内方側に間隔を空けて前記層間膜（５６）の上に配置されている、Ｅ１に記載の半導体装置（１）。
　［Ｅ３］前記層間膜（５６）を挟んで前記第１面部（８）に対向するように前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続されたパッド電極（８１）と、前記層間膜（５６）を挟んで前記第１面部（８）に対向するように前記パッド電極（８１）から間隔を空けて前記層間膜（５６）の上に配置され、前記抵抗膜（６１）に電気的に接続された配線電極（８２）と、をさらに含む、Ｅ１またはＥ２に記載の半導体装置（１）。
　［Ｅ４］前記パッド電極（８１）は、前記接続面部（１０Ａ～１０Ｄ）から前記第１面部（８）の内方側に間隔を空けて前記層間膜（５６）の上に配置されている、Ｅ３に記載の半導体装置（１）。
　［Ｅ５］前記配線電極（８２）は、前記接続面部（１０Ａ～１０Ｄ）から前記第１面部（８）の内方側に間隔を空けて前記層間膜（５６）の上に配置されている、Ｅ３またはＥ４に記載の半導体装置（１）。
　［Ｅ６］前記抵抗膜（６１）を被覆する上層間膜（５７）をさらに含み、前記パッド電極（８１）は、前記上層間膜（５７）を被覆し、前記配線電極（８２）は、前記上層間膜（５７）を被覆している、Ｅ３～Ｅ５のいずれか一つに記載の半導体装置（１）。
　［Ｅ７］前記第１面部（８）を被覆する主面絶縁膜（５０）をさらに含み、前記層間膜（５６）は、前記主面絶縁膜（５０）を挟んで前記第１面部（８）を被覆している、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置（１）。
　［Ｅ８］前記主面絶縁膜（５０）は、前記第２面部（９）および前記接続面部（１０Ａ～１０Ｄ）を被覆している、Ｅ７に記載の半導体装置（１）。
　［Ｅ９］前記接続面部（１０Ａ～１０Ｄ）を被覆するように前記第２面部（９）の上に配置されたサイドウォール構造（５２）をさらに含み、前記層間膜（５６）は、前記サイドウォール構造（５２）を被覆している、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置（１）。
　［Ｅ１０］前記サイドウォール構造（５２）は、前記第１面部（８）の上に引き出されたオーバラップ部（５２ａ）を含み、前記抵抗膜（６１）は、前記オーバラップ部（５２ａ）から前記第１面部（８）の内方側に間隔を空けて前記層間膜（５６）の上に配置されている、Ｅ９に記載の半導体装置（１）。
　［Ｅ１１］前記第１面部（８）、前記第２面部（９）および前記接続面部（１０Ａ～１０Ｄ）を被覆する主面絶縁膜（５０）をさらに含み、前記サイドウォール構造（５２）は、前記主面絶縁膜（５０）を挟んで前記接続面部（１０Ａ～１０Ｄ）を被覆し、前記第２面部（９）を挟んで前記第２面部（９）の上に配置されている、Ｅ９またはＥ１０に記載の半導体装置（１）。
　［Ｅ１２］前記第１面部（８）に形成されたトレンチ構造（２０）をさらに含み、前記層間膜（５６）は、前記トレンチ構造（２０）を被覆し、前記抵抗膜（６１）は、前記層間膜（５６）を挟んで前記トレンチ構造（２０）に対向している、Ｅ１～Ｅ１１のいずれか一つに記載の半導体装置（１）。
　［Ｅ１３］前記トレンチ構造（２０）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）に形成されている、Ｅ１２に記載の半導体装置（１）。
　［Ｅ１４］前記トレンチ構造（２０）を被覆し、前記トレンチ構造（２０）に接続された接続電極（５１）をさらに含み、前記層間膜（５６）は、前記トレンチ構造（２０）および前記接続電極（５１）を被覆している、Ｅ１３に記載の半導体装置（１）。
　［Ｅ１５］前記抵抗膜（６１）は、前記接続電極（５１）から間隔を空けて前記層間膜（５６）の上に配置されている、Ｅ１４に記載の半導体装置（１）。
　［Ｅ１６］前記トレンチ構造（２０）は、トレンチゲート構造（２１）である、Ｅ１３～Ｅ１５のいずれか一つに記載の半導体装置（１）。
　［Ｅ１７］前記トレンチ構造（２０）は、前記接続面部（１０Ａ～１０Ｄ）を貫通するように前記第１面部（８）に形成されている、Ｅ１２に記載の半導体装置（１）。
　［Ｅ１８］前記トレンチ構造（２０）は、トレンチソース構造（２２）である、Ｅ１７に記載の半導体装置（１）。
　［Ｅ１９］前記層間膜（５６）は、前記第１面部（８）を被覆する不純物無添加の絶縁膜（６２）を含み、前記抵抗膜（６１）は、前記絶縁膜（６２）を挟んで前記第１面部（８）に対向している、Ｅ１～Ｅ１８のいずれか一つに記載の半導体装置（１）。
　［Ｅ２０］前記第１面部（８）の表層部に形成された第１導電型（ｐ型）の第１不純物領域（１８）と、前記第１不純物領域（１８）の表層部に形成された第２導電型（ｎ型）の第２不純物領域（１９）と、をさらに含み、前記抵抗膜（６１）は、積層方向（Ｚ）に前記第１不純物領域（１８）および前記第２不純物領域（１９）に対向している、Ｅ１～Ｅ１９のいずれか一つに記載の半導体装置（１）。
　［Ｅ２１］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップ（２）である、Ｅ１～Ｅ２０のいずれか一つに記載の半導体装置（１）。
　［Ｅ２２］前記チップ（２）は、ＳｉＣ単結晶を含むＳｉＣチップ（２）である、Ｅ２１に記載の半導体装置（１）。
　［Ｆ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチゲート構造（２１）と、前記トレンチゲート構造（２１）を被覆する層間膜（５６）と、前記層間膜（５６）を挟んで前記トレンチゲート構造（２１）に部分的に対向するように前記層間膜（５６）の上に配置された抵抗膜（６１）と、を含む、半導体装置（１）。
　［Ｆ２］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチソース構造（２２）と、前記トレンチソース構造（２２）を被覆する層間膜（５６）と、前記層間膜（５６）を挟んで前記トレンチソース構造（２２）に部分的に対向するように前記層間膜（５６）の上に配置された抵抗膜（６１）と、を含む、半導体装置（１）。
　［Ｆ３］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチゲート構造（２１）と、前記トレンチゲート構造（２１）に隣り合って前記主面（３）に形成されたトレンチソース構造（２２）と、前記トレンチゲート構造（２２）および前記トレンチソース構造（２２）を被覆する層間膜（５６）と、前記層間膜（５６）を挟んで前記トレンチゲート構造（２２）および前記トレンチソース構造（２２）に部分的に対向するように前記層間膜（５６）の上に配置された抵抗膜（６１）と、を含む、半導体装置（１）。
　［Ｆ４］主面（３）を有するチップ（２）と、前記主面（３）において第１方向（Ｘ）に延びる帯状に形成されたトレンチゲート構造（２１）と、前記トレンチゲート構造（２１）から前記第１方向（Ｘ）に間隔を空けて前記主面（３）に形成され、前記第１方向（Ｘ）に前記トレンチゲート構造（２１）に対向するトレンチソース構造（２３）と、前記主面（３）を被覆する層間膜（５６）と、前記トレンチソース構造（２３）から前記第１方向（Ｘ）に間隔を空けて前記層間膜（５６）の上に配置され、前記層間膜（５６）を挟んで前記トレンチゲート構造（２１）に対向する抵抗膜（６１）と、を含む、半導体装置（１）。
　［Ｆ５］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチゲート構造（２１）と、前記トレンチゲート構造（２１）から一方方向（Ｙ）に間隔を空けて前記主面（３）に形成され、前記一方方向（Ｙ）に前記トレンチゲート構造（２１）に対向する第１トレンチソース構造（２２）と、前記トレンチゲート構造（２１）から前記一方方向（Ｙ）に直交する直交方向（Ｘ）に間隔を空けて前記主面（３）に形成され、前記直交方向（Ｘ）に前記トレンチゲート構造（２１）に対向する第２トレンチソース構造（２３）と、前記主面（３）を被覆する層間膜（５６）と、前記層間膜（５６）を挟んで前記トレンチゲート構造（２１）に対向するように前記層間膜（５６）の上に配置された抵抗膜（６１）と、を含む、半導体装置（１）。
　上記項目に係る要素や特徴等は、それらの間で適宜組み合わせ可能である。以上、具体的な形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や形態例の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１　　　半導体装置
２　　　チップ
３　　　第１主面
８　　　活性面（第１面部）
９　　　外周面（第２面部）
１０Ａ　第１接続面（接続面部）
１０Ｂ　第２接続面（接続面部）
１０Ｃ　第３接続面（接続面部）
１０Ｄ　第４接続面（接続面部）
１１　　活性台地（メサ部）
１８　　ボディ領域（第１不純物領域）
１９　　ソース領域（第２不純物領域）
２０　　トレンチ構造
２１　　トレンチゲート構造
２２　　トレンチソース構造
２３　　トレンチ側端構造
５０　　主面絶縁膜
５１　　ゲート接続電極（接続電極）
５２　　サイドウォール配線（サイドウォール構造）
５２ａ　オーバラップ部
５５　　層間膜
５６　　下層間膜
５７　　上層間膜
６１　　抵抗膜
６２　　第１下絶縁膜
６２Ｒ　第１リセス部
６３　　第２下絶縁膜
６３Ｒ　第２リセス部
６４　　第１上絶縁膜
８１　　ゲートパッド（パッド電極）
８１ａ　第１パッド部
８１ｂ　第２パッド部
８２　　ゲート配線（配線電極）
８３ａ　第１部分
８３ｂ　第２部分
８３　　第１配線部（第１接続部）
８４　　第２配線部（第２接続部）
８５　　第３配線部（第２接続部）
８６　　第４配線部（第２接続部）
８８　　ゲートサブパッド（サブパッド電極）
９１　　ソースパッド
１００　パッド絶縁膜
１０１　ゲートパッド開口（パッド開口）
１０２　ゲートサブパッド開口（サブパッド開口）
１０８　無機絶縁膜
１０９　有機絶縁膜
Ｘ　　　第１方向
Ｙ　　　第２方向
Ｚ　　　法線方向

Claims (20)

  1. 　主面を有するＳｉＣチップと、
    　前記主面に形成されたトレンチ構造と、
    　前記トレンチ構造を被覆する層間膜と、
    　前記層間膜を挟んで前記トレンチ構造に部分的に対向するように前記層間膜の上に配置された抵抗膜と、を含む、ＳｉＣ半導体装置。
  2. 　前記抵抗膜は、前記トレンチ構造に対する機械的接続部を有さない、請求項１に記載のＳｉＣ半導体装置。
  3. 　前記トレンチ構造は、トレンチゲート構造である、請求項１または２に記載のＳｉＣ半導体装置。
  4. 　前記層間膜の上に配置され、前記抵抗膜に電気的に接続されたゲートパッドと、
    　前記ゲートパッドから間隔を空けて前記層間膜の上に配置され、前記抵抗膜に電気的に接続された第１接続部および前記トレンチゲート構造のうち前記抵抗膜から露出した部分に電気的に接続された第２接続部を有するゲート配線と、をさらに含む、請求項３に記載のＳｉＣ半導体装置。
  5. 　前記ゲートパッドおよび前記ゲート配線から間隔を空けて前記層間膜の上に配置され、前記層間膜を挟んで前記トレンチゲート構造のうち前記抵抗膜および前記ゲート配線から露出した部分に対向するソースパッドをさらに含む、請求項４に記載のＳｉＣ半導体装置。
  6. 　前記ソースパッドは、平面視において前記ゲート配線の一部を挟んで前記ゲートパッドに対向する部分を有している、請求項５に記載のＳｉＣ半導体装置。
  7. 　前記トレンチゲート構造を被覆し、前記トレンチゲート構造に電気的に接続された接続電極をさらに含み、
    　前記層間膜は、前記トレンチゲート構造および前記接続電極を被覆し、
    　前記ゲート配線は、前記層間膜を貫通して前記接続電極に電気的に接続されている、請求項４～６のいずれか一項に記載のＳｉＣ半導体装置。
  8. 　前記抵抗膜は、平面視において前記接続電極から間隔を空けて前記層間膜の上に配置されている、請求項７に記載のＳｉＣ半導体装置。
  9. 　複数の前記トレンチゲート構造が前記主面に間隔を空けて形成され、
    　前記層間膜は、複数の前記トレンチゲート構造を被覆し、
    　前記抵抗膜は、前記層間膜を挟んで複数の前記トレンチゲート構造に部分的に対向している、請求項３～８のいずれか一項に記載のＳｉＣ半導体装置。
  10. 　前記トレンチ構造は、トレンチソース構造である、請求項１または２に記載のＳｉＣ半導体装置。
  11. 　前記層間膜の上に配置され、前記層間膜を挟んで前記トレンチソース構造のうち前記抵抗膜から露出した部分に対向するソースパッドをさらに含む、請求項１０に記載のＳｉＣ半導体装置。
  12. 　前記ソースパッドは、前記トレンチソース構造のうち前記抵抗膜から露出した部分に電気的に接続されている、請求項１１に記載のＳｉＣ半導体装置。
  13. 　前記層間膜の上に配置され、前記抵抗膜に電気的に接続されたゲートパッドと、
    　前記ゲートパッドから間隔を空けて前記層間膜の上に配置され、前記抵抗膜に電気的に接続されたゲート配線と、をさらに含み、
    　前記ソースパッドは、前記ゲートパッドおよび前記ゲート配線から間隔を空けて前記層間膜の上に配置されている、請求項１１または１２に記載のＳｉＣ半導体装置。
  14. 　前記ゲート配線は、前記層間膜を挟んで前記トレンチソース構造のうち前記抵抗膜から露出した部分に対向している、請求項１３に記載のＳｉＣ半導体装置。
  15. 　複数の前記トレンチソース構造が前記主面に間隔を空けて形成され、
    　前記層間膜は、複数の前記トレンチソース構造を被覆し、
    　前記抵抗膜は、前記層間膜を挟んで複数の前記トレンチソース構造に部分的に対向している、請求項１０～１４のいずれか一項に記載のＳｉＣ半導体装置。
  16. 　複数の前記トレンチ構造が前記主面に形成され、
    　前記層間膜は、複数の前記トレンチ構造を被覆し、
    　前記抵抗膜は、前記層間膜を挟んで複数の前記トレンチ構造に部分的に対向している、請求項１または２に記載のＳｉＣ半導体装置。
  17. 　複数の前記トレンチ構造は、前記主面に形成されたトレンチゲート構造、および、前記トレンチゲート構造から間隔を空けて前記主面に形成されたトレンチソース構造を含み、
    　前記層間膜は、前記トレンチゲート構造および前記トレンチソース構造を被覆し、
    　前記抵抗膜は、前記層間膜を挟んで前記トレンチゲート構造に部分的に対向し、前記層間膜を挟んで前記トレンチソース構造に部分的に対向している、請求項１６に記載のＳｉＣ半導体装置。
  18. 　主面を有するＳｉＣチップと、
    　前記主面に形成されたトレンチ構造と、
    　不純物無添加の絶縁膜を含み、前記トレンチ構造を被覆する層間膜と、
    　前記層間膜を挟んで前記トレンチ構造に対向するように前記層間膜の上に配置された抵抗膜と、を含む、ＳｉＣ半導体装置。
  19. 　前記トレンチ構造は、導電性ポリシリコンを含み、
    　前記絶縁膜は、不純物無添加の酸化シリコンを含み、
    　前記抵抗膜は、導電性ポリシリコンを含む、請求項１８に記載のＳｉＣ半導体装置。
  20. 　主面を有するＳｉＣチップと、
    　前記主面の内方に位置する第１面部、前記第１面部外において厚さ方向に窪んだ第２面部、ならびに、前記第１面部および前記第２面部を接続する接続面部によって前記主面に区画されたメサ部と、
    　前記第１面部を被覆する層間膜と、
    　前記第１面部に対向するように前記層間膜の上に配置された抵抗膜と、を含む、ＳｉＣ半導体装置。
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