WO2023189054A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2023189054A1
WO2023189054A1 PCT/JP2023/006633 JP2023006633W WO2023189054A1 WO 2023189054 A1 WO2023189054 A1 WO 2023189054A1 JP 2023006633 W JP2023006633 W JP 2023006633W WO 2023189054 A1 WO2023189054 A1 WO 2023189054A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench
region
gate
resistance
source
Prior art date
Application number
PCT/JP2023/006633
Other languages
English (en)
French (fr)
Inventor
誠悟 森
佑紀 中野
圭悟 美濃出
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Publication of WO2023189054A1 publication Critical patent/WO2023189054A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, a plurality of trench structures, and a gate pad portion. A plurality of trench structures are formed on a surface of a semiconductor substrate. The gate pad section is arranged on the semiconductor substrate so as to cover the plurality of trench structures.
  • One embodiment provides a semiconductor device with a novel layout.
  • One embodiment includes a chip having a major surface, a gate resistor including a trench resistive structure formed in the major surface, and having a lower resistance value than the trench resistive structure and electrically connected to the trench resistive structure. a gate pad disposed on the main surface such that the gate pad has a lower resistance value than the trench resistor structure and is electrically connected to the gate pad via the trench resistor structure; A semiconductor device is provided, including a gate wiring arranged on a main surface.
  • One embodiment includes a chip having a main surface, a first groove structure formed on the main surface, and a second groove structure formed on the main surface adjacent to the first groove structure in a first direction.
  • a third groove structure formed on the main surface so as to be adjacent to the first groove structure in a second direction orthogonal to the first direction; and a third groove structure formed on the main surface so as to be adjacent to the third groove structure in the first direction.
  • a fourth groove structure formed on the main surface; a first mesa section defined in a region between the first groove structure and the second groove structure; the third groove structure and the fourth groove structure. and a second mesa section defined as being shifted in the first direction with respect to the first mesa section in a region between the first mesa section and the first mesa section.
  • FIG. 1 is a plan view showing a semiconductor device according to one embodiment.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the layout of gate electrodes and source electrodes.
  • FIG. 4 is a plan view showing the layout of the first main surface.
  • FIG. 5 is an enlarged plan view showing the layout of the active region.
  • FIG. 6 is an enlarged plan view showing the layout of the peripheral area.
  • FIG. 7 is a sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is a sectional view taken along line VIII-VIII shown in FIG. 5.
  • FIG. 9 is a sectional view taken along line IX-IX shown in FIG. 6.
  • FIG. 10 is a sectional view taken along the line XX shown in FIG. 6.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI shown in FIG.
  • FIG. 12 is a sectional view taken along line XII-XII shown in FIG. 6.
  • FIG. 13 is an enlarged plan view showing the layout of the termination area.
  • FIG. 14 is an enlarged plan view showing the layout of the gate resistor.
  • FIG. 15 is an enlarged plan view showing the inner part of the gate resistor.
  • FIG. 16 is an enlarged plan view showing the peripheral portion of the gate resistor.
  • FIG. 17 is a sectional view taken along the line XVII-XVII shown in FIG. 15.
  • FIG. 18 is a sectional view taken along the line XVIII-XVIII shown in FIG. 15.
  • FIG. 19 is a sectional view taken along the line XIX-XIX shown in FIG. 16.
  • FIG. 20 is a sectional view taken along line XX-XX shown in FIG. 16.
  • FIG. 21 is a sectional view taken along the line XXI-XXI shown in FIG. 16.
  • FIG. 22 is a sectional view taken along the line XXII-XXII shown in FIG. 16.
  • FIG. 23 is an enlarged plan view showing a main part of the gate resistor.
  • FIG. 24 is an enlarged plan view showing the layout of the termination dummy structure.
  • FIG. 25 is a further enlarged plan view showing the layout of the termination dummy structure.
  • FIG. 24 is an enlarged plan view showing the layout of the termination dummy structure.
  • FIG. 26 is a sectional view taken along the line XXVI-XXVI shown in FIG. 25.
  • FIG. 27 is an electric circuit diagram showing a connection form of a gate electrode and a gate resistor.
  • FIG. 28 is a cross-sectional view showing the structure of the outer peripheral region.
  • FIG. 29 is a cross-sectional view showing a trench resistance structure according to a first modification.
  • FIG. 30 is a cross-sectional view showing a trench resistance structure according to a second modification.
  • FIG. 31 is an enlarged plan view showing a trench resistance structure according to a third modification.
  • FIG. 32 is an enlarged plan view showing a gate pad according to a modified example.
  • FIG. 33 is a cross-sectional view showing a chip according to the first modification.
  • FIG. 34 is a cross-sectional view showing a chip according to a second modification.
  • this phrase includes a numerical value (form) that is equal to the numerical value (form) of the comparison target; It also includes a numerical error (form error) in the range of ⁇ 10% based on (form).
  • a numerical value that is equal to the numerical value (form) of the comparison target
  • a numerical error form error in the range of ⁇ 10% based on (form).
  • words such as “first”, “second”, “third”, etc. are used, but these are symbols attached to the name of each structure to clarify the order of explanation; It is not given for the purpose of limiting the name.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to an embodiment.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the layout of the gate electrode 100 and the source electrode 120.
  • FIG. 4 is a plan view showing the layout of the first main surface 3.
  • a semiconductor device 1 is a semiconductor switching device including a MISFET (Metal Insulator Semiconductor Field Effect Transistor).
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the semiconductor device 1 includes a chip 2 that includes a single crystal of a wide bandgap semiconductor and is formed in a hexahedral shape (specifically, a rectangular parallelepiped shape).
  • the semiconductor device 1 is a "wide bandgap semiconductor device.”
  • Chip 2 may also be referred to as a “semiconductor chip” or a "wide bandgap semiconductor chip.”
  • a wide band gap semiconductor is a semiconductor having a band gap exceeding that of Si (silicon). GaN (gallium nitride), SiC (silicon carbide), and C (diamond) are exemplified as wide bandgap semiconductors.
  • the chip 2 is a "SiC chip” that includes a hexagonal SiC single crystal as an example of a wide bandgap semiconductor.
  • the semiconductor device 1 is a "SiC semiconductor device.”
  • Semiconductor device 1 may be referred to as a "SiC-MISFET.”
  • the hexagonal SiC single crystal has multiple types of polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, and the like.
  • the chip 2 includes a 4H-SiC single crystal, but the chip 2 may include other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed into a rectangular shape in a plan view (hereinafter simply referred to as "plan view") as seen from the normal direction Z thereof.
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first main surface 3 and the second main surface 4 are preferably formed of a c-plane of a SiC single crystal.
  • the first principal surface 3 is formed by the silicon plane ((0001) plane) of the SiC single crystal
  • the second principal surface 4 is formed by the carbon plane ((000-1) plane) of the SiC single crystal. It is preferable.
  • the first main surface 3 and the second main surface 4 may have an off angle that is inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
  • the off direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may be greater than 0° and less than or equal to 10°.
  • the off angle is preferably 5° or less.
  • the first side surface 5A and the second side surface 5B extend in a first direction
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X may be the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the chip 2 may have a thickness of 5 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the chip 2 is any of the following: 5 ⁇ m to 25 ⁇ m, 25 ⁇ m to 50 ⁇ m, 50 ⁇ m to 75 ⁇ m, 75 ⁇ m to 100 ⁇ m, 100 ⁇ m to 125 ⁇ m, 125 ⁇ m to 150 ⁇ m, 150 ⁇ m to 175 ⁇ m, and 175 ⁇ m to 200 ⁇ m. It may be set to a value belonging to one range.
  • the thickness of the chip 2 is preferably 100 ⁇ m or less.
  • the first to fourth side surfaces 5A to 5D may have a length of 0.5 mm or more and 20 mm or less in plan view.
  • the lengths of the first to fourth side surfaces 5A to 5D are set to values belonging to any one of the following ranges: 0.5 mm to 5 mm, 5 mm to 10 mm, 10 mm to 15 mm, and 15 mm to 20 mm. It's okay.
  • the lengths of the first to fourth side surfaces 5A to 5D are preferably 5 mm or more.
  • the semiconductor device 1 includes an n-type first semiconductor region 6 formed in a region (surface layer portion) on the first main surface 3 side within the chip 2.
  • the first semiconductor region 6 is formed in a layered shape extending along the first main surface 3, and is exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is made of an epitaxial layer (specifically, a SiC epitaxial layer).
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the first semiconductor region 6 is preferably 3 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 5 ⁇ m or more and 25 ⁇ m or less.
  • the semiconductor device 1 includes an n-type second semiconductor region 7 formed in a region (surface layer portion) on the second main surface 4 side within the chip 2.
  • the second semiconductor region 7 is formed in a layered shape extending along the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6 and is electrically connected to the first semiconductor region 6.
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC semiconductor substrate). That is, the chip 2 has a stacked structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 150 ⁇ m or less, 100 ⁇ m or less, 50 ⁇ m or less, or 40 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more.
  • the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more. In this embodiment, the second semiconductor region 7 has a thickness that exceeds the thickness of the first semiconductor region 6.
  • the semiconductor device 1 includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connecting surfaces 10A to 10D.
  • the active surface 8, the outer circumferential surface 9, and the first to fourth connection surfaces 10A to 10D define an active plateau 11 on the first main surface 3.
  • the active surface 8 may be referred to as a "first surface”
  • the outer peripheral surface 9 may be referred to as a "second surface”
  • the first to fourth connection surfaces 10A to 10D may be referred to as "connection surfaces”.
  • the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D (that is, the active plateau 11) may be regarded as constituent elements of the chip 2 (first main surface 3).
  • the active surface 8 is formed at a distance inward from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the active surface 8 has a flat surface extending in the first direction X and the second direction Y.
  • the active surface 8 is formed by a c-plane (Si-plane).
  • the active surface 8 is formed into a rectangular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the outer peripheral surface 9 is located outside the active surface 8 and is recessed from the active surface 8 in the thickness direction of the chip 2 (toward the second main surface 4 side). Specifically, the outer peripheral surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6.
  • the outer circumferential surface 9 extends in a band shape along the active surface 8 in a plan view, and is formed into an annular shape (specifically, a square annular shape) surrounding the active surface 8.
  • the outer peripheral surface 9 has a flat surface extending in the first direction X and the second direction Y, and is formed substantially parallel to the active surface 8.
  • the outer peripheral surface 9 is formed of a c-plane (Si-plane).
  • the outer peripheral surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
  • the outer peripheral surface 9 has an outer peripheral depth DO.
  • the outer circumferential depth DO may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the outer circumferential depth DO is preferably 2.5 ⁇ m or less.
  • the first to fourth connection surfaces 10A to 10D extend in the normal direction Z and connect the active surface 8 and the outer peripheral surface 9.
  • the first connection surface 10A is located on the first side surface 5A side
  • the second connection surface 10B is located on the second side surface 5B side
  • the third connection surface 10C is located on the third side surface 5C side
  • the fourth connection surface 10D is located on the third side surface 5C side. is located on the fourth side surface 5D side.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face each other in the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 10A to 10D may extend approximately perpendicularly between the active surface 8 and the outer circumferential surface 9 so that a quadrangular prism-shaped active plateau 11 is defined.
  • the first to fourth connection surfaces 10A to 10D may be inclined downward from the active surface 8 toward the outer circumferential surface 9 so that a square pyramid-shaped active plateau 11 is defined.
  • the semiconductor device 1 includes the active plateau 11 that is partitioned into the first semiconductor region 6 in a protruding manner on the first main surface 3 .
  • the active plateau 11 is formed only in the first semiconductor region 6 and not in the second semiconductor region 7.
  • semiconductor device 1 includes an active region 12, an outer peripheral region 13, a peripheral region 14, and a termination region 15.
  • Active region 12 is provided on active surface 8 .
  • the active region 12 is provided in the inner part of the active surface 8 at a distance from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D).
  • the active region 12 is provided in a rectangular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the outer peripheral region 13 is provided on the outer peripheral surface 9.
  • the outer peripheral region 13 is provided in a ring shape (specifically, a square ring shape) surrounding the active surface 8 (active plateau 11) in plan view.
  • the peripheral region 14 is provided on the active surface 8 in a region between the active region 12 and the outer peripheral region 13.
  • the peripheral region 14 is provided so as to sandwich the active region 12 from both sides in the first direction X, and extends in a band shape in the second direction Y.
  • the peripheral area 14 includes a first peripheral area 14A and a second peripheral area 14B.
  • the first peripheral region 14A is provided on the third side surface 5C side (third connection surface 10C side) with respect to the active region 12, and the second peripheral region 14B is provided on the fourth side surface 5D side (fourth connection surface 10C side) with respect to the active region 12. 10D side).
  • the termination region 15 is provided on the active surface 8 in a region between the active region 12 and the outer peripheral region 13.
  • the termination region 15 is provided so as to sandwich the active region 12 from both sides in the second direction Y, and extends in the first direction X in a band shape.
  • the termination region 15 includes a first termination region 15A and a second termination region 15B.
  • the first termination region 15A is provided on the first side surface 5A side (first connection surface 10A side) with respect to the active region 12, and the second termination region 15B is provided on the second side surface 5B side (second connection surface 10A side) with respect to the active region 12. surface 10B side).
  • the semiconductor device 1 includes a main surface insulating film 16 that covers the first main surface 3.
  • the main surface insulating film 16 selectively covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D.
  • Main surface insulating film 16 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 16 has a single layer structure made of a silicon oxide film. It is particularly preferable that the main surface insulating film 16 includes a silicon oxide film made of an oxide of the chip 2 . In this embodiment, the main surface insulating film 16 is continuous with the first to fourth side surfaces 5A to 5D. Of course, the wall portion of the main surface insulating film 16 may be formed at a distance inward from the periphery of the outer circumferential surface 9, and the first semiconductor region 6 may be exposed from the periphery of the outer circumferential surface 9.
  • FIG. 5 is an enlarged plan view showing the layout of the active region 12.
  • FIG. 6 is an enlarged plan view showing the layout of the peripheral area 14.
  • FIG. 7 is a sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is a sectional view taken along line VIII-VIII shown in FIG. 5.
  • FIG. 9 is a sectional view taken along line IX-IX shown in FIG. 6.
  • FIG. 10 is a sectional view taken along the line XX shown in FIG. 6.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI shown in FIG.
  • FIG. 12 is a sectional view taken along line XII-XII shown in FIG. 6.
  • FIG. 6 the layout on the first peripheral area 14A side is shown. Since the layout on the second peripheral area 14B side is almost the same as the layout on the first peripheral area 14A side, the layout on the first peripheral area 14A side will be mainly explained below.
  • the layout on the second peripheral region 14B side is obtained by replacing "third connection surface 10C" with “fourth connection surface 10D" in the following description.
  • semiconductor device 1 includes a p-type (second conductivity type) body region 17 formed in the surface layer of first main surface 3 (active surface 8).
  • the body region 17 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the body region 17 is formed in a layer extending along the active surface 8 .
  • the body region 17 is formed over the entire area of the active surface 8 and may be exposed from the first to fourth connection surfaces 10A to 10D.
  • the semiconductor device 1 includes an n-type source region 18 formed in the surface layer of the first main surface 3 (active surface 8) in the active region 12. Specifically, source region 18 is formed in the surface layer of body region 17 at a distance from the bottom of body region 17 toward active surface 8 . Source region 18 is not formed in peripheral region 14 and termination region 15 .
  • the source region 18 may be formed in the peripheral region 14 and the termination region 15 as long as it does not affect the control of the channel.
  • Source region 18 has a higher n-type impurity concentration than first semiconductor region 6 .
  • Source region 18 forms a channel of the MISFET with first semiconductor region 6 within body region 17 .
  • the semiconductor device 1 includes a plurality of trench gate structures 20 formed on the first main surface 3 (active surface 8) in the active region 12.
  • a gate potential VG as a first potential is applied to the plurality of trench gate structures 20.
  • a plurality of trench gate structures 20 control channel inversion and non-inversion within body region 17.
  • the plurality of trench gate structures 20 are each formed in a band shape extending in the first direction X when viewed from above, and are arranged at intervals in the second direction Y.
  • the plurality of trench gate structures 20 are arranged inwardly of the active surface 8 at intervals from the periphery of the active surface 8 . Specifically, the plurality of trench gate structures 20 are arranged at intervals in the first direction X and the second direction Y from the first to fourth connection surfaces 10A to 10D.
  • the plurality of trench gate structures 20 define an active region 12 in the inner part of the active surface 8 , and at the same time define a peripheral region 14 and a termination region 15 along with the periphery of the active surface 8 .
  • a plurality of trench gate structures 20 penetrate body region 17 and source region 18 to reach first semiconductor region 6 .
  • the plurality of trench gate structures 20 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the trench gate structure 20 has a first width W1 in the second direction Y and a first depth D1 in the normal direction Z.
  • the first width W1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first width W1 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the first depth D1 is less than the aforementioned outer circumferential depth DO.
  • the first depth D1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first depth D1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the trench gate structure 20 includes a gate trench 21, a gate insulating film 22, and a gate buried electrode 23.
  • Gate trenches 21 are formed in active surface 8 and define walls of trench gate structure 20 .
  • the gate insulating film 22 covers the wall surface of the gate trench 21 and is connected to the main surface insulating film 16 at the active surface 8 .
  • Gate insulating film 22 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the gate insulating film 22 has a single layer structure made of a silicon oxide film. It is particularly preferable that the gate insulating film 22 includes a silicon oxide film made of the oxide of the chip 2 .
  • the gate buried electrode 23 is buried in the gate trench 21 with the gate insulating film 22 in between, and faces the channel with the gate insulating film 22 in between. Gate buried electrode 23 may include conductive polysilicon.
  • the semiconductor device 1 includes a plurality of first trench source structures 25 formed on the first main surface 3 (active surface 8) in the active region 12.
  • a source potential VS as a second potential different from the first potential is applied to the plurality of first trench source structures 25 .
  • the source potential VS may be a reference potential (for example, a ground potential) serving as an operating reference.
  • the plurality of first trench source structures 25 are each arranged in a region between two adjacent trench gate structures 20.
  • the plurality of first trench source structures 25 are arranged alternately with the plurality of trench gate structures 20 in the second direction Y in plan view, and are each formed in a band shape extending in the first direction X.
  • a plurality of first trench source structures 25 are led out from the active region 12 into the peripheral region 14 in this embodiment.
  • the plurality of first trench source structures 25 are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of first trench source structures 25 penetrate both the third connection surface 10C and the fourth connection surface 10D, and are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of first trench source structures 25 face the trench gate structure 20 in the second direction Y in the active region 12 and do not face the trench gate structure 20 in the second direction Y in the peripheral region 14 .
  • the plurality of first trench source structures 25 penetrate body region 17 and source region 18 in active region 12 to reach first semiconductor region 6 , and penetrate body region 17 in peripheral region 14 .
  • the plurality of first trench source structures 25 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the first trench source structure 25 has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • the second width W2 is preferably approximately equal to the first width W1 described above.
  • the second width W2 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the second width W2 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the second depth D2 is greater than or equal to the first depth D1.
  • the second depth D2 is greater than the first depth D1 described above.
  • the second depth D2 is preferably 1.5 times or more and 3 times or less the first depth D1.
  • the second depth D2 is approximately equal to the aforementioned outer circumferential depth DO.
  • the second depth D2 may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is particularly preferable that the second depth D2 is 2.5 ⁇ m or less.
  • the first trench source structure 25 is arranged at a first distance I1 from the trench gate structure 20 in the second direction Y.
  • the first interval I1 is preferably at least 0.5 times and at most twice the first width W1 (second width W2). It is particularly preferable that the first interval I1 is less than the first width W1 (second width W2).
  • the first interval I1 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the first interval I1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the first trench source structure 25 includes a first source trench 26, a first source insulating film 27, and a first source buried electrode 28.
  • a first source trench 26 is formed in the active surface 8 and defines the walls of the first trench source structure 25 .
  • the side wall of the first source trench 26 communicates with the third connection surface 10C and the fourth connection surface 10D.
  • the bottom wall of the first source trench 26 communicates with the outer peripheral surface 9.
  • the first source insulating film 27 covers the wall surface of the first source trench 26 and is connected to the main surface insulating film 16 at the active surface 8 .
  • the first source insulating film 27 is connected to the main surface insulating film 16 at the communication portion of the third connection surface 10C, the communication portion of the fourth connection surface 10D, and the communication portion of the outer peripheral surface 9.
  • the first source insulating film 27 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first source insulating film 27 has a single layer structure made of a silicon oxide film. It is particularly preferable that the first source insulating film 27 includes a silicon oxide film made of an oxide of the chip 2 .
  • the first source buried electrode 28 is buried in the first source trench 26 with the first source insulating film 27 interposed therebetween.
  • the first source buried electrode 28 may include conductive polysilicon.
  • the semiconductor device 1 includes a plurality of second trench source structures 30 formed on the first main surface 3 (active surface 8) in the peripheral region 14.
  • a source potential VS is applied to the plurality of second trench source structures 30.
  • the plurality of second trench source structures 30 are arranged in a region between the periphery of the active surface 8 (third connection surface 10C) and the plurality of trench gate structures 20.
  • the plurality of second trench source structures 30 are arranged in a region between two adjacent first trench source structures 25 in the second direction Y, and have a one-to-one correspondence with the plurality of trench gate structures 20 in the first direction X. They are facing each other in a relationship.
  • the plurality of second trench source structures 30 are each formed in a band shape extending in the first direction X in plan view. In this form, the plurality of second trench source structures 30 penetrate through the third connection surface 10C and are exposed from the third connection surface 10C. A plurality of second trench source structures 30 penetrate body region 17 to reach first semiconductor region 6 . The plurality of second trench source structures 30 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the second trench source structure 30 has a third width W3 in the second direction Y and a third depth D3 in the normal direction Z. It is preferable that the third width W3 is approximately equal to the first width W1 described above. It is preferable that the third width W3 is substantially equal to the second width W2 described above.
  • the third width W3 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the third width W3 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the third depth D3 is greater than or equal to the first depth D1 described above. In this embodiment, the third depth D3 is greater than the first depth D1.
  • the third depth D3 is preferably 1.5 times or more and 3 times or less the first depth D1. In this form, the third depth D3 is approximately equal to the second depth D2 described above.
  • the third depth D3 is approximately equal to the outer circumferential depth DO described above.
  • the third depth D3 may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is particularly preferable that the third depth D3 is 2.5 ⁇ m or less.
  • the second trench source structure 30 is arranged at a second distance I2 from the first trench source structure 25 in the second direction Y.
  • the second interval I2 is preferably at least 0.5 times and at most twice the second width W2 (third width W3). It is particularly preferable that the second interval I2 is less than the second width W2 (third width W3).
  • the second interval I2 is preferably approximately equal to the first interval I1 described above.
  • the second interval I2 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the second interval I2 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the second trench source structure 30 is arranged at a third distance I3 from the trench gate structure 20 in the first direction X.
  • the third interval I3 is preferably at least 0.5 times and at most twice the first width W1 (third width W3).
  • the third interval I3 is preferably at least 0.5 times and at most twice the first interval I1 (second interval I2). It is particularly preferable that the third interval I3 is 1.5 times or less the first interval I1 (second interval I2).
  • the third interval I3 may be approximately equal to the first interval I1 (second interval I2).
  • the third interval I3 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the third interval I3 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the second trench source structure 30 includes a second source trench 31, a second source insulating film 32, and a second source buried electrode 33.
  • a second source trench 31 is formed in the active surface 8 and defines a wall surface of the second trench source structure 30 .
  • a side wall of the second source trench 31 communicates with the third connection surface 10C.
  • the bottom wall of the second source trench 31 communicates with the outer peripheral surface 9.
  • the second source insulating film 32 covers the wall surface of the second source trench 31 and is connected to the main surface insulating film 16 at the active surface 8 .
  • the second source insulating film 32 is connected to the main surface insulating film 16 at the communication portion of the third connection surface 10C and the communication portion of the outer peripheral surface 9.
  • the second source insulating film 32 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second source insulating film 32 has a single layer structure made of a silicon oxide film. It is particularly preferable that the second source insulating film 32 includes a silicon oxide film made of an oxide of the chip 2 .
  • the second source buried electrode 33 is buried in the second source trench 31 with the second source insulating film 32 in between.
  • the second source buried electrode 33 may include conductive polysilicon.
  • the semiconductor device 1 includes a plurality of p-type first well regions 35 formed in regions along the plurality of trench gate structures 20 in the active region 12 .
  • first well region 35 has a higher p-type impurity concentration than body region 17 .
  • the p-type impurity concentration of the first well region 35 may be lower than that of the body region 17.
  • the plurality of first well regions 35 are spaced apart from adjacent first trench source structures 25 , cover the wall surfaces of the corresponding trench gate structures 20 , and are electrically connected to the body region 17 at the surface layer of the active surface 8 . ing. The plurality of first well regions 35 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. . The plurality of first well regions 35 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type second well regions 36 formed in regions along the plurality of first trench source structures 25 in the active region 12 and the peripheral region 14 .
  • second well region 36 has a higher p-type impurity concentration than body region 17.
  • the p-type impurity concentration of the second well region 36 may be lower than that of the body region 17.
  • the p-type impurity concentration of the second well region 36 is preferably approximately equal to the p-type impurity concentration of the first well region 35.
  • the plurality of second well regions 36 are spaced apart from adjacent trench gate structures 20 and cover the walls of the corresponding first trench source structures 25, and are electrically connected to the body region 17 in the surface layer of the active surface 8. ing.
  • the plurality of second well regions 36 cover the wall surfaces of the corresponding first trench source structures 25 in the active region 12 and peripheral region 14, and are exposed from the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of second well regions 36 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of second well regions 36 are located on the bottom side of the first semiconductor region 6 with respect to the depth position of the bottoms of the plurality of first well regions 35 .
  • the plurality of second well regions 36 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type third well regions 37 formed in a region along the plurality of second trench source structures 30 in the peripheral region 14 .
  • third well region 37 has a higher p-type impurity concentration than body region 17.
  • the p-type impurity concentration of the third well region 37 may be lower than that of the body region 17.
  • the p-type impurity concentration of the third well region 37 is preferably approximately equal to the p-type impurity concentration of the first well region 35 (second well region 36).
  • the plurality of third well regions 37 are spaced apart from the adjacent trench gate structures 20 and first trench source structures 25 and cover the wall surfaces of the corresponding second trench source structures 30, and form body regions in the surface layer portion of the active surface 8. It is electrically connected to 17.
  • the third well region 37 may be integrated with the first well region 35 in the region between the trench gate structure 20 and the second trench source structure 30.
  • the plurality of third well regions 37 are exposed from the third connection surface 10C.
  • the plurality of third well regions 37 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of third well regions 37 are located on the bottom side of the first semiconductor region 6 with respect to the depth position of the bottoms of the plurality of first well regions 35 .
  • the bottoms of the plurality of third well regions 37 are formed to have approximately the same depth as the bottoms of the plurality of second well regions 36.
  • the plurality of third well regions 37 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type first contact regions 38 formed in regions along the plurality of first trench source structures 25 in the active region 12 .
  • First contact region 38 has a higher p-type impurity concentration than body region 17 .
  • the p-type impurity concentration of the first contact region 38 is higher than that of the second well region 36.
  • the plurality of first contact regions 38 cover the wall surfaces of the corresponding first trench source structures 25 within the corresponding second well regions 36 .
  • the plurality of first contact regions 38 are formed in a one-to-many correspondence with each first trench source structure 25 .
  • the plurality of first contact regions 38 are formed at intervals along the corresponding first trench source structure 25 .
  • the plurality of first contact regions 38 are drawn out from within the corresponding second well region 36 to the surface layer portion of the body region 17 along the wall surface of the corresponding first trench source structure 25 and are exposed from the active surface 8 .
  • a plurality of first contact regions 38 are formed in the active region 12 and not in the peripheral region 14 . That is, the plurality of first contact regions 38 face the trench gate structure 20 in the second direction Y, but do not face the second trench source structure 30 in the second direction Y.
  • the first contact region 38 is not formed within the third well region 37.
  • the plurality of first contact regions 38 are each formed in a band shape extending in the first direction X in plan view. It is preferable that the length of the plurality of first contact regions 38 in the first direction X is equal to or greater than the above-mentioned second width W2. The length of the plurality of first contact regions 38 is preferably greater than the distance between two adjacent first contact regions 38 in the first direction X.
  • the plurality of first contact regions 38 along one first trench source structure 25 are arranged so as to face the region between the plurality of first contact regions 38 along the other first trench source structure 25 in the second direction Y.
  • the array may be shifted in the first direction X. That is, the plurality of first contact regions 38 may be arranged in a staggered manner as a whole at intervals in the first direction X and the second direction Y in plan view.
  • the semiconductor device 1 includes a plurality of gate connection electrode films 39 covering the ends of the plurality of trench gate structures 20 on the first main surface 3 (active surface 8) in the active region 12, respectively. Specifically, the plurality of gate connection electrode films 39 are arranged on the main surface insulating film 16. The plurality of gate connection electrode films 39 are spaced from the inner parts of the plurality of trench gate structures 20, the plurality of first trench source structures 25 and the plurality of second trench source structures 30, and are arranged at the ends of the corresponding trench gate structures 20. Each part is covered.
  • the plurality of gate connection electrode films 39 are arranged alternately with the plurality of first trench source structures 25 in the second direction Y in plan view.
  • the plurality of gate connection electrode films 39 are each formed in a band shape extending in the first direction X.
  • the plurality of gate connection electrode films 39 do not face the plurality of second trench source structures 30 in the second direction Y in plan view.
  • One gate connection electrode film 39 will be explained below.
  • the gate connection electrode film 39 is connected to the corresponding gate buried electrode 23 in a portion covering the corresponding trench gate structure 20.
  • the gate connection electrode film 39 is formed integrally with the corresponding gate buried electrode 23 . That is, the gate connection electrode film 39 consists of a portion where a part of the gate buried electrode 23 is drawn out onto the active surface 8 (main surface insulating film 16) in the form of a film.
  • the gate connection electrode film 39 may be formed separately from the gate buried electrode 23.
  • the gate connection electrode film 39 has an electrode surface 39a extending along the active surface 8.
  • the gate connection electrode film 39 is formed in a tapered shape (a truncated quadrangular pyramid shape) from the active surface 8 toward the electrode surface 39a in cross-sectional view. It is preferable that the electrode surface 39a is formed wider than the trench gate structure 20 in the second direction Y. That is, the electrode surface 39a has a portion that faces the trench gate structure 20 in the normal direction Z, and a portion that faces the region outside the trench gate structure 20 (that is, the main surface insulating film 16) in the normal direction Z. It is preferable that
  • the gate connection electrode film 39 includes conductive polysilicon.
  • the gate connection electrode film 39 has an electrode thickness TE.
  • the electrode thickness TE is preferably 0.5 times or more the aforementioned first width W1 (second width W2). It is preferable that the electrode thickness TE is less than or equal to the outer circumferential depth DO described above. It is preferable that the electrode thickness TE is equal to or less than the second depth D2 described above. It is particularly preferable that the electrode thickness TE is less than the second depth D2 (outer circumferential depth DO).
  • the electrode thickness TE is preferably equal to or less than the first depth D1 described above. It is particularly preferred that the electrode thickness TE is less than the first depth D1.
  • the electrode thickness TE may be 0.05 ⁇ m or more and 2.5 ⁇ m or less.
  • the electrode thickness TE is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the electrode thickness TE may be larger than the first depth D1.
  • the electrode thickness TE may be greater than or equal to the outer circumferential depth DO (second depth D2).
  • FIG. 13 is an enlarged plan view showing the layout of the termination area 15 (first termination area 15A).
  • FIG. 14 is an enlarged plan view showing the layout of the gate resistor 40.
  • FIG. 15 is an enlarged plan view showing the inner part of the gate resistor 40.
  • FIG. 16 is an enlarged plan view showing the peripheral portion of the gate resistor 40. As shown in FIG.
  • FIG. 17 is a sectional view taken along the line XVII-XVII shown in FIG. 15.
  • FIG. 18 is a sectional view taken along the line XVIII-XVIII shown in FIG. 15.
  • FIG. 19 is a sectional view taken along the line XIX-XIX shown in FIG. 16.
  • FIG. 20 is a sectional view taken along line XX-XX shown in FIG. 16.
  • FIG. 21 is a sectional view taken along the line XXI-XXI shown in FIG. 16.
  • FIG. 22 is a sectional view taken along the line XXII-XXII shown in FIG. 16.
  • FIG. 23 is an enlarged plan view showing a main part of the gate resistor 40. As shown in FIG.
  • semiconductor device 1 includes a gate resistor 40 formed on first main surface 3 (active surface 8) in first termination region 15A.
  • the gate resistor 40 is incorporated into the chip 2 (first termination region 15A) as a resistor electrically connected to the gate of the MISFET (trench gate structure 20).
  • the gate resistor 40 is arranged in a region on the first side surface 5A side (first connection surface 10A side) with respect to the active region 12, and faces the active region 12 in the second direction Y.
  • the gate resistor 40 is spaced from the peripheral region 14 in the first direction X so as not to face the peripheral region 14 in the second direction Y.
  • the gate resistor 40 is arranged between the center of the first side surface 5A (first connection surface 10A) and the active region 12.
  • the gate resistor 40 includes at least one (plurality in this form) trench resistor structure 41 formed on the first main surface 3 (active surface 8) in the first termination region 15A. Although a gate potential VG as a first potential is applied to the plurality of trench resistance structures 41, the plurality of trench resistance structures 41 do not contribute to channel control.
  • the plurality of trench resistance structures 41 are each formed in a band shape extending in the first direction X, and are arranged at intervals in the second direction Y. A plurality of trench resistance structures 41 penetrate body region 17 to reach first semiconductor region 6 . The plurality of trench resistance structures 41 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the plurality of trench resistance structures 41 includes a plurality of first trench resistance structures 42 and a plurality of second trench resistance structures 43.
  • a plurality of first trench resistance structures 42 are formed on the active surface 8 at intervals from the periphery of the active surface 8 in the first termination region 15A.
  • the plurality of first trench resistance structures 42 are each formed in a band shape extending in the first direction X, and are arranged at intervals in the second direction Y.
  • the plurality of first trench resistance structures 42 face the first trench source structure 25 in the second direction Y.
  • the plurality of first trench resistance structures 42 are spaced from the second trench source structure 30 in the first direction X so as not to face the second trench source structure 30 in the second direction Y.
  • a plurality of first trench resistance structures 42 penetrate body region 17 to reach first semiconductor region 6 .
  • the plurality of first trench resistance structures 42 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the first trench resistance structure 42 has a first resistance length L1 in the first direction X.
  • the first resistance length L1 is arbitrary and is adjusted as appropriate depending on the resistance value to be achieved.
  • the first trench resistance structure 42 has a fourth width W4 in the second direction Y and a fourth depth D4 in the normal direction Z. It is preferable that the fourth width W4 is approximately equal to the first width W1 described above.
  • the fourth width W4 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the fourth width W4 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the fourth depth D4 is less than the second depth D2 described above.
  • the fourth depth D4 is less than the aforementioned outer circumferential depth DO. It is preferable that the fourth depth D4 is approximately equal to the first depth D1 described above.
  • the fourth depth D4 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the fourth depth D4 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the outermost first trench resistance structure 42 on the side of the active region 12 is arranged from the outermost first trench source structure 25 to the outermost first trench source structure 25 so as to be adjacent to the outermost first trench source structure 25 in the second direction Y. They are arranged with a first interval I1 between them.
  • the outermost first trench resistance structure 42 is spaced in the first direction X from the outermost second trench source structure 30 such that it does not oppose the outermost second trench source structure 30 in the second direction Y. It is placed with a space between.
  • the first trench resistance structure 42 includes a first trench 44, a first insulating film 45, and a first buried electrode 46.
  • the first buried electrode 46 may be referred to as a "first buried resistor.”
  • a first trench 44 is formed in the active surface 8 and defines the walls of the first trench resistance structure 42 .
  • the first insulating film 45 covers the wall surface of the first trench 44 and is connected to the main surface insulating film 16 at the active surface 8 .
  • the first insulating film 45 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first insulating film 45 has a single layer structure made of a silicon oxide film. It is particularly preferable that the first insulating film 45 includes a silicon oxide film made of an oxide of the chip 2 .
  • the first buried electrode 46 is buried in the first trench 44 with the first insulating film 45 interposed therebetween.
  • the first buried electrode 46 may include conductive polysilicon.
  • a plurality of second trench resistance structures 43 are formed on the active surface 8 at intervals from the periphery of the active surface 8 in the first termination region 15A.
  • the plurality of second trench resistance structures 43 are each arranged in a region between two adjacent first trench resistance structures 42 .
  • the plurality of second trench resistance structures 43 are arranged alternately with the plurality of first trench resistance structures 42 in the second direction Y.
  • the plurality of second trench resistance structures 43 are each formed in a band shape extending in the first direction X in plan view.
  • the plurality of second trench resistance structures 43 face the trench gate structure 20 and the first trench source structure 25 in the second direction Y.
  • the plurality of second trench resistance structures 43 are spaced from the second trench source structure 30 in the first direction X so as not to face the second trench source structure 30 in the second direction Y.
  • a plurality of second trench resistance structures 43 penetrate body region 17 to reach first semiconductor region 6 .
  • the plurality of second trench resistance structures 43 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the second trench resistance structure 43 has a second resistance length L2 in the first direction X.
  • the second resistance length L2 is arbitrary and is adjusted as appropriate depending on the resistance value to be achieved.
  • the second resistance length L2 is less than the first resistance length L1 described above. That is, both ends of the second trench resistance structure 43 are set back more inward than both ends of the first trench resistance structure 42 .
  • the second resistance length L2 may be approximately equal to the first resistance length L1. Further, the second resistance length L2 may be larger than the first resistance length L1.
  • the second trench resistance structure 43 has a fifth width W5 in the second direction Y and a fifth depth D5 in the normal direction Z. It is preferable that the fifth width W5 is substantially equal to the fourth width W4 described above.
  • the fifth width W5 is preferably substantially equal to the second width W2 (first width W1) described above.
  • the fifth width W5 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the fifth width W5 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the fifth depth D5 is greater than or equal to the fourth depth D4 (first depth D1) described above. In this form, the fifth depth D5 is larger than the fourth depth D4 (first depth D1).
  • the fifth depth D5 is preferably at least 1.5 times and at most 3 times the fourth depth D4 (first depth D1). It is preferable that the fifth depth D5 is approximately equal to the second depth D2 described above.
  • the fifth depth D5 is approximately equal to the outer circumferential depth DO described above.
  • the fifth depth D5 may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is particularly preferable that the fifth depth D5 is 2.5 ⁇ m or less.
  • the second trench resistance structure 43 is arranged at a fourth distance I4 from the first trench resistance structure 42 in the second direction Y.
  • the fourth interval I4 is preferably at least 0.5 times and at most twice the fourth width W4 (fifth width W5). It is particularly preferable that the fourth interval I4 is less than the fourth width W4 (fifth width W5).
  • the fourth interval I4 is preferably approximately equal to the first interval I1 described above.
  • the fourth interval I4 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the fourth interval I4 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the second trench resistance structure 43 includes a second trench 47, a second insulating film 48, and a second buried electrode 49.
  • the second buried electrode 49 may be referred to as a "first buried resistor.”
  • a second trench 47 is formed in the active surface 8 and defines the walls of the second trench resistance structure 43 .
  • the second insulating film 48 covers the wall surface of the second trench 47 and is connected to the main surface insulating film 16 at the active surface 8 .
  • the second insulating film 48 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second insulating film 48 has a single layer structure made of a silicon oxide film. It is particularly preferable that the second insulating film 48 includes a silicon oxide film made of an oxide of the chip 2.
  • the second buried electrode 49 is buried in the second trench 47 with the second insulating film 48 in between.
  • the second buried electrode 49 may include conductive polysilicon.
  • the gate resistor 40 includes a resistive film 50 that covers at least one (in this embodiment, a plurality of) trench resistive structures 41 on the first main surface 3 (active surface 8).
  • Resistive film 50 includes at least one of a conductive polysilicon film and an alloy crystal film.
  • the alloy crystal film includes alloy crystals composed of metal elements and nonmetal elements.
  • the alloy crystal film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • resistive film 50 includes conductive polysilicon.
  • the resistance film 50 is disposed on the main surface insulating film 16 and has a portion covering the active surface 8 and a portion covering the plurality of trench resistance structures 41.
  • the resistive film 50 covers all the trench resistive structures 41 in the lateral direction (second direction Y) of the plurality of trench resistive structures 41 .
  • the resistive film 50 is connected to the first buried electrode 46 and the second buried electrode 49 in a portion covering the plurality of trench resistive structures 41 .
  • the resistive film 50 is formed integrally with the first buried electrode 46 and the second buried electrode 49. That is, the resistive film 50 consists of a portion in which a portion of the first buried electrode 46 and a portion of the second buried electrode 49 are drawn out onto the active surface 8 (main surface insulating film 16) in the form of a film.
  • the resistive film 50 may be formed separately from the first buried electrode 46 and the second buried electrode 49.
  • the resistive film 50 faces the trench gate structure 20 and the first trench source structure 25 in the second direction Y.
  • the resistive film 50 is spaced from the second trench source structure 30 in the first direction X so as not to face the second trench source structure 30 in the second direction Y.
  • the resistive film 50 is formed in a band shape extending in the first direction X in plan view.
  • the planar shape of the resistive film 50 is arbitrary and adjusted as appropriate depending on the resistance value to be achieved.
  • the resistive film 50 may have a third resistive length L3 in the first direction X that is shorter than the first resistive length L1 of the first trench resistive structure 42 and the second resistive length L2 of the second trench resistive structure 43.
  • the resistive film 50 is spaced inwardly from both ends of the plurality of trench resistance structures 41 with respect to the longitudinal direction (first direction X) of the plurality of trench resistance structures 41. It is preferable that both sides be covered. That is, it is preferable that the resistive film 50 exposes both ends of the plurality of first trench resistance structures 42 and both ends of the plurality of second trench resistance structures 43.
  • the resistive film 50 By setting the resistive film 50 inward with respect to both ends of the plurality of trench resistive structures 41, the resistive film 50 is set back inward from both ends of the plurality of trench resistive structures 41, so that the resistive film 50 is set back in a region closer to the periphery of the active surface 8 than both ends of the plurality of trench resistive structures 41. It can be suppressed from facing the first main surface 3. Therefore, formation of an undesired potential difference (electric field) between the first main surface 3 and the resistive film 50 in the region outside both ends of the plurality of trench resistance structures 41 is suppressed.
  • the resistive film 50 may cover the entire area of the plurality of trench resistive structures 41. That is, the third resistance length L3 may be larger than the first resistance length L1. Further, the resistive film 50 may expose both ends of the plurality of first trench resistance structures 42 and cover both ends of the plurality of second trench resistance structures 43. That is, the third resistance length L3 may be smaller than the first resistance length L1 and larger than the second resistance length L2.
  • the resistive film 50 has a resistive thickness TR in the normal direction Z.
  • the resistor thickness TR is adjusted as appropriate depending on the resistance value to be achieved. That is, the resistance value of the resistive film 50 is adjusted by increasing/decreasing the resistor thickness TR and increasing/decreasing the third resistance length L3. It is preferable that the resistor thickness TR is 0.5 times or more the aforementioned fourth width W4 (fifth width W5).
  • the resistance thickness TR that satisfies this condition, when forming a conductive polysilicon film that fills the first trench 44 and the second trench 47 and covers the first main surface 3 (active surface 8) by the CVD method,
  • the first buried electrode 46, the second buried electrode 49, and the resistive film 50 can be formed using a portion of the conductive polysilicon film.
  • the resistor thickness TR is less than or equal to the outer circumferential depth DO described above. It is preferable that the resistance thickness TR is equal to or less than the fifth depth D5 (second depth D2) described above.
  • the resistance thickness TR is less than the fifth depth D5. It is preferable that the resistance thickness TR is equal to or less than the fourth depth D4 (first depth D1) described above. It is particularly preferable that the resistance thickness TR is less than the fourth depth D4.
  • the resistance thickness TR may be less than the aforementioned electrode thickness TE.
  • the resistance thickness TR may be larger than the electrode thickness TE.
  • the resistance thickness TR may be approximately equal to the electrode thickness TE.
  • the resistance thickness TR may be 0.05 ⁇ m or more and 2.5 ⁇ m or less.
  • the resistor thickness TR is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the resistance thickness TR may be larger than the fourth depth D4. Further, the resistance thickness TR may be greater than or equal to the outer circumferential depth DO (fifth depth D5). Furthermore, when the resistance film 50 is made of an alloy crystal film, the resistance thickness TR may be less than the fourth depth D4. In this case, the resistance thickness TR may be 0.1 nm or more and 100 nm or less.
  • semiconductor device 1 includes a dummy structure 55 formed on first main surface 3 (active surface 8) in first termination region 15A.
  • the dummy structure 55 is incorporated into the active surface 8 (first termination region 15A) for the purpose of alleviating local electric field concentration near the gate resistor 40 and improving withstand voltage (for example, breakdown voltage).
  • withstand voltage for example, breakdown voltage
  • the presence or absence of the dummy structure 55 is arbitrary, and a form without the dummy structure 55 may be adopted.
  • the dummy structure 55 includes a first dummy structure 56 and a second dummy structure 57.
  • the first dummy structure 56 is arranged in a region on the third side surface 5C side (third connection surface 10C side) with respect to the gate resistor 40.
  • the first dummy structure 56 faces the gate resistor 40 in the first direction X, and faces the active region 12 and the first peripheral region 14A in the second direction Y.
  • the second dummy structure 57 is arranged in a region on the fourth side surface 5D side (fourth connection surface 10D side) with respect to the gate resistor 40.
  • the second dummy structure 57 faces the first dummy structure 56 in the first direction X with the gate resistor 40 in between, and faces the active region 12 and the second peripheral region 14B in the second direction Y. Since the layout of the second dummy structure 57 is substantially similar to the layout of the first dummy structure 56, the configuration of the first dummy structure 56 will be described below. The layout of the second dummy structure 57 is obtained by replacing "third connection surface 10C" with "fourth connection surface 10D" in the following description.
  • the first dummy structure 56 includes at least one (in this form, a plurality of) dummy trench structures 60 formed on the first main surface 3 (active surface 8) in the first termination region 15A.
  • a source potential VS as a second potential is applied to the plurality of dummy trench structures 60.
  • the plurality of dummy trench structures 60 are each formed in a band shape extending in the first direction X, and are arranged at intervals in the second direction Y.
  • the plurality of dummy trench structures 60 face the plurality of trench resistance structures 41 in a one-to-one correspondence in the first direction X.
  • the plurality of dummy trench structures 60 face the first trench source structure 25 and the second trench source structure 30 in the second direction Y.
  • a plurality of dummy trench structures 60 penetrate body region 17 to reach first semiconductor region 6 .
  • the plurality of dummy trench structures 60 penetrate through the third connection surface 10C and are exposed from the third connection surface 10C.
  • the plurality of trench gate structures 20 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the plurality of dummy trench structures 60 include a plurality of first dummy trench structures 61 and a plurality of second dummy trench structures 62.
  • the plurality of first dummy trench structures 61 are arranged at the periphery of the active surface 8 and in the region between the plurality of first trench resistance structures 42 .
  • the plurality of first dummy trench structures 61 are each formed in a band shape extending in the first direction X, and are arranged at intervals in the second direction Y.
  • the plurality of first dummy trench structures 61 face the plurality of first trench resistance structures 42 in a one-to-one correspondence in the first direction X. That is, the first trench resistance structure 42 to which the gate potential VG is applied and the first dummy trench structure 61 to which the source potential VS is applied are opposed in the first direction X.
  • the plurality of first dummy trench structures 61 face the first trench source structure 25 and the second trench source structure 30 in the second direction Y.
  • the plurality of first dummy trench structures 61 penetrate through the third connection surface 10C and are exposed from the third connection surface 10C.
  • the plurality of first dummy trench structures 61 penetrate through the body region 17 to reach the first semiconductor region 6 .
  • the plurality of first dummy trench structures 61 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the first dummy trench structure 61 has a sixth width W6 in the second direction Y and a sixth depth D6 in the normal direction Z.
  • the sixth width W6 is approximately equal to the fourth width W4 described above.
  • the sixth width W6 is approximately equal to the first width W1 described above.
  • the sixth width W6 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the sixth width W6 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the sixth depth D6 is less than the aforementioned fifth depth D5 (second depth D2).
  • the sixth depth D6 is less than the aforementioned outer circumferential depth DO. It is preferable that the sixth depth D6 is approximately equal to the fourth depth D4 (first depth D1) described above.
  • the sixth depth D6 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the sixth depth D6 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the first dummy trench structure 61 is arranged at a fifth distance I5 from the first trench resistance structure 42 in the first direction X.
  • the fifth interval I5 is preferably at least 0.5 times and at most twice the fourth width W4 (sixth width W6).
  • the fifth interval I5 is preferably at least 0.5 times and at most twice the fourth interval I4. It is particularly preferable that the fifth interval I5 is 1.5 times or less the fourth interval I4.
  • the fifth interval I5 may be approximately equal to the fourth interval I4.
  • the fifth interval I5 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the fifth interval I5 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the outermost first dummy trench structure 61 on the side of the active region 12 is formed from the outermost first trench source structure 25 so as to be adjacent to the outermost first trench source structure 25 in the second direction Y. They are arranged with a first interval I1 between them.
  • the first dummy trench structure 61 includes a first dummy trench 63, a first dummy insulating film 64, and a first dummy buried electrode 65.
  • the first dummy trench 63 is formed on the active surface 8 and partitions the wall surface of the first dummy trench structure 61 .
  • the side wall and bottom wall of the first dummy trench 63 communicate with the third connection surface 10C.
  • the first dummy insulating film 64 covers the wall surface of the first dummy trench 63 and is connected to the main surface insulating film 16 at the active surface 8 .
  • the first dummy insulating film 64 is connected to the main surface insulating film 16 at the communication portion of the third connection surface 10C.
  • the first dummy insulating film 64 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first dummy insulating film 64 has a single layer structure made of a silicon oxide film. It is particularly preferable that the first dummy insulating film 64 includes a silicon oxide film made of an oxide of the chip 2 .
  • the first dummy buried electrode 65 is buried in the first dummy trench 63 with the first dummy insulating film 64 in between.
  • the first dummy buried electrode 65 may include conductive polysilicon.
  • the plurality of second dummy trench structures 62 are arranged in the region between the periphery of the active surface 8 and the plurality of second trench resistance structures 43.
  • the plurality of second dummy trench structures 62 are arranged in a region between two adjacent first dummy trench structures 61 in the second direction Y.
  • the plurality of second dummy trench structures 62 are arranged alternately with the plurality of first dummy trench structures 61 in the second direction Y, and in a one-to-one correspondence with the plurality of second trench resistance structures 43 in the first direction X. They are facing each other.
  • the second trench resistance structure 43 to which the gate potential VG is applied and the second dummy trench structure 62 to which the source potential VS is applied are opposed in the first direction X.
  • the plurality of second dummy trench structures 62 are each formed in a band shape extending in the first direction X in plan view.
  • the plurality of second dummy trench structures 62 face the first trench source structure 25 and the second trench source structure 30 in the second direction Y.
  • the plurality of second dummy trench structures 62 have portions drawn out toward the end portions of the plurality of second trench resistance structures 43 with respect to the ends of the plurality of first trench resistance structures 42 .
  • the plurality of second dummy trench structures 62 are drawn out to the end side of the plurality of second trench resistance structures 43 with respect to the region between the first trench resistance structure 42 and the first dummy trench structure 61. ing. As a result, the ends of the plurality of second dummy trench structures 62 face the first trench resistance structure 42 in the second direction Y. That is, the plurality of second dummy trench structures 62 have a portion facing the first trench resistance structure 42 in the second direction Y, and a portion facing the first dummy trench structure 61 in the second direction Y. There is.
  • the plurality of second dummy trench structures 62 penetrate through the third connection surface 10C and are exposed from the third connection surface 10C.
  • the plurality of second dummy trench structures 62 penetrate the body region 17 to reach the first semiconductor region 6 .
  • the plurality of second dummy trench structures 62 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the second dummy trench structure 62 has a seventh width W7 in the second direction Y and a seventh depth D7 in the normal direction Z. It is preferable that the seventh width W7 is substantially equal to the fifth width W5 described above. It is preferable that the seventh width W7 is substantially equal to the second width W2 (first width W1) described above.
  • the seventh width W7 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the seventh width W7 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the seventh depth D7 is greater than or equal to the aforementioned sixth depth D6 (fourth depth D4). In this form, the seventh depth D7 is larger than the sixth depth D6 (fourth depth D4). The seventh depth D7 is preferably 1.5 times or more and 3 times or less the sixth depth D6 (fourth depth D4). It is preferable that the seventh depth D7 is substantially equal to the fifth depth D5 (second depth D2) described above. In this form, the seventh depth D7 is approximately equal to the aforementioned outer circumferential depth DO.
  • the seventh depth D7 may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is particularly preferable that the seventh depth D7 is 2.5 ⁇ m or less.
  • the second dummy trench structure 62 is arranged at a sixth interval I6 from the first dummy trench structure 61 in the second direction Y.
  • the sixth interval I6 is preferably at least 0.5 times and at most twice the sixth width W6 (seventh width W7). It is particularly preferable that the sixth interval I6 is less than the sixth width W6 (seventh width W7).
  • the sixth interval I6 is approximately equal to the fourth interval I4 described above.
  • the sixth interval I6 is approximately equal to the first interval I1 described above.
  • the sixth interval I6 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the sixth interval I6 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the second dummy trench structure 62 is arranged at a seventh distance I7 from the second trench resistance structure 43 in the first direction X.
  • the seventh interval I7 is preferably at least 0.5 times and at most twice the sixth width W6 (seventh width W7).
  • the seventh interval I7 is preferably at least 0.5 times and at most twice the sixth width W6 (seventh width W7).
  • the seventh interval I7 is 1.5 times or less the sixth interval I6 (fourth interval I4). It is preferable that the seventh interval I7 is approximately equal to the fifth interval I5 described above.
  • the seventh interval I7 may be approximately equal to the sixth interval I6 (fourth interval I4).
  • the seventh interval I7 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the seventh interval I7 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the second dummy trench structure 62 includes a second dummy trench 66, a second dummy insulating film 67, and a second dummy buried electrode 68.
  • the second dummy trench 66 is formed on the active surface 8 and defines the wall surface of the second dummy trench structure 62 .
  • a side wall of the second dummy trench 66 communicates with the third connection surface 10C. Further, the bottom wall of the second dummy trench 66 communicates with the outer peripheral surface 9.
  • the second dummy insulating film 67 covers the wall surface of the second dummy trench 66 and is connected to the main surface insulating film 16 at the active surface 8 .
  • the second dummy insulating film 67 is connected to the main surface insulating film 16 at the communication portion of the third connection surface 10C and the communication portion of the outer peripheral surface 9.
  • the second dummy insulating film 67 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second dummy insulating film 67 has a single layer structure made of a silicon oxide film. It is particularly preferable that the second dummy insulating film 67 includes a silicon oxide film made of an oxide of the chip 2 .
  • the second dummy buried electrode 68 is buried in the second dummy trench 66 with the second dummy insulating film 67 interposed therebetween.
  • the second dummy buried electrode 68 may include conductive polysilicon.
  • semiconductor device 1 includes a plurality of main mesa portions 70, a plurality of first mesa portions 71, and a plurality of second mesa portions 72.
  • Each main mesa portion 70 is divided into a region between the first trench resistance structure 42 and the second trench resistance structure 43 and a region between the first dummy trench structure 61 and the second dummy trench structure 62.
  • Each main mesa portion 70 extends in the first direction X in a band shape.
  • the width of each main mesa portion 70 in the second direction Y is defined by the fourth interval I4 and the sixth interval I6 described above.
  • Each first mesa portion 71 is divided into a region between the first trench resistance structure 42 and the first dummy trench structure 61, and is connected to the main mesa portion 70.
  • Each first mesa portion 71 is a region where a voltage drop occurs between the gate potential VG and the source potential VS in the first direction X.
  • the width of each first mesa portion 71 in the first direction X is defined by the fifth interval I5 described above.
  • each first mesa portion 71 faces the second dummy trench structure 62 in the second direction Y, and is arranged so that the second trench resistance structure 43 does not face the second trench resistance structure 43 in the second direction Y. is shifted toward the second dummy trench structure 62 with respect to the end of the trench.
  • Each first mesa portion 71 is formed at intervals in the first direction X from the periphery of the resistive film 50, and does not face the resistive film 50 in the normal direction Z.
  • each first mesa portion 71 may face the resistive film 50 in the normal direction Z.
  • Each first mesa portion 71 partitions one main mesa portion 70 and a T-shaped mesa in plan view. From a different perspective, each first mesa portion 71 partitions the two main mesa portions 70 into an H-shaped mesa in a plan view.
  • the plurality of first mesa portions 71 are formed on the same straight line along the second direction Y.
  • the plurality of first mesa portions 71 may be formed offset from each other in the first direction X so as not to be located on the same straight line along the second direction Y.
  • Each second mesa portion 72 is divided into a region between the second trench resistance structure 43 and the second dummy trench structure 62, and is connected to the main mesa portion 70.
  • Each second mesa portion 72 is a region where a voltage drop occurs between the gate potential VG and the source potential VS in the first direction X.
  • the width of each second mesa portion 72 in the first direction X is defined by the aforementioned seventh interval I7.
  • Each second mesa portion 72 is formed at intervals in the first direction X from the first mesa portion 71 so as not to face the first mesa portion 71 in the second direction Y.
  • each second mesa portion 72 is arranged so that it faces the first trench resistance structure 42 in the second direction Y and does not face the first dummy trench structure 61 in the second direction Y. is shifted toward the first trench resistance structure 42 with respect to the end of the trench.
  • the second mesa portions 72 are formed at intervals in the first direction X from the periphery of the resistive film 50 in plan view, and do not face the resistive film 50 in the normal direction Z. Therefore, electrical interference of the resistive film 50 with each second mesa portion 72 is suppressed, and electrical interference of each second mesa portion 72 with the resistive film 50 is suppressed. Of course, if the resistive film 50 is wider than the plurality of trench resistive structures 41, each second mesa portion 72 may face the resistive film 50 in the normal direction Z.
  • Each second mesa portion 72 partitions one main mesa portion 70 and a T-shaped mesa in plan view. From another viewpoint, each second mesa portion 72 partitions the two main mesa portions 70 into an H-shaped mesa in a plan view. In this embodiment, the plurality of second mesa portions 72 are formed on the same straight line along the second direction Y.
  • the plurality of second mesa portions 72 may be formed offset from each other in the first direction X so as not to be located on the same straight line along the second direction Y. Also in this case, the plurality of second mesa portions 72 are formed at intervals in the first direction X from the first mesa portion 71 so as not to face the first mesa portion 71 in the second direction Y.
  • the semiconductor device 1 includes a plurality of p-type fourth well regions 75 formed in a region along the plurality of first trench resistance structures 42 in the first termination region 15A.
  • fourth well region 75 has a higher p-type impurity concentration than body region 17.
  • the p-type impurity concentration of the fourth well region 75 may be lower than that of the body region 17.
  • the p-type impurity concentration of the fourth well region 75 is preferably approximately equal to the p-type impurity concentration of the first well region 35.
  • the plurality of fourth well regions 75 are spaced apart from the second trench resistance structure 43, the first dummy trench structure 61, and the second dummy trench structure 62, and cover the wall surfaces of the corresponding first trench resistance structures 42, and provide an active surface. 8 is electrically connected to the body region 17 at the surface layer portion.
  • Each fourth well region 75 includes a portion that covers the wall surface of each first trench resistance structure 42 in each first mesa portion 71, and faces each first dummy trench structure 61 in the first direction X.
  • each fourth well region 75 has a portion facing the second trench resistance structure 43 in the second direction Y, and a portion facing the second dummy trench structure 62 in the second direction Y.
  • the plurality of fourth well regions 75 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of fourth well regions 75 are located on the active surface 8 side with respect to the depth position of the bottoms of the plurality of second well regions 36.
  • the bottoms of the plurality of fourth well regions 75 are formed to have approximately the same depth as the bottoms of the plurality of first well regions 35.
  • the plurality of fourth well regions 75 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type fifth well regions 76 formed in a region along the plurality of second trench resistance structures 43 in the first termination region 15A.
  • the fifth well region 76 has a higher p-type impurity concentration than the body region 17.
  • the p-type impurity concentration of the fifth well region 76 may be lower than that of the body region 17.
  • the p-type impurity concentration of the fifth well region 76 is preferably approximately equal to the p-type impurity concentration of the plurality of fourth well regions 75 (second well regions 36).
  • the plurality of fifth well regions 76 are spaced apart from the first trench resistance structure 42, the first dummy trench structure 61, and the second dummy trench structure 62, and cover the wall surfaces of the corresponding second trench resistance structures 43, and provide an active surface. 8 is electrically connected to the body region 17 at the surface layer portion.
  • Each fifth well region 76 includes a portion that covers the wall surface of each second trench resistance structure 43 within each second mesa portion 72, and faces the second dummy trench structure 62 in the first direction X. In this form, each fifth well region 76 faces the first trench resistance structure 42 in the second direction Y, and does not face the first dummy trench structure 61 in the second direction Y.
  • the plurality of fifth well regions 76 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of fifth well regions 76 are located on the bottom side of the first semiconductor region 6 with respect to the depth position of the bottoms of the plurality of fourth well regions 75 (first well regions 35).
  • the bottoms of the plurality of fifth well regions 76 are formed to have approximately the same depth as the bottoms of the plurality of second well regions 36.
  • the plurality of fifth well regions 76 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type sixth well regions 77 formed in regions along the plurality of first dummy trench structures 61 in the first termination region 15A.
  • the sixth well region 77 has a higher p-type impurity concentration than the body region 17.
  • the p-type impurity concentration of the sixth well region 77 may be lower than that of the body region 17.
  • the p-type impurity concentration of the sixth well region 77 is preferably approximately equal to the p-type impurity concentration of the fourth well region 75 (first well region 35).
  • the plurality of sixth well regions 77 cover the walls of the first dummy trench structures 61 spaced apart from the first trench resistance structure 42, the second trench resistance structure 43, and the second dummy trench structure 62, and cover the walls of the corresponding first dummy trench structures 61. 8 is electrically connected to the body region 17 at the surface layer portion.
  • Each sixth well region 77 includes a portion that covers the wall surface of each first dummy trench structure 61 within each first mesa portion 71, and faces the first trench resistance structure 42 in the first direction X.
  • Each sixth well region 77 may be formed within each first mesa portion 71 at a distance from each fourth well region 75, or may be integrated with each fourth well region 75. Each sixth well region 77 faces the second dummy trench structure 62 in the second direction Y, and does not face the second trench resistance structure 43 in the second direction Y.
  • the plurality of sixth well regions 77 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of sixth well regions 77 are located on the active surface 8 side with respect to the depth positions of the bottoms of the plurality of fifth well regions 76 (second well regions 36).
  • the bottoms of the plurality of sixth well regions 77 are formed to have approximately the same depth as the bottoms of the plurality of fourth well regions 75 (first well regions 35).
  • the plurality of sixth well regions 77 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type seventh well regions 78 formed in regions along the plurality of second dummy trench structures 62 in the first termination region 15A.
  • the seventh well region 78 has a higher p-type impurity concentration than the body region 17.
  • the p-type impurity concentration of the seventh well region 78 may be lower than that of the body region 17.
  • the p-type impurity concentration of the seventh well region 78 is preferably approximately equal to the p-type impurity concentration of the fifth well region 76 (second well region 36).
  • the plurality of seventh well regions 78 cover the walls of the second dummy trench structures 62 spaced apart from the first trench resistance structure 42, the second trench resistance structure 43, and the first dummy trench structure 61, and cover the walls of the second dummy trench structures 62, which correspond to the active surface. 8 is electrically connected to the body region 17 at the surface layer portion.
  • Each seventh well region 78 includes a portion that covers the wall surface of each second dummy trench structure 62 within each second mesa portion 72, and faces the second trench resistance structure 43 in the first direction X.
  • Each seventh well region 78 may be formed within each second mesa portion 72 at a distance from each fifth well region 76, or may be integrated with each fifth well region 76.
  • Each seventh well region 78 has a portion facing the first dummy trench structure 61 in the second direction Y, and a portion facing the first trench resistance structure 42 in the second direction Y.
  • the plurality of seventh well regions 78 are formed at intervals from the bottom of the first semiconductor region 6 to the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of seventh well regions 78 are located on the bottom side of the first semiconductor region 6 with respect to the depth position of the bottoms of the plurality of sixth well regions 77 (fourth well regions 75).
  • the bottoms of the plurality of seventh well regions 78 are formed to have approximately the same depth as the bottoms of the plurality of fifth well regions 76 (second well regions 36).
  • the plurality of seventh well regions 78 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type second contact regions 79 formed in regions along the plurality of second trench resistance structures 43 in the first termination region 15A.
  • Second contact region 79 has a higher p-type impurity concentration than body region 17 .
  • the p-type impurity concentration of the second contact region 79 is higher than that of the fifth well region 76.
  • the p-type impurity concentration of the second contact region 79 is preferably approximately equal to the p-type impurity concentration of the first contact region 38.
  • the plurality of second contact regions 79 cover the wall surfaces of the corresponding second trench resistance structures 43 within the corresponding fifth well regions 76 .
  • the plurality of second contact regions 79 are formed in a one-to-many correspondence with each second trench resistance structure 43 .
  • the plurality of second contact regions 79 are formed at intervals along the corresponding second trench resistance structures 43 .
  • the plurality of second contact regions 79 are drawn out from within the corresponding fifth well region 76 along the wall surface of the corresponding second trench resistance structure 43 to the surface layer portion of the body region 17 and exposed from the active surface 8 .
  • the plurality of second contact regions 79 are each formed in a band shape extending in the first direction X in plan view. It is preferable that the length of the plurality of second contact regions 79 in the first direction X is equal to or greater than the aforementioned fifth width W5.
  • the length of the plurality of second contact regions 79 is preferably greater than the distance between two second contact regions 79 adjacent to each other in the first direction X.
  • the length of the plurality of second contact regions 79 is preferably less than the distance between the first mesa portion 71 and the second mesa portion 72.
  • the length of the plurality of second contact regions 79 is approximately equal to the length of the plurality of first contact regions 38.
  • the plurality of second contact regions 79 include an outermost second contact region 79 that covers a region along the edge of each second trench resistance structure 43 . It is preferable that the outermost second contact region 79 be formed at a distance from the second mesa portion 72 . That is, the outermost second contact region 79 preferably faces the first trench resistance structure 42 in the second direction Y and does not face the first dummy trench structure 61 in the second direction Y.
  • the distance between the second mesa portion 72 and the outermost second contact region 79 may be less than the length of the second contact region 79.
  • the distance between the second mesa portion 72 and the outermost second contact region 79 may be less than the fifth width W5 described above. It is particularly preferable that the distance between the second mesa portion 72 and the outermost second contact region 79 be less than the width of the second mesa portion 72 (seventh interval I7).
  • a plurality of second contact regions 79 along one second trench resistance structure 43 face a plurality of second contact regions 79 along another second trench resistance structure 43 in the second direction Y. That is, in this embodiment, the plurality of second contact regions 79 are generally arranged in a matrix at intervals in the first direction X and the second direction Y when viewed from above. The plurality of second contact regions 79 may face the plurality of first contact regions 38 in the second direction Y. In this case, the plurality of second contact regions 79 may be arranged in a matrix along with the plurality of first contact regions 38.
  • the plurality of second contact regions 79 along one second trench resistance structure 43 are arranged so as to face in the second direction Y a region between the plurality of second contact regions 79 along another second trench resistance structure 43.
  • the array may be shifted in the first direction X. That is, the plurality of second contact regions 79 may be arranged in a staggered manner as a whole at intervals in the first direction X and the second direction Y in plan view.
  • the plurality of second contact regions 79 may face the region between the plurality of first contact regions 38 in the second direction Y. In this case, the plurality of second contact regions 79 may be arranged in a staggered manner together with the plurality of first contact regions 38.
  • the semiconductor device 1 includes a plurality of p-type third contact regions 80 formed in regions along the plurality of second dummy trench structures 62 in the first termination region 15A.
  • Third contact region 80 has a higher p-type impurity concentration than body region 17 .
  • the p-type impurity concentration of the third contact region 80 is higher than that of the seventh well region 78.
  • the p-type impurity concentration of the third contact region 80 is preferably approximately equal to the p-type impurity concentration of the second contact region 79 (first contact region 38).
  • the plurality of third contact regions 80 cover the wall surfaces of the corresponding second dummy trench structures 62 within the corresponding seventh well regions 78 .
  • the plurality of third contact regions 80 are formed in a one-to-many correspondence with each second dummy trench structure 62.
  • the plurality of third contact regions 80 are formed at intervals along the corresponding second dummy trench structures 62.
  • the plurality of third contact regions 80 are drawn out from within the corresponding seventh well region 78 along the wall surface of the corresponding second dummy trench structure 62 to the surface layer portion of the body region 17 and are exposed from the active surface 8 .
  • the plurality of third contact regions 80 are each formed in a band shape extending in the first direction X in plan view. It is preferable that the length of the plurality of third contact regions 80 in the first direction X is equal to or greater than the aforementioned seventh width W7.
  • the length of the plurality of third contact regions 80 is preferably greater than the distance between two third contact regions 80 adjacent to each other in the first direction X.
  • the length of the plurality of third contact regions 80 is preferably less than the distance between the first mesa portion 71 and the second mesa portion 72.
  • the length of the plurality of third contact regions 80 is preferably approximately equal to the length of the plurality of second contact regions 79 (first contact regions 38).
  • the plurality of third contact regions 80 face the first dummy trench structure 61 in the second direction Y in a region on the third connection surface 10C side with respect to the first mesa portion 71.
  • the plurality of third contact regions 80 are formed at intervals along each second dummy trench structure 62 such that the first mesa portion 71 is located between two third contact regions 80 adjacent to each other.
  • the plurality of third contact regions 80 are preferably formed at intervals in the first direction X from the first mesa portion 71 so as not to face the first mesa portion 71 .
  • the distance between the first mesa portion 71 and the third contact region 80 is preferably less than the length of the third contact region 80.
  • the distance between the first mesa portion 71 and the third contact region 80 is preferably less than the aforementioned seventh width W7. It is particularly preferable that the distance between the first mesa portion 71 and the third contact region 80 is less than the width of the first mesa portion 71 (fifth interval I5).
  • the plurality of third contact regions 80 include at least one (one in this example) outermost third contact region 80 formed in the range between the first mesa portion 71 and the second mesa portion 72.
  • the outermost third contact region 80 faces the first trench resistance structure 42 in the second direction Y.
  • the outermost third contact region 80 and the outermost second contact region 79 sandwich the second mesa portion 72 .
  • the outermost third contact region 80 is formed with an interval in the first direction X from the first mesa portion 71 and the second mesa portion 72. That is, the outermost third contact region 80 preferably faces the first trench resistance structure 42 in the second direction Y and does not face the first dummy trench structure 61 in the second direction Y.
  • the distance between the second mesa portion 72 and the third contact region 80 is preferably less than the length of the third contact region 80.
  • the distance between the second mesa portion 72 and the third contact region 80 is preferably less than the aforementioned seventh width W7.
  • the distance between the second mesa portion 72 and the outermost third contact region 80 is less than the width of the second mesa portion 72 (seventh interval I7).
  • the distance between the outermost second contact region 79 and the outermost third contact region 80 that are adjacent to each other with the second mesa portion 72 in between is the distance between the two third contact regions 80 that are adjacent to each other with the first mesa portion 71 in between. It is preferable that the distance between
  • the plurality of third contact regions 80 along one second dummy trench structure 62 are arranged so as to face in the second direction Y a region between the plurality of third contact regions 80 along the other second dummy trench structure 62.
  • the array may be shifted in the first direction X. That is, the plurality of third contact regions 80 may be arranged in a staggered manner as a whole at intervals in the first direction X and the second direction Y in plan view. In this case, the plurality of third contact regions 80 may be arranged in a staggered manner together with the plurality of second contact regions 79. Further, the plurality of third contact regions 80 may be arranged in a staggered manner together with the plurality of first contact regions 38.
  • semiconductor device 1 includes a termination dummy structure 85 formed on first main surface 3 (active surface 8) in first termination region 15A.
  • the termination dummy structure 85 is incorporated into the active surface 8 (first termination region 15A) for the purpose of alleviating local electric field concentration in the vicinity of the gate resistor 40 and improving withstand voltage (for example, breakdown voltage). ing.
  • the presence or absence of the termination dummy structure 85 is optional, and a form without the termination dummy structure 85 may be adopted.
  • the termination dummy structure 85 is arranged in a region on the first side surface 5A side (first connection surface 10A side) with respect to the gate resistor 40.
  • a termination dummy structure 85 is formed at the termination edge of the active surface 8 .
  • the termination dummy structure 85 faces the gate resistor 40 and the dummy structure 55 in the second direction Y.
  • the termination dummy structure 85 faces the active region 12 across the gate resistor 40 in the second direction Y, faces the first peripheral region 14A across the first dummy structure 56 in the second direction Y, and faces the first peripheral region 14A across the first dummy structure 56 in the second direction Y. It faces the second peripheral region 14B with the second dummy structure 57 in between.
  • FIG. 24 is an enlarged plan view showing the layout of the termination dummy structure 85.
  • FIG. 25 is a further enlarged plan view showing the layout of the termination dummy structure 85.
  • FIG. 26 is a sectional view taken along the line XXVI-XXVI shown in FIG. 25.
  • termination dummy structure 85 includes at least one (in this form, plural) trench termination structure 86 formed in first termination region 15A.
  • a source potential VS as a second potential is applied to the plurality of trench termination structures 86.
  • the plurality of trench termination structures 86 are each formed in a band shape extending in the first direction X, and are arranged at intervals in the second direction Y.
  • the plurality of trench termination structures 86 face the second trench resistance structure 43 and the second dummy trench structure 62 in the second direction Y.
  • the plurality of trench termination structures 86 are exposed from at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the trench termination structure 86 penetrates both the third connection surface 10C and the fourth connection surface 10D, and is exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • a plurality of trench termination structures 86 penetrate body region 17 to reach first semiconductor region 6 .
  • the plurality of trench termination structures 86 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • Trench termination structure 86 has an eighth width W8 in the second direction Y and an eighth depth D8 in the normal direction Z. It is preferable that the eighth width W8 is substantially equal to the fifth width W5 (second width W2) described above.
  • the eighth width W8 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the eighth width W8 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the eighth depth D8 is greater than or equal to the fourth depth D4 (first depth D1) described above. In this form, the eighth depth D8 is larger than the fourth depth D4 (first depth D1).
  • the eighth depth D8 is preferably at least 1.5 times and at most 3 times the fourth depth D4 (first depth D1). In this embodiment, the eighth depth D8 is approximately equal to the fifth depth D5 (second depth D2) described above.
  • the eighth depth D8 is approximately equal to the outer circumferential depth DO described above.
  • the eighth depth D8 may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is particularly preferable that the eighth depth D8 is 2.5 ⁇ m or less.
  • the plurality of trench termination structures 86 are arranged at an eighth interval I8 from each other in the second direction Y.
  • the eighth interval I8 is preferably at least 0.5 times and at most twice the eighth width W8. It is particularly preferable that the eighth interval I8 is less than the eighth width W8.
  • the eighth width W8 is preferably substantially equal to the fourth interval I4 (first interval I1) described above.
  • the eighth width W8 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the eighth width W8 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the outermost trench termination structure 86 on the gate resistor 40 side extends from the outermost second trench resistance structure 43 to the aforementioned second trench resistance structure 43 so as to be adjacent to the outermost second trench resistance structure 43 in the second direction Y. They are arranged at four intervals I4. Further, in this form, the outermost trench termination structure 86 is arranged at the above-mentioned sixth interval I6 from the outermost second dummy trench structure 62 so as to be adjacent to the outermost second dummy trench structure 62 in the second direction Y. It is placed with a space between.
  • the trench termination structure 86 includes a termination trench 87, a termination insulating film 88, and a termination buried electrode 89. Termination trenches 87 are formed in active surface 8 and define walls of trench termination structure 86 . A side wall of the termination trench 87 communicates with the third connection surface 10C. The bottom wall of the termination trench 87 communicates with the outer circumferential surface 9 .
  • the termination insulating film 88 covers the wall surface of the termination trench 87 and is connected to the main surface insulating film 16 at the active surface 8 .
  • the termination insulating film 88 is connected to the main surface insulating film 16 at the communication portion of the third connection surface 10C and the communication portion of the outer peripheral surface 9.
  • Termination insulating film 88 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the termination insulating film 88 has a single layer structure made of a silicon oxide film. It is particularly preferable that the termination insulating film 88 includes a silicon oxide film made of the oxide of the chip 2.
  • the terminal buried electrode 89 is buried in the terminal trench 87 with the terminal insulating film 88 interposed therebetween.
  • the terminal buried electrode 89 may include conductive polysilicon.
  • the semiconductor device 1 includes a plurality of p-type eighth well regions 90 formed in regions along the plurality of trench termination structures 86 in the first termination region 15A.
  • the eighth well region 90 has a higher p-type impurity concentration than the body region 17.
  • the p-type impurity concentration of the eighth well region 90 may be lower than that of the body region 17.
  • the p-type impurity concentration of the eighth well region 90 is preferably approximately equal to the p-type impurity concentration of the second well region 36 (first well region 35).
  • the plurality of eighth well regions 90 are spaced apart from adjacent trench termination structures 86 , cover the walls of the corresponding trench termination structures 86 , and are electrically connected to the body region 17 at the surface layer of the active surface 8 . .
  • the plurality of eighth well regions 90 extend in a band shape along the corresponding trench termination structure 86 in plan view, and are exposed from the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of eighth well regions 90 are formed at intervals from the bottom of the first semiconductor region 6 to the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of eighth well regions 90 are located on the bottom side of the first semiconductor region 6 with respect to the depth position of the bottoms of the plurality of first well regions 35 .
  • the bottoms of the plurality of eighth well regions 90 are formed to have approximately the same depth as the bottoms of the plurality of second well regions 36.
  • the plurality of eighth well regions 90 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a dummy structure 55 and a termination dummy structure 85 formed on the first main surface 3 (active surface 8) in the second termination region 15B.
  • Semiconductor device 1 does not include gate resistor 40 in second termination region 15B.
  • the dummy structure 55 on the second termination region 15B side is arranged in a region on the fourth side surface 5D side (fourth connection surface 10D side) with respect to the active region 12, and is attached to the active region 12 and the peripheral region 14 in the second direction Y. They are facing each other.
  • the dummy structure 55 on the second termination region 15B side includes a plurality of dummy trench structures 60 (a plurality of first dummy trench structures 61 and a plurality of second dummy trench structures 62).
  • the plurality of dummy trench structures 60 on the second termination region 15B side penetrate both the third connection surface 10C and the fourth connection surface 10D, and are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the configuration of the dummy structure 55 on the second termination region 15B side is the same as the configuration of the dummy structure 55 (first dummy structure 56) on the first termination region 15A side.
  • the termination dummy structure 85 on the second termination region 15B side has the same configuration as the termination dummy structure 85 on the first termination region 15A side.
  • the description of the termination dummy structure 85 on the first termination region 15A side applies.
  • the semiconductor device 1 also includes a plurality of sixth well regions 77, a plurality of seventh well regions 78, a plurality of second contact regions 79, and a plurality of eighth well regions in the second termination region 15B.
  • a well region 90 is included.
  • the sixth well region 77, seventh well region 78, second contact region 79, and eighth well region 90 on the second termination region 15B side the sixth well region 77, seventh well region 77 on the first termination region 15A side
  • the description of well region 78, second contact region 79 and eighth well region 90 applies.
  • semiconductor device 1 includes a p-type outer well region 91 formed in a surface layer portion of outer peripheral surface 9. Referring to FIG. Outer well region 91 has a lower p-type impurity concentration than first contact region 38 .
  • the p-type impurity concentration of the outer well region 91 is higher than that of the body region 17.
  • the p-type impurity concentration of outer well region 91 may be lower than that of body region 17. It is preferable that the outer well region 91 has approximately the same p-type impurity concentration as the first well region 35 (second well region 36).
  • the outer well region 91 is formed at a distance from the periphery of the outer circumferential surface 9 (first to fourth side surfaces 5A to 5D) toward the active surface 8 in a plan view, and extends in a band shape along the active surface 8.
  • the outer well region 91 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the outer well region 91 extends from the surface layer of the outer peripheral surface 9 toward the surface layer portions of the first to fourth connection surfaces 10A to 10D, and covers the first to fourth connection surfaces 10A to 10D.
  • the outer well region 91 is electrically connected to the body region 17 at the surface layer of the active surface 8 .
  • the outer well region 91 is connected to the second well region 36 at a communication portion between the third connection surface 10C (fourth connection surface 10D) and the first trench source structure 25.
  • the outer well region 91 is connected to the third well region 37 at a communication portion between the third connection surface 10C (fourth connection surface 10D) and the second trench source structure 30.
  • the outer well region 91 is connected to the sixth well region 77 at a communication portion between the third connection surface 10C (fourth connection surface 10D) and the first dummy trench structure 61.
  • the outer well region 91 is connected to the seventh well region 78 at a communication portion between the third connection surface 10C (fourth connection surface 10D) and the second dummy trench structure 62.
  • Outer well region 91 is connected to eighth well region 90 at a communicating portion between third connection surface 10C (fourth connection surface 10D) and trench termination structure 86.
  • the outer well region 91 is formed at a distance from the bottom of the first semiconductor region 6 toward the outer peripheral surface 9 side, and faces the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
  • the outer well region 91 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the first trench source structure 25 (second trench resistance structure 43).
  • the bottom of the outer well region 91 is located closer to the bottom of the first semiconductor region 6 than the bottom of the first contact region 38 .
  • the bottom of the outer well region 91 is preferably formed at a depth approximately equal to the bottom of the second well region 36. Outer well region 91 forms a pn junction with first semiconductor region 6 .
  • the semiconductor device 1 includes a p-type outer contact region 92 formed in the surface layer of an outer well region 91.
  • Outer contact region 92 has a higher p-type impurity concentration than body region 17.
  • the p-type impurity concentration of outer contact region 92 is higher than that of outer well region 91.
  • the p-type impurity concentration of the outer contact region 92 is preferably approximately equal to the p-type impurity concentration of the first contact region 38 (second contact region 79).
  • the outer contact region 92 is located in the outer well at a distance from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D) and the periphery of the outer peripheral surface 9 (first to fourth side surfaces 5A to 5D) in plan view. It is formed in the surface layer part of the region 91 and is formed in a band shape extending along the active surface 8 .
  • the outer contact region 92 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the outer contact region 92 is formed at a distance from the bottom of the outer well region 91 toward the outer circumferential surface 9 and faces the first semiconductor region 6 with a part of the outer well region 91 in between.
  • the outer contact region 92 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the first trench source structure 25 (second trench resistance structure 43).
  • the bottom of the outer contact region 92 is preferably formed at a depth approximately equal to the bottom of the first contact region 38 (second contact region 79).
  • the semiconductor device 1 includes at least one (preferably 2 or more and 20 or less) p-type field regions 93 formed in the surface layer of the outer circumferential surface 9 in a region between the periphery of the outer circumferential surface 9 and the outer well region 91. including.
  • semiconductor device 1 includes four field regions 93.
  • the plurality of field regions 93 are formed in an electrically floating state and relieve the electric field within the chip 2 at the outer peripheral surface 9.
  • Field region 93 may have a lower p-type impurity concentration than outer contact region 92.
  • Field region 93 may have a higher p-type impurity concentration than outer well region 91.
  • Field region 93 may have a lower p-type impurity concentration than outer well region 91.
  • the plurality of field regions 93 are arranged at intervals from the outer well region 91 side to the peripheral edge side of the outer peripheral surface 9.
  • the plurality of field regions 93 are formed in a band shape extending along the active surface 8 in plan view.
  • the plurality of field regions 93 are formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the plurality of field regions 93 are formed at intervals from the bottom of the first semiconductor region 6 to the outer peripheral surface 9 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
  • the plurality of field regions 93 are located closer to the bottom of the first semiconductor region 6 than the bottom wall of the first trench source structure 25 .
  • the bottoms of the plurality of field regions 93 are located closer to the bottom of the first semiconductor region 6 than the bottom of the first contact region 38 .
  • the bottoms of the plurality of field regions 93 may be formed at approximately the same depth as the bottom of the second well region 36 .
  • the semiconductor device 1 includes a sidewall wiring 95 formed on the outer peripheral surface 9 so as to cover at least one of the first to fourth connection surfaces 10A to 10D. Specifically, the sidewall wiring 95 is arranged on the main surface insulating film 16. The sidewall wiring 95 also functions as a sidewall structure that alleviates the step formed between the active surface 8 and the outer peripheral surface 9.
  • the sidewall wiring 95 is formed in a band shape extending along at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the sidewall wiring 95 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D so as to surround the active surface 8 in plan view. Portions of the sidewall wiring 95 that cover the four corners of the active surface 8 are formed in a curved shape toward the outer peripheral surface 9 side.
  • the sidewall wiring 95 includes a portion extending in a film shape along the outer peripheral surface 9 and a portion extending in a film shape along the first to fourth connection surfaces 10A to 10D.
  • a portion of the sidewall wiring 95 located above the outer circumferential surface 9 may cover the outer circumferential surface 9 in a region on the outer circumferential surface 9 side with respect to the active surface 8 .
  • a portion of the sidewall wiring 95 located above the outer peripheral surface 9 may have a thickness less than the thickness of the active plateau 11 (outer peripheral depth DO).
  • the sidewall wiring 95 faces the outer well region 91 on the outer peripheral surface 9 with the main surface insulating film 16 in between. Sidewall wiring 95 may face outer contact region 92 with main surface insulating film 16 in between. In this embodiment, the sidewall wiring 95 is formed at a distance from the field region 93 toward the active surface 8 in plan view.
  • the sidewall wiring 95 connects the second well region 36, the third well region 37, the sixth well region 77, the seventh well region 78, and the third well region 37 with the main surface insulating film 16 in between at the first to fourth connection surfaces 10A to 10D. It faces an 8-well region 90 and an outer well region 91. In this form, sidewall wiring 95 also faces body region 17 with main surface insulating film 16 in between.
  • the sidewall wiring 95 includes an exposed portion of the first trench source structure 25, an exposed portion of the second trench source structure 30, an exposed portion of the first dummy trench structure 61, and a second dummy trench structure 25 on the first to fourth connection surfaces 10A to 10D.
  • the exposed portions of trench structure 62 and trench termination structure 86 are covered.
  • the sidewall wiring 95 is electrically connected to the first trench source structure 25, the second trench source structure 30, the first dummy trench structure 61, the second dummy trench structure 62, and the trench termination structure 86.
  • the sidewall wiring 95 applies the source potential VS to the connection target from the outer peripheral surface 9 side.
  • the sidewall wiring 95 has an overlap portion 96 that rides on the edge of the active surface 8 from at least one of the first to fourth connection surfaces 10A to 10D.
  • the overlap portion 96 covers the active surface 8 in a film shape in a plan view and is formed in a band shape extending along the edge of the active surface 8.
  • the overlap portion 96 is formed in an annular shape (specifically, a square annular shape) surrounding the inner part of the active surface 8 in plan view.
  • the overlap portion 96 is electrically connected to the first trench source structure 25 , the second trench source structure 30 , the first dummy trench structure 61 , the second dummy trench structure 62 , and the trench termination structure 86 over the active surface 8 . has been done.
  • the sidewall wiring 95 includes conductive polysilicon, and includes a first buried source electrode 28 , a second buried source electrode 33 , a first dummy buried electrode 65 , a second dummy buried electrode 68 , and a terminal buried electrode 89 . It is integrally formed. Of course, the sidewall wiring 95 is formed separately from the first buried source electrode 28, the second buried source electrode 33, the first dummy buried electrode 65, the second dummy buried electrode 68, and the terminal buried electrode 89. Good too.
  • the semiconductor device 1 includes an interlayer insulating film 99 that covers the main surface insulating film 16.
  • the interlayer insulating film 99 covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D with the main surface insulating film 16 in between.
  • the interlayer insulating film 99 includes, on the active surface 8, a trench gate structure 20, a first trench source structure 25, a second trench source structure 30, a first trench resistance structure 42, a second trench resistance structure 43, a first dummy trench structure 61, The second dummy trench structure 62 and trench termination structure 86 are covered.
  • the interlayer insulating film 99 covers the resistive film 50 in the first termination region 15A, and covers the plurality of trench resistive structures 41 with the resistive film 50 in between.
  • the interlayer insulating film 99 covers the outer well region 91 , the outer contact region 92 , and the plurality of field regions 93 on the outer peripheral surface 9 with the main surface insulating film 16 interposed therebetween.
  • the interlayer insulating film 99 covers the sidewall wiring 95 at the first to fourth connection surfaces 10A to 10D.
  • the interlayer insulating film 99 is continuous with the first to fourth side surfaces 5A to 5D.
  • the wall portion of the interlayer insulating film 99 may be formed at a distance inward from the periphery of the outer circumferential surface 9 to expose the first semiconductor region 6 from the periphery of the outer circumferential surface 9 .
  • Interlayer insulating film 99 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In this form, interlayer insulating film 99 includes a silicon oxide film.
  • semiconductor device 1 includes a gate electrode 100 disposed on interlayer insulating film 99.
  • the gate electrode 100 has a resistance value lower than the resistance value of the gate resistor 40.
  • gate electrode 100 has a resistance value lower than the resistance value of trench resistance structure 41.
  • the gate electrode 100 has a resistance value lower than the resistance value of the resistive film 50.
  • the gate electrode 100 is thicker than the resistive film 50. It is preferable that the gate electrode 100 is thicker than the interlayer insulating film 99.
  • the gate electrode 100 may have a thickness of 0.5 ⁇ m or more and 10 ⁇ m or less. The thickness of the gate electrode 100 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the gate electrode 100 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the gate electrode 100 is made of at least one of a pure Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It may contain one.
  • the gate electrode 100 has a stacked structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) stacked in this order from the chip 2 side. Gate electrode 100 may also be referred to as "gate metal.”
  • the gate electrode 100 includes a gate pad 101, a gate wiring 102, and a gate subpad 103.
  • a gate potential VG is applied to the gate pad 101 from the outside.
  • the gate pad 101 is arranged in a region along the center of the first connection surface 10A in plan view.
  • the gate pad 101 is arranged on the inner part of the active surface 8 at a distance from the periphery of the active surface 8 and is not arranged on the outer circumferential surface 9 .
  • Gate pad 101 is arranged in a region overlapping active region 12 and first termination region 15A in plan view.
  • the gate pad 101 covers the plurality of trench gate structures 20 and the plurality of first trench source structures 25 with an interlayer insulating film 99 in between in the active region 12 .
  • the gate pad 101 is arranged in a region overlapping the gate resistor 40 in plan view.
  • gate pad 101 is formed at a distance from dummy structure 55 and termination dummy structure 85 in plan view.
  • the gate pad 101 may be placed in a region overlapping either or both of the dummy structure 55 and the termination dummy structure 85 in plan view.
  • the gate pad 101 penetrates the interlayer insulating film 99 in the first termination region 15A and is electrically connected to the gate resistor 40. Specifically, gate pad 101 penetrates interlayer insulating film 99 and is connected to resistive film 50 . In this embodiment, gate pad 101 penetrates interlayer insulating film 99 and is connected to the center of resistive film 50 .
  • the gate pad 101 faces one or more (in this embodiment, more than one) trench resistance structures 41 with the resistance film 50 in between.
  • the gate pad 101 faces the plurality of first trench resistance structures 42 and the plurality of second trench resistance structures 43 with the resistance film 50 in between.
  • the gate pad 101 includes a pad main body portion 104 and a lead-out portion 105.
  • the pad main body portion 104 is a portion to which a gate potential VG is applied from the outside.
  • the pad body portion 104 is disposed on a portion of the interlayer insulating film 99 that covers the active region 12, and faces the gate resistor 40 in the second direction Y in plan view.
  • the pad body portion 104 covers the plurality of trench gate structures 20 and the plurality of first trench source structures 25 with an interlayer insulating film 99 in between. In this form, the pad body portion 104 is formed wider than the gate resistor 40 (trench gate structure 20) in the first direction X.
  • the pad main body portion 104 is formed into a rectangular shape in plan view. It is preferable that the pad main body portion 104 has a planar area that is 25% or less of the planar area of the first main surface 3. The planar area of the pad body 104 is preferably 10% or less of the planar area of the first main surface 3.
  • the lead portion 105 is a portion that electrically connects the pad main body portion 104 to the gate resistor 40.
  • the extended portion 105 is extended in a band shape from the pad main body portion 104 onto a portion of the interlayer insulating film 99 that covers the gate resistor 40 .
  • the drawer portion 105 is formed narrower than the pad body portion 104 in the first direction X.
  • the lead-out portion 105 is formed to be narrower than the gate resistor 40 (trench gate structure 20) in the first direction X.
  • the lead portion 105 is connected to the gate resistor 40 via a first resistor opening 106 formed in the interlayer insulating film 99. Specifically, the lead portion 105 is connected to the resistive film 50 within the first resistive opening 106 . That is, the lead portion 105 is electrically connected to the plurality of trench resistance structures 41 via the resistance film 50.
  • the pad main body part 104 is electrically connected to the plurality of trench resistance structures 41 and the resistance film 50 via the lead-out part 105.
  • the lead-out portion 105 faces one or more (in this embodiment, a plurality of) trench resistance structures 41 with the resistance film 50 in between.
  • the lead-out portion 105 faces the plurality of first trench resistance structures 42 and the plurality of second trench resistance structures 43 with the resistance film 50 in between.
  • the gate wiring 102 is selectively routed from the first termination region 15A toward the active region 12 so as to transmit the gate potential VG applied to the gate pad 101 to the plurality of trench gate structures 20.
  • the gate wiring 102 is arranged on the inner part of the active surface 8 at a distance from the periphery of the active surface 8 , and is not arranged on the outer peripheral surface 9 .
  • the gate wiring 102 is placed on the interlayer insulating film 99 at a distance from the gate pad 101 in the first termination region 15A. Gate wiring 102 penetrates interlayer insulating film 99 at a position different from gate pad 101 and is electrically connected to gate resistor 40 . Specifically, the gate wiring 102 passes through the interlayer insulating film 99 and is connected to the resistive film 50 . Thereby, the gate wiring 102 is electrically connected to the gate pad 101 via the plurality of trench resistance structures 41 and the resistance film 50.
  • the gate wiring 102 faces one or more (in this embodiment, more than one) trench resistance structures 41 with the resistance film 50 in between.
  • the gate wiring 102 faces the plurality of first trench resistance structures 42 and the plurality of second trench resistance structures 43 with the resistance film 50 in between.
  • the gate wiring 102 extends in a line shape so as to intersect (specifically, orthogonally) the plurality of trench gate structures 20 in the active region 12, and penetrates the interlayer insulating film 99 to electrically connect to the plurality of trench gate structures 20. It is connected.
  • the gate wiring 102 includes a first gate wiring 102A, a second gate wiring 102B, and a third gate wiring 102C.
  • the first gate wiring 102A is arranged in a region on the third connection surface 10C side with respect to the gate pad 101, and extends in a line along the first connection surface 10A and the third connection surface 10C.
  • the first gate wiring 102A is electrically connected to the gate pad 101 via the gate resistor 40 in the first termination region 15A, and is electrically connected to the plurality of trench gate structures 20 in the active region 12.
  • the first gate wiring 102A extends linearly in the first direction X so as to cover the gate resistor 40 and the dummy structure 55 (first dummy structure 56) in the first termination region 15A.
  • the first gate wiring 102A is placed on a portion of the interlayer insulating film 99 that covers the gate resistor 40, with a space therebetween from the gate pad 101.
  • the first gate wiring 102A is connected to the gate resistor 40 via a second resistor opening 107 formed in the interlayer insulating film 99 at a distance from the first resistor opening 106.
  • the first gate wiring 102A is connected to a region on one end side (on the third connection surface 10C side) of the gate resistor 40 at a distance from the connection position of the gate pad 101.
  • the first gate wiring 102A is connected to the resistive film 50 within the second resistive opening 107. That is, the first gate wiring 102A is electrically connected to the plurality of trench resistance structures 41 via the resistance film 50.
  • the first gate wiring 102A faces one or more (in this embodiment, more than one) trench resistance structures 41 with the resistance film 50 in between. In this embodiment, the first gate wiring 102A faces the plurality of first trench resistance structures 42 and the plurality of second trench resistance structures 43 with the resistance film 50 in between.
  • the first gate wiring 102A extends linearly in the second direction Y so as to intersect (specifically, orthogonally) the plurality of trench gate structures 20 in the active region 12.
  • the first gate wiring 102A is electrically connected to a plurality of gate connection electrode films 39 via a plurality of gate openings 108 formed in an interlayer insulating film 99. Thereby, the first gate wiring 102A is electrically connected to the plurality of trench gate structures 20 via the plurality of gate connection electrode films 39.
  • connection height position of the first gate wiring 102A to the gate connection electrode film 39 may be approximately equal to the connection height position of the first gate wiring 102A to the resistive film 50.
  • the connection height position of the first gate wiring 102A to the gate connection electrode film 39 may be located closer to the active surface 8 than the connection height position of the second gate wiring 102B to the resistive film 50.
  • the connection height position of the first gate wiring 102A to the gate connection electrode film 39 may be located above the connection height position of the second gate wiring 102B to the resistive film 50.
  • the second gate wiring 102B is arranged in a region on the fourth connection surface 10D side with respect to the gate pad 101, and extends in a line shape along the first connection surface 10A and the fourth connection surface 10D.
  • the second gate wiring 102B is electrically connected to the gate pad 101 via the gate resistor 40 in the first termination region 15A, and to the plurality of trench gate structures 20 in the active region 12.
  • the second gate wiring 102B is electrically connected to a plurality of trench gate structures 20 that are electrically connected to the first gate wiring 102A.
  • the second gate wiring 102B extends linearly in the first direction X so as to cover the gate resistor 40 and the dummy structure 55 (second dummy structure 57) in the first termination region 15A.
  • the second gate wiring 102B is placed on a portion of the interlayer insulating film 99 that covers the gate resistor 40 with a space therebetween from the gate pad 101.
  • the second gate wiring 102B is connected to the gate resistor 40 through a third resistor opening 109 formed in the interlayer insulating film 99 at a distance from the first resistor opening 106 and the second resistor opening 107.
  • the second gate wiring 102B is connected to a region on the other end side (fourth connection surface 10D side) of the gate resistor 40 at a distance from the connection position of the gate pad 101.
  • the second gate wiring 102B is connected to the resistive film 50 within the third resistive opening 109. That is, the second gate wiring 102B is electrically connected to the plurality of trench resistance structures 41 via the resistance film 50.
  • the second gate wiring 102B faces one or more (in this embodiment, a plurality of) trench resistance structures 41 with the resistance film 50 in between. In this embodiment, the second gate wiring 102B faces the plurality of first trench resistance structures 42 and the plurality of second trench resistance structures 43 with the resistance film 50 in between.
  • the second gate wiring 102B extends linearly in the second direction Y so as to intersect (specifically, orthogonally) the plurality of trench gate structures 20 in the active region 12.
  • the second gate wiring 102B is electrically connected to the plurality of gate connection electrode films 39 via the plurality of gate openings 108 formed in the interlayer insulating film 99. Thereby, the second gate wiring 102B is electrically connected to the plurality of trench gate structures 20 via the plurality of gate connection electrode films 39.
  • connection height position of the second gate wiring 102B to the gate connection electrode film 39 may be approximately equal to the connection height position of the second gate wiring 102B to the resistive film 50.
  • connection height position of the second gate wiring 102B to the gate connection electrode film 39 may be located closer to the active surface 8 than the connection height position of the second gate wiring 102B to the resistive film 50.
  • connection height position of the second gate wiring 102B to the gate connection electrode film 39 may be located above the connection height position of the second gate wiring 102B to the resistive film 50.
  • the third gate wiring 102C is arranged in a region on the second connection surface 10B side with respect to the gate pad 101, and extends in a line shape along the second direction Y in the region between the gate pad 101 and the second connection surface 10B. ing.
  • the third gate interconnect 102C is connected to the first gate interconnect 102A and the second gate interconnect 102B in the first termination region 15A, and is electrically connected to the plurality of trench gate structures 20 in the active region 12. .
  • the third gate wiring 102C is electrically connected to the gate resistor 40 via the first gate wiring 102A, and is electrically connected to the gate resistor 40 via the second gate wiring 102B.
  • a portion of the first gate wiring 102A connected to the gate resistor 40 and a portion of the second gate wiring 102B connected to the gate resistor 40 may be considered as part of the third gate wiring 102C.
  • the third gate interconnect 102C is electrically connected to a plurality of trench gate structures 20 that are electrically connected to the first gate interconnect 102A and the second gate interconnect 102B in the active region 12.
  • the third gate wiring 102C includes a line portion 110, a first branch portion 111, and a second branch portion 112.
  • the line portion 110 extends in a line shape along the second direction Y in a region between the gate pad 101 and the second connection surface 10B.
  • the line portion 110 has a first end on the gate pad 101 side and a second end on the second connection surface 10B side.
  • the first end portion is formed at a distance from the gate pad 101 toward the second connection surface 10B.
  • the second end portion is formed at a distance from the second connection surface 10B toward the gate pad 101 side.
  • the line portion 110 is electrically connected to the plurality of trench gate structures 20 via the plurality of gate openings 108 formed in the interlayer insulating film 99.
  • a plurality of gate connection electrode films 39 may be formed to cover the inner parts of the plurality of trench gate structures 20.
  • the line portion 110 is electrically connected to the plurality of trench gate structures 20 via the plurality of gate connection electrode films 39 .
  • connection height position of the line portion 110 to the gate connection electrode film 39 may be approximately equal to the connection height position of the first gate wiring 102A (second gate wiring 102B) to the resistive film 50.
  • connection height position of the line portion 110 to the gate connection electrode film 39 may be located closer to the active surface 8 than the connection height position of the second gate wiring 102B to the resistive film 50.
  • connection height position of the line portion 110 to the gate connection electrode film 39 may be located above the connection height position of the second gate wiring 102B to the resistive film 50.
  • the first branch portion 111 connects the line portion 110 and the first gate wiring 102A.
  • the first branch portion 111 is drawn out from the first end of the line portion 110 to one side (the third connection surface 10C side) and extends in a band shape along the gate pad 101.
  • the first branch portion 111 is connected to a portion of the first gate wiring 102A that covers the dummy structure 55 (first dummy structure 56).
  • the first branch portion 111 may be connected to the portion of the first gate wiring 102A that covers the gate resistor 40.
  • the first branch portion 111 is electrically connected to the plurality of trench gate structures 20 via the plurality of gate openings 108 formed in the interlayer insulating film 99 in a portion extending in the second direction Y.
  • the first branch portion 111 may be electrically connected to the plurality of trench gate structures 20 via the plurality of gate connection electrode films 39 .
  • the second branch portion 112 connects the line portion 110 and the second gate wiring 102B.
  • the second branch portion 112 is drawn out from the first end of the line portion 110 to the other side (fourth connection surface 10D side) and extends in a band shape along the periphery of the gate pad 101.
  • the second branch part 112 faces the first branch part 111 in the first direction X with the gate pad 101 interposed therebetween.
  • the second branch portion 112 is connected to a portion of the second gate wiring 102B that covers the dummy structure 55 (second dummy structure 57).
  • the second branch portion 112 may be connected to a portion of the second gate wiring 102B that covers the gate resistor 40.
  • the second branch portion 112 is electrically connected to the plurality of trench gate structures 20 via the plurality of gate openings 108 formed in the interlayer insulating film 99 in a portion extending in the second direction Y.
  • the second branch portion 112 may be electrically connected to the plurality of trench gate structures 20 via the plurality of gate connection electrode films 39 .
  • the gate subpad 103 is arranged on the interlayer insulating film 99 so as to be electrically connected to the gate pad 101 via the gate resistor 40.
  • the gate sub-pad 103 is arranged at a distance from the gate pad 101 toward the third connection surface 10C, and faces the gate pad 101 in the first direction X.
  • the gate subpad 103 is arranged on a portion of the interlayer insulating film 99 that covers the active region 12 with a distance from the first termination region 15A in plan view.
  • the gate subpad 103 faces the dummy structure 55 (first dummy structure 56) in the second direction Y in plan view.
  • the gate sub-pad 103 is formed narrower than the gate pad 101 and wider than the gate wiring 102. Gate subpad 103 faces multiple trench gate structures 20 and multiple first trench source structures 25 with interlayer insulating film 99 in between. Gate subpad 103 is electrically connected to gate wiring 102 in this form. In this form, the gate sub-pad 103 is connected to the third gate wiring 102C (first branch portion 111). The gate subpad 103 only needs to be connected to at least one of the first to third gate wirings 102A to 102C, and the location of the gate subpad 103 is arbitrary.
  • FIG. 27 is an electric circuit diagram showing a connection form of gate electrode 100 and gate resistor 40.
  • trench gate structure 20 is indicated by a circuit symbol indicating MISFET.
  • gate wiring 102 is electrically connected to gate pad 101 via gate resistor 40.
  • the gate resistor 40 includes a resistor parallel circuit 113 configured by a first resistor section R1 and a second resistor section R2.
  • the first resistance portion R1 is formed by a portion of the gate resistor 40 located between the connection portion of the gate pad 101 and the connection portion of the first gate wiring 102A.
  • the second resistance portion R2 is formed by a portion of the gate resistor 40 located between the connection portion of the gate pad 101 and the connection portion of the second gate wiring 102B.
  • the first gate wiring 102A is electrically connected to the gate pad 101 via the first resistance section R1
  • the second gate interconnection 102B is electrically connected to the gate pad 101 via the second resistance section R2.
  • the resistance value of the first resistance portion R1 is adjusted by increasing or decreasing the distance between the connection portion of the gate pad 101 and the connection portion of the first gate wiring 102A.
  • the resistance value of the second resistance portion R2 is adjusted by increasing or decreasing the distance between the connection portion of the gate pad 101 and the connection portion of the second gate wiring 102B.
  • the resistance value of the second resistance section R2 may be greater than or equal to the resistance value of the first resistance section R1, or may be less than the resistance value of the first resistance section R1. may be approximately equal to.
  • the second gate wiring 102B is electrically connected to the trench gate structure 20 that is electrically connected to the first gate wiring 102A. Therefore, the second resistance section R2 is connected in parallel to the first resistance section R1, thereby forming a resistance parallel circuit 113.
  • the third gate wiring 102C is electrically connected to a trench gate structure 20 that is electrically connected to the first gate wiring 102A and the second gate wiring 102B.
  • one gate wiring 102 including the first to third gate wirings 102A to 102C is electrically connected to the resistor parallel circuit 113 and the trench gate structure 20.
  • the resistance value of gate resistor 40 (that is, the resistance value between gate pad 101 and gate wiring 102) is indirectly measured by measuring the resistance value between gate pad 101 and gate subpad 103.
  • the gate resistor 40 delays the switching speed during switching operation and suppresses surge current. In other words, the gate resistor 40 suppresses noise caused by surge current. Since the gate resistor 40 is formed on the first main surface 3 (active surface 8), it is not externally connected to the semiconductor device 1. Therefore, by incorporating the gate resistor 40 into the first main surface 3, the number of components mounted on the circuit board is reduced.
  • the gate resistor 40 includes a trench resistor structure 41 incorporated in the thickness direction of the chip 2, the area occupied by the gate resistor 40 with respect to the first main surface 3 is limited. Therefore, reduction in the area of active region 12 due to introduction of gate resistor 40 is suppressed. In particular, since the gate resistor 40 is arranged in the termination region 15, reduction in the area of the active region 12 is appropriately suppressed.
  • the gate resistor 40 has a configuration similar to that on the active region 12 side. Therefore, the electrical influence of gate resistance 40 on active region 12 is suppressed, and the electrical influence of active region 12 on gate resistance 40 is suppressed. As a result, fluctuations in the electrical characteristics on the active region 12 side are suppressed, and fluctuations in the electrical characteristics on the gate resistor 40 side are suppressed.
  • the gate resistor 40 does not necessarily have to include the resistor parallel circuit 113 including the first resistor section R1 and the second resistor section R2. Therefore, the gate resistor 40 may be composed of only the first resistance section R1 or the second resistance section R2. Such a configuration is achieved by changing the connection configuration of the gate wiring 102 to the gate resistor 40.
  • the gate wiring 102 may be electrically separated from the gate resistor 40.
  • the gate wiring 102 may be electrically separated from the gate resistor 40.
  • the gate wiring 102 does not need to include all of the first to third gate wirings 102A to 102C at the same time, and only needs to include at least one of the first to third gate wirings 102A to 102C.
  • semiconductor device 1 includes a source electrode 120 disposed on interlayer insulating film 99 at a distance from gate electrode 100.
  • the source electrode 120 has a resistance value lower than the resistance value of the gate resistor 40.
  • the source electrode 120 is preferably thicker than the resistive film 50.
  • the source electrode 120 is preferably thicker than the interlayer insulating film 99.
  • the source electrode 120 may have a thickness of 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the source electrode 120 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the thickness of the source electrode 120 is approximately equal to the thickness of the gate electrode 100.
  • the source electrode 120 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the source electrode 120 is at least one of a pure Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It may contain one.
  • the source electrode 120 has a stacked structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) stacked in this order from the chip 2 side. Source electrode 120 may be referred to as a "source metal.”
  • the source electrode 120 includes a first source pad 121, a second source pad 122, a first source subpad 123, a second source subpad 124, and a source wiring 125.
  • a source potential VS for the main source is applied to the first source pad 121 from the outside.
  • the first source pad 121 is arranged in a region between the first gate wiring 102A and the third gate wiring 102C on a portion of the interlayer insulating film 99 that covers the active region 12.
  • the first source pad 121 covers the active region 12 at a distance from the peripheral region 14 and the termination region 15 in plan view.
  • the first source pad 121 may be arranged in a region overlapping either or both of the peripheral region 14 and the termination region 15 in plan view.
  • the first source pad 121 faces the plurality of trench gate structures 20 with the interlayer insulating film 99 in between.
  • the first source pad 121 is electrically connected to the plurality of first trench source structures 25 , the source region 18 , and the plurality of first contact regions 38 through the plurality of source openings 126 formed in the interlayer insulating film 99 .
  • the first source pad 121 preferably has a larger planar area than the gate pad 101 .
  • a source potential VS for the main source is applied to the second source pad 122 from the outside.
  • the second source pad 122 is arranged on a portion of the interlayer insulating film 99 that covers the active region 12 in a region between the second gate wiring 102B and the third gate wiring 102C.
  • the second source pad 122 covers the active region 12 at a distance from the peripheral region 14 and the termination region 15 in plan view.
  • the second source pad 122 may be arranged in a region overlapping either or both of the peripheral region 14 and the termination region 15 in plan view.
  • the second source pad 122 faces the plurality of trench gate structures 20 with the interlayer insulating film 99 in between.
  • the second source pad 122 is electrically connected to the plurality of first trench source structures 25 , the source regions 18 , and the plurality of first contact regions 38 through the plurality of source openings 126 formed in the interlayer insulating film 99 . There is.
  • the second source pad 122 preferably has a larger planar area than the gate pad 101 .
  • the second source pad 122 may be formed integrally with the first source pad 121.
  • a source potential VS for source sensing is applied to the first source sub-pad 123 from the outside.
  • the first source sub-pad 123 is arranged in a region between the gate pad 101 and the first gate wiring 102A (third connection surface 10C) on a portion of the interlayer insulating film 99 that covers the active region 12. has been done.
  • the first source sub-pad 123 has a planar area less than the planar area of the first source pad 121 and is formed integrally with the first source pad 121.
  • the planar area of the first source subpad 123 is preferably larger than the planar area of the gate subpad 103. It is particularly preferable that the planar area of the first source subpad 123 is larger than the planar area of the gate pad 101.
  • the first source subpad 123 covers the active region 12 at a distance from the peripheral region 14 and the termination region 15 in plan view.
  • the first source sub-pad 123 may be arranged in a region overlapping either or both of the peripheral region 14 and the termination region 15 in plan view.
  • the first source sub-pad 123 faces the plurality of trench gate structures 20 with the interlayer insulating film 99 in between.
  • the first source subpads 123 are electrically connected to the plurality of first trench source structures 25 , the source regions 18 , and the plurality of first contact regions 38 through the plurality of source openings 126 formed in the interlayer insulating film 99 . There is.
  • a source potential VS for source sensing is applied to the second source subpad 124 from the outside.
  • the second source sub-pad 124 is arranged in a region between the gate pad 101 and the second gate wiring 102B (fourth connection surface 10D) on the portion of the interlayer insulating film 99 that covers the active region 12. has been done.
  • the second source sub-pad 124 has a planar area less than the planar area of the second source pad 122 and is formed integrally with the second source pad 122.
  • the planar area of the second source subpad 124 is preferably larger than the planar area of the gate subpad 103. It is particularly preferable that the planar area of the second source subpad 124 is larger than the planar area of the gate pad 101.
  • the second source subpad 124 covers the active region 12 at a distance from the peripheral region 14 and the termination region 15 in plan view.
  • the second source subpad 124 may be arranged in a region overlapping either or both of the peripheral region 14 and the termination region 15 in plan view.
  • the second source subpad 124 faces the plurality of trench gate structures 20 with an interlayer insulating film 99 in between.
  • the second source subpad 124 is electrically connected to the plurality of first trench source structures 25 , the source regions 18 , and the plurality of first contact regions 38 through the plurality of source openings 126 formed in the interlayer insulating film 99 . There is.
  • the total planar area of the first source pad 121, second source pad 122, first source subpad 123, and second source subpad 124 is preferably 50% or more and 90% or less of the planar area of the first main surface 3. It is particularly preferable that the total planar area is 75% or more of the planar area of the first main surface 3.
  • the source wiring 125 transmits the source potential VS applied to the first source pad 121 and the second source pad 122 to other regions.
  • the source wiring 125 is drawn out from the first source pad 121 and the second source pad 122 so as to be located closer to the outer peripheral region 13 than the gate wiring 102 .
  • the source wiring 125 is drawn out from the active surface 8 side to the outer peripheral surface 9 side through the first to fourth connection surfaces 10A to 10D.
  • the source wiring 125 is formed in a band shape extending along the first to fourth connection surfaces 10A to 10D. In other words, the source wiring 125 faces the sidewall wiring 95 with the interlayer insulating film 99 in between.
  • the source wiring 125 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D, and surrounds the gate wiring 102.
  • the source wiring 125 is electrically connected to the sidewall wiring 95 and the outer contact region 92 via an outer opening 127 formed in the interlayer insulating film 99. Outer opening 127 is formed in a band or ring shape extending along sidewall wiring 95 and outer contact region 92 .
  • the source potential VS applied to the source wiring 125 is applied to the first trench source structure 25, the second trench source structure 30, the first dummy trench structure 61, the second dummy trench structure 62, and the trench termination structure via the sidewall wiring 95. 86.
  • the semiconductor device 1 includes an upper insulating film 130 that selectively covers the gate electrode 100, the source electrode 120, and the interlayer insulating film 99 on the first main surface 3.
  • Upper insulating film 130 includes a gate pad opening 131 that exposes the inner side of gate pad 101 and a gate subpad opening 132 that exposes the inner side of gate subpad 103 .
  • the upper insulating film 130 covers the peripheral edge of the gate pad 101, the peripheral edge of the gate sub-pad 103, and the entire area of the gate wiring 102.
  • the gate pad opening 131 is formed in a rectangular shape when viewed from above.
  • the gate subpad opening 132 is formed in a rectangular shape when viewed from above. Gate subpad opening 132 has a smaller planar area than gate pad opening 131 .
  • the upper insulating film 130 has a first source pad opening 133 that exposes the inner part of the first source pad 121 , a second source pad opening 134 that exposes the inner part of the second source pad 122 , and a second source pad opening 134 that exposes the inner part of the first source pad 123 .
  • a first source subpad opening 135 that exposes the inner portion of the second source subpad 124 and a second source subpad opening 136 that exposes the inner portion of the second source subpad 124 are included.
  • the upper insulating film 130 covers the periphery of the first source pad 121 , the periphery of the second source pad 122 , the periphery of the first source sub-pad 123 , the periphery of the second source sub-pad 124 , and the entire area of the source wiring 125 . ing.
  • the first source pad opening 133 is formed into a rectangular shape in plan view.
  • the first source pad opening 133 has a larger planar area than the gate subpad opening 132 .
  • the planar area of the first source pad opening 133 is preferably larger than the planar area of the gate pad opening 131.
  • the second source pad opening 134 is formed into a rectangular shape in plan view.
  • the second source pad opening 134 has a planar area larger than the planar area of the gate subpad opening 132.
  • the planar area of the second source pad opening 134 is preferably larger than the planar area of the gate pad opening 131.
  • the planar area of the second source pad opening 134 is approximately equal to the planar area of the first source pad opening 133.
  • the first source subpad opening 135 is formed into a rectangular shape in plan view.
  • the first source subpad opening 135 has a planar area smaller than the planar area of the first source pad opening 133.
  • the planar area of the first source subpad opening 135 is preferably larger than the planar area of the gate subpad opening 132.
  • the planar area of the first source subpad opening 135 is larger than the planar area of the gate pad opening 131 in this form.
  • the planar area of the first source subpad opening 135 may be less than the planar area of the gate pad opening 131.
  • the second source subpad opening 136 is formed into a rectangular shape in plan view.
  • the second source subpad opening 136 has a planar area smaller than the planar area of the second source pad opening 134.
  • the planar area of the second source subpad opening 136 is larger than the planar area of the gate subpad opening 132.
  • the planar area of the second source sub-pad opening 136 is larger than the planar area of the gate pad opening 131.
  • the planar area of the second source subpad opening 136 may be less than the planar area of the gate pad opening 131.
  • the planar area of the second source subpad opening 136 is approximately equal to the planar area of the first source subpad opening 135.
  • the upper insulating film 130 is formed spaced inward from the periphery of the chip 2 (first to fourth side surfaces 5A to 5D), and defines a dicing street 137 between it and the periphery of the chip 2.
  • the dicing street 137 is formed in a band shape extending along the periphery of the chip 2 in plan view.
  • the dicing street 137 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the dicing street 137 exposes the interlayer insulating film 99.
  • the dicing streets 137 may expose the outer peripheral surface 9.
  • the dicing street 137 may have a width of 1 ⁇ m or more and 200 ⁇ m or less.
  • the width of the dicing street 137 is the width in the direction perpendicular to the extending direction of the dicing street 137.
  • the width of the dicing street 137 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the upper insulating film 130 preferably has a thickness that exceeds the thickness of the gate electrode 100 and the thickness of the source electrode 120.
  • the thickness of the upper insulating film 130 is preferably less than the thickness of the chip 2.
  • the thickness of the upper insulating film 130 may be 3 ⁇ m or more and 35 ⁇ m or less.
  • the thickness of the upper insulating film 130 is preferably 25 ⁇ m or less.
  • the upper insulating film 130 has a laminated structure including an inorganic insulating film 140 and an organic insulating film 141 laminated in this order from the chip 2 side.
  • the upper insulating film 130 only needs to include at least one of the inorganic insulating film 140 and the organic insulating film 141, and does not necessarily need to include the inorganic insulating film 140 and the organic insulating film 141 at the same time.
  • the inorganic insulating film 140 selectively covers the gate electrode 100, the source electrode 120, and the interlayer insulating film 99, and covers part of the gate pad opening 131, part of the gate sub-pad opening 132, and part of the first source pad opening 133. , a portion of the second source pad opening 134, a portion of the first source subpad opening 135, a portion of the second source subpad opening 136, and a portion of the dicing street 137.
  • the inorganic insulating film 140 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the inorganic insulating film 140 includes an insulating material different from that of the interlayer insulating film 99.
  • the inorganic insulating film 140 includes a silicon nitride film. It is preferable that the inorganic insulating film 140 has a thickness less than the thickness of the interlayer insulating film 99. The thickness of the inorganic insulating film 140 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the organic insulating film 141 selectively covers the inorganic insulating film 140 and covers a portion of the gate pad opening 131 , a portion of the gate sub-pad opening 132 , a portion of the first source pad opening 133 , and a portion of the second source pad opening 134 .
  • a portion of the first source sub-pad opening 135, a portion of the second source sub-pad opening 136, and a portion of the dicing street 137 are defined.
  • the organic insulating film 141 may expose the inorganic insulating film 140 on the wall surface of the gate pad opening 131.
  • the organic insulating film 141 may expose the inorganic insulating film 140 on the wall surface of the gate subpad opening 132.
  • the organic insulating film 141 may expose the inorganic insulating film 140 on the wall surface of the first source pad opening 133.
  • the organic insulating film 141 may expose the inorganic insulating film 140 on the wall surface of the second source pad opening 134.
  • the organic insulating film 141 may expose the inorganic insulating film 140 on the wall surface of the first source subpad opening 135.
  • the organic insulating film 141 may expose the inorganic insulating film 140 on the wall surface of the second source subpad opening 136.
  • the organic insulating film 141 may expose the inorganic insulating film 140 on the wall surface of the dicing street 137.
  • the organic insulating film 141 may cover the entire area of the inorganic insulating film 140 so as not to expose the inorganic insulating film 140.
  • the organic insulating film 141 is preferably made of a resin film other than thermosetting resin.
  • the organic insulating film 141 may be made of translucent resin or transparent resin.
  • the organic insulating film 141 may be made of a negative type or positive type photosensitive resin film.
  • the organic insulating film 141 is preferably made of a polyimide film, a polyamide film, or a polybenzoxazole film. In this form, the organic insulating film 141 includes a polybenzoxazole film.
  • the organic insulating film 141 has a thickness that exceeds the thickness of the inorganic insulating film 140. It is preferable that the thickness of the organic insulating film 141 exceeds the thickness of the interlayer insulating film 99. It is particularly preferable that the thickness of the organic insulating film 141 exceeds the thickness of the gate electrode 100 and the thickness of the source electrode 120.
  • the thickness of the organic insulating film 141 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film 141 is preferably 20 ⁇ m or less.
  • the semiconductor device 1 includes a drain electrode 150 covering the second main surface 4.
  • the drain electrode 150 forms an ohmic contact with the second semiconductor region 7 exposed from the second main surface 4 .
  • the drain electrode 150 may cover the entire second main surface 4 so as to be continuous with the peripheral edge of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the breakdown voltage that can be applied between the source electrode 120 and the drain electrode 150 (between the first main surface 3 and the second main surface 4) may be 500V or more and 3000V or less.
  • the semiconductor device 1 includes the chip 2, the gate resistor 40, the gate pad 101, and the gate wiring 102.
  • the chip 2 has a first main surface 3 .
  • Gate resistor 40 includes a trench resistor structure 41 formed on first main surface 3 .
  • the gate pad 101 has a lower resistance value than the trench resistance structure 41 and is arranged on the first main surface 3 so as to be electrically connected to the trench resistance structure 41 .
  • Gate wiring 102 has a lower resistance value than trench resistance structure 41 and is arranged on first main surface 3 so as to be electrically connected to gate pad 101 via trench resistance structure 41 .
  • the trench resistance structure 41 is built into the chip 2 in the region between the gate pad 101 and the gate wiring 102, the area occupied by the gate resistance 40 with respect to the first main surface 3 can be limited.
  • the resistance value of gate resistor 40 is adjusted by adjusting the depth and length of trench resistance structure 41. Therefore, an increase in the area occupied by the gate resistor 40 with respect to the first main surface 3 can be suppressed. Therefore, in the configuration including the gate resistor 40, it is possible to provide the semiconductor device 1 having a novel layout that contributes to miniaturization.
  • the gate pad 101 has a portion located directly above the trench resistance structure 41. According to this structure, since the gate resistor 40 is arranged in the region directly under the gate pad 101, an increase in the exclusive area of the gate resistor 40 with respect to the first main surface 3 can be suppressed. Further, it is preferable that the gate wiring 102 has a portion located directly above the trench resistance structure 41. According to this structure, since the gate resistor 40 is arranged in the region directly under the gate wiring 102, an increase in the exclusive area of the gate resistor 40 with respect to the first main surface 3 can be suppressed.
  • the trench resistance structure 41 does not contribute to channel control. According to this structure, malfunctions caused by the trench resistance structure 41 can be appropriately suppressed.
  • gate resistor 40 includes a resistive film 50 covering trench resistive structure 41 . According to this structure, the resistance value of the gate resistor 40 can be adjusted using both the trench resistance structure 41 and the resistive film 50.
  • the gate pad 101 be electrically connected to the trench resistance structure 41 via the resistance film 50.
  • the gate pad 101 can be appropriately electrically connected to the trench resistance structure 41 by the resistance film 50.
  • gate pad 101 has a portion facing trench resistance structure 41 with resistance film 50 in between.
  • the gate wiring 102 is electrically connected to the trench resistance structure 41 via the resistance film 50. According to this structure, the gate wiring 102 can be appropriately electrically connected to the trench resistance structure 41 by the resistance film 50. In this case, it is preferable that the gate wiring 102 has a portion facing the trench resistance structure 41 with the resistance film 50 interposed therebetween.
  • the resistance film 50 may have a portion covering the first main surface 3 and a portion covering the trench resistance structure 41. According to this structure, the resistance value of the resistive film 50 can be adjusted using the region on the first main surface 3 and the region on the trench resistance structure 41. Further, the influence caused by the alignment error of the gate pad 101 with respect to the resistive film 50 and the influence caused by the alignment error of the gate wiring 102 can be reduced.
  • the gate pad 101 may have a portion facing the first main surface 3 with the resistive film 50 interposed therebetween.
  • the gate wiring 102 may have a portion facing the first main surface 3 with the resistive film 50 interposed therebetween.
  • the semiconductor device 1 may include an interlayer insulating film 99 that covers the resistive film 50.
  • the gate pad 101 is preferably connected to the resistive film 50 through the interlayer insulating film 99. Further, it is preferable that the gate wiring 102 penetrates the interlayer insulating film 99 and is connected to the resistive film 50.
  • a plurality of trench resistance structures 41 are formed on the first main surface 3. According to this structure, the resistance value of the gate resistor 40 can be adjusted using the plurality of trench resistance structures 41.
  • the plurality of trench resistance structures 41 include a first trench resistance structure 42 and a second trench resistance structure 43 deeper than the first trench resistance structure 42 .
  • the resistance value of the gate resistor 40 can be adjusted using the first trench resistance structure 42 and the second trench 47 structure having mutually different depths.
  • the second trench resistance structure 43 it is possible to increase the resistance of the gate resistance 40 in the thickness direction of the chip 2. Therefore, for example, when the resistive film 50 is provided, the thickness of the resistive film 50 can also be reduced.
  • the semiconductor device 1 includes an active region 12, an outer peripheral region 13, and a termination region 15.
  • the active region 12 is provided inside the first main surface 3 .
  • the outer peripheral region 13 is provided at the peripheral edge of the first main surface 3 .
  • Termination region 15 is provided between active region 12 and outer peripheral region 13 .
  • the trench resistance structure 41 is preferably formed in the termination region 15. According to this layout, reduction in the area of the active region 12 due to the introduction of the gate resistor 40 can be appropriately suppressed.
  • the gate pad 101 is preferably electrically connected to the trench resistance structure 41 in the termination region 15. Furthermore, it is preferable that the gate wiring 102 be electrically connected to the gate pad 101 via the trench resistance structure 41 in the termination region 15 .
  • the semiconductor device 1 includes a trench gate structure 20 formed on the first main surface 3 in the active region 12.
  • gate wiring 102 is preferably electrically connected to trench gate structure 20 in active region 12 .
  • gate resistor 40 trench resistor structure 41
  • the semiconductor device 1 may include a first trench source structure 25 formed on the first main surface 3 so as to be adjacent to the trench gate structure 20 in the active region 12 and to which a source potential VS is applied.
  • the first trench source structure 25 may be formed deeper than the trench gate structure 20.
  • the plurality of trench resistance structures 41 include a first trench resistance structure 42 formed relatively shallowly corresponding to the trench gate structure 20 and a relatively deeply formed first trench resistance structure 42 corresponding to the first trench source structure 25.
  • a second trench resistance structure 43 is formed.
  • first trench resistance structure 42 preferably has approximately the same depth as trench gate structure 20 . Further, it is preferable that the second trench resistance structure 43 has a depth that is substantially equal to that of the first trench source structure 25 .
  • the semiconductor device 1 is formed on the first main surface 3 so as to be adjacent to the trench resistance structure 41 in the termination region 15, and further includes a dummy trench structure 60.
  • the dummy trench structure 60 does not contribute to channel control. According to this structure, malfunctions caused by the trench resistance structure 41 can be appropriately suppressed.
  • a source potential VS is applied to the dummy trench structure 60.
  • the electric field in the region near the trench resistance structure 41 can be relaxed by the dummy trench structure 60.
  • a plurality of dummy trench structures 60 be formed on the first main surface 3. According to this structure, the electric field near the trench resistance structure 41 in the termination region 15 can be relaxed by the plurality of dummy trench structures 60.
  • the plurality of dummy trench structures 60 include a first dummy trench structure 61 and a second dummy trench structure 62 deeper than the first dummy trench structure 61. According to this structure, the electric field near the trench resistance structure 41 can be relaxed by the first dummy trench structure 61 and the second dummy trench structure 62.
  • Such a structure is particularly effective when the first trench source structure 25 is formed in the active region 12, which is deeper than the trench gate structure 20. Further, such a structure is particularly effective when the second trench resistance structure 43 is formed deeper than the first trench resistance structure 42 in the termination region 15.
  • the semiconductor device 1 includes an active surface 8 formed on the inner side of the first main surface 3 and an outer circumferential surface 9 formed on the periphery of the first main surface 3 so as to be recessed from the active surface 8 in the thickness direction of the chip 2. , and an active plateau 11 defined on the first main surface 3 by first to fourth connection surfaces 10A to 10D that connect the active surface 8 and the outer circumferential surface 9.
  • the active region 12 is provided on the active surface 8
  • the peripheral region 13 is provided on the peripheral surface 9
  • the termination region 15 is provided on the active surface 8 .
  • the semiconductor device 1 includes an n-type first semiconductor region 6 formed in the surface layer portion of the first main surface 3.
  • trench resistance structure 41 is formed on first main surface 3 so as to be located within first semiconductor region 6 .
  • the semiconductor device 1 includes a p-type fourth well region formed in the first semiconductor region 6 in a region along the trench resistance structure 41 so as to form a pn junction with the first semiconductor region 6. 75 (fifth well region 76).
  • the withstand voltage for example, breakdown voltage
  • the depletion layer that spreads starting from the fourth well region 75 (fifth well region 76).
  • Semiconductor device 1 includes a gate subpad that has a lower resistance value than trench resistance structure 41 and is disposed on first main surface 3 so as to be electrically connected to gate pad 101 via trench resistance structure 41. 103 may be included.
  • the gate sub-pad 103 is formed narrower than the gate pad 101 and wider than the gate wiring 102.
  • Gate subpad 103 may be connected to gate wiring 102.
  • the semiconductor device 1 may include a p-type outer well region 91 formed in the surface layer portion of the first main surface 3 in the outer peripheral region 13. According to this structure, the electric field in the outer peripheral region 13 can be relaxed by the outer well region 91.
  • the semiconductor device 1 may include at least one p-type field region 93 formed in the surface layer portion of the first main surface 3 in the outer peripheral region 13 . According to this structure, the electric field in the outer peripheral region 13 can be relaxed by the field region 93.
  • the semiconductor device 1 includes a chip 2, a first trench resistance structure 42 (first trench structure), a first dummy trench structure 61 (second trench structure), and a second trench resistance structure 43 (third trench structure). , a second dummy trench structure 62 (fourth trench structure), a first mesa portion 71, and a second mesa portion 72.
  • the chip 2 has a first main surface 3 .
  • the first trench resistance structure 42 is formed on the first main surface 3 .
  • the first dummy trench structure 61 is formed on the first main surface 3 so as to be adjacent to the first trench resistance structure 42 in the first direction X.
  • the second trench resistance structure 43 is formed on the first main surface 3 so as to be adjacent to the first trench resistance structure 42 in the second direction Y perpendicular to the first direction X.
  • the second dummy trench structure 62 is formed on the first main surface 3 so as to be adjacent to the second trench resistance structure 43 in the first direction X.
  • the first mesa portion 71 is defined in a region between the first trench resistance structure 42 and the first dummy trench structure 61.
  • the second mesa portion 72 is defined in a region between the second trench resistance structure 43 and the second dummy trench structure 62 so as to be shifted in the first direction X with respect to the first mesa portion 71 .
  • an electric field due to a potential difference between the first dummy trench structure 61 and the first trench resistance structure 42 is generated in the first mesa portion 71, and the electric field is generated in the first mesa portion 71, and the electric field is generated in the first mesa portion 71.
  • This is particularly effective when an electric field is generated in the second mesa portion 72 due to a potential difference between the two mesa portions. Therefore, the first dummy trench structure 61 may be applied with a different potential than the first trench resistance structure 42 , and the second dummy trench structure 62 may be applied with a different potential than the second trench resistance structure 43 .
  • a first potential is applied to the first trench resistance structure 42 and the second trench resistance structure 43, and a second potential different from the first potential is applied to the first dummy trench structure 61 and the second dummy trench structure 62.
  • the first potential may be the gate potential VG
  • the second potential may be the source potential VS.
  • the second dummy trench structure 62 is preferably formed on the first main surface 3 so as to be adjacent to the first dummy trench structure 61 in the second direction Y.
  • the second trench resistance structure 43 may be formed deeper than the first trench resistance structure 42.
  • the second dummy trench structure 62 is preferably formed deeper than the first dummy trench structure 61.
  • the bias in the electric field caused by the difference in depth between the first trench resistance structure 42 and the second trench resistance structure 43 can be alleviated.
  • the first dummy trench structure 61 is preferably formed to have approximately the same depth as the first trench resistance structure 42 .
  • the second dummy trench structure 62 is formed to have approximately the same depth as the second trench resistance structure 43.
  • the semiconductor device 1 includes a main mesa section 70 partitioned between a first trench resistance structure 42 and a second trench resistance structure 43.
  • the first mesa section 71 and the second mesa section 72 are connected to the main mesa section 70.
  • the width of the first mesa portion 71 in the first direction X is preferably 0.5 times or more and not more than twice the width of the main mesa portion 70 in the second direction Y.
  • the width of the second mesa portion 72 in the first direction X is preferably at least 0.5 times and at most twice the width of the main mesa portion 70 in the second direction Y.
  • the first trench resistance structure 42 extends in the first direction X in a band shape.
  • the second trench resistance structure 43 extends in the first direction X in a band shape.
  • the first dummy trench structure 61 extends in the first direction X in a band shape.
  • the second dummy trench structure 62 extends in the first direction X in a band shape.
  • the semiconductor device 1 includes an active surface 8 formed on the inner side of the first main surface 3 and an outer circumferential surface 9 formed on the periphery of the first main surface 3 so as to be recessed from the active surface 8 in the thickness direction of the chip 2. , and an active plateau 11 defined on the first main surface 3 by first to fourth connection surfaces 10A to 10D that connect the active surface 8 and the outer circumferential surface 9.
  • the first trench resistance structure 42, the second trench resistance structure 43, the first dummy trench structure 61, and the second dummy trench structure 62 are preferably formed on the active surface 8.
  • the first trench resistance structure 42 and the second trench resistance structure 43 are preferably formed on the active surface 8 at a distance from the first to fourth connection surfaces 10A to 10D.
  • the first dummy trench structure 61 may be formed on the active surface 8 so as to be exposed from the third connection surface 10C (fourth connection surface 10D).
  • the second dummy trench structure 62 may be formed on the active surface 8 so as to be exposed from the third connection surface 10C (fourth connection surface 10D).
  • the semiconductor device 1 may include a sidewall structure disposed on the outer peripheral surface 9 so as to cover at least one of the first to fourth connection surfaces 10A to 10D.
  • the sidewall structure preferably includes a sidewall wiring 95 electrically connected to the first dummy trench structure 61 and the second dummy trench structure 62.
  • the sidewall wiring 95 applies a potential different from the potential to the first trench resistance structure 42 and the second trench resistance structure 43 from the outer peripheral surface 9 side to the first dummy trench structure 61 and the second dummy trench structure 62.
  • the semiconductor device 1 may include an n-type first semiconductor region 6 formed in the surface layer portion of the first main surface 3.
  • the semiconductor device 1 may include a p-type body region 17 formed in the surface layer portion of the first semiconductor region 6.
  • the first trench resistance structure 42, the second trench resistance structure 43, the first dummy trench structure 61, and the second dummy trench structure 62 penetrate the body region 17 so as to reach the first semiconductor region 6. is preferred.
  • the first trench resistance structure 42 and the second trench resistance structure 43 do not contribute to channel control. According to this structure, malfunctions caused by the first trench resistance structure 42 and the second trench resistance structure 43 can be appropriately suppressed.
  • the first dummy trench structure 61 and the second dummy trench structure 62 do not contribute to channel control. According to this structure, malfunctions caused by the first dummy trench structure 61 and the second dummy trench structure 62 can be appropriately suppressed.
  • the semiconductor device 1 may include a p-type second contact region 79 formed in the first semiconductor region 6 in a region along the second trench resistance structure 43.
  • the second contact region 79 is preferably formed in a region along the second trench resistance structure 43 and spaced apart from the second mesa portion 72 .
  • the second contact region 79 is formed offset in the first direction X with respect to the first mesa portion 71. In this case, it is preferable that the second contact region 79 does not face the first mesa portion 71 in the second direction Y. According to this structure, the electric field related to the first mesa portion 71 and the electric field related to the second mesa portion 72 can be appropriately relaxed.
  • the semiconductor device 1 may include a p-type third contact region 80 formed in the first semiconductor region 6 in a region along the second dummy trench structure 62.
  • the third contact region 80 is formed in a region along the second dummy trench structure 62 and spaced apart from the second mesa portion 72 .
  • the third contact region 80 is formed offset in the first direction X with respect to the first mesa portion 71. In this case, it is preferable that the third contact region 80 does not face the first mesa portion 71 in the second direction Y.
  • the chip 2 includes a single crystal of a wide bandgap semiconductor.
  • Single crystal wide bandgap semiconductors are effective in improving electrical properties.
  • the chip 2 may have a first main surface 3 having an area of 1 mm square or more in plan view.
  • the chip 2 may have a thickness of 200 ⁇ m or less. It is preferable that the chip 2 has a thickness of 100 ⁇ m or less in cross-sectional view.
  • FIG. 29 is a cross-sectional view showing a trench resistance structure 41 according to a first modification.
  • the trench resistance structure 41 according to the embodiment described above includes a second trench resistance structure 43 having a fifth depth D5 that is larger than a fourth depth D4 (first depth D1) of the first trench resistance structure 42.
  • the trench resistance structure 41 according to the first modification includes a second trench resistance structure 43 having a fifth depth D5 substantially equal to the fourth depth D4 of the first trench resistance structure 42.
  • the trench resistance structure 41 according to the first modification has a structure that can be considered to include only the plurality of first trench resistance structures 42 and not include the plurality of second trench resistance structures 43.
  • the second contact region 79 is not formed in the region along the second trench resistance structure 43, but the second contact region 79 may be formed in the region along the second trench resistance structure 43.
  • FIG. 30 is a cross-sectional view showing a trench resistance structure 41 according to a second modification.
  • the trench resistance structure 41 according to the embodiment described above includes a first trench resistance structure 42 having a fourth depth D4 approximately equal to the first depth D1 of the trench gate structure 20.
  • the trench resistance structure 41 according to the second modification includes a first trench resistance structure 42 having a fourth depth D4 substantially equal to the second depth D2 of the first trench source structure 25.
  • the trench resistance structure 41 according to the second modification has a structure that can be considered to include only the plurality of second trench resistance structures 43 and not include the plurality of first trench resistance structures 42.
  • the second contact region 79 is formed in the region along the first trench resistance structure 42, but the second contact region 79 does not need to be formed in the region along the first trench resistance structure 42.
  • FIG. 31 is an enlarged plan view showing a trench resistance structure 41 according to a third modification.
  • the trench resistance structure 41 according to the embodiment described above includes a second trench resistance structure 43 having both ends set back inwardly with respect to both ends of the first trench resistance structure 42 .
  • the trench resistance structure 41 according to the third modification includes a second trench resistance structure 43 having a second resistance length L2 larger than the first resistance length L1. Both ends of the second trench resistance structure 43 protrude further toward the outer circumferential surface 9 than both ends of the first trench resistance structure 42 .
  • the resistive film 50 has a third resistive length shorter than the first resistive length L1 of the first trench resistive structure 42 and the second resistive length L2 of the second trench resistive structure 43 in the first direction X. It has L3.
  • the resistive film 50 may cover the entire area of the plurality of trench resistive structures 41.
  • the third resistance length L3 may be larger than the second resistance length L2.
  • the resistive film 50 may cover both ends of the plurality of first trench resistance structures 42 and expose both ends of the plurality of second trench resistance structures 43. That is, the third resistance length L3 may be larger than the first resistance length L1 and smaller than the second resistance length L2.
  • the first dummy trench structure 61 has a portion drawn out toward the end of the first trench resistance structure 42 with respect to the end of the second trench resistance structure 43. Thereby, the end portion of the first dummy trench structure 61 faces the first trench resistance structure 42 in the first direction X, and faces the second trench resistance structure 43 in the second direction Y.
  • the second dummy trench structure 62 is arranged in a region between two first dummy trench structures 61 adjacent in the second direction Y, faces the second trench resistance structure 43 in the first direction It faces the first dummy trench structure 61 in the Y direction.
  • each first mesa portion 71 is arranged so that the second dummy trench structure 62 faces the second trench resistance structure 43 in the second direction Y and does not face the second dummy trench structure 62 in the second direction Y. is shifted toward the second trench resistance structure 43 with respect to the end of the trench.
  • Each first mesa portion 71 is formed at intervals in the first direction X from the periphery of the resistive film 50, and does not face the resistive film 50 in the normal direction Z.
  • each first mesa portion 71 may face the resistive film 50 in the normal direction Z.
  • Each first mesa portion 71 defines a T-shaped mesa together with the main mesa portion 70 in plan view. From a different perspective, each first mesa portion 71 partitions the two main mesa portions 70 into an H-shaped mesa in a plan view. In this embodiment, the plurality of first mesa portions 71 are formed on the same straight line along the second direction Y. Of course, the plurality of first mesa portions 71 may be formed offset from each other in the first direction X so as not to be located on the same straight line along the second direction Y.
  • each of the second mesa parts 72 is arranged so that it faces the first dummy trench structure 61 in the second direction Y and does not face the first trench resistance structure 42 in the second direction Y. It is shifted toward the first dummy trench structure 61 with respect to the end of the structure 42 .
  • Each second mesa portion 72 is formed at intervals in the first direction X from the periphery of the resistive film 50 in plan view, and does not face the resistive film 50 in the normal direction Z.
  • each second mesa portion 72 may face the resistive film 50 in the normal direction Z.
  • Each second mesa portion 72 partitions one main mesa portion 70 and a T-shaped mesa in plan view. From another viewpoint, each second mesa portion 72 partitions the two main mesa portions 70 into an H-shaped mesa in a plan view. In this embodiment, the plurality of second mesa portions 72 are formed on the same straight line along the second direction Y.
  • the plurality of second mesa portions 72 may be formed offset from each other in the first direction X so as not to be located on the same straight line along the second direction Y. Also in this case, the plurality of second mesa portions 72 are formed at intervals in the first direction X from the first mesa portion 71 so as not to face the first mesa portion 71 in the second direction Y.
  • the plurality of second contact regions 79 are formed at intervals along each second trench resistance structure 43, as in the embodiment.
  • the plurality of second contact regions 79 are formed at intervals along each second trench resistance structure 43 such that the first mesa portion 71 is located between two second contact regions 79 adjacent to each other.
  • the plurality of second contact regions 79 are formed at intervals in the first direction X from the first mesa portion 71 so as not to face the first mesa portion 71 .
  • the distance between the first mesa portion 71 and the second contact region 79 is preferably less than the length of the second contact region 79.
  • the distance between the first mesa portion 71 and the second contact region 79 is preferably less than the fifth width W5 of the second trench resistance structure 43. It is particularly preferable that the distance between the first mesa portion 71 and the second contact region 79 be less than the width of the first mesa portion 71 (fifth interval I5).
  • the plurality of second contact regions 79 include at least one (one in this example) outermost second contact region 79 formed in the range between the first mesa portion 71 and the second mesa portion 72.
  • the outermost second contact region 79 faces the first dummy trench structure 61 in the second direction Y.
  • the outermost second contact region 79 is formed at a distance from the first mesa portion 71 and the second mesa portion 72 in the first direction X. That is, the outermost second contact region 79 preferably faces the first dummy trench structure 61 in the second direction Y and does not face the first trench resistance structure 42 in the second direction Y.
  • the distance between the second mesa portion 72 and the outermost second contact region 79 is preferably less than the length of the outermost second contact region 79.
  • the distance between the second mesa portion 72 and the outermost second contact region 79 is preferably less than the fifth width W5 of the second trench resistance structure 43. It is particularly preferable that the distance between the second mesa portion 72 and the outermost second contact region 79 be less than the width of the second mesa portion 72 (seventh interval I7).
  • the plurality of third contact regions 80 are formed at intervals in the region along each second dummy trench structure 62.
  • the plurality of third contact regions 80 face the first dummy trench structure 61 in the second direction Y, and do not face the first trench resistance structure 42 in the second direction Y.
  • the plurality of third contact regions 80 include an outermost third contact region 80 that covers a region along the edge of the second dummy trench structure 62.
  • the outermost third contact region 80 and the outermost second contact region 79 are formed to sandwich the second mesa portion 72 . It is preferable that the outermost third contact region 80 is formed at a distance from the second mesa portion 72 in the first direction X.
  • the distance between the second mesa portion 72 and the outermost third contact region 80 is preferably less than the length of the outermost third contact region 80. It is particularly preferable that the distance between the second mesa portion 72 and the outermost third contact region 80 is less than the seventh width W7 of the dummy trench structure 60.
  • the distance between the second mesa portion 72 and the outermost third contact region 80 is less than the width of the second mesa portion 72 (seventh interval I7).
  • the distance between the outermost second contact region 79 and the outermost third contact region 80 that are adjacent to each other with the second mesa portion 72 in between is the distance between the two second contact regions 79 that are adjacent to each other with the first mesa portion 71 in between. It is preferable that the distance between
  • FIG. 32 is an enlarged plan view showing a gate pad 101 according to a modification.
  • the gate pad 101 according to the embodiment described above has a pad main body portion 104 that is wider than the gate resistor 40 (trench gate structure 20) in the first direction It includes a drawer portion 105 that is narrower than the drawer portion 105.
  • the gate pad 101 has a pad main body portion 104 narrower than the gate resistor 40 (trench gate structure 20) in the first direction It includes a lead-out portion 105 that is narrower than the gate structure 20).
  • the drawer portion 105 has approximately the same width in the first direction X as the pad body portion 104 .
  • FIG. 33 is a cross-sectional view showing the chip 2 according to the first modification.
  • semiconductor device 1 may include second semiconductor region 7 having a thickness smaller than first semiconductor region 6 inside chip 2.
  • the chip 2 may include an epitaxial layer that is thicker than the semiconductor substrate.
  • FIG. 34 is a cross-sectional view showing a chip 2 according to a second modification.
  • semiconductor device 1 may include only first semiconductor region 6 without second semiconductor region 7 inside chip 2.
  • the first semiconductor region 6 is exposed from the first main surface 3, second main surface 4, and first to fourth side surfaces 5A to 5D of the chip 2. That is, in this form, the chip 2 does not have a semiconductor substrate and has a single layer structure made of an epitaxial layer.
  • the embodiments described above can be implemented in other forms.
  • the "first conductivity type” is “n type” and the “second conductivity type” is “p type”.
  • a configuration may be adopted in which the "first conductivity type” is the "p type” and the “second conductivity type” is the "n type”.
  • the specific configuration in this case can be obtained by replacing “n type” with “p type” and simultaneously replacing “p type” with “n type” in the above description and accompanying drawings.
  • the n-type second semiconductor region 7 was shown. However, a p-type second semiconductor region 7 may also be used. In this case, an IGBT (Insulated Gate Bipolar Transistor) is formed in place of the MISFET. In this case, in the above description, the "source” of the MISFET is replaced with the “emitter” of the IGBT, and the “drain” of the MISFET is replaced with the "collector” of the IGBT.
  • the p-type second semiconductor region 7 may be an impurity region containing p-type impurities introduced into the surface layer of the second main surface 4 of the chip 2 by ion implantation.
  • a chip (2) having a main surface (3), a gate resistor (40) including a trench resistance structure (41-43) formed on the main surface (3), and a gate resistor (40) including a trench resistance structure (41-43) formed on the main surface (3).
  • the gate pad (101) is arranged on the main surface (3) so as to be electrically connected to the trench resistance structure (41-43);
  • the main surface (3) has a resistance value lower than that of the resistance structure (41-43) and is electrically connected to the gate pad (101) via the trench resistance structure (41-43).
  • a semiconductor device (1) including a gate wiring (102) arranged above.
  • the gate pad (101) has a portion located directly above the trench resistance structure (41 to 43), and the gate wiring (102) has a portion located directly above the trench resistance structure (41 to 43).
  • the gate resistor (40) includes a resistive film (50) covering the trench resistive structure (41 to 43), and the gate pad (101) is electrically connected to the resistive film (50).
  • the semiconductor device (1) according to any one of A1 to A3, wherein the gate wiring (102) is electrically connected to the resistive film (50).
  • the gate pad (101) faces the trench resistance structure (41 to 43) with the resistance film (50) in between, and the gate wiring (102) faces the trench resistance structure (41 to 43) with the resistance film (50) in between.
  • the gate pad (101) further includes an insulating film (99) covering the resistive film (50), and the gate pad (101) is connected to the resistive film (50) through the insulating film (99).
  • the semiconductor device (1) according to any one of A4 to A6, wherein the gate wiring (102) penetrates the insulating film (99) and is connected to the resistive film (50).
  • the plurality of trench resistance structures (41 to 43) include a first trench resistance structure (42) and a second trench resistance structure (43) deeper than the first trench resistance structure (42).
  • A10 An active region (12) provided on the inner side of the main surface (3), an outer peripheral region (13) provided on the periphery of the main surface (3), and the active region (12) and a termination region (15) provided between the outer peripheral region (13), wherein the trench resistance structure (41 to 43) is formed on the main surface (3) in the termination region (15).
  • the gate pad (101) is electrically connected to the trench resistance structure (41-43) in the termination region (15)
  • the gate wiring (102) is connected to the trench resistance structure (41-43) in the termination region (15).
  • the semiconductor device (1) according to any one of A1 to A9, which is electrically connected to the gate pad (101) via a resistance structure (41 to 43).
  • the active region (12) further includes a trench gate structure (20) formed on the main surface (3), and the gate wiring (102) is connected to the trench gate structure (20) in the active region (12).
  • the semiconductor device (1) according to A10 which is electrically connected to the semiconductor device (1).
  • A12 The semiconductor device according to A11, further comprising a trench source structure (25, 30) formed on the main surface (3) so as to be adjacent to the trench gate structure (20) in the active region (12). (1).
  • the plurality of dummy trench structures (60 to 62) include a first dummy trench structure (61) and a second dummy trench structure (62) deeper than the first dummy trench structure (61).
  • the main surface (3) is divided by a second surface (9) formed on the peripheral edge of the main surface (3) and connection surfaces (10A to 10D) that connect the first surface (8) and the second surface (9).
  • the active region (12) is provided on the first surface (8), the outer peripheral region (13) is provided on the second surface (9), and the active plateau (11) is provided on the second surface (9).
  • the semiconductor device (1) according to any one of A10 to A16, wherein the termination region (15) is provided on the first surface (8).
  • the semiconductor device (1) according to any one of A1 to A17, further comprising a second conductivity type (p-type) well region (75, 76) formed in the semiconductor device (1).
  • the main structure has a resistance value lower than that of the trench resistance structure (41 to 43) and is electrically connected to the gate pad (101) via the trench resistance structure (41 to 43).
  • Semiconductor device (1) according to any one of A1 to A18, further comprising a gate subpad (103) arranged on the surface (3).
  • a chip (2) having a main surface (3), a first groove structure (42) formed on the main surface (3), and a first groove structure (42) in a first direction (X).
  • a second groove structure (61) formed in the main surface (3) so as to be adjacent to each other; and a second groove structure (42) formed in the first groove structure (42) in a second direction (Y) orthogonal to the first direction (X).
  • a third groove structure (43) formed on the main surface (3) adjacent to each other; and a third groove structure (43) formed on the main surface (3) adjacent to the third groove structure (43) in the first direction (X).
  • a semiconductor device (1) comprising:
  • a potential different from that of the first groove structure (42) is applied to the second groove structure (61), and a potential different from that of the third groove structure (43) is applied to the fourth groove structure (62).
  • a first potential is applied to the first groove structure (42), a second potential different from the first potential is applied to the second groove structure (61), and the third groove structure ( The semiconductor device (1) according to B2, wherein the first potential is applied to 43), and the second potential is applied to the fourth groove structure (62).
  • the fourth groove structure (62) is formed on the main surface (3) so as to be adjacent to the second groove structure (61) in the second direction (Y).
  • the semiconductor device (1) according to any one of the above.
  • the third groove structure (43) is formed deeper than the first groove structure (42), and the fourth groove structure (62) is formed deeper than the second groove structure (61).
  • the semiconductor device (1) according to any one of B1 to B5.
  • the second groove structure (61) is formed at approximately the same depth as the first groove structure (42), and the fourth groove structure (62) is formed at approximately the same depth as the third groove structure (43).
  • [B8] Divided into a region between the first groove structure (42) and the third groove structure (43) and a region between the second groove structure (61) and the fourth groove structure (62).
  • the first mesa part (71) is connected to the main mesa part (70)
  • the second mesa part (72) is connected to the main mesa part (70).
  • the semiconductor device (1) according to any one of B1 to B7.
  • the width of the first mesa portion (71) in the first direction (X) is not less than 0.5 times and not more than 2 times the width of the main mesa portion (70) in the second direction (Y).
  • the width of the second mesa portion (72) in the first direction (X) is 0.5 times or more and not more than 2 times the width of the main mesa portion (70) in the second direction (Y)
  • B8 The semiconductor device (1) described in (1).
  • the first groove structure (42) extends in a strip shape in the first direction (X)
  • the second groove structure (61) extends in a strip shape in the first direction (X)
  • the third groove structure (42) extends in a strip shape in the first direction (X).
  • the groove structure (43) extends in a strip shape in the first direction (X)
  • the fourth groove structure (62) extends in a strip shape in the first direction (X).
  • the main surface (3) is divided by a second surface (9) formed on the peripheral edge of the main surface (3) and connection surfaces (10A to 10D) that connect the first surface (8) and the second surface (9).
  • the first groove structure (42) is formed on the first surface (8), and the second groove structure (61) is formed on the first surface (8).
  • the third groove structure (43) is formed on the first surface (8), and the fourth groove structure (62) is formed on the first surface (8).
  • a semiconductor device (1) according to any one of the above.
  • the first groove structure (42) is formed on the first surface section (8) at a distance from the connection surface section (10A to 10D), and the second groove structure (61) is formed on the first surface section (8) at a distance from the connection surface section (10A to 10D).
  • the third groove structure (43) is formed in the first surface portion (8) so as to be exposed from the connection surface portions (10A to 10D), and the third groove structure (43) is spaced apart from the connection surface portions (10A to 10D).
  • the fourth groove structure (62) is formed in the first surface portion (8) so as to be exposed from the connection surface portions (10A to 10D) (1).
  • the second trench structure (61) penetrates the body region (17) so as to reach the semiconductor region (6)
  • the third groove structure (43) extends through the body region (17) so as to reach the semiconductor region (6).
  • the fourth groove structure (62) penetrates the body region (17) so as to reach the semiconductor region (6), the semiconductor device according to any one of B1 to B14. (1).
  • the first contact region (79) is formed in a region along the third groove structure (43) at a distance from the second mesa portion (72), and the second contact region (80) is , the semiconductor device (1) according to B16, wherein the semiconductor device (1) is formed in a region along the fourth groove structure (62) at a distance from the second mesa portion (72).
  • the first contact region (79) is formed to be shifted in the first direction (X) with respect to the first mesa portion (71), and the second contact region (80) is formed to be offset from the first mesa portion (71).

Abstract

半導体装置は、主面を有するチップと、前記主面に形成されたトレンチ抵抗構造を含むゲート抵抗と、前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造に電気的に接続されるように前記主面の上に配置されたゲートパッドと、前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造を介して前記ゲートパッドに電気的に接続されるように前記主面の上に配置されたゲート配線と、を含む。

Description

半導体装置
　この出願は、２０２２年３月３１日提出の日本国特許出願２０２２－０６１３１４号、および、２０２２年３月３１日提出の日本国特許出願２０２２－０６１３１６号に基づく優先権を主張しており、これらの出願の全内容はここに引用により組み込まれる。本発明は、半導体装置に関する。
　特許文献１は、半導体基板、複数のトレンチ構造およびゲートパッド部を含む半導体装置を開示している。複数のトレンチ構造は、半導体基板の表面に形成されている。ゲートパッド部は、複数のトレンチ構造を被覆するように半導体基板の上に配置されている。
米国特許出願公開第２０１７／００４０４２３号明細書
　一実施形態は、新規なレイアウトを有する半導体装置を提供する。
　一実施形態は、主面を有するチップと、前記主面に形成されたトレンチ抵抗構造を含むゲート抵抗と、前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造に電気的に接続されるように前記主面の上に配置されたゲートパッドと、前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造を介して前記ゲートパッドに電気的に接続されるように前記主面の上に配置されたゲート配線と、を含む、半導体装置を提供する。
　一実施形態は、主面を有するチップと、前記主面に形成された第１溝構造と、第１方向に前記第１溝構造に隣り合うように前記主面に形成された第２溝構造と、前記第１方向に直交する第２方向に前記第１溝構造に隣り合うように前記主面に形成された第３溝構造と、前記第１方向に前記第３溝構造に隣り合うように前記主面に形成された第４溝構造と、前記第１溝構造および前記第２溝構造の間の領域に区画された第１メサ部と、前記第３溝構造および前記第４溝構造の間の領域において前記第１メサ部に対して前記第１方向にずれて区画された第２メサ部と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、一実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、ゲート電極およびソース電極のレイアウトを示す平面図である。 図４は、第１主面のレイアウトを示す平面図である。 図５は、活性領域のレイアウトを示す拡大平面図である。 図６は、周縁領域のレイアウトを示す拡大平面図である。 図７は、図５に示すVII-VII線に沿う断面図である。 図８は、図５に示すVIII-VIII線に沿う断面図である。 図９は、図６に示すIX-IX線に沿う断面図である。 図１０は、図６に示すX-X線に沿う断面図である。 図１１は、図６に示すXI-XI線に沿う断面図である。 図１２は、図６に示すXII-XII線に沿う断面図である。 図１３は、終端領域のレイアウトを示す拡大平面図である。 図１４は、ゲート抵抗のレイアウトを示す拡大平面図である。 図１５は、ゲート抵抗の内方部を示す拡大平面図である。 図１６は、ゲート抵抗の周縁部を示す拡大平面図である。 図１７は、図１５に示すXVII-XVII線に沿う断面図である。 図１８は、図１５に示すXVIII-XVIII線に沿う断面図である。 図１９は、図１６に示すXIX-XIX線に沿う断面図である。 図２０は、図１６に示すXX-XX線に沿う断面図である。 図２１は、図１６に示すXXI-XXI線に沿う断面図である。 図２２は、図１６に示すXXII-XXII線に沿う断面図である。 図２３は、ゲート抵抗の一要部を示す拡大平面図である。 図２４は、終端ダミー構造のレイアウトを示す拡大平面図である。 図２５は、終端ダミー構造のレイアウトを示す更なる拡大平面図である。 図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。 図２７は、ゲート電極およびゲート抵抗の接続形態を示す電気回路図である。 図２８は、外周領域の構造を示す断面図である。 図２９は、第１変形例に係るトレンチ抵抗構造を示す断面図である。 図３０は、第２変形例に係るトレンチ抵抗構造を示す断面図である。 図３１は、第３変形例に係るトレンチ抵抗構造を示す拡大平面図である。 図３２は、変形例に係るゲートパッドを示す拡大平面図である。 図３３は、第１変形例に係るチップを示す断面図である。 図３４は、第２変形例に係るチップを示す断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　図１は、一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、ゲート電極１００およびソース電極１２０のレイアウトを示す平面図である。図４は、第１主面３のレイアウトを示す平面図である。図１～図４を参照して、半導体装置１は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチング装置である。
　半導体装置１は、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１は、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」または「ワイドバンドギャップ半導体チップ」と称されてもよい。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）およびＣ（ダイアモンド）が、ワイドバンドギャップ半導体として例示される。
　チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１は、「ＳｉＣ半導体装置」である。半導体装置１は、「ＳｉＣ－ＭＩＳＦＥＴ」と称されてもよい。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、チップ２は他のポリタイプを含んでいてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００ー１）面）によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。
　チップ２は、５μｍ以上２００μｍ以下の厚さを有していてもよい。チップ２の厚さは、５μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、および、１７５μｍ以上２００μｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。チップ２の厚さは、１００μｍ以下であることが好ましい。
　第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上２０ｍｍ以下の長さを有していてもよい。第１～第４側面５Ａ～５Ｄの長さは、０．５ｍｍ以上５ｍｍ以下、５ｍｍ以上１０ｍｍ以下、１０ｍｍ以上１５ｍｍ以下、および、１５ｍｍ以上２０ｍｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。第１～第４側面５Ａ～５Ｄの長さは、５ｍｍ以上であることが好ましい。
　半導体装置１は、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。第１半導体領域６は、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１は、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、第１半導体領域６に電気的に接続されている。
　第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。第２半導体領域７は、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、１５０μｍ以下、１００μｍ以下、５０μｍ以下または４０μｍ以下であってもよい。第２半導体領域７の厚さは、５μｍ以上であってもよい。第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。第２半導体領域７は、この形態では、第１半導体領域６の厚さを超える厚さを有している。
　半導体装置１は、第１主面３に形成された活性面８（active surface）、外周面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３において活性台地１１を区画している。活性面８が「第１面部」と称され、外周面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称されてもよい。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄ（つまり活性台地１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、ｃ面（Ｓｉ面）によって形成されている。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外周面９は、活性面８外に位置し、活性面８からチップ２の厚さ方向（第２主面４側）に窪んでいる。具体的には、外周面９は、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外周面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　外周面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外周面９は、この形態では、ｃ面（Ｓｉ面）によって形成されている。外周面９は、第１～第４側面５Ａ～５Ｄに連なっている。外周面９は、外周深さＤＯを有している。外周深さＤＯは、０．１μｍ以上５μｍ以下であってもよい。外周深さＤＯは、２．５μｍ以下であることが好ましい。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外周面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状の活性台地１１が区画されるように活性面８および外周面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状の活性台地１１が区画されるように活性面８から外周面９に向かって斜め下り傾斜していてもよい。このように、半導体装置１は、第１主面３において第１半導体領域６に突状に区画された活性台地１１を含む。活性台地１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　図４を参照して、半導体装置１は、活性領域１２、外周領域１３、周縁領域１４および終端領域１５を含む。活性領域１２は、活性面８に設けられている。具体的には、活性領域１２は、活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）から間隔を空けて活性面８の内方部に設けられている。活性領域１２は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に設けられている。外周領域１３は、外周面９に設けられている。外周領域１３は、この形態では、平面視において活性面８（活性台地１１）を取り囲む環状（具体的に四角環状）に設けられている。
　周縁領域１４は、活性領域１２および外周領域１３の間の領域において活性面８に設けられている。周縁領域１４は、第１方向Ｘの両サイドから活性領域１２を挟み込むように設けられ、第２方向Ｙに帯状に延びている。周縁領域１４は、第１周縁領域１４Ａおよび第２周縁領域１４Ｂを含む。第１周縁領域１４Ａは活性領域１２に対して第３側面５Ｃ側（第３接続面１０Ｃ側）に設けられ、第２周縁領域１４Ｂは活性領域１２に対して第４側面５Ｄ側（第４接続面１０Ｄ側）に設けられている。
　終端領域１５は、活性領域１２および外周領域１３の間の領域において活性面８に設けられている。終端領域１５は、第２方向Ｙの両サイドから活性領域１２を挟み込むように設けられ、第１方向Ｘに帯状に延びている。終端領域１５は、第１終端領域１５Ａおよび第２終端領域１５Ｂを含む。第１終端領域１５Ａは活性領域１２に対して第１側面５Ａ側（第１接続面１０Ａ側）に設けられ、第２終端領域１５Ｂは活性領域１２に対して第２側面５Ｂ側（第２接続面１０Ｂ側）に設けられている。
　半導体装置１は、第１主面３を被覆する主面絶縁膜１６を含む。主面絶縁膜１６は、活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを選択的に被覆している。主面絶縁膜１６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　主面絶縁膜１６は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜１６は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。主面絶縁膜１６は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、主面絶縁膜１６の壁部は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。
　図５は、活性領域１２のレイアウトを示す拡大平面図である。図６は、周縁領域１４のレイアウトを示す拡大平面図である。図７は、図５に示すVII-VII線に沿う断面図である。図８は、図５に示すVIII-VIII線に沿う断面図である。図９は、図６に示すIX-IX線に沿う断面図である。図１０は、図６に示すX-X線に沿う断面図である。図１１は、図６に示すXI-XI線に沿う断面図である。図１２は、図６に示すXII-XII線に沿う断面図である。
　図６では、第１周縁領域１４Ａ側のレイアウトが示されている。第２周縁領域１４Ｂ側のレイアウトは第１周縁領域１４Ａ側のレイアウトとほぼ同様であるため、以下では、第１周縁領域１４Ａ側のレイアウトが主に説明される。第２周縁領域１４Ｂ側のレイアウトは、以下の説明において「第３接続面１０Ｃ」を「第４接続面１０Ｄ」に置き換えることによって得られる。
　図５～図１２を参照して、半導体装置１は、第１主面３（活性面８）の表層部に形成されたｐ型（第２導電型）のボディ領域１７を含む。ボディ領域１７は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域１７は、活性面８に沿って延びる層状に形成されている。ボディ領域１７は、活性面８の全域に形成され、第１～第４接続面１０Ａ～１０Ｄから露出していてもよい。
　半導体装置１は、活性領域１２において第１主面３（活性面８）の表層部に形成されたｎ型のソース領域１８を含む。具体的には、ソース領域１８は、ボディ領域１７の底部から活性面８側に間隔を空けてボディ領域１７の表層部に形成されている。ソース領域１８は、周縁領域１４および終端領域１５には形成されていない。
　むろん、ソース領域１８は、チャネルの制御に影響を与えない範囲において、周縁領域１４および終端領域１５に形成されていてもよい。ソース領域１８は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域１８は、ボディ領域１７内において第１半導体領域６とＭＩＳＦＥＴのチャネルを形成する。
　半導体装置１は、活性領域１２において第１主面３（活性面８）に形成された複数のトレンチゲート構造２０を含む。複数のトレンチゲート構造２０には、第１電位としてのゲート電位ＶＧが付与される。複数のトレンチゲート構造２０は、ボディ領域１７内におけるチャネルの反転および非反転を制御する。複数のトレンチゲート構造２０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。
　複数のトレンチゲート構造２０は、この形態では、活性面８の周縁から間隔を空けて活性面８の内方部に配置されている。具体的には、複数のトレンチゲート構造２０は、第１～第４接続面１０Ａ～１０Ｄから第１方向Ｘおよび第２方向Ｙに間隔を空けて配置されている。
　複数のトレンチゲート構造２０は、活性面８の内方部に活性領域１２を区画すると同時に、活性面８の周縁と共に周縁領域１４および終端領域１５を区画している。複数のトレンチゲート構造２０は、第１半導体領域６に至るようにボディ領域１７およびソース領域１８を貫通している。複数のトレンチゲート構造２０は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つのトレンチゲート構造２０が説明される。トレンチゲート構造２０は、第２方向Ｙに第１幅Ｗ１を有し、法線方向Ｚに第１深さＤ１を有している。第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であることが好ましい。第１深さＤ１は、前述の外周深さＤＯ未満である。第１深さＤ１は、０．１μｍ以上３μｍ以下であってもよい。第１深さＤ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　トレンチゲート構造２０は、ゲートトレンチ２１、ゲート絶縁膜２２およびゲート埋設電極２３を含む。ゲートトレンチ２１は、活性面８に形成され、トレンチゲート構造２０の壁面を区画している。ゲート絶縁膜２２は、ゲートトレンチ２１の壁面を被覆し、活性面８において主面絶縁膜１６に接続されている。ゲート絶縁膜２２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　ゲート絶縁膜２２は、この形態では、酸化シリコン膜からなる単層構造を有している。ゲート絶縁膜２２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。ゲート埋設電極２３は、ゲート絶縁膜２２を挟んでゲートトレンチ２１に埋設され、ゲート絶縁膜２２を挟んでチャネルに対向している。ゲート埋設電極２３は、導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、活性領域１２において第１主面３（活性面８）に形成された複数の第１トレンチソース構造２５を含む。複数の第１トレンチソース構造２５には、第１電位とは異なる第２電位としてのソース電位ＶＳが付与される。ソース電位ＶＳは、動作基準となる基準電位（たとえばグランド電位）であってもよい。
　複数の第１トレンチソース構造２５は、隣り合う２つのトレンチゲート構造２０の間の領域にそれぞれ配置されている。複数の第１トレンチソース構造２５は、平面視において第２方向Ｙに複数のトレンチゲート構造２０と交互に配列され、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第１トレンチソース構造２５は、この形態では、活性領域１２から周縁領域１４に引き出されている。複数の第１トレンチソース構造２５は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。
　複数の第１トレンチソース構造２５は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。複数の第１トレンチソース構造２５は、活性領域１２において第２方向Ｙにトレンチゲート構造２０に対向し、周縁領域１４において第２方向Ｙにトレンチゲート構造２０に対向していない。
　複数の第１トレンチソース構造２５は、第１半導体領域６に至るように活性領域１２においてボディ領域１７およびソース領域１８を貫通し、周縁領域１４においてボディ領域１７を貫通している。複数の第１トレンチソース構造２５は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つの第１トレンチソース構造２５が説明される。第１トレンチソース構造２５は、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。第２幅Ｗ２は、前述の第１幅Ｗ１とほぼ等しいことが好ましい。第２幅Ｗ２は、０．１μｍ以上３μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上２μｍ以下であることが好ましい。
　第２深さＤ２は、第１深さＤ１以上である。第２深さＤ２は、この形態では、前述の第１深さＤ１よりも大きい。第２深さＤ２は、第１深さＤ１の１．５倍以上３倍以下であることが好ましい。第２深さＤ２は、この形態では、前述の外周深さＤＯとほぼ等しい。第２深さＤ２は、０．１μｍ以上５μｍ以下であってもよい。第２深さＤ２は、２．５μｍ以下であることが特に好ましい。
　第１トレンチソース構造２５は、第２方向Ｙにトレンチゲート構造２０から第１間隔Ｉ１を空けて配置されている。第１間隔Ｉ１は、第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第１間隔Ｉ１は、第１幅Ｗ１（第２幅Ｗ２）未満であることが特に好ましい。第１間隔Ｉ１は、０．１μｍ以上２．５μｍ以下であってもよい。第１間隔Ｉ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第１トレンチソース構造２５は、第１ソーストレンチ２６、第１ソース絶縁膜２７および第１ソース埋設電極２８を含む。第１ソーストレンチ２６は、活性面８に形成され、第１トレンチソース構造２５の壁面を区画している。第１ソーストレンチ２６の側壁は、第３接続面１０Ｃおよび第４接続面１０Ｄに連通している。第１ソーストレンチ２６の底壁は、外周面９に連通している。
　第１ソース絶縁膜２７は、第１ソーストレンチ２６の壁面を被覆し、活性面８において主面絶縁膜１６に接続されている。第１ソース絶縁膜２７は、第３接続面１０Ｃの連通部、第４接続面１０Ｄの連通部および外周面９の連通部において主面絶縁膜１６に接続されている。第１ソース絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第１ソース絶縁膜２７は、この形態では、酸化シリコン膜からなる単層構造を有している。第１ソース絶縁膜２７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１ソース埋設電極２８は、第１ソース絶縁膜２７を挟んで第１ソーストレンチ２６に埋設されている。第１ソース埋設電極２８は、導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、周縁領域１４において第１主面３（活性面８）に形成された複数の第２トレンチソース構造３０を含む。複数の第２トレンチソース構造３０には、ソース電位ＶＳが付与される。複数の第２トレンチソース構造３０は、活性面８の周縁（第３接続面１０Ｃ）および複数のトレンチゲート構造２０の間の領域に配置されている。複数の第２トレンチソース構造３０は、第２方向Ｙに隣り合う２つの第１トレンチソース構造２５の間の領域に配置され、第１方向Ｘに複数のトレンチゲート構造２０に１対１の対応関係で対向している。
　複数の第２トレンチソース構造３０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第２トレンチソース構造３０は、この形態では、第３接続面１０Ｃを貫通し、第３接続面１０Ｃから露出している。複数の第２トレンチソース構造３０は、第１半導体領域６に至るようにボディ領域１７を貫通している。複数の第２トレンチソース構造３０は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つの第２トレンチソース構造３０が説明される。第２トレンチソース構造３０は、第２方向Ｙに第３幅Ｗ３を有し、法線方向Ｚに第３深さＤ３を有している。第３幅Ｗ３は、前述の第１幅Ｗ１とほぼ等しいことが好ましい。第３幅Ｗ３は、前述の第２幅Ｗ２とほぼ等しいことが好ましい。第３幅Ｗ３は、０．１μｍ以上３μｍ以下であってもよい。第３幅Ｗ３は、０．５μｍ以上２μｍ以下であることが好ましい。
　第３深さＤ３は、前述の第１深さＤ１以上である。第３深さＤ３は、この形態では、第１深さＤ１よりも大きい。第３深さＤ３は、第１深さＤ１の１．５倍以上３倍以下であることが好ましい。第３深さＤ３は、この形態では、前述の第２深さＤ２とほぼ等しい。第３深さＤ３は、前述の外周深さＤＯとほぼ等しい。第３深さＤ３は、０．１μｍ以上５μｍ以下であってもよい。第３深さＤ３は、２．５μｍ以下であることが特に好ましい。
　第２トレンチソース構造３０は、第２方向Ｙに第１トレンチソース構造２５から第２間隔Ｉ２を空けて配置されている。第２間隔Ｉ２は、第２幅Ｗ２（第３幅Ｗ３）の０．５倍以上２倍以下であることが好ましい。第２間隔Ｉ２は、第２幅Ｗ２（第３幅Ｗ３）未満であることが特に好ましい。第２間隔Ｉ２は、前述の第１間隔Ｉ１とほぼ等しいことが好ましい。第２間隔Ｉ２は、０．１μｍ以上２．５μｍ以下であってもよい。第２間隔Ｉ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２トレンチソース構造３０は、第１方向Ｘにトレンチゲート構造２０から第３間隔Ｉ３を空けて配置されている。第３間隔Ｉ３は、第１幅Ｗ１（第３幅Ｗ３）の０．５倍以上２倍以下であることが好ましい。第３間隔Ｉ３は、第１間隔Ｉ１（第２間隔Ｉ２）の０．５倍以上２倍以下であることが好ましい。第３間隔Ｉ３は、第１間隔Ｉ１（第２間隔Ｉ２）の１．５倍以下であることが特に好ましい。第３間隔Ｉ３は、第１間隔Ｉ１（第２間隔Ｉ２）とほぼ等しくてもよい。第３間隔Ｉ３は、０．１μｍ以上２．５μｍ以下であってもよい。第３間隔Ｉ３は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２トレンチソース構造３０は、第２ソーストレンチ３１、第２ソース絶縁膜３２および第２ソース埋設電極３３を含む。第２ソーストレンチ３１は、活性面８に形成され、第２トレンチソース構造３０の壁面を区画している。第２ソーストレンチ３１の側壁は、第３接続面１０Ｃに連通している。第２ソーストレンチ３１の底壁は、外周面９に連通している。
　第２ソース絶縁膜３２は、第２ソーストレンチ３１の壁面を被覆し、活性面８において主面絶縁膜１６に接続されている。第２ソース絶縁膜３２は、第３接続面１０Ｃの連通部および外周面９の連通部において主面絶縁膜１６に接続されている。第２ソース絶縁膜３２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第２ソース絶縁膜３２は、この形態では、酸化シリコン膜からなる単層構造を有している。第２ソース絶縁膜３２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２ソース埋設電極３３は、第２ソース絶縁膜３２を挟んで第２ソーストレンチ３１に埋設されている。第２ソース埋設電極３３は、導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、活性領域１２において複数のトレンチゲート構造２０に沿う領域に形成されたｐ型の複数の第１ウェル領域３５を含む。第１ウェル領域３５は、この形態では、ボディ領域１７よりも高いｐ型不純物濃度を有している。むろん、第１ウェル領域３５のｐ型不純物濃度は、ボディ領域１７よりも低くてもよい。
　複数の第１ウェル領域３５は、隣り合う第１トレンチソース構造２５から間隔を空けて対応するトレンチゲート構造２０の壁面を被覆し、活性面８の表層部においてボディ領域１７に電気的に接続されている。複数の第１ウェル領域３５は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第１ウェル領域３５は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、活性領域１２および周縁領域１４において複数の第１トレンチソース構造２５に沿う領域に形成されたｐ型の複数の第２ウェル領域３６を含む。第２ウェル領域３６は、この形態では、ボディ領域１７よりも高いｐ型不純物濃度を有している。むろん、第２ウェル領域３６のｐ型不純物濃度は、ボディ領域１７よりも低くてもよい。第２ウェル領域３６のｐ型不純物濃度は、第１ウェル領域３５のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第２ウェル領域３６は、隣り合うトレンチゲート構造２０から間隔を空けて対応する第１トレンチソース構造２５の壁面を被覆し、活性面８の表層部においてボディ領域１７に電気的に接続されている。複数の第２ウェル領域３６は、活性領域１２および周縁領域１４において対応する第１トレンチソース構造２５の壁面を被覆し、第３接続面１０Ｃおよび第４接続面１０Ｄから露出している。
　複数の第２ウェル領域３６は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第２ウェル領域３６の底部は、複数の第１ウェル領域３５の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第２ウェル領域３６は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、周縁領域１４において複数の第２トレンチソース構造３０に沿う領域に形成されたｐ型の複数の第３ウェル領域３７を含む。第３ウェル領域３７は、この形態では、ボディ領域１７よりも高いｐ型不純物濃度を有している。むろん、第３ウェル領域３７のｐ型不純物濃度は、ボディ領域１７よりも低くてもよい。第３ウェル領域３７のｐ型不純物濃度は、第１ウェル領域３５（第２ウェル領域３６）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第３ウェル領域３７は、隣り合うトレンチゲート構造２０および第１トレンチソース構造２５から間隔を空けて対応する第２トレンチソース構造３０の壁面を被覆し、活性面８の表層部においてボディ領域１７に電気的に接続されている。むろん、第３ウェル領域３７は、トレンチゲート構造２０および第２トレンチソース構造３０の間の領域において第１ウェル領域３５と一体化していてもよい。複数の第３ウェル領域３７は、第３接続面１０Ｃから露出している。
　複数の第３ウェル領域３７は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第３ウェル領域３７の底部は、複数の第１ウェル領域３５の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第３ウェル領域３７の底部は、複数の第２ウェル領域３６の底部とほぼ等しい深さに形成されている。複数の第３ウェル領域３７は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、活性領域１２において複数の第１トレンチソース構造２５に沿う領域に形成されたｐ型の複数の第１コンタクト領域３８を含む。第１コンタクト領域３８は、ボディ領域１７よりも高いｐ型不純物濃度を有している。第１コンタクト領域３８のｐ型不純物濃度は、この形態では、第２ウェル領域３６よりも高い。
　複数の第１コンタクト領域３８は、対応する第２ウェル領域３６内において対応する第１トレンチソース構造２５の壁面を被覆している。複数の第１コンタクト領域３８は、各第１トレンチソース構造２５に対して１対多の対応関係で形成されている。複数の第１コンタクト領域３８は、対応する第１トレンチソース構造２５に沿って間隔を空けて形成されている。
　複数の第１コンタクト領域３８は、対応する第２ウェル領域３６内から対応する第１トレンチソース構造２５の壁面に沿ってボディ領域１７の表層部に引き出され、活性面８から露出している。複数の第１コンタクト領域３８は、活性領域１２に形成され、周縁領域１４には形成されていない。つまり、複数の第１コンタクト領域３８は、第２方向Ｙにトレンチゲート構造２０に対向し、第２方向Ｙに第２トレンチソース構造３０に対向していない。第１コンタクト領域３８は、第３ウェル領域３７内に形成されていない。
　複数の第１コンタクト領域３８は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第１コンタクト領域３８の第１方向Ｘの長さは、前述の第２幅Ｗ２以上であることが好ましい。複数の第１コンタクト領域３８の長さは、第１方向Ｘに隣り合う２つの第１コンタクト領域３８の間の距離よりも大きいことが好ましい。
　１つの第１トレンチソース構造２５に沿う複数の第１コンタクト領域３８は、他の第１トレンチソース構造２５に沿う複数の第１コンタクト領域３８に第２方向Ｙに対向している。つまり、複数の第１コンタクト領域３８は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。
　１つの第１トレンチソース構造２５に沿う複数の第１コンタクト領域３８は、他の第１トレンチソース構造２５に沿う複数の第１コンタクト領域３８の間の領域に第２方向Ｙに対向するように第１方向Ｘにずれて配列されていてもよい。つまり、複数の第１コンタクト領域３８は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
　半導体装置１は、活性領域１２において第１主面３（活性面８）の上で複数のトレンチゲート構造２０の端部をそれぞれ被覆する複数のゲート接続電極膜３９を含む。複数のゲート接続電極膜３９は、具体的には、主面絶縁膜１６の上に配置されている。複数のゲート接続電極膜３９は、複数のトレンチゲート構造２０の内方部、複数の第１トレンチソース構造２５および複数の第２トレンチソース構造３０から間隔を空けて対応するトレンチゲート構造２０の端部をそれぞれ被覆している。
　複数のゲート接続電極膜３９は、平面視において第２方向Ｙに複数の第１トレンチソース構造２５と交互に配列されている。複数のゲート接続電極膜３９は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のゲート接続電極膜３９は、平面視において第２方向Ｙに複数の第２トレンチソース構造３０に対向していない。以下、１つのゲート接続電極膜３９が説明される。
　ゲート接続電極膜３９は、対応するトレンチゲート構造２０を被覆する部分において対応するゲート埋設電極２３に接続されている。ゲート接続電極膜３９は、この形態では、対応するゲート埋設電極２３と一体的に形成されている。つまり、ゲート接続電極膜３９は、ゲート埋設電極２３の一部が活性面８（主面絶縁膜１６）の上に膜状に引き出された部分からなる。むろん、ゲート接続電極膜３９は、ゲート埋設電極２３とは別体的に形成されていてもよい。
　ゲート接続電極膜３９は、活性面８に沿って延びる電極面３９ａを有している。ゲート接続電極膜３９は、この形態では、断面視において活性面８から電極面３９ａに向けて先細り形状（四角錐台状）に形成されている。電極面３９ａは、第２方向Ｙに関してトレンチゲート構造２０よりも幅広に形成されていることが好ましい。つまり、電極面３９ａは、法線方向Ｚにトレンチゲート構造２０に対向する部分、および、法線方向Ｚにトレンチゲート構造２０外の領域（つまり主面絶縁膜１６）に対向する部分を有していることが好ましい。
　ゲート接続電極膜３９は、この形態では、導電性ポリシリコンを含む。ゲート接続電極膜３９は、電極厚さＴＥを有している。電極厚さＴＥは、前述の第１幅Ｗ１（第２幅Ｗ２）の０．５倍以上であることが好ましい。電極厚さＴＥは、前述の外周深さＤＯ以下であることが好ましい。電極厚さＴＥは、前述の第２深さＤ２以下であることが好ましい。電極厚さＴＥは、第２深さＤ２（外周深さＤＯ）未満であること特に好ましい。
　電極厚さＴＥは、前述の第１深さＤ１以下であることが好ましい。電極厚さＴＥは、第１深さＤ１未満であることが特に好ましい。電極厚さＴＥは、０．０５μｍ以上２．５μｍ以下であってもよい。電極厚さＴＥは、０．５μｍ以上１．５μｍ以下であることが好ましい。むろん、電極厚さＴＥは、第１深さＤ１よりも大きくてもよい。また、電極厚さＴＥは、外周深さＤＯ（第２深さＤ２）以上であってもよい。
　図１３は、終端領域１５（第１終端領域１５Ａ）のレイアウトを示す拡大平面図である。図１４は、ゲート抵抗４０のレイアウトを示す拡大平面図である。図１５は、ゲート抵抗４０の内方部を示す拡大平面図である。図１６は、ゲート抵抗４０の周縁部を示す拡大平面図である。
　図１７は、図１５に示すXVII-XVII線に沿う断面図である。図１８は、図１５に示すXVIII-XVIII線に沿う断面図である。図１９は、図１６に示すXIX-XIX線に沿う断面図である。図２０は、図１６に示すXX-XX線に沿う断面図である。図２１は、図１６に示すXXI-XXI線に沿う断面図である。図２２は、図１６に示すXXII-XXII線に沿う断面図である。図２３は、ゲート抵抗４０の一要部を示す拡大平面図である。
　図１３～図２３を参照して、半導体装置１は、第１終端領域１５Ａにおいて第１主面３（活性面８）に形成されたゲート抵抗４０を含む。ゲート抵抗４０は、ＭＩＳＦＥＴのゲート（トレンチゲート構造２０）に電気的に接続される抵抗としてチップ２（第１終端領域１５Ａ）に組み込まれている。
　ゲート抵抗４０は、活性領域１２に対して第１側面５Ａ側（第１接続面１０Ａ側）の領域に配置され、第２方向Ｙに活性領域１２に対向している。ゲート抵抗４０は、第２方向Ｙに周縁領域１４に対向しないように周縁領域１４から第１方向Ｘに間隔を空けて配置されている。ゲート抵抗４０は、この形態では、第１側面５Ａ（第１接続面１０Ａ）の中央部および活性領域１２の間に配置されている。
　ゲート抵抗４０は、第１終端領域１５Ａにおいて第１主面３（活性面８）に形成された少なくとも１つ（この形態では複数）のトレンチ抵抗構造４１を含む。複数のトレンチ抵抗構造４１には第１電位としてのゲート電位ＶＧが付与されるが、複数のトレンチ抵抗構造４１はチャネルの制御には寄与しない。
　複数のトレンチ抵抗構造４１は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。複数のトレンチ抵抗構造４１は、第１半導体領域６に至るようにボディ領域１７を貫通している。複数のトレンチ抵抗構造４１は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　複数のトレンチ抵抗構造４１は、この形態では、複数の第１トレンチ抵抗構造４２および複数の第２トレンチ抵抗構造４３を含む。複数の第１トレンチ抵抗構造４２は、第１終端領域１５Ａにおいて活性面８の周縁から間隔を空けて活性面８に形成されている。複数の第１トレンチ抵抗構造４２は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。
　複数の第１トレンチ抵抗構造４２は、第２方向Ｙに第１トレンチソース構造２５に対向している。複数の第１トレンチ抵抗構造４２は、第２方向Ｙに第２トレンチソース構造３０に対向しないように第２トレンチソース構造３０から第１方向Ｘに間隔を空けて配置されている。複数の第１トレンチ抵抗構造４２は、第１半導体領域６に至るようにボディ領域１７を貫通している。複数の第１トレンチ抵抗構造４２は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つの第１トレンチ抵抗構造４２が説明される。第１トレンチ抵抗構造４２は、第１方向Ｘに第１抵抗長Ｌ１を有している。第１抵抗長Ｌ１は、任意であり、達成すべき抵抗値に応じて適宜調整される。第１トレンチ抵抗構造４２は、第２方向Ｙに第４幅Ｗ４を有し、法線方向Ｚに第４深さＤ４を有している。第４幅Ｗ４は、前述の第１幅Ｗ１とほぼ等しいことが好ましい。第４幅Ｗ４は、０．１μｍ以上３μｍ以下であってもよい。第４幅Ｗ４は、０．５μｍ以上２μｍ以下であることが好ましい。
　第４深さＤ４は、前述の第２深さＤ２未満である。第４深さＤ４は、前述の外周深さＤＯ未満である。第４深さＤ４は、前述の第１深さＤ１とほぼ等しいことが好ましい。第４深さＤ４は、０．１μｍ以上３μｍ以下であってもよい。第４深さＤ４は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　活性領域１２側の最外の第１トレンチ抵抗構造４２は、この形態では、第２方向Ｙに最外の第１トレンチソース構造２５に隣り合うように最外の第１トレンチソース構造２５から前述の第１間隔Ｉ１を空けて配置されている。最外の第１トレンチ抵抗構造４２は、この形態では、第２方向Ｙに最外の第２トレンチソース構造３０に対向しないように最外の第２トレンチソース構造３０から第１方向Ｘに間隔を空けて配置されている。
　第１トレンチ抵抗構造４２は、第１トレンチ４４、第１絶縁膜４５および第１埋設電極４６を含む。第１埋設電極４６は、「第１埋設抵抗」と称されてもよい。第１トレンチ４４は、活性面８に形成され、第１トレンチ抵抗構造４２の壁面を区画している。第１絶縁膜４５は、第１トレンチ４４の壁面を被覆し、活性面８において主面絶縁膜１６に接続されている。第１絶縁膜４５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第１絶縁膜４５は、この形態では、酸化シリコン膜からなる単層構造を有している。第１絶縁膜４５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１埋設電極４６は、第１絶縁膜４５を挟んで第１トレンチ４４に埋設されている。第１埋設電極４６は、導電性ポリシリコンを含んでいてもよい。
　複数の第２トレンチ抵抗構造４３は、第１終端領域１５Ａにおいて活性面８の周縁から間隔を空けて活性面８に形成されている。複数の第２トレンチ抵抗構造４３は、隣り合う２つの第１トレンチ抵抗構造４２の間の領域にそれぞれ配置されている。複数の第２トレンチ抵抗構造４３は、第２方向Ｙに複数の第１トレンチ抵抗構造４２と交互に配列されている。複数の第２トレンチ抵抗構造４３は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。
　複数の第２トレンチ抵抗構造４３は、第２方向Ｙにトレンチゲート構造２０および第１トレンチソース構造２５に対向している。複数の第２トレンチ抵抗構造４３は、第２方向Ｙに第２トレンチソース構造３０に対向しないように第２トレンチソース構造３０から第１方向Ｘに間隔を空けて配置されている。複数の第２トレンチ抵抗構造４３は、第１半導体領域６に至るようにボディ領域１７を貫通している。複数の第２トレンチ抵抗構造４３は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つの第２トレンチ抵抗構造４３が説明される。第２トレンチ抵抗構造４３は、第１方向Ｘに第２抵抗長Ｌ２を有している。第２抵抗長Ｌ２は、任意であり、達成すべき抵抗値に応じて適宜調整される。第２抵抗長Ｌ２は、この形態では、前述の第１抵抗長Ｌ１未満である。つまり、第２トレンチ抵抗構造４３の両端部は、第１トレンチ抵抗構造４２の両端部よりも内方にセットバックされている。むろん、第２抵抗長Ｌ２は、第１抵抗長Ｌ１とほぼ等しくてもよい。また、第２抵抗長Ｌ２は、第１抵抗長Ｌ１よりも大きくてもよい。
　第２トレンチ抵抗構造４３は、第２方向Ｙに第５幅Ｗ５を有し、法線方向Ｚに第５深さＤ５を有している。第５幅Ｗ５は、前述の第４幅Ｗ４とほぼ等しいことが好ましい。第５幅Ｗ５は、前述の第２幅Ｗ２（第１幅Ｗ１）とほぼ等しいことが好ましい。第５幅Ｗ５は、０．１μｍ以上３μｍ以下であってもよい。第５幅Ｗ５は、０．５μｍ以上２μｍ以下であることが好ましい。
　第５深さＤ５は、前述の第４深さＤ４（第１深さＤ１）以上である。第５深さＤ５は、この形態では、第４深さＤ４（第１深さＤ１）よりも大きい。第５深さＤ５は、第４深さＤ４（第１深さＤ１）の１．５倍以上３倍以下であることが好ましい。第５深さＤ５は、前述の第２深さＤ２とほぼ等しいことが好ましい。第５深さＤ５は、前述の外周深さＤＯとほぼ等しい。第５深さＤ５は、０．１μｍ以上５μｍ以下であってもよい。第５深さＤ５は、２．５μｍ以下であることが特に好ましい。
　第２トレンチ抵抗構造４３は、第２方向Ｙに第１トレンチ抵抗構造４２から第４間隔Ｉ４を空けて配置されている。第４間隔Ｉ４は、第４幅Ｗ４（第５幅Ｗ５）の０．５倍以上２倍以下であることが好ましい。第４間隔Ｉ４は、第４幅Ｗ４（第５幅Ｗ５）未満であることが特に好ましい。第４間隔Ｉ４は、前述の第１間隔Ｉ１とほぼ等しいことが好ましい。第４間隔Ｉ４は、０．１μｍ以上２．５μｍ以下であってもよい。第４間隔Ｉ４は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２トレンチ抵抗構造４３は、第２トレンチ４７、第２絶縁膜４８および第２埋設電極４９を含む。第２埋設電極４９は、「第１埋設抵抗」と称されてもよい。第２トレンチ４７は、活性面８に形成され、第２トレンチ抵抗構造４３の壁面を区画している。第２絶縁膜４８は、第２トレンチ４７の壁面を被覆し、活性面８において主面絶縁膜１６に接続されている。第２絶縁膜４８は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第２絶縁膜４８は、この形態では、酸化シリコン膜からなる単層構造を有している。第２絶縁膜４８は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２埋設電極４９は、第２絶縁膜４８を挟んで第２トレンチ４７に埋設されている。第２埋設電極４９は、導電性ポリシリコンを含んでいてもよい。
　ゲート抵抗４０は、第１主面３（活性面８）の上において少なくとも１つ（この形態では複数）のトレンチ抵抗構造４１を被覆する抵抗膜５０を含む。抵抗膜５０は、導電性ポリシリコン膜および合金結晶膜のうちの少なくとも１つを含む。合金結晶膜は、金属元素および非金属元素によって構成された合金結晶を含む。合金結晶膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。抵抗膜５０は、この形態では、導電性ポリシリコンを含む。
　抵抗膜５０は、主面絶縁膜１６の上に配置され、活性面８を被覆する部分および複数のトレンチ抵抗構造４１を被覆する部分を有している。抵抗膜５０は、この形態では、複数のトレンチ抵抗構造４１の短手方向（第２方向Ｙ）に関して全てのトレンチ抵抗構造４１を被覆している。抵抗膜５０は、複数のトレンチ抵抗構造４１を被覆する部分において第１埋設電極４６および第２埋設電極４９に接続されている。
　抵抗膜５０は、この形態では、第１埋設電極４６および第２埋設電極４９と一体的に形成されている。つまり、抵抗膜５０は、第１埋設電極４６の一部および第２埋設電極４９の一部が活性面８（主面絶縁膜１６）の上に膜状に引き出された部分からなる。むろん、抵抗膜５０は、第１埋設電極４６および第２埋設電極４９とは別体的に形成されていてもよい。
　抵抗膜５０は、第２方向Ｙにトレンチゲート構造２０および第１トレンチソース構造２５に対向している。抵抗膜５０は、第２方向Ｙに第２トレンチソース構造３０に対向しないように第２トレンチソース構造３０から第１方向Ｘに間隔を空けて配置されている。抵抗膜５０は、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。抵抗膜５０の平面形状は任意であり、達成すべき抵抗値に応じて適宜調整される。
　抵抗膜５０は、第１方向Ｘに第１トレンチ抵抗構造４２の第１抵抗長Ｌ１および第２トレンチ抵抗構造４３の第２抵抗長Ｌ２よりも短い第３抵抗長Ｌ３を有していることが好ましい。この場合、抵抗膜５０は、複数のトレンチ抵抗構造４１の長手方向（第１方向Ｘ）に関して、複数のトレンチ抵抗構造４１の両端部から内方に間隔を空けて複数のトレンチ抵抗構造４１の内方部を被覆していることが好ましい。つまり、抵抗膜５０は、複数の第１トレンチ抵抗構造４２の両端部および複数の第２トレンチ抵抗構造４３の両端部を露出させていることが好ましい。
　抵抗膜５０を複数のトレンチ抵抗構造４１の両端部に対して内方側にセットバックさせることにより、複数のトレンチ抵抗構造４１の両端部よりも活性面８の周縁側の領域において抵抗膜５０が第１主面３に対向することを抑制できる。したがって、複数のトレンチ抵抗構造４１の両端部外の領域において、第１主面３および抵抗膜５０の間に不所望な電位差（電界）が形成されることが抑制される。
　むろん、抵抗膜５０は、複数のトレンチ抵抗構造４１の全域を被覆していてもよい。つまり、第３抵抗長Ｌ３は、第１抵抗長Ｌ１よりも大きくてもよい。また、抵抗膜５０は、複数の第１トレンチ抵抗構造４２の両端部を露出させ、複数の第２トレンチ抵抗構造４３の両端部を被覆していてもよい。つまり、第３抵抗長Ｌ３は、第１抵抗長Ｌ１よりも小さく、第２抵抗長Ｌ２よりも大きくてもよい。
　抵抗膜５０は、法線方向Ｚに抵抗厚さＴＲを有している。抵抗厚さＴＲは、達成すべき抵抗値に応じて適宜調整される。つまり、抵抗膜５０の抵抗値は、抵抗厚さＴＲの増減および第３抵抗長Ｌ３の増減によって調節される。抵抗厚さＴＲは、前述の第４幅Ｗ４（第５幅Ｗ５）の０．５倍以上であることが好ましい。
　この条件を満たす抵抗厚さＴＲによれば、ＣＶＤ法によって第１トレンチ４４および第２トレンチ４７を埋めて第１主面３（活性面８）を被覆する導電性ポリシリコン膜を形成する場合、当該導電性ポリシリコン膜の一部を利用して第１埋設電極４６、第２埋設電極４９および抵抗膜５０を形成できる。抵抗厚さＴＲは、前述の外周深さＤＯ以下であることが好ましい。抵抗厚さＴＲは、前述の第５深さＤ５（第２深さＤ２）以下であることが好ましい。
　抵抗厚さＴＲは、第５深さＤ５未満であること特に好ましい。抵抗厚さＴＲは、前述の第４深さＤ４（第１深さＤ１）以下であることが好ましい。抵抗厚さＴＲは、第４深さＤ４未満であることが特に好ましい。抵抗厚さＴＲは、前述の電極厚さＴＥ未満であってもよい。抵抗厚さＴＲは、電極厚さＴＥよりも大きくてもよい。抵抗厚さＴＲは、電極厚さＴＥとほぼ等しくてもよい。抵抗厚さＴＲは、０．０５μｍ以上２．５μｍ以下であってもよい。抵抗厚さＴＲは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　むろん、抵抗厚さＴＲは、第４深さＤ４よりも大きくてもよい。また、抵抗厚さＴＲは、外周深さＤＯ（第５深さＤ５）以上であってもよい。また、抵抗膜５０が合金結晶膜からなる場合、抵抗厚さＴＲは第４深さＤ４未満であってもよい。この場合、抵抗厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であってもよい。
　図１３～図２３を参照して、半導体装置１は、第１終端領域１５Ａにおいて第１主面３（活性面８）に形成されたダミー構造５５を含む。ダミー構造５５は、ゲート抵抗４０の近傍における局所的な電界集中を緩和し、耐圧（たとえばブレークダウン電圧）を向上させることを１つの目的として活性面８（第１終端領域１５Ａ）に組み込まれている。ダミー構造５５の有無は任意であり、ダミー構造５５を備えない形態が採用されてもよい。
　ダミー構造５５は、第１ダミー構造５６および第２ダミー構造５７を含む。第１ダミー構造５６は、ゲート抵抗４０に対して第３側面５Ｃ側（第３接続面１０Ｃ側）の領域に配置されている。第１ダミー構造５６は、第１方向Ｘにゲート抵抗４０に対向し、第２方向Ｙに活性領域１２および第１周縁領域１４Ａに対向している。第２ダミー構造５７は、ゲート抵抗４０に対して第４側面５Ｄ側（第４接続面１０Ｄ側）の領域に配置されている。
　第２ダミー構造５７は、第１方向Ｘにゲート抵抗４０を挟んで第１ダミー構造５６に対向し、第２方向Ｙに活性領域１２および第２周縁領域１４Ｂに対向している。第２ダミー構造５７のレイアウトは第１ダミー構造５６のレイアウトとほぼ同様であるため、以下では第１ダミー構造５６の構成が説明される。第２ダミー構造５７のレイアウトは、以下の説明において「第３接続面１０Ｃ」を「第４接続面１０Ｄ」に置き換えることによって得られる。
　第１ダミー構造５６は、第１終端領域１５Ａにおいて第１主面３（活性面８）に形成された少なくとも１つ（この形態では複数）のダミートレンチ構造６０を含む。複数のダミートレンチ構造６０には、第２電位としてのソース電位ＶＳが付与される。複数のダミートレンチ構造６０は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。
　複数のダミートレンチ構造６０は、第１方向Ｘに複数のトレンチ抵抗構造４１に１対１の対応関係で対向している。複数のダミートレンチ構造６０は、第２方向Ｙに第１トレンチソース構造２５および第２トレンチソース構造３０に対向している。複数のダミートレンチ構造６０は、第１半導体領域６に至るようにボディ領域１７を貫通している。複数のダミートレンチ構造６０は、この形態では、第３接続面１０Ｃを貫通し、第３接続面１０Ｃから露出している。複数のトレンチゲート構造２０は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　複数のダミートレンチ構造６０は、この形態では、複数の第１ダミートレンチ構造６１および複数の第２ダミートレンチ構造６２を含む。複数の第１ダミートレンチ構造６１は、活性面８の周縁および複数の第１トレンチ抵抗構造４２の間の領域に配置されている。複数の第１ダミートレンチ構造６１は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。
　複数の第１ダミートレンチ構造６１は、第１方向Ｘに複数の第１トレンチ抵抗構造４２に１対１の対応関係で対向している。つまり、ゲート電位ＶＧが印加される第１トレンチ抵抗構造４２およびソース電位ＶＳが印加される第１ダミートレンチ構造６１が第１方向Ｘに対向している。複数の第１ダミートレンチ構造６１は、第２方向Ｙに第１トレンチソース構造２５および第２トレンチソース構造３０に対向している。
　複数の第１ダミートレンチ構造６１は、この形態では、第３接続面１０Ｃを貫通し、第３接続面１０Ｃから露出している。複数の第１ダミートレンチ構造６１は、第１半導体領域６に至るようにボディ領域１７を貫通している。複数の第１ダミートレンチ構造６１は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つの第１ダミートレンチ構造６１が説明される。第１ダミートレンチ構造６１は、第２方向Ｙに第６幅Ｗ６を有し、法線方向Ｚに第６深さＤ６を有している。第６幅Ｗ６は、前述の第４幅Ｗ４とほぼ等しいことが好ましい。第６幅Ｗ６は、前述の第１幅Ｗ１とほぼ等しいことが好ましい。第６幅Ｗ６は、０．１μｍ以上３μｍ以下であってもよい。第６幅Ｗ６は、０．５μｍ以上２μｍ以下であることが好ましい。
　第６深さＤ６は、前述の第５深さＤ５（第２深さＤ２）未満である。第６深さＤ６は、前述の外周深さＤＯ未満である。第６深さＤ６は、前述の第４深さＤ４（第１深さＤ１）とほぼ等しいことが好ましい。第６深さＤ６は、０．１μｍ以上３μｍ以下であってもよい。第６深さＤ６は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第１ダミートレンチ構造６１は、第１方向Ｘに第１トレンチ抵抗構造４２から第５間隔Ｉ５を空けて配置されている。第５間隔Ｉ５は、第４幅Ｗ４（第６幅Ｗ６）の０．５倍以上２倍以下であることが好ましい。第５間隔Ｉ５は、前述の第４間隔Ｉ４の０．５倍以上２倍以下であることが好ましい。第５間隔Ｉ５は、第４間隔Ｉ４の１．５倍以下であることが特に好ましい。第５間隔Ｉ５は、第４間隔Ｉ４とほぼ等しくてもよい。第５間隔Ｉ５は、０．１μｍ以上２．５μｍ以下であってもよい。第５間隔Ｉ５は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　活性領域１２側の最外の第１ダミートレンチ構造６１は、この形態では、第２方向Ｙに最外の第１トレンチソース構造２５に隣り合うように最外の第１トレンチソース構造２５から前述の第１間隔Ｉ１を空けて配置されている。
　第１ダミートレンチ構造６１は、第１ダミートレンチ６３、第１ダミー絶縁膜６４および第１ダミー埋設電極６５を含む。第１ダミートレンチ６３は、活性面８に形成され、第１ダミートレンチ構造６１の壁面を区画している。第１ダミートレンチ６３の側壁および底壁は、第３接続面１０Ｃに連通している。
　第１ダミー絶縁膜６４は、第１ダミートレンチ６３の壁面を被覆し、活性面８において主面絶縁膜１６に接続されている。第１ダミー絶縁膜６４は、第３接続面１０Ｃの連通部において主面絶縁膜１６に接続されている。第１ダミー絶縁膜６４は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第１ダミー絶縁膜６４は、この形態では、酸化シリコン膜からなる単層構造を有している。第１ダミー絶縁膜６４は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１ダミー埋設電極６５は、第１ダミー絶縁膜６４を挟んで第１ダミートレンチ６３に埋設されている。第１ダミー埋設電極６５は、導電性ポリシリコンを含んでいてもよい。
　複数の第２ダミートレンチ構造６２は、活性面８の周縁および複数の第２トレンチ抵抗構造４３の間の領域に配置されている。複数の第２ダミートレンチ構造６２は、第２方向Ｙに隣り合う２つの第１ダミートレンチ構造６１の間の領域に配置されている。複数の第２ダミートレンチ構造６２は、第２方向Ｙに複数の第１ダミートレンチ構造６１と交互に配列され、第１方向Ｘに複数の第２トレンチ抵抗構造４３に１対１の対応関係で対向している。
　つまり、ゲート電位ＶＧが印加される第２トレンチ抵抗構造４３およびソース電位ＶＳが印加される第２ダミートレンチ構造６２が第１方向Ｘに対向している。複数の第２ダミートレンチ構造６２は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。
　複数の第２ダミートレンチ構造６２は、第２方向Ｙに第１トレンチソース構造２５および第２トレンチソース構造３０に対向している。複数の第２ダミートレンチ構造６２は、複数の第１トレンチ抵抗構造４２の端部に対して複数の第２トレンチ抵抗構造４３の端部側に引き出された部分を有している。
　具体的には、複数の第２ダミートレンチ構造６２は、第１トレンチ抵抗構造４２および第１ダミートレンチ構造６１の間の領域に対して複数の第２トレンチ抵抗構造４３の端部側に引き出されている。これにより、複数の第２ダミートレンチ構造６２の端部は、第２方向Ｙに第１トレンチ抵抗構造４２に対向している。つまり、複数の第２ダミートレンチ構造６２は、第２方向Ｙに第１トレンチ抵抗構造４２に対向する部分を有し、第２方向Ｙに第１ダミートレンチ構造６１に対向する部分を有している。
　複数の第２ダミートレンチ構造６２は、この形態では、第３接続面１０Ｃを貫通し、第３接続面１０Ｃから露出している。複数の第２ダミートレンチ構造６２は、第１半導体領域６に至るようにボディ領域１７を貫通している。複数の第２ダミートレンチ構造６２は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つの第２ダミートレンチ構造６２が説明される。第２ダミートレンチ構造６２は、第２方向Ｙに第７幅Ｗ７を有し、法線方向Ｚに第７深さＤ７を有している。第７幅Ｗ７は、前述の第５幅Ｗ５とほぼ等しいことが好ましい。第７幅Ｗ７は、前述の第２幅Ｗ２（第１幅Ｗ１）とほぼ等しいことが好ましい。第７幅Ｗ７は、０．１μｍ以上３μｍ以下であってもよい。第７幅Ｗ７は、０．５μｍ以上２μｍ以下であることが好ましい。
　第７深さＤ７は、前述の第６深さＤ６（第４深さＤ４）以上である。第７深さＤ７は、この形態では、第６深さＤ６（第４深さＤ４）よりも大きい。第７深さＤ７は、第６深さＤ６（第４深さＤ４）の１．５倍以上３倍以下であることが好ましい。第７深さＤ７は、前述の第５深さＤ５（第２深さＤ２）とほぼ等しいことが好ましい。第７深さＤ７は、この形態では、前述の外周深さＤＯとほぼ等しい。第７深さＤ７は、０．１μｍ以上５μｍ以下であってもよい。第７深さＤ７は、２．５μｍ以下であることが特に好ましい。
　第２ダミートレンチ構造６２は、第２方向Ｙに第１ダミートレンチ構造６１から第６間隔Ｉ６を空けて配置されている。第６間隔Ｉ６は、第６幅Ｗ６（第７幅Ｗ７）の０．５倍以上２倍以下であることが好ましい。第６間隔Ｉ６は、第６幅Ｗ６（第７幅Ｗ７）未満であることが特に好ましい。
　第６間隔Ｉ６は、前述の第４間隔Ｉ４とほぼ等しいことが好ましい。第６間隔Ｉ６は、前述の第１間隔Ｉ１とほぼ等しいことが好ましい。第６間隔Ｉ６は、０．１μｍ以上２．５μｍ以下であってもよい。第６間隔Ｉ６は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２ダミートレンチ構造６２は、第１方向Ｘに第２トレンチ抵抗構造４３から第７間隔Ｉ７を空けて配置されている。第７間隔Ｉ７は、第６幅Ｗ６（第７幅Ｗ７）の０．５倍以上２倍以下であることが好ましい。第７間隔Ｉ７は、第６幅Ｗ６（第７幅Ｗ７）の０．５倍以上２倍以下であることが好ましい。
　第７間隔Ｉ７は、第６間隔Ｉ６（第４間隔Ｉ４）の１．５倍以下であることが特に好ましい。第７間隔Ｉ７は、前述の第５間隔Ｉ５とほぼ等しいことが好ましい。第７間隔Ｉ７は、第６間隔Ｉ６（第４間隔Ｉ４）とほぼ等しくてもよい。第７間隔Ｉ７は、０．１μｍ以上２．５μｍ以下であってもよい。第７間隔Ｉ７は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２ダミートレンチ構造６２は、第２ダミートレンチ６６、第２ダミー絶縁膜６７および第２ダミー埋設電極６８を含む。第２ダミートレンチ６６は、活性面８に形成され、第２ダミートレンチ構造６２の壁面を区画している。第２ダミートレンチ６６の側壁は、第３接続面１０Ｃに連通している。また、第２ダミートレンチ６６の底壁は、外周面９に連通している。
　第２ダミー絶縁膜６７は、第２ダミートレンチ６６の壁面を被覆し、活性面８において主面絶縁膜１６に接続されている。第２ダミー絶縁膜６７は、第３接続面１０Ｃの連通部および外周面９の連通部において主面絶縁膜１６に接続されている。第２ダミー絶縁膜６７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第２ダミー絶縁膜６７は、この形態では、酸化シリコン膜からなる単層構造を有している。第２ダミー絶縁膜６７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２ダミー埋設電極６８は、第２ダミー絶縁膜６７を挟んで第２ダミートレンチ６６に埋設されている。第２ダミー埋設電極６８は、導電性ポリシリコンを含んでいてもよい。
　図２３を参照して、半導体装置１は、複数のメインメサ部７０、複数の第１メサ部７１および複数の第２メサ部７２を含む。各メインメサ部７０は、第１トレンチ抵抗構造４２および第２トレンチ抵抗構造４３の間の領域、ならびに、第１ダミートレンチ構造６１および第２ダミートレンチ構造６２の間の領域に区画されている。各メインメサ部７０は、第１方向Ｘに帯状に延びている。各メインメサ部７０の第２方向Ｙの幅は、前述の第４間隔Ｉ４および第６間隔Ｉ６によって規定される。
　各第１メサ部７１は、第１トレンチ抵抗構造４２および第１ダミートレンチ構造６１の間の領域に区画され、メインメサ部７０に接続されている。各第１メサ部７１は、第１方向Ｘにゲート電位ＶＧおよびソース電位ＶＳの間の電圧降下が生じる領域である。各第１メサ部７１の第１方向Ｘの幅は、前述の第５間隔Ｉ５によって規定される。
　各第１メサ部７１は、この形態では、第２方向Ｙに第２ダミートレンチ構造６２に対向し、第２方向Ｙに第２トレンチ抵抗構造４３に対向しないように、第２トレンチ抵抗構造４３の端部に対して第２ダミートレンチ構造６２側にずれている。各第１メサ部７１は、抵抗膜５０の周縁から第１方向Ｘに間隔を空けて形成され、法線方向Ｚに抵抗膜５０に対向していない。
　したがって、各第１メサ部７１に対する抵抗膜５０の電気的な干渉が抑制され、抵抗膜５０に対する各第１メサ部７１の電気的な干渉が抑制されている。むろん、複数のトレンチ抵抗構造４１よりも幅広な抵抗膜５０が形成された場合、各第１メサ部７１は法線方向Ｚに抵抗膜５０に対向していてもよい。
　各第１メサ部７１は、平面視において１つのメインメサ部７０とＴ字状のメサを区画している。別視点において、各第１メサ部７１は、平面視において２つのメインメサ部７０とＨ字状のメサを区画している。複数の第１メサ部７１は、この形態では、第２方向Ｙに沿って同一直線上に形成されている。むろん、複数の第１メサ部７１は、第２方向Ｙに沿って同一直線上に位置しないように第１方向Ｘに互いにずれて形成されていてもよい。
　各第２メサ部７２は、第２トレンチ抵抗構造４３および第２ダミートレンチ構造６２の間の領域に区画され、メインメサ部７０に接続されている。各第２メサ部７２は、第１方向Ｘにゲート電位ＶＧおよびソース電位ＶＳの間の電圧降下が生じる領域である。各第２メサ部７２の第１方向Ｘの幅は、前述の第７間隔Ｉ７によって規定される。
　各第２メサ部７２は、第２方向Ｙに第１メサ部７１に対向しないように、第１メサ部７１から第１方向Ｘに間隔を空けて形成されている。各第２メサ部７２は、この形態では、第２方向Ｙに第１トレンチ抵抗構造４２に対向し、第２方向Ｙに第１ダミートレンチ構造６１に対向しないように、第１ダミートレンチ構造６１の端部に対して第１トレンチ抵抗構造４２側にずれている。
　各第２メサ部７２は、平面視において抵抗膜５０の周縁から第１方向Ｘに間隔を空けて形成され、法線方向Ｚに抵抗膜５０に対向していない。したがって、各第２メサ部７２に対する抵抗膜５０の電気的な干渉が抑制され、抵抗膜５０に対する各第２メサ部７２の電気的な干渉が抑制されている。むろん、複数のトレンチ抵抗構造４１よりも幅広な抵抗膜５０が形成された場合、各第２メサ部７２は法線方向Ｚに抵抗膜５０に対向していてもよい。
　各第２メサ部７２は、平面視において１つのメインメサ部７０とＴ字状のメサを区画している。別視点において、各第２メサ部７２は、平面視において２つのメインメサ部７０とＨ字状のメサを区画している。複数の第２メサ部７２は、この形態では、第２方向Ｙに沿って同一直線上に形成されている。
　むろん、複数の第２メサ部７２は、第２方向Ｙに沿って同一直線上に位置しないように第１方向Ｘに互いにずれて形成されていてもよい。この場合においても、複数の第２メサ部７２は、第２方向Ｙに第１メサ部７１に対向しないように、第１メサ部７１から第１方向Ｘに間隔を空けて形成される。
　半導体装置１は、第１終端領域１５Ａにおいて複数の第１トレンチ抵抗構造４２に沿う領域に形成されたｐ型の複数の第４ウェル領域７５を含む。第４ウェル領域７５は、この形態では、ボディ領域１７よりも高いｐ型不純物濃度を有している。むろん、第４ウェル領域７５のｐ型不純物濃度は、ボディ領域１７よりも低くてもよい。第４ウェル領域７５のｐ型不純物濃度は、第１ウェル領域３５のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第４ウェル領域７５は、第２トレンチ抵抗構造４３、第１ダミートレンチ構造６１および第２ダミートレンチ構造６２から間隔を空けて対応する第１トレンチ抵抗構造４２の壁面を被覆し、活性面８の表層部においてボディ領域１７に電気的に接続されている。
　各第４ウェル領域７５は、各第１メサ部７１内において各第１トレンチ抵抗構造４２の壁面を被覆する部分を含み、第１方向Ｘに各第１ダミートレンチ構造６１に対向している。各第４ウェル領域７５は、この形態では、第２方向Ｙに第２トレンチ抵抗構造４３に対向する部分を有し、第２方向Ｙに第２ダミートレンチ構造６２に対向する部分を有している。
　複数の第４ウェル領域７５は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第４ウェル領域７５の底部は、複数の第２ウェル領域３６の底部の深さ位置に対して活性面８側に位置している。複数の第４ウェル領域７５の底部は、複数の第１ウェル領域３５の底部とほぼ等しい深さに形成されている。複数の第４ウェル領域７５は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、第１終端領域１５Ａにおいて複数の第２トレンチ抵抗構造４３に沿う領域に形成されたｐ型の複数の第５ウェル領域７６を含む。第５ウェル領域７６は、この形態では、ボディ領域１７よりも高いｐ型不純物濃度を有している。むろん、第５ウェル領域７６のｐ型不純物濃度は、ボディ領域１７よりも低くてもよい。第５ウェル領域７６のｐ型不純物濃度は、複数の第４ウェル領域７５（第２ウェル領域３６）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第５ウェル領域７６は、第１トレンチ抵抗構造４２、第１ダミートレンチ構造６１および第２ダミートレンチ構造６２から間隔を空けて対応する第２トレンチ抵抗構造４３の壁面を被覆し、活性面８の表層部においてボディ領域１７に電気的に接続されている。各第５ウェル領域７６は、各第２メサ部７２内において各第２トレンチ抵抗構造４３の壁面を被覆する部分を含み、第１方向Ｘに第２ダミートレンチ構造６２に対向している。各第５ウェル領域７６は、この形態では、第２方向Ｙに第１トレンチ抵抗構造４２に対向し、第２方向Ｙに第１ダミートレンチ構造６１に対向していない。
　複数の第５ウェル領域７６は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第５ウェル領域７６の底部は、複数の第４ウェル領域７５（第１ウェル領域３５）の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第５ウェル領域７６の底部は、複数の第２ウェル領域３６の底部とほぼ等しい深さに形成されている。複数の第５ウェル領域７６は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、第１終端領域１５Ａにおいて複数の第１ダミートレンチ構造６１に沿う領域に形成されたｐ型の複数の第６ウェル領域７７を含む。第６ウェル領域７７は、この形態では、ボディ領域１７よりも高いｐ型不純物濃度を有している。むろん、第６ウェル領域７７のｐ型不純物濃度は、ボディ領域１７よりも低くてもよい。第６ウェル領域７７のｐ型不純物濃度は、第４ウェル領域７５（第１ウェル領域３５）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第６ウェル領域７７は、第１トレンチ抵抗構造４２、第２トレンチ抵抗構造４３および第２ダミートレンチ構造６２から間隔を空けて対応する第１ダミートレンチ構造６１の壁面を被覆し、活性面８の表層部においてボディ領域１７に電気的に接続されている。各第６ウェル領域７７は、各第１メサ部７１内において各第１ダミートレンチ構造６１の壁面を被覆する部分を含み、第１方向Ｘに第１トレンチ抵抗構造４２に対向している。
　各第６ウェル領域７７は、各第１メサ部７１内において各第４ウェル領域７５から間隔を空けて形成されていてもよいし、各第４ウェル領域７５と一体化していてもよい。各第６ウェル領域７７は、第２方向Ｙに第２ダミートレンチ構造６２に対向し、第２方向Ｙに第２トレンチ抵抗構造４３に対向していない。
　複数の第６ウェル領域７７は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第６ウェル領域７７の底部は、複数の第５ウェル領域７６（第２ウェル領域３６）の底部の深さ位置に対して活性面８側に位置している。複数の第６ウェル領域７７の底部は、複数の第４ウェル領域７５（第１ウェル領域３５）の底部とほぼ等しい深さに形成されている。複数の第６ウェル領域７７は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、第１終端領域１５Ａにおいて複数の第２ダミートレンチ構造６２に沿う領域に形成されたｐ型の複数の第７ウェル領域７８を含む。第７ウェル領域７８は、この形態では、ボディ領域１７よりも高いｐ型不純物濃度を有している。むろん、第７ウェル領域７８のｐ型不純物濃度は、ボディ領域１７よりも低くてもよい。第７ウェル領域７８のｐ型不純物濃度は、第５ウェル領域７６（第２ウェル領域３６）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第７ウェル領域７８は、第１トレンチ抵抗構造４２、第２トレンチ抵抗構造４３および第１ダミートレンチ構造６１から間隔を空けて対応する第２ダミートレンチ構造６２の壁面を被覆し、活性面８の表層部においてボディ領域１７に電気的に接続されている。各第７ウェル領域７８は、各第２メサ部７２内において各第２ダミートレンチ構造６２の壁面を被覆する部分を含み、第１方向Ｘに第２トレンチ抵抗構造４３に対向している。
　各第７ウェル領域７８は、各第２メサ部７２内において各第５ウェル領域７６から間隔を空けて形成されていてもよいし、各第５ウェル領域７６と一体化していてもよい。各第７ウェル領域７８は、第２方向Ｙに第１ダミートレンチ構造６１に対向する部分を有し、第２方向Ｙに第１トレンチ抵抗構造４２に対向する部分を有している。
　複数の第７ウェル領域７８は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第７ウェル領域７８の底部は、複数の第６ウェル領域７７（第４ウェル領域７５）の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第７ウェル領域７８の底部は、複数の第５ウェル領域７６（第２ウェル領域３６）の底部とほぼ等しい深さに形成されている。複数の第７ウェル領域７８は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、第１終端領域１５Ａにおいて複数の第２トレンチ抵抗構造４３に沿う領域に形成されたｐ型の複数の第２コンタクト領域７９を含む。第２コンタクト領域７９は、ボディ領域１７よりも高いｐ型不純物濃度を有している。第２コンタクト領域７９のｐ型不純物濃度は、第５ウェル領域７６よりも高い。第２コンタクト領域７９のｐ型不純物濃度は、第１コンタクト領域３８のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第２コンタクト領域７９は、対応する第５ウェル領域７６内において対応する第２トレンチ抵抗構造４３の壁面を被覆している。複数の第２コンタクト領域７９は、各第２トレンチ抵抗構造４３に対して１対多の対応関係で形成されている。複数の第２コンタクト領域７９は、対応する第２トレンチ抵抗構造４３に沿って間隔を空けて形成されている。複数の第２コンタクト領域７９は、対応する第５ウェル領域７６内から対応する第２トレンチ抵抗構造４３の壁面に沿ってボディ領域１７の表層部に引き出され、活性面８から露出している。
　複数の第２コンタクト領域７９は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第２コンタクト領域７９の第１方向Ｘの長さは、前述の第５幅Ｗ５以上であることが好ましい。複数の第２コンタクト領域７９の長さは、第１方向Ｘに隣り合う２つの第２コンタクト領域７９の間の距離よりも大きいことが好ましい。複数の第２コンタクト領域７９の長さは、第１メサ部７１および第２メサ部７２の間の距離未満であることが好ましい。複数の第２コンタクト領域７９の長さは、複数の第１コンタクト領域３８の長さとほぼ等しいことが好ましい。
　複数の第２コンタクト領域７９は、各第２トレンチ抵抗構造４３の端部に沿う領域を被覆する最外の第２コンタクト領域７９を含む。最外の第２コンタクト領域７９は、第２メサ部７２から間隔を空けて形成されていることが好ましい。つまり、最外の第２コンタクト領域７９は、第２方向Ｙに第１トレンチ抵抗構造４２に対向し、第２方向Ｙに第１ダミートレンチ構造６１に対向していないことが好ましい。
　たとえば、第１方向Ｘに関して、第２メサ部７２および最外の第２コンタクト領域７９の間の距離は、第２コンタクト領域７９の長さ未満であってもよい。第２メサ部７２および最外の第２コンタクト領域７９の間の距離は、前述の第５幅Ｗ５未満であってもよい。第２メサ部７２および最外の第２コンタクト領域７９の間の距離は、第２メサ部７２の幅（第７間隔Ｉ７）未満であることが特に好ましい。
　１つの第２トレンチ抵抗構造４３に沿う複数の第２コンタクト領域７９は、他の第２トレンチ抵抗構造４３に沿う複数の第２コンタクト領域７９に第２方向Ｙに対向している。つまり、複数の第２コンタクト領域７９は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数の第２コンタクト領域７９は、第２方向Ｙに複数の第１コンタクト領域３８に対向していてもよい。この場合、複数の第２コンタクト領域７９は、複数の第１コンタクト領域３８と共に行列状に配列されていてもよい。
　１つの第２トレンチ抵抗構造４３に沿う複数の第２コンタクト領域７９は、他の第２トレンチ抵抗構造４３に沿う複数の第２コンタクト領域７９の間の領域に第２方向Ｙに対向するように第１方向Ｘにずれて配列されていてもよい。つまり、複数の第２コンタクト領域７９は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。複数の第２コンタクト領域７９は、第２方向Ｙに複数の第１コンタクト領域３８の間の領域に対向していてもよい。この場合、複数の第２コンタクト領域７９は、複数の第１コンタクト領域３８と共に千鳥状に配列されていてもよい。
　半導体装置１は、第１終端領域１５Ａにおいて複数の第２ダミートレンチ構造６２に沿う領域に形成されたｐ型の複数の第３コンタクト領域８０を含む。第３コンタクト領域８０は、ボディ領域１７よりも高いｐ型不純物濃度を有している。第３コンタクト領域８０のｐ型不純物濃度は、第７ウェル領域７８よりも高い。第３コンタクト領域８０のｐ型不純物濃度は、第２コンタクト領域７９（第１コンタクト領域３８）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第３コンタクト領域８０は、対応する第７ウェル領域７８内において対応する第２ダミートレンチ構造６２の壁面を被覆している。複数の第３コンタクト領域８０は、各第２ダミートレンチ構造６２に対して１対多の対応関係で形成されている。複数の第３コンタクト領域８０は、対応する第２ダミートレンチ構造６２に沿って間隔を空けて形成されている。複数の第３コンタクト領域８０は、対応する第７ウェル領域７８内から対応する第２ダミートレンチ構造６２の壁面に沿ってボディ領域１７の表層部に引き出され、活性面８から露出している。
　複数の第３コンタクト領域８０は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第３コンタクト領域８０の第１方向Ｘの長さは、前述の第７幅Ｗ７以上であることが好ましい。複数の第３コンタクト領域８０の長さは、第１方向Ｘに隣り合う２つの第３コンタクト領域８０の間の距離よりも大きいことが好ましい。複数の第３コンタクト領域８０の長さは、第１メサ部７１および第２メサ部７２の間の距離未満であることが好ましい。複数の第３コンタクト領域８０の長さは、複数の第２コンタクト領域７９（第１コンタクト領域３８）の長さとほぼ等しいことが好ましい。
　複数の第３コンタクト領域８０は、第１メサ部７１に対して第３接続面１０Ｃ側の領域において、第２方向Ｙに第１ダミートレンチ構造６１に対向している。複数の第３コンタクト領域８０は、互いに隣り合う２つの第３コンタクト領域８０の間に第１メサ部７１が位置するように各第２ダミートレンチ構造６２に沿って間隔を空けて形成されている。複数の第３コンタクト領域８０は、第１メサ部７１に対向しないように第１メサ部７１から第１方向Ｘに間隔を空けて形成されていることが好ましい。
　たとえば、第１方向Ｘに関して、第１メサ部７１および第３コンタクト領域８０の間の距離は、第３コンタクト領域８０の長さ未満であることが好ましい。第１メサ部７１および第３コンタクト領域８０の間の距離は、前述の第７幅Ｗ７未満であることが好ましい。第１メサ部７１および第３コンタクト領域８０の間の距離は、第１メサ部７１の幅（第５間隔Ｉ５）未満であることが特に好ましい。
　複数の第３コンタクト領域８０は、第１メサ部７１および第２メサ部７２の間の範囲に形成された少なくとも１つ（この例では１つ）の最外の第３コンタクト領域８０を含む。最外の第３コンタクト領域８０は、第２方向Ｙに第１トレンチ抵抗構造４２に対向している。最外の第３コンタクト領域８０は、最外の第２コンタクト領域７９と共に第２メサ部７２を挟み込んでいる。
　最外の第３コンタクト領域８０は、第１メサ部７１および第２メサ部７２から第１方向Ｘに間隔を空けて形成されていることが好ましい。つまり、最外の第３コンタクト領域８０は、第２方向Ｙに第１トレンチ抵抗構造４２に対向し、第２方向Ｙに第１ダミートレンチ構造６１に対向していないことが好ましい。
　たとえば、第１方向Ｘに関して、第２メサ部７２および第３コンタクト領域８０の間の距離は、第３コンタクト領域８０の長さ未満であることが好ましい。第２メサ部７２および第３コンタクト領域８０の間の距離は、前述の第７幅Ｗ７未満であることが好ましい。
　第２メサ部７２および最外の第３コンタクト領域８０の間の距離は、第２メサ部７２の幅（第７間隔Ｉ７）未満であることが特に好ましい。第２メサ部７２を挟んで隣り合う最外の第２コンタクト領域７９および最外の第３コンタクト領域８０の間の距離は、第１メサ部７１を挟んで隣り合う２つの第３コンタクト領域８０の間の距離とほぼ等しいことが好ましい。
　１つの第２ダミートレンチ構造６２に沿う複数の第３コンタクト領域８０は、他の第２ダミートレンチ構造６２に沿う複数の第３コンタクト領域８０に第２方向Ｙに対向している。つまり、複数の第３コンタクト領域８０は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。この場合、複数の第３コンタクト領域８０は、複数の第２コンタクト領域７９と共に行列状に配列されていてもよい。また、複数の第３コンタクト領域８０は、複数の第１コンタクト領域３８と共に行列状に配列されていてもよい。
　１つの第２ダミートレンチ構造６２に沿う複数の第３コンタクト領域８０は、他の第２ダミートレンチ構造６２に沿う複数の第３コンタクト領域８０の間の領域に第２方向Ｙに対向するように第１方向Ｘにずれて配列されていてもよい。つまり、複数の第３コンタクト領域８０は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。この場合、複数の第３コンタクト領域８０は、複数の第２コンタクト領域７９と共に千鳥状に配列されていてもよい。また、複数の第３コンタクト領域８０は、複数の第１コンタクト領域３８と共に千鳥状に配列されていてもよい。
　図１３を参照して、半導体装置１は、第１終端領域１５Ａにおいて第１主面３（活性面８）に形成された終端ダミー構造８５を含む。終端ダミー構造８５は、ゲート抵抗４０の近傍における局所的な電界集中を緩和し、耐圧（たとえばブレークダウン電圧）を向上させることを１つの目的として活性面８（第１終端領域１５Ａ）に組み込まれている。終端ダミー構造８５の有無は任意であり、終端ダミー構造８５を備えない形態が採用されてもよい。
　終端ダミー構造８５は、ゲート抵抗４０に対して第１側面５Ａ側（第１接続面１０Ａ側）の領域に配置されている。終端ダミー構造８５は、活性面８の終縁部に形成されている。終端ダミー構造８５は、第２方向Ｙにゲート抵抗４０およびダミー構造５５に対向している。終端ダミー構造８５は、第２方向Ｙにゲート抵抗４０を挟んで活性領域１２に対向し、第２方向Ｙに第１ダミー構造５６を挟んで第１周縁領域１４Ａに対向し、第２方向Ｙに第２ダミー構造５７を挟んで第２周縁領域１４Ｂに対向している。
　以下、図２４～図２６を参照して、終端ダミー構造８５が具体的に説明される。図２４は、終端ダミー構造８５のレイアウトを示す拡大平面図である。図２５は、終端ダミー構造８５のレイアウトを示す更なる拡大平面図である。図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。
　図２４～図２６を参照して、終端ダミー構造８５は、第１終端領域１５Ａに形成された少なくとも１つ（この形態では複数）のトレンチ終端構造８６を含む。複数のトレンチ終端構造８６には、第２電位としてのソース電位ＶＳが付与される。複数のトレンチ終端構造８６は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。複数のトレンチ終端構造８６は、第２方向Ｙに第２トレンチ抵抗構造４３および第２ダミートレンチ構造６２に対向している。
　複数のトレンチ終端構造８６は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。トレンチ終端構造８６は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。複数のトレンチ終端構造８６は、第１半導体領域６に至るようにボディ領域１７を貫通している。複数のトレンチ終端構造８６は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つのトレンチ終端構造８６が説明される。トレンチ終端構造８６は、第２方向Ｙに第８幅Ｗ８を有し、法線方向Ｚに第８深さＤ８を有している。第８幅Ｗ８は、前述の第５幅Ｗ５（第２幅Ｗ２）とほぼ等しいことが好ましい。第８幅Ｗ８は、０．１μｍ以上３μｍ以下であってもよい。第８幅Ｗ８は、０．５μｍ以上２μｍ以下であることが好ましい。
　第８深さＤ８は、前述の第４深さＤ４（第１深さＤ１）以上である。第８深さＤ８は、この形態では、第４深さＤ４（第１深さＤ１）よりも大きい。第８深さＤ８は、第４深さＤ４（第１深さＤ１）の１．５倍以上３倍以下であることが好ましい。第８深さＤ８は、この形態では、前述の第５深さＤ５（第２深さＤ２）とほぼ等しい。第８深さＤ８は、前述の外周深さＤＯとほぼ等しい。第８深さＤ８は、０．１μｍ以上５μｍ以下であってもよい。第８深さＤ８は、２．５μｍ以下であることが特に好ましい。
　複数のトレンチ終端構造８６は、第２方向Ｙに互いに第８間隔Ｉ８を空けて配置されている。第８間隔Ｉ８は、第８幅Ｗ８の０．５倍以上２倍以下であることが好ましい。第８間隔Ｉ８は、第８幅Ｗ８未満であることが特に好ましい。第８幅Ｗ８は、前述の第４間隔Ｉ４（第１間隔Ｉ１）とほぼ等しいことが好ましい。第８幅Ｗ８は、０．１μｍ以上２．５μｍ以下であってもよい。第８幅Ｗ８は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　ゲート抵抗４０側の最外のトレンチ終端構造８６は、この形態では、第２方向Ｙに最外の第２トレンチ抵抗構造４３に隣り合うように最外の第２トレンチ抵抗構造４３から前述の第４間隔Ｉ４を空けて配置されている。また、最外のトレンチ終端構造８６は、この形態では、第２方向Ｙに最外の第２ダミートレンチ構造６２に隣り合うように最外の第２ダミートレンチ構造６２から前述の第６間隔Ｉ６を空けて配置されている。
　トレンチ終端構造８６は、終端トレンチ８７、終端絶縁膜８８および終端埋設電極８９を含む。終端トレンチ８７は、活性面８に形成され、トレンチ終端構造８６の壁面を区画している。終端トレンチ８７の側壁は、第３接続面１０Ｃに連通している。終端トレンチ８７の底壁は、外周面９に連通している。
　終端絶縁膜８８は、終端トレンチ８７の壁面を被覆し、活性面８において主面絶縁膜１６に接続されている。終端絶縁膜８８は、第３接続面１０Ｃの連通部および外周面９の連通部において主面絶縁膜１６に接続されている。終端絶縁膜８８は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　終端絶縁膜８８は、この形態では、酸化シリコン膜からなる単層構造を有している。終端絶縁膜８８は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。終端埋設電極８９は、終端絶縁膜８８を挟んで終端トレンチ８７に埋設されている。終端埋設電極８９は、導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、第１終端領域１５Ａにおいて複数のトレンチ終端構造８６に沿う領域に形成されたｐ型の複数の第８ウェル領域９０を含む。第８ウェル領域９０は、この形態では、ボディ領域１７よりも高いｐ型不純物濃度を有している。むろん、第８ウェル領域９０のｐ型不純物濃度は、ボディ領域１７よりも低くてもよい。第８ウェル領域９０のｐ型不純物濃度は、第２ウェル領域３６（第１ウェル領域３５）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第８ウェル領域９０は、隣り合うトレンチ終端構造８６から間隔を空けて対応するトレンチ終端構造８６の壁面を被覆し、活性面８の表層部においてボディ領域１７に電気的に接続されている。複数の第８ウェル領域９０は、平面視において対応するトレンチ終端構造８６に沿って帯状に延び、第３接続面１０Ｃおよび第４接続面１０Ｄから露出している。
　複数の第８ウェル領域９０は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第８ウェル領域９０の底部は、複数の第１ウェル領域３５の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第８ウェル領域９０の底部は、複数の第２ウェル領域３６の底部とほぼ等しい深さに形成されている。複数の第８ウェル領域９０は、第１半導体領域６とｐｎ接合部を形成している。
　図４を再度参照して、半導体装置１は、第２終端領域１５Ｂにおいて第１主面３（活性面８）に形成されたダミー構造５５および終端ダミー構造８５を含む。半導体装置１は、第２終端領域１５Ｂにおいてゲート抵抗４０を含まない。第２終端領域１５Ｂ側のダミー構造５５は、活性領域１２に対して第４側面５Ｄ側（第４接続面１０Ｄ側）の領域に配置され、第２方向Ｙに活性領域１２および周縁領域１４に対向している。
　第２終端領域１５Ｂ側のダミー構造５５は、第１終端領域１５Ａ側の第１ダミー構造５６と同様、複数のダミートレンチ構造６０（複数の第１ダミートレンチ構造６１および複数の第２ダミートレンチ構造６２）を含む。第２終端領域１５Ｂ側の複数のダミートレンチ構造６０は、第３接続面１０Ｃおよび第４接続面１０Ｄの双方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。その他、第２終端領域１５Ｂ側のダミー構造５５の構成は、第１終端領域１５Ａ側のダミー構造５５（第１ダミー構造５６）の構成と同様である。
　第２終端領域１５Ｂ側の終端ダミー構造８５は、第１終端領域１５Ａ側の終端ダミー構造８５の構成と同様の構成を有している。第２終端領域１５Ｂ側の終端ダミー構造８５の他の説明については第１終端領域１５Ａ側の終端ダミー構造８５の説明が適用される。
　具体的な図示は省略されるが、半導体装置１は、第２終端領域１５Ｂにおいても複数の第６ウェル領域７７、複数の第７ウェル領域７８、複数の第２コンタクト領域７９および複数の第８ウェル領域９０を含む。第２終端領域１５Ｂ側の第６ウェル領域７７、第７ウェル領域７８、第２コンタクト領域７９および第８ウェル領域９０の説明については、第１終端領域１５Ａ側の第６ウェル領域７７、第７ウェル領域７８、第２コンタクト領域７９および第８ウェル領域９０の説明が適用される。
　次に、図２８の断面図を参照して、外周領域１３の構造が説明される。図２８を参照して、半導体装置１は、外周面９の表層部に形成されたｐ型のアウターウェル領域９１を含む。アウターウェル領域９１は、第１コンタクト領域３８よりも低いｐ型不純物濃度を有している。
　アウターウェル領域９１のｐ型不純物濃度は、この形態では、ボディ領域１７よりも高い。むろん、アウターウェル領域９１のｐ型不純物濃度は、ボディ領域１７よりも低くてもよい。アウターウェル領域９１は、第１ウェル領域３５（第２ウェル領域３６）とほぼ等しいｐ型不純物濃度を有していることが好ましい。
　アウターウェル領域９１は、平面視において外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から活性面８側に間隔を空けて形成され、活性面８に沿って帯状に延びている。アウターウェル領域９１は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域９１は、外周面９の表層部から第１～第４接続面１０Ａ～１０Ｄの表層部に向けて延び、第１～第４接続面１０Ａ～１０Ｄを被覆している。
　アウターウェル領域９１は、活性面８の表層部においてボディ領域１７に電気的に接続されている。アウターウェル領域９１は、第３接続面１０Ｃ（第４接続面１０Ｄ）および第１トレンチソース構造２５の連通部において第２ウェル領域３６に接続されている。アウターウェル領域９１は、第３接続面１０Ｃ（第４接続面１０Ｄ）および第２トレンチソース構造３０の連通部において第３ウェル領域３７に接続されている。
　アウターウェル領域９１は、第３接続面１０Ｃ（第４接続面１０Ｄ）および第１ダミートレンチ構造６１の連通部において第６ウェル領域７７に接続されている。アウターウェル領域９１は、第３接続面１０Ｃ（第４接続面１０Ｄ）および第２ダミートレンチ構造６２の連通部において第７ウェル領域７８に接続されている。アウターウェル領域９１は、第３接続面１０Ｃ（第４接続面１０Ｄ）およびトレンチ終端構造８６の連通部において第８ウェル領域９０に接続されている。
　アウターウェル領域９１は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。アウターウェル領域９１は、第１トレンチソース構造２５（第２トレンチ抵抗構造４３）の底壁よりも第１半導体領域６の底部側に位置している。アウターウェル領域９１の底部は、第１コンタクト領域３８の底部よりも第１半導体領域６の底部側に位置している。アウターウェル領域９１の底部は、第２ウェル領域３６の底部とほぼ等しい深さ位置に形成されていることが好ましい。アウターウェル領域９１は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、アウターウェル領域９１の表層部に形成されたｐ型のアウターコンタクト領域９２を含む。アウターコンタクト領域９２は、ボディ領域１７よりも高いｐ型不純物濃度を有している。アウターコンタクト領域９２のｐ型不純物濃度は、アウターウェル領域９１よりも高い。アウターコンタクト領域９２のｐ型不純物濃度は、第１コンタクト領域３８（第２コンタクト領域７９）のｐ型不純物濃度とほぼ等しいことが好ましい。
　アウターコンタクト領域９２は、平面視において活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）および外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてアウターウェル領域９１の表層部に形成され、活性面８に沿って延びる帯状に形成されている。アウターコンタクト領域９２は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　アウターコンタクト領域９２は、アウターウェル領域９１の底部から外周面９側に間隔を空けて形成され、アウターウェル領域９１の一部を挟んで第１半導体領域６に対向している。アウターコンタクト領域９２は、第１トレンチソース構造２５（第２トレンチ抵抗構造４３）の底壁よりも第１半導体領域６の底部側に位置している。アウターコンタクト領域９２の底部は、第１コンタクト領域３８（第２コンタクト領域７９）の底部とほぼ等しい深さ位置に形成されていることが好ましい。
　半導体装置１は、外周面９の表層部において外周面９の周縁およびアウターウェル領域９１の間の領域に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域９３を含む。半導体装置１は、この形態では、４個のフィールド領域９３を含む。複数のフィールド領域９３は、電気的に浮遊状態に形成され、外周面９においてチップ２内の電界を緩和する。
　フィールド領域９３の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。フィールド領域９３は、アウターコンタクト領域９２よりも低いｐ型不純物濃度を有していてもよい。フィールド領域９３は、アウターウェル領域９１よりも高いｐ型不純物濃度を有していてもよい。フィールド領域９３は、アウターウェル領域９１よりも低いｐ型不純物濃度を有していてもよい。
　複数のフィールド領域９３は、アウターウェル領域９１側から外周面９の周縁側に間隔を空けて配列されている。複数のフィールド領域９３は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域９３は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　複数のフィールド領域９３は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数のフィールド領域９３は、第１トレンチソース構造２５の底壁よりも第１半導体領域６の底部側に位置している。複数のフィールド領域９３の底部は、第１コンタクト領域３８の底部よりも第１半導体領域６の底部側に位置している。複数のフィールド領域９３の底部は、第２ウェル領域３６の底部とほぼ等しい深さ位置に形成されていてもよい。
　半導体装置１は、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように外周面９の上に形成されたサイドウォール配線９５を含む。サイドウォール配線９５は、具体的には、主面絶縁膜１６の上に配置されている。サイドウォール配線９５は、活性面８および外周面９の間に形成された段差を緩和するサイドウォール構造としても機能する。
　サイドウォール配線９５は、少なくとも第３接続面１０Ｃおよび第４接続面１０Ｄのいずれか一方に沿って延びる帯状に形成されていることが好ましい。サイドウォール配線９５は、この形態では、平面視において活性面８を取り囲むように第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成されている。サイドウォール配線９５のうち活性面８の四隅を被覆する部分は、外周面９側に向かう湾曲状に形成されている。
　サイドウォール配線９５は、外周面９に沿って膜状に延びる部分、および、第１～第４接続面１０Ａ～１０Ｄに沿って膜状に延びる部分を含む。サイドウォール配線９５のうち外周面９の上に位置する部分は、活性面８に対して外周面９側の領域において外周面９を被覆していてもよい。サイドウォール配線９５のうち外周面９の上に位置する部分は、活性台地１１の厚さ（外周深さＤＯ）未満の厚さを有していてもよい。
　サイドウォール配線９５は、外周面９において主面絶縁膜１６を挟んでアウターウェル領域９１に対向している。サイドウォール配線９５は、主面絶縁膜１６を挟んでアウターコンタクト領域９２に対向していてもよい。サイドウォール配線９５は、この形態では、平面視においてフィールド領域９３から活性面８側に間隔を空けて形成されている。
　サイドウォール配線９５は、第１～第４接続面１０Ａ～１０Ｄにおいて主面絶縁膜１６を挟んで第２ウェル領域３６、第３ウェル領域３７、第６ウェル領域７７、第７ウェル領域７８、第８ウェル領域９０およびアウターウェル領域９１に対向している。サイドウォール配線９５は、この形態では、主面絶縁膜１６を挟んでボディ領域１７にも対向している。
　サイドウォール配線９５は、第１～第４接続面１０Ａ～１０Ｄにおいて第１トレンチソース構造２５の露出部、第２トレンチソース構造３０の露出部、第１ダミートレンチ構造６１の露出部、第２ダミートレンチ構造６２の露出部およびトレンチ終端構造８６の露出部を被覆している。
　これにより、サイドウォール配線９５は、第１トレンチソース構造２５、第２トレンチソース構造３０、第１ダミートレンチ構造６１、第２ダミートレンチ構造６２およびトレンチ終端構造８６に電気的に接続されている。つまり、サイドウォール配線９５は、外周面９側から接続対象にソース電位ＶＳを付与する。
　サイドウォール配線９５は、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つから活性面８の縁部の上に乗り上げたオーバラップ部９６を有している。オーバラップ部９６は、平面視において活性面８を膜状に被覆し、活性面８の縁部に沿って延びる帯状に形成されている。オーバラップ部９６は、この形態では、平面視において活性面８の内方部を取り囲む環状（具体的には四角環状）に形成されている。
　オーバラップ部９６は、活性面８の上おいて第１トレンチソース構造２５、第２トレンチソース構造３０、第１ダミートレンチ構造６１、第２ダミートレンチ構造６２およびトレンチ終端構造８６に電気的に接続されている。
　サイドウォール配線９５は、この形態では、導電性ポリシリコンを含み、第１ソース埋設電極２８、第２ソース埋設電極３３、第１ダミー埋設電極６５、第２ダミー埋設電極６８および終端埋設電極８９と一体的に形成されている。むろん、サイドウォール配線９５は、第１ソース埋設電極２８、第２ソース埋設電極３３、第１ダミー埋設電極６５、第２ダミー埋設電極６８および終端埋設電極８９とは別体的に形成されていてもよい。
　半導体装置１は、主面絶縁膜１６を被覆する層間絶縁膜９９を含む。層間絶縁膜９９は、主面絶縁膜１６を挟んで活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜９９は、活性面８においてトレンチゲート構造２０、第１トレンチソース構造２５、第２トレンチソース構造３０、第１トレンチ抵抗構造４２、第２トレンチ抵抗構造４３、第１ダミートレンチ構造６１、第２ダミートレンチ構造６２およびトレンチ終端構造８６を被覆している。
　層間絶縁膜９９は、第１終端領域１５Ａにおいて抵抗膜５０を被覆し、抵抗膜５０を挟んで複数のトレンチ抵抗構造４１を被覆している。層間絶縁膜９９は、外周面９において主面絶縁膜１６を挟んでアウターウェル領域９１、アウターコンタクト領域９２および複数のフィールド領域９３を被覆している。層間絶縁膜９９は、第１～第４接続面１０Ａ～１０Ｄにおいてサイドウォール配線９５を被覆している。
　層間絶縁膜９９は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、層間絶縁膜９９の壁部は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。層間絶縁膜９９は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜９９は、この形態では、酸化シリコン膜を含む。
　図１～図１３を参照して、半導体装置１は、層間絶縁膜９９の上に配置されたゲート電極１００を含む。ゲート電極１００は、ゲート抵抗４０の抵抗値よりも低い抵抗値を有している。具体的には、ゲート電極１００は、トレンチ抵抗構造４１の抵抗値よりも低い抵抗値を有している。また、ゲート電極１００は、抵抗膜５０の抵抗値よりも低い抵抗値を有している。
　ゲート電極１００は、抵抗膜５０よりも厚いことが好ましい。ゲート電極１００は、層間絶縁膜９９よりも厚いことが好ましい。ゲート電極１００は、０．５μｍ以上１０μｍ以下の厚さを有していてもよい。ゲート電極１００の厚さは、１μｍ以上５μｍ以下であることが好ましい。
　ゲート電極１００は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。ゲート電極１００は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート電極１００は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。ゲート電極１００は、「ゲートメタル」と称されてもよい。
　ゲート電極１００は、この形態では、ゲートパッド１０１、ゲート配線１０２およびゲートサブパッド１０３を含む。ゲートパッド１０１には、外部からゲート電位ＶＧが付与される。ゲートパッド１０１は、この形態では、平面視において第１接続面１０Ａの中央部に沿う領域に配置されている。
　ゲートパッド１０１は、この形態では、活性面８の周縁から間隔を空けて活性面８の内方部の上に配置され、外周面９の上に配置されていない。ゲートパッド１０１は、平面視において活性領域１２および第１終端領域１５Ａに重なる領域に配置されている。ゲートパッド１０１は、活性領域１２において層間絶縁膜９９を挟んで複数のトレンチゲート構造２０および複数の第１トレンチソース構造２５を被覆している。
　ゲートパッド１０１は、平面視においてゲート抵抗４０に重なる領域に配置されている。ゲートパッド１０１は、この形態では、平面視においてダミー構造５５および終端ダミー構造８５から間隔を空けて形成されている。むろん、ゲートパッド１０１は、平面視においてダミー構造５５および終端ダミー構造８５のいずれか一方または双方に重なる領域に配置されていてもよい。
　ゲートパッド１０１は、第１終端領域１５Ａにおいて層間絶縁膜９９を貫通してゲート抵抗４０に電気的に接続されている。具体的には、ゲートパッド１０１は、層間絶縁膜９９を貫通して抵抗膜５０に接続されている。ゲートパッド１０１は、この形態では、層間絶縁膜９９を貫通して抵抗膜５０の中央部に接続されている。
　ゲートパッド１０１は、抵抗膜５０を挟んで１つまたは複数（この形態では複数）のトレンチ抵抗構造４１に対向している。ゲートパッド１０１は、この形態では、抵抗膜５０を挟んで複数の第１トレンチ抵抗構造４２および複数の第２トレンチ抵抗構造４３に対向している。
　ゲートパッド１０１は、この形態では、パッド本体部１０４および引き出し部１０５を含む。パッド本体部１０４は、外部からゲート電位ＶＧが付与される部分である。パッド本体部１０４は、この形態では、層間絶縁膜９９のうち活性領域１２を被覆する部分の上に配置され、平面視において第２方向Ｙにゲート抵抗４０に対向している。
　パッド本体部１０４は、層間絶縁膜９９を挟んで複数のトレンチゲート構造２０および複数の第１トレンチソース構造２５を被覆している。パッド本体部１０４は、この形態では、第１方向Ｘに関してゲート抵抗４０（トレンチゲート構造２０）よりも幅広に形成されている。
　パッド本体部１０４は、この形態では、平面視において四角形状に形成されている。パッド本体部１０４は、第１主面３の平面積の２５％以下の平面積を有していることが好ましい。パッド本体部１０４の平面積は、第１主面３の平面積の１０％以下であることが好ましい。
　引き出し部１０５は、パッド本体部１０４をゲート抵抗４０に電気的に接続する部分である。引き出し部１０５は、パッド本体部１０４から層間絶縁膜９９のうちゲート抵抗４０を被覆する部分の上に帯状に引き出されている。引き出し部１０５は、この形態では、第１方向Ｘに関してパッド本体部１０４よりも幅狭に形成されている。具体的には、引き出し部１０５は、第１方向Ｘに関してゲート抵抗４０（トレンチゲート構造２０）よりも幅狭に形成されている。
　引き出し部１０５は、層間絶縁膜９９に形成された第１抵抗開口１０６を介してゲート抵抗４０に接続されている。具体的には、引き出し部１０５は、第１抵抗開口１０６内において抵抗膜５０に接続されている。つまり、引き出し部１０５は、抵抗膜５０を介して複数のトレンチ抵抗構造４１に電気的に接続されている。
　これにより、パッド本体部１０４は、引き出し部１０５を介して複数のトレンチ抵抗構造４１および抵抗膜５０に電気的に接続されている。引き出し部１０５は、抵抗膜５０を挟んで１つまたは複数（この形態では複数）のトレンチ抵抗構造４１に対向している。引き出し部１０５は、この形態では、抵抗膜５０を挟んで複数の第１トレンチ抵抗構造４２および複数の第２トレンチ抵抗構造４３に対向している。
　ゲート配線１０２は、ゲートパッド１０１に付与されたゲート電位ＶＧを複数のトレンチゲート構造２０に伝達するように第１終端領域１５Ａから活性領域１２に向けて選択的に引き回されている。ゲート配線１０２は、この形態では、活性面８の周縁から間隔を空けて活性面８の内方部の上に配置され、外周面９の上に配置されていない。
　ゲート配線１０２は、この形態では、第１終端領域１５Ａにおいてゲートパッド１０１から間隔を空けて層間絶縁膜９９の上に配置されている。ゲート配線１０２は、ゲートパッド１０１とは異なる位置で層間絶縁膜９９を貫通してゲート抵抗４０に電気的に接続されている。具体的には、ゲート配線１０２は、層間絶縁膜９９を貫通して抵抗膜５０に接続されている。これにより、ゲート配線１０２は、複数のトレンチ抵抗構造４１および抵抗膜５０を介してゲートパッド１０１に電気的に接続されている。
　ゲート配線１０２は、抵抗膜５０を挟んで１つまたは複数（この形態では複数）のトレンチ抵抗構造４１に対向している。ゲート配線１０２は、この形態では、抵抗膜５０を挟んで複数の第１トレンチ抵抗構造４２および複数の第２トレンチ抵抗構造４３に対向している。ゲート配線１０２は、活性領域１２において複数のトレンチゲート構造２０に交差（具体的には直交）するようにライン状に延び、層間絶縁膜９９を貫通して複数のトレンチゲート構造２０に電気的に接続されている。
　ゲート配線１０２は、この形態では、第１ゲート配線１０２Ａ、第２ゲート配線１０２Ｂおよび第３ゲート配線１０２Ｃを含む。第１ゲート配線１０２Ａは、ゲートパッド１０１に対して第３接続面１０Ｃ側の領域に配置され、第１接続面１０Ａおよび第３接続面１０Ｃに沿ってライン状に延びている。第１ゲート配線１０２Ａは、第１終端領域１５Ａにおいてゲート抵抗４０を介してゲートパッド１０１に電気的に接続され、活性領域１２において複数のトレンチゲート構造２０に電気的に接続されている。
　具体的には、第１ゲート配線１０２Ａは、第１終端領域１５Ａにおいてゲート抵抗４０およびダミー構造５５（第１ダミー構造５６）を被覆するように第１方向Ｘにライン状に延びている。第１ゲート配線１０２Ａは、ゲートパッド１０１から間隔を空けて層間絶縁膜９９のうちゲート抵抗４０を被覆する部分の上に配置されている。
　第１ゲート配線１０２Ａは、第１抵抗開口１０６から間隔を空けて層間絶縁膜９９に形成された第２抵抗開口１０７を介してゲート抵抗４０に接続されている。第１ゲート配線１０２Ａは、ゲートパッド１０１の接続位置から間隔を空けてゲート抵抗４０の一端部側（第３接続面１０Ｃ側）の領域に接続されている。
　第１ゲート配線１０２Ａは、第２抵抗開口１０７内において抵抗膜５０に接続されている。つまり、第１ゲート配線１０２Ａは、抵抗膜５０を介して複数のトレンチ抵抗構造４１に電気的に接続されている。第１ゲート配線１０２Ａは、抵抗膜５０を挟んで１つまたは複数（この形態では複数）のトレンチ抵抗構造４１に対向している。第１ゲート配線１０２Ａは、この形態では、抵抗膜５０を挟んで複数の第１トレンチ抵抗構造４２および複数の第２トレンチ抵抗構造４３に対向している。
　第１ゲート配線１０２Ａは、活性領域１２において複数のトレンチゲート構造２０に交差（具体的には直交）するように第２方向Ｙにライン状に延びている。第１ゲート配線１０２Ａは、層間絶縁膜９９に形成された複数のゲート開口１０８を介して複数のゲート接続電極膜３９に電気的に接続されている。これにより、第１ゲート配線１０２Ａは、複数のゲート接続電極膜３９を介して複数のトレンチゲート構造２０に電気的に接続されている。
　ゲート接続電極膜３９に対する第１ゲート配線１０２Ａの接続高さ位置は、抵抗膜５０に対する第１ゲート配線１０２Ａの接続高さ位置とほぼ等しくてもよい。むろん、ゲート接続電極膜３９に対する第１ゲート配線１０２Ａの接続高さ位置は、抵抗膜５０に対する第２ゲート配線１０２Ｂの接続高さ位置よりも活性面８側に位置していてもよい。また、ゲート接続電極膜３９に対する第１ゲート配線１０２Ａの接続高さ位置は、抵抗膜５０に対する第２ゲート配線１０２Ｂの接続高さ位置よりも上方に位置していてもよい。
 
　第２ゲート配線１０２Ｂは、ゲートパッド１０１に対して第４接続面１０Ｄ側の領域に配置され、第１接続面１０Ａおよび第４接続面１０Ｄに沿ってライン状に延びている。第２ゲート配線１０２Ｂは、第１終端領域１５Ａにおいてゲート抵抗４０を介してゲートパッド１０１に電気的に接続され、活性領域１２において複数のトレンチゲート構造２０に電気的に接続されている。第２ゲート配線１０２Ｂは、この形態では、第１ゲート配線１０２Ａに電気的に接続された複数のトレンチゲート構造２０に電気的に接続されている。
　具体的には、第２ゲート配線１０２Ｂは、第１終端領域１５Ａにおいてゲート抵抗４０およびダミー構造５５（第２ダミー構造５７）を被覆するように第１方向Ｘにライン状に延びている。第２ゲート配線１０２Ｂは、ゲートパッド１０１から間隔を空けて層間絶縁膜９９のうちゲート抵抗４０を被覆する部分の上に配置されている。
　第２ゲート配線１０２Ｂは、第１抵抗開口１０６および第２抵抗開口１０７から間隔を空けて層間絶縁膜９９に形成された第３抵抗開口１０９を介してゲート抵抗４０に接続されている。第２ゲート配線１０２Ｂは、ゲートパッド１０１の接続位置から間隔を空けてゲート抵抗４０の他端部側（第４接続面１０Ｄ側）の領域に接続されている。
　第２ゲート配線１０２Ｂは、第３抵抗開口１０９内において抵抗膜５０に接続されている。つまり、第２ゲート配線１０２Ｂは、抵抗膜５０を介して複数のトレンチ抵抗構造４１に電気的に接続されている。第２ゲート配線１０２Ｂは、抵抗膜５０を挟んで１つまたは複数（この形態では複数）のトレンチ抵抗構造４１に対向している。第２ゲート配線１０２Ｂは、この形態では、抵抗膜５０を挟んで複数の第１トレンチ抵抗構造４２および複数の第２トレンチ抵抗構造４３に対向している。
　第２ゲート配線１０２Ｂは、活性領域１２において複数のトレンチゲート構造２０に交差（具体的には直交）するように第２方向Ｙにライン状に延びている。第２ゲート配線１０２Ｂは、層間絶縁膜９９に形成された複数のゲート開口１０８を介して複数のゲート接続電極膜３９に電気的に接続されている。これにより、第２ゲート配線１０２Ｂは、複数のゲート接続電極膜３９を介して複数のトレンチゲート構造２０に電気的に接続されている。
　ゲート接続電極膜３９に対する第２ゲート配線１０２Ｂの接続高さ位置は、抵抗膜５０に対する第２ゲート配線１０２Ｂの接続高さ位置とほぼ等しくてもよい。むろん、ゲート接続電極膜３９に対する第２ゲート配線１０２Ｂの接続高さ位置は、抵抗膜５０に対する第２ゲート配線１０２Ｂの接続高さ位置よりも活性面８側に位置していてもよい。また、ゲート接続電極膜３９に対する第２ゲート配線１０２Ｂの接続高さ位置は、抵抗膜５０に対する第２ゲート配線１０２Ｂの接続高さ位置よりも上方に位置していてもよい。
　第３ゲート配線１０２Ｃは、ゲートパッド１０１に対して第２接続面１０Ｂ側の領域に配置され、ゲートパッド１０１および第２接続面１０Ｂの間の領域を第２方向Ｙに沿ってライン状に延びている。第３ゲート配線１０２Ｃは、この形態では、第１終端領域１５Ａにおいて第１ゲート配線１０２Ａおよび第２ゲート配線１０２Ｂに接続され、活性領域１２において複数のトレンチゲート構造２０に電気的に接続されている。
　つまり、第３ゲート配線１０２Ｃは、第１ゲート配線１０２Ａを介してゲート抵抗４０に電気的に接続され、第２ゲート配線１０２Ｂを介してゲート抵抗４０に電気的に接続されている。第１ゲート配線１０２Ａのうちゲート抵抗４０に接続された部分および第２ゲート配線１０２Ｂのうちゲート抵抗４０に接続された部分は、第３ゲート配線１０２Ｃの一部とみなされてもよい。第３ゲート配線１０２Ｃは、この形態では、活性領域１２において第１ゲート配線１０２Ａおよび第２ゲート配線１０２Ｂに電気的に接続された複数のトレンチゲート構造２０に電気的に接続されている。
　第３ゲート配線１０２Ｃは、ライン部１１０、第１分岐部１１１および第２分岐部１１２を含む。ライン部１１０は、ゲートパッド１０１および第２接続面１０Ｂの間の領域を第２方向Ｙに沿ってライン状に延びている。ライン部１１０は、ゲートパッド１０１側の第１端部および第２接続面１０Ｂ側の第２端部を有している。第１端部は、ゲートパッド１０１から第２接続面１０Ｂ側に間隔を空けて形成されている。第２端部は、第２接続面１０Ｂからゲートパッド１０１側に間隔を空けて形成されている。
　ライン部１１０は、層間絶縁膜９９に形成された複数のゲート開口１０８を介して複数のトレンチゲート構造２０に電気的に接続されている。複数のトレンチゲート構造２０の内方部を被覆する複数のゲート接続電極膜３９が形成されていてもよい。この場合、ライン部１１０は、複数のゲート接続電極膜３９を介して複数のトレンチゲート構造２０に電気的に接続される。
　この場合、ゲート接続電極膜３９に対するライン部１１０の接続高さ位置は、抵抗膜５０に対する第１ゲート配線１０２Ａ（第２ゲート配線１０２Ｂ）の接続高さ位置とほぼ等しくてもよい。むろん、ゲート接続電極膜３９に対するライン部１１０の接続高さ位置は、抵抗膜５０に対する第２ゲート配線１０２Ｂの接続高さ位置よりも活性面８側に位置していてもよい。また、ゲート接続電極膜３９に対するライン部１１０の接続高さ位置は、抵抗膜５０に対する第２ゲート配線１０２Ｂの接続高さ位置よりも上方に位置していてもよい。
　第１分岐部１１１は、ライン部１１０および第１ゲート配線１０２Ａを接続している。第１分岐部１１１は、ライン部１１０の第１端部から一方側（第３接続面１０Ｃ側）に引き出され、ゲートパッド１０１に沿って帯状に延びている。第１分岐部１１１は、第１ゲート配線１０２Ａのうちダミー構造５５（第１ダミー構造５６）を被覆する部分に接続されている。
　むろん、第１分岐部１１１は、第１ゲート配線１０２Ａのうちゲート抵抗４０を被覆する部分に接続されていてもよい。第１分岐部１１１は、第２方向Ｙに延びる部分において、層間絶縁膜９９に形成された複数のゲート開口１０８を介して複数のトレンチゲート構造２０に電気的に接続されている。第１分岐部１１１は、複数のゲート接続電極膜３９を介して複数のトレンチゲート構造２０に電気的に接続されてもよい。
　第２分岐部１１２は、ライン部１１０および第２ゲート配線１０２Ｂを接続している。第２分岐部１１２は、ライン部１１０の第１端部から他方側（第４接続面１０Ｄ側）に引き出され、ゲートパッド１０１の周縁に沿って帯状に延びている。第２分岐部１１２は、第１方向Ｘにゲートパッド１０１を挟んで第１分岐部１１１に対向している。第２分岐部１１２は、第２ゲート配線１０２Ｂのうちダミー構造５５（第２ダミー構造５７）を被覆する部分に接続されている。
　むろん、第２分岐部１１２は、第２ゲート配線１０２Ｂのうちゲート抵抗４０を被覆する部分に接続されていてもよい。第２分岐部１１２は、第２方向Ｙに延びる部分において、層間絶縁膜９９に形成された複数のゲート開口１０８を介して複数のトレンチゲート構造２０に電気的に接続されている。第２分岐部１１２は、複数のゲート接続電極膜３９を介して複数のトレンチゲート構造２０に電気的に接続されてもよい。
　ゲートサブパッド１０３は、ゲート抵抗４０を介してゲートパッド１０１に電気的に接続されるように層間絶縁膜９９の上に配置されている。ゲートサブパッド１０３は、この形態では、ゲートパッド１０１から第３接続面１０Ｃ側に間隔を空けて配置され、第１方向Ｘにゲートパッド１０１に対向している。
　ゲートサブパッド１０３は、平面視において第１終端領域１５Ａから間隔を空けて層間絶縁膜９９のうち活性領域１２を被覆する部分の上に配置されている。ゲートサブパッド１０３は、平面視において第２方向Ｙにダミー構造５５（第１ダミー構造５６）に対向している。
　ゲートサブパッド１０３は、ゲートパッド１０１よりも幅狭に形成され、ゲート配線１０２よりも幅広に形成されている。ゲートサブパッド１０３は、層間絶縁膜９９を挟んで複数のトレンチゲート構造２０および複数の第１トレンチソース構造２５に対向している。ゲートサブパッド１０３は、この形態では、ゲート配線１０２に電気的に接続されている。ゲートサブパッド１０３は、この形態では、第３ゲート配線１０２Ｃ（第１分岐部１１１）に接続されている。ゲートサブパッド１０３は、第１～第３ゲート配線１０２Ａ～１０２Ｃの少なくとも１つに接続されていればよく、ゲートサブパッド１０３の配置箇所は任意である。
　以下、図１３に加えて図２７を参照して、ゲート電極１００およびゲート抵抗４０の接続形態が説明される。図２７は、ゲート電極１００およびゲート抵抗４０の接続形態を示す電気回路図である。図２７では、トレンチゲート構造２０がＭＩＳＦＥＴを示す回路記号によって示されている。
　図１３および図２７を参照して、ゲート配線１０２は、ゲート抵抗４０を介してゲートパッド１０１に電気的に接続されている。ゲート抵抗４０は、この形態では、第１抵抗部Ｒ１および第２抵抗部Ｒ２によって構成された抵抗並列回路１１３を含む。第１抵抗部Ｒ１は、ゲート抵抗４０のうちゲートパッド１０１の接続部および第１ゲート配線１０２Ａの接続部の間に位置する部分によって形成されている。一方、第２抵抗部Ｒ２は、ゲート抵抗４０のうちゲートパッド１０１の接続部および第２ゲート配線１０２Ｂの接続部の間に位置する部分によって形成されている。
　つまり、第１ゲート配線１０２Ａは第１抵抗部Ｒ１を介してゲートパッド１０１に電気的に接続され、第２ゲート配線１０２Ｂは第２抵抗部Ｒ２を介してゲートパッド１０１に電気的に接続されている。第１抵抗部Ｒ１の抵抗値は、ゲートパッド１０１の接続部および第１ゲート配線１０２Ａの接続部の間の距離を増減させることにより調節される。
　第２抵抗部Ｒ２の抵抗値は、ゲートパッド１０１の接続部および第２ゲート配線１０２Ｂの接続部の間の距離を増減させることにより調節される。第２抵抗部Ｒ２の抵抗値は、第１抵抗部Ｒ１の抵抗値以上であってもよいし、第１抵抗部Ｒ１の抵抗値未満であってもよいし、第１抵抗部Ｒ１の抵抗値とほぼ等しくてもよい。
　第２ゲート配線１０２Ｂは、この形態では、第１ゲート配線１０２Ａに電気的に接続されたトレンチゲート構造２０に電気的に接続されている。したがって、第２抵抗部Ｒ２が第１抵抗部Ｒ１に対して並列接続され、これによって抵抗並列回路１１３が形成される。この形態では、第３ゲート配線１０２Ｃが、第１ゲート配線１０２Ａおよび第２ゲート配線１０２Ｂに電気的に接続されたトレンチゲート構造２０に電気的に接続されている。
　したがって、第１～第３ゲート配線１０２Ａ～１０２Ｃを含む１つのゲート配線１０２が、抵抗並列回路１１３およびトレンチゲート構造２０に電気的に接続されている。ゲート抵抗４０の抵抗値（つまり、ゲートパッド１０１およびゲート配線１０２の間の抵抗値）は、ゲートパッド１０１およびゲートサブパッド１０３の間の抵抗値を測定することによって間接的に測定される。
　ゲート抵抗４０は、スイッチング動作時におけるスイッチング速度を遅延させて、サージ電流を抑制する。つまり、ゲート抵抗４０は、サージ電流に起因するノイズを抑制する。ゲート抵抗４０は、第１主面３（活性面８）に形成されているため、半導体装置１に外付け接続されない。したがって、ゲート抵抗４０が第１主面３に組み込まれることによって、回路基板に実装される部品点数が削減される。
　ゲート抵抗４０はチップ２の厚さ方向に組み込まれたトレンチ抵抗構造４１を含むため、第１主面３に対するゲート抵抗４０の専有面積は限定的になる。したがって、ゲート抵抗４０の導入に起因する活性領域１２の面積の縮小は抑制される。特に、ゲート抵抗４０は終端領域１５に配置されているため、活性領域１２の面積の縮小が適切に抑制される。
　ゲート抵抗４０は、この形態では、活性領域１２側の構成と同様の構成を有している。したがって、活性領域１２に対するゲート抵抗４０の電気的な影響が抑制され、ゲート抵抗４０に対する活性領域１２の電気的な影響が抑制される。これにより、活性領域１２側の電気的特性の変動が抑制され、ゲート抵抗４０側の電気的特性の変動が抑制される。
　ゲート抵抗４０は、必ずしも第１抵抗部Ｒ１および第２抵抗部Ｒ２を含む抵抗並列回路１１３を有している必要はない。したがって、ゲート抵抗４０は、第１抵抗部Ｒ１または第２抵抗部Ｒ２のみによって構成されていてもよい。このような形態は、ゲート抵抗４０に対するゲート配線１０２の接続形態を変更することによって達成される。
　たとえば、ゲート抵抗４０が第１抵抗部Ｒ１のみからなる場合には、ゲート配線１０２（第２ゲート配線１０２Ｂ）をゲート抵抗４０から電気的に切り離せばよい。また、ゲート抵抗４０が第２抵抗部Ｒ２のみからなる場合には、ゲート配線１０２（第１ゲート配線１０２Ａ）をゲート抵抗４０から電気的に切り離せばよい。ゲート配線１０２は、第１～第３ゲート配線１０２Ａ～１０２Ｃの全てを同時に含む必要はなく、第１～第３ゲート配線１０２Ａ～１０２Ｃのうちの少なくとも１つを含んでいればよい。
　図１～図１３を参照して、半導体装置１は、ゲート電極１００から間隔を空けて層間絶縁膜９９の上に配置されたソース電極１２０を含む。ソース電極１２０は、ゲート抵抗４０の抵抗値よりも低い抵抗値を有している。ソース電極１２０は、抵抗膜５０よりも厚いことが好ましい。ソース電極１２０は、層間絶縁膜９９よりも厚いことが好ましい。ソース電極１２０は、０．５μｍ以上１０μｍ以下の厚さを有していてもよい。ソース電極１２０の厚さは、１μｍ以上５μｍ以下であることが好ましい。ソース電極１２０の厚さは、ゲート電極１００の厚さとほぼ等しいことが好ましい。
　ソース電極１２０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。ソース電極１２０は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ソース電極１２０は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。ソース電極１２０は、「ソースメタル」と称されてもよい。
　ソース電極１２０は、この形態では、第１ソースパッド１２１、第２ソースパッド１２２、第１ソースサブパッド１２３、第２ソースサブパッド１２４およびソース配線１２５を含む。第１ソースパッド１２１には、外部からメインソース用のソース電位ＶＳが付与される。第１ソースパッド１２１は、層間絶縁膜９９のうち活性領域１２を被覆する部分の上において、第１ゲート配線１０２Ａおよび第３ゲート配線１０２Ｃの間の領域に配置されている。
　第１ソースパッド１２１は、この形態では、平面視において周縁領域１４および終端領域１５から間隔を空けて活性領域１２を被覆している。むろん、第１ソースパッド１２１は、平面視において周縁領域１４および終端領域１５のいずれか一方または双方に重なる領域に配置されていてもよい。
　第１ソースパッド１２１は、層間絶縁膜９９を挟んで複数のトレンチゲート構造２０に対向している。第１ソースパッド１２１は、層間絶縁膜９９に形成された複数のソース開口１２６を介して複数の第１トレンチソース構造２５、ソース領域１８および複数の第１コンタクト領域３８に電気的に接続されている。第１ソースパッド１２１は、ゲートパッド１０１の平面積よりも大きい平面積を有していることが好ましい。
　第２ソースパッド１２２には、外部からメインソース用のソース電位ＶＳが付与される。第２ソースパッド１２２は、層間絶縁膜９９のうち活性領域１２を被覆する部分の上において、第２ゲート配線１０２Ｂおよび第３ゲート配線１０２Ｃの間の領域に配置されている。
　第２ソースパッド１２２は、この形態では、平面視において周縁領域１４および終端領域１５から間隔を空けて活性領域１２を被覆している。むろん、第２ソースパッド１２２は、平面視において周縁領域１４および終端領域１５のいずれか一方または双方に重なる領域に配置されていてもよい。第２ソースパッド１２２は、層間絶縁膜９９を挟んで複数のトレンチゲート構造２０に対向している。
　第２ソースパッド１２２は、層間絶縁膜９９に形成された複数のソース開口１２６を介して複数の第１トレンチソース構造２５、ソース領域１８および複数の第１コンタクト領域３８に電気的に接続されている。第２ソースパッド１２２は、ゲートパッド１０１の平面積よりも大きい平面積を有していることが好ましい。第３ゲート配線１０２Ｃが形成されていない場合、第２ソースパッド１２２は、第１ソースパッド１２１と一体的に形成されていてもよい。
　第１ソースサブパッド１２３には、外部からソースセンス用のソース電位ＶＳが付与される。第１ソースサブパッド１２３は、この形態では、層間絶縁膜９９のうち活性領域１２を被覆する部分の上において、ゲートパッド１０１および第１ゲート配線１０２Ａ（第３接続面１０Ｃ）の間の領域に配置されている。
　第１ソースサブパッド１２３は、第１ソースパッド１２１の平面積未満の平面積を有し、第１ソースパッド１２１と一体的に形成されている。第１ソースサブパッド１２３の平面積は、ゲートサブパッド１０３の平面積よりも大きいことが好ましい。第１ソースサブパッド１２３の平面積は、ゲートパッド１０１の平面積よりも大きいことが特に好ましい。
　第１ソースサブパッド１２３は、平面視において周縁領域１４および終端領域１５から間隔を空けて活性領域１２を被覆している。むろん、第１ソースサブパッド１２３は、平面視において周縁領域１４および終端領域１５のいずれか一方または双方に重なる領域に配置されていてもよい。
　第１ソースサブパッド１２３は、層間絶縁膜９９を挟んで複数のトレンチゲート構造２０に対向している。第１ソースサブパッド１２３は、層間絶縁膜９９に形成された複数のソース開口１２６を介して複数の第１トレンチソース構造２５、ソース領域１８および複数の第１コンタクト領域３８に電気的に接続されている。
　第２ソースサブパッド１２４には、外部からソースセンス用のソース電位ＶＳが付与される。第２ソースサブパッド１２４は、この形態では、層間絶縁膜９９のうち活性領域１２を被覆する部分の上において、ゲートパッド１０１および第２ゲート配線１０２Ｂ（第４接続面１０Ｄ）の間の領域に配置されている。
　第２ソースサブパッド１２４は、この形態では、第２ソースパッド１２２の平面積未満の平面積を有し、第２ソースパッド１２２と一体的に形成されている。第２ソースサブパッド１２４の平面積は、ゲートサブパッド１０３の平面積よりも大きいことが好ましい。第２ソースサブパッド１２４の平面積は、ゲートパッド１０１の平面積よりも大きいことが特に好ましい。
　第２ソースサブパッド１２４は、平面視において周縁領域１４および終端領域１５から間隔を空けて活性領域１２を被覆している。むろん、第２ソースサブパッド１２４は、平面視において周縁領域１４および終端領域１５のいずれか一方または双方に重なる領域に配置されていてもよい。第２ソースサブパッド１２４は、層間絶縁膜９９を挟んで複数のトレンチゲート構造２０に対向している。第２ソースサブパッド１２４は、層間絶縁膜９９に形成された複数のソース開口１２６を介して複数の第１トレンチソース構造２５、ソース領域１８および複数の第１コンタクト領域３８に電気的に接続されている。
　第１ソースパッド１２１、第２ソースパッド１２２、第１ソースサブパッド１２３、第２ソースサブパッド１２４の総平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。総平面積は、第１主面３の平面積の７５％以上であることが特に好ましい。
　ソース配線１２５は、第１ソースパッド１２１および第２ソースパッド１２２に付与されたソース電位ＶＳを他の領域に伝達する。ソース配線１２５は、この形態では、ゲート配線１０２よりも外周領域１３側に位置するように第１ソースパッド１２１および第２ソースパッド１２２から引き出されている。
　ソース配線１２５は、活性面８側から第１～第４接続面１０Ａ～１０Ｄを通過して外周面９側に引き出されている。ソース配線１２５は、第１～第４接続面１０Ａ～１０Ｄに沿って延びる帯状に形成されている。つまり、ソース配線１２５は、層間絶縁膜９９を挟んでサイドウォール配線９５に対向している。ソース配線１２５は、この形態では、第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成され、ゲート配線１０２を取り囲んでいる。
　ソース配線１２５は、層間絶縁膜９９に形成されたアウター開口１２７を介してサイドウォール配線９５およびアウターコンタクト領域９２に電気的に接続されている。アウター開口１２７は、サイドウォール配線９５およびアウターコンタクト領域９２に沿って延びる帯状または環状に形成されている。ソース配線１２５に付与されたソース電位ＶＳは、サイドウォール配線９５を介して第１トレンチソース構造２５、第２トレンチソース構造３０、第１ダミートレンチ構造６１、第２ダミートレンチ構造６２およびトレンチ終端構造８６に伝達される。
　半導体装置１は、第１主面３の上でゲート電極１００、ソース電極１２０および層間絶縁膜９９を選択的に被覆するアッパー絶縁膜１３０を含む。アッパー絶縁膜１３０は、ゲートパッド１０１の内方部を露出させるゲートパッド開口１３１およびゲートサブパッド１０３の内方部を露出させるゲートサブパッド開口１３２を含む。
　アッパー絶縁膜１３０は、ゲートパッド１０１の周縁部、ゲートサブパッド１０３の周縁部およびゲート配線１０２の全域を被覆している。ゲートパッド開口１３１は、平面視において四角形状に形成されている。ゲートサブパッド開口１３２は、平面視において四角形状に形成されている。ゲートサブパッド開口１３２は、ゲートパッド開口１３１の平面積よりも小さい平面積を有している。
　アッパー絶縁膜１３０は、第１ソースパッド１２１の内方部を露出させる第１ソースパッド開口１３３、第２ソースパッド１２２の内方部を露出させる第２ソースパッド開口１３４、第１ソースサブパッド１２３の内方部を露出させる第１ソースサブパッド開口１３５、および、第２ソースサブパッド１２４の内方部を露出させる第２ソースサブパッド開口１３６を含む。アッパー絶縁膜１３０は、第１ソースパッド１２１の周縁部、第２ソースパッド１２２の周縁部、第１ソースサブパッド１２３の周縁部、第２ソースサブパッド１２４の周縁部およびソース配線１２５の全域を被覆している。
　第１ソースパッド開口１３３は、平面視において四角形状に形成されている。第１ソースパッド開口１３３は、ゲートサブパッド開口１３２の平面積よりも大きい平面積を有している。第１ソースパッド開口１３３の平面積は、ゲートパッド開口１３１の平面積よりも大きいことが好ましい。
　第２ソースパッド開口１３４は、平面視において四角形状に形成されている。第２ソースパッド開口１３４は、ゲートサブパッド開口１３２の平面積よりも大きい平面積を有している。第２ソースパッド開口１３４の平面積は、ゲートパッド開口１３１の平面積よりも大きいことが好ましい。第２ソースパッド開口１３４の平面積は、第１ソースパッド開口１３３の平面積とほぼ等しいことが好ましい。
　第１ソースサブパッド開口１３５は、平面視において四角形状に形成されている。第１ソースサブパッド開口１３５は、第１ソースパッド開口１３３の平面積よりも小さい平面積を有している。第１ソースサブパッド開口１３５の平面積は、ゲートサブパッド開口１３２の平面積よりも大きいことが好ましい。第１ソースサブパッド開口１３５の平面積は、この形態では、ゲートパッド開口１３１の平面積よりも大きい。むろん、第１ソースサブパッド開口１３５の平面積は、ゲートパッド開口１３１の平面積未満であってもよい。
　第２ソースサブパッド開口１３６は、平面視において四角形状に形成されている。第２ソースサブパッド開口１３６は、第２ソースパッド開口１３４の平面積よりも小さい平面積を有している。第２ソースサブパッド開口１３６の平面積は、ゲートサブパッド開口１３２の平面積よりも大きいことが好ましい。
　第２ソースサブパッド開口１３６の平面積は、この形態では、ゲートパッド開口１３１の平面積よりも大きい。むろん、第２ソースサブパッド開口１３６の平面積は、ゲートパッド開口１３１の平面積未満であってもよい。第２ソースサブパッド開口１３６の平面積は、第１ソースサブパッド開口１３５の平面積とほぼ等しいことが好ましい。
　アッパー絶縁膜１３０は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、チップ２の周縁との間でダイシングストリート１３７を区画している。ダイシングストリート１３７は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。ダイシングストリート１３７は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート１３７は、この形態では、層間絶縁膜９９を露出させている。
　むろん、主面絶縁膜１６および層間絶縁膜９９が外周面９を露出させている場合、ダイシングストリート１３７は、外周面９を露出させていてもよい。ダイシングストリート１３７は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート１３７の幅は、ダイシングストリート１３７の延在方向に直交する方向の幅である。ダイシングストリート１３７の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　アッパー絶縁膜１３０は、ゲート電極１００の厚さおよびソース電極１２０の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜１３０の厚さは、チップ２の厚さ未満であることが好ましい。アッパー絶縁膜１３０の厚さは、３μｍ以上３５μｍ以下であってもよい。アッパー絶縁膜１３０の厚さは、２５μｍ以下であることが好ましい。
　アッパー絶縁膜１３０は、この形態では、チップ２側からこの順に積層された無機絶縁膜１４０および有機絶縁膜１４１を含む積層構造を有している。アッパー絶縁膜１３０は、無機絶縁膜１４０および有機絶縁膜１４１のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜１４０および有機絶縁膜１４１を同時に含む必要はない。
　無機絶縁膜１４０は、ゲート電極１００、ソース電極１２０および層間絶縁膜９９を選択的に被覆し、ゲートパッド開口１３１の一部、ゲートサブパッド開口１３２の一部、第１ソースパッド開口１３３の一部、第２ソースパッド開口１３４の一部、第１ソースサブパッド開口１３５の一部、第２ソースサブパッド開口１３６の一部およびダイシングストリート１３７の一部を区画している。
　無機絶縁膜１４０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜１４０は、層間絶縁膜９９とは異なる絶縁材料を含むことが好ましい。無機絶縁膜１４０は、窒化シリコン膜を含むことが好ましい。無機絶縁膜１４０は、層間絶縁膜９９の厚さ未満の厚さを有していることが好ましい。無機絶縁膜１４０の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜１４１は、無機絶縁膜１４０を選択的に被覆し、ゲートパッド開口１３１の一部、ゲートサブパッド開口１３２の一部、第１ソースパッド開口１３３の一部、第２ソースパッド開口１３４の一部、第１ソースサブパッド開口１３５の一部、第２ソースサブパッド開口１３６の一部およびダイシングストリート１３７の一部を区画している。
　有機絶縁膜１４１は、ゲートパッド開口１３１の壁面において無機絶縁膜１４０を露出させていてもよい。有機絶縁膜１４１は、ゲートサブパッド開口１３２の壁面において無機絶縁膜１４０を露出させていてもよい。有機絶縁膜１４１は、第１ソースパッド開口１３３の壁面において無機絶縁膜１４０を露出させていてもよい。有機絶縁膜１４１は、第２ソースパッド開口１３４の壁面において無機絶縁膜１４０を露出させていてもよい。
　有機絶縁膜１４１は、第１ソースサブパッド開口１３５の壁面において無機絶縁膜１４０を露出させていてもよい。有機絶縁膜１４１は、第２ソースサブパッド開口１３６の壁面において無機絶縁膜１４０を露出させていてもよい。有機絶縁膜１４１は、ダイシングストリート１３７の壁面において無機絶縁膜１４０を露出させていてもよい。むろん、有機絶縁膜１４１は、無機絶縁膜１４０を露出させないように無機絶縁膜１４０の全域を被覆していてもよい。
　有機絶縁膜１４１は、熱硬化性樹脂以外の樹脂膜からなることが好ましい。有機絶縁膜１４１は、透光性樹脂または透明樹脂からなっていてもよい。有機絶縁膜１４１は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなっていてもよい。有機絶縁膜１４１は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。有機絶縁膜１４１は、この形態では、ポリベンゾオキサゾール膜を含む。
　有機絶縁膜１４１は、無機絶縁膜１４０の厚さを超える厚さを有していることが好ましい。有機絶縁膜１４１の厚さは、層間絶縁膜９９の厚さを超えていることが好ましい。有機絶縁膜１４１の厚さは、ゲート電極１００の厚さおよびソース電極１２０の厚さを超えていることが特に好ましい。有機絶縁膜１４１の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜１４１の厚さは、２０μｍ以下であることが好ましい。
　半導体装置１は、第２主面４を被覆するドレイン電極１５０を含む。ドレイン電極１５０は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極１５０は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ソース電極１２０およびドレイン電極１５０の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上３０００Ｖ以下であってもよい。
　以上、半導体装置１は、チップ２、ゲート抵抗４０、ゲートパッド１０１およびゲート配線１０２を含む。チップ２は、第１主面３を有している。ゲート抵抗４０は、第１主面３に形成されたトレンチ抵抗構造４１を含む。ゲートパッド１０１は、トレンチ抵抗構造４１よりも低い抵抗値を有し、トレンチ抵抗構造４１に電気的に接続されるように第１主面３の上に配置されている。ゲート配線１０２は、トレンチ抵抗構造４１よりも低い抵抗値を有し、トレンチ抵抗構造４１を介してゲートパッド１０１に電気的に接続されるように第１主面３の上に配置されている。
　この構造によれば、ゲートパッド１０１およびゲート配線１０２の間の領域においてトレンチ抵抗構造４１がチップ２内に組み込まれているため、第１主面３に対するゲート抵抗４０の専有面積を制限できる。ゲート抵抗４０の抵抗値は、トレンチ抵抗構造４１の深さや長さを調整することによって調節される。したがって、第１主面３に対するゲート抵抗４０の専有面積の増加を抑制できる。よって、ゲート抵抗４０を備えた構成において、小型化に寄与する新規なレイアウトを有する半導体装置１を提供できる。
　このような構造において、ゲートパッド１０１は、トレンチ抵抗構造４１の直上に位置する部分を有していることが好ましい。この構造によれば、ゲートパッド１０１の直下の領域にゲート抵抗４０が配置されるため、第１主面３に対するゲート抵抗４０の専有面積の増加を抑制できる。また、ゲート配線１０２は、トレンチ抵抗構造４１の直上に位置する部分を有していることが好ましい。この構造によれば、ゲート配線１０２の直下の領域にゲート抵抗４０が配置されるため、第１主面３に対するゲート抵抗４０の専有面積の増加を抑制できる。
　トレンチ抵抗構造４１は、チャネルの制御に寄与しないことが好ましい。この構造によれば、トレンチ抵抗構造４１に起因する誤動作を適切に抑制できる。ゲート抵抗４０は、トレンチ抵抗構造４１を被覆する抵抗膜５０を含むことが好ましい。この構造によれば、トレンチ抵抗構造４１および抵抗膜５０の双方を利用してゲート抵抗４０の抵抗値を調節できる。
　この場合、ゲートパッド１０１は、抵抗膜５０を介してトレンチ抵抗構造４１に電気的に接続されることが好ましい。この構造によれば、抵抗膜５０によってゲートパッド１０１をトレンチ抵抗構造４１に適切に電気的に接続させることができる。ゲートパッド１０１は、抵抗膜５０を挟んでトレンチ抵抗構造４１に対向する部分を有していることが好ましい。
　ゲート配線１０２は、抵抗膜５０を介してトレンチ抵抗構造４１に電気的に接続されることが好ましい。この構造によれば、抵抗膜５０によってゲート配線１０２をトレンチ抵抗構造４１に適切に電気的に接続させることができる。この場合、ゲート配線１０２は、抵抗膜５０を挟んでトレンチ抵抗構造４１に対向する部分を有していることが好ましい。
　抵抗膜５０は、第１主面３を被覆する部分、および、トレンチ抵抗構造４１を被覆する部分を有していてもよい。この構造によれば、第１主面３上の領域およびトレンチ抵抗構造４１上の領域を利用して抵抗膜５０の抵抗値を調節できる。また、抵抗膜５０に対するゲートパッド１０１のアライメント誤差に起因する影響、および、ゲート配線１０２のアライメント誤差に起因する影響を低減できる。この場合、ゲートパッド１０１は、抵抗膜５０を挟んで第１主面３に対向する部分を有していてもよい。また、ゲート配線１０２は、抵抗膜５０を挟んで第１主面３に対向する部分を有していてもよい。
　半導体装置１は、抵抗膜５０を被覆する層間絶縁膜９９を含んでいてもよい。この場合、ゲートパッド１０１は、層間絶縁膜９９を貫通して抵抗膜５０に接続されることが好ましい。また、ゲート配線１０２は、層間絶縁膜９９を貫通して抵抗膜５０に接続されることが好ましい。
　複数のトレンチ抵抗構造４１が、第１主面３に形成されていることが好ましい。この構造によれば、複数のトレンチ抵抗構造４１を利用してゲート抵抗４０の抵抗値を調節できる。複数のトレンチ抵抗構造４１は、第１トレンチ抵抗構造４２、および、第１トレンチ抵抗構造４２よりも深い第２トレンチ抵抗構造４３を含むことが好ましい。
　この構造によれば、互いに異なる深さを有する第１トレンチ抵抗構造４２および第２トレンチ４７構造を利用してゲート抵抗４０の抵抗値を調節できる。特に、第２トレンチ抵抗構造４３によればチップ２の厚さ方向にゲート抵抗４０の高抵抗化を図ることができる。したがって、たとえば、抵抗膜５０が設けられる場合には、抵抗膜５０の膜厚を削減することもできる。
　半導体装置１は、活性領域１２、外周領域１３および終端領域１５を含むことが好ましい。活性領域１２は、第１主面３の内方部に設けられる。外周領域１３は、第１主面３の周縁部に設けられる。終端領域１５は、活性領域１２および外周領域１３の間に設けられる。このようなレイアウトにおいて、トレンチ抵抗構造４１は、終端領域１５に形成されることが好ましい。このレイアウトによれば、ゲート抵抗４０の導入に伴う活性領域１２の面積の縮小を適切に抑制できる。
　この場合、ゲートパッド１０１は、終端領域１５においてトレンチ抵抗構造４１に電気的に接続されることが好ましい。また、ゲート配線１０２は、終端領域１５においてトレンチ抵抗構造４１を介してゲートパッド１０１に電気的に接続されることが好ましい。
　半導体装置１は、活性領域１２において第１主面３に形成されたトレンチゲート構造２０を含むことが好ましい。この場合、ゲート配線１０２は、活性領域１２においてトレンチゲート構造２０に電気的に接続されることが好ましい。この構造によれば、ゲートパッド１０１およびトレンチゲート構造２０の間にゲート抵抗４０（トレンチ抵抗構造４１）を電気的に介在させることができる。
　半導体装置１は、活性領域１２においてトレンチゲート構造２０に隣り合うように第１主面３に形成され、ソース電位ＶＳが付与される第１トレンチソース構造２５を含んでいてもよい。この場合、第１トレンチソース構造２５は、トレンチゲート構造２０よりも深く形成されていてもよい。このような構造において、複数のトレンチ抵抗構造４１は、トレンチゲート構造２０に対応して比較的浅く形成された第１トレンチ抵抗構造４２、および、第１トレンチソース構造２５に対応して比較的深く形成された第２トレンチ抵抗構造４３を含むことが好ましい。
　この構造によれば、活性領域１２および終端領域１５の間で対応する構造が形成されるため、活性領域１２および終端領域１５の間で電界の偏りを抑制できる。したがって、活性領域１２に対するゲート抵抗４０の電気的な影響が抑制され、ゲート抵抗４０に対する活性領域１２の電気的な影響が抑制される。この場合、第１トレンチ抵抗構造４２は、トレンチゲート構造２０とほぼ等しい深さを有していることが好ましい。また、第２トレンチ抵抗構造４３は、第１トレンチソース構造２５とほぼ等しい深さを有していることが好ましい。
　半導体装置１は、終端領域１５においてトレンチ抵抗構造４１に隣り合うように第１主面３に形成され、ダミートレンチ構造６０をさらに含むことが好ましい。ダミートレンチ構造６０は、チャネルの制御に寄与しないことが好ましい。この構造によれば、トレンチ抵抗構造４１に起因する誤動作を適切に抑制できる。
　ダミートレンチ構造６０には、ソース電位ＶＳが付与されることが好ましい。この構造によれば、トレンチ抵抗構造４１の近傍の領域における電界をダミートレンチ構造６０によって緩和できる。この場合、複数のダミートレンチ構造６０が第１主面３に形成されていることが好ましい。この構造によれば、終端領域１５においてトレンチ抵抗構造４１の近傍の電界を複数のダミートレンチ構造６０によって緩和できる。
　複数のダミートレンチ構造６０は、第１ダミートレンチ構造６１、および、第１ダミートレンチ構造６１よりも深い第２ダミートレンチ構造６２を含むことが好ましい。この構造によれば、トレンチ抵抗構造４１の近傍の電界を第１ダミートレンチ構造６１および第２ダミートレンチ構造６２によって緩和できる。
　このような構造は、活性領域１２においてトレンチゲート構造２０よりも深い第１トレンチソース構造２５が形成されている場合に特に有効である。また、このような構造は、終端領域１５において第１トレンチ抵抗構造４２よりも深い第２トレンチ抵抗構造４３が形成されている場合に特に有効である。
　半導体装置１は、第１主面３の内方部に形成された活性面８、活性面８からチップ２の厚さ方向に窪むように第１主面３の周縁部に形成された外周面９、ならびに、活性面８および外周面９を接続する第１～第４接続面１０Ａ～１０Ｄによって第１主面３に区画された活性台地１１を含んでいてもよい。この場合、活性領域１２は活性面８に設けられ、外周領域１３は外周面９に設けられ、終端領域１５は、活性面８に設けられる。
　半導体装置１は、第１主面３の表層部に形成されたｎ型の第１半導体領域６を含むことが好ましい。この場合、トレンチ抵抗構造４１は、第１半導体領域６内に位置するように第１主面３に形成される。
　このような構造において、半導体装置１は、第１半導体領域６とｐｎ接合部を形成するように第１半導体領域６内においてトレンチ抵抗構造４１に沿う領域に形成されたｐ型の第４ウェル領域７５（第５ウェル領域７６）を含むことが好ましい。この構造によれば、第４ウェル領域７５（第５ウェル領域７６）を起点に拡がる空乏層によって耐圧（たとえばブレークダウン電圧）を向上できる。
　半導体装置１は、トレンチ抵抗構造４１よりも低い抵抗値を有し、トレンチ抵抗構造４１を介してゲートパッド１０１に電気的に接続されるように第１主面３の上に配置されたゲートサブパッド１０３を含んでいてもよい。
　この構造によれば、ゲートパッド１０１およびゲートサブパッド１０３の間の抵抗値を測定することによって、ゲートパッド１０１およびゲート配線１０２の間の抵抗値を間接的に測定できる。ゲートサブパッド１０３は、ゲートパッド１０１よりも幅狭に形成され、ゲート配線１０２よりも幅広に形成されていることが好ましい。ゲートサブパッド１０３は、ゲート配線１０２に接続されていてもよい。
　半導体装置１は、外周領域１３において第１主面３の表層部に形成されたｐ型のアウターウェル領域９１を含んでいてもよい。この構造によれば、アウターウェル領域９１によって外周領域１３の電界を緩和できる。半導体装置１は、外周領域１３において第１主面３の表層部に形成された少なくとも１つのｐ型のフィールド領域９３を含んでいてもよい。この構造によれば、フィールド領域９３によって外周領域１３の電界を緩和できる。
　別視点において、半導体装置１は、チップ２、第１トレンチ抵抗構造４２（第１溝構造）、第１ダミートレンチ構造６１（第２溝構造）、第２トレンチ抵抗構造４３（第３溝構造）、第２ダミートレンチ構造６２（第４溝構造）、第１メサ部７１および第２メサ部７２を含む。チップ２は、第１主面３を有している。第１トレンチ抵抗構造４２は、第１主面３に形成されている。第１ダミートレンチ構造６１は、第１方向Ｘに第１トレンチ抵抗構造４２に隣り合うように第１主面３に形成されている。
　第２トレンチ抵抗構造４３は、第１方向Ｘに直交する第２方向Ｙに第１トレンチ抵抗構造４２に隣り合うように第１主面３に形成されている。第２ダミートレンチ構造６２は、第１方向Ｘに第２トレンチ抵抗構造４３に隣り合うように第１主面３に形成されている。第１メサ部７１は、第１トレンチ抵抗構造４２および第１ダミートレンチ構造６１の間の領域に区画されている。第２メサ部７２は、第２トレンチ抵抗構造４３および第２ダミートレンチ構造６２の間の領域において第１メサ部７１に対して第１方向Ｘにずれて区画されている。
　この構造によれば、第２メサ部７２に生じる電界が第１メサ部７１に生じる電界に干渉することを抑制できる。これにより、第１メサ部７１に対する電界集中および第２メサ部７２に対する電界集中を抑制できる。よって、耐圧（たとえばブレークダウン電圧）を向上できる新規なレイアウトを有する半導体装置１を提供できる。
　このような構造は、第１ダミートレンチ構造６１および第１トレンチ抵抗構造４２の間の電位差に起因する電界が第１メサ部７１に生じ、第２ダミートレンチ構造６２および第２トレンチ抵抗構造４３の間の電位差に起因する電界が第２メサ部７２に生じる場合において特に有効である。したがって、第１ダミートレンチ構造６１には第１トレンチ抵抗構造４２とは異なる電位が印加され、第２ダミートレンチ構造６２には第２トレンチ抵抗構造４３とは異なる電位が印加されてもよい。
　第１トレンチ抵抗構造４２および第２トレンチ抵抗構造４３には第１電位が印加され、第１ダミートレンチ構造６１および第２ダミートレンチ構造６２には第１電位とは異なる第２電位が印加されてもよい。第１電位はゲート電位ＶＧであってもよく、第２電位はソース電位ＶＳであってもよい。
　第２ダミートレンチ構造６２は、第２方向Ｙに第１ダミートレンチ構造６１に隣り合うように第１主面３に形成されていることが好ましい。第２トレンチ抵抗構造４３は、第１トレンチ抵抗構造４２よりも深く形成されていてもよい。この場合、第２ダミートレンチ構造６２は、第１ダミートレンチ構造６１よりも深く形成されていることが好ましい。
　この構造によれば、第１トレンチ抵抗構造４２および第２トレンチ抵抗構造４３の間の深度の違いに起因した電界の偏りを緩和できる。この場合、第１ダミートレンチ構造６１は、第１トレンチ抵抗構造４２とほぼ等しい深さで形成されていることが好ましい。また、第２ダミートレンチ構造６２は、第２トレンチ抵抗構造４３とほぼ等しい深さで形成されていることが好ましい。
　半導体装置１は、第１トレンチ抵抗構造４２および第２トレンチ抵抗構造４３の間に区画されたメインメサ部７０を含む。この場合、第１メサ部７１および第２メサ部７２は、メインメサ部７０に接続される。第１メサ部７１の第１方向Ｘの幅は、メインメサ部７０の第２方向Ｙの幅の０．５倍以上２倍以下であることが好ましい。また、第２メサ部７２の第１方向Ｘの幅は、メインメサ部７０の第２方向Ｙの幅の０．５倍以上２倍以下であることが好ましい。
　第１トレンチ抵抗構造４２は、第１方向Ｘに帯状に延びていることが好ましい。第２トレンチ抵抗構造４３は、第１方向Ｘに帯状に延びていることが好ましい。第１ダミートレンチ構造６１は、第１方向Ｘに帯状に延びていることが好ましい。第２ダミートレンチ構造６２は、第１方向Ｘに帯状に延びていることが好ましい。
　半導体装置１は、第１主面３の内方部に形成された活性面８、活性面８からチップ２の厚さ方向に窪むように第１主面３の周縁部に形成された外周面９、ならびに、活性面８および外周面９を接続する第１～第４接続面１０Ａ～１０Ｄによって第１主面３に区画された活性台地１１を含んでいてもよい。この場合、第１トレンチ抵抗構造４２、第２トレンチ抵抗構造４３、第１ダミートレンチ構造６１および第２ダミートレンチ構造６２は、活性面８に形成されていることが好ましい。
　第１トレンチ抵抗構造４２および第２トレンチ抵抗構造４３は、第１～第４接続面１０Ａ～１０Ｄから間隔を空けて活性面８に形成されていることが好ましい。第１ダミートレンチ構造６１は、第３接続面１０Ｃ（第４接続面１０Ｄ）から露出するように活性面８に形成されていてもよい。また、第２ダミートレンチ構造６２は、第３接続面１０Ｃ（第４接続面１０Ｄ）から露出するように活性面８に形成されていてもよい。
　半導体装置１は、第１～第４接続面１０Ａ～１０Ｄの少なくとも１つを被覆するように外周面９の上に配置されたサイドウォール構造を含んでいてもよい。この場合、サイドウォール構造は、第１ダミートレンチ構造６１および第２ダミートレンチ構造６２に電気的に接続されたサイドウォール配線９５からなることが好ましい。この構造によれば、サイドウォール配線９５によって、第１トレンチ抵抗構造４２および第２トレンチ抵抗構造４３に対する電位とは異なる電位を外周面９側から第１ダミートレンチ構造６１および第２ダミートレンチ構造６２に付与できる。
　半導体装置１は、第１主面３の表層部に形成されたｎ型の第１半導体領域６を含んでいてもよい。半導体装置１は、第１半導体領域６の表層部に形成されたｐ型のボディ領域１７を含んでいてもよい。この場合、第１トレンチ抵抗構造４２、第２トレンチ抵抗構造４３、第１ダミートレンチ構造６１および第２ダミートレンチ構造６２は、第１半導体領域６に至るようにボディ領域１７を貫通していることが好ましい。
　第１トレンチ抵抗構造４２および第２トレンチ抵抗構造４３は、チャネルの制御に寄与しないことが好ましい。この構造によれば、この構造によれば、第１トレンチ抵抗構造４２および第２トレンチ抵抗構造４３に起因する誤動作を適切に抑制できる。第１ダミートレンチ構造６１および第２ダミートレンチ構造６２は、チャネルの制御に寄与しないことが好ましい。この構造によれば、この構造によれば、第１ダミートレンチ構造６１および第２ダミートレンチ構造６２に起因する誤動作を適切に抑制できる。
　半導体装置１は、第１半導体領域６内において第２トレンチ抵抗構造４３に沿う領域に形成されたｐ型の第２コンタクト領域７９を含んでいてもよい。この場合、第２コンタクト領域７９は、第２メサ部７２から間隔を空けて第２トレンチ抵抗構造４３に沿う領域に形成されていることが好ましい。
　第２コンタクト領域７９は、第１メサ部７１に対して第１方向Ｘにずれて形成されていることが特に好ましい。この場合、第２コンタクト領域７９は、第２方向Ｙに第１メサ部７１に対向しないことが好ましい。この構造によれば、第１メサ部７１に係る電界および第２メサ部７２に係る電界を適切に緩和できる。
　半導体装置１は、第１半導体領域６内において第２ダミートレンチ構造６２に沿う領域に形成されたｐ型の第３コンタクト領域８０を含んでいてもよい。この場合、第３コンタクト領域８０は、第２メサ部７２から間隔を空けて第２ダミートレンチ構造６２に沿う領域に形成されていることが好ましい。第３コンタクト領域８０は、第１メサ部７１に対して第１方向Ｘにずれて形成されていることが特に好ましい。この場合、第３コンタクト領域８０は、第２方向Ｙに第１メサ部７１に対向しないことが好ましい。
　チップ２は、ワイドバンドギャップ半導体の単結晶を含むことが好ましい。ワイドバンドギャップ半導体の単結晶は、電気的特性を向上させる上で有効である。また、ワイドバンドギャップ半導体の単結晶によれば、比較的高い硬度によってチップ２の変形を抑制しながら、チップ２の薄化およびチップ２の平面積の増加を達成できる。
　チップ２の薄化およびチップ２の平面積の拡張は、電気的特性を向上させる上でも有効である。たとえば、チップ２は、平面視において１ｍｍ角以上の面積を有する第１主面３を有していてもよい。たとえば、チップ２は、２００μｍ以下の厚さを有していてもよい。チップ２は、断面視において１００μｍ以下の厚さを有していることが好ましい。
　以下、図２９～図３４を参照して、実施形態に適用される種々の変形例が説明される。図２９は、第１変形例に係るトレンチ抵抗構造４１を示す断面図である。前述の実施形態に係るトレンチ抵抗構造４１は、第１トレンチ抵抗構造４２の第４深さＤ４（第１深さＤ１）よりも大きい第５深さＤ５を有する第２トレンチ抵抗構造４３を含む。これに対して、第１変形例に係るトレンチ抵抗構造４１は、第１トレンチ抵抗構造４２の第４深さＤ４とほぼ等しい第５深さＤ５を有する第２トレンチ抵抗構造４３を含む。
　つまり、第１変形例に係るトレンチ抵抗構造４１は、複数の第１トレンチ抵抗構造４２のみを含み、複数の第２トレンチ抵抗構造４３を含まないと見なせる構造を有している。この例では、第２トレンチ抵抗構造４３に沿う領域に第２コンタクト領域７９が形成されていないが、第２コンタクト領域７９は第２トレンチ抵抗構造４３に沿う領域に形成されていてもよい。
　図３０は、第２変形例に係るトレンチ抵抗構造４１を示す断面図である。前述の実施形態に係るトレンチ抵抗構造４１は、トレンチゲート構造２０の第１深さＤ１とほぼ等しい第４深さＤ４を有する第１トレンチ抵抗構造４２を含む。これに対して、第２変形例に係るトレンチ抵抗構造４１は、第１トレンチソース構造２５の第２深さＤ２とほぼ等しい第４深さＤ４を有する第１トレンチ抵抗構造４２を含む。
　つまり、第２変形例に係るトレンチ抵抗構造４１は、複数の第２トレンチ抵抗構造４３のみを含み、複数の第１トレンチ抵抗構造４２を含まないと見なせる構造を有している。この例では、第１トレンチ抵抗構造４２に沿う領域に第２コンタクト領域７９が形成されているが、第２コンタクト領域７９は第１トレンチ抵抗構造４２に沿う領域に形成されていなくてもよい。
　図３１は、第３変形例に係るトレンチ抵抗構造４１を示す拡大平面図である。前述の実施形態に係るトレンチ抵抗構造４１は、第１トレンチ抵抗構造４２の両端部に対して内方にセットバックされた両端部を有する第２トレンチ抵抗構造４３を含む。これに対して、第３変形例に係るトレンチ抵抗構造４１は、第１抵抗長Ｌ１よりも大きい第２抵抗長Ｌ２を有する第２トレンチ抵抗構造４３を含む。第２トレンチ抵抗構造４３の両端部は、第１トレンチ抵抗構造４２の両端部よりも外周面９側に張り出している。
　抵抗膜５０は、前述の実施形態と同様、第１方向Ｘに関して、第１トレンチ抵抗構造４２の第１抵抗長Ｌ１および第２トレンチ抵抗構造４３の第２抵抗長Ｌ２よりも短い第３抵抗長Ｌ３を有している。むろん、抵抗膜５０は、複数のトレンチ抵抗構造４１の全域を被覆していてもよい。
　つまり、第３抵抗長Ｌ３は、第２抵抗長Ｌ２よりも大きくてもよい。また、抵抗膜５０は、複数の第１トレンチ抵抗構造４２の両端部を被覆し、複数の第２トレンチ抵抗構造４３の両端部を露出させていてもよい。つまり、第３抵抗長Ｌ３は、第１抵抗長Ｌ１よりも大きく、第２抵抗長Ｌ２よりも小さくてもよい。
　第１ダミートレンチ構造６１は、この例では、第２トレンチ抵抗構造４３の端部に対して第１トレンチ抵抗構造４２の端部側に引き出された部分を有している。これにより、第１ダミートレンチ構造６１の端部は、第１方向Ｘに第１トレンチ抵抗構造４２に対向し、第２方向Ｙに第２トレンチ抵抗構造４３に対向している。一方、第２ダミートレンチ構造６２は、第２方向Ｙに隣り合う２つの第１ダミートレンチ構造６１の間の領域に配置され、第１方向Ｘに第２トレンチ抵抗構造４３に対向し、第２方向Ｙに第１ダミートレンチ構造６１に対向している。
　各第１メサ部７１は、この例では、第２方向Ｙに第２トレンチ抵抗構造４３に対向し、第２方向Ｙに第２ダミートレンチ構造６２に対向しないように、第２ダミートレンチ構造６２の端部に対して第２トレンチ抵抗構造４３側にずれている。各第１メサ部７１は、抵抗膜５０の周縁から第１方向Ｘに間隔を空けて形成され、法線方向Ｚに抵抗膜５０に対向していない。
　したがって、各第１メサ部７１に対する抵抗膜５０の電気的な干渉が抑制され、抵抗膜５０に対する各第１メサ部７１の電気的な干渉が抑制されている。むろん、複数のトレンチ抵抗構造４１よりも幅広な抵抗膜５０が形成された場合、各第１メサ部７１は法線方向Ｚに抵抗膜５０に対向していてもよい。
　各第１メサ部７１は、平面視においてメインメサ部７０と共にＴ字状のメサを区画している。別視点において、各第１メサ部７１は、平面視において２つのメインメサ部７０とＨ字状のメサを区画している。複数の第１メサ部７１は、この形態では、第２方向Ｙに沿って同一直線上に形成されている。むろん、複数の第１メサ部７１は、第２方向Ｙに沿って同一直線上に位置しないように第１方向Ｘに互いにずれて形成されていてもよい。
　一方、各第２メサ部７２は、この例では、第２方向Ｙに第１ダミートレンチ構造６１に対向し、第２方向Ｙに第１トレンチ抵抗構造４２に対向しないように、第１トレンチ抵抗構造４２の端部に対して第１ダミートレンチ構造６１側にずれている。各第２メサ部７２は、平面視において抵抗膜５０の周縁から第１方向Ｘに間隔を空けて形成され、法線方向Ｚに抵抗膜５０に対向していない。
　したがって、各第２メサ部７２に対する抵抗膜５０の電気的な干渉が抑制され、抵抗膜５０に対する各第２メサ部７２の電気的な干渉が抑制されている。むろん、複数のトレンチ抵抗構造４１よりも幅広な抵抗膜５０が形成された場合、各第２メサ部７２は法線方向Ｚに抵抗膜５０に対向していてもよい。
　各第２メサ部７２は、平面視において１つのメインメサ部７０とＴ字状のメサを区画している。別視点において、各第２メサ部７２は、平面視において２つのメインメサ部７０とＨ字状のメサを区画している。複数の第２メサ部７２は、この形態では、第２方向Ｙに沿って同一直線上に形成されている。
　むろん、複数の第２メサ部７２は、第２方向Ｙに沿って同一直線上に位置しないように第１方向Ｘに互いにずれて形成されていてもよい。この場合においても、複数の第２メサ部７２は、第２方向Ｙに第１メサ部７１に対向しないように、第１メサ部７１から第１方向Ｘに間隔を空けて形成される。
　複数の第２コンタクト領域７９は、実施形態の場合と同様、各第２トレンチ抵抗構造４３に沿う領域に間隔を空けて形成されている。複数の第２コンタクト領域７９は、互いに隣り合う２つの第２コンタクト領域７９の間に第１メサ部７１が位置するように各第２トレンチ抵抗構造４３に沿って間隔を空けて形成されている。複数の第２コンタクト領域７９は、この例では、第１メサ部７１に対向しないように第１メサ部７１から第１方向Ｘに間隔を空けて形成されている。
　たとえば、第１方向Ｘに関して、第１メサ部７１および第２コンタクト領域７９の間の距離は、第２コンタクト領域７９の長さ未満であることが好ましい。第１メサ部７１および第２コンタクト領域７９の間の距離は、第２トレンチ抵抗構造４３の第５幅Ｗ５未満であることが好ましい。第１メサ部７１および第２コンタクト領域７９の間の距離は、第１メサ部７１の幅（第５間隔Ｉ５）未満であることが特に好ましい。
　複数の第２コンタクト領域７９は、第１メサ部７１および第２メサ部７２の間の範囲に形成された少なくとも１つ（この例では１つ）の最外の第２コンタクト領域７９を含む。最外の第２コンタクト領域７９は、第２方向Ｙに第１ダミートレンチ構造６１に対向している。
　最外の第２コンタクト領域７９は、第１メサ部７１および第２メサ部７２から第１方向Ｘに間隔を空けて形成されていることが好ましい。つまり、最外の第２コンタクト領域７９は、第２方向Ｙに第１ダミートレンチ構造６１に対向し、第２方向Ｙに第１トレンチ抵抗構造４２に対向していないことが好ましい。
　たとえば、第１方向Ｘに関して、第２メサ部７２および最外の第２コンタクト領域７９の間の距離は、最外の第２コンタクト領域７９の長さ未満であることが好ましい。第２メサ部７２および最外の第２コンタクト領域７９の間の距離は、第２トレンチ抵抗構造４３の第５幅Ｗ５未満であることが好ましい。第２メサ部７２および最外の第２コンタクト領域７９の間の距離は、第２メサ部７２の幅（第７間隔Ｉ７）未満であることが特に好ましい。
　複数の第３コンタクト領域８０は、実施形態の場合と同様、各第２ダミートレンチ構造６２に沿う領域に間隔を空けて形成されている。複数の第３コンタクト領域８０は、この形態では、第２方向Ｙに第１ダミートレンチ構造６１に対向し、第２方向Ｙに第１トレンチ抵抗構造４２に対向していない。
　複数の第３コンタクト領域８０は、第２ダミートレンチ構造６２の端部に沿う領域を被覆する最外の第３コンタクト領域８０を含む。最外の第３コンタクト領域８０は、最外の第２コンタクト領域７９と共に第２メサ部７２を挟み込むように形成されている。最外の第３コンタクト領域８０は、第２メサ部７２から第１方向Ｘに間隔を空けて形成されていることが好ましい。
　たとえば、第１方向Ｘに関して、第２メサ部７２および最外の第３コンタクト領域８０の間の距離は、最外の第３コンタクト領域８０の長さ未満であることが好ましい。第２メサ部７２および最外の第３コンタクト領域８０の間の距離は、ダミートレンチ構造６０の第７幅Ｗ７未満であることが特に好ましい。
　第２メサ部７２および最外の第３コンタクト領域８０の間の距離は、第２メサ部７２の幅（第７間隔Ｉ７）未満であることが特に好ましい。第２メサ部７２を挟んで隣り合う最外の第２コンタクト領域７９および最外の第３コンタクト領域８０の間の距離は、第１メサ部７１を挟んで隣り合う２つの第２コンタクト領域７９の間の距離とほぼ等しいことが好ましい。
　図３２は、変形例に係るゲートパッド１０１を示す拡大平面図である。前述の実施形態に係るゲートパッド１０１は、第１方向Ｘに関してゲート抵抗４０（トレンチゲート構造２０）よりも幅広なパッド本体部１０４、および、第１方向Ｘに関してゲート抵抗４０（トレンチゲート構造２０）よりも幅狭な引き出し部１０５を含む。
　これに対して、変形例に係るゲートパッド１０１は、第１方向Ｘに関してゲート抵抗４０（トレンチゲート構造２０）よりも幅狭なパッド本体部１０４、および、第１方向Ｘに関してゲート抵抗４０（トレンチゲート構造２０）よりも幅狭な引き出し部１０５を含む。引き出し部１０５は、この例では、第１方向Ｘにパッド本体部１０４とほぼ等しい幅を有している。
　図３３は、第１変形例に係るチップ２を示す断面図である。図３３を参照して、半導体装置１は、チップ２の内部において第１半導体領域６の厚さよりも小さい厚さを有する第２半導体領域７を含んでいてもよい。つまり、チップ２は、半導体基板よりも厚いエピタキシャル層を含んでいてもよい。
　図３４は、第２変形例に係るチップ２を示す断面図である。図３４を参照して、半導体装置１は、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。
　前述の実施形態はさらに他の形態で実施できる。前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である形態が示された。しかし、前述の各実施形態において、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」である形態が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の実施形態では、ｎ型の第２半導体領域７が示された。しかし、ｐ型の第２半導体領域７が採用されてもよい。この場合、ＭＩＳＦＥＴに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成される。この場合、前述の説明において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に置き換えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に置き換えられる。ｐ型の第２半導体領域７はイオン注入法によってチップ２の第２主面４の表層部に導入されたｐ型不純物を含む不純物領域であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」、「ＳｉＣ－ＭＩＳＦＥＴ」等に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ抵抗構造（４１～４３）を含むゲート抵抗（４０）と、前記トレンチ抵抗構造（４１～４３）よりも低い抵抗値を有し、前記トレンチ抵抗構造（４１～４３）に電気的に接続されるように前記主面（３）の上に配置されたゲートパッド（１０１）と、前記トレンチ抵抗構造（４１～４３）よりも低い抵抗値を有し、前記トレンチ抵抗構造（４１～４３）を介して前記ゲートパッド（１０１）に電気的に接続されるように前記主面（３）の上に配置されたゲート配線（１０２）と、を含む、半導体装置（１）。
　［Ａ２］前記ゲートパッド（１０１）は、前記トレンチ抵抗構造（４１～４３）の直上に位置する部分を有し、前記ゲート配線（１０２）は、前記トレンチ抵抗構造（４１～４３）の直上に位置する部分を有している、Ａ１に記載の半導体装置（１）。
　［Ａ３］前記トレンチ抵抗構造（４１～４３）は、チャネルの制御に寄与しない、Ａ１またはＡ２に記載の半導体装置（１）。
　［Ａ４］前記ゲート抵抗（４０）は、前記トレンチ抵抗構造（４１～４３）を被覆する抵抗膜（５０）を含み、前記ゲートパッド（１０１）は、前記抵抗膜（５０）に電気的に接続され、前記ゲート配線（１０２）は、前記抵抗膜（５０）に電気的に接続されている、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１）。
　［Ａ５］前記抵抗膜（５０）は、前記主面（３）を被覆する部分、および、前記トレンチ抵抗構造（４１～４３）を被覆する部分を有している、Ａ４に記載の半導体装置（１）。
　［Ａ６］前記ゲートパッド（１０１）は、前記抵抗膜（５０）を挟んで前記トレンチ抵抗構造（４１～４３）に対向し、前記ゲート配線（１０２）は、前記抵抗膜（５０）を挟んで前記トレンチ抵抗構造（４１～４３）に対向している、Ａ４またはＡ５に記載の半導体装置（１）。
　［Ａ７］前記抵抗膜（５０）を被覆する絶縁膜（９９）をさらに含み、前記ゲートパッド（１０１）は、前記絶縁膜（９９）を貫通して前記抵抗膜（５０）に接続され、前記ゲート配線（１０２）は、前記絶縁膜（９９）を貫通して前記抵抗膜（５０）に接続されている、Ａ４～Ａ６のいずれか一つに記載の半導体装置（１）。
　［Ａ８］複数の前記トレンチ抵抗構造（４１～４３）が前記主面（３）に形成されている、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１）。
　［Ａ９］複数の前記トレンチ抵抗構造（４１～４３）は、第１トレンチ抵抗構造（４２）、および、前記第１トレンチ抵抗構造（４２）よりも深い第２トレンチ抵抗構造（４３）を含む、Ａ８に記載の半導体装置（１）。
　［Ａ１０］前記主面（３）の内方部に設けられた活性領域（１２）と、前記主面（３）の周縁部に設けられた外周領域（１３）と、前記活性領域（１２）および前記外周領域（１３）の間に設けられた終端領域（１５）と、をさらに含み、前記トレンチ抵抗構造（４１～４３）は、前記終端領域（１５）において前記主面（３）に形成され、前記ゲートパッド（１０１）は、前記終端領域（１５）において前記トレンチ抵抗構造（４１～４３）に電気的に接続され、前記ゲート配線（１０２）は、前記終端領域（１５）において前記トレンチ抵抗構造（４１～４３）を介して前記ゲートパッド（１０１）に電気的に接続されている、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１）。
　［Ａ１１］前記活性領域（１２）において前記主面（３）に形成されたトレンチゲート構造（２０）をさらに含み、前記ゲート配線（１０２）は、前記活性領域（１２）において前記トレンチゲート構造（２０）に電気的に接続されている、Ａ１０に記載の半導体装置（１）。
　［Ａ１２］前記活性領域（１２）において前記トレンチゲート構造（２０）に隣り合うように前記主面（３）に形成されたトレンチソース構造（２５、３０）をさらに含む、Ａ１１に記載の半導体装置（１）。
　［Ａ１３］前記トレンチソース構造（２５、３０）は、前記トレンチゲート構造（２０）よりも深い、Ａ１２に記載の半導体装置（１）。
　［Ａ１４］前記終端領域（１５）において前記トレンチ抵抗構造（４１～４３）に隣り合うように前記主面（３）に形成されたダミートレンチ構造（６０～６２）をさらに含む、Ａ１０～Ａ１３のいずれか一つに記載の半導体装置（１）。
　［Ａ１５］複数の前記ダミートレンチ構造（６０～６２）が前記主面（３）に形成されている、Ａ１４に記載の半導体装置（１）。
　［Ａ１６］複数の前記ダミートレンチ構造（６０～６２）は、第１ダミートレンチ構造（６１）、および、前記第１ダミートレンチ構造（６１）よりも深い第２ダミートレンチ構造（６２）を含む、Ａ１５に記載の半導体装置（１）。
　［Ａ１７］前記主面（３）の内方部に形成された第１面部（８）、前記第１面部（８）から前記チップ（２）の厚さ方向に窪むように前記主面（３）の周縁部に形成された第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画された活性台地（１１）をさらに含み、前記活性領域（１２）は、前記第１面部（８）に設けられ、前記外周領域（１３）は、前記第２面部（９）に設けられ、前記終端領域（１５）は、前記第１面部（８）に設けられている、Ａ１０～Ａ１６のいずれか一つに記載の半導体装置（１）。
　［Ａ１８］前記主面（３）の表層部に形成された第１導電型（ｎ型）の半導体領域（６）と、前記半導体領域（６）内に位置するように前記主面（３）に形成された前記トレンチ抵抗構造（４１～４３）と、前記半導体領域（６）とｐｎ接合部を形成するように前記半導体領域（６）内において前記トレンチ抵抗構造（４１～４３）に沿う領域に形成された第２導電型（ｐ型）のウェル領域（７５、７６）と、をさらに含む、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１）。
　［Ａ１９］前記トレンチ抵抗構造（４１～４３）よりも低い抵抗値を有し、前記トレンチ抵抗構造（４１～４３）を介して前記ゲートパッド（１０１）に電気的に接続されるように前記主面（３）の上に配置されたゲートサブパッド（１０３）をさらに含む、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１）。
　［Ａ２０］前記ゲートサブパッド（１０３）は、前記ゲートパッド（１０１）よりも幅狭に形成され、前記ゲート配線（１０２）よりも幅広に形成されている、Ａ１９に記載の半導体装置（１）。
　［Ｂ１］主面（３）を有するチップ（２）と、前記主面（３）に形成された第１溝構造（４２）と、第１方向（Ｘ）に前記第１溝構造（４２）に隣り合うように前記主面（３）に形成された第２溝構造（６１）と、前記第１方向（Ｘ）に直交する第２方向（Ｙ）に前記第１溝構造（４２）に隣り合うように前記主面（３）に形成された第３溝構造（４３）と、前記第１方向（Ｘ）に前記第３溝構造（４３）に隣り合うように前記主面（３）に形成された第４溝構造（６２）と、前記第１溝構造（４２）および前記第２溝構造（６１）の間の領域に区画された第１メサ部（７１）と、前記第３溝構造（４３）および前記第４溝構造（６２）の間の領域において前記第１メサ部（７１）に対して前記第１方向（Ｘ）にずれて区画された第２メサ部（７２）と、を含む、半導体装置（１）。
　［Ｂ２］前記第２溝構造（６１）には前記第１溝構造（４２）とは異なる電位が印加され、前記第４溝構造（６２）には前記第３溝構造（４３）とは異なる電位が印加される、Ｂ１に記載の半導体装置（１）。
　［Ｂ３］前記第１溝構造（４２）には第１電位が印加され、前記第２溝構造（６１）には前記第１電位とは異なる第２電位が印加され、前記第３溝構造（４３）には前記第１電位が印加され、前記第４溝構造（６２）には前記第２電位が印加される、Ｂ２に記載の半導体装置（１）。
　［Ｂ４］前記第１電位はゲート電位（ＶＧ）であり、前記第２電位はソース電位（ＶＳ）である、Ｂ３に記載の半導体装置（１）。
　［Ｂ５］前記第４溝構造（６２）は、前記第２方向（Ｙ）に前記第２溝構造（６１）に隣り合うように前記主面（３）に形成されている、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１）。
　［Ｂ６］前記第３溝構造（４３）は、前記第１溝構造（４２）よりも深く形成され、前記第４溝構造（６２）は、前記第２溝構造（６１）よりも深く形成されている、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１）。
　［Ｂ７］前記第２溝構造（６１）は、前記第１溝構造（４２）とほぼ等しい深さで形成され、前記第４溝構造（６２）は、前記第３溝構造（４３）とほぼ等しい深さで形成されている、Ｂ６に記載の半導体装置（１）。
　［Ｂ８］前記第１溝構造（４２）および前記第３溝構造（４３）の間の領域、ならびに、前記第２溝構造（６１）および前記第４溝構造（６２）の間の領域に区画されたメインメサ部（７０）をさらに含み、前記第１メサ部（７１）は、前記メインメサ部（７０）に接続され、前記第２メサ部（７２）は、前記メインメサ部（７０）に接続されている、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１）。
　［Ｂ９］前記第１メサ部（７１）の前記第１方向（Ｘ）の幅は、前記メインメサ部（７０）の前記第２方向（Ｙ）の幅の０．５倍以上２倍以下であり、前記第２メサ部（７２）の前記第１方向（Ｘ）の幅は、前記メインメサ部（７０）の前記第２方向（Ｙ）の幅の０．５倍以上２倍以下である、Ｂ８に記載の半導体装置（１）。
　［Ｂ１０］前記第１溝構造（４２）は、前記第１方向（Ｘ）に帯状に延び、前記第２溝構造（６１）は、前記第１方向（Ｘ）に帯状に延び、前記第３溝構造（４３）は、前記第１方向（Ｘ）に帯状に延び、前記第４溝構造（６２）は、前記第１方向（Ｘ）に帯状に延びている、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置（１）。
　［Ｂ１１］前記主面（３）の内方部に形成された第１面部（８）、前記第１面部（８）から前記チップ（２）の厚さ方向に窪むように前記主面（３）の周縁部に形成された第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画された活性台地（１１）をさらに含み、前記第１溝構造（４２）は、前記第１面部（８）に形成され、前記第２溝構造（６１）は、前記第１面部（８）に形成され、前記第３溝構造（４３）は、前記第１面部（８）に形成され、前記第４溝構造（６２）は、前記第１面部（８）に形成されている、Ｂ１～Ｂ１０のいずれか一つに記載の半導体装置（１）。
　［Ｂ１２］前記第１溝構造（４２）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）に形成され、前記第２溝構造（６１）は、前記接続面部（１０Ａ～１０Ｄ）から露出するように前記第１面部（８）に形成され、前記第３溝構造（４３）は、前記接続面部（１０Ａ～１０Ｄ）から間隔を空けて前記第１面部（８）に形成され、前記第４溝構造（６２）は、前記接続面部（１０Ａ～１０Ｄ）から露出するように前記第１面部（８）に形成されている、Ｂ１１に記載の半導体装置（１）。
　［Ｂ１３］前記接続面部（１０Ａ～１０Ｄ）を被覆するように前記第２面部（９）の上に配置されたサイドウォール構造をさらに含む、Ｂ１１またはＢ１２に記載の半導体装置（１）。
　［Ｂ１４］前記サイドウォール構造は、前記第２溝構造（６１）および前記第４溝構造（６２）に電気的に接続されたサイドウォール配線（９５）からなる、Ｂ１３に記載の半導体装置（１）。
　［Ｂ１５］前記主面（３）の表層部に形成された第１導電型（ｎ型）の半導体領域（６）と、前記半導体領域（６）の表層部に形成された第２導電型（ｐ型）のボディ領域（１７）と、をさらに含み、前記第１溝構造（４２）は、前記半導体領域（６）に至るように前記ボディ領域（１７）を貫通し、前記第２溝構造（６１）は、前記半導体領域（６）に至るように前記ボディ領域（１７）を貫通し、前記第３溝構造（４３）は、前記半導体領域（６）に至るように前記ボディ領域（１７）を貫通し、前記第４溝構造（６２）は、前記半導体領域（６）に至るように前記ボディ領域（１７）を貫通している、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置（１）。
　［Ｂ１６］前記半導体領域（６）内において前記第３溝構造（４３）に沿う領域に形成された第２導電型（ｐ型）の第１コンタクト領域（７９）と、前記半導体領域（６）内において前記第４溝構造（６２）に沿う領域に形成された第２導電型（ｐ型）の第２コンタクト領域（８０）と、をさらに含む、Ｂ１５に記載の半導体装置（１）。
　［Ｂ１７］前記第１コンタクト領域（７９）は、前記第２メサ部（７２）から間隔を空けて前記第３溝構造（４３）に沿う領域に形成され、前記第２コンタクト領域（８０）は、前記第２メサ部（７２）から間隔を空けて前記第４溝構造（６２）に沿う領域に形成されている、Ｂ１６に記載の半導体装置（１）。
　［Ｂ１８］前記第１コンタクト領域（７９）は、前記第１メサ部（７１）に対して前記第１方向（Ｘ）にずれて形成され、前記第２コンタクト領域（８０）は、前記第１メサ部（７１）に対して前記第１方向（Ｘ）にずれて形成されている、Ｂ１６またはＢ１７に記載の半導体装置（１）。
　［Ｂ１９］前記第１溝構造（４２）を被覆する絶縁膜（９９）と、前記絶縁膜（９９）を挟んで前記第１溝構造（４２）に対向するように前記絶縁膜（９９）の上に配置されたゲート電極（１００）と、をさらに含む、Ｂ１～Ｂ１８のいずれか一つに記載の半導体装置（１）。
　［Ｂ２０］前記チップ（２）は、ワイドバンドギャップ半導体を含む、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１）。
　以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や実施形態の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１　　　半導体装置
２　　　チップ
３　　　第１主面
６　　　第１半導体領域
８　　　活性面（第１面部）
９　　　外周面（第２面部）
１０Ａ　第１接続面（接続面部）
１０Ｂ　第２接続面（接続面部）
１０Ｃ　第３接続面（接続面部）
１０Ｄ　第４接続面（接続面部）
１１　　活性台地
１２　　活性領域
１３　　外周領域
１５　　終端領域
１７　　ボディ領域
２０　　トレンチゲート構造
２５　　第１トレンチソース構造
３０　　第２トレンチソース構造
４０　　ゲート抵抗
４１　　トレンチ抵抗構造
４２　　第１トレンチ抵抗構造（第１溝構造）
４３　　第２トレンチ抵抗構造（第３溝構造）
５０　　抵抗膜
６０　　ダミートレンチ構造
６１　　第１ダミートレンチ構造（第２溝構造）
６２　　第２ダミートレンチ構造（第４溝構造）
７０　　メインメサ部
７１　　第１メサ部
７２　　第２メサ部
７５　　第４ウェル領域
７６　　第５ウェル領域
７９　　第２コンタクト領域
８０　　第３コンタクト領域
９５　　サイドウォール配線
９９　　層間絶縁膜
１０１　ゲートパッド
１０２　ゲート配線
１０３　ゲートサブパッド
Ｘ　　　第１方向
Ｙ　　　第２方向

Claims (20)

  1. 　主面を有するチップと、
    　前記主面に形成されたトレンチ抵抗構造を含むゲート抵抗と、
    　前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造に電気的に接続されるように前記主面の上に配置されたゲートパッドと、
    　前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造を介して前記ゲートパッドに電気的に接続されるように前記主面の上に配置されたゲート配線と、を含む、半導体装置。
  2. 　前記ゲートパッドは、前記トレンチ抵抗構造の直上に位置する部分を有し、
    　前記ゲート配線は、前記トレンチ抵抗構造の直上に位置する部分を有している、請求項１に記載の半導体装置。
  3. 　前記トレンチ抵抗構造は、チャネルの制御に寄与しない、請求項１または２に記載の半導体装置。
  4. 　前記ゲート抵抗は、前記トレンチ抵抗構造を被覆する抵抗膜を含み、
    　前記ゲートパッドは、前記抵抗膜に電気的に接続され、
    　前記ゲート配線は、前記抵抗膜に電気的に接続されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記抵抗膜は、前記主面を被覆する部分、および、前記トレンチ抵抗構造を被覆する部分を有している、請求項４に記載の半導体装置。
  6. 　前記ゲートパッドは、前記抵抗膜を挟んで前記トレンチ抵抗構造に対向し、
    　前記ゲート配線は、前記抵抗膜を挟んで前記トレンチ抵抗構造に対向している、請求項４または５に記載の半導体装置。
  7. 　前記抵抗膜を被覆する絶縁膜をさらに含み、
    　前記ゲートパッドは、前記絶縁膜を貫通して前記抵抗膜に接続され、
    　前記ゲート配線は、前記絶縁膜を貫通して前記抵抗膜に接続されている、請求項４～６のいずれか一項に記載の半導体装置。
  8. 　複数の前記トレンチ抵抗構造が前記主面に形成されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　複数の前記トレンチ抵抗構造は、第１トレンチ抵抗構造、および、前記第１トレンチ抵抗構造よりも深い第２トレンチ抵抗構造を含む、請求項８に記載の半導体装置。
  10. 　前記主面の内方部に設けられた活性領域と、
    　前記主面の周縁部に設けられた外周領域と、
    　前記活性領域および前記外周領域の間に設けられた終端領域と、をさらに含み、
    　前記トレンチ抵抗構造は、前記終端領域において前記主面に形成され、
    　前記ゲートパッドは、前記終端領域において前記トレンチ抵抗構造に電気的に接続され、
    　前記ゲート配線は、前記終端領域において前記トレンチ抵抗構造を介して前記ゲートパッドに電気的に接続されている、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記活性領域において前記主面に形成されたトレンチゲート構造をさらに含み、
    　前記ゲート配線は、前記活性領域において前記トレンチゲート構造に電気的に接続されている、請求項１０に記載の半導体装置。
  12. 　前記活性領域において前記トレンチゲート構造に隣り合うように前記主面に形成されたトレンチソース構造をさらに含む、請求項１１に記載の半導体装置。
  13. 　前記トレンチソース構造は、前記トレンチゲート構造よりも深い、請求項１２に記載の半導体装置。
  14. 　前記終端領域において前記トレンチ抵抗構造に隣り合うように前記主面に形成されたダミートレンチ構造をさらに含む、請求項１０～１３のいずれか一項に記載の半導体装置。
  15. 　複数の前記ダミートレンチ構造が前記主面に形成されている、請求項１４に記載の半導体装置。
  16. 　複数の前記ダミートレンチ構造は、第１ダミートレンチ構造、および、前記第１ダミートレンチ構造よりも深い第２ダミートレンチ構造を含む、請求項１５に記載の半導体装置。
  17. 　前記主面の内方部に形成された第１面部、前記第１面部から前記チップの厚さ方向に窪むように前記主面の周縁部に形成された第２面部、ならびに、前記第１面部および前記第２面部を接続する接続面部によって前記主面に区画された活性台地をさらに含み、
    　前記活性領域は、前記第１面部に設けられ、
    　前記外周領域は、前記第２面部に設けられ、
    　前記終端領域は、前記第１面部に設けられている、請求項１０～１６のいずれか一項に記載の半導体装置。
  18. 　前記主面の表層部に形成された第１導電型の半導体領域と、
    　前記半導体領域内に位置するように前記主面に形成された前記トレンチ抵抗構造と、
    　前記半導体領域とｐｎ接合部を形成するように前記半導体領域内において前記トレンチ抵抗構造に沿う領域に形成された第２導電型のウェル領域と、をさらに含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造を介して前記ゲートパッドに電気的に接続されるように前記主面の上に配置されたゲートサブパッドをさらに含む、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 　前記ゲートサブパッドは、前記ゲートパッドよりも幅狭に形成され、前記ゲート配線よりも幅広に形成されている、請求項１９に記載の半導体装置。
PCT/JP2023/006633 2022-03-31 2023-02-24 半導体装置 WO2023189054A1 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2022061316 2022-03-31
JP2022-061316 2022-03-31
JP2022061314 2022-03-31
JP2022-061314 2022-03-31

Publications (1)

Publication Number Publication Date
WO2023189054A1 true WO2023189054A1 (ja) 2023-10-05

Family

ID=88200448

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/006633 WO2023189054A1 (ja) 2022-03-31 2023-02-24 半導体装置

Country Status (1)

Country Link
WO (1) WO2023189054A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016047438A1 (ja) * 2014-09-26 2016-03-31 三菱電機株式会社 半導体装置
WO2020031971A1 (ja) * 2018-08-07 2020-02-13 ローム株式会社 ＳｉＣ半導体装置
JP2020150179A (ja) * 2019-03-14 2020-09-17 富士電機株式会社 半導体装置
JP2021077914A (ja) * 2013-08-28 2021-05-20 ローム株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021077914A (ja) * 2013-08-28 2021-05-20 ローム株式会社 半導体装置
WO2016047438A1 (ja) * 2014-09-26 2016-03-31 三菱電機株式会社 半導体装置
WO2020031971A1 (ja) * 2018-08-07 2020-02-13 ローム株式会社 ＳｉＣ半導体装置
JP2020150179A (ja) * 2019-03-14 2020-09-17 富士電機株式会社 半導体装置

Similar Documents

Publication Publication Date Title
US20230112583A1 (en) Semiconductor device and semiconductor package
US7825474B2 (en) Insulated-gate semiconductor device and PN junction diodes
US9041098B2 (en) Semiconductor device
US7732869B2 (en) Insulated-gate semiconductor device
US20070262390A1 (en) Insulated gate semiconductor device
US11469318B2 (en) Superjunction semiconductor device having parallel PN structure with column structure and method of manufacturing the same
US11189703B2 (en) Semiconductor device with trench structure having differing widths
WO2023189054A1 (ja) 半導体装置
WO2023189053A1 (ja) 半導体装置
JP7376516B2 (ja) 半導体装置
WO2021065740A1 (ja) 半導体装置
US20220216313A1 (en) Semiconductor device
WO2024070164A1 (ja) 半導体装置
WO2023013200A1 (ja) 半導体装置
WO2023223590A1 (ja) 半導体チップ
WO2023223588A1 (ja) 半導体チップ
WO2023223589A1 (ja) 半導体チップ
WO2021261397A1 (ja) 半導体装置
US20240014313A1 (en) Semiconductor device
WO2024014362A1 (ja) 半導体装置
WO2023203894A1 (ja) 半導体装置
WO2024053485A1 (ja) 半導体装置
WO2024070392A1 (ja) 半導体装置および半導体装置の製造方法
WO2024053486A1 (ja) 半導体装置
JP2023013277A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23779084

Country of ref document: EP

Kind code of ref document: A1