JP2023013277A - 半導体装置 - Google Patents

Abstract

【課題】電気的特性を向上できる半導体装置を提供する。【解決手段】半導体装置１Ａは、第１主面３を有するチップ２と、第１主面３に形成された第１トレンチ１２の底側に埋設された第１ソース電極１４、および、第１トレンチ１２の開口側に埋設されたゲート電極１５を含み、第１端部１１ａおよび第２端部１１ｂを有する第１トレンチ構造１１と、第１トレンチ１２に連通するように第１主面３に形成された第２トレンチ２１、および、第１ソース電極１４に接続されるように第２トレンチ２１に埋設された第２ソース電極２４を含み、第１端部１１ａ側の領域で第１トレンチ構造１１に接続された第２トレンチ構造２１と、第１端部１１ａを被覆し、ゲート電極１５に電気的に接続されたゲート配線５５と、第２端部１１ｂおよび第２トレンチ構造２１を被覆し、第１ソース電極１４および第２ソース電極２４に電気的に接続されたソース配線５６と、を含む。【選択図】図３

Description

本発明は、半導体装置に関する。

特許文献１は、半導体基板、ｎ型のドリフト領域、ｐ型のボディ領域およびトレンチゲート電極を有する半導体装置を開示している。

特開２０１１－１９９１０９号公報

一実施形態は、電気的特性を向上できる半導体装置を提供する。

一実施形態は、主面を有するチップと、第１方向に帯状に延び、一方側の第１端部および他方側の第２端部を有する第１溝構造であって、前記主面に形成された第１溝、前記第１溝の底側に埋設された第１ソース電極、および、前記第１溝の開口側に埋設されたゲート電極を含む前記第１溝構造と、前記第１端部側の領域で前記第１溝構造に接続された第２溝構造であって、前記第１溝に連通するように前記主面に形成された第２溝、および、前記第１ソース電極に接続されるように前記第２溝に埋設された第２ソース電極を含む前記第２溝構造と、前記第１溝構造の前記第１端部を被覆し、前記ゲート電極に電気的に接続されたゲート配線と、前記第１溝構造の前記第２端部および前記第２溝構造を被覆し、前記第１ソース電極および前記第２ソース電極に電気的に接続されたソース配線と、を含む、半導体装置を提供する。

上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。

図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すチップの第１主面のレイアウト例を示す平面図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図２に示す領域IVの拡大図である。 図５は、図３に示すV-V線に沿う断面図である。 図６は、図３に示すVI-VI線に沿う断面図である。 図７は、図３に示すVII-VII線に沿う断面図である。 図８は、図４に示すVIII-VIII線に沿う断面図である。 図９は、図２に対応し、第２実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。 図１０は、図２に対応し、第３実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。 図１１は、図２に対応し、第４実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。 図１２は、図２に対応し、第５実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。 図１３は、図２に対応し、第６実施形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。

以下、実施形態が詳細に説明される。添付図面は、模式図であり、必ずしも厳密に図示されたものではなく、縮尺等は必ずしも一致しない。添付図面のうちの平面を示すものには、構造を明確化するためにハッチングが付されているものがある。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。

図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すチップ２の第１主面３のレイアウト例を示す平面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。図５は、図３に示すV-V線に沿う断面図である。図６は、図３に示すVI-VI線に沿う断面図である。図７は、図３に示すVII-VII線に沿う断面図である。図８は、図４に示すVIII-VIII線に沿う断面図である。

図１～図８を参照して、半導体装置１Ａは、この形態（this embodiment）では、トランジスタの一例としてのトレンチ絶縁ゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えたスイッチングデバイスである。半導体装置１Ａは、直方体形状に形成されたシリコン製のチップ２（半導体チップ）を含む。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを含む。

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。

半導体装置１Ａは、第１主面３の表層部に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第２主面４から第１主面３側に間隔を空けてチップ２内に形成されている。第１半導体領域６は、「ドリフト領域」と称されてもよい。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、２μｍ以上３０μｍ以下（好ましくは５μｍ以上１５μｍ以下）の厚さを有していてもよい。第１半導体領域６は、この形態では、ｎ型のエピタキシャル層（具体的にはＳｉエピタキシャル層）によって形成されている。

半導体装置１Ａは、第１半導体領域６の表層部に形成されたｐ型（第２導電型）の第２半導体領域７を含む。第２半導体領域７は、第１半導体領域６の底部から第１主面３側に間隔を空けて第１半導体領域６内に形成されている。第２半導体領域７は、「ボディ領域」と称されてもよい。第２半導体領域７は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。むろん、第２半導体領域７は、第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部に形成されていてもよい。

第２半導体領域７は、第１主面３から第１半導体領域６側に向けて漸減するｐ型不純物濃度勾配を有している。第２半導体領域７は、第１主面３に沿う方向に関して、ｐ型不純物濃度が厚さ方向に急激に変化する部分を有さない。第２半導体領域７は、第１主面３に沿って平坦に延びる底部を有し、厚さが急激に変化する部分を有さない。つまり、第２半導体領域７は、第１半導体領域６の表層部において一様な不純物濃度および一様な厚さを有している。第２半導体領域７は、０．１μｍ以上３μｍ以下（好ましくは０．５μｍ以上１．５μｍ以下）の厚さを有していてもよい。第２半導体領域７は、第１半導体領域６よりも高いｐ型不純物濃度を有し、第１半導体領域６のｎ型をｐ型に置換している。

半導体装置１Ａは、第２主面４の表層部に形成されたｎ型の第３半導体領域８を含む。第３半導体領域８は、第１半導体領域６よりも高いｎ型不純物濃度を有し、第１半導体領域６に電気的に接続されている。第３半導体領域８は、「ドレイン領域」と称されてもよい。第３半導体領域８は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第３半導体領域８は、第１半導体領域６よりも厚い。第３半導体領域８は、５０μｍ以上４００μｍ以下の厚さ（好ましくは５０μｍ以上１５０μｍ以下）を有していてもよい。第３半導体領域８は、この形態では、ｎ型の半導体基板（具体的にはＳｉ基板）によって形成されている。

半導体装置１Ａは、第１主面３の周縁部に設定された外領域９を含む。外領域９は、機能デバイスが形成されない領域である。外領域９は、環状領域９ａおよびパッド領域９ｂを含む。環状領域９ａは、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（具体的には四角環状）に設定されている。パッド領域９ｂは、平面視において環状領域９ａのうちの第２側面５Ｂの中央部に沿う部分から第１側面５Ａに向けて突出している。パッド領域９ｂは、この形態では、平面視において四角形状に設定されている。パッド領域９ｂの配置および平面形状は任意である。

半導体装置１Ａは、第１主面３の内方部に設定された少なくとも１つ（この形態では２つ）のデバイス領域１０を含む。デバイス領域１０は、機能デバイスが形成される領域である。デバイス領域１０の個数および配置は任意であり、第１主面３のサイズや達成すべき電気的特性に応じて調整される。複数のデバイス領域１０は、第１主面３において外領域９によって取り囲まれた領域に設定されている。

複数のデバイス領域１０は、この形態では、第１デバイス領域１０Ａおよび第２デバイス領域１０Ｂを含む。第１デバイス領域１０Ａは、平面視において第１主面３の中央部を第２方向Ｙに横切るラインに対して第３側面５Ｃの領域に設定されている。第２デバイス領域１０Ｂは、平面視において第１主面３の中央部を第２方向Ｙに横切るラインに対して第４側面５Ｄ側の領域に設定されている。第２デバイス領域１０Ｂは、外領域９の一部を挟んで第１方向Ｘに第１デバイス領域１０Ａに対向している。複数のデバイス領域１０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４つの辺を有する多角形状にそれぞれ設定されている。

第２デバイス領域１０Ｂ側の構造は、第１主面３の中央部を第２方向Ｙに横切るラインに対して第１デバイス領域１０Ａ側の構造と線対称に形成されている点を除き、第１デバイス領域１０Ａ側の構造とほぼ同様である。以下、第２デバイス領域１０Ｂ側の構造の説明については、第１デバイス領域１０Ａ側の構造の説明が準用されるものとし、省略される。

半導体装置１Ａは、第１デバイス領域１０Ａにおいて第１主面３に形成された複数の第１トレンチ構造１１（第１溝構造）を含む。第１トレンチ構造１１は、「トレンチゲート構造」と称されてもよい。以下の説明では、第１主面３の周縁側を「一方側」といい、第１主面３の内方部側を「他方側」という。
複数の第１トレンチ構造１１は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。つまり、複数の第１トレンチ構造１１は、平面視において第１方向Ｘに延びるストライプ状に配列されている。複数の第１トレンチ構造１１は、第１方向Ｘに関して、一方側（第１主面３の周縁部側）の第１端部１１ａおよび他方側（第１主面３の内方部側）の第２端部１１ｂをそれぞれ有している。

複数の第１トレンチ構造１１は、平面視において第１方向Ｘにパッド領域９ｂに対向する少なくとも１つ（この形態では複数）の第１トレンチ構造１１を含む。複数の第１トレンチ構造１１は、平面視において第２方向Ｙにパッド領域９ｂに対向する少なくとも１つ（この形態では複数）の第１トレンチ構造１１を含む。第２方向Ｙにパッド領域９ｂに対向する第１トレンチ構造１１は、第１方向Ｘにパッド領域９ｂに対向する第１トレンチ構造１１よりも短い。

複数の第１トレンチ構造１１は、断面視において第２半導体領域７を貫通し、第１半導体領域６内に位置する底壁を有している。複数の第１トレンチ構造１１は、第２半導体領域７に形成されるチャネルの反転および非反転を制御する。複数の第１トレンチ構造１１の間隔は、複数の第１トレンチ構造１１の間から拡がる空乏層が第１トレンチ構造１１の底壁を被覆する範囲に設定されることが好ましい。

複数の第１トレンチ構造１１は、０．１μｍ以上２μｍ以下（好ましくは０．５μｍ以上１．５μｍ以下）の間隔で配列されていてもよい。複数の第１トレンチ構造１１は、第２方向Ｙにほぼ等間隔に配列されていることが好ましい。複数の第１トレンチ構造１１は、第２方向Ｙに関して０．１μｍ以上３μｍ以下（好ましくは、０．５μｍ以上２μｍ以下）の幅をそれぞれ有していてもよい。複数の第１トレンチ構造１１は、１μｍ以上１０μｍ以下（好ましくは１μｍ以上５μｍ以下）の深さを有していてもよい。

以下、１つの第１トレンチ構造１１の内部構造が説明される。第１トレンチ構造１１は、第１トレンチ１２（第１溝）、第１絶縁膜１３、第１ソース電極１４、ゲート電極１５および中間絶縁膜１６を含むマルチ電極構造を有している。第１トレンチ１２は、第１主面３に形成され、第１トレンチ構造１１の壁面（側壁および底壁）を区画している。また、第１トレンチ１２は、第１トレンチ構造１１の第１端部１１ａおよび第２端部１１ｂを区画している。第１トレンチ１２は、第２半導体領域７を貫通し、第１半導体領域６の底部から第１主面３側に間隔を空けている。

第１トレンチ１２は、底側壁面および開口側壁面を有している。底側壁面は、第２半導体領域７の底部に対して第１トレンチ１２の底壁側に位置する壁面である。開口側壁面は、第２半導体領域７の底部に対して第１トレンチ１２の開口側に位置する壁面である。
第１絶縁膜１３は、底側壁面および開口側壁面を被覆している。第１絶縁膜１３は、この形態では、下絶縁膜１３ａおよび上絶縁膜１３ｂを含む。下絶縁膜１３ａは、第１トレンチ１２の底側壁面を被覆している。下絶縁膜１３ａは、第１トレンチ１２の壁面から露出する第１半導体領域６に接している。下絶縁膜１３ａは、比較的厚いフィールド絶縁膜として形成されている。下絶縁膜１３ａは、酸化シリコンを含んでいてもよい。

上絶縁膜１３ｂは、下絶縁膜１３ａよりも小さい厚さを有し、第１トレンチ１２の開口側壁面を被覆している。上絶縁膜１３ｂは、第１半導体領域６を被覆する部分、および、第２半導体領域７を被覆する部分を有している。第２半導体領域７に対する上絶縁膜１３ｂの被覆面積は、第１半導体領域６に対する上絶縁膜１３ｂの被覆面積よりも大きい。上絶縁膜１３ｂは、下絶縁膜１３ａよりも薄いゲート絶縁膜として形成されている。上絶縁膜１３ｂは、酸化シリコンを含んでいてもよい。

第１ソース電極１４は、第１絶縁膜１３を挟んで第１トレンチ１２の底壁側に埋設されている。第１ソース電極１４は、導電性ポリシリコンを含んでいてもよい。第１ソース電極１４には、ソース電位が印加される。ソース電位は、回路動作の基準となる基準電位、または、グランド電位であってもよい。第１ソース電極１４は、具体的には、下絶縁膜１３ａを挟んで第１トレンチ１２の底壁側に埋設され、下絶縁膜１３ａを挟んで第１半導体領域６に対向している。第１ソース電極１４は、平面視において第１方向Ｘに延びる帯状に形成され、断面視において法線方向Ｚに延びる柱状に形成されている。

第１ソース電極１４は、埋設部１７および少なくとも１つ（この形態では複数）の引き出し部１８を含む。埋設部１７は、下絶縁膜１３ａを挟んで第１トレンチ１２の底壁側に埋設されている。複数の引き出し部１８は、下絶縁膜１３ａを挟んで埋設部１７から開口側にそれぞれ引き出されている。複数の引き出し部１８は、少なくとも第１引き出し部１８Ａおよび第２引き出し部１８Ｂを含むことが好ましい。第１引き出し部１８Ａは、第１トレンチ１２の一方側（第１主面３の周縁側）の領域に形成されている。第１引き出し部１８Ａは、この形態では、第１トレンチ１２の第１端部１１ａにおいて第１方向Ｘに延びる帯状に形成されている。

第２引き出し部１８Ｂは、第１引き出し部１８Ａから離間して第１トレンチ１２の他方側（第１主面３の内方側）の領域に形成されている。第２引き出し部１８Ｂは、この形態では、第１トレンチ１２の第２端部１１ｂにおいて第１方向Ｘに延びる帯状に形成されている。第２引き出し部１８Ｂは、第１トレンチ１２の開口側において埋設部１７および第１引き出し部１８Ａとリセスを区画している。リセスは、平面視において第１方向Ｘに延びる帯状に区画されている。複数の引き出し部１８の個数は任意であり、３つ以上の引き出し部１８が形成されていてもよい。この場合、第１トレンチ１２の開口側に複数のリセスが区画される。

ゲート電極１５は、第１絶縁膜１３を挟んで第１トレンチ１２内の開口側に埋設されている。ゲート電極１５は、導電性ポリシリコンを含んでいてもよい。ゲート電極１５にはゲート電位が印加される。ゲート電極１５は、具体的には、上絶縁膜１３ｂを挟んで第１トレンチ１２内の開口側に埋設され、上絶縁膜１３ｂを挟んで第１半導体領域６および第２半導体領域７に対向している。

つまり、ゲート電極１５は、第１トレンチ１２の開口側において複数の引き出し部１８の間のリセスに埋設されている。ゲート電極１５は、平面視において第１方向Ｘに延びる帯状に形成されている。ゲート電極１５は、法線方向Ｚに関して第１ソース電極１４の厚さ未満の厚さを有していてもよい。ゲート電極１５は、第１主面３に対して第１トレンチ１２の底壁側に位置する上端部を有している。

中間絶縁膜１６は、第１トレンチ１２内において第１ソース電極１４およびゲート電極１５の間に介在され、第１ソース電極１４およびゲート電極１５を電気的に絶縁させている。中間絶縁膜１６は、第１トレンチ１２内において第１絶縁膜１３（下絶縁膜１３ａおよび上絶縁膜１３ｂ）に連なっている。中間絶縁膜１６は、上絶縁膜１３ｂよりも厚いことが好ましい。中間絶縁膜１６は、酸化シリコンを含んでいてもよい。

半導体装置１Ａは、第１デバイス領域１０Ａにおいて第１主面３に形成された少なくとも１つ（この形態では２つ）の第２トレンチ構造２１（第２溝構造）を含む。第２トレンチ構造２１は、「トレンチソース構造」と称されてもよい。複数の第２トレンチ構造２１は、この形態では、平面視において第１主面３の周縁から間隔を空けて第１デバイス領域１０Ａの周縁部にそれぞれ形成されている。複数の第２トレンチ構造２１は、外領域９から第１デバイス領域１０Ａを区画している。

複数の第２トレンチ構造２１は、この形態では、第２方向Ｙに関して、一方側（第１側面５Ａ側）の第２トレンチ構造２１および他方側（第２側面５Ｂ側）の第２トレンチ構造２１を含む。一方側の第２トレンチ構造２１および他方側の第２トレンチ構造２１は、複数の第１トレンチ構造１１を第２方向Ｙの両サイドから挟み込んでいる。他方側の第２トレンチ構造２１は、配置箇所を除き、一方側の第２トレンチ構造２１とほぼ同様である。以下、他方側の第２トレンチ構造２１の説明については、一方側の第２トレンチ構造２１の説明が準用されるものとし、省略される。

第２トレンチ構造２１は、複数の第１トレンチ構造１１に対して第１主面３の周縁部側に位置している。第２トレンチ構造２１は、断面視において第２半導体領域７を貫通し、第１半導体領域６内に位置する底壁を有している。換言すると、第２トレンチ構造２１は、第２半導体領域７を外領域９側に位置する部分およびデバイス領域１０側に位置する部分に分離している。

第２トレンチ構造２１は、第１トレンチ構造１１の第２端部１１ｂに対して第１端部１１ａ側の領域で第１トレンチ構造１１に接続されている。第２トレンチ構造２１は、この形態では、第１部分２１Ａ、第２部分２１Ｂおよび第３部分２１Ｃを含む。第１部分２１Ａは、第１トレンチ構造１１の第１端部１１ａ側の領域で第１トレンチ構造１１に接続され、平面視において第２方向Ｙに延びる帯状に形成されている。第１部分２１Ａは、この形態では、複数の第１トレンチ構造１１の第１端部１１ａの全てに接続されている。

第２部分２１Ｂは、平面視において最外の第１トレンチ構造１１から第２方向Ｙに離間し、第１部分２１Ａから第１トレンチ構造１１の第２端部１１ｂ側に向けて第１方向Ｘに帯状に引き出されている。第２部分２１Ｂは、第１トレンチ構造１１の中間部を第２方向Ｙに横切るラインを設定したとき、当該ラインを第１方向Ｘに通過する長さを有していることが好ましい。第２部分２１Ｂは、この形態では、第２方向Ｙに第１トレンチ構造１１の第２端部１１ｂに対向する位置まで引き出されている。

第３部分２１Ｃは、第１部分２１Ａに対して第１トレンチ構造１１の第２端部１１ｂ側の領域で第１トレンチ構造１１に接続されるように、第２部分２１Ｂから第２方向Ｙに延びる帯状に引き出されている。第３部分２１Ｃは、この形態では、複数の第１トレンチ構造１１の第２端部１１ｂの全てに接続されている。
これにより、第２トレンチ構造２１は、平面視において最外の第１トレンチ構造１１と１つの環状トレンチ構造を構成している。また、第２トレンチ構造２１は、平面視において複数の第１トレンチ構造１１と１つの梯子型トレンチ構造を構成している。また、複数の第２トレンチ構造２１は、外領域９から複数の第１トレンチ構造１１を分離するように複数の第１トレンチ構造１１を取り囲んでいる。つまり、複数の第２トレンチ構造２１は、トレンチ分離構造を形成している。

第２トレンチ構造２１は、延存方向の直交方向に関して０．１μｍ以上３μｍ以下（好ましくは、０．５μｍ以上２μｍ以下）の幅を有していてもよい。複数の第２トレンチ構造２１は、１μｍ以上１０μｍ以下（好ましくは１μｍ以上５μｍ以下）の深さを有していてもよい。第２トレンチ構造２１は、１μｍ以上１０μｍ以下（好ましくは１μｍ以上５μｍ以下）の深さを有していてもよい。

第２トレンチ構造２１は、第１トレンチ構造１１の幅を超える幅を有し、第１トレンチ構造１１の深さを超える深さを有していてもよい。むろん、第２トレンチ構造２１は、第１トレンチ構造１１の幅とほぼ等しい幅を有し、第１トレンチ構造１１の深さとほぼ等しい深さを有していてもよい。
第２トレンチ構造２１は、第１トレンチ構造１１とは異なる内部構造を有している。第２トレンチ構造２１は、具体的には、第２トレンチ２２（第２溝）、第２絶縁膜２３および第２ソース電極２４を含む。つまり、第２トレンチ構造２１は、ゲート電極１５を含まず、単一の第２ソース電極２４のみを含むシングル電極構造を有している。

第２トレンチ２２は、第１主面３に形成され、第２トレンチ構造２１の内壁（底壁および側壁）を区画している。また、第２トレンチ２２は、第２トレンチ構造２１の第１部分２１Ａ、第２部分２１Ｂおよび第３部分２１Ｃを区画している。第２トレンチ２２は、第２半導体領域７を貫通し、第１半導体領域６の底部から第１主面３側に間隔を空けている。第２トレンチ２２は、第１部分２１Ａおよび第３部分２１Ｃにおいて第１トレンチ１２に連通している。第２トレンチ２２は、この形態では、第１トレンチ１２の第１端部１１ａおよび第２端部１１ｂに連通している。

第２絶縁膜２３は、第２トレンチ２２の壁面を被覆している。第２絶縁膜２３は、酸化シリコンを含んでいてもよい。第２絶縁膜２３は、第１トレンチ１２および第２トレンチ２２の連通部において第１絶縁膜１３に接続されている。第２絶縁膜２３は、具体的には、第１絶縁膜１３の下絶縁膜１３ａおよび上絶縁膜１３ｂに接続されている。第２絶縁膜２３は、上絶縁膜１３ｂよりも厚いフィールド絶縁膜として形成されている。第２絶縁膜２３の厚さは、下絶縁膜１３ａとほぼ等しくてもよい。

第２ソース電極２４は、第２絶縁膜２３を挟んで第２トレンチ２２に一体物（an integrated member）として埋設されている。第２ソース電極２４は、導電性ポリシリコンを含んでいてもよい。第２ソース電極２４にはソース電位が印加される。第２ソース電極２４は、第１部分２１Ａにおいて第２方向Ｙに延び、第２部分２１Ｂにおいて第１方向Ｘに延び、第３部分２１Ｃにおいて第２方向Ｙに延びている。

第２ソース電極２４は、第１部分２１Ａにおける第１トレンチ１２および第２トレンチ２２の連通部において第１ソース電極１４に接続されている。第２ソース電極２４は、具体的には、第１部分２１Ａにおいて第１ソース電極１４の第１引き出し部１８Ａに接続されている。第２ソース電極２４は、第３部分２１Ｃにおける第１トレンチ１２および第２トレンチ２２の連通部において第１ソース電極１４に接続されている。第２ソース電極２４は、具体的には、第３部分２１Ｃにおいて第１ソース電極１４の第２引き出し部１８Ｂに接続されている。第２ソース電極２４は、第１トレンチ構造１１の中間絶縁膜１６によってゲート電極１５から電気的に絶縁されている。

第２ソース電極２４は、第１部分２１Ａおよび第３部分２１Ｃにおいて第１方向Ｘに第１トレンチ構造１１のゲート電極１５に対向している。第２ソース電極２４は、第２部分２１Ｂにおいて第２方向Ｙに第１トレンチ構造１１のゲート電極１５に対向している。第１ソース電極１４および第２ソース電極２４の接続部は、第１ソース電極１４の一部とみなされてもよいし、第２ソース電極２４の一部とみなされてもよい。

半導体装置１Ａは、第１デバイス領域１０Ａにおいて第１主面３に形成された少なくとも１つ（この形態では２つ）の第３トレンチ構造３１（第３溝構造）を含む。第３トレンチ構造３１は、「ダミートレンチ構造」と称されてもよい。複数の第３トレンチ構造３１は、チップ２の一部を挟んで第１トレンチ構造１１および第２トレンチ構造２１に対向する箇所にそれぞれ配置されている。

複数の第３トレンチ構造３１は、この形態では、第１デバイス領域１０Ａの周縁部において第１トレンチ構造１１および第２トレンチ構造２１（具体的には第２部分２１Ｂ）の間の領域にそれぞれ介在されている。つまり、複数の第３トレンチ構造３１は、複数の第２トレンチ構造２１よりも内方側の領域において複数の第１トレンチ構造１１を第２方向Ｙの両サイドから挟み込んでいる。以下、１つの第３トレンチ構造３１の構造が説明される。

第３トレンチ構造３１は、第１トレンチ構造１１および第２トレンチ構造２１（第２部分２１Ｂ）から第２方向Ｙに間隔を空けて形成され、第１方向Ｘに延びる帯状に形成されている。第３トレンチ構造３１の全域は、第２方向Ｙに第１トレンチ構造１１および第２トレンチ構造２１（第２部分２１Ｂ）に対向している。第３トレンチ構造３１は、断面視において第２半導体領域７を貫通し、第１半導体領域６内に位置する底壁を有している。

第３トレンチ構造３１は、第１方向Ｘに関して、一方側（第１主面３の周縁側）の第１端部３１ａおよび他方側（第１主面３の内方側）の第２端部３１ｂを有している。第１端部３１ａは第２トレンチ構造２１の第１部分２１Ａに接続され、第２端部３１ｂは第２トレンチ構造２１の第３部分２１Ｃに接続されている。つまり、第３トレンチ構造３１は、平面視において第２トレンチ構造２１と１つの環状トレンチ構造を形成している。また、第３トレンチ構造３１は、平面視において第１トレンチ構造１１および第２トレンチ構造２１と１つの梯子型トレンチ構造を形成している。

第３トレンチ構造３１は、第１トレンチ構造１１から第１間隔を空けて形成され、第２トレンチ構造２１から第２間隔を空けて形成されている。第１間隔および第２間隔は、空乏層が複数の第１トレンチ構造１１の底壁、第２トレンチ構造２１の底壁および第３トレンチ構造３１の底壁を被覆する範囲に設定されることが好ましい。第１間隔および第２間隔は、０．１μｍ以上２μｍ以下（好ましくは０．５μｍ以上１．５μｍ以下）であってもよい。第２間隔は、第１間隔とほぼ等しいことが好ましい。第１間隔および第２間隔は、複数の第１トレンチ構造１１の間隔とほぼ等しいことが好ましい。

第３トレンチ構造３１は、第２方向Ｙに関して０．１μｍ以上３μｍ以下（好ましくは、０．５μｍ以上２μｍ以下）の幅を有していてもよい。第３トレンチ構造３１の幅は、第２トレンチ構造２１（第１トレンチ構造１１）の幅とほぼ等しいことが好ましい。第３トレンチ構造３１は、１μｍ以上１０μｍ以下（好ましくは１μｍ以上５μｍ以下）の深さを有していてもよい。第３トレンチ構造３１の深さは、第２トレンチ構造２１（第１トレンチ構造１１）の深さとほぼ等しいことが好ましい。

第３トレンチ構造３１は、第１トレンチ構造１１とは異なる内部構造を有している。第３トレンチ構造３１は、第２トレンチ構造２１とは異なる内部構造を有している。第３トレンチ構造３１は、第２トレンチ構造２１の第２ソース電極２４に電気的に接続され、複数の第１トレンチ構造１１のゲート電極１５から電気的に切り離されている。したがって、第３トレンチ構造３１は、第１トレンチ構造１１としては機能しない。

第３トレンチ構造３１は、具体的には、第３トレンチ３２（第３溝）、第３絶縁膜３３、第３ソース電極３４および埋設絶縁体３５を含む。つまり、第３トレンチ構造３１は、ゲート電極１５を含まず、単一の第３ソース電極３４のみを含むシングル電極構造を有している。埋設絶縁体３５は、「フィールド絶縁体」と称されてもよい。
第３トレンチ３２は、第１主面３に形成され、第３トレンチ構造３１の壁面（側壁および底壁）を区画している。また、第３トレンチ３２は、第３トレンチ構造３１の第１端部３１ａおよび第２端部３１ｂを区画している。第３トレンチ３２は、第２半導体領域７を貫通し、第１半導体領域６の底部から第１主面３側に間隔を空けている。第３トレンチ３２の第１端部３１ａは、第２トレンチ構造２１（第２トレンチ２２）の第１部分２１Ａに連通している。第３トレンチ３２の第２端部３１ｂは、第２トレンチ構造２１（第２トレンチ２２）の第３部分２１Ｃに連通している。

第３トレンチ３２は、底側壁面および開口側壁面を有している。底側壁面は、第２半導体領域７の底部に対して第３トレンチ３２の底壁側に位置する壁面である。開口側壁面は、第２半導体領域７の底部に対して第３トレンチ３２の開口側に位置する壁面である。
第３絶縁膜３３は、第３トレンチ３２の底側壁面を被覆している。第３絶縁膜３３は、第３トレンチ３２の壁面から露出する第１半導体領域６に接している。第３絶縁膜３３は、第２トレンチ２２および第３トレンチ３２の連通部において第２絶縁膜２３に接続されている。第３絶縁膜３３は、第１絶縁膜１３の上絶縁膜１３ｂよりも厚い。第３絶縁膜３３は、第１絶縁膜１３の下絶縁膜１３ａおよび第２絶縁膜２３と同様、比較的厚いフィールド絶縁膜として形成されている。第３絶縁膜３３は、酸化シリコンを含んでいてもよい。

第３ソース電極３４は、第３絶縁膜３３を挟んで第３トレンチ３２の底壁側に埋設されている。第３ソース電極３４は、導電性ポリシリコンを含んでいてもよい。第３ソース電極３４にはソース電位が印加される。第３ソース電極３４は、第３絶縁膜３３を挟んで第１半導体領域６に対向している。第３ソース電極３４は、平面視において第１方向Ｘに延びる帯状に形成され、断面視において法線方向Ｚに延びる柱状に形成されている。第３ソース電極３４は、第２方向Ｙに第１ソース電極１４および第２ソース電極２４に対向している。第３ソース電極３４は、第２方向Ｙに第１トレンチ構造１１のゲート電極１５に対向していないことが好ましい。

第３ソース電極３４は、第２トレンチ２２および第３トレンチ３２の連通部において第２ソース電極２４に接続されている。第３ソース電極３４は、第１トレンチ構造１１の中間絶縁膜１６によってゲート電極１５から電気的に絶縁されている。これにより、第３ソース電極３４は、ソース電位が印加されるフィールド電極として形成されている。第２ソース電極２４および第３ソース電極３４の接続部は、第３ソース電極３４の一部とみなされてもよいし、第２ソース電極２４の一部とみなされてもよい。

第３ソース電極３４は、具体的には、埋設部３７および少なくとも１つ（この形態では複数）の引き出し部３８を含む。埋設部３７は、第３絶縁膜３３を挟んで第３トレンチ３２の底壁側に埋設されている。複数の引き出し部３８は、第３絶縁膜３３を挟んで埋設部３７から開口側にそれぞれ引き出されている。複数の引き出し部３８は、少なくとも第１引き出し部３８Ａおよび第２引き出し部３８Ｂを含むことが好ましい。第１引き出し部３８Ａは、第３トレンチ３２の一方側（第１主面３の周縁側）の領域に形成されている。第１引き出し部３８Ａは、この形態では、第３トレンチ３２の第１端部３１ａにおいて第２ソース電極２４に接続され、第１方向Ｘに延びる帯状に形成されている。

第２引き出し部３８Ｂは、第１引き出し部３８Ａから離間して第３トレンチ３２の他方側（第１主面３の内方側）の領域に離間している。第２引き出し部３８Ｂは、この形態では、第３トレンチ３２の第２端部３１ｂにおいて第２ソース電極２４に接続され、第１方向Ｘに延びる帯状に形成されている。第２引き出し部３８Ｂは、第３トレンチ３２の開口側において埋設部３７および第１引き出し部３８Ａとリセスを区画している。リセスは、平面視において第１方向Ｘに延びる帯状に区画されている。複数の引き出し部３８の個数は任意であり、３つ以上の引き出し部３８が形成されていてもよい。この場合、第３トレンチ３２の開口側に複数のリセスが区画される。

埋設絶縁体３５は、第３トレンチ３２内の開口側に埋設され、第３トレンチ３２内において第３ソース電極３４を封止している。埋設絶縁体３５は、第３絶縁膜３３と同種の絶縁材料（酸化シリコン）を含んでいてもよい。埋設絶縁体３５は、具体的には、第３トレンチ３２の開口側のリセスに埋設され、第３ソース電極３４の引き出し部３８を露出させるように第３ソース電極３４の埋設部３７を被覆している。埋設絶縁体３５は、第３トレンチ３２の壁面から露出した第１半導体領域６および第２半導体領域７を被覆している。

埋設絶縁体３５は、第２方向Ｙにゲート電極１５および第２ソース電極２４に対向している。埋設絶縁体３５は、第２方向Ｙに第１ソース電極１４に対向していないことが好ましい。埋設絶縁体３５は、第１絶縁膜１３の下絶縁膜１３ａ、第３絶縁膜３３および第２絶縁膜２３よりも厚い。第３トレンチ構造３１は、互いに異なる内部構造を有する第１トレンチ構造１１および第２トレンチ構造２１の間に配置されることによって、これらの間で生じる応力を緩和し、当該応力に起因する電気的特性の変動を抑制する。

半導体装置１Ａは、第１デバイス領域１０Ａに区画された複数のメサ部４０を含む。複数のメサ部４０は、複数の第１トレンチ構造１１、複数の第２トレンチ構造２１および複数の第３トレンチ構造３１によってそれぞれ区画されている。複数のメサ部４０は、具体的には、複数の第１メサ部４０Ａ、複数の第２メサ部４０Ｂおよび複数の第３メサ部４０Ｃを含む。

各第１メサ部４０Ａは、第２方向Ｙに隣り合う一対の第１トレンチ構造１１の間の領域に区画されている。各第２メサ部４０Ｂは、第２方向Ｙに隣り合う第１トレンチ構造１１および第３トレンチ構造３１の間の領域に区画されている。各第３メサ部４０Ｃは、第２方向Ｙに隣り合う第２トレンチ構造２１および第３トレンチ構造３１の間の領域に区画されている。

複数のメサ部４０は、チップ２の一部からそれぞれなり、第１半導体領域６および第２半導体領域７をそれぞれ含む。複数のメサ部４０は、第１方向Ｘに延びる帯状にそれぞれ延び、第２方向Ｙに間隔を空けて区画されている。つまり、複数のメサ部４０は、第１方向Ｘに延びるストライプ状に形成されている。
半導体装置１Ａは、第１デバイス領域１０Ａに形成された少なくとも１つ（この形態では複数）の第１ダイオードＤ１を含む。各第１ダイオードＤ１は、各第１メサ部４０Ａ内の第１半導体領域６および第２半導体領域７を含む。つまり、各第１ダイオードＤ１は、カソードとしての第１半導体領域６およびアノードとしての第２半導体領域７を含む。

第１ダイオードＤ１のカソードは、第３半導体領域８に電気的に接続されている。第１ダイオードＤ１のアノードは、第１ソース電極１４、第２ソース電極２４および第３ソース電極３４に電気的に接続されている。つまり、第１ダイオードＤ１は、ソース・ドレイン間に電気的に接続されたボディダイオードとして機能する。
半導体装置１Ａは、第１デバイス領域１０Ａに形成された少なくとも１つ（この形態では複数）の第２ダイオードＤ２を含む。各第２ダイオードＤ２は、各第２メサ部４０Ｂ内の第１半導体領域６および第２半導体領域７を含む。つまり、各第２ダイオードＤ２は、カソードとしての第１半導体領域６およびアノードとしての第２半導体領域７を含む。

第２ダイオードＤ２は、第１ダイオードＤ１に電気的に接続されている。第２ダイオードＤ２のカソードは、第３半導体領域８に電気的に接続されている。第２ダイオードＤ２のアノードは、第１ソース電極１４、第２ソース電極２４および第３ソース電極３４に電気的に接続されている。つまり、第２ダイオードＤ２は、第１ダイオードＤ１に並列接続されたボディダイオードとして機能する。

半導体装置１Ａは、第１デバイス領域１０Ａに形成された少なくとも１つ（この形態では複数）の第３ダイオードＤ３を含む。各第３ダイオードＤ３は、各第３メサ部４０Ｃ内の第１半導体領域６および第２半導体領域７を含む。つまり、各第３ダイオードＤ３は、カソードとしての第１半導体領域６およびアノードとしての第２半導体領域７を含む。第３ダイオードＤ３は、第１ダイオードＤ１および第２ダイオードＤ２から電気的に切り離されている。

第３ダイオードＤ３のカソードは、第３半導体領域８に電気的に接続されている。第３ダイオードＤ３のアノードは、第１ソース電極１４、ゲート電極１５、第２ソース電極２４および第３ソース電極３４から電気的に切り離されている。第３ダイオードＤ３のアノードは、具体的には、電気的に浮遊状態に形成されている。したがって、第３ダイオードＤ３は、ソース・ドレイン間において電気的に浮遊状態に形成された浮遊ダイオードからなり、ボディダイオードとして機能しない。

半導体装置１Ａは、外領域９に形成された第４ダイオードＤ４を含む。半導体装置１Ａは、この形態では、外領域９において第４ダイオードＤ４のみを含む。第４ダイオードＤ４は、この形態では、第１～第４側面５Ａ～５Ｄから露出している。第４ダイオードＤ４は、平面視において外領域９（環状領域９ａおよびパッド領域９ｂ）の全域に形成され、複数のデバイス領域１０を取り囲んでいる。

第４ダイオードＤ４は、外領域９内の第１半導体領域６および第２半導体領域７を有している。つまり、複数の第４ダイオードＤ４は、カソードとしての第１半導体領域６およびアノードとしての第２半導体領域７を含む。第４ダイオードＤ４は、第１ダイオードＤ１、第２ダイオードＤ２および第３ダイオードＤ３から電気的に切り離されている。
第４ダイオードＤ４のカソードは、第３半導体領域８に電気的に接続されている。第４ダイオードＤ４のアノードは、第１ソース電極１４、ゲート電極１５、第２ソース電極２４および第３ソース電極３４から電気的に切り離されている。第４ダイオードＤ４のアノードは、具体的には、電気的に浮遊状態に形成されている。したがって、第４ダイオードＤ４は、ソース・ドレイン間において電気的に浮遊状態に形成された浮遊ダイオードからなり、ボディダイオードとして機能しない。

第４ダイオードＤ４が第１ダイオードＤ１に電気的に接続されている場合、第１デバイス領域１０Ａ側の電気的特性が外領域９側の電気的特性の制限を受ける。一例として、外領域９側の耐圧（具体的にはブレークダウン電圧ＶＢ）は、第１トレンチ構造１１が存在しない分、第１デバイス領域１０Ａ側の耐圧よりも小さくなる。そのため、外領域９は耐圧低下の起点になり得る。一方、第４ダイオードＤ４が第１ダイオードＤ１から電気的に切り離された構造によれば、第１デバイス領域１０Ａ側の電気的特性が外領域９側の電気的特性から切り離されるため、第１デバイス領域１０Ａ側の電気的特性が外領域９側の電気的特性によって制限されることが抑制される。よって、耐圧が向上する。

半導体装置１Ａは、第１デバイス領域１０Ａにおいて複数の第１トレンチ構造１１に接続されるように第２半導体領域７の表層部に形成された複数のソース領域４１（不純物領域）を含む。複数のソース領域４１は、第１半導体領域６よりも高いｎ型不純物濃度をそれぞれ有し、第２半導体領域７の底部から第１主面３側に間隔を空けてそれぞれ形成されている。

複数のソース領域４１は、この形態では、複数の第１メサ部４０Ａのみに形成され、第２メサ部４０Ｂおよび第３メサ部４０Ｃには形成されていない。つまり、ソース領域４１は、第２半導体領域７の表層部において第２トレンチ構造２１に沿う領域および第３トレンチ構造３１に沿う領域は形成されていない。また、ソース領域４１は、この形態では、複数の第１メサ部４０Ａのうち最外の第１メサ部４０Ａには形成されていない。むろん、ソース領域４１は、最外の第１メサ部４０Ａに形成されていてもよい。

複数のソース領域４１は、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のソース領域４１は、第１方向Ｘに第２トレンチ構造２１（第１部分２１Ａおよび第３部分２１Ｃ）から間隔を空けて形成され、第２方向Ｙに複数の第１トレンチ構造１１に接続されている。複数のソース領域４１は、対応する第１トレンチ構造１１に関して、第１絶縁膜１３を挟んでゲート電極１５にそれぞれ対向している。複数のソース領域４１は、具体的には、上絶縁膜１３ｂを挟んでゲート電極１５に対向し、第１ソース電極１４には対向していない。

複数のソース領域４１は、平面視において第１ソース電極１４の複数の引き出し部１８から第１方向Ｘに間隔を空けて形成され、第２方向Ｙに複数の引き出し部１８に対向していない。複数のソース領域４１は、第２半導体領域７内において第１半導体領域６とチャネルをそれぞれ形成する。つまり、複数のチャネルは、複数の第１メサ部４０Ａ（この形態では最外の第１メサ部４０Ａを除く）に形成され、第２メサ部４０Ｂおよび第３メサ部４０Ｃには形成されない。

半導体装置１Ａは、複数のソース領域４１を貫通するように第１主面３にそれぞれ形成された複数のコンタクト孔４２を含む。複数のコンタクト孔４２は、具体的には、複数の第１メサ部４０Ａ（最外の第１メサ部４０Ａを含む）および複数の第２メサ部４０Ｂに形成されている。複数のコンタクト孔４２は、この形態では、外領域９および第３メサ部４０Ｃには形成されていない。

複数のコンタクト孔４２は、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のコンタクト孔４２は、第１方向Ｘに第２トレンチ構造２１（第１部分２１Ａおよび第３部分２１Ｃ）から間隔を空けて形成されている。複数のコンタクト孔４２は、第２方向Ｙに複数の第１トレンチ構造１１および複数の第３トレンチ構造３１から間隔を空けて形成されている。

複数のコンタクト孔４２は、平面視において第１ソース電極１４の複数の引き出し部１８から第１方向Ｘに間隔を空けて形成され、第２方向Ｙに複数の引き出し部１８に対向していない。複数のコンタクト孔４２は、平面視において対応するソース領域４１の端部を横切っていてもよい。複数のコンタクト孔４２の全域は、平面視において第１方向Ｘに複数の第１トレンチ構造１１のゲート電極１５に対向している。

半導体装置１Ａは、第２半導体領域７の表層部において複数のコンタクト孔４２に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域４３を含む。複数のコンタクト領域４３は、第２半導体領域７よりも高いｐ型不純物濃度をそれぞれ有し、第２半導体領域７の底部から間隔を空けて対応するコンタクト孔４２の底壁をそれぞれ被覆している。
複数のコンタクト領域４３は、平面視において対応するコンタクト孔４２の底壁に沿って延びる帯状に形成されていてもよい。複数のコンタクト領域４３は、第１方向Ｘに第２トレンチ構造２１（第１部分２１Ａおよび第３部分２１Ｃ）から間隔を空けて形成されている。複数のコンタクト領域４３は、第２方向Ｙに複数の第１トレンチ構造１１から間隔を空けて形成されている。複数のコンタクト領域４３は、対応するコンタクト孔４２の側壁を被覆していてもよい。

このように、半導体装置１Ａは、第１デバイス領域１０Ａおよび第２デバイス領域１０Ｂにそれぞれ形成されたトランジスタ構造４５を含む。複数のトランジスタ構造４５は、トレンチ構造ユニット４６および複数のメサ部４０（チャネル）をそれぞれ含む。複数のトレンチ構造ユニット４６は、少なくとも１つ（この形態では複数）の第１トレンチ構造１１、少なくとも１つ（この形態では複数）の第２トレンチ構造２１、および、少なくとも１つ（この形態では複数）の第３トレンチ構造３１をそれぞれ含む。つまり、半導体装置１Ａは、第１主面３において複数のトレンチ構造ユニット４６（トランジスタ構造４５）が間隔を空けて形成された構造を有している。

半導体装置１Ａは、第１主面３の上において第２トレンチ構造２１の周囲を被覆するフィールド絶縁膜５１を含む。フィールド絶縁膜５１は、酸化シリコンを含んでいてもよい。フィールド絶縁膜５１は、第１絶縁膜１３の上絶縁膜１３ｂよりも厚い。フィールド絶縁膜５１は、第１絶縁膜１３の下絶縁膜１３ａ、第２絶縁膜２３および第３絶縁膜３３のいずれかとほぼ等しい厚さを有していてもよい。フィールド絶縁膜５１は、外領域９において第２トレンチ構造２１の外壁に沿って形成され、各デバイス領域１０において第２トレンチ構造２１の内壁に沿って形成されている。

フィールド絶縁膜５１は、外領域９において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）および第２トレンチ構造２１の間の領域を被覆している。フィールド絶縁膜５１は、この形態では、外領域９の全域を被覆し、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なっている。つまり、フィールド絶縁膜５１は、第４ダイオードＤ４の全域を被覆している。むろん、フィールド絶縁膜５１は、第１主面３の周縁部から第４ダイオードＤ４を露出させていてもよい。フィールド絶縁膜５１は、第２ソース電極２４を露出させるように第２トレンチ２２の外壁から露出する第２絶縁膜２３に連なっている。

フィールド絶縁膜５１は、各デバイス領域１０において第２トレンチ構造２１および第３トレンチ構造３１の間の領域（つまり第３メサ部４０Ｃ）を被覆し、複数の第１トレンチ構造１１および複数の第３トレンチ構造３１を露出させている。つまり、フィールド絶縁膜５１は、第１ダイオードＤ１、第２ダイオードＤ２および第３ダイオードＤ３を露出させている。むろん、フィールド絶縁膜５１は、第３メサ部４０Ｃ（第３ダイオードＤ３）の全域を被覆していてもよい。

半導体装置１Ａは、第１主面３を被覆する主面絶縁膜５２を含む。主面絶縁膜５２は、酸化シリコンを含んでいてもよい。主面絶縁膜５２は、フィールド絶縁膜５１よりも薄い。また、主面絶縁膜５２は、第１絶縁膜１３の下絶縁膜１３ａ、第２絶縁膜２３および第３絶縁膜３３よりも薄い。主面絶縁膜５２は、上絶縁膜１３ｂの厚さとほぼ等しい厚さを有していてもよい。

主面絶縁膜５２は、各デバイス領域１０においてフィールド絶縁膜５１外の領域を被覆している。主面絶縁膜５２は、具体的には、各デバイス領域１０において複数の第１トレンチ構造１１、複数の第２トレンチ構造２１は、複数の第３トレンチ構造３１およびフィールド絶縁膜５１外の領域を被覆し、上絶縁膜１３ｂ、第３絶縁膜３３およびフィールド絶縁膜５１に連なっている。つまり、主面絶縁膜５２は、複数のメサ部４０（第１～第３メサ部４０Ａ～４０Ｃ）を被覆している。また、主面絶縁膜５２は、第１ダイオードＤ１、第２ダイオードＤ２および第３ダイオードＤ３を被覆している。

フィールド絶縁膜５１が第１主面３の周縁部を露出させている場合、主面絶縁膜５２は第１主面３の周縁部においてフィールド絶縁膜５１から露出した部分を被覆していてもよい。この場合、第４ダイオードＤ４は、フィールド絶縁膜５１および主面絶縁膜５２によって被覆される。この場合、主面絶縁膜５２は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なっていてもよい。

半導体装置１Ａは、第１主面３を被覆する層間絶縁膜５３を含む。層間絶縁膜５３は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。層間絶縁膜５３は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜５３は、第１主面３の上で複数の第１トレンチ構造１１、複数の第２トレンチ構造２１、複数の第３トレンチ構造３１、フィールド絶縁膜５１および主面絶縁膜５２を被覆している。層間絶縁膜５３は、この形態では、第１主面３の全域を被覆し、第１～第４側面５Ａ～５Ｄに連なっている。

半導体装置１Ａは、層間絶縁膜５３の上に配置されたゲート配線５５を含む。ゲート配線５５は、ゲート電極１５に電気的に接続され、ゲート電極１５にゲート電位を伝達する。ゲート配線５５は、平面視において第１トレンチ構造１１の第１端部１１ａを被覆している。ゲート配線５５は、具体的には、ゲートパッド５５ａおよびゲートフィンガー５５ｂを含む。ゲートパッド５５ａは、導電接続部材（たとえばボンディングワイヤや導電板等）に外部接続される端子電極である。ゲートパッド５５ａには、導電接続部材からゲート電位が付与される。

ゲートパッド５５ａは、平面視において第２側面５Ｂの中央部に沿う部分の上に配置されている。ゲートパッド５５ａは、この形態では、平面視において四角形状に形成されている。ゲートパッド５５ａは、具体的には、平面視において外領域９のパッド領域９ｂに重なっている。つまり、ゲートパッド５５ａは、平面視において第４ダイオードＤ４に重なっている。

ゲートパッド５５ａの全域は、平面視において第４ダイオードＤ４に重なっていることが好ましい。ゲートパッド５５ａは、平面視において第２トレンチ構造２１から間隔を空けて配置されていることが好ましい。ゲートパッド５５ａは、平面視において第１トレンチ構造１１、第２トレンチ構造２１および第３トレンチ構造３１に重なっていないことが好ましい。

ゲートフィンガー５５ｂは、平面視において複数の第１トレンチ構造１１の一部を被覆するようにゲートパッド５５ａから層間絶縁膜５３の上に引き出されている。ゲートフィンガー５５ｂは、平面視において第１～第４側面５Ａ～５Ｄのうちの少なくとも３つに沿って延びていればよい。ゲートフィンガー５５ｂは、この形態では、平面視において第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄに沿って延びている。むろん、ゲートフィンガー５５ｂは、第１～第４側面５Ａ～５Ｄに沿って延びる環状に形成されていてもよい。

ゲートフィンガー５５ｂは、平面視において複数の第１トレンチ構造１１の第１端部１１ａに交差（具体的には直交）するように複数のデバイス領域１０の周縁に沿って帯状に延び、第１端部１１ａ以外の領域を露出させている。つまり、ゲートフィンガー５５ｂは、第１トレンチ構造１１の内方部および第２端部１１ｂの全域を露出させている。換言すると、ゲートフィンガー５５ｂは、複数の第１ソース電極１４の第１引き出し部１８Ａを被覆し、複数の第１ソース電極１４の第２引き出し部１８Ｂを露出させている。

ゲートフィンガー５５ｂは、平面視において複数の第２トレンチ構造２１の一部を被覆している。ゲートフィンガー５５ｂは、具体的には、平面視において複数の第２トレンチ構造２１の第１部分２１Ａに沿って延び、当該第１部分２１Ａを被覆している。ゲートフィンガー５５ｂは、第１部分２１Ａの全域を被覆していてもよい。ゲートフィンガー５５ｂは、この形態では、複数の第２トレンチ構造２１の第２部分２１Ｂの一部を被覆し、当該第２部分２１Ｂの一部および第３部分２１Ｃの全域を露出させている。

ゲートフィンガー５５ｂは、平面視において複数の第３トレンチ構造３１の一部を被覆している。ゲートフィンガー５５ｂは、具体的には、平面視において複数の第３トレンチ構造３１の第１端部３１ａに交差（具体的には直交）し、第１端部３１ａ以外の領域を露出させている。つまり、ゲートフィンガー５５ｂは、第３トレンチ構造３１の内方部および第２端部３１ｂを露出させている。

半導体装置１Ａは、層間絶縁膜５３の上に配置されたソース配線５６を含む。ソース配線５６は、ゲート配線５５から間隔を空けてゲート配線５５と同一レイヤに配置され、第１主面３に沿う横方向にゲート配線５５に対向している。ソース配線５６は、第１トレンチ構造１１、第２トレンチ構造２１、第３トレンチ構造３１およびソース領域４１に電気的に接続され、これらにソース電位を伝達する。ソース配線５６は、この形態では、フィンガー状（ライン状）に延びる電極部を有さず、ソースパッド５６ａのみを含む。

ソースパッド５６ａは、導電接続部材（たとえばボンディングワイヤや導電板等）に外部接続される端子電極である。ソースパッド５６ａには、導電接続部材からソース電位が付与される。ソースパッド５６ａは、平面視においてゲート配線５５によって区画された領域に配置され、複数のデバイス領域１０（第１デバイス領域１０Ａおよび第２デバイス領域１０Ｂ）に重なっている。ソースパッド５６ａは、この形態では、平面視においてゲートパッド５５ａ（パッド領域９ｂ）に整合する多角形状に形成されている。ソースパッド５６ａは、具体的には、第２側面５Ｂに沿う辺の中央部において第１側面５Ａ側に向けて窪んだ凹部を有している。

ソースパッド５６ａは、平面視において複数の第１トレンチ構造１１の第１端部１１ａ以外の領域を被覆している。つまり、ソースパッド５６ａは、複数の第１トレンチ構造１１の内方部および第２端部１１ｂを被覆している。ソースパッド５６ａは、平面視において複数の第２トレンチ構造２１の第１部分２１Ａ以外の部分を被覆している。つまり、ソースパッド５６ａは、複数の第２トレンチ構造２１の第２部分２１Ｂおよび第３部分２１Ｃを被覆している。ソースパッド５６ａは、平面視において複数の第３トレンチ構造３１の第１端部３１ａ以外の領域を被覆している。つまり、ソースパッド５６ａは、複数の第３トレンチ構造３１の内方部および第２端部３１ｂを被覆している。

半導体装置１Ａは、複数のゲートビア電極６０を含む。複数のゲートビア電極６０は、ゲート電極１５用のビア電極である。複数のゲートビア電極６０は、複数の第１トレンチ構造１１およびゲート配線５５の間に介在されるように層間絶縁膜５３に埋設されている。複数のゲートビア電極６０は、具体的には、複数のゲート電極１５およびゲートフィンガー５５ｂの間にそれぞれ介在されている。複数のゲートビア電極６０は、各第１トレンチ構造１１の第１端部１１ａ側に少なくとも１つずつ設けられ、各第１トレンチ構造１１の第２端部１１ｂ側には設けられていない。

各ゲートビア電極６０は、平面視において多角形状や円形状に形成されていてもよい。各ゲートビア電極６０は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されていてもよい。複数のゲートビア電極６０は、平面視において第２方向Ｙに間隔を空けて一列に配列されていてもよい。むろん、複数のゲートビア電極６０は、必ずしも平面視において第２方向Ｙに延びる同一ライン上に配列されている必要はなく、第１方向Ｘに互いにずれて配列されていてもよい。

半導体装置１Ａは、複数の第１ソースビア電極６１を含む。複数の第１ソースビア電極６１は、第１トレンチ構造１１の第１ソース電極１４用のビア電極である。複数の第１ソースビア電極６１は、複数の第１ソース電極１４およびソース配線５６（ソースパッド５６ａ）の間に介在されるように層間絶縁膜５３にそれぞれ埋設されている。複数の第１ソースビア電極６１は、具体的には、複数の第１ソース電極１４の第２引き出し部１８Ｂおよびソース配線５６の間にそれぞれ介在されている。

複数の第１ソースビア電極６１は、複数の第１ソース電極１４の第１引き出し部１８Ａおよびソース配線５６の間には介在されていない。つまり、複数の第１ソースビア電極６１は、第２トレンチ構造２１の第３部分２１Ｃ側に設けられ、第２トレンチ構造２１の第１部分２１Ａ側には設けられていない。複数の第１ソースビア電極６１は、第１方向Ｘに複数のゲートビア電極６０を通過する複数のラインを設定した場合、当該複数のライン上に位置するように配置されていてもよい。

各第１ソースビア電極６１は、平面視において多角形状や円形状に形成されていてもよい。各第１ソースビア電極６１は、平面視において第２方向Ｙに延びる帯状（長方形状）に形成されていてもよい。むろん、各デバイス領域１０には、第２トレンチ構造２１の第３部分２１Ｃに沿って帯状に延びる複数のまたは単一の第１ソースビア電極６１が形成されていてもよい。この場合、第１ソースビア電極６１は、第１方向Ｘに複数のゲートビア電極６０を通過する複数のラインを設定した場合、当該複数のラインを通過するように配置されていてもよい。

半導体装置１Ａは、複数の第２ソースビア電極６２を含む。複数の第２ソースビア電極６２は、第２トレンチ構造２１の第２ソース電極２４用のビア電極である。複数の第２ソースビア電極６２は、複数の第２ソース電極２４およびソース配線５６（ソースパッド５６ａ）の間に介在されるように層間絶縁膜５３にそれぞれ埋設されている。複数の第２ソースビア電極６２は、具体的には、複数の第２トレンチ構造２１の第２部分２１Ｂおよびソース配線５６の間にそれぞれ介在されている。複数の第２ソースビア電極６２は、第２ソース電極２４の第３部分２１Ｃおよびソース配線５６の間には介在されていない。

各第２ソースビア電極６２は、平面視において第１ソースビア電極６１よりも第１部分２１Ａに近接した位置に配置されている。つまり、各第２ソースビア電極６２は、第３部分２１Ｃよりも第１部分２１Ａに近接した位置に配置されている。第３部分２１Ｃおよび第２ソースビア電極６２を最短距離で結ぶ第１直線、ならびに、第１部分２１Ａおよび第２ソースビア電極６２を最短距離で結ぶ第２直線を設定した場合、第２直線の長さは第１直線の長さ未満である。

各第２トレンチ構造２１は、さらに、平面視において第１ソースビア電極６１よりもゲートビア電極６０に近接した位置に配置されている。つまり、ゲートビア電極６０および第１ソースビア電極６１を最短距離で結ぶ第１直線、ならびに、ゲートビア電極６０および第２ソースビア電極６２を最短距離で結ぶ第２直線を設定した場合、第２直線の長さは第１直線の長さ未満である。各第２ソースビア電極６２は、平面視において多角形状や円形状に形成されていてもよい。各第２ソースビア電極６２は、平面視において第１方向Ｘに延びる帯状（長方形状）に形成されていてもよい。

半導体装置１Ａは、複数の第３ソースビア電極６３を含む。複数の第３ソースビア電極６３は、ソース領域４１用のビア電極である。複数の第３ソースビア電極６３は、複数のメサ部４０およびソース配線５６（ソースパッド５６ａ）の間に介在されるように層間絶縁膜５３にそれぞれ埋設されている。
複数の第３ソースビア電極６３は、具体的には、層間絶縁膜５３を貫通し、複数のコンタクト孔４２内にそれぞれ埋設されている。複数の第３ソースビア電極６３は、複数のコンタクト孔４２内において第２半導体領域７、複数のソース領域４１および複数のコンタクト領域４３に電気的に接続されている。複数の第３ソースビア電極６３は、平面視において複数のコンタクト孔４２に沿って延びる帯状に形成されている。

半導体装置１Ａは、第２主面４を被覆するドレイン電極６４を含む。ドレイン電極６４は、この形態では、第２主面４の全域を被覆し、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なっている。ドレイン電極６４は、第３半導体領域８に電気的に接続されている。
このように、半導体装置１Ａでは、ゲート配線５５が第１ソース電極１４の第１引き出し部１８Ａの全域を隠蔽するように構成されている。つまり、ゲート配線５５は、第１ソース電極１４の第１引き出し部１８Ａに対するビア電極の接続を阻害するように構成されている。第１ソースビア電極６１は、第１ソース電極１４の第２引き出し部１８Ｂに接続される一方で、第１ソース電極１４の第１引き出し部１８Ａには接続されない。第２ソースビア電極６２は、ゲート配線５５を回避するように第２トレンチ構造２１の第２部分２１Ｂの上で第２ソース電極２４に接続されている。

ソース配線５６は、第１ソースビア電極６１を介して第１ソース電極１４の第２引き出し部１８Ｂに電気的に接続され、第２ソースビア電極６２を介して第２ソース電極２４に電気的に接続されている。これにより、ソース配線５６は、第２ソース電極２４を介して第１ソース電極１４の第１引き出し部１８Ａに電気的に接続されている。つまり、ソース配線５６から第１ソース電極１４の第１引き出し部１８Ａに至る電流経路が、第２ソースビア電極６２によって短縮されている。これにより、第１ソース電極１４のソース抵抗Ｒｓが削減されている。

第１ソース電極１４が比較的高いソース抵抗Ｒｓを有している場合、オン状態からオフ状態に切り替わる逆回復動作時に第１トレンチ構造１１から拡がる空乏層が不十分になる可能性がある。この場合、第１トレンチ構造１１の近傍に電界が集中する結果、ブレークダウン電圧ＶＢの低下やリーク電流の増加等が引き起こされる可能性がある。第１ソース電極１４のソース抵抗Ｒｓの削減によって、電界集中に起因するブレークダウン電圧ＶＢの低下やリーク電流の増加を抑制できる。

以上、半導体装置１Ａは、チップ２、第１トレンチ構造１１（第１溝構造）、第２トレンチ構造２１（第２溝構造）、ゲート配線５５およびソース配線５６を含む。チップ２は、第１主面３を有している。第１トレンチ構造１１は、平面視において第１方向Ｘに沿って延びる帯状に形成され、第１方向Ｘの一方側の第１端部１１ａおよび第１方向Ｘの他方側の第２端部１１ｂを有している。第１トレンチ構造１１は、第１トレンチ１２（第１溝）、第１ソース電極１４およびゲート電極１５を含む。第１トレンチ１２は、第１主面３に形成されている。第１ソース電極１４は、第１トレンチ１２の底壁側に埋設されている。ゲート電極１５は、第１トレンチ１２の開口側に埋設されている。

第２トレンチ構造２１は、第１トレンチ構造１１の第１端部１１ａ側の領域で第１トレンチ構造１１に接続されている。第２トレンチ構造２１は、第２トレンチ２２（第２溝）および第２ソース電極２４を含む。第２トレンチ２２は、第１トレンチ１２に連通するように第１主面３に形成されている。第２ソース電極２４は、第１ソース電極１４に接続されるように第２トレンチ２２に埋設されている。

ゲート配線５５は、第１トレンチ構造１１の第１端部１１ａを被覆し、ゲート電極１５に電気的に接続されている。ソース配線５６は、第１トレンチ構造１１の第２端部１１ｂおよび第２トレンチ構造２１を被覆し、第１ソース電極１４および第２ソース電極２４に電気的に接続されている。この構造によれば、第２ソース電極２４に係る電流経路を利用して第１ソース電極１４に係るソース抵抗Ｒｓを削減できる。よって、電気的特性を向上できる半導体装置１Ａを提供できる。

半導体装置１Ａは、ゲートビア電極６０、第１ソースビア電極６１および第２ソースビア電極６２を含むことが好ましい。ゲートビア電極６０は、ゲート電極１５およびゲート配線５５の間に介在されている。第１ソースビア電極６１は、第１ソース電極１４およびソース配線５６の間に介在されている。第２ソースビア電極６２は、第２ソース電極２４およびソース配線５６の間に介在されている。この構造によれば、第２ソース電極２４および第２ソースビア電極６２に係る電流経路を利用して第１ソース電極１４に係るソース抵抗Ｒｓを削減できる。これにより、第１ソース電極１４に係るソース抵抗Ｒｓを適切に削減できる。

図９は、図２に対応し、第２実施形態に係る半導体装置１Ｂの第１主面３のレイアウト例を示す平面図である。半導体装置１Ｂは、半導体装置１Ａに係る効果と同様の効果を奏するデバイスである。
図９を参照して、半導体装置１Ｂは、第１主面３の内方部に設定された複数（この形態では４つ）のデバイス領域１０を含む。４つのデバイス領域１０は、第１デバイス領域１０Ａ、第２デバイス領域１０Ｂ、第３デバイス領域１０Ｃおよび第４デバイス領域１０Ｄを含む。以下では、複数のデバイス領域１０の一配置例が説明される。

第１デバイス領域１０Ａは、平面視において第１側面５Ａおよび第３側面５Ｃを接続する角部に沿って設定されている。第２デバイス領域１０Ｂは、平面視において第１デバイス領域１０Ａから第２方向Ｙに間隔を空けて第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿って設定されている。第３デバイス領域１０Ｃは、第１デバイス領域１０Ａから第１方向Ｘに間隔を空けて第１側面５Ａおよび第４側面５Ｄを接続する角部に沿って設定されている。第４デバイス領域１０Ｄは、この形態では、平面視において第１方向Ｘに第１デバイス領域１０Ａに対向し、第２デバイス領域１０Ｂには対向していない。

第４デバイス領域１０Ｄは、第２デバイス領域１０Ｂから第１方向Ｘに間隔を空け、第３デバイス領域１０Ｃから第２方向Ｙに間隔を空けて第２側面５Ｂおよび第４側面５Ｄを接続する角部に沿って設定されている。第４デバイス領域１０Ｄは、この形態では、平面視においてパッド領域９ｂを挟んで第１方向Ｘに第２デバイス領域１０Ｂに対向し、第１デバイス領域１０Ａには対向していない。

半導体装置１Ｂは、第１～第４デバイス領域１０Ａ～１０Ｄにそれぞれ形成されたトランジスタ構造４５をそれぞれ含む。複数のトランジスタ構造４５は、トレンチ構造ユニット４６をそれぞれ含む。複数のトレンチ構造ユニット４６は、少なくとも１つ（この形態では複数）の第１トレンチ構造１１、少なくとも１つ（この形態では複数）の第２トレンチ構造２１、および、少なくとも１つ（この形態では複数）の第３トレンチ構造３１をそれぞれ含む。

つまり、半導体装置１Ｂは、複数のトレンチ構造ユニット４６が第１方向Ｘおよび第２方向Ｙに間隔を空けて第１主面３に形成された構造を有している。各デバイス領域１０に対するゲート配線５５、ソース配線５６、ゲートビア電極６０、第１ソースビア電極６１、第２ソースビア電極６２および第３ソースビア電極６３の接続形態は、第１実施形態の場合と同様である。

この形態では、４つのデバイス領域１０が平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列された例が示された。しかし、デバイス領域１０の個数および配置は任意であり、第１主面３のサイズや達成すべき電気的特性に応じて調整される。したがって、たとえば、第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域のそれぞれにおいて、３つ以上のデバイス領域１０が第２方向Ｙに間隔を空けて配列されていてもよい。

図１０は、図２に対応し、第３実施形態に係る半導体装置１Ｃの第１主面３のレイアウト例を示す平面図である。半導体装置１Ｃは、半導体装置１Ｂを変形させた形態を有し、半導体装置１Ａに係る効果と同様の効果を奏するデバイスである。
図１０を参照して、複数のトランジスタ構造４５は、この形態では、複数のデバイス領域１０において互いに異なる方向に延びるトレンチ構造ユニット４６をそれぞれ含む。複数のトランジスタ構造４５は、具体的には、第１方向Ｘまたは第２方向Ｙに隣り合う複数のトランジスタ構造４５に関して、一方のトレンチ構造ユニット４６の延在方向が他方のトレンチ構造ユニット４６の延在方向とは異なるように構成されている。

第１デバイス領域１０Ａに係るトランジスタ構造４５は、この形態では、第２方向Ｙに延びるストライプ状のトレンチ構造ユニット４６を含む。第２デバイス領域１０Ｂに係るトランジスタ構造４５は、この形態では、第１方向Ｘに延びるストライプ状のトレンチ構造ユニット４６を含む。第３デバイス領域１０Ｃに係るトランジスタ構造４５は、この形態では、第１方向Ｘに延びるストライプ状のトレンチ構造ユニット４６を含む。第４デバイス領域１０Ｄに係るトランジスタ構造４５は、この形態では、第１方向Ｘに延びるストライプ状のトレンチ構造ユニット４６を含む。

各デバイス領域１０に対するゲート配線５５、ソース配線５６、ゲートビア電極６０、第１ソースビア電極６１、第２ソースビア電極６２および第３ソースビア電極６３の接続形態は、第１実施形態の場合と同様である。この形態では、ゲート配線５５のゲートフィンガー５５ｂが第１～第４側面５Ａ～５Ｄに沿って延びる環状に形成されている例が示されている。

図１１は、図２に対応し、第４実施形態に係る半導体装置１Ｄの第１主面３のレイアウト例を示す平面図である。半導体装置１Ｄは、半導体装置１Ａに係る効果と同様の効果を奏するデバイスである。
図１１を参照して、半導体装置１Ｄは、少なくとも１つのデバイス領域１０（少なくとも１つのトレンチ構造ユニット４６）において３つ以上の第２トレンチ構造２１を含む。半導体装置１Ｄは、この形態では、各デバイス領域１０において３つ以上の第２トレンチ構造２１を含む。以下、第１デバイス領域１０Ａ側の構造が説明される。

半導体装置１Ｄは、第１デバイス領域１０Ａ側において、第１実施形態に係る周縁側の２つの第２トレンチ構造２１に加えて、第１デバイス領域１０Ａの内方部に形成された少なくとも１つの内側の第２トレンチ構造２１（以下、「第２トレンチ構造７１」という。）を含む。第２トレンチ構造７１は、第２方向Ｙの両サイドから一対の第１トレンチ構造１１によって挟み込まれた領域に配置される点において、周縁側の２つの第２トレンチ構造２１とは異なるレイアウトを有している。以下、第２トレンチ構造７１の構造が説明される。

第２トレンチ構造７１は、平面視において第２方向Ｙの一方側（第１側面５Ａ側）において少なくとも１つ（この形態では複数の第１トレンチ構造１１）に対向している。第２トレンチ構造７１は、平面視において第２方向Ｙの他方側（第２側面５Ｂ側）において少なくとも１つ（この形態では複数の第１トレンチ構造１１）に対向している。
第２トレンチ構造７１は、周縁側の第２トレンチ構造２１と同様、第１部分２１Ａ、第２部分２１Ｂおよび第３部分２１Ｃを含む。第２トレンチ構造７１の第１部分２１Ａは、平面視において第２方向Ｙの一方側および他方側に向けて帯状に延び、複数の第１トレンチ構造１１の第１端部１１ａに接続されている。つまり、第２トレンチ構造７１の第１部分２１Ａは、周縁側の第２トレンチ構造２１の第１部分２１Ａに接続されている。

第２部分２１Ｂは、周縁側の第２トレンチ構造２１の第２部分２１Ｂと同様、平面視において第１部分２１Ａから第１方向Ｘに沿って延びる帯状に形成されている。第３部分２１Ｃは、平面視において第２方向Ｙの一方側および他方側に向けて帯状に延び、複数の第１トレンチ構造１１の第２端部１１ｂに接続されている。つまり、第２トレンチ構造７１は、周縁側の第２トレンチ構造２１の第３部分２１Ｃに接続されている。

これにより、第２トレンチ構造７１は、平面視において周縁側の第２トレンチ構造２１と１つの環状トレンチ構造を構成している。また、第２トレンチ構造７１は、平面視において第１トレンチ構造１１と１つの環状トレンチ構造を構成している。さらに、第２トレンチ構造７１は、平面視において第１トレンチ構造１１および第２トレンチ構造２１と１つの梯子型トレンチ構造を構成している。

第２トレンチ構造７１は、周縁側の第２トレンチ構造２１と同様、第２トレンチ２２（第２溝）、第２絶縁膜２３および第２ソース電極２４を含む。第２トレンチ構造７１に係る第２ソース電極２４は、第１部分２１Ａにおける第１トレンチ１２および第２トレンチ２２の連通部において第１ソース電極１４に接続されている。
第２トレンチ構造７１に係る第２ソース電極２４は、具体的には、第１部分２１Ａにおいて第１ソース電極１４の第１引き出し部１８Ａに接続されている。また、第２ソース電極２４は、第３部分２１Ｃにおける第１トレンチ１２および第２トレンチ２２の連通部において第１ソース電極１４に接続されている。第２ソース電極２４は、具体的には、第３部分２１Ｃにおいて第１ソース電極１４の第２引き出し部１８Ｂに接続されている。

半導体装置１Ｄは、この形態では、第１トレンチ構造１１および第２トレンチ構造７１に対向する複数の内側の第３トレンチ構造３１（以下、「第３トレンチ構造７２」という。）を含む。複数の第３トレンチ構造７２は、第２トレンチ構造７１に対して第２方向Ｙの一方側（第１側面５Ａ側）および他方側（第２側面５Ｂ側）にそれぞれ配置されている。第３トレンチ構造７２は、第１トレンチ構造１１および第２トレンチ構造７１に対向している点を除き、周縁側の第３トレンチ構造３１と同様の構造を有している。

複数の第２ソースビア電極６２は、この形態では、周縁側の第２トレンチ構造２１と同様の態様で、第２トレンチ構造７１およびソース配線５６（ソースパッド５６ａ）の間に介在されるように層間絶縁膜５３にそれぞれ埋設されている。これにより、第２トレンチ構造７１を介してソース配線５６および複数の第１ソース電極１４の第１引き出し部１８Ａを結ぶ電流経路が形成され、第１ソース電極１４に係るソース抵抗Ｒｓが削減される。

この形態では、１つの第２トレンチ構造７１が各デバイス領域１０に形成された例が示された。しかし、複数（２つ以上）の第２トレンチ構造７１が各デバイス領域１０に形成されていてもよい。この場合、ソース抵抗Ｒｓに余裕がある場合には、周縁側の第２トレンチ構造２１は取り除かれてもよい。第４実施形態に係る第２トレンチ構造７１および第３トレンチ構造７２は、第１～第３実施形態のいずれか一つにも適用できる。

図１２は、図２に対応し、第５実施形態に係る半導体装置１Ｅの第１主面３のレイアウト例を示す平面図である。半導体装置１Ｅは、半導体装置１Ａに係る効果と同様の効果を奏するデバイスである。
図１２を参照して、半導体装置１Ｅでは、複数の第２ソースビア電極６２が第２トレンチ構造２１の第２部分２１Ｂの上に間隔を空けて配列されている。つまり、複数の第２ソースビア電極６２が第２ソース電極２４にドット状に接続されている。複数の第２ソースビア電極６２は、この形態でも、平面視において第１ソースビア電極６１よりも第１トレンチ構造１１の第１部分２１Ａに近接した位置に配置されている。第５実施形態に係る複数の第２ソースビア電極６２は、第１～第４実施形態のいずれか一つにも適用できる。

図１３は、図２に対応し、第６実施形態に係る半導体装置１Ｆの第１主面３のレイアウト例を示す平面図である。半導体装置１Ｆは、半導体装置１Ａに係る効果と同様の効果を奏するデバイスである。
図１３を参照して、半導体装置１Ｆは、第１ソースビア電極６１と一体を成す第２ソースビア電極６２を含む。第１ソースビア電極６１は、この形態では、平面視において第２トレンチ構造２１の第３部分２１Ｃに沿って帯状に延びている。第２ソースビア電極６２は、この形態では、第１ソースビア電極６１から第２トレンチ構造２１の第２部分２１Ｂの上に引き出され、第２トレンチ構造２１の第１部分２１Ａ側に向けて帯状に延びている。

つまり、第２ソースビア電極６２は、第２ソース電極２４に帯状に接続されている。第２ソースビア電極６２は、この形態でも、平面視において第１ソースビア電極６１よりも第１トレンチ構造１１の第１部分２１Ａに近接した位置に配置されている。第６実施形態に係る第２ソースビア電極６２は、第１～第５実施形態のいずれか一つにも適用できる。
前述の実施形態は、さらに他の形態で実施できる。前述の各実施形態では、第２トレンチ構造２１が第３部分２１Ｃを含む例が示された。しかし、第３部分２１Ｃを含まない第２トレンチ構造２１が採用されてもよい。また、第２トレンチ構造２１の第３部分２１Ｃは、第２トレンチ構造２１の第２部分２１Ｂから物理的に切り離されて形成されていてもよい。この場合、第３部分２１Ｃは、第１トレンチ構造１１（第２引き出し部１８ｂ）のうち第２方向Ｙに延びる部分として形成されていてもよい。

前述の各実施形態では、第３トレンチ構造３１が形成された例が示された。しかし、第３トレンチ構造３１は取り除かれてもよい。この場合、第１トレンチ構造１１に隣り合う第２トレンチ構造２１が形成される。むろん、第３トレンチ構造３１に代えて別の第１トレンチ構造１１が形成されてもよいし、第３トレンチ構造３１に代えて別の第２トレンチ構造２１が形成されてもよい。

前述の各実施形態では、ゲートビア電極６０とは別体からなるゲート配線５５が形成された例について説明した。しかし、ゲート配線５５の一部が複数のゲートビア電極６０として形成されていてもよい。つまり、ゲート配線５５は、層間絶縁膜５３を貫通する複数のゲートビア電極６０を含んでいてもよい。
前述の各実施形態では、第１ソースビア電極６１、第２ソースビア電極６２および第３ソースビア電極６３とは別体からなるソース配線５６が形成された例について説明した。しかし、ソース配線５６の一部が層間絶縁膜５３を貫通する第１ソースビア電極６１、第２ソースビア電極６２および第３ソースビア電極６３として形成されていてもよい。つまり、ソース配線５６は、層間絶縁膜５３を貫通する第１ソースビア電極６１、第２ソースビア電極６２および第３ソースビア電極６３を含んでいてもよい。

前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」がｐ型である例について説明した。しかし、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」であってもよい。この場合の具体的な構成は、前述の説明および添付図面において「ｎ型領域」を「ｐ型領域」に置き換え、「ｎ型領域」を「ｐ型領域」に置き換えることによって得られる。

前述の各実施形態において、ｎ型の第３半導体領域８に代えてｐ型の第３半導体領域８が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合、ＭＩＳＦＥＴの「ソース（不純物領域）」がＩＧＢＴの「エミッタ（不純物領域）」として機能し、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」として機能する。

前述の各実施形態では、チップ２がシリコンを含む例が示された。しかし、チップ２は、ＷＢＧ（Wide Band Gap）半導体を含んでいてもよい。ＷＢＧ半導体は、シリコンのバンドギャップを超えるバンドギャップを有する半導体である。この場合、チップ２は、ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）およびダイアモンドのうちの少なくとも１つのＷＢＧ半導体を含んでいてもよい。

前述の各実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄが延びる方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。
以下、この明細書および図面から抽出される特徴の例が示される。以下、電気的特性を向上できる半導体装置を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。

［Ａ１］主面（３）を有するチップ（２）と、第１方向（Ｘ）に帯状に延び、一方側の第１端部（１１ａ）および他方側の第２端部（１１ｂ）を有する第１溝構造（１１）であって、前記主面（３）に形成された第１溝（１２）、前記第１溝（１２）の底側に埋設された第１ソース電極（１４）、および、前記第１溝（１２）の開口側に埋設されたゲート電極（１５）を含む前記第１溝構造（１１）と、前記第１端部（１１ａ）側の領域で前記第１溝構造（１１）に接続された第２溝構造（２１）であって、前記第１溝（１２）に連通するように前記主面（３）に形成された第２溝（２２）、および、前記第１ソース電極（１４）に接続されるように前記第２溝（２２）に埋設された第２ソース電極（２４）を含む前記第２溝構造（２１）と、前記第１溝構造（１１）の前記第１端部（１１ａ）を被覆し、前記ゲート電極（１５）に電気的に接続されたゲート配線（５５）と、前記第１溝構造（１１）の前記第２端部（１１ｂ）および前記第２溝構造（２１）を被覆し、前記第１ソース電極（１４）および前記第２ソース電極（２４）に電気的に接続されたソース配線（５６）と、を含む、半導体装置（１Ａ～１Ｆ）。

［Ａ２］前記ゲート電極（１５）および前記ゲート配線（５５）の間に介在されたゲートビア電極（６０）と、前記第１ソース電極（１４）および前記ソース配線（５６）の間に介在された第１ソースビア電極（６１）と、前記第２ソース電極（２４）および前記ソース配線（５６）の間に介在された第２ソースビア電極（６２）と、をさらに含む、Ａ１に記載の半導体装置（１Ａ～１Ｆ）。

［Ａ３］前記第２ソースビア電極（６２）は、前記第１ソースビア電極（６１）よりも前記ゲートビア電極（６０）に近接した位置に配置されている、Ａ２に記載の半導体装置（１Ａ～１Ｆ）。
［Ａ４］前記主面（３）の上で前記第１溝構造（１１）および前記第２溝構造（２１）を被覆する絶縁膜（５３）をさらに含み、前記ゲート配線（５５）および前記ソース配線（５６）は、前記絶縁膜（５３）の上に配置され、前記ゲートビア電極（６０）、前記第１ソースビア電極（６１）および前記第２ソースビア電極（６２）は、前記絶縁膜（５３）に埋設されている、Ａ２またはＡ３に記載の半導体装置（１Ａ～１Ｆ）。

［Ａ５］前記第２溝構造（２１）は、前記ゲート電極（１５）を含まない、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。
［Ａ６］前記ゲート配線（５５）は、前記第２溝構造（２１）の一部を被覆している、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。

［Ａ７］前記第１ソース電極（１４）は、前記第１溝（１２）の底側に位置する埋設部（１７）、前記第１溝構造（１１）の前記第１端部（１１ａ）側の領域において前記埋設部（１７）から開口側に引き出された第１引き出し部（１８、１８Ａ）、および、前記第１溝構造（１１）の前記第２端部（１１ｂ）側の領域において前記埋設部（１７）から開口側に引き出された第２引き出し部（１８、１８Ｂ）を有し、前記第２ソース電極（２４）は、前記第１ソース電極（１４）の前記第１引き出し部（１８、１８Ａ）に接続され、前記ソース配線（５６）は、前記第１ソース電極（１４）の前記第１引き出し部（１８、１８Ａ）を露出させ、前記第１ソース電極（１４）の前記第２引き出し部（１８、１８Ｂ）を被覆している、Ａ１～Ａ６のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。

［Ａ８］前記ゲート配線（５５）は、前記第１ソース電極（１４）の前記第１引き出し部（１８、１８Ａ）を被覆し、前記ソース配線（５６）は、前記第１ソース電極（１４）の前記第２引き出し部（１８、１８Ｂ）に電気的に接続され、かつ、前記第２ソース電極（１４）を介して前記第１ソース電極（１４）の前記第１引き出し部（１８、１８Ａ）に電気的に接続されている、Ａ７に記載の半導体装置（１Ａ～１Ｆ）。

［Ａ９］前記第２溝構造（２１）は、前記第１端部（１１ａ）側の領域で前記第１溝構造（１１）に接続されるように前記第１方向（Ｘ）に交差する第２方向（Ｙ）に延びる第１部分（２１Ａ）、および、前記第１部分（２１Ａ）から前記第１溝構造（１１）の前記第２端部（１１ｂ）側に向けて前記第１方向（Ｘ）に引き出された第２部分（２１Ｂ）を含み、前記第２ソース電極（２４）は、前記第１部分（２１Ａ）において前記第１溝構造（１１）の前記第１ソース電極（１４）に接続され、前記第２部分（２１Ｂ）において前記第２方向（Ｙ）に前記第１溝構造（１１）の前記ゲート電極（１５）に対向し、前記ソース配線（５６）は、前記第２溝構造（２１）の前記第２部分（２１Ｂ）を被覆している、Ａ７またはＡ８に記載の半導体装置（１Ａ～１Ｆ）。

［Ａ１０］前記ゲート配線（５５）は、前記第２溝構造（２１）の前記第１部分（２１Ａ）を被覆している、Ａ９に記載の半導体装置（１Ａ～１Ｆ）。
［Ａ１１］前記ゲート配線（５５）は、前記第２溝構造（２１）の前記第２部分（２１Ｂ）の一部を被覆している、Ａ９またはＡ１０に記載の半導体装置（１Ａ～１Ｆ）。

［Ａ１２］前記第２溝構造（２１）は、前記第１部分（２１Ａ）に対して前記第２端部（１１ｂ）側の領域で前記第１溝構造（１１）に接続されるように前記第２部分（２１Ｂ）から前記第２方向（Ｙ）に引き出された第３部分（２１Ｃ）を含み、前記第２ソース電極（２４）は、前記第１部分（２１Ａ）および前記第３部分（２１Ｃ）において前記第１ソース電極（１４）に接続されている、Ａ９～Ａ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。

［Ａ１３］前記第１引き出し部（１８、１８Ａ）は、前記第１溝構造（１１）の前記第１端部（１１ａ）に形成され、前記第２引き出し部（１８、１８Ｂ）は、前記第１溝構造（１１）の前記第２端部（１１ｂ）に形成され、前記第２溝構造（２１）の前記第１部分（２１Ａ）は、前記第１溝構造（１１）の前記第１端部（１１ａ）に接続されている、Ａ９～Ａ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。

［Ａ１４］前記チップ（２）の一部を挟んで前記第１溝構造（１１）および前記第２溝構造（２１）に対向する第３溝構造（３１）であって、前記主面（３）に形成された第３溝（３２）、前記第３溝（３２）の底側に埋設された第３ソース電極（３４）、および、前記第３溝（３２）の開口側に埋設された埋設絶縁体（３５）をさらに含む、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。

［Ａ１５］前記第３溝（３２）は、前記第２溝（２２）に連通し、前記第３ソース電極（３４）は、前記第２ソース電極（２４）に接続されるように前記第３溝（３２）に埋設され、前記ゲート配線（５５）は、前記第３溝構造（３１）の一部を被覆し、前記ソース配線（５６）は、前記第３溝構造（３１）の一部を被覆し、前記第２ソース電極（２４）を介して前記第１ソース電極（１４）および前記第３ソース電極（３４）に電気的に接続されている、Ａ１４に記載の半導体装置（１Ａ～１Ｆ）。

［Ａ１６］複数の前記第１溝構造（１１）が、前記第１方向（Ｘ）に延びるストライプ状に配列され、前記第２溝構造（２１）は、複数の前記第１溝構造（１１）に接続されている、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。
［Ａ１７］少なくとも１つの前記第１溝構造（１１）、および、少なくとも１つの前記第２溝構造（２１）をそれぞれ含み、前記主面（３）に間隔を空けて形成された複数の溝構造ユニット（４６）をさらに含む、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。

［Ａ１８］前記主面（３）の表層部に形成された第１導電型（ｎ型）の第１半導体領域（６）と、前記第１半導体領域（６）の表層部に形成された第２導電型（ｐ型）の第２半導体領域（７）と、をさらに含み、前記第１溝構造（１１）および前記第２溝構造（２１）は、前記第２半導体領域（７）を貫通するように前記主面（３）に形成されている、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。

［Ａ１９］前記第２半導体領域（７）の表層部において前記第１溝構造（１１）に沿う領域に形成され、前記第２溝構造（２１）に沿う領域には形成されていない第１導電型（ｎ型）のソース領域（４１）をさらに含み、前記ソース配線（５６）は、前記ソース領域（４１）に電気的に接続されている、Ａ１８に記載の半導体装置（１Ａ～１Ｆ）。

［Ａ２０］前記ソース領域（４１）を露出させるように前記主面（３）に形成されたコンタクト孔（４２）と、前記第２半導体領域（７）において前記コンタクト孔（４２）の壁面に沿う領域に形成された第２導電型（ｐ型）のコンタクト領域（４３）と、をさらに含む、Ａ１９に記載の半導体装置（１Ａ～１Ｆ）。

［Ａ２１］前記第２溝構造（２１）の周囲で前記主面（３）を被覆するフィールド絶縁膜（５１）と、前記フィールド絶縁膜の厚さ未満の厚さを有し、前記第１溝構造（１１）の周囲で前記主面（３）を被覆する主面絶縁膜（５２）と、をさらに含む、Ａ１～Ａ２０のいずれか一つに記載の半導体装置（１Ａ～１Ｆ）。

実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。

１Ａ 半導体装置
１Ｂ 半導体装置
１Ｃ 半導体装置
１Ｄ 半導体装置
１Ｅ 半導体装置
１Ｆ 半導体装置
２ チップ
３ 第１主面
６ 第１半導体領域
７ 第２半導体領域
１１ 第１トレンチ構造
１１ａ 第１端部
１１ｂ 第２端部
１２ 第１トレンチ
１４ 第１ソース電極
１５ ゲート電極
１７ 埋設部
１８ 引き出し部
１８Ａ 第１引き出し部
１８Ｂ 第２引き出し部
２１ 第２トレンチ構造
２１Ａ 第１部分
２１Ｂ 第２部分
２１Ｃ 第３部分
２２ 第２トレンチ
２４ 第２ソース電極
３１ 第３トレンチ構造
３２ 第３トレンチ
３４ 第３ソース電極
３５ 埋設絶縁体
４１ ソース領域
４２ コンタクト孔
４３ コンタクト領域
４６ トレンチ構造ユニット
５３ 層間絶縁膜
５５ ゲート配線
５６ ソース配線
６０ ゲートビア電極
６１ 第１ソースビア電極
６２ 第２ソースビア電極
Ｘ 第１方向
Ｙ 第２方向

Claims (20)

1. 主面を有するチップと、
   第１方向に帯状に延び、一方側の第１端部および他方側の第２端部を有する第１溝構造であって、前記主面に形成された第１溝、前記第１溝の底側に埋設された第１ソース電極、および、前記第１溝の開口側に埋設されたゲート電極を含む前記第１溝構造と、
   前記第１端部側の領域で前記第１溝構造に接続された第２溝構造であって、前記第１溝に連通するように前記主面に形成された第２溝、および、前記第１ソース電極に接続されるように前記第２溝に埋設された第２ソース電極を含む前記第２溝構造と、
   前記第１溝構造の前記第１端部を被覆し、前記ゲート電極に電気的に接続されたゲート配線と、
   前記第１溝構造の前記第２端部および前記第２溝構造を被覆し、前記第１ソース電極および前記第２ソース電極に電気的に接続されたソース配線と、を含む、半導体装置。
2. 前記ゲート電極および前記ゲート配線の間に介在されたゲートビア電極と、
   前記第１ソース電極および前記ソース配線の間に介在された第１ソースビア電極と、
   前記第２ソース電極および前記ソース配線の間に介在された第２ソースビア電極と、をさらに含む、請求項１に記載の半導体装置。
3. 前記第２ソースビア電極は、前記第１ソースビア電極よりも前記ゲートビア電極に近接した位置に配置されている、請求項２に記載の半導体装置。
4. 前記主面の上で前記第１溝構造および前記第２溝構造を被覆する絶縁膜をさらに含み、
   前記ゲート配線および前記ソース配線は、前記絶縁膜の上に配置され、
   前記ゲートビア電極、前記第１ソースビア電極および前記第２ソースビア電極は、前記絶縁膜に埋設されている、請求項２または３に記載の半導体装置。
5. 前記第２溝構造は、前記ゲート電極を含まない、請求項１～４のいずれか一項に記載の半導体装置。
6. 前記ゲート配線は、前記第２溝構造の一部を被覆している、請求項１～５のいずれか一項に記載の半導体装置。
7. 前記第１ソース電極は、前記第１溝の底側に位置する埋設部、前記第１溝の前記第１端部側の領域において前記埋設部から開口側に引き出された第１引き出し部、および、前記第１溝の前記第２端部側の領域において前記埋設部から開口側に引き出された第２引き出し部を有し、
   前記第２ソース電極は、前記第１ソース電極の前記第１引き出し部に接続され、
   前記ソース配線は、前記第１ソース電極の前記第１引き出し部を露出させ、前記第１ソース電極の前記第２引き出し部を被覆している、請求項１～６のいずれか一項に記載の半導体装置。
8. 前記ゲート配線は、前記第１ソース電極の前記第１引き出し部を被覆し、
   前記ソース配線は、前記第１ソース電極の前記第２引き出し部に電気的に接続され、かつ、前記第２ソース電極を介して前記第１ソース電極の前記第１引き出し部に電気的に接続されている、請求項７に記載の半導体装置。
9. 前記第２溝構造は、前記第１端部側の領域で前記第１溝構造に接続されるように前記第１方向に交差する第２方向に延びる第１部分、および、前記第１部分から前記第１溝構造の前記第２端部側に向けて前記第１方向に引き出された第２部分を含み、
   前記第２ソース電極は、前記第１部分において前記第１溝構造の前記第１ソース電極に接続され、前記第２部分において前記第２方向に前記第１溝構造の前記ゲート電極に対向し、
   前記ソース配線は、前記第２溝構造の前記第２部分を被覆している、請求項７または８に記載の半導体装置。
10. 前記ゲート配線は、前記第２溝構造の前記第１部分を被覆している、請求項９に記載の半導体装置。
11. 前記ゲート配線は、前記第２溝構造の前記第２部分の一部を被覆している、請求項９または１０に記載の半導体装置。
12. 前記第２溝構造は、前記第１部分に対して前記第２端部側の領域で前記第１溝構造に接続されるように前記第２部分から前記第２方向に引き出された第３部分を含み、
    前記第２ソース電極は、前記第１部分および前記第３部分において前記第１ソース電極に接続されている、請求項９～１１のいずれか一項に記載の半導体装置。
13. 前記第１引き出し部は、前記第１溝構造の前記第１端部に形成され、
    前記第２引き出し部は、前記第１溝構造の前記第２端部に形成され、
    前記第２溝構造の前記第１部分は、前記第１溝構造の前記第１端部に接続されている、請求項９～１２のいずれか一項に記載の半導体装置。
14. 前記チップの一部を挟んで前記第１溝構造および前記第２溝構造に対向する第３溝構造であって、前記主面に形成された第３溝、前記第３溝の底側に埋設された第３ソース電極、および、前記第３溝の開口側に埋設された埋設絶縁体をさらに含む、請求項１～１３のいずれか一項に記載の半導体装置。
15. 前記第３溝は、前記第２溝に連通し、
    前記第３ソース電極は、前記第２ソース電極に接続されるように前記第３溝に埋設され、
    前記ゲート配線は、前記第３溝構造の一部を被覆し、
    前記ソース配線は、前記第３溝構造の一部を被覆し、前記第２ソース電極を介して前記第１ソース電極および前記第３ソース電極に電気的に接続されている、請求項１４に記載の半導体装置。
16. 複数の前記第１溝構造が、前記第１方向に延びるストライプ状に配列され、
    前記第２溝構造は、複数の前記第１溝構造に接続されている、請求項１～１５のいずれか一項に記載の半導体装置。
17. 少なくとも１つの前記第１溝構造、および、少なくとも１つの前記第２溝構造をそれぞれ含み、前記主面に間隔を空けて形成された複数の溝構造ユニットをさらに含む、請求項１～１６のいずれか一項に記載の半導体装置。
18. 前記主面の表層部に形成された第１導電型の第１半導体領域と、
    前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、をさらに含み、
    前記第１溝構造および前記第２溝構造は、前記第２半導体領域を貫通するように前記主面に形成されている、請求項１～１７のいずれか一項に記載の半導体装置。
19. 前記第２半導体領域の表層部において前記第１溝構造に沿う領域に形成され、前記第２溝構造に沿う領域には形成されていない第１導電型のソース領域をさらに含み、
    前記ソース配線は、前記ソース領域に電気的に接続されている、請求項１８に記載の半導体装置。
20. 前記ソース領域を露出させるように前記主面に形成されたコンタクト孔と、
    前記第２半導体領域において前記コンタクト孔の壁面に沿う領域に形成された第２導電型のコンタクト領域と、をさらに含む、請求項１９に記載の半導体装置。
    

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