WO2022202009A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2022202009A1
WO2022202009A1 PCT/JP2022/006617 JP2022006617W WO2022202009A1 WO 2022202009 A1 WO2022202009 A1 WO 2022202009A1 JP 2022006617 W JP2022006617 W JP 2022006617W WO 2022202009 A1 WO2022202009 A1 WO 2022202009A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
trench
dummy
semiconductor device
electrode
Prior art date
Application number
PCT/JP2022/006617
Other languages
English (en)
French (fr)
Inventor
啓示 クレンデネン
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to JP2023508795A priority Critical patent/JPWO2022202009A1/ja
Priority to CN202280024206.0A priority patent/CN117083720A/zh
Priority to DE112022001150.5T priority patent/DE112022001150T5/de
Publication of WO2022202009A1 publication Critical patent/WO2022202009A1/ja
Priority to US18/473,344 priority patent/US20240014313A1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • Patent Document 1 discloses a semiconductor device having a semiconductor substrate, an n-type drift region, a p-type body region and a trench gate electrode.
  • One embodiment provides a semiconductor device capable of improving electrical characteristics.
  • a chip having a main surface, a first region of a first conductivity type formed in a surface layer portion of the main surface, and a second conductivity type second region formed in a surface layer portion of the first region. and a region penetrating through the second region, surrounding the inner side of the second region, and dividing the main surface into an inner region on the inner side of the second region and an outer region on the outer side of the second region.
  • a trench gate structure formed in the inner region so as to penetrate the second region; an inner diode including the first region and the second region located in the inner region; and an outer diode electrically isolated from the trench gate structure and the inner diode by the trench isolation structure.
  • One embodiment includes a chip having a main surface, a trench isolation structure formed on the main surface to extend in a first direction, and a trench isolation structure formed on the main surface to extend in a second direction intersecting the first direction.
  • a trench gate structure partitioning the trench isolation structure and the mesa portion; a first body region formed in the surface layer portion of the main surface within the mesa portion; and a first body region formed in the surface layer portion of the main surface outside the mesa portion. and a second body region electrically isolated from the trench gate structure and the first body region by the trench isolation structure.
  • FIG. 1 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view showing the structure of the first main surface of the chip shown in FIG. 1.
  • FIG. 3 is an enlarged view of region III shown in FIG.
  • FIG. 4 is an enlarged view of area IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. FIG. 8 is a plan view corresponding to FIG. 2 and showing the structure of the first main surface of the chip of the semiconductor device according to the second embodiment.
  • FIG. 9 is an enlarged view of region IX shown in FIG.
  • FIG. 10 is a cross-sectional view taken along line X-X shown in FIG. 9.
  • FIG. 11 is a cross-sectional view taken along line XI-XI shown in FIG. 9.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG. 9.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 9.
  • FIG. 14 is a plan view corresponding to FIG. 2 and showing the structure of the first main surface of the chip of the semiconductor device according to the third embodiment.
  • FIG. 15 is a sectional view corresponding to FIG. 5 and showing a modification of the second region applied to the first to third embodiments.
  • FIG. 16 is a plan view corresponding to FIG.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 16.
  • FIG. FIG. 18 is a cross-sectional view corresponding to FIG. 5 and showing a second modification of the dummy trench structure applied to the first to third embodiments.
  • FIG. 19 is a plan view corresponding to FIG. 3 and showing a modification of the device region applied to the first to third embodiments.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • 2 is a plan view showing the structure of the first main surface 3 of the chip 2 shown in FIG. 1.
  • FIG. 3 is an enlarged view of region III shown in FIG.
  • FIG. 4 is an enlarged view of area IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG. 3.
  • a semiconductor device 1A in this embodiment is a switching device having a trench insulating gate type MISFET (Metal Insulator Semiconductor Field Effect Transistor) as an example of a field effect transistor. be.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the semiconductor device 1A includes a silicon chip 2 (semiconductor chip) formed in a rectangular parallelepiped shape.
  • the chip 2 includes a first principal surface 3 on one side, a second principal surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first principal surface 3 and the second principal surface 4 together.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face (backward) the second direction Y that intersects (specifically, is perpendicular to) the first direction X. ing.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the semiconductor device 1A includes an n-type (first conductivity type) first region 6 formed in the surface layer portion of the first main surface 3 of the chip 2 .
  • the first region 6 is formed in the chip 2 with a gap from the second main surface 4 to the first main surface 3 side.
  • the first region 6 may also be referred to as a "drift region”.
  • the first region 6 is formed in layers extending along the first main surface 3 and exposed from at least one of the first to fourth side surfaces 5A to 5D.
  • the first region 6 is formed over the entire surface layer of the first main surface 3 and exposed from all of the first to fourth side surfaces 5A to 5D.
  • the first region 6 may have a thickness of 2 ⁇ m or more and 30 ⁇ m or less (preferably 5 ⁇ m or more and 15 ⁇ m or less).
  • the first region 6 is formed by an n-type epitaxial layer (specifically, a Si epitaxial layer) in this embodiment.
  • the semiconductor device 1A includes a p-type (second conductivity type) second region 7 formed in the surface layer of the first region 6 .
  • the second region 7 is formed in the first region 6 with a gap from the bottom of the first region 6 toward the first main surface 3 side.
  • the second region 7 may also be referred to as a "body region”.
  • the second region 7 is formed in layers extending along the first main surface 3 and exposed from at least one of the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the second region 7 is formed over the entire surface layer of the first region 6 and exposed from the entire first main surface 3 and all of the first to fourth side surfaces 5A to 5D.
  • the second region 7 has a p-type impurity concentration gradient that gradually decreases from the first main surface 3 toward the first region 6 side.
  • Second region 7 does not have a portion where the p-type impurity concentration abruptly changes in the thickness direction in the directions (first direction X and second direction Y) along first main surface 3 .
  • the second region 7 has a bottom extending flat along the first main surface 3 and does not have a portion where the thickness changes abruptly.
  • the second region 7 has a uniform impurity concentration and uniform thickness in the surface layer portion of the first region 6 .
  • the second region 7 may have a thickness of 0.1 ⁇ m or more and 3 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less).
  • the second region 7 has a p-type impurity concentration higher than that of the first region 6 and replaces the n-type of the first region 6 with p-type.
  • the semiconductor device 1A includes an n-type third region 8 formed in the surface layer portion of the second main surface 4 of the chip 2 .
  • the third region 8 has a higher n-type impurity concentration than the first region 6 and is electrically connected to the first region 6 within the chip 2 .
  • the third region 8 may be referred to as a "drain region".
  • the third region 8 is formed in a layered shape extending along the second main surface 4 and exposed from at least one of the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the third region 8 is formed over the entire surface layer of the second principal surface 4 and is exposed from the entire second principal surface 4 and all of the first to fourth side surfaces 5A to 5D.
  • the third region 8 is thicker than the first region 6 .
  • the third region 8 may have a thickness of 50 ⁇ m or more and 400 ⁇ m or less (preferably 50 ⁇ m or more and 150 ⁇ m or less).
  • the third region 8 is formed of an n-type semiconductor substrate (specifically, a Si substrate) in this embodiment.
  • the semiconductor device 1A includes at least one (one in this embodiment) device region 9 (inner region) set in the inner portion of the first main surface 3 .
  • the device region 9 is a region in which MISFETs are formed. The number and arrangement of the device regions 9 are arbitrary, and are adjusted according to the size of the first main surface 3 and the electrical characteristics of the MISFET to be achieved.
  • the device region 9 is set in the inner part of the first main surface 3 with a gap from the peripheral edge of the first main surface 3 in plan view. In this form, the device region 9 is set in a polygonal shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the device region 9 has a bent portion 9a recessed toward the fourth side surface 5D on the side on the side of the third side surface 5C. In this form, the bent portion 9a is recessed in a rectangular shape in a plan view.
  • the semiconductor device 1A includes an outer region 10 set outside the device region 9 on the first main surface 3 .
  • the outer region 10 is a region in which no MISFET is formed, and is set at the peripheral portion of the first main surface 3 .
  • Outer region 10 includes annular region 10a and pad region 10b.
  • the annular region 10a is set in a ring shape (specifically, a square ring shape) extending along the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3 in plan view, and surrounds the device region 9. .
  • the pad region 10b is set in a region defined by the bent portion 9a of the device region 9 in a plan view, and protrudes from a portion of the annular region 10a along the central portion of the third side surface 5C toward the fourth side surface 5D. there is In this form, the pad area 10b is set to have a square shape in plan view.
  • the semiconductor device 1A includes a trench separation structure 20 formed on the first main surface 3.
  • the trench isolation structure 20 is formed in an annular shape surrounding the inner side of the second region 7 with a space from the peripheral edge of the first main surface 3 in plan view.
  • the trench isolation structure 20 penetrates the second region 7 in a cross-sectional view.
  • the trench isolation structure 20 partitions the device region 9 on the inner side of the second region 7 and the outer region 10 on the outer side of the second region 7 on the first main surface 3 .
  • the trench isolation structure 20 separates the second region 7 into a portion located within the device region 9 and a portion located within the outer region 10 .
  • the second region 7 within the device region 9 may be referred to as the "first body region 7A”
  • the second region 7 within the outer region 10 may be referred to as the "second body region 7B”.
  • the trench isolation structure 20 may have a width of 0.1 ⁇ m or more and 3 ⁇ m or less (preferably 0.5 ⁇ m or more and 2 ⁇ m or less) in the direction orthogonal to the extending direction.
  • the plurality of trench isolation structures 20 may have a depth of 1 ⁇ m to 10 ⁇ m (preferably 1 ⁇ m to 5 ⁇ m).
  • the trench isolation structure 20 is formed in a polygonal annular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the trench isolation structure 20 specifically includes first to fourth trench isolation structures 20A to 20D integrally.
  • the first trench isolation structure 20A is located on the first side surface 5A side
  • the second trench isolation structure 20B is located on the second side surface 5B side
  • the third trench isolation structure 20C is located on the third side surface 5C side
  • the fourth trench isolation structure 20C is located on the third side surface 5C side.
  • the trench isolation structure 20D is located on the fourth side surface 5D side.
  • a pair of the first trench isolation structure 20A and the second trench isolation structure 20B extend in the first direction X while being spaced apart in the second direction Y in plan view.
  • the first trench isolation structure 20A is located on the first side surface 5A side with respect to the line
  • the second trench isolation structure 20B is located on the side of the line. It is positioned on the second side surface 5B side with respect to the line.
  • a pair of the third trench isolation structure 20C and the fourth trench isolation structure 20D are spaced apart in the first direction X and extend in the second direction Y.
  • the third trench isolation structure 20C is located on the third side surface 5C side with respect to the line
  • the fourth trench isolation structure 20D is located on the third side surface 5C side with respect to the line. It is positioned on the fourth side surface 5D side with respect to the line.
  • the trench isolation structure 20 has a trench bent portion 20E recessed toward the fourth side surface 5D in the third trench isolation structure 20C. In this form, the trench bent portion 20E is recessed in a quadrangular shape in plan view, and defines the pad region 10b of the outer region 10 (the bent portion 9a of the device region 9).
  • the trench isolation structure 20 includes isolation trenches 21 , isolation insulating films 22 and isolation electrodes 23 .
  • Trench isolation structure 20 has a single electrode structure including a single isolation electrode 23 .
  • Isolation trenches 21 are formed in first main surface 3 and define inner walls (bottom and sidewalls) of trench isolation structure 20 .
  • the isolation trench 21 penetrates the second region 7 and is spaced from the bottom of the first region 6 to the first main surface 3 side.
  • the isolation insulating film 22 covers the walls of the isolation trench 21 .
  • the isolation insulating film 22 is formed as a relatively thick field insulating film.
  • the isolation insulating film 22 may contain a silicon oxide film.
  • the isolation electrode 23 is embedded as an integrated member in the isolation trench 21 with the isolation insulating film 22 interposed therebetween.
  • the isolation electrode 23 may contain conductive polysilicon.
  • a source potential is applied to the separation electrode 23 .
  • the source potential may be a reference potential that serves as a reference for circuit operation, or a ground potential.
  • the semiconductor device 1A includes a plurality of trench gate structures 30 formed on the first main surface 3 in the device region 9.
  • the "first side surface 5A" side will be referred to as “one side”
  • the "second side surface 5B side” will be referred to as the “other side”.
  • the plurality of trench gate structures 30 are spaced apart in the first direction X and formed in strips extending in the second direction Y, respectively. That is, the plurality of trench gate structures 30 are formed in stripes extending in the second direction Y in plan view.
  • the trench isolation structure 20 penetrates the second region 7 in a cross-sectional view.
  • the multiple trench gate structures 30 include at least one (a plurality in this embodiment) trench gate structures 30 facing the pad region 10b in the first direction X in plan view.
  • the multiple trench gate structures 30 include at least one (a plurality in this embodiment) trench gate structures 30 facing the pad region 10b in the second direction Y in plan view.
  • the trench gate structure 30 facing the pad region 10b in the second direction Y is shorter than the trench gate structure 30 facing the pad region 10b in the first direction X. As shown in FIG.
  • the plurality of trench gate structures 30 each have a first end 30a on one side and a second end 30b on the other side with respect to the second direction Y. As shown in FIG. Both ends 30a and 30b of the plurality of trench gate structures 30 are respectively connected to a pair of trench isolation structures 20 (first trench isolation structure 20A and second trench isolation structure 20B) extending in the first direction X in this embodiment.
  • the interval between the plurality of trench gate structures 30 is preferably set within a range in which the depletion layer covers the bottom walls of the trench isolation structure 20 and the bottom walls of the plurality of trench gate structures 30 .
  • a plurality of trench gate structures 30 may be arranged at intervals of 0.1 ⁇ m or more and 2 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less).
  • the plurality of trench gate structures 30 are preferably arranged in the first direction X at substantially equal intervals.
  • the plurality of trench gate structures 30 may each have a width in the first direction X of 0.1 ⁇ m or more and 3 ⁇ m or less (preferably 0.5 ⁇ m or more and 2 ⁇ m or less).
  • the width of the plurality of trench gate structures 30 is preferably approximately equal to the width of the trench isolation structures 20 .
  • the plurality of trench gate structures 30 may have a depth of 1 ⁇ m to 10 ⁇ m (preferably 1 ⁇ m to 5 ⁇ m).
  • the depth of the plurality of trench gate structures 30 is preferably approximately equal to the depth of the trench isolation structures 20 .
  • Trench gate structure 30 includes gate trench 31 , gate insulating film 32 and gate electrode 33 .
  • Gate trench 31 is formed in first main surface 3 and defines the wall surfaces (side walls and bottom walls) of trench gate structure 30 .
  • the gate trench 31 penetrates the second region 7 and is spaced from the bottom of the first region 6 to the first main surface 3 side.
  • Gate trench 31 has a width and depth substantially equal to isolation trench 21 .
  • the gate trench 31 has both end portions 30a and 30b communicating in the second direction Y with the trench isolation structure 20 (isolation trench 21).
  • the gate insulating film 32 covers the side walls of the opening and the side walls of the bottom of the gate trench 31 .
  • the opening sidewall surface is a wall surface located on the opening side of the gate trench 31 with respect to the bottom of the second region 7 .
  • the bottom wall surface is a wall surface located on the bottom wall side of gate trench 31 with respect to the bottom of second region 7 .
  • the gate insulating film 32 is connected to the isolation insulating film 22 at the communicating portion between the isolation trench 21 and the gate trench 31 .
  • the gate insulating film 32 in this embodiment includes a lower insulating film 34 and an upper insulating film 35 having a thickness different from that of the lower insulating film 34 .
  • the lower insulating film 34 covers the bottom side walls of the gate trench 31 .
  • the lower insulating film 34 is in contact with the first region 6 exposed from the wall surface of the gate trench 31 .
  • the lower insulating film 34 covers the opening side walls and the bottom side walls of the gate trench 31 at both ends 30 a and 30 b of the gate trench 31 in the second direction Y, and is connected to the isolation insulating film 22 of the trench isolation structure 20 .
  • the lower insulating film 34 is formed as a relatively thick field insulating film like the isolation insulating film 22 .
  • the lower insulating film 34 may contain a silicon oxide film.
  • the upper insulating film 35 covers the side walls of the opening of the gate trench 31 .
  • the upper insulating film 35 has a portion covering the first region 6 and a portion covering the second region 7 .
  • the area covered by the upper insulating film 35 with respect to the second region 7 is larger than the area covered with the upper insulating film 35 with respect to the first region 6 .
  • the upper insulating film 35 is formed as a gate insulating film thinner than the lower insulating film 34 .
  • the upper insulating film 35 may contain a silicon oxide film.
  • the gate electrode 33 is embedded in the gate trench 31 with the gate insulating film 32 interposed therebetween.
  • Gate electrode 33 specifically has a multi-electrode structure including lower electrode 36 , upper electrode 37 and intermediate insulating film 38 .
  • the lower electrode 36 is buried on the bottom wall side of the gate trench 31 with the gate insulating film 32 (specifically, the lower insulating film 34) interposed therebetween.
  • the lower electrode 36 faces the first region 6 with the lower insulating film 34 interposed therebetween.
  • the lower electrode 36 is formed in a strip shape extending in the second direction Y when viewed from above, and is formed in a column shape extending in the normal direction Z when viewed in cross section.
  • the lower electrode 36 is connected to the isolation electrode 23 at the communicating portion between the isolation trench 21 and the gate trench 31 . Thereby, the lower electrode 36 is formed as a field electrode to which the source potential is applied.
  • the connecting portion of the separation electrode 23 and the lower electrode 36 may be regarded as part of the lower electrode 36 or may be regarded as part of the separation electrode 23 .
  • Bottom electrode 36 may comprise conductive polysilicon.
  • the lower electrode 36 includes a plurality of lead portions 39 led from the bottom wall side of the gate trench 31 to the opening side.
  • the plurality of lead-out portions 39 include a lead-out portion 39 on one side (the side of the first side surface 5A) and a lead-out portion 39 on the other side (the side of the second side surface 5B) separated from the lead-out portion 39 on the one side in the second direction Y. including.
  • the plurality of lead portions 39 are formed at both ends 30a and 30b of the gate trench 31, respectively, and lead to the opening side of the gate trench 31 with the lower insulating film 34 interposed therebetween.
  • the plurality of lead portions 39 extend in the second direction Y in plan view, and are connected to the isolation electrode 23 at the communication portion between the isolation trench 21 and the gate trench 31 .
  • the plurality of lead-out portions 39 partition the wall surface of the gate trench 31 and the recess on the opening side of the gate trench 31 .
  • the recess is partitioned into strips extending in the second direction Y in plan view.
  • the upper electrode 37 is embedded in the opening side of the gate trench 31 with the gate insulating film 32 (specifically, the upper insulating film 35) interposed therebetween. Specifically, the upper electrode 37 is embedded in a recess between the plurality of lead portions 39 on the opening side of the gate trench 31 .
  • the upper electrode 37 faces the first region 6 and the second region 7 with the upper insulating film 35 interposed therebetween.
  • the upper electrode 37 is formed in a strip shape extending in the second direction Y in plan view.
  • the upper electrode 37 has a thickness in the normal direction Z which is less than the thickness of the lower electrode 36 .
  • Upper electrode 37 has an upper end located on the bottom wall side of gate trench 31 with respect to first main surface 3 .
  • Upper electrode 37 may comprise conductive polysilicon. A gate potential is applied to the upper electrode 37 .
  • the intermediate insulating film 38 is interposed between the lower electrode 36 and the upper electrode 37 within the gate trench 31 to electrically insulate the lower electrode 36 and the upper electrode 37 .
  • the intermediate insulating film 38 continues to the gate insulating film 32 (the lower insulating film 34 and the upper insulating film 35 ) within the gate trench 31 .
  • the intermediate insulating film 38 is preferably thicker than the upper insulating film 35 .
  • the intermediate insulating film 38 may contain a silicon oxide film.
  • trench gate structure 30 has an internal structure different from trench isolation structure 20 .
  • the semiconductor device 1A includes at least one (three in this embodiment) dummy trench structures 40 formed in the first main surface 3 in the device region 9 .
  • the three dummy trench structures 40 include a first dummy trench structure 40A, a second dummy trench structure 40B and a third dummy trench structure 40C.
  • the first to third dummy trench structures 40A to 40C are interposed in regions between the trench isolation structure 20 and the trench gate structure 30 at the periphery of the device region 9, respectively.
  • the first dummy trench structure 40A has the third trench isolation structure 20C and the trench gate structure 30 on one side in the first direction X (the third side surface 5C side) and one side in the second direction Y (the first side surface 5A side). located in the area between The first dummy trench structure 40A faces the pad region 10b in the second direction Y with the trench isolation structure 20 interposed therebetween.
  • the second dummy trench structure 40B has the third trench isolation structure 20C and the trench gate structure 30 on one side in the first direction X (the side of the third side surface 5C) and the other side in the second direction Y (the side of the second side surface 5B). located in the area between The second dummy trench structure 40B faces the pad region 10b in the second direction Y with the trench isolation structure 20 interposed therebetween. Also, the second dummy trench structure 40B faces the first dummy trench structure 40A in the second direction Y with the pad region 10b interposed therebetween.
  • the third dummy trench structure 40C is arranged in a region between the fourth trench isolation structure 20D and the trench gate structure 30 on the other side of the first direction X (the side of the fourth side surface 5D).
  • the third dummy trench structure 40C faces the pad region 10b in the first direction X with a plurality of trench gate structures 30 interposed therebetween.
  • the third dummy trench structure 40C faces the first and second dummy trench structures 40A and 40B in the first direction X with the plurality of trench gate structures 30 interposed therebetween.
  • the third dummy trench structure 40C is longer than the first and second dummy trench structures 40A-40B.
  • a plurality of dummy trench structures 40 are formed in the first direction X from the trench isolation structure 20 and the trench gate structure 30 at intervals, and are formed in a strip shape extending in the second direction Y. The entire area of each dummy trench structure 40 faces the trench isolation structure 20 and the trench gate structure 30 in the first direction X. As shown in FIG. A plurality of dummy trench structures 40 penetrate through the second region 7 in a cross-sectional view.
  • the plurality of dummy trench structures 40 each have a first end 40a on one side and a second end 40b on the other side in the second direction Y, respectively. Both ends 40a and 40b of the plurality of dummy trench structures 40 are respectively connected to a pair of trench isolation structures 20 (first trench isolation structure 20A and second trench isolation structure 20B) extending in the first direction X in this embodiment.
  • the plurality of dummy trench structures 40 are electrically connected to the trench isolation structure 20 and electrically separated from the plurality of trench gate structures 30 in this form. Specifically, the multiple dummy trench structures 40 are electrically connected to the isolation electrodes 23 of the trench isolation structures 20 and electrically isolated from the upper electrodes 37 of the multiple trench gate structures 30 . Therefore, the dummy trench structures 40 do not function as trench gate structures 30 .
  • Each dummy trench structure 40 is formed with a first spacing from the adjacent trench isolation structure 20 and a second spacing from the adjacent trench gate structure 30 .
  • the first interval and the second interval are preferably set within a range in which the depletion layer covers the bottom wall of the trench isolation structure 20, the bottom walls of the plurality of trench gate structures 30 and the bottom walls of the plurality of dummy trench structures 40.
  • the first spacing and the second spacing may be 0.1 ⁇ m or more and 2 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less).
  • the first spacing and the second spacing are approximately equal to the spacing of the plurality of trench gate structures 30 .
  • the second spacing is approximately equal to the first spacing.
  • Each dummy trench structure 40 may have a width in the first direction X of 0.1 ⁇ m or more and 3 ⁇ m or less (preferably 0.5 ⁇ m or more and 2 ⁇ m or less). The width of each dummy trench structure 40 is preferably substantially equal to the width of the trench isolation structure 20 (trench gate structure 30). Each dummy trench structure 40 may have a depth of 1 ⁇ m to 10 ⁇ m (preferably 1 ⁇ m to 5 ⁇ m). The depth of each dummy trench structure 40 is preferably substantially equal to the depth of the trench isolation structure 20 (trench gate structure 30).
  • a plurality of dummy trench structures 40 each have an internal structure different from that of the trench isolation structure 20 .
  • a plurality of dummy trench structures 40 each have an internal structure different from that of the trench gate structure 30 .
  • the internal structure of one dummy trench structure 40 will be described below.
  • Dummy trench structure 40 has a single electrode structure including dummy trench 41 , dummy insulating film 42 , dummy electrode 43 and buried insulator 44 . Buried insulator 44 may be referred to as a "field insulator.”
  • the dummy trenches 41 are formed on the first main surface 3 and partition wall surfaces (side walls and bottom walls) of the dummy trench structure 40 .
  • the dummy trench 41 penetrates the second region 7 and is spaced from the bottom of the first region 6 to the first main surface 3 side.
  • Dummy trench 41 has a width and depth substantially equal to those of isolation trench 21 .
  • the dummy trench 41 has both end portions 40a and 40b communicating in the second direction Y with the trench isolation structure 20 (isolation trench 21).
  • the dummy insulating film 42 covers the bottom side wall surface of the dummy trench 41 .
  • the bottom wall surface is a wall surface located on the bottom wall side of dummy trench 41 with respect to the bottom of second region 7 .
  • the dummy insulating film 42 is in contact with the first region 6 exposed from the wall surface of the dummy trench 41 .
  • the dummy insulating film 42 covers the opening sidewall surface and the bottom sidewall surface of the dummy trench 41 at both ends 40 a and 40 b of the dummy trench 41 in the second direction Y, and is connected to the isolation insulating film 22 of the trench isolation structure 20 . .
  • the dummy insulating film 42 is thicker than the upper insulating film 35 of the trench gate structure 30 .
  • the dummy insulating film 42 is formed as a relatively thick field insulating film like the isolation insulating film 22 (lower insulating film 34).
  • the dummy insulating film 42 may contain a silicon oxide film
  • the dummy electrode 43 is buried on the bottom wall side of the dummy trench 41 with the dummy insulating film 42 interposed therebetween.
  • the dummy electrode 43 faces the first region 6 with the dummy insulating film 42 interposed therebetween.
  • the dummy electrode 43 is formed in a strip shape extending in the second direction Y in plan view, and in a columnar shape extending in the normal direction Z in cross section view.
  • the dummy electrode 43 faces the isolation electrode 23 of the trench isolation structure 20 and the lower electrode 36 of the trench gate structure 30 in the first direction X.
  • the dummy electrode 43 preferably does not face the upper electrode 37 of the trench gate structure 30 in the first direction X.
  • the dummy electrode 43 is connected to the isolation electrode 23 at the communicating portion between the isolation trench 21 and the dummy trench 41 .
  • Dummy electrode 43 is electrically insulated from upper electrode 37 by intermediate insulating film 38 of trench gate structure 30 . Thereby, the dummy electrode 43 is formed as a field electrode to which the source potential is applied.
  • the connecting portion of the separation electrode 23 and the dummy electrode 43 may be regarded as part of the dummy electrode 43 or may be regarded as part of the separation electrode 23 .
  • the dummy electrode 43 may contain conductive polysilicon.
  • the dummy electrode 43 includes a plurality of dummy lead portions 45 drawn from the bottom wall side of the dummy trench 41 toward the opening side.
  • the plurality of dummy lead-out portions 45 are divided into dummy lead-out portion 45 on one side (first side surface 5A side) and dummy lead-out portion 45 on the other side (second side surface 5B side) spaced apart in the second direction Y from the dummy lead-out portion 45 on one side.
  • a dummy drawer 45 is included.
  • the plurality of dummy lead-out portions 45 are formed at both end portions 40a and 40b of the dummy trench 41 and lead out to the opening side of the dummy trench 41 with the dummy insulating film 42 interposed therebetween.
  • the plurality of dummy lead-out portions 45 extend in the second direction Y in plan view, and are connected to the isolation electrode 23 at the communication portion between the isolation trench 21 and the dummy trench 41 .
  • the plurality of dummy lead-out portions 45 face the isolation electrode 23 of the trench isolation structure 20 and the plurality of lead-out portions 39 of the trench gate structure 30 in the first direction X.
  • the plurality of dummy lead-out portions 45 partition the wall surface of the dummy trench 41 and the recess on the opening side of the dummy trench 41 .
  • the recess is partitioned into strips extending in the second direction Y in plan view.
  • the embedded insulator 44 is embedded in the opening side of the dummy trench 41 and seals the dummy electrode 43 inside the dummy trench 41 .
  • the buried insulator 44 is buried in a recess defined by the side wall of the dummy trench 41 and the dummy electrode 43 (a plurality of dummy lead-out portions 45) in the dummy trench 41.
  • the embedded insulator 44 faces the first region 6 and the second region 7 with the upper insulating film 35 interposed therebetween.
  • the embedded insulator 44 preferably covers the entire area of the dummy electrode 43 within the recess.
  • the buried insulator 44 faces the isolation electrode 23 of the trench isolation structure 20 and the top electrode 37 of the trench gate structure 30 in the first direction X.
  • the buried insulator 44 preferably does not face the bottom electrode 36 of the trench gate structure 30 in the first direction X.
  • Buried insulator 44 may comprise silicon oxide.
  • the embedded insulator 44 is thicker than the isolation insulating film 22 (lower insulating film 34).
  • the dummy trench structure 40 has an internal structure different from the trench isolation structure 20 in that it includes the embedded insulator 44 covering the dummy electrode 43 within the dummy trench 41 .
  • the dummy trench structure 40 has an internal structure different from that of the trench gate structure 30 in that it does not include an electrode facing the dummy electrode 43 with the embedded insulator 44 interposed in the dummy trench 41 .
  • the dummy trench structure 40 relieves stress generated between the trench isolation structure 20 and the trench gate structure 30 having different internal structures, and suppresses variations in electrical characteristics caused by the stress.
  • the semiconductor device 1A includes a plurality of mesa portions 50 partitioned into the device regions 9 .
  • the plurality of mesa portions 50 are partitioned by the trench isolation structures 20, the plurality of trench gate structures 30 and the plurality of dummy trench structures 40, respectively.
  • the plurality of mesa portions 50 are each made up of a portion of the chip 2 and include the first region 6 and the second region 7 respectively.
  • the plurality of mesa portions 50 are partitioned at intervals in the first direction X and formed in strips extending in the second direction Y, respectively. That is, the plurality of mesa portions 50 are formed in stripes extending in the second direction Y.
  • the plurality of mesa portions 50 each include a first region 6 and a second region 7 extending along the second direction Y in a strip shape.
  • the multiple mesa portions 50 include multiple first mesa portions 50A, multiple second mesa portions 50B, and multiple third mesa portions 50C.
  • Each first mesa portion 50A is defined in a region between a pair of trench gate structures 30 adjacent in the first direction X.
  • each first mesa portion 50A is partitioned by a pair of trench gate structures 30 adjacent in the first direction X in a region between the pair of trench isolation structures 20 extending in the first direction X.
  • each first mesa portion 50A is partitioned by an annular trench structure that integrally includes a pair of trench isolation structures 20 and a pair of trench gate structures 30 .
  • Each second mesa portion 50B is partitioned into a region between the trench gate structure 30 and the dummy trench structure 40 adjacent in the first direction X. Specifically, each second mesa portion 50B is partitioned by the trench gate structure 30 and the dummy trench structure 40 adjacent in the first direction X in the region between the pair of trench isolation structures 20 extending in the first direction X. ing. That is, each second mesa portion 50B is partitioned by an annular trench structure that integrally includes a pair of trench isolation structures 20, trench gate structures 30 and dummy trench structures 40. As shown in FIG.
  • Each third mesa portion 50C is partitioned into a region between the trench isolation structure 20 and the dummy trench structure 40 adjacent in the first direction X. Specifically, each third mesa portion 50C is partitioned by the trench isolation structure 20 and the dummy trench structure 40 adjacent in the first direction X in the region between the pair of trench isolation structures 20 extending in the first direction X. ing. That is, each third mesa portion 50 ⁇ /b>C is partitioned by an annular trench structure that integrally includes a pair of trench isolation structures 20 , trench isolation structures 20 and dummy trench structures 40 .
  • the semiconductor device 1A includes at least one (in this embodiment, a plurality of) inner diodes D1 formed in the device region 9.
  • a plurality of inner diodes D1 have first regions 6 and second regions 7 (first body regions 7A) located in device regions 9 .
  • the plurality of inner diodes D1 are formed in the plurality of first mesa portions 50A and the plurality of second mesa portions 50B, respectively, and define the first region 6 and the second region 7 forming the pn junction, respectively. include. That is, the inner diodes D1 each include a first region 6 as a cathode and a second region 7 as an anode.
  • the plurality of inner diodes D1 are arranged in the first direction X at intervals in a plan view, and are each formed in a band shape extending in the second direction Y.
  • a cathode (first region 6 ) of the inner diode D1 is electrically connected to the third region 8 .
  • the anode (second region 7 ) of inner diode D1 is electrically connected to isolation electrode 23 of trench isolation structure 20 , lower electrode 36 of trench gate structure 30 and dummy electrode 43 of dummy trench structure 40 . That is, the inner diode D1 is electrically connected between the source and the drain and functions as a body diode of the MISFET.
  • the semiconductor device 1A includes at least one (one in this embodiment) outer diode D2 located in the outer region 10.
  • Semiconductor device 1A does not include trench gate structure 30 penetrating outer diode D2 in outer region 10 in this embodiment. That is, only the outer diode D2 is formed in the outer region 10 .
  • Outer diode D2 has first region 6 and second region 7 (second body region 7B) located in outer region 10 .
  • the outer diode D2 specifically includes a first region 6 and a second region 7 forming a pn junction within the outer region 10 . That is, the plurality of outer diodes D2 includes first regions 6 as cathodes and second regions 7 as anodes.
  • the outer diode D2 may be exposed from at least one of the first to fourth side surfaces 5A to 5D.
  • the outer diode D2 is formed in the entire region between the periphery of the first main surface 3 and the trench isolation structure 20, and exposed from all of the first to fourth side surfaces 5A to 5D. That is, the outer diode D2 is formed over the entire outer region 10 (annular region 10a and pad region 10b) in plan view, and surrounds the device region 9. As shown in FIG.
  • the outer diode D2 is electrically isolated from the plurality of trench gate structures 30, the plurality of dummy trench structures 40, and the plurality of inner diodes D1 by the trench isolation structure 20.
  • Outer diode D2 is specifically electrically isolated from isolation electrode 23 of trench isolation structure 20, lower electrode 36 and upper electrode 37 of trench gate structure 30, and dummy electrode 43 of dummy trench structure 40. .
  • the cathode of the outer diode D2 is electrically connected through the first region 6 to the cathode of the inner diode D1, and the anode of the outer diode D2 is electrically open. Therefore, the outer diode D2 consists of a floating diode formed in an electrically floating state between the source and the drain, and does not function as a body diode of the MISFET.
  • the semiconductor device 1A includes at least one (three in this embodiment) intermediate diodes D3 formed in a region (periphery of the device region 9) different from the inner diode D1 in the device region 9.
  • the plurality of intermediate diodes D3 are respectively formed within the plurality of third mesa portions 50C and include first regions 6 and second regions 7 (first body regions 7A) forming pn junctions.
  • each of the intermediate diodes D3 includes a first region 6 as a cathode and a second region 7 as an anode.
  • the plurality of intermediate diodes D3 are formed in strips extending in the second direction Y, respectively.
  • a plurality of intermediate diodes D3 face the inner diodes D1 with the corresponding dummy trench structures 40 interposed therebetween, and face the outer diodes D2 with the trench isolation structures 20 interposed therebetween.
  • the multiple intermediate diodes D3 sandwich the multiple inner diodes D1 from both sides in the first direction X in plan view.
  • the plurality of intermediate diodes D3 are electrically isolated from the plurality of trench gate structures 30, the plurality of inner diodes D1 and the outer diodes D2 by the trench isolation structures 20 and the plurality of dummy trench structures 40.
  • the plurality of intermediate diodes D3 are specifically electrically isolated from the isolation electrode 23 of the trench isolation structure 20, the lower electrode 36 and the upper electrode 37 of the trench gate structure 30, and the dummy electrode 43 of the dummy trench structure 40. ing.
  • the cathode of the intermediate diode D3 is electrically connected through the first region 6 to the cathode of the inner diode D1 and the cathode of the outer diode D2, and the anode of the intermediate diode D3 is electrically open. Therefore, like the outer diodes D2, the plurality of intermediate diodes D3 are respectively floating diodes formed in an electrically floating state between the source and the drain, and do not function as body diodes of the MISFET.
  • the semiconductor device 1A includes a plurality of source regions 60 (impurity regions) formed in the surface layer portion of the second region 7 so as to be in contact with the plurality of trench gate structures 30 in the device region 9 .
  • the plurality of source regions 60 each have a higher n-type impurity concentration than the first region 6 and are formed spaced apart from the bottom of the second region 7 toward the first main surface 3 side.
  • the plurality of source regions 60 are respectively formed in regions between the plurality of adjacent trench gate structures 30 .
  • a plurality of source regions 60 are not formed in regions between adjacent trench gate structures 30 and dummy trench structures 40 in this embodiment.
  • the plurality of source regions 60 are not formed in the regions between the trench isolation structures 20 and the dummy trench structures 40 in this embodiment. That is, the plurality of source regions 60 are formed only in the plurality of first mesa portions 50A, and are not formed in the second to third mesa portions 50B to 50C. In this embodiment, the source region 60 is not formed in the outermost first mesa portion 50A adjacent to the second mesa portion 50B among the plurality of first mesa portions 50A.
  • a plurality of source regions 60 are formed spaced apart from the trench isolation structure 20 . Specifically, the plurality of source regions 60 are formed spaced apart in the second direction Y from the pair of trench isolation structures 20 extending in the first direction X, respectively. That is, the plurality of source regions 60 are connected in the first direction X to the plurality of trench gate structures 30 and are not connected in the second direction Y to the plurality of trench isolation structures 20 .
  • the plurality of source regions 60 are formed in strips extending in the second direction Y, respectively.
  • the plurality of source regions 60 are opposed to the gate electrode 33 with the gate insulating film 32 interposed with respect to the corresponding trench gate structure 30 .
  • the plurality of source regions 60 face the upper electrode 37 with the upper insulating film 35 interposed therebetween and do not face the lower electrode 36 .
  • the plurality of source regions 60 are formed inside the plurality of lead portions 39 of the trench gate structure 30 in plan view.
  • the plurality of source regions 60 are respectively formed in regions between the plurality of lead portions 39 in plan view, and do not face the plurality of lead portions 39 in the first direction X.
  • the entire area of the plurality of source regions 60 faces the upper electrode 37 of one or more adjacent trench gate structures 30 .
  • a plurality of source regions 60 form channels of the first region 6 and the MISFET in the second region 7, respectively. That is, a plurality of channels are formed in the plurality of first mesa portions 50A (excluding the outermost first mesa portion 50A in this embodiment), and are not formed in the second to third mesa portions 50B to 50C.
  • a plurality of channels are controlled by a plurality of trench gate structures 30 respectively.
  • the semiconductor device 1A includes a plurality of contact holes 61 respectively formed in the first main surface 3 so as to penetrate the plurality of source regions 60 .
  • the plurality of contact holes 61 are formed in regions between the plurality of trench gate structures 30 that are spaced from the plurality of trench gate structures 30 and adjacent to each other.
  • a plurality of contact holes 61 are formed in regions between the trench gate structures 30 and the dummy trench structures 40 adjacent to each other with a space therebetween.
  • a plurality of contact holes 61 are not formed in the regions between adjacent trench isolation structures 20 and dummy trench structures 40 . That is, the plurality of contact holes 61 are formed in the first and second mesa portions 50A and 50B (including the outermost first mesa portion 50A), and are not formed in the third mesa portion 50C.
  • the plurality of contact holes 61 are formed in the first direction X spaced apart from the plurality of trench gate structures 30 and the plurality of dummy trench structures 40 and in the second direction Y spaced apart from the plurality of trench isolation structures 20 . It is The plurality of contact holes 61 are formed in strips extending in the second direction Y, respectively. The plurality of contact holes 61 may cross the end of the source region 60 corresponding to the second direction Y in plan view. The plurality of contact holes 61 are formed inside the plurality of lead-out portions 39 of the trench gate structure 30 in plan view.
  • the plurality of contact holes 61 are respectively formed in regions between the plurality of lead portions 39 in plan view, and do not face the plurality of lead portions 39 in the first direction X.
  • the entire area of the plurality of contact holes 61 faces the upper electrodes 37 of the plurality of trench gate structures 30 in the first direction X in plan view.
  • the semiconductor device 1A includes a plurality of p-type contact regions 62 respectively formed in regions along the plurality of contact holes 61 in the surface layer portion of the second region 7 .
  • the plurality of contact regions 62 each have a p-type impurity concentration higher than that of the second region 7 and cover the bottom walls of the corresponding contact holes 61 spaced apart from the bottom of the second region 7 .
  • the plurality of contact regions 62 may be formed in strips extending along the bottom walls of the corresponding contact holes 61 in plan view.
  • a plurality of contact regions 62 are spaced in the first direction X from the plurality of trench gate structures 30 and spaced in the second direction Y from the plurality of trench isolation structures 20 .
  • a plurality of contact regions 62 may cover sidewalls of corresponding contact holes 61 .
  • the semiconductor device 1A includes a field insulating film 70 covering the trench isolation structure 20 on the first main surface 3 .
  • Field insulating film 70 includes a silicon oxide film in this form. Specifically, the field insulating film 70 is formed along the inner wall of the trench isolation structure 20 in the device region 9 and along the outer wall of the trench isolation structure 20 in the outer region 10 .
  • the field insulating film 70 covers the region between the trench isolation structure 20 and the dummy trench structure 40 (that is, the region including the third mesa portion 50C) in the device region 9, and covers the plurality of trench gate structures 30 and the plurality of dummy trench structures. 40 is exposed. That is, the field insulating film 70 exposes the inner diode D1 and the intermediate diode D3. The field insulating film 70 continues to the isolation insulating film 22 exposed from the inner wall side of the isolation trench 21 so as to expose the isolation electrode 23 .
  • the field insulating film 70 covers the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D) and the region between the trench isolation structure 20 in the outer region 10 . That is, the field insulating film 70 covers the outer diode D2. In this embodiment, the field insulating film 70 covers the entire outer region 10 and continues to the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D). That is, the field insulating film 70 covers the entire area of the outer diode D2 in this form.
  • the field insulating film 70 continues to the isolation insulating film 22 exposed from the outer wall side of the isolation trench 21 so as to expose the isolation electrode 23 .
  • the field insulating film 70 may cover the peripheral edge portion of the first main surface 3 while being spaced inwardly from the peripheral edge of the first main surface 3 (the first to fourth side surfaces 5A to 5D). That is, the field insulating film 70 may partially cover the outer diode D2.
  • the semiconductor device 1A includes a principal surface insulating film 71 that selectively covers the first principal surface 3 .
  • the main surface insulating film 71 is an insulating film thinner than the field insulating film 70 and covers the region outside the field insulating film 70 on the first main surface 3 .
  • Main surface insulating film 71 includes a silicon oxide film in this embodiment. Specifically, the main surface insulating film 71 covers the regions outside the plurality of trench gate structures 30, the plurality of dummy trench structures 40 and the field insulating film 70 on the first main surface 3, the upper insulating film 35, the dummy insulating film It continues to film 42 and field insulating film 70 .
  • the main surface insulating film 71 covers the plurality of mesa portions 50 (first to third mesa portions 50A to 50C). Also, the main surface insulating film 71 covers the plurality of inner diodes D1 and the plurality of intermediate diodes D3. The main surface insulating film 71 is thinner than the isolation insulating film 22 (lower insulating film 34). The thickness of the main surface insulating film 71 may be substantially equal to the thickness of the upper insulating film 35 .
  • the main surface insulating film 71 forms the field insulation film at the peripheral edge of the first main surface 3. A portion exposed from the insulating film 70 may be covered. In this case, outer diode D 2 is covered with field insulating film 70 and main surface insulating film 71 .
  • the principal surface insulating film 71 may be continuous with the periphery of the first principal surface 3 (first to fourth side surfaces 5A to 5D).
  • the semiconductor device 1A includes an interlayer insulating film 72 covering the first main surface 3.
  • the interlayer insulating film 72 may have a laminated structure in which a plurality of insulating films are laminated, or may have a single-layer structure consisting of a single insulating film.
  • Interlayer insulating film 72 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the interlayer insulating film 72 covers the multiple trench isolation structures 20 , the multiple trench gate structures 30 , the multiple dummy trench structures 40 , the field insulating film 70 and the main surface insulating film 71 . In this embodiment, the interlayer insulating film 72 covers the entire first main surface 3 and continues to the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1A includes a plurality of via electrodes 80 embedded in the interlayer insulating film 72.
  • the multiple via electrodes 80 include multiple gate via electrodes 81 , multiple first source via electrodes 82 and multiple second source via electrodes 83 .
  • a plurality of gate via electrodes 81 pass through the interlayer insulating film 72 and are electrically connected to the corresponding upper electrodes 37 on both end portions 30 a and 30 b of the corresponding trench gate structure 30 .
  • the plurality of gate via electrodes 81 are arranged at intervals in the first direction X and the second direction Y and face the first direction X and the second direction Y in plan view.
  • the connection positions of the plurality of gate via electrodes 81 with respect to the upper electrode 37 are arbitrary.
  • the plurality of gate via electrodes 81 do not necessarily have to be arranged on the same line extending in the first direction X in plan view, and may be arranged in a mutually shifted manner in the second direction Y.
  • a plurality of first source via electrodes 82 pass through the interlayer insulating film 72 and are embedded in the plurality of contact holes 61 respectively.
  • the plurality of first source via electrodes 82 are electrically connected to the second region 7 , the plurality of source regions 60 and the plurality of contact regions 62 within the plurality of contact holes 61 .
  • a plurality of second source via electrodes 83 pass through the interlayer insulating film 72 and are electrically connected to the isolation electrodes 23 of the trench isolation structure 20 (leading portions 39 of the trench gate structure 30). That is, the plurality of second source via electrodes 83 are electrically connected to the lower electrodes 36 of the plurality of trench gate structures 30 via the separation electrodes 23 .
  • the plurality of second source via electrodes 83 are arranged in dots at intervals along the separation electrode 23 in plan view.
  • the plurality of via electrodes 80 may include one or a plurality of second source via electrodes 83 extending like strips along the separation electrode 23 in plan view.
  • the semiconductor device 1A includes gate wiring electrodes 90 arranged on a plurality of gate via electrodes 81 and transmitting gate potentials. Specifically, the gate wiring electrode 90 is arranged on the interlayer insulating film 72 . Gate wiring electrode 90 includes gate pad electrode 91 and gate finger electrode 92 . The gate pad electrode 91 is a terminal electrode externally connected to a conductive connection member (eg, bonding wire, conductive plate, etc.). A gate potential is applied to the gate pad electrode 91 .
  • a conductive connection member eg, bonding wire, conductive plate, etc.
  • the gate pad electrode 91 is formed in a square shape on a portion along the central portion of the third side surface 5C in plan view. Specifically, the gate pad electrode 91 overlaps the pad region 10b of the outer region 10 in plan view. That is, the gate pad electrode 91 overlaps the outer diode D2 in plan view. It is preferable that the gate pad electrode 91 be spaced from the trench isolation structure 20 on the pad region 10b side in plan view. Gate pad electrode 91 preferably does not overlap trench isolation structure 20 , trench gate structure 30 and dummy trench structure 40 in plan view. The entire area of the gate pad electrode 91 preferably overlaps the outer diode D2 in plan view.
  • the gate finger electrodes 92 are drawn out from the gate pad electrodes 91 onto the interlayer insulating film 72 .
  • the gate finger electrodes 92 extend in strips along the periphery of the device region 9 so as to intersect (more specifically, perpendicularly) the plurality of trench gate structures 30 in plan view.
  • the gate finger electrodes 92 need only extend along at least two of the first to fourth side surfaces 5A to 5D (first to fourth trench isolation structures 20A to 20D) in plan view.
  • the gate finger electrode 92 has a first side surface 5A (first trench isolation structure 20A), a second side surface 5B (second trench isolation structure 20B) and a third side surface 5C (third trench isolation structure 20C) in plan view. ) and intersects (specifically, orthogonally) the ends 30 a , 30 b of the plurality of trench gate structures 30 .
  • the gate finger electrodes 92 partially overlap the plurality of inner diodes D1 in plan view.
  • the gate finger electrodes 92 may overlap the plurality of dummy trench structures 40 in plan view. In this case, the gate finger electrodes 92 may partially overlap the plurality of intermediate diodes D3 in plan view.
  • Gate finger electrodes 92 are connected to a plurality of gate via electrodes 81 .
  • the gate finger electrodes 92 apply the gate potential applied to the gate pad electrode 91 to the multiple gate via electrodes 81 .
  • the semiconductor device 1A includes a source wiring electrode 93 arranged on the plurality of first and second source via electrodes 82 and 83 and transmitting a source potential.
  • the source wiring electrode 93 is arranged on the same layer as the gate wiring electrode 90 (that is, on the interlayer insulating film 72) with a space from the gate wiring electrode 90. facing each other.
  • Source line electrode 93 includes source pad electrode 94 and source finger electrode 95 .
  • the source pad electrode 94 is a terminal electrode externally connected to a conductive connection member (eg, bonding wire, conductive plate, etc.).
  • the source pad electrode 94 is arranged in a region partitioned by the gate wiring electrode 90 in plan view and overlaps the device region 9 .
  • the source pad electrode 94 has a concave portion recessed from the center of the side along the third side surface 5C toward the fourth side surface 5D so as to match the gate pad electrode 91 (pad region 10b) in plan view. It is formed in a polygonal shape with
  • the source pad electrode 94 overlaps the plurality of trench gate structures 30 and the plurality of dummy trench structures 40 in plan view. That is, the source pad electrode 94 overlaps the multiple inner diodes D1 and the multiple intermediate diodes D3.
  • the source pad electrode 94 is connected to the multiple first source via electrodes 82 .
  • a source potential applied to the source pad electrode 94 is applied to the second region 7 , the plurality of source regions 60 and the plurality of contact regions 62 via the plurality of first source via electrodes 82 .
  • the source finger electrodes 95 are drawn out from the source pad electrodes 94 to the same layer as the gate wiring electrodes 90 (that is, above the interlayer insulating film 72).
  • the source finger electrodes 95 are pulled out from the source pad electrodes 94 to regions between the peripheral portion of the first main surface 3 and the gate finger electrodes 92 in plan view, and extend in a strip shape along the trench isolation structure 20 .
  • the source finger electrodes 95 need only extend along at least two of the first to fourth side surfaces 5A to 5D (first to fourth trench isolation structures 20A to 20D) in plan view.
  • the source finger electrodes 95 extend along the first to fourth side surfaces 5A to 5D (first to fourth trench isolation structures 20A to 20D) in plan view.
  • the source finger electrodes 95 are formed in a ring shape surrounding the gate pad electrodes 91, the gate finger electrodes 92 and the source pad electrodes 94 in plan view.
  • the source finger electrodes 95 overlap part of the plurality of inner diodes D1, part of the outer diodes D2, and part of the intermediate diodes D3 in plan view.
  • the source finger electrodes 95 are connected to the multiple second source via electrodes 83 .
  • the source finger electrodes 95 apply the source potential applied to the source pad electrode 94 to the plurality of second source via electrodes 83 .
  • the source potentials applied to the plurality of second source via electrodes 83 are applied to the lower electrodes 36 of the plurality of trench gate structures 30 through the isolation electrodes 23 (leading portions 39).
  • the semiconductor device 1A includes a drain electrode 96 covering the second main surface 4.
  • the drain electrode 96 covers the entire second main surface 4 and continues to the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the drain electrode 96 is electrically connected to the third region 8 .
  • the semiconductor device 1A includes the chip 2, the first region 6, the second region 7, the trench isolation structure 20, the trench gate structure 30, the inner diode D1 and the outer diode D2.
  • Chip 2 has a first main surface 3 .
  • the first region 6 is formed in the surface layer portion of the first main surface 3 .
  • the second region 7 is formed on the surface layer of the first region 6 .
  • the trench isolation structure 20 is annularly formed on the first main surface 3 so as to surround the inner side of the second region 7 in plan view, and penetrates the second region 7 in cross-sectional view.
  • the trench isolation structure 20 partitions the device region 9 (inner region) on the inner side of the second region 7 and the outer region 10 on the outer side of the second region 7 on the first main surface 3 .
  • a trench gate structure 30 is formed in the device region 9 so as to penetrate the second region 7 .
  • Inner diode D1 includes first region 6 and second region 7 located in device region 9 .
  • Outer diode D2 includes first region 6 and second region 7 located in outer region 10 .
  • Outer diode D2 is electrically isolated from trench gate structure 30 and inner diode D1 by trench isolation structure 20 .
  • the electrical characteristics on the device region 9 side are restricted by the electrical characteristics on the outer region 10 side.
  • the breakdown voltage (specifically, breakdown voltage) on the outer region 10 side is lower than the breakdown voltage (specifically, breakdown voltage) on the device region 9 side due to the absence of the trench gate structure 30 .
  • the outer region 10 (outer diode D2) becomes the starting point of breakdown when the breakdown voltage is applied.
  • the semiconductor device 1A with improved electrical characteristics. As an example, it is possible to provide a semiconductor device 1A capable of improving the breakdown voltage.
  • the outer diode D2 preferably consists of a floating diode formed in an electrically floating state. This structure can appropriately suppress the electrical influence of the outer region 10 on the device region 9 .
  • the outer diode D2 may surround the trench isolation structure 20 in plan view.
  • the chip 2 may have first to fourth side surfaces 5A to 5D.
  • the first region 6 may be exposed from at least one of the first to fourth side surfaces 5A to 5D.
  • the second region 7 may be exposed from at least one of the first to fourth side surfaces 5A-5D. That is, the outer diode D2 may be exposed from at least one of the first to fourth side surfaces 5A to 5D.
  • the outer diode D2 when the outer diode D2 is electrically disconnected from the inner diode D1, the electrical influence of the outer region 10 on the device region 9 can be suppressed.
  • a second region 7 (outer diode D2) exposed from at least one of them can be formed. That is, the design rule imposed on the second region 7 can be relaxed while improving the electrical characteristics.
  • the second region 7 may be exposed from all of the first to fourth side surfaces 5A to 5D. According to this structure, the second region 7 can be formed without using a resist mask, so the cost can be reduced.
  • the trench gate structure 30 preferably has a multi-electrode structure including a lower electrode 36 and an upper electrode 37 vertically separated and embedded in the gate trench 31 .
  • the second region 7 of the inner diode D1 is preferably electrically connected to the lower electrode .
  • a plurality of trench gate structures 30 may be arranged in stripes in the device region 9 .
  • the trench isolation structure 20 may include an isolation electrode 23 embedded within the isolation trench 21 .
  • the second region 7 of the inner diode D1 is preferably electrically connected to the separation electrode 23.
  • FIG. Trench isolation structure 20 preferably has a different internal structure than trench gate structure 30 .
  • Trench isolation structure 20 preferably has a single electrode structure including a single isolation electrode 23 .
  • the semiconductor device 1A preferably includes a source region 60 (impurity region) in the device region 9.
  • Source region 60 is preferably formed in the surface layer portion of first main surface 3 so as to be in contact with trench gate structure 30 .
  • Source region 60 is preferably spaced from trench isolation structure 20 so as not to contact trench isolation structure 20 . According to this structure, undesirable current paths can be suppressed.
  • the semiconductor device 1A preferably includes a dummy trench structure 40 formed in a region between the trench isolation structure 20 and the trench gate structure 30 in the device region 9.
  • the dummy trench structure 40 is preferably formed to penetrate the second region 7 and electrically separated from the trench gate structure 30 . According to this structure, stress generated between the trench isolation structure 20 and the trench gate structure 30 can be relieved by the dummy trench structure 40 . As a result, variations in electrical characteristics on the side of the device region 9 caused by stress generated between the trench isolation structure 20 and the trench gate structure 30 can be suppressed.
  • the dummy trench structure 40 preferably has an internal structure different from that of the trench gate structure 30 .
  • Dummy trench structure 40 preferably has an internal structure different from trench isolation structure 20 .
  • the dummy trench structure 40 may include a dummy electrode 43 buried on the bottom side of the dummy trench 41 and a buried insulator 44 buried on the opening side of the dummy trench 41 .
  • Dummy trench structure 40 preferably does not include an electrode facing dummy electrode 43 with buried insulator 44 interposed in dummy trench 41 .
  • the semiconductor device 1A may include an intermediate diode D3 including the first region 6 and the second region 7 positioned between the trench isolation structure 20 and the dummy trench structure 40 in the device region 9.
  • Middle diode D3 is preferably electrically isolated from outer diode D2 by trench isolation structure 20 .
  • Middle diode D3 may be electrically isolated from inner diode D1 by dummy trench structure 40 .
  • the intermediate diode D3 acts as a buffer between the inner diode D1 and the outer diode D2, so that the inner diode D1 and the outer diode D2 are properly electrically isolated.
  • the semiconductor device 1A includes a chip 2, a trench isolation structure 20, a trench gate structure 30, a first body region 7A and a second body region 7B.
  • Chip 2 has a first main surface 3 .
  • the trench isolation structure 20 is formed in a strip shape extending in the first direction X on the first main surface 3 .
  • the trench gate structure 30 is formed on the first main surface 3 in a strip shape extending in a second direction Y intersecting the first direction X, and partitions the trench isolation structure 20 and the mesa portion 50 (first mesa portion 50A). .
  • the first body region 7A is formed in the surface layer portion of the first main surface 3 within the mesa portion 50 .
  • the second body region 7B is formed on the surface layer portion of the first principal surface 3 outside the mesa portion 50. As shown in FIG.
  • the second body region 7B is electrically separated from the first body region 7A by the trench isolation structure 20. As shown in FIG. According to this structure, it is possible to prevent the electrical characteristics on the first body region 7A side from being restricted by the electrical characteristics on the second body region 7B side. Therefore, it is possible to provide the semiconductor device 1A with improved electrical characteristics.
  • the first body region 7A is preferably in contact with the trench gate structure 30.
  • the second body region 7B is preferably in contact with the trench isolation structure 20. As shown in FIG.
  • the second body region 7B is preferably formed in an electrically floating state. This structure can appropriately suppress the electrical influence of the second body region 7B on the first body region 7A. In this case, a source potential is preferably applied to the first body region 7A.
  • a pair of trench isolation structures 20 are preferably arranged on the first main surface 3 with a space therebetween in the second direction Y.
  • the trench gate structure 30 is preferably formed in a region sandwiched between the pair of trench isolation structures 20 and partitions the pair of trench isolation structures 20 and the mesa portion 50 .
  • a pair of trench gate structures 30 are arranged with a gap in the first direction X in a region sandwiched between the pair of trench isolation structures 20 to partition the pair of trench isolation structures 20 and the mesa portion 50 . is preferred.
  • the first body region 7A is preferably in contact with the pair of trench isolation structure 20 and trench gate structure 30 within the mesa portion 50 .
  • the first body region 7A preferably extends in a strip shape along the trench gate structure 30 in plan view.
  • the second body region 7B is preferably in contact with one or both of the pair of trench isolation structures 20 outside the mesa portion 50 .
  • Second body region 7B preferably surrounds trench isolation structure 20 and trench gate structure 30 in plan view.
  • the chip 2 may have first to fourth side surfaces 5A to 5D.
  • the second body region 7B may be exposed from at least one of the first to fourth side surfaces 5A to 5D, or may be exposed from all of the first to fourth side surfaces 5A to 5D. good too.
  • the semiconductor device 1A preferably includes a source region 60 (impurity region) formed in the surface layer of the first body region 7A.
  • Source region 60 preferably abuts trench gate structure 30 . It is preferable that the source region 60 is not formed in the surface layer portion of the second body region 7B.
  • the source region 60 preferably extends in a strip shape along the trench gate structure 30 in plan view. Source region 60 is preferably spaced from trench isolation structure 20 so as not to contact trench isolation structure 20 . According to this structure, undesirable current paths can be suppressed.
  • the semiconductor device 1A preferably includes a dummy trench structure 40 that is spaced apart in the first direction X from the trench gate structure 30 and extends in the second direction Y and that is electrically isolated from the trench gate structure 30 .
  • the second body region 7B is preferably electrically separated from the dummy trench structure 40.
  • the first body region 7A may be electrically separated from the dummy trench structure 40.
  • FIG. 8 is a plan view corresponding to FIG. 2 and showing the structure of the first main surface 3 of the chip 2 of the semiconductor device 1B according to the second embodiment.
  • FIG. 9 is an enlarged view of region IX shown in FIG. 10 is a cross-sectional view taken along line X-X shown in FIG. 9.
  • FIG. 11 is a cross-sectional view taken along line XI-XI shown in FIG. 9.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG. 9.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 9.
  • FIG. 9 is an enlarged view of region IX shown in FIG. 10 is a cross-sectional view taken along line X-X shown in FIG. 9.
  • FIG. 11 is a cross-sectional view taken along line XI-XI shown in FIG. 9.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in
  • a plurality of trench gate structures 30 are formed on the first main surface 3 spaced apart from the trench isolation structures 20 in the device region 9 in this embodiment.
  • the plurality of trench gate structures 30 are spaced apart in the second direction Y from a pair of trench isolation structures 20 (the first trench isolation structure 20A and the second trench isolation structure 20B) extending in the first direction X. formed. That is, the plurality of trench gate structures 30 have a first end portion 30 a on one side spaced apart in the second direction Y from the trench isolation structure 20 and a second end portion 30 a on the other side spaced apart in the second direction Y from the trench isolation structure 20 . Each has an end portion 30b.
  • the distance between the trench isolation structure 20 and the trench gate structure 30 (both ends 30a and 30b) is preferably set within a range where the depletion layer covers the bottom wall of the trench isolation structure 20 and the bottom wall of the trench gate structure 30.
  • a plurality of trench gate structures 30 may be formed at intervals of 0.1 ⁇ m or more and 2 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less) from the trench isolation structure 20 in the second direction Y.
  • the spacing between the trench isolation structures 20 and the trench gate structures 30 may be approximately equal to the spacing between the plurality of trench gate structures 30 .
  • a plurality of dummy trench structures 40 are formed on the first main surface 3 spaced apart from the trench isolation structures 20 in the device region 9 in this embodiment. Specifically, the plurality of dummy trench structures 40 are spaced apart in the second direction Y from a pair of trench isolation structures 20 (the first trench isolation structure 20A and the second trench isolation structure 20B) extending in the first direction X. formed.
  • the plurality of dummy trench structures 40 have a first end portion 40a on one side separated from the trench isolation structure 20 in the second direction Y and a second end portion 40a on the other side separated from the trench isolation structure 20 in the second direction Y. Each has an end portion 40b.
  • the multiple dummy trench structures 40 are electrically isolated from the multiple trench gate structures 30 and the trench isolation structures 20 in this embodiment.
  • a plurality of dummy trench structures 40 are formed in an electrically floating state in this form.
  • the distance between the trench isolation structure 20 and the dummy trench structure 40 (both ends 40 a and 40 b ) is preferably set within a range where the depletion layer covers the bottom walls of the trench isolation structure 20 and dummy trench structure 40 .
  • the plurality of dummy trench structures 40 may be formed at intervals of 0.1 ⁇ m or more and 2 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less) from the trench isolation structure 20 in the second direction Y.
  • the spacing between trench isolation structure 20 and dummy trench structure 40 is preferably substantially equal to the spacing between trench isolation structure 20 and trench gate structure 30 .
  • the semiconductor device 1B includes a pair of mesa connection portions 51 that connect both end portions of a plurality of mesa portions 50 in the device region 9 .
  • the pair of mesa connection portions 51 are divided into a region between the trench isolation structure 20 and the plurality of trench gate structures 30 and a region between the trench isolation structure 20 and the plurality of dummy trench structures 40, respectively.
  • the pair of mesa connection portions 51 are each made up of a portion of the chip 2 and include the first region 6 and the second region 7 respectively.
  • the pair of mesa connection portions 51 extends in a strip shape in a direction (first direction X) intersecting (more specifically, perpendicular to) the extending direction (second direction Y) of the plurality of mesa portions 50 in plan view.
  • the pair of mesa connection portions 51 specifically includes a plurality of pairs of first mesa connection portions 51A, a plurality of pairs of second mesa connection portions 51B, and a plurality of third mesa connection portions 51C.
  • a pair of first mesa connection portions 51A connect both ends of first mesa portions 50A adjacent in the first direction X to each other.
  • the pair of first mesa connection portions 51A form one annular mesa portion surrounding the pair of first mesa portions 50A and one trench gate structure 30 in plan view.
  • the plurality of pairs of first mesa connection portions 51A are integrally formed in the first direction X. As shown in FIG. Thus, the plurality of pairs of first mesa connection portions 51A form a ladder-like mesa portion surrounding the plurality of first mesa portions 50A and the plurality of trench gate structures 30 in plan view.
  • a pair of second mesa connection portions 51B connect both end portions of the first mesa portion 50A and the second mesa portion 50B adjacent in the first direction X.
  • the pair of second mesa connection portions 51B form one annular mesa portion surrounding one trench gate structure 30 together with the first mesa portion 50A and the second mesa portion 50B adjacent in the first direction X in plan view.
  • the plurality of pairs of second mesa connection portions 51B are formed in the first direction X integrally with the plurality of pairs of first mesa connection portions 51A.
  • the plurality of pairs of second mesa connection portions 51B form the plurality of pairs of first mesa connection portions 51A, the plurality of first mesa portions 50A, the plurality of second mesa portions 50B, and the plurality of trench gate structures 30 in plan view. It forms a surrounding ladder-like mesa.
  • a pair of third mesa connection portions 51C connect both end portions of the second mesa portion 50B and the third mesa portion 50C adjacent in the first direction X.
  • the pair of third mesa connection portions 51C form one annular mesa portion surrounding one dummy trench structure 40 together with the second mesa portion 50B and the third mesa portion 50C adjacent in the first direction X in plan view.
  • the plurality of pairs of third mesa connection portions 51C are integrally formed in the first direction X with the plurality of pairs of first mesa connection portions 51A and the plurality of pairs of second mesa connection portions 51B.
  • the plurality of pairs of third mesa connection portions 51C are divided into the plurality of pairs of first mesa connection portions 51A, the plurality of pairs of second mesa connection portions 51B, the plurality of first mesa portions 50A, and the plurality of second mesa connection portions 50A in plan view.
  • a ladder-like mesa portion is formed surrounding the portion 50B, the plurality of trench gate structures 30 and the plurality of dummy trench structures 40 .
  • the plurality of inner diodes D1 are electrically connected to each other via a pair of mesa connection portions 51 (specifically, first and second mesa connection portions 51A and 51B). That is, the plurality of inner diodes D1 are formed in an annular shape (in this form, a square annular shape) surrounding the plurality of trench gate structures 30 within the device region 9 .
  • the outer diode D2 is electrically isolated from the plurality of inner diodes D1 by trench isolation structures 20, as in the first embodiment described above.
  • the plurality of intermediate diodes D3 are electrically connected to the plurality of inner diodes D1 via a pair of mesa connection portions 51 (specifically, first to third mesa connection portions 51A to 51C). . That is, the plurality of intermediate diodes D3 are formed in a ring shape (in this embodiment, a square ring shape) surrounding the plurality of dummy trench structures 40 together with the plurality of inner diodes D1 within the device region 9 . Also, in this embodiment, the intermediate diodes D3 are electrically connected between the source and the drain in the same manner as the inner diodes D1, and function as body diodes of the MISFET.
  • the field insulating film 70 covers a plurality of mesa connection portions 51 in the device region 9 in this form.
  • the field insulating film 70 continues to the gate insulating film 32 (lower insulating film 34 ) of the plurality of trench gate structures 30 and the dummy insulating film 42 (buried insulator 44 ) of the plurality of dummy trench structures 40 at the plurality of mesa connection portions 51 . ing.
  • the plurality of via electrodes 80 includes, in this embodiment, a plurality of third source via electrodes 84 penetrating through the interlayer insulating film 72 and electrically connected to the corresponding plurality of lead portions 39 of the trench gate structure 30 .
  • the plurality of third source via electrodes 84 are arranged at intervals in the first direction X and the second direction Y in plan view, and are opposed to each other in the first direction X and the second direction Y. As shown in FIG.
  • the connecting positions of the plurality of third source via electrodes 84 to the plurality of lead portions 39 are arbitrary.
  • the plurality of third source via electrodes 84 do not necessarily have to be arranged on the same line extending in the first direction X in plan view, and may be arranged in the second direction Y so as to be shifted from each other.
  • the source finger electrodes 95 are connected to the plurality of second source via electrodes 83 and the plurality of third source via electrodes 84 in this embodiment.
  • the source finger electrodes 95 apply the source potential applied to the source pad electrode 94 to the plurality of second source via electrodes 83 and the plurality of third source via electrodes 84 .
  • the source potentials applied to the plurality of second source via electrodes 83 are applied to the isolation electrodes 23 .
  • the source potentials applied to the plurality of third source via electrodes 84 are applied to the lower electrodes 36 of the plurality of trench gate structures 30 via the plurality of lead portions 39 .
  • the semiconductor device 1B also achieves the same effects as those described for the semiconductor device 1A.
  • FIG. 14 corresponds to FIG. 2 and is a plan view showing the structure of the first main surface 3 of the chip 2 of the semiconductor device 1C according to the third embodiment.
  • semiconductor device 1C includes a plurality (four in this embodiment) of device regions 9 (inner regions) set in the inner portion of first main surface 3 .
  • the four device regions 9 include a first device region 9A, a second device region 9B, a third device region 9C and a fourth device region 9D.
  • the number and arrangement of the device regions 9 are arbitrary, and are adjusted according to the size of the first main surface 3 and the electrical characteristics of the MISFET to be achieved. Below, one arrangement example of the plurality of device regions 9 will be described.
  • the first device region 9A is set along a corner connecting the first side surface 5A and the third side surface 5C in plan view.
  • regions are set to square shape in planar view.
  • the second device region 9B is set along a corner connecting the second side surface 5B and the third side surface 5C with a gap in the second direction Y from the first device region 9A in plan view.
  • the third device area 9C is set along a corner connecting the first side surface 5A and the fourth side surface 5D with a gap in the first direction X from the first device area 9A.
  • the third device region 9C is set to have a rectangular shape that is larger than the first and second device regions 9A and 9B in plan view. In this form, the third device region 9C faces the first device region 9A in the first direction X in plan view, and does not face the second device region 9B.
  • a fourth device region 9D is spaced in the first direction X from the second device region 9B and spaced in the second direction Y from the third device region 9C at a corner connecting the second side 5B and the fourth side 5D. set along the part.
  • the fourth device region 9D is set to have a rectangular shape that is larger than the first and second device regions 9A and 9B in plan view. In this form, the fourth device region 9D faces the second device region 9B in the first direction X in plan view, and does not face the first device region 9A.
  • the outer region 10 includes an annular region 10a, a pad region 10b and an intermediate region 10c in this form.
  • the annular region 10a is set in an annular shape (specifically, a square annular shape) extending along the peripheral edges (first to fourth side surfaces 5A to 5D) of the first main surface 3 in plan view, and a plurality of devices It surrounds the area 9 collectively.
  • the pad region 10b is set in a region between the first device region 9A and the second device region 9B in plan view, and extends from a portion of the annular region 10a along the central portion of the third side surface 5C to the fourth side surface. Projecting towards 5D.
  • the pad area 10b is set to have a square shape in plan view.
  • the intermediate area 10c is set in an area between the plurality of device areas 9 in plan view.
  • the intermediate region 10c is set in a strip shape having a portion extending in the first direction X and a portion extending in the second direction Y in this embodiment.
  • the semiconductor device 1C includes two device regions 9 spaced apart in the first direction X or the second direction Y, the intermediate region 10c is set in a band shape extending in the first direction X or the second direction Y.
  • a plurality of device regions 9 are respectively surrounded by a plurality of trench isolation structures 20 described above and partitioned from the outer region 10 respectively. That is, the plurality of trench isolation structures 20, as in the case of the above-described first embodiment, divides the second region 7 into a plurality of portions (plurality of first body regions 7A) located within the plurality of device regions 9, And, it is separated into a portion (second body region 7B) located in the outer region 10 .
  • the plurality of device regions 9 includes the plurality of trench gate structures 30, the plurality of dummy trench structures 40, the plurality of inner diodes D1, the plurality of intermediate diodes D3, the plurality of source regions 60, the plurality of contact holes 61, the plurality of A contact region 62, a field insulating film 70, a main surface insulating film 71, an interlayer insulating film 72, a plurality of gate via electrodes 81, a plurality of first source via electrodes 82 and a plurality of second source via electrodes 83 are formed.
  • each trench isolation structure 20 is adjusted according to the planar shape of each device region 9 .
  • the number of trench gate structures 30 formed in each device region 9 is arbitrary and adjusted according to the size of each device region 9 .
  • a plurality of trench gate structures 30 extend in different directions (first direction X or second direction Y) in the plurality of device regions 9 in this embodiment.
  • the plurality of dummy trench structures 40 extend along the plurality of trench gate structures 30 within each device region 9 and extend along both sides of the plurality of trench gate structures 30 in the first direction X or both sides in the second direction Y. sandwiched from the sides.
  • a plurality of trench gate structures 30 are arranged at intervals in the first direction X in plan view, and are formed in strips extending in the second direction Y, respectively. That is, in the first device region 9A, a plurality of trench gate structures 30 are arranged in stripes extending in the second direction Y in plan view.
  • a plurality of trench gate structures 30 are arranged at intervals in the second direction Y in plan view, and are formed in strips extending in the first direction X, respectively. That is, in the second device region 9B, a plurality of trench gate structures 30 are arranged in stripes extending in the first direction X in plan view.
  • a plurality of trench gate structures 30 are arranged in stripes extending in the first direction X in plan view, similar to the second device region 9B.
  • a plurality of trench gate structures 30 are arranged in stripes extending in the second direction Y, similar to the first device region 9A.
  • the plurality of trench gate structures 30 extend in directions different from each other in the first device region 9A and the second device region 9B facing the second direction Y. Also, the plurality of trench gate structures 30 extend in directions different from each other in the third device region 9C and the fourth device region 9D facing the second direction Y. As shown in FIG. Also, the plurality of trench gate structures 30 extend in directions different from each other in the first device region 9A and the third device region 9C facing in the first direction X. As shown in FIG. Also, the plurality of trench gate structures 30 extend in directions different from each other in the second device region 9B and the fourth device region 9D that face each other in the first direction X. As shown in FIG.
  • the plurality of trench gate structures 30 extend in one direction in the first device region 9A and the fourth device region 9D facing each other in one diagonal direction of the first main surface 3, and extend in another direction in the first main surface 3. It extends in a cross direction crossing one direction in the second device region 9B and the third device region 9C that are diagonally opposed to each other.
  • the semiconductor device 1C has at least one trench gate structure 30 extending in the first direction X and crossing the first direction X (specifically at least one trench gate structure 30 extending in a second direction Y which is perpendicular to the direction Y). At least one trench gate structure 30 extending in the first direction X faces at least one trench gate structure 30 extending in the first direction X in one or both of the first direction X and the second direction Y. good too.
  • At least one trench gate structure 30 extending in the second direction Y faces at least one trench gate structure 30 extending in the second direction Y in one or both of the first direction X and the second direction Y. good too. At least one trench gate structure 30 extending in the second direction Y faces at least one trench gate structure 30 extending in the first direction X in one or both of the first direction X and the second direction Y. good too.
  • the outer diode D2 has a first region 6 and a second region 7 (second body region 7B) located in regions (outer regions 10) outside the device regions 9 . That is, the outer diode D2 is formed in the annular region 10a, the pad region 10b and the intermediate region 10c in this embodiment. That is, the outer diode D2 is formed in an annular shape that collectively surrounds the plurality of device regions 9 in plan view.
  • the outer diode D2 is formed in a ring shape that individually surrounds the plurality of device regions 9 in plan view.
  • the outer diode D2 may be exposed from at least one of the first to fourth side surfaces 5A to 5D as in the first embodiment.
  • the outer diode D2 is formed in the entire region outside the plurality of device regions 9 on the first main surface 3 in this embodiment.
  • the field insulating film 70 covers the outer diode D2 in the annular region 10a, the pad region 10b and the intermediate region 10c of the outer region 10 in this form.
  • the field insulating film 70 preferably covers the entire outer diode D2.
  • field insulating film 70 may partially cover outer diode D2, and main surface insulating film 71 may cover the portion exposed from field insulating film 70 in outer diode D2.
  • the gate pad electrode 91 is arranged on the interlayer insulating film 72 in the same manner as in the first embodiment.
  • the gate finger electrodes 92 are formed in strips across the plurality of device regions 9 so as to intersect (specifically, perpendicularly) the plurality of trench gate structures 30 arranged in the plurality of device regions 9 in plan view. formed.
  • the gate finger electrodes 92 are electrically connected to the trench gate structures 30 (upper electrodes 37 ) through the gate via electrodes 81 in the device regions 9 .
  • the manner in which the gate finger electrodes 92 are routed is arbitrary.
  • the source pad electrode 94 is arranged in a region partitioned by the gate wiring electrode 90 in plan view, and overlaps the plurality of device regions 9 .
  • the source pad electrode 94 is connected to the multiple first source via electrodes 82 .
  • the source pad electrode 94 is electrically connected to the second region 7 , the plurality of source regions 60 and the plurality of contact regions 62 via the plurality of first source via electrodes 82 in the plurality of device regions 9 .
  • the source finger electrodes 95 are formed in strips extending along the plurality of trench isolation structures 20 arranged in the plurality of device regions 9 in plan view.
  • the source finger electrodes 95 are electrically connected to the multiple isolation electrodes 23 via the multiple second source via electrodes 83 in the multiple device regions 9 .
  • the manner in which the source finger electrodes 95 are routed is arbitrary.
  • a plurality of device regions 9 are electrically connected to the gate wiring electrode 90, the source wiring electrode 93 and the drain electrode 96, respectively. That is, the functional devices (MISFETs and inner diodes D1) formed in a plurality of device regions 9 are driven and controlled at the same timing. As described above, the semiconductor device 1C also exhibits the same effects as those described for the semiconductor device 1A.
  • the trench gate structure 30 according to the second embodiment described above may be applied to the semiconductor device 1C according to the third embodiment.
  • the source wiring electrode 93 is electrically connected to the first to third source via electrodes 82 to 84 in the multiple device regions 9 .
  • FIG. 15 is a sectional view showing a modification of the second region 7, which corresponds to FIG. 5 and is applied to the first to third embodiments.
  • FIG. 15 shows an example in which the second region 7 according to the modification is applied to the semiconductor device 1A according to the first embodiment. It can also be applied to morphology.
  • the second region 7 according to the first embodiment is exposed from the first to fourth side surfaces 5A to 5D.
  • the second region 7 according to the modified example is spaced apart from the first to fourth side surfaces 5A to 5D and is the surface layer portion of the first main surface 3 (first region 6). is formed in That is, the second region 7 exposes the first region 6 from the peripheral portion of the first principal surface 3 .
  • the outer diode D2 is formed in the outer region 10 spaced apart from the first to fourth side surfaces 5A to 5D in this embodiment.
  • FIG. 16 is a plan view corresponding to FIG. 3 and showing a first modification of the dummy trench structure 40 applied to the first to third embodiments.
  • 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 16.
  • FIG. 16 and 17 show an example in which the dummy trench structure 40 according to the first modification is applied to the semiconductor device 1A according to the first embodiment, but the dummy trench structure 40 according to the first modification is It can also be applied to the second and third embodiments.
  • the dummy trench structure 40 according to the first embodiment has an internal structure different from the internal structure of the trench isolation structure 20 and the internal structure of the trench gate structure 30 .
  • the dummy trench structure 40 according to the first modification has an internal structure similar to that of the trench gate structure 30 and an internal structure different from that of the trench isolation structure 20 .
  • the dummy trench structure 40 according to the first modification does not have a buried insulator 44 and includes dummy trenches 41 , dummy insulating films 42 and dummy electrodes 43 .
  • Dummy trench 41 , dummy insulating film 42 and dummy electrode 43 are formed in the same manner as gate trench 31 , gate insulating film 32 and gate electrode 33 .
  • the dummy insulating film 42 includes a dummy lower insulating film 100 and a dummy upper insulating film 101 corresponding to the lower insulating film 34 and the upper insulating film 35 of the gate insulating film 32, respectively.
  • Dummy electrode 43 includes dummy lower electrode 102, dummy upper electrode 103 and dummy intermediate insulating film 104 corresponding to lower electrode 36, upper electrode 37 and intermediate insulating film 38 of gate electrode 33, respectively.
  • the dummy lower electrode 102 has a plurality of dummy lead portions 105 corresponding to the plurality of lead portions 39 of the lower electrode 36 .
  • the dummy lower electrode 102 (dummy lead-out portion 105) is electrically connected to the isolation electrode 23 of the trench isolation structure 20, and the dummy upper electrode 103 is formed in an electrically floating state.
  • FIG. 18 is a cross-sectional view corresponding to FIG. 5 and showing a second modification of the dummy trench structure 40 applied to the first to third embodiments.
  • FIG. 18 shows an example in which the dummy trench structure 40 according to the second modification is applied to the semiconductor device 1A according to the first embodiment. It can also be applied to the third embodiment.
  • the dummy trench structure 40 according to the second modification has an internal structure similar to that of the trench isolation structure 20 and an internal structure different from that of the trench gate structure 30 .
  • the dummy trench structure 40 according to the second modification does not have a buried insulator 44 and includes dummy trenches 41 , dummy insulating films 42 and dummy electrodes 43 .
  • the dummy insulating film 42 and the dummy electrode 43 are formed in the same manner as the isolation insulating film 22 and the isolation electrode 23 .
  • Dummy electrode 107 is electrically connected to isolation electrode 23 at the communicating portion of isolation trench 21 and dummy trench 41 .
  • FIG. 19 is a sectional view corresponding to FIG. 3 and showing a modification of the device region 9 applied to the first to third embodiments.
  • FIG. 19 shows an example in which the device region 9 according to the modification is applied to the semiconductor device 1A according to the first embodiment. can also be applied.
  • a plurality of dummy trench structures 40 are formed in the device region 9 according to the first embodiment.
  • dummy trench structure 40 is not formed in device region 9 according to the modification. Therefore, the outermost trench gate structure 30 faces the trench isolation structure 20 in the first direction X with one mesa portion 50 interposed therebetween.
  • each of the above-described embodiments can be implemented in other forms.
  • the pad region 10b of the outer region 10 (the curved portion 9a of the device region 9/the curved portion 20E of the trench isolation structure 20) is set in the central portion of the third side surface 5C in plan view. shown.
  • the arrangement of the pad region 10b is arbitrary.
  • pad region 10b (bending portion 9a/trench bending portion 20E) may be arranged in a region along any corner of first main surface 3 in plan view.
  • the plurality of source regions 60 were formed only in the plurality of first mesa portions 50A and not formed in the plurality of second to third mesa portions 50B to 50C.
  • the plurality of source regions 60 may be formed in any one or both of the plurality of second to third mesa portions 50B to 50C.
  • the gate wiring electrode 90 is formed separately from the plurality of gate via electrodes 81 .
  • part of the gate wiring electrode 90 may be formed as a plurality of gate via electrodes 81 . That is, the gate wiring electrode 90 may include a plurality of gate via electrodes 81 penetrating through the interlayer insulating film 72 .
  • the source wiring electrode 93 is formed separately from the plurality of first to third source via electrodes 82 to 84 .
  • part of the source wiring electrode 93 may be formed as a plurality of first to third source via electrodes 82 to 84 penetrating the interlayer insulating film 72 . That is, the source wiring electrode 93 may include a plurality of first to third source via electrodes 82 to 84 penetrating the interlayer insulating film 72 .
  • the source potential is applied to the lower electrode 26 of the trench gate structure 30 .
  • a gate potential may be applied to the lower electrode 26 of the trench gate structure 30 .
  • the third source via electrode 84 may be changed to a gate via electrode, and the gate finger electrode 92 may be electrically connected to the gate via electrode.
  • the inner diode D1 and the intermediate diode D3 are electrically isolated from the bottom electrode 26.
  • trench gate structure 30 has a structure different from that of the trench isolation structure 20 was shown.
  • trench gate structure 30 may have an internal structure similar to trench isolation structure 20 (ie, a single electrode structure).
  • the gate insulating film 32 and the gate electrode 33 are formed in the same manner as the isolation insulating film 22 and the isolation electrode 23 .
  • first conductivity type is the “n type” and the “second conductivity type” is the p type
  • the "two-conductivity type” may be the "n-type.”
  • a specific configuration in this case can be obtained by replacing "n-type region” with “p-type region” and "n-type region” with “p-type region” in the above description and accompanying drawings.
  • the p-type third region 8 may be employed instead of the n-type third region 8 .
  • an IGBT Insulated Gate Bipolar Transistor
  • a specific configuration in this case is to replace the "source (impurity region)" of the MISFET with the “emitter (impurity region)" of the IGBT in the above description, and replace the "drain” of the MISFET with the "collector” of the IGBT.
  • the chip 2 may consist of a WBG (Wide Band Gap) semiconductor chip.
  • a WBG semiconductor is a semiconductor with a bandgap that exceeds that of silicon.
  • the chip 2 may contain GaN (gallium nitride), SiC (silicon carbide), diamond, or the like as a WBG semiconductor.
  • a chip having a main surface, a first region of a first conductivity type formed on a surface layer of the main surface, and a second region of a second conductivity type formed on a surface layer of the first region.
  • a trench that penetrates through the second region surrounds the inner side of the second region, and defines an inner region on the inner side of the second region and an outer region on the outer side of the second region on the main surface.
  • an isolation structure a trench gate structure formed in the inner region so as to penetrate the second region, an inner diode including the first region and the second region located in the inner region, and an inner diode in the outer region. an outer diode electrically isolated from the trench gate structure and the inner diode by the trench isolation structure, comprising the first region and the second region located thereon.
  • trench gate structure has a multi-electrode structure including a lower electrode and an upper electrode vertically separated and embedded in the gate trench.
  • A12 The semiconductor device according to any one of A1 to A11, further including a first conductivity type impurity region formed in a surface layer portion of the second region so as to be in contact with the trench gate structure in the inner region.
  • A14 Further including a dummy trench structure formed in a region between the trench isolation structure and the trench gate structure in the inner region so as to penetrate the second region and electrically isolated from the trench gate structure. , A1 to A13.
  • A15 Further an intermediate diode including the first region and the second region located between the trench isolation structure and the dummy trench structure and electrically isolated from the outer diode by the trench isolation structure
  • the semiconductor device of A14 comprising:
  • the dummy trench structure includes a dummy electrode embedded in the bottom side of the dummy trench and an insulator embedded in the opening of the dummy trench.
  • a chip having a main surface, a trench isolation structure on the main surface extending in a first direction, and a trench isolation structure formed on the main surface to extend in a second direction intersecting the first direction, the trench isolation a trench gate structure partitioning a structure and a mesa; a first body region formed in the surface layer of the main surface within the mesa; and a trench isolation formed outside the mesa in the surface layer of the main surface. a second body region electrically separated from the trench gate structure and the first body region by a structure.
  • a pair of trench isolation structures are arranged on the main surface at intervals in the second direction, the trench gate structure is formed in a region sandwiched between the pair of trench isolation structures, and a pair of The semiconductor device according to any one of B1 to B5, wherein the trench isolation structure and the mesa portion are separated.
  • a pair of trench gate structures are arranged with a gap in the first direction in a region sandwiched between the pair of trench isolation structures, and partition the pair of trench isolation structures and the mesa portion. , B6.
  • a chip having a main surface, a trench isolation structure formed on the main surface, a trench gate structure formed on the main surface at a distance from the trench isolation structure, the trench gate structure and the trench a dummy trench structure formed on the main surface so as to be interposed between isolation structures and electrically separated from the trench gate structure; and a region in the chip between the trench gate structure and the dummy trench structure.
  • an intermediate diode formed in a region between the trench isolation structure and the dummy trench structure within the chip; and the dummy trench structure relative to the trench isolation structure within the chip.
  • an outer diode formed in opposite regions and electrically isolated from the inner diode and the intermediate diode.
  • a chip (2) having a main surface (3), a trench isolation structure (20) defining one region (9) and the other region (10) on the main surface (3), and the one region (9 ) and a first diode (D1, D3) formed in said other region (10) and separated by said trench isolation structure (20). ), a semiconductor device (1A, 1B, 1C) including a second diode (D2) electrically isolated from the semiconductor device (1A, 1B, 1C).
  • the first diode (D1, D3) has a first anode and a first cathode
  • the second diode (D2) has an electrically open second anode and the first cathode.
  • the first diode (D1, D3) has a first anode and a first cathode
  • the second diode (D1, D3) has a second anode electrically connected to the first anode.
  • a second cathode electrically connected to said first cathode
  • said third diode (D2) having an electrically open third anode and said first cathode and said second cathode
  • a semiconductor device (1C) according to any one of E1-E4, comprising a third cathode electrically connected to the cathode.
  • the outer regions (10: 10a, 10b, 10c) surround the first device regions (9: 9A to 9D) and the second device regions (9: 9A to 9D) in plan view, 3 diodes (D2) according to any one of E1 to E5, surrounding the first device region (9:9A-9D) and the second device region (9:9A-9D) in plan view semiconductor device (1C).
  • the chip (2) has side surfaces (5A-5D), and the third diode (D2) is exposed from the side surfaces (5A-5D) of the chip (2), E1- The semiconductor device (1C) according to any one of E6.
  • the semiconductor device (1C) according to any one of E1 to E7, which is a two-body diode.
  • the first transistor has a plurality of first gate structures (30) arranged in stripes extending in one direction, and the second transistors (MISFET) cross the one direction.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置は、主面を有するチップと、前記主面の表層部に形成された第1導電型の第1領域と、前記第1領域の表層部に形成された第2導電型の第2領域と、前記第2領域を貫通し、前記第2領域の内方を取り囲み、前記主面に前記第2領域の内方側の内領域および前記第2領域の外方側の外領域を区画するトレンチ分離構造と、前記第2領域を貫通するように前記内領域に形成されたトレンチゲート構造と、前記内領域に位置する前記第1領域および前記第2領域を含む内側ダイオードと、前記外領域に位置する前記第1領域および前記第2領域を含み、前記トレンチ分離構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離された外側ダイオードと、を含む。

Description

半導体装置
 この出願は、2021年3月26日に日本国特許庁に提出された特願2021-053752号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
 特許文献1は、半導体基板、n型のドリフト領域、p型のボディ領域およびトレンチゲート電極を有する半導体装置を開示している。
特開2011-199109号公報
 一実施形態は、電気的特性を向上できる半導体装置を提供する。
 一実施形態は、主面を有するチップと、前記主面の表層部に形成された第1導電型の第1領域と、前記第1領域の表層部に形成された第2導電型の第2領域と、前記第2領域を貫通し、前記第2領域の内方を取り囲み、前記主面に前記第2領域の内方側の内領域および前記第2領域の外方側の外領域を区画するトレンチ分離構造と、前記第2領域を貫通するように前記内領域に形成されたトレンチゲート構造と、前記内領域に位置する前記第1領域および前記第2領域を含む内側ダイオードと、前記外領域に位置する前記第1領域および前記第2領域を含み、前記トレンチ分離構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離された外側ダイオードと、を含む、半導体装置を提供する。
 一実施形態は、主面を有するチップと、第1方向に延びるように前記主面に形成されたトレンチ分離構造と、前記第1方向に交差する第2方向に延びるように前記主面に形成され、前記トレンチ分離構造とメサ部を区画するトレンチゲート構造と、前記メサ部内において前記主面の表層部に形成された第1ボディ領域と、前記メサ部外において前記主面の表層部に形成され、前記トレンチ分離構造によって前記トレンチゲート構造および前記第1ボディ領域から電気的に切り離された第2ボディ領域と、を含む、半導体装置を提供する。
 上述の、またはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図1は、第1実施形態に係る半導体装置を示す平面図である。 図2は、図1に示すチップの第1主面の構造を示す平面図である。 図3は、図2に示す領域IIIの拡大図である。 図4は、図2に示す領域IVの拡大図である。 図5は、図3に示すV-V線に沿う断面図である。 図6は、図3に示すVI-VI線に沿う断面図である。 図7は、図3に示すVII-VII線に沿う断面図である。 図8は、図2に対応し、第2実施形態に係る半導体装置のチップの第1主面の構造を示す平面図である。 図9は、図8に示す領域IXの拡大図である。 図10は、図9に示すX-X線に沿う断面図である。 図11は、図9に示すXI-XI線に沿う断面図である。 図12は、図9に示すXII-XII線に沿う断面図である。 図13は、図9に示すXIII-XIII線に沿う断面図である。 図14は、図2に対応し、第3実施形態に係る半導体装置のチップの第1主面の構造を示す平面図である。 図15は、図5に対応し、第1~第3実施形態に適用される第2領域の変形例を示す断面図である。 図16は、図3に対応し、第1~第3実施形態に適用されるダミートレンチ構造の第1変形例を示す平面図である。 図17は、図16に示すXVII-XVII線に沿う断面図である。 図18は、図5に対応し、第1~第3実施形態に適用されるダミートレンチ構造の第2変形例を示す断面図である。 図19は、図3に対応し、第1~第3実施形態に適用されるデバイス領域の変形例を示す平面図である。
 以下、実施形態が詳細に説明される。添付図面は、模式図であり、必ずしも厳密に図示されたものではなく、縮尺等は必ずしも一致しない。添付図面のうちの平面図を示すものには、構造を明確化するためにハッチングが付されているものがある。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
 図1は、第1実施形態に係る半導体装置1Aを示す平面図である。図2は、図1に示すチップ2の第1主面3の構造を示す平面図である。図3は、図2に示す領域IIIの拡大図である。図4は、図2に示す領域IVの拡大図である。図5は、図3に示すV-V線に沿う断面図である。図6は、図3に示すVI-VI線に沿う断面図である。図7は、図3に示すVII-VII線に沿う断面図である。
 図1~図7を参照して、半導体装置1Aは、この形態(this embodiment)では、電界効果トランジスタの一例としてのトレンチ絶縁ゲート型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)を備えたスイッチングデバイスである。
 半導体装置1Aは、直方体形状に形成されたシリコン製のチップ2(半導体チップ)を含む。チップ2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する第1~第4側面5A~5Dを含む。第1主面3および第2主面4は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。第1側面5Aおよび第2側面5Bは、第1主面3に沿う第1方向Xに延び、第1方向Xに交差(具体的には直交)する第2方向Yに対向(背向)している。第3側面5Cおよび第4側面5Dは、第2方向Yに延び、第1方向Xに対向している。
 半導体装置1Aは、チップ2の第1主面3の表層部に形成されたn型(第1導電型)の第1領域6を含む。第1領域6は、第2主面4から第1主面3側に間隔を空けてチップ2内に形成されている。第1領域6は、「ドリフト領域」と称されてもよい。第1領域6は、第1主面3に沿って延びる層状に形成され、第1~第4側面5A~5Dのうちの少なくとも1つから露出している。
 第1領域6は、この形態では、第1主面3の表層部の全域に形成され、第1~第4側面5A~5Dの全てから露出している。第1領域6は、2μm以上30μm以下(好ましくは5μm以上15μm以下)の厚さを有していてもよい。第1領域6は、この形態では、n型のエピタキシャル層(具体的にはSiエピタキシャル層)によって形成されている。
 半導体装置1Aは、第1領域6の表層部に形成されたp型(第2導電型)の第2領域7を含む。第2領域7は、第1領域6の底部から第1主面3側に間隔を空けて第1領域6内に形成されている。第2領域7は、「ボディ領域」と称されてもよい。第2領域7は、第1主面3に沿って延びる層状に形成され、第1主面3および第1~第4側面5A~5Dのうちの少なくとも1つから露出している。
 第2領域7は、この形態では、第1領域6の表層部の全域に形成され、第1主面3の全域および第1~第4側面5A~5Dの全てから露出している。第2領域7は、第1主面3から第1領域6側に向けて漸減するp型不純物濃度勾配を有している。第2領域7は、第1主面3に沿う方向(第1方向Xおよび第2方向Y)に関して、p型不純物濃度が厚さ方向に急激に変化する部分を有さない。第2領域7は、第1主面3に沿って平坦に延びる底部を有し、厚さが急激に変化する部分を有さない。
 つまり、第2領域7は、第1領域6の表層部において一様な不純物濃度および一様な厚さを有している。第2領域7は、0.1μm以上3μm以下(好ましくは0.5μm以上1.5μm以下)の厚さを有していてもよい。第2領域7は、第1領域6よりも高いp型不純物濃度を有し、第1領域6のn型をp型に置換している。
 半導体装置1Aは、チップ2の第2主面4の表層部に形成されたn型の第3領域8を含む。第3領域8は、第1領域6よりも高いn型不純物濃度を有し、チップ2内において第1領域6に電気的に接続されている。第3領域8は、「ドレイン領域」と称されてもよい。第3領域8は、第2主面4に沿って延びる層状に形成され、第2主面4および第1~第4側面5A~5Dのうちの少なくとも1つから露出している。
 第3領域8は、この形態では、第2主面4の表層部の全域に形成され、第2主面4の全域および第1~第4側面5A~5Dの全てから露出している。第3領域8は、第1領域6よりも厚い。第3領域8は、50μm以上400μm以下の厚さ(好ましくは50μm以上150μm以下)を有していてもよい。第3領域8は、この形態では、n型の半導体基板(具体的にはSi基板)によって形成されている。
 半導体装置1Aは、第1主面3の内方部に設定された少なくとも1つ(この形態では1つ)のデバイス領域9(内領域)を含む。デバイス領域9は、MISFETが形成される領域である。デバイス領域9の個数および配置は任意であり、第1主面3のサイズや達成すべきMISFETの電気的特性に応じて調整される。デバイス領域9は、平面視において第1主面3の周縁から間隔を空けて第1主面3の内方部に設定されている。デバイス領域9は、この形態では、平面視において第1~第4側面5A~5Dに平行な4つの辺を有する多角形状に設定されている。デバイス領域9は、第3側面5C側の辺において第4側面5D側に向かって凹状に窪んだ屈曲部9aを有している。屈曲部9aは、この形態では、平面視において四角形状に窪んでいる。
 半導体装置1Aは、第1主面3においてデバイス領域9外の領域に設定された外領域10を含む。外領域10は、MISFETが形成されない領域であり、第1主面3の周縁部に設定されている。外領域10は、環状領域10aおよびパッド領域10bを含む。環状領域10aは、平面視において第1主面3の周縁(第1~第4側面5A~5D)に沿って延びる環状(具体的には四角環状)に設定され、デバイス領域9を取り囲んでいる。パッド領域10bは、平面視においてデバイス領域9の屈曲部9aによって区画された領域に設定され、環状領域10aのうちの第3側面5Cの中央部に沿う部分から第4側面5Dに向けて突出している。パッド領域10bは、この形態では、平面視において四角形状に設定されている。
 半導体装置1Aは、第1主面3に形成されたトレンチ分離構造20(a trench separation structure)を含む。トレンチ分離構造20は、平面視において第1主面3の周縁から間隔を空けて第2領域7の内方を取り囲む環状に形成されている。トレンチ分離構造20は、断面視において第2領域7を貫通している。トレンチ分離構造20は、第1主面3において、第2領域7の内方側のデバイス領域9、および、第2領域7の外方側の外領域10を区画している。
 換言すると、トレンチ分離構造20は、第2領域7を、デバイス領域9内に位置する部分、および、外領域10内に位置する部分に分離している。デバイス領域9内の第2領域7が「第1ボディ領域7A」と称され、外領域10内の第2領域7が「第2ボディ領域7B」と称されてもよい。トレンチ分離構造20は、延存方向の直交方向に関して0.1μm以上3μm以下(好ましくは、0.5μm以上2μm以下)の幅を有していてもよい。複数のトレンチ分離構造20は、1μm以上10μm以下(好ましくは1μm以上5μm以下)の深さを有していてもよい。
 トレンチ分離構造20は、この形態では、平面視において第1~第4側面5A~5Dに平行な4辺を有する多角環状に形成されている。トレンチ分離構造20は、具体的には、第1~第4トレンチ分離構造20A~20Dを一体的に含む。第1トレンチ分離構造20Aは第1側面5A側に位置し、第2トレンチ分離構造20Bは第2側面5B側に位置し、第3トレンチ分離構造20Cは第3側面5C側に位置し、第4トレンチ分離構造20Dは第4側面5D側に位置している。
 一対の第1トレンチ分離構造20Aおよび第2トレンチ分離構造20Bは、平面視において第2方向Yに離間して第1方向Xに延びている。第1主面3の中央部を第1方向Xに横切るラインを設定した場合、第1トレンチ分離構造20Aは当該ラインに対して第1側面5A側に位置し、第2トレンチ分離構造20Bは当該ラインに対して第2側面5B側に位置している。
 一対の第3トレンチ分離構造20Cおよび第4トレンチ分離構造20Dは、第1方向Xに離間して第2方向Yに延びている。第1主面3の中央部を第2方向Yに横切るラインを設定した場合、第3トレンチ分離構造20Cは当該ラインに対して第3側面5C側に位置し、第4トレンチ分離構造20Dは当該ラインに対して第4側面5D側に位置している。トレンチ分離構造20は、第3トレンチ分離構造20Cにおいて第4側面5D側に向かって凹状に窪んだトレンチ屈曲部20Eを有している。トレンチ屈曲部20Eは、この形態では、平面視において四角形状に窪み、外領域10のパッド領域10b(デバイス領域9の屈曲部9a)を区画している。
 トレンチ分離構造20は、分離トレンチ21、分離絶縁膜22および分離電極23を含む。トレンチ分離構造20は、単一の分離電極23を含むシングル電極構造を有している。分離トレンチ21は、第1主面3に形成され、トレンチ分離構造20の内壁(底壁および側壁)を区画している。分離トレンチ21は、第2領域7を貫通し、第1領域6の底部から第1主面3側に間隔を空けている。
 分離絶縁膜22は、分離トレンチ21の壁面を被覆している。分離絶縁膜22は、比較的厚いフィールド絶縁膜として形成されている。分離絶縁膜22は、酸化シリコン膜を含んでいてもよい。分離電極23は、分離絶縁膜22を挟んで分離トレンチ21に一体物(an integrated member)として埋設されている。分離電極23は、導電性ポリシリコンを含んでいてもよい。分離電極23には、ソース電位が印加される。ソース電位は、回路動作の基準となる基準電位、または、グランド電位であってもよい。
 半導体装置1Aは、デバイス領域9において第1主面3に形成された複数のトレンチゲート構造30を含む。以下の説明では、「第1側面5A」側を「一方側」といい、「第2側面5B側」を「他方側」という。複数のトレンチゲート構造30は、第1方向Xに間隔を空けて配置され、第2方向Yに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチゲート構造30は、平面視において第2方向Yに延びるストライプ状に形成されている。トレンチ分離構造20は、断面視において第2領域7を貫通している。
 複数のトレンチゲート構造30は、平面視において第1方向Xにパッド領域10bに対向する少なくとも1つ(この形態では複数)のトレンチゲート構造30を含む。複数のトレンチゲート構造30は、平面視において第2方向Yにパッド領域10bに対向する少なくとも1つ(この形態では複数)のトレンチゲート構造30を含む。第2方向Yにパッド領域10bに対向するトレンチゲート構造30は、第1方向Xにパッド領域10bに対向するトレンチゲート構造30よりも短い。
 複数のトレンチゲート構造30は、第2方向Yに関して、一方側の第1端部30aおよび他方側の第2端部30bをそれぞれ有している。複数のトレンチゲート構造30の両端部30a、30bは、この形態では、第1方向Xに延びる一対のトレンチ分離構造20(第1トレンチ分離構造20Aおよび第2トレンチ分離構造20B)にそれぞれ接続されている。
 複数のトレンチゲート構造30の間隔は、空乏層がトレンチ分離構造20の底壁および複数のトレンチゲート構造30の底壁を被覆する範囲に設定されることが好ましい。複数のトレンチゲート構造30は、0.1μm以上2μm以下(好ましくは0.5μm以上1.5μm以下)の間隔で配列されていてもよい。複数のトレンチゲート構造30は、第1方向Xにほぼ等間隔に配列されていることが好ましい。
 複数のトレンチゲート構造30は、第1方向Xに関して0.1μm以上3μm以下(好ましくは、0.5μm以上2μm以下)の幅をそれぞれ有していてもよい。複数のトレンチゲート構造30の幅は、トレンチ分離構造20の幅とほぼ等しいことが好ましい。複数のトレンチゲート構造30は、1μm以上10μm以下(好ましくは1μm以上5μm以下)の深さを有していてもよい。複数のトレンチゲート構造30の深さは、トレンチ分離構造20の深さとほぼ等しいことが好ましい。
 以下、1つのトレンチゲート構造30の内部構造が説明される。トレンチゲート構造30は、ゲートトレンチ31、ゲート絶縁膜32およびゲート電極33を含む。ゲートトレンチ31は、第1主面3に形成され、トレンチゲート構造30の壁面(側壁および底壁)を区画している。ゲートトレンチ31は、第2領域7を貫通し、第1領域6の底部から第1主面3側に間隔を空けている。ゲートトレンチ31は、分離トレンチ21とほぼ等しい幅および深さを有している。ゲートトレンチ31は、第2方向Yに関してトレンチ分離構造20(分離トレンチ21)に連通した両端部30a、30bを有している。
 ゲート絶縁膜32は、ゲートトレンチ31の開口側壁面および底側壁面を被覆している。開口側壁面は、第2領域7の底部に対してゲートトレンチ31の開口側に位置する壁面である。底側壁面は、第2領域7の底部に対してゲートトレンチ31の底壁側に位置する壁面である。ゲート絶縁膜32は、分離トレンチ21およびゲートトレンチ31の連通部において分離絶縁膜22に接続されている。ゲート絶縁膜32は、この形態では、下絶縁膜34、および、下絶縁膜34とは異なる厚さの上絶縁膜35を含む。
 下絶縁膜34は、ゲートトレンチ31の底側壁面を被覆している。下絶縁膜34は、ゲートトレンチ31の壁面から露出する第1領域6に接している。下絶縁膜34は、第2方向Yに関してゲートトレンチ31の両端部30a、30bにおいてゲートトレンチ31の開口側壁面および底側壁面を被覆し、トレンチ分離構造20の分離絶縁膜22に接続されている。下絶縁膜34は、分離絶縁膜22と同様、比較的厚いフィールド絶縁膜として形成されている。下絶縁膜34は、酸化シリコン膜を含んでいてもよい。
 上絶縁膜35は、ゲートトレンチ31の開口側壁面を被覆している。上絶縁膜35は、第1領域6を被覆する部分、および、第2領域7を被覆する部分を有している。第2領域7に対する上絶縁膜35の被覆面積は、第1領域6に対する上絶縁膜35の被覆面積よりも大きい。上絶縁膜35は、下絶縁膜34よりも薄いゲート絶縁膜として形成されている。上絶縁膜35は、酸化シリコン膜を含んでいてもよい。
 ゲート電極33は、ゲート絶縁膜32を挟んでゲートトレンチ31に埋設されている。ゲート電極33は、具体的には、下電極36、上電極37および中間絶縁膜38を含むマルチ電極構造を有している。下電極36は、ゲート絶縁膜32(具体的には下絶縁膜34)を挟んでゲートトレンチ31の底壁側に埋設されている。下電極36は、下絶縁膜34を挟んで第1領域6に対向している。下電極36は、平面視において第2方向Yに延びる帯状に形成され、断面視において法線方向Zに延びる柱状に形成されている。
 下電極36は、分離トレンチ21およびゲートトレンチ31の連通部において分離電極23に接続されている。これにより、下電極36は、ソース電位が印加されるフィールド電極として形成されている。分離電極23および下電極36の接続部は、下電極36の一部とみなされてもよいし、分離電極23の一部とみなされてもよい。下電極36は、導電性ポリシリコンを含んでいてもよい。
 下電極36は、ゲートトレンチ31の底壁側から開口側に引き出された複数の引き出し部39を含む。複数の引き出し部39は、一方側(第1側面5A側)の引き出し部39、および、一方側の引き出し部39から第2方向Yに離間した他方側(第2側面5B側)の引き出し部39を含む。複数の引き出し部39は、この形態では、ゲートトレンチ31の両端部30a、30bにそれぞれ形成され、下絶縁膜34を挟んでゲートトレンチ31の開口側に引き出されている。
 複数の引き出し部39は、平面視において第2方向Yに延び、分離トレンチ21およびゲートトレンチ31の連通部において分離電極23に接続されている。複数の引き出し部39は、ゲートトレンチ31の開口側においてゲートトレンチ31の壁面とリセスを区画している。リセスは、平面視において第2方向Yに延びる帯状に区画されている。
 上電極37は、ゲート絶縁膜32(具体的には上絶縁膜35)を挟んでゲートトレンチ31内の開口側に埋設されている。上電極37は、具体的には、ゲートトレンチ31の開口側において複数の引き出し部39の間のリセスに埋設されている。上電極37は、上絶縁膜35を挟んで第1領域6および第2領域7に対向している。上電極37は、平面視において第2方向Yに延びる帯状に形成されている。上電極37は、法線方向Zに関して下電極36の厚さ未満の厚さを有している。上電極37は、第1主面3に対してゲートトレンチ31の底壁側に位置する上端部を有している。上電極37は、導電性ポリシリコンを含んでいてもよい。上電極37には、ゲート電位が印加される。
 中間絶縁膜38は、ゲートトレンチ31内において下電極36および上電極37の間に介在され、下電極36および上電極37を電気的に絶縁させている。中間絶縁膜38は、ゲートトレンチ31内においてゲート絶縁膜32(下絶縁膜34および上絶縁膜35)に連なっている。中間絶縁膜38は、上絶縁膜35よりも厚いことが好ましい。中間絶縁膜38は、酸化シリコン膜を含んでいてもよい。このように、トレンチゲート構造30は、トレンチ分離構造20とは異なる内部構造を有している。
 半導体装置1Aは、デバイス領域9において第1主面3に形成された少なくとも1つ(この形態では3つ)のダミートレンチ構造40を含む。3つのダミートレンチ構造40は、第1ダミートレンチ構造40A、第2ダミートレンチ構造40Bおよび第3ダミートレンチ構造40Cを含む。第1~第3ダミートレンチ構造40A~40Cは、デバイス領域9の周縁部においてトレンチ分離構造20およびトレンチゲート構造30の間の領域にそれぞれ介在されている。
 第1ダミートレンチ構造40Aは、第1方向Xの一方側(第3側面5C側)および第2方向Yの一方側(第1側面5A側)において、第3トレンチ分離構造20Cおよびトレンチゲート構造30の間の領域に配置されている。第1ダミートレンチ構造40Aは、トレンチ分離構造20を挟んで第2方向Yにパッド領域10bに対向している。
 第2ダミートレンチ構造40Bは、第1方向Xの一方側(第3側面5C側)および第2方向Yの他方側(第2側面5B側)において、第3トレンチ分離構造20Cおよびトレンチゲート構造30の間の領域に配置されている。第2ダミートレンチ構造40Bは、第2方向Yにトレンチ分離構造20を挟んでパッド領域10bに対向している。また、第2ダミートレンチ構造40Bは、第2方向Yにパッド領域10bを挟んで第1ダミートレンチ構造40Aに対向している。
 第3ダミートレンチ構造40Cは、第1方向Xの他方側(第4側面5D側)において、第4トレンチ分離構造20Dおよびトレンチゲート構造30の間の領域に配置されている。第3ダミートレンチ構造40Cは、第1方向Xに複数のトレンチゲート構造30を挟んでパッド領域10bに対向している。また、第3ダミートレンチ構造40Cは、第1方向Xに複数のトレンチゲート構造30を挟んで第1~第2ダミートレンチ構造40A~40Bに対向している。第3ダミートレンチ構造40Cは、第1~第2ダミートレンチ構造40A~40Bよりも長い。
 複数のダミートレンチ構造40は、トレンチ分離構造20およびトレンチゲート構造30から第1方向Xに間隔を空けて形成され、第2方向Yに延びる帯状に形成されている。各ダミートレンチ構造40の全域は、第1方向Xにトレンチ分離構造20およびトレンチゲート構造30に対向している。複数のダミートレンチ構造40は、断面視において第2領域7を貫通している。
 複数のダミートレンチ構造40は、第2方向Yに関して、一方側の第1端部40aおよび他方側の第2端部40bをそれぞれ有している。複数のダミートレンチ構造40の両端部40a、40bは、この形態では、第1方向Xに延びる一対のトレンチ分離構造20(第1トレンチ分離構造20Aおよび第2トレンチ分離構造20B)にそれぞれ接続されている。
 複数のダミートレンチ構造40は、この形態では、トレンチ分離構造20に電気的に接続され、複数のトレンチゲート構造30から電気的に切り離されている。複数のダミートレンチ構造40は、具体的には、トレンチ分離構造20の分離電極23に電気的に接続され、複数のトレンチゲート構造30の上電極37から電気的に切り離されている。したがって、複数のダミートレンチ構造40は、トレンチゲート構造30としては機能しない。
 各ダミートレンチ構造40は、近接するトレンチ分離構造20から第1間隔を空けて形成され、近接するトレンチゲート構造30から第2間隔を空けて形成されている。第1間隔および第2間隔は、空乏層がトレンチ分離構造20の底壁、複数のトレンチゲート構造30の底壁および複数のダミートレンチ構造40の底壁を被覆する範囲に設定されることが好ましい。第1間隔および第2間隔は、0.1μm以上2μm以下(好ましくは0.5μm以上1.5μm以下)であってもよい。第1間隔および第2間隔は、複数のトレンチゲート構造30の間隔とほぼ等しいことが好ましい。第2間隔は、第1間隔とほぼ等しいことが好ましい。
 各ダミートレンチ構造40は、第1方向Xに関して0.1μm以上3μm以下(好ましくは、0.5μm以上2μm以下)の幅を有していてもよい。各ダミートレンチ構造40の幅は、トレンチ分離構造20(トレンチゲート構造30)の幅とほぼ等しいことが好ましい。各ダミートレンチ構造40は、1μm以上10μm以下(好ましくは1μm以上5μm以下)の深さを有していてもよい。各ダミートレンチ構造40の深さは、トレンチ分離構造20(トレンチゲート構造30)の深さとほぼ等しいことが好ましい。
 複数のダミートレンチ構造40は、トレンチ分離構造20とは異なる内部構造をそれぞれ有している。複数のダミートレンチ構造40は、トレンチゲート構造30とは異なる内部構造をそれぞれ有している。以下、1つのダミートレンチ構造40の内部構造が説明される。ダミートレンチ構造40は、ダミートレンチ41、ダミー絶縁膜42、ダミー電極43および埋設絶縁体44を含むシングル電極構造を有している。埋設絶縁体44は、「フィールド絶縁体」と称されてもよい。
 ダミートレンチ41は、第1主面3に形成され、ダミートレンチ構造40の壁面(側壁および底壁)を区画している。ダミートレンチ41は、第2領域7を貫通し、第1領域6の底部から第1主面3側に間隔を空けている。ダミートレンチ41は、分離トレンチ21とほぼ等しい幅および深さを有している。ダミートレンチ41は、第2方向Yに関してトレンチ分離構造20(分離トレンチ21)に連通した両端部40a、40bを有している。
 ダミー絶縁膜42は、ダミートレンチ41の底側壁面を被覆している。底側壁面は、第2領域7の底部に対してダミートレンチ41の底壁側に位置する壁面である。ダミー絶縁膜42は、ダミートレンチ41の壁面から露出する第1領域6に接している。ダミー絶縁膜42は、第2方向Yに関してダミートレンチ41の両端部40a、40bにおいてダミートレンチ41の開口側壁面および底側壁面を被覆し、トレンチ分離構造20の分離絶縁膜22に接続されている。ダミー絶縁膜42は、トレンチゲート構造30の上絶縁膜35よりも厚い。ダミー絶縁膜42は、分離絶縁膜22(下絶縁膜34)と同様、比較的厚いフィールド絶縁膜として形成されている。ダミー絶縁膜42は、酸化シリコン膜を含んでいてもよい。
 ダミー電極43は、ダミー絶縁膜42を挟んでダミートレンチ41の底壁側に埋設されている。ダミー電極43は、ダミー絶縁膜42を挟んで第1領域6に対向している。ダミー電極43は、平面視において第2方向Yに延びる帯状に形成され、断面視において法線方向Zに延びる柱状に形成されている。ダミー電極43は、第1方向Xにトレンチ分離構造20の分離電極23およびトレンチゲート構造30の下電極36に対向している。ダミー電極43は、第1方向Xにトレンチゲート構造30の上電極37に対向していないことが好ましい。
 ダミー電極43は、分離トレンチ21およびダミートレンチ41の連通部において分離電極23に接続されている。ダミー電極43は、トレンチゲート構造30の中間絶縁膜38によって上電極37から電気的に絶縁されている。これにより、ダミー電極43は、ソース電位が印加されるフィールド電極として形成されている。分離電極23およびダミー電極43の接続部は、ダミー電極43の一部とみなされてもよいし、分離電極23の一部とみなされてもよい。ダミー電極43は、導電性ポリシリコンを含んでいてもよい。
 ダミー電極43は、ダミートレンチ41の底壁側から開口側に引き出された複数のダミー引き出し部45を含む。複数のダミー引き出し部45は、一方側(第1側面5A側)のダミー引き出し部45、および、一方側のダミー引き出し部45から第2方向Yに離間した他方側(第2側面5B側)のダミー引き出し部45を含む。複数のダミー引き出し部45は、この形態では、ダミートレンチ41の両端部40a、40bにそれぞれ形成され、ダミー絶縁膜42を挟んでダミートレンチ41の開口側に引き出されている。
 複数のダミー引き出し部45は、平面視において第2方向Yに延び、分離トレンチ21およびダミートレンチ41の連通部において分離電極23に接続されている。複数のダミー引き出し部45は、第1方向Xにトレンチ分離構造20の分離電極23およびトレンチゲート構造30の複数の引き出し部39に対向している。複数のダミー引き出し部45は、ダミートレンチ41の開口側においてダミートレンチ41の壁面とリセスを区画している。リセスは、平面視において第2方向Yに延びる帯状に区画されている。
 埋設絶縁体44は、ダミートレンチ41内の開口側に埋設され、ダミートレンチ41内においてダミー電極43を封止している。埋設絶縁体44は、具体的には、ダミートレンチ41内においてダミートレンチ41の側壁およびダミー電極43(複数のダミー引き出し部45)によって区画されたリセスに埋設されている。埋設絶縁体44は、上絶縁膜35を挟んで第1領域6および第2領域7に対向している。
 埋設絶縁体44は、リセス内においてダミー電極43の全域を被覆していることが好ましい。埋設絶縁体44は、第1方向Xにトレンチ分離構造20の分離電極23およびトレンチゲート構造30の上電極37に対向している。埋設絶縁体44は、第1方向Xにトレンチゲート構造30の下電極36に対向していないことが好ましい。埋設絶縁体44は、酸化シリコンを含んでいてもよい。埋設絶縁体44は、分離絶縁膜22(下絶縁膜34)よりも厚い。
 このように、ダミートレンチ構造40は、ダミートレンチ41内においてダミー電極43を被覆する埋設絶縁体44を含む点においてトレンチ分離構造20とは異なる内部構造を有している。また、ダミートレンチ構造40は、ダミートレンチ41内において埋設絶縁体44を挟んでダミー電極43に対向する電極を含まない点においてトレンチゲート構造30とは異なる内部構造を有している。ダミートレンチ構造40は、互いに異なる内部構造を有するトレンチ分離構造20およびトレンチゲート構造30の間に生じる応力を緩和し、当該応力に起因する電気的特性の変動を抑制する。
 半導体装置1Aは、デバイス領域9に区画された複数のメサ部50を含む。複数のメサ部50は、トレンチ分離構造20、複数のトレンチゲート構造30および複数のダミートレンチ構造40によってそれぞれ区画されている。複数のメサ部50は、チップ2の一部からそれぞれなり、第1領域6および第2領域7をそれぞれ含む。複数のメサ部50は、第1方向Xに間隔を空けて区画され、第2方向Yに延びる帯状にそれぞれ形成されている。つまり、複数のメサ部50は、第2方向Yに延びるストライプ状に形成されている。また、複数のメサ部50は、第2方向Yに沿って帯状に延びる第1領域6および第2領域7をそれぞれ含む。
 複数のメサ部50は、複数の第1メサ部50A、複数の第2メサ部50Bおよび複数の第3メサ部50Cを含む。各第1メサ部50Aは、第1方向Xに隣り合う一対のトレンチゲート構造30の間の領域に区画されている。各第1メサ部50Aは、具体的には、第1方向Xに延びる一対のトレンチ分離構造20の間の領域において、第1方向Xに隣り合う一対のトレンチゲート構造30によって区画されている。つまり、各第1メサ部50Aは、一対のトレンチ分離構造20および一対のトレンチゲート構造30を一体的に含む環状トレンチ構造によって区画されている。
 各第2メサ部50Bは、第1方向Xに隣り合うトレンチゲート構造30およびダミートレンチ構造40の間の領域に区画されている。各第2メサ部50Bは、具体的には、第1方向Xに延びる一対のトレンチ分離構造20の間の領域において、第1方向Xに隣り合うトレンチゲート構造30およびダミートレンチ構造40によって区画されている。つまり、各第2メサ部50Bは、一対のトレンチ分離構造20、トレンチゲート構造30およびダミートレンチ構造40を一体的に含む環状トレンチ構造によって区画されている。
 各第3メサ部50Cは、第1方向Xに隣り合うトレンチ分離構造20およびダミートレンチ構造40の間の領域に区画されている。各第3メサ部50Cは、具体的には、第1方向Xに延びる一対のトレンチ分離構造20の間の領域において、第1方向Xに隣り合うトレンチ分離構造20およびダミートレンチ構造40によって区画されている。つまり、各第3メサ部50Cは、一対のトレンチ分離構造20、トレンチ分離構造20およびダミートレンチ構造40を一体的に含む環状トレンチ構造によって区画されている。
 半導体装置1Aは、デバイス領域9に形成された少なくとも1つ(この形態では複数)の内側ダイオードD1を含む。複数の内側ダイオードD1は、デバイス領域9に位置する第1領域6および第2領域7(第1ボディ領域7A)を有している。複数の内側ダイオードD1は、具体的には、複数の第1メサ部50Aおよび複数の第2メサ部50B内にそれぞれ形成され、pn接合部を形成する第1領域6および第2領域7をそれぞれ含む。つまり、複数の内側ダイオードD1は、カソードとしての第1領域6、および、アノードとしての第2領域7をそれぞれ含む。
 複数の内側ダイオードD1は、平面視において第1方向Xに間隔を空けて配列され、第2方向Yに延びる帯状にそれぞれ形成されている。内側ダイオードD1のカソード(第1領域6)は、第3領域8に電気的に接続されている。内側ダイオードD1のアノード(第2領域7)は、トレンチ分離構造20の分離電極23、トレンチゲート構造30の下電極36およびダミートレンチ構造40のダミー電極43に電気的に接続されている。つまり、内側ダイオードD1は、ソース・ドレイン間に電気的に接続され、MISFETのボディダイオードとして機能する。
 半導体装置1Aは、外領域10に位置する少なくとも1つ(この形態では1つ)の外側ダイオードD2を含む。半導体装置1Aは、この形態では、外領域10において外側ダイオードD2を貫通するトレンチゲート構造30を含まない。つまり、外領域10には、外側ダイオードD2のみが形成されている。外側ダイオードD2は、外領域10に位置する第1領域6および第2領域7(第2ボディ領域7B)を有している。外側ダイオードD2は、具体的には、外領域10内でpn接合部を形成する第1領域6および第2領域7を含む。つまり、複数の外側ダイオードD2は、カソードとしての第1領域6、および、アノードとしての第2領域7を含む。
 外側ダイオードD2は、第1~第4側面5A~5Dのうちの少なくとも1つから露出していてもよい。外側ダイオードD2は、この形態では、第1主面3の周縁およびトレンチ分離構造20の間の領域の全域に形成され、第1~第4側面5A~5Dの全てから露出している。つまり、外側ダイオードD2は、平面視において外領域10(環状領域10aおよびパッド領域10b)の全域に形成され、デバイス領域9を取り囲んでいる。
 外側ダイオードD2は、トレンチ分離構造20によって複数のトレンチゲート構造30、複数のダミートレンチ構造40、および、複数の内側ダイオードD1から電気的に切り離されている。外側ダイオードD2は、具体的には、トレンチ分離構造20の分離電極23、トレンチゲート構造30の下電極36および上電極37、ならびに、ダミートレンチ構造40のダミー電極43から電気的に切り離されている。
 この形態では、外側ダイオードD2のカソードが第1領域6を介して内側ダイオードD1のカソードに電気的に接続され、外側ダイオードD2のアノードが電気的に開放されている。したがって、外側ダイオードD2は、ソース・ドレイン間において電気的に浮遊状態に形成された浮遊ダイオードからなり、MISFETのボディダイオードとして機能しない。
 半導体装置1Aは、デバイス領域9において内側ダイオードD1とは異なる領域(デバイス領域9の周縁部)に形成された少なくとも1つ(この形態では3つ)の中間ダイオードD3を含む。複数の中間ダイオードD3は、具体的には、複数の第3メサ部50C内にそれぞれ形成され、pn接合部を形成する第1領域6および第2領域7(第1ボディ領域7A)をそれぞれ含む。つまり、複数の中間ダイオードD3は、カソードとしての第1領域6、および、アノードとしての第2領域7をそれぞれ含む。
 複数の中間ダイオードD3は、第2方向Yに延びる帯状にそれぞれ形成されている。複数の中間ダイオードD3は、対応するダミートレンチ構造40を挟んで内側ダイオードD1にそれぞれ対向し、トレンチ分離構造20を挟んで外側ダイオードD2にそれぞれ対向している。複数の中間ダイオードD3は、平面視において第1方向Xの両サイドから複数の内側ダイオードD1を挟み込んでいる。
 複数の中間ダイオードD3は、トレンチ分離構造20および複数のダミートレンチ構造40によって複数のトレンチゲート構造30、複数の内側ダイオードD1および外側ダイオードD2から電気的に切り離されている。複数の中間ダイオードD3は、具体的には、トレンチ分離構造20の分離電極23、トレンチゲート構造30の下電極36および上電極37、ならびに、ダミートレンチ構造40のダミー電極43から電気的に切り離されている。
 この形態では、中間ダイオードD3のカソードが第1領域6を介して内側ダイオードD1のカソードおよび外側ダイオードD2のカソードに電気的に接続され、中間ダイオードD3のアノードが電気的に開放されている。したがって、複数の中間ダイオードD3は、外側ダイオードD2と同様、ソース・ドレイン間において電気的に浮遊状態に形成された浮遊ダイオードからそれぞれなり、MISFETのボディダイオードとして機能しない。
 半導体装置1Aは、デバイス領域9において複数のトレンチゲート構造30に接するように第2領域7の表層部に形成された複数のソース領域60(不純物領域)を含む。複数のソース領域60は、第1領域6よりも高いn型不純物濃度をそれぞれ有し、第2領域7の底部から第1主面3側に間隔を空けてそれぞれ形成されている。
 複数のソース領域60は、具体的には、隣り合う複数のトレンチゲート構造30の間の領域にそれぞれ形成されている。複数のソース領域60は、この形態では、隣り合うトレンチゲート構造30およびダミートレンチ構造40の間の領域には形成されていない。また、複数のソース領域60は、この形態では、トレンチ分離構造20およびダミートレンチ構造40の間の領域には形成されていない。つまり、複数のソース領域60は、複数の第1メサ部50Aのみに形成され、第2~第3メサ部50B~50Cには形成されていない。また、ソース領域60は、この形態では、複数の第1メサ部50Aのうちの第2メサ部50Bに隣り合う最外の第1メサ部50Aには形成されていない。
 複数のソース領域60は、トレンチ分離構造20から間隔を空けて形成されている。複数のソース領域60は、具体的には、第1方向Xに延びる一対のトレンチ分離構造20から第2方向Yに間隔を空けてそれぞれ形成されている。つまり、複数のソース領域60は、第1方向Xに複数のトレンチゲート構造30に接続され、第2方向Yに複数のトレンチ分離構造20に接続されていない。
 複数のソース領域60は、第2方向Yに延びる帯状にそれぞれ形成されている。複数のソース領域60は、対応するトレンチゲート構造30に関して、ゲート絶縁膜32を挟んでゲート電極33にそれぞれ対向している。複数のソース領域60は、具体的には、上絶縁膜35を挟んで上電極37に対向し、下電極36には対向していない。複数のソース領域60は、平面視においてトレンチゲート構造30の複数の引き出し部39よりも内方側にそれぞれ形成されている。
 複数のソース領域60は、具体的には、平面視において複数の引き出し部39の間の領域にそれぞれ形成され、第1方向Xに複数の引き出し部39に対向していない。複数のソース領域60の全域は、隣接する1つまたは複数のトレンチゲート構造30の上電極37に対向している。複数のソース領域60は、第2領域7内において第1領域6とMISFETのチャネルをそれぞれ形成する。つまり、複数のチャネルは、複数の第1メサ部50A(この形態では最外の第1メサ部50Aを除く)に形成され、第2~第3メサ部50B~50Cには形成されない。複数のチャネルは、複数のトレンチゲート構造30によってそれぞれ制御される。
 半導体装置1Aは、複数のソース領域60を貫通するように第1主面3にそれぞれ形成された複数のコンタクト孔61を含む。複数のコンタクト孔61は、具体的には、複数のトレンチゲート構造30から間隔を空けて隣り合う複数のトレンチゲート構造30の間の領域に形成されている。また、複数のコンタクト孔61は、トレンチゲート構造30およびダミートレンチ構造40から間隔を空けて隣り合うトレンチゲート構造30およびダミートレンチ構造40の間の領域に形成されている。複数のコンタクト孔61は、隣り合うトレンチ分離構造20およびダミートレンチ構造40の間の領域には形成されていない。つまり、複数のコンタクト孔61は、第1~第2メサ部50A~50B(最外の第1メサ部50Aを含む)に形成され、第3メサ部50Cには形成されていない。
 複数のコンタクト孔61は、第1方向Xに複数のトレンチゲート構造30および複数のダミートレンチ構造40から間隔を空けて形成され、第2方向Yに複数のトレンチ分離構造20から間隔を空けて形成されている。複数のコンタクト孔61は、第2方向Yに延びる帯状にそれぞれ形成されている。複数のコンタクト孔61は、平面視において第2方向Yに対応するソース領域60の端部を横切っていてもよい。複数のコンタクト孔61は、平面視においてトレンチゲート構造30の複数の引き出し部39よりも内方側にそれぞれ形成されている。
 複数のコンタクト孔61は、具体的には、平面視において複数の引き出し部39の間の領域にそれぞれ形成され、第1方向Xに複数の引き出し部39に対向していない。複数のコンタクト孔61の全域は、平面視において第1方向Xに複数のトレンチゲート構造30の上電極37に対向している。
 半導体装置1Aは、第2領域7の表層部において複数のコンタクト孔61に沿う領域にそれぞれ形成された複数のp型のコンタクト領域62を含む。複数のコンタクト領域62は、第2領域7よりも高いp型不純物濃度をそれぞれ有し、第2領域7の底部から間隔を空けて対応するコンタクト孔61の底壁をそれぞれ被覆している。複数のコンタクト領域62は、平面視において対応するコンタクト孔61の底壁に沿って延びる帯状に形成されていてもよい。複数のコンタクト領域62は、第1方向Xに複数のトレンチゲート構造30から間隔を空けて形成され、第2方向Yに複数のトレンチ分離構造20から間隔を空けて形成されている。複数のコンタクト領域62は、対応するコンタクト孔61の側壁を被覆していてもよい。
 半導体装置1Aは、第1主面3の上においてトレンチ分離構造20の周囲を被覆するフィールド絶縁膜70を含む。フィールド絶縁膜70は、この形態では、酸化シリコン膜を含む。フィールド絶縁膜70は、具体的には、デバイス領域9においてトレンチ分離構造20の内壁に沿って形成され、外領域10においてトレンチ分離構造20の外壁に沿って形成されている。
 フィールド絶縁膜70は、デバイス領域9においてトレンチ分離構造20およびダミートレンチ構造40の間の領域(つまり第3メサ部50Cを含む領域)を被覆し、複数のトレンチゲート構造30および複数のダミートレンチ構造40を露出させている。つまり、フィールド絶縁膜70は、内側ダイオードD1および中間ダイオードD3を露出させている。フィールド絶縁膜70は、分離電極23を露出させるように分離トレンチ21の内壁側から露出する分離絶縁膜22に連なっている。
 フィールド絶縁膜70は、外領域10において第1主面3の周縁(第1~第4側面5A~5D)およびトレンチ分離構造20の間の領域を被覆している。つまり、フィールド絶縁膜70は、外側ダイオードD2を被覆している。フィールド絶縁膜70は、この形態では、外領域10の全域を被覆し、第1主面3の周縁(第1~第4側面5A~5D)に連なっている。つまり、フィールド絶縁膜70は、この形態では、外側ダイオードD2の全域を被覆している。
 フィールド絶縁膜70は、分離電極23を露出させるように分離トレンチ21の外壁側から露出する分離絶縁膜22に連なっている。むろん、フィールド絶縁膜70は、第1主面3の周縁(第1~第4側面5A~5D)から内方に間隔を空けて第1主面3の周縁部を被覆していてもよい。つまり、フィールド絶縁膜70は、外側ダイオードD2を部分的に被覆していてもよい。
 半導体装置1Aは、第1主面3を選択的に被覆する主面絶縁膜71を含む。主面絶縁膜71は、フィールド絶縁膜70よりも薄い絶縁膜であり、第1主面3の上においてフィールド絶縁膜70外の領域を被覆している。主面絶縁膜71は、この形態では、酸化シリコン膜を含む。主面絶縁膜71は、具体的には、第1主面3において複数のトレンチゲート構造30、複数のダミートレンチ構造40およびフィールド絶縁膜70外の領域を被覆し、上絶縁膜35、ダミー絶縁膜42およびフィールド絶縁膜70に連なっている。
 つまり、主面絶縁膜71は、複数のメサ部50(第1~第3メサ部50A~50C)を被覆している。また、主面絶縁膜71は、複数の内側ダイオードD1および複数の中間ダイオードD3を被覆している。主面絶縁膜71は、分離絶縁膜22(下絶縁膜34)よりも薄い。主面絶縁膜71の厚さは、上絶縁膜35の厚さとほぼ等しくてもよい。
 フィールド絶縁膜70が第1主面3の周縁(第1~第4側面5A~5D)から間隔を空けて形成されている場合、主面絶縁膜71は第1主面3の周縁部においてフィールド絶縁膜70から露出した部分を被覆していてもよい。この場合、外側ダイオードD2は、フィールド絶縁膜70および主面絶縁膜71に被覆される。主面絶縁膜71は、第1主面3の周縁(第1~第4側面5A~5D)に連なっていてもよい。
 半導体装置1Aは、第1主面3を被覆する層間絶縁膜72を含む。層間絶縁膜72は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。層間絶縁膜72は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。層間絶縁膜72は、複数のトレンチ分離構造20、複数のトレンチゲート構造30、複数のダミートレンチ構造40、フィールド絶縁膜70および主面絶縁膜71を被覆している。層間絶縁膜72は、この形態では、第1主面3の全域を被覆し、第1~第4側面5A~5Dに連なっている。
 半導体装置1Aは、層間絶縁膜72に埋設された複数のビア電極80を含む。複数のビア電極80は、複数のゲートビア電極81、複数の第1ソースビア電極82および複数の第2ソースビア電極83を含む。
 複数のゲートビア電極81は、層間絶縁膜72を貫通し、対応するトレンチゲート構造30の両端部30a、30b側において対応する上電極37にそれぞれ電気的に接続されている。複数のゲートビア電極81は、平面視において第1方向Xおよび第2方向Yに間隔を空けて配列され、第1方向Xおよび第2方向Yに対向している。上電極37に対する複数のゲートビア電極81の接続位置は任意である。複数のゲートビア電極81は、必ずしも平面視において第1方向Xに延びる同一ライン上に配列されている必要はなく、第2方向Yに互いにずれて配列されていてもよい。
 複数の第1ソースビア電極82は、層間絶縁膜72を貫通し、複数のコンタクト孔61内にそれぞれ埋設されている。複数の第1ソースビア電極82は、複数のコンタクト孔61内において第2領域7、複数のソース領域60および複数のコンタクト領域62に電気的に接続されている。
 複数の第2ソースビア電極83は、層間絶縁膜72を貫通し、トレンチ分離構造20の分離電極23(トレンチゲート構造30の引き出し部39)に電気的に接続されている。つまり、複数の第2ソースビア電極83は、分離電極23を介して複数のトレンチゲート構造30の下電極36に電気的に接続されている。複数の第2ソースビア電極83は、平面視において分離電極23に沿って間隔を空けてドット状に配列されている。むろん、複数のビア電極80は、平面視において分離電極23に沿って帯状に延びる1つまたは複数の第2ソースビア電極83を含んでいてもよい。
 半導体装置1Aは、複数のゲートビア電極81の上に配置され、ゲート電位を伝達するゲート配線電極90を含む。ゲート配線電極90は、具体的には、層間絶縁膜72の上に配置されている。ゲート配線電極90は、ゲートパッド電極91およびゲートフィンガー電極92を含む。ゲートパッド電極91は、導電接続部材(たとえばボンディングワイヤや導電板等)に外部接続される端子電極である。ゲートパッド電極91には、ゲート電位が付与される。
 ゲートパッド電極91は、平面視において第3側面5Cの中央部に沿う部分の上に四角形状に形成されている。ゲートパッド電極91は、具体的には、平面視において外領域10のパッド領域10bに重なっている。つまり、ゲートパッド電極91は、平面視において外側ダイオードD2に重なっている。ゲートパッド電極91は、平面視においてトレンチ分離構造20からパッド領域10b側に間隔を空けて配置されていることが好ましい。ゲートパッド電極91は、平面視においてトレンチ分離構造20、トレンチゲート構造30およびダミートレンチ構造40に重なっていないことが好ましい。ゲートパッド電極91の全域は、平面視において外側ダイオードD2に重なっていることが好ましい。
 ゲートフィンガー電極92は、ゲートパッド電極91から層間絶縁膜72の上に引き出されている。ゲートフィンガー電極92は、平面視において複数のトレンチゲート構造30に交差(具体的には直交)するようにデバイス領域9の周縁に沿って帯状に延びている。ゲートフィンガー電極92は、平面視において第1~第4側面5A~5D(第1~第4トレンチ分離構造20A~D)のうちの少なくとも2つに沿って延びていればよい。ゲートフィンガー電極92は、この形態では、平面視において第1側面5A(第1トレンチ分離構造20A)、第2側面5B(第2トレンチ分離構造20B)および第3側面5C(第3トレンチ分離構造20C)に沿って延び、複数のトレンチゲート構造30の両端部30a、30bに交差(具体的には直交)している。
 ゲートフィンガー電極92は、平面視において複数の内側ダイオードD1の一部に重なっている。ゲートフィンガー電極92は、平面視において複数のダミートレンチ構造40に重なっていてもよい。この場合、ゲートフィンガー電極92は、平面視において複数の中間ダイオードD3の一部に重なっていてもよい。ゲートフィンガー電極92は、複数のゲートビア電極81に接続されている。ゲートフィンガー電極92は、ゲートパッド電極91に印加されたゲート電位を複数のゲートビア電極81に付与する。
 半導体装置1Aは、複数の第1~第2ソースビア電極82~83の上に配置され、ソース電位を伝達するソース配線電極93を含む。ソース配線電極93は、ゲート配線電極90から間隔を空けてゲート配線電極90と同一レイヤ(つまり層間絶縁膜72の上)に配置され、第1主面3に沿う横方向にゲート配線電極90に対向している。ソース配線電極93は、ソースパッド電極94およびソースフィンガー電極95を含む。
 ソースパッド電極94は、導電接続部材(たとえばボンディングワイヤや導電板等)に外部接続される端子電極である。ソースパッド電極94は、平面視においてゲート配線電極90によって区画された領域に配置され、デバイス領域9に重なっている。ソースパッド電極94は、この形態では、平面視においてゲートパッド電極91(パッド領域10b)に整合するように第3側面5Cに沿う辺の中央部から第4側面5D側に向けて窪んだ凹部を有する多角形状に形成されている。
 ソースパッド電極94は、平面視において複数のトレンチゲート構造30および複数のダミートレンチ構造40に重なっている。つまり、ソースパッド電極94は、複数の内側ダイオードD1および複数の中間ダイオードD3に重なっている。ソースパッド電極94は、複数の第1ソースビア電極82に接続されている。ソースパッド電極94に印加されたソース電位は、複数の第1ソースビア電極82を介して第2領域7、複数のソース領域60および複数のコンタクト領域62にそれぞれ付与される。
 ソースフィンガー電極95は、ソースパッド電極94からゲート配線電極90と同一レイヤ(つまり層間絶縁膜72の上)に引き出されている。ソースフィンガー電極95は、平面視においてソースパッド電極94から第1主面3の周縁部およびゲートフィンガー電極92の間の領域に引き出され、トレンチ分離構造20に沿って帯状に延びている。ソースフィンガー電極95は、平面視において第1~第4側面5A~5D(第1~第4トレンチ分離構造20A~20D)のうちの少なくとも2つに沿って延びていればよい。
 ソースフィンガー電極95は、この形態では、平面視において第1~第4側面5A~5D(第1~第4トレンチ分離構造20A~20D)に沿って延びている。ソースフィンガー電極95は、この形態では、平面視においてゲートパッド電極91、ゲートフィンガー電極92およびソースパッド電極94を取り囲む環状に形成されている。
 ソースフィンガー電極95は、平面視において複数の内側ダイオードD1の一部、外側ダイオードD2の一部および中間ダイオードD3の一部に重なっている。ソースフィンガー電極95は、複数の第2ソースビア電極83に接続されている。ソースフィンガー電極95は、ソースパッド電極94に印加されたソース電位を複数の第2ソースビア電極83に付与する。複数の第2ソースビア電極83に付与されたソース電位は、分離電極23(引き出し部39)を介して複数のトレンチゲート構造30の下電極36に付与される。
 半導体装置1Aは、第2主面4を被覆するドレイン電極96を含む。ドレイン電極96は、この形態では、第2主面4の全域を被覆し、第1主面3の周縁(第1~第4側面5A~5D)に連なっている。ドレイン電極96は、第3領域8に電気的に接続されている。
 以上、半導体装置1Aは、チップ2、第1領域6、第2領域7、トレンチ分離構造20、トレンチゲート構造30、内側ダイオードD1および外側ダイオードD2を含む。チップ2は、第1主面3を有している。第1領域6は、第1主面3の表層部に形成されている。第2領域7は、第1領域6の表層部に形成されている。トレンチ分離構造20は、平面視において第2領域7の内方を取り囲むように第1主面3に環状に形成され、断面視において第2領域7を貫通している。トレンチ分離構造20は、第1主面3において第2領域7の内方側のデバイス領域9(内領域)および第2領域7の外方側の外領域10を区画している。
 トレンチゲート構造30は、第2領域7を貫通するようにデバイス領域9に形成されている。内側ダイオードD1は、デバイス領域9に位置する第1領域6および第2領域7を含む。外側ダイオードD2は、外領域10に位置する第1領域6および第2領域7を含む。外側ダイオードD2は、トレンチ分離構造20によってトレンチゲート構造30および内側ダイオードD1から電気的に切り離されている。
 外側ダイオードD2が内側ダイオードD1に電気的に接続されている場合、デバイス領域9側の電気的特性は外領域10側の電気的特性の制限を受ける。一例として、外領域10側の耐圧(具体的にはブレークダウン電圧)は、トレンチゲート構造30が存在しない分、デバイス領域9側の耐圧(具体的にはブレークダウン電圧)よりも小さくなる。その結果、ブレークダウン電圧の印加時において外領域10(外側ダイオードD2)がブレークダウンの起点になる。
 一方、外側ダイオードD2がトレンチゲート構造30および内側ダイオードD1から電気的に切り離された構造によれば、デバイス領域9側の電気的特性が外領域10側の電気的特性から切り離される。これにより、デバイス領域9側の電気的特性が外領域10側の電気的特性の制限を受けることを抑制できる。よって、電気的特性を向上できる半導体装置1Aを提供できる。一例として、ブレークダウン電圧を向上できる半導体装置1Aを提供できる。
 外側ダイオードD2は、電気的に浮遊状態に形成された浮遊ダイオードからなることが好ましい。この構造によれば、デバイス領域9に対する外領域10の電気的影響を適切に抑制できる。外側ダイオードD2は、平面視においてトレンチ分離構造20を取り囲んでいてもよい。
 チップ2は、第1~第4側面5A~5Dを有していてもよい。この場合、第1領域6は、第1~第4側面5A~5Dのうちの少なくとも1つから露出していてもよい。第2領域7は、第1~第4側面5A~5Dのうちの少なくとも1つから露出していてもよい。つまり、外側ダイオードD2は、第1~第4側面5A~5Dのうちの少なくとも1つから露出していてもよい。
 第2領域7が第1~第4側面5A~5Dのうちの少なくとも1つから露出した構造において、外側ダイオードD2が内側ダイオードD1に電気的に接続されている場合、外側ダイオードD2の面積が大きくなる。その結果、デバイス領域9に対する外領域10の電気的影響が大きくなる。
 これに対して、外側ダイオードD2が内側ダイオードD1から電気的に切り離されている場合には、デバイス領域9に対する外領域10の電気的影響を抑制できるので、第1~第4側面5A~5Dのうちの少なくとも1つから露出した第2領域7(外側ダイオードD2)を形成できる。つまり、電気的特性を向上しながら、第2領域7に課せられる設計ルールを緩和できる。この場合、第2領域7は、第1~第4側面5A~5Dの全てから露出していてもよい。この構造によれば、レジストマスクを使用せずに第2領域7を形成できるため、コストを削減できる。
 トレンチゲート構造30は、ゲートトレンチ31内に上下方向に分離埋設された下電極36および上電極37を含むマルチ電極構造を有していることが好ましい。この場合、内側ダイオードD1の第2領域7は、下電極36に電気的に接続されていることが好ましい。デバイス領域9には、複数のトレンチゲート構造30がストライプ状に配列されていてもよい。
 トレンチ分離構造20は、分離トレンチ21内に埋設された分離電極23を含んでいてもよい。この場合、内側ダイオードD1の第2領域7は、分離電極23に電気的に接続されていることが好ましい。トレンチ分離構造20は、トレンチゲート構造30とは異なる内部構造を有していることが好ましい。トレンチ分離構造20は、単一の分離電極23を含むシングル電極構造を有していることが好ましい。
 半導体装置1Aは、デバイス領域9においてソース領域60(不純物領域)を含むことが好ましい。ソース領域60は、トレンチゲート構造30に接するように第1主面3の表層部に形成されていることが好ましい。ソース領域60は、トレンチ分離構造20に接しないようにトレンチ分離構造20から間隔を空けて形成されていることが好ましい。この構造によれば、不所望な電流経路を抑制できる。
 半導体装置1Aは、デバイス領域9におけるトレンチ分離構造20およびトレンチゲート構造30の間の領域に形成されたダミートレンチ構造40を含むことが好ましい。ダミートレンチ構造40は、第2領域7を貫通するように形成され、トレンチゲート構造30から電気的に切り離されていることが好ましい。この構造によれば、トレンチ分離構造20およびトレンチゲート構造30の間に生じる応力をダミートレンチ構造40によって緩和できる。これにより、トレンチ分離構造20およびトレンチゲート構造30の間に生じる応力に起因するデバイス領域9側の電気的特性の変動を抑制できる。
 ダミートレンチ構造40は、トレンチゲート構造30とは異なる内部構造を有していることが好ましい。ダミートレンチ構造40は、トレンチ分離構造20とは異なる内部構造を有していることが好ましい。ダミートレンチ構造40は、ダミートレンチ41の底側に埋設されたダミー電極43、および、ダミートレンチ41の開口側に埋設された埋設絶縁体44を含んでいてもよい。ダミートレンチ構造40は、ダミートレンチ41内において埋設絶縁体44を挟んでダミー電極43に対向する電極を含まないことが好ましい。
 半導体装置1Aは、デバイス領域9においてトレンチ分離構造20およびダミートレンチ構造40の間の領域に位置する第1領域6および第2領域7を含む中間ダイオードD3を含んでいてもよい。中間ダイオードD3は、トレンチ分離構造20によって外側ダイオードD2から電気的に切り離されていることが好ましい。中間ダイオードD3は、ダミートレンチ構造40によって内側ダイオードD1から電気的に切り離されていてもよい。この構造によれば、中間ダイオードD3が内側ダイオードD1および外側ダイオードD2の間のバッファとなるため、内側ダイオードD1および外側ダイオードD2が適切に電気的に分離される。
 別の視点において、半導体装置1Aは、チップ2、トレンチ分離構造20、トレンチゲート構造30、第1ボディ領域7A、および、第2ボディ領域7Bを含む。チップ2は、第1主面3を有している。トレンチ分離構造20は、第1主面3に第1方向Xに延びる帯状に形成されている。トレンチゲート構造30は、第1主面3に第1方向Xに交差する第2方向Yに延びる帯状に形成され、トレンチ分離構造20とメサ部50(第1メサ部50A)を区画している。
 第1ボディ領域7Aは、メサ部50内において第1主面3の表層部に形成されている。第2ボディ領域7Bは、メサ部50外において第1主面3の表層部に形成されている。第2ボディ領域7Bは、トレンチ分離構造20によって第1ボディ領域7Aから電気的に切り離されている。この構造によれば、第1ボディ領域7A側の電気的特性が第2ボディ領域7B側の電気的特性の制限を受けることを抑制できる。よって、電気的特性を向上できる半導体装置1Aを提供できる。
 第1ボディ領域7Aは、トレンチゲート構造30に接していることが好ましい。第2ボディ領域7Bは、トレンチ分離構造20に接していることが好ましい。第2ボディ領域7Bは、電気的に浮遊状態に形成されていることが好ましい。この構造によれば、第1ボディ領域7Aに対する第2ボディ領域7Bの電気的影響を適切に抑制できる。この場合、第1ボディ領域7Aにはソース電位が付与されることが好ましい。
 一対のトレンチ分離構造20が、第2方向Yに間隔を空けて第1主面3に配列されていることが好ましい。この場合、トレンチゲート構造30は、一対のトレンチ分離構造20に挟まれた領域に形成され、一対のトレンチ分離構造20とメサ部50を区画していることが好ましい。この場合、一対のトレンチゲート構造30が、一対のトレンチ分離構造20に挟まれた領域において第1方向Xに間隔を空けて配列され、一対のトレンチ分離構造20とメサ部50を区画していることが好ましい。
 第1ボディ領域7Aは、メサ部50内において一対のトレンチ分離構造20およびトレンチゲート構造30に接していることが好ましい。第1ボディ領域7Aは、平面視においてトレンチゲート構造30に沿って帯状に延びていることが好ましい。第2ボディ領域7Bは、メサ部50外において一対のトレンチ分離構造20のいずれか一方または双方に接していることが好ましい。第2ボディ領域7Bは、平面視においてトレンチ分離構造20およびトレンチゲート構造30を取り囲んでいることが好ましい。
 チップ2は、第1~第4側面5A~5Dを有していてもよい。この場合、第2ボディ領域7Bは、第1~第4側面5A~5Dのうちの少なくとも1つから露出していてもよいし、第1~第4側面5A~5Dの全てから露出していてもよい。
 半導体装置1Aは、第1ボディ領域7Aの表層部に形成されたソース領域60(不純物領域)を含むことが好ましい。ソース領域60は、トレンチゲート構造30に接していることが好ましい。ソース領域60は、第2ボディ領域7Bの表層部に形成されていないことが好ましい。ソース領域60は、平面視においてトレンチゲート構造30に沿って帯状に延びていることが好ましい。ソース領域60は、トレンチ分離構造20に接しないようにトレンチ分離構造20から間隔を空けて形成されていることが好ましい。この構造によれば、不所望な電流経路を抑制できる。
 半導体装置1Aは、トレンチゲート構造30から第1方向Xに間隔を空けて第2方向Yに延びるように配置され、トレンチゲート構造30から電気的に切り離されたダミートレンチ構造40を含むことが好ましい。この場合、第2ボディ領域7Bは、ダミートレンチ構造40から電気的に切り離されていることが好ましい。第1ボディ領域7Aは、ダミートレンチ構造40から電気的に切り離されていてもよい。
 図8は、図2に対応し、第2実施形態に係る半導体装置1Bのチップ2の第1主面3の構造を示す平面図である。図9は、図8に示す領域IXの拡大図である。図10は、図9に示すX-X線に沿う断面図である。図11は、図9に示すXI-XI線に沿う断面図である。図12は、図9に示すXII-XII線に沿う断面図である。図13は、図9に示すXIII-XIII線に沿う断面図である。
 図8~図13を参照して、複数のトレンチゲート構造30は、この形態では、デバイス領域9においてトレンチ分離構造20から間隔を空けて第1主面3に形成されている。複数のトレンチゲート構造30は、具体的には、第1方向Xに延びる一対のトレンチ分離構造20(第1トレンチ分離構造20Aおよび第2トレンチ分離構造20B)から第2方向Yに間隔を空けて形成されている。つまり、複数のトレンチゲート構造30は、トレンチ分離構造20から第2方向Yに離間した一方側の第1端部30a、および、トレンチ分離構造20から第2方向Yに離間した他方側の第2端部30bをそれぞれ有している。
 トレンチ分離構造20およびトレンチゲート構造30(両端部30a、30b)の間隔は、空乏層がトレンチ分離構造20の底壁およびトレンチゲート構造30の底壁を被覆する範囲に設定されることが好ましい。複数のトレンチゲート構造30は、第2方向Yに関してトレンチ分離構造20から0.1μm以上2μm以下(好ましくは0.5μm以上1.5μm以下)の間隔を空けて形成されていてもよい。トレンチ分離構造20およびトレンチゲート構造30の間隔は、複数のトレンチゲート構造30の間隔とほぼ等しくてもよい。
 複数のダミートレンチ構造40は、この形態では、デバイス領域9においてトレンチ分離構造20から間隔を空けて第1主面3に形成されている。複数のダミートレンチ構造40は、具体的には、第1方向Xに延びる一対のトレンチ分離構造20(第1トレンチ分離構造20Aおよび第2トレンチ分離構造20B)から第2方向Yに間隔を空けて形成されている。
 つまり、複数のダミートレンチ構造40は、トレンチ分離構造20から第2方向Yに離間した一方側の第1端部40a、および、トレンチ分離構造20から第2方向Yに離間した他方側の第2端部40bをそれぞれ有している。複数のダミートレンチ構造40は、この形態では、複数のトレンチゲート構造30およびトレンチ分離構造20から電気的に切り離されている。複数のダミートレンチ構造40は、この形態では、電気的に浮遊状態に形成されている。
 トレンチ分離構造20およびダミートレンチ構造40(両端部40a、40b)の間隔は、空乏層がトレンチ分離構造20の底壁およびダミートレンチ構造40の底壁を被覆する範囲に設定されることが好ましい。複数のダミートレンチ構造40は、第2方向Yに関してトレンチ分離構造20から0.1μm以上2μm以下(好ましくは0.5μm以上1.5μm以下)の間隔を空けて形成されていてもよい。トレンチ分離構造20およびダミートレンチ構造40の間隔は、トレンチ分離構造20およびトレンチゲート構造30の間隔とほぼ等しいことが好ましい。
 半導体装置1Bは、この形態では、デバイス領域9において、複数のメサ部50の両端部を接続する一対のメサ接続部51を含む。一対のメサ接続部51は、トレンチ分離構造20および複数のトレンチゲート構造30の間の領域、ならびに、トレンチ分離構造20および複数のダミートレンチ構造40の間の領域にそれぞれ区画されている。一対のメサ接続部51は、チップ2の一部からそれぞれなり、第1領域6および第2領域7をそれぞれ含む。一対のメサ接続部51は、平面視において複数のメサ部50の延在方向(第2方向Y)に交差(具体的には直交)する方向(第1方向X)に帯状に延びている。
 一対のメサ接続部51は、具体的には、複数対の第1メサ接続部51A、複数対の第2メサ接続部51Bおよび複数の第3メサ接続部51Cを含む。一対の第1メサ接続部51Aは、第1方向Xに隣り合う第1メサ部50Aの両端部同士を接続している。一対の第1メサ接続部51Aは、平面視において一対の第1メサ部50Aと1つのトレンチゲート構造30を取り囲む1つの環状メサ部を形成している。複数対の第1メサ接続部51Aは、第1方向Xに一体的に形成されている。これにより、複数対の第1メサ接続部51Aは、平面視において複数の第1メサ部50Aと複数のトレンチゲート構造30を取り囲む梯子状のメサ部を形成している。
 一対の第2メサ接続部51Bは、第1方向Xに隣り合う第1メサ部50Aおよび第2メサ部50Bの両端部同士を接続している。一対の第2メサ接続部51Bは、平面視において第1方向Xに隣り合う第1メサ部50Aおよび第2メサ部50Bと1つのトレンチゲート構造30を取り囲む1つの環状メサ部を形成している。複数対の第2メサ接続部51Bは、第1方向Xに複数対の第1メサ接続部51Aと一体的に形成されている。これにより、複数対の第2メサ接続部51Bは、平面視において複数対の第1メサ接続部51A、複数の第1メサ部50Aおよび複数の第2メサ部50Bと複数のトレンチゲート構造30を取り囲む梯子状のメサ部を形成している。
 一対の第3メサ接続部51Cは、第1方向Xに隣り合う第2メサ部50Bおよび第3メサ部50Cの両端部同士を接続している。一対の第3メサ接続部51Cは、平面視において第1方向Xに隣り合う第2メサ部50Bおよび第3メサ部50Cと1つのダミートレンチ構造40を取り囲む1つの環状メサ部を形成している。複数対の第3メサ接続部51Cは、第1方向Xに複数対の第1メサ接続部51Aおよび複数対の第2メサ接続部51Bと一体的に形成されている。これにより、複数対の第3メサ接続部51Cは、平面視において複数対の第1メサ接続部51A、複数対の第2メサ接続部51B、複数の第1メサ部50Aおよび複数の第2メサ部50Bと複数のトレンチゲート構造30および複数のダミートレンチ構造40を取り囲む梯子状のメサ部を形成している。
 複数の内側ダイオードD1は、この形態では、一対のメサ接続部51(具体的には第1~第2メサ接続部51A~51B)を介して互いに電気的に接続されている。つまり、複数の内側ダイオードD1は、デバイス領域9内において複数のトレンチゲート構造30を取り囲む環状(この形態では四角環状)に形成されている。外側ダイオードD2は、前述の第1実施形態と同様、トレンチ分離構造20によって複数の内側ダイオードD1から電気的に切り離されている。
 複数の中間ダイオードD3は、この形態では、一対のメサ接続部51(具体的には第1~第3メサ接続部51A~51C)を介して複数の内側ダイオードD1に電気的に接続されている。つまり、複数の中間ダイオードD3は、デバイス領域9内において複数の内側ダイオードD1と共に複数のダミートレンチ構造40を取り囲む環状(この形態では四角環状)に形成されている。また、複数の中間ダイオードD3は、この形態では、内側ダイオードD1と同様、ソース・ドレイン間に電気的に接続され、MISFETのボディダイオードとして機能する。
 フィールド絶縁膜70は、この形態では、デバイス領域9において複数のメサ接続部51を被覆している。フィールド絶縁膜70は、複数のメサ接続部51において複数のトレンチゲート構造30のゲート絶縁膜32(下絶縁膜34)および複数のダミートレンチ構造40のダミー絶縁膜42(埋設絶縁体44)に連なっている。
 複数のビア電極80は、この形態では、層間絶縁膜72を貫通し、対応するトレンチゲート構造30の複数の引き出し部39にそれぞれ電気的に接続された複数の第3ソースビア電極84を含む。複数の第3ソースビア電極84は、平面視において第1方向Xおよび第2方向Yに間隔を空けて配列され、第1方向Xおよび第2方向Yに対向している。複数の引き出し部39に対する複数の第3ソースビア電極84の接続位置は任意である。複数の第3ソースビア電極84は、必ずしも平面視において第1方向Xに延びる同一ライン上に配列されている必要はなく、第2方向Yに互いにずれて配列されていてもよい。
 ソースフィンガー電極95は、この形態では、複数の第2ソースビア電極83および複数の第3ソースビア電極84に接続されている。ソースフィンガー電極95は、ソースパッド電極94に印加されたソース電位を複数の第2ソースビア電極83および複数の第3ソースビア電極84に付与する。複数の第2ソースビア電極83に付与されたソース電位は、分離電極23に付与される。複数の第3ソースビア電極84に付与されたソース電位は、複数の引き出し部39を介して複数のトレンチゲート構造30の下電極36に付与される。
 以上、半導体装置1Bによっても、半導体装置1Aに対して述べられた効果と同様の効果が奏される。
 図14は、図2に対応し、第3実施形態に係る半導体装置1Cのチップ2の第1主面3の構造を示す平面図である。図14を参照して、半導体装置1Cは、第1主面3の内方部に設定された複数(この形態では4つ)のデバイス領域9(内領域)を含む。4つのデバイス領域9は、第1デバイス領域9A、第2デバイス領域9B、第3デバイス領域9Cおよび第4デバイス領域9Dを含む。デバイス領域9の個数および配置は任意であり、第1主面3のサイズや達成すべきMISFETの電気的特性に応じて調整される。以下では、複数のデバイス領域9の一配置例が説明される。
 第1デバイス領域9Aは、平面視において第1側面5Aおよび第3側面5Cを接続する角部に沿って設定されている。第1デバイス領域9Aは、平面視において四角形状に設定されている。第2デバイス領域9Bは、平面視において第1デバイス領域9Aから第2方向Yに間隔を空けて第2側面5Bおよび第3側面5Cを接続する角部に沿って設定されている。
 第3デバイス領域9Cは、第1デバイス領域9Aから第1方向Xに間隔を空けて第1側面5Aおよび第4側面5Dを接続する角部に沿って設定されている。第3デバイス領域9Cは、平面視において第1~第2デバイス領域9A~9Bよりも大きい四角形状に設定されている。第3デバイス領域9Cは、この形態では、平面視において第1方向Xに第1デバイス領域9Aに対向し、第2デバイス領域9Bには対向していない。
 第4デバイス領域9Dは、第2デバイス領域9Bから第1方向Xに間隔を空け、第3デバイス領域9Cから第2方向Yに間隔を空けて第2側面5Bおよび第4側面5Dを接続する角部に沿って設定されている。第4デバイス領域9Dは、平面視において第1~第2デバイス領域9A~9Bよりも大きい四角形状に設定されている。第4デバイス領域9Dは、この形態では、平面視において第1方向Xに第2デバイス領域9Bに対向し、第1デバイス領域9Aには対向していない。
 外領域10は、この形態では、環状領域10a、パッド領域10bおよび中間領域10cを含む。環状領域10aは、この形態では、平面視において第1主面3の周縁(第1~第4側面5A~5D)に沿って延びる環状(具体的には四角環状)に設定され、複数のデバイス領域9を一括して取り囲んでいる。パッド領域10bは、この形態では、平面視において第1デバイス領域9Aおよび第2デバイス領域9Bの間の領域に設定され、環状領域10aのうち第3側面5Cの中央部に沿う部分から第4側面5Dに向けて突出している。パッド領域10bは、この形態では、平面視において四角形状に設定されている。
 中間領域10cは、平面視において複数のデバイス領域9の間の領域に設定されている。中間領域10cは、この形態では、第1方向Xに延びる部分および第2方向Yに延びる部分を有する帯状に設定されている。半導体装置1Cが第1方向Xまたは第2方向Yに間隔を空けて設定された2つのデバイス領域9を含む場合、中間領域10cは第1方向Xまたは第2方向Yに延びる帯状に設定されていてもよい。
 複数のデバイス領域9は、複数の前述のトレンチ分離構造20によってそれぞれ取り囲まれ、外領域10からそれぞれ区画されている。つまり、複数のトレンチ分離構造20は、前述の第1実施形態の場合と同様に、第2領域7を、複数のデバイス領域9内に位置する複数の部分(複数の第1ボディ領域7A)、および、外領域10内に位置する部分(第2ボディ領域7B)に分離している。
 複数のデバイス領域9には、前述の複数のトレンチゲート構造30、複数のダミートレンチ構造40、複数の内側ダイオードD1、複数の中間ダイオードD3、複数のソース領域60、複数のコンタクト孔61、複数のコンタクト領域62、フィールド絶縁膜70、主面絶縁膜71、層間絶縁膜72、複数のゲートビア電極81、複数の第1ソースビア電極82および複数の第2ソースビア電極83がそれぞれ形成されている。
 各トレンチ分離構造20の平面形状は、各デバイス領域9の平面形状に応じて調整される。各デバイス領域9内に形成されるトレンチゲート構造30の個数は任意であり、各デバイス領域9のサイズに応じて調整される。複数のトレンチゲート構造30は、この形態では、複数のデバイス領域9において異なる方向(第1方向Xまたは第2方向Y)にそれぞれ延びている。複数のダミートレンチ構造40は、この形態では、各デバイス領域9内において複数のトレンチゲート構造30に沿って延び、複数のトレンチゲート構造30を第1方向Xの両サイドまたは第2方向Yの両サイドから挟み込んでいる。
 第1デバイス領域9Aでは、複数のトレンチゲート構造30が、平面視において第1方向Xに間隔を空けて配列され、第2方向Yに延びる帯状にそれぞれ形成されている。つまり、第1デバイス領域9Aでは、複数のトレンチゲート構造30が平面視において第2方向Yに延びるストライプ状に配列されている。第2デバイス領域9Bでは、複数のトレンチゲート構造30が、平面視において第2方向Yに間隔を空けて配列され、第1方向Xに延びる帯状にそれぞれ形成されている。つまり、第2デバイス領域9Bでは、複数のトレンチゲート構造30が、平面視において第1方向Xに延びるストライプ状に配列されている。
 第3デバイス領域9Cでは、複数のトレンチゲート構造30が、第2デバイス領域9Bと同様に、平面視において第1方向Xに延びるストライプ状に配列されている。第4デバイス領域9Dでは、複数のトレンチゲート構造30が、第1デバイス領域9Aと同様に、第2方向Yに延びるストライプ状に配列されている。
 つまり、複数のトレンチゲート構造30は、第2方向Yに対向する第1デバイス領域9Aおよび第2デバイス領域9Bにおいて、互いに異なる方向に延びている。また、複数のトレンチゲート構造30は、第2方向Yに対向する第3デバイス領域9Cおよび第4デバイス領域9Dにおいて、互いに異なる方向に延びている。また、複数のトレンチゲート構造30は、第1方向Xに対向する第1デバイス領域9Aおよび第3デバイス領域9Cにおいて、互いに異なる方向に延びている。また、複数のトレンチゲート構造30は、第1方向Xに対向する第2デバイス領域9Bおよび第4デバイス領域9Dにおいて、互いに異なる方向に延びている。
 換言すると、複数のトレンチゲート構造30は、第1主面3の1つの対角方向に対向する第1デバイス領域9Aおよび第4デバイス領域9Dにおいて一方方向に延び、第1主面3の別の対角方向に対向する第2デバイス領域9Bおよび第3デバイス領域9Cにおいて一方方向に交差する交差方向に延びている。
 つまり、半導体装置1Cは、第1主面3の異なる領域(複数のデバイス領域9)において、第1方向Xに延びる少なくとも1つのトレンチゲート構造30、および、第1方向Xに交差(具体的には直交)する第2方向Yに延びる少なくとも1つのトレンチゲート構造30を含む。第1方向Xに延びる少なくとも1つのトレンチゲート構造30は、第1方向Xおよび第2方向Yのいずれか一方または双方に、第1方向Xに延びる少なくとも1つのトレンチゲート構造30に対向していてもよい。
 第2方向Yに延びる少なくとも1つのトレンチゲート構造30は、第1方向Xおよび第2方向Yのいずれか一方または双方に、第2方向Yに延びる少なくとも1つのトレンチゲート構造30に対向していてもよい。第2方向Yに延びる少なくとも1つのトレンチゲート構造30は、第1方向Xおよび第2方向Yのいずれか一方または双方に、第1方向Xに延びる少なくとも1つのトレンチゲート構造30に対向していてもよい。
 外側ダイオードD2は、この形態では、複数のデバイス領域9外の領域(外領域10)に位置する第1領域6および第2領域7(第2ボディ領域7B)を有している。つまり、外側ダイオードD2は、この形態では、環状領域10a、パッド領域10bおよび中間領域10cに形成されている。つまり、外側ダイオードD2は、平面視において複数のデバイス領域9を一括して取り囲む環状に形成されている。
 また、外側ダイオードD2は、平面視において複数のデバイス領域9をそれぞれ個別に取り囲む環状に形成されている。外側ダイオードD2は、第1実施形態の場合と同様に、第1~第4側面5A~5Dのうちの少なくとも1つから露出していてもよい。外側ダイオードD2は、この形態では、第1主面3において複数のデバイス領域9外の領域の全域に形成されている。
 フィールド絶縁膜70は、この形態では、外領域10の環状領域10a、パッド領域10bおよび中間領域10cにおいて外側ダイオードD2を被覆している。フィールド絶縁膜70は、外側ダイオードD2の全域を被覆していることが好ましい。むろん、フィールド絶縁膜70が外側ダイオードD2を部分的に被覆し、主面絶縁膜71が外側ダイオードD2においてフィールド絶縁膜70から露出した部分を被覆していてもよい。
 ゲートパッド電極91は、第1実施形態の場合と同様の態様で層間絶縁膜72の上に配置されている。ゲートフィンガー電極92は、この形態では、平面視において複数のデバイス領域9に配置された複数のトレンチゲート構造30に交差(具体的には直交)するように、複数のデバイス領域9を横切る帯状に形成されている。ゲートフィンガー電極92は、複数のデバイス領域9において、複数のゲートビア電極81を介して複数のトレンチゲート構造30(上電極37)に電気的に接続されている。ゲートフィンガー電極92の引き回し態様は任意である。
 ソースパッド電極94は、この形態では、平面視においてゲート配線電極90によって区画された領域に配置され、複数のデバイス領域9に重なっている。ソースパッド電極94は、複数の第1ソースビア電極82に接続されている。ソースパッド電極94は、複数のデバイス領域9において、複数の第1ソースビア電極82を介して第2領域7、複数のソース領域60および複数のコンタクト領域62に電気的に接続されている。
 ソースフィンガー電極95は、この形態では、平面視において複数のデバイス領域9に配置された複数のトレンチ分離構造20に沿って延びる帯状に形成されている。ソースフィンガー電極95は、複数のデバイス領域9において、複数の第2ソースビア電極83を介して複数の分離電極23に電気的に接続されている。ソースフィンガー電極95の引き回し態様は任意である。
 このように、半導体装置1Cでは、複数のデバイス領域9がゲート配線電極90、ソース配線電極93およびドレイン電極96にそれぞれ電気的に接続されている。つまり、複数のデバイス領域9に形成された機能デバイス(MISFETおよび内側ダイオードD1)は同じタイミングで駆動制御される。以上、半導体装置1Cによっても、半導体装置1Aに対して述べられた効果と同様の効果が奏される。前述の第2実施形態に係るトレンチゲート構造30は、第3実施形態に係る半導体装置1Cに適用されてもよい。この場合、ソース配線電極93は、複数のデバイス領域9において第1~第3ソースビア電極82~84に電気的に接続される。
 以下、第2領域7の変形例が示される。図15は、図5に対応し、第1~第3実施形態に適用される第2領域7の変形例を示す断面図である。図15では、第1実施形態に係る半導体装置1Aに変形例に係る第2領域7が適用された例が示されているが、変形例に係る第2領域7は、第2~第3実施形態にも適用できる。
 第1実施形態に係る第2領域7は、第1~第4側面5A~5Dから露出している。これに対して、図15を参照して、変形例に係る第2領域7は、第1~第4側面5A~5Dから間隔を空けて第1主面3(第1領域6)の表層部に形成されている。つまり、第2領域7は、第1主面3の周縁部から第1領域6を露出させている。外側ダイオードD2は、この形態では、第1~第4側面5A~5Dから間隔を空けて外領域10に形成されている。
 以上、変形例に係る第2領域7が適用された場合であっても、第1実施形態において述べた効果と同様の効果が奏される。
 以下、ダミートレンチ構造40の変形例が示される。図16は、図3に対応し、第1~第3実施形態に適用されるダミートレンチ構造40の第1変形例を示す平面図である。図17は、図16に示すXVII-XVII線に沿う断面図である。図16および図17では、第1実施形態に係る半導体装置1Aに第1変形例に係るダミートレンチ構造40が適用された例が示されているが、第1変形例に係るダミートレンチ構造40は第2~第3実施形態にも適用できる。
 第1実施形態に係るダミートレンチ構造40は、トレンチ分離構造20の内部構造およびトレンチゲート構造30の内部構造とは異なる内部構造を有している。これに対して、第1変形例に係るダミートレンチ構造40は、トレンチゲート構造30と同様の内部構造を有し、トレンチ分離構造20とは異なる内部構造を有している。第1変形例に係るダミートレンチ構造40は、具体的には、埋設絶縁体44を有さず、ダミートレンチ41、ダミー絶縁膜42およびダミー電極43を含む。ダミートレンチ41、ダミー絶縁膜42およびダミー電極43は、ゲートトレンチ31、ゲート絶縁膜32およびゲート電極33と同様の態様で形成されている。
 すなわち、ダミー絶縁膜42は、ゲート絶縁膜32の下絶縁膜34および上絶縁膜35にそれぞれ対応したダミー下絶縁膜100およびダミー上絶縁膜101を含む。ダミー電極43は、ゲート電極33の下電極36、上電極37および中間絶縁膜38にそれぞれ対応したダミー下電極102、ダミー上電極103およびダミー中間絶縁膜104を含む。ダミー下電極102は、下電極36の複数の引き出し部39に対応した複数のダミー引き出し部105を有している。ダミー下電極102(ダミー引き出し部105)はトレンチ分離構造20の分離電極23に電気的に接続され、ダミー上電極103は電気的に浮遊状態に形成されている。
 以上、第1変形例に係るダミートレンチ構造40が適用された場合であっても、第1実施形態において述べた効果と同様の効果が奏される。
 図18は、図5に対応し、第1~第3実施形態に適用されるダミートレンチ構造40の第2変形例を示す断面図である。図18では、第1実施形態に係る半導体装置1Aに第2変形例に係るダミートレンチ構造40が適用された例が示されているが、第2変形例に係るダミートレンチ構造40は第2~第3実施形態にも適用できる。
 第2変形例に係るダミートレンチ構造40は、トレンチ分離構造20と同様の内部構造を有し、トレンチゲート構造30とは異なる内部構造を有している。第2変形例に係るダミートレンチ構造40は、具体的には、埋設絶縁体44を有さず、ダミートレンチ41、ダミー絶縁膜42およびダミー電極43を含む。ダミー絶縁膜42およびダミー電極43は、分離絶縁膜22および分離電極23と同様の態様で形成されている。ダミー電極107は、分離トレンチ21およびダミートレンチ41の連通部において分離電極23に電気的に接続されている。
 以上、第2変形例に係るダミートレンチ構造40が適用された場合であっても、第1実施形態において述べた効果と同様の効果が奏される。
 以下、デバイス領域9の変形例が示される。図19は、図3に対応し、第1~第3実施形態に適用されるデバイス領域9の変形例を示す断面図である。図19では、第1実施形態に係る半導体装置1Aに変形例に係るデバイス領域9が適用された例が示されているが、変形例に係るデバイス領域9は、第2~第3実施形態にも適用できる。
 第1実施形態に係るデバイス領域9では、複数のダミートレンチ構造40が形成されている。これに対して、図19を参照して、変形例に係るデバイス領域9では、ダミートレンチ構造40が形成されていない。したがって、最外のトレンチゲート構造30は、1つのメサ部50を挟んで第1方向Xにトレンチ分離構造20に対向している。
 以上、変形例に係るデバイス領域9が適用された場合であっても、半導体装置1Aに対して述べられた効果と同様の効果が奏される。
 前述の各実施形態は、さらに他の形態で実施できる。前述の各実施形態では、外領域10のパッド領域10b(デバイス領域9の屈曲部9a/トレンチ分離構造20のトレンチ屈曲部20E)が平面視において第3側面5Cの中央部に設定された例が示された。しかし、パッド領域10b(屈曲部9a/トレンチ屈曲部20E)の配置は任意である。たとえば、パッド領域10b(屈曲部9a/トレンチ屈曲部20E)は、平面視において第1主面3の任意の角部に沿う領域に配置されていてもよい。
 前述の各実施形態では、複数のソース領域60が複数の第1メサ部50Aのみに形成され、複数の第2~第3メサ部50B~50Cには形成されていない例が示された。しかし、複数のソース領域60は、複数の第2~第3メサ部50B~50Cのいずれか一方または双方に形成されていてもよい。
 前述の各実施形態では、複数のゲートビア電極81とは別体からなるゲート配線電極90が形成された例について説明した。しかし、ゲート配線電極90の一部が複数のゲートビア電極81として形成されていてもよい。つまり、ゲート配線電極90は、層間絶縁膜72を貫通する複数のゲートビア電極81を含んでいてもよい。
 前述の各実施形態では、複数の第1~第3ソースビア電極82~84とは別体からなるソース配線電極93が形成された例について説明した。しかし、ソース配線電極93の一部が層間絶縁膜72を貫通する複数の第1~第3ソースビア電極82~84として形成されていてもよい。つまり、ソース配線電極93は、層間絶縁膜72を貫通する複数の第1~第3ソースビア電極82~84を含んでいてもよい。
 前述の第2実施形態では、トレンチゲート構造30の下電極26にソース電位が印加される例が示された。しかし、トレンチゲート構造30の下電極26には、ゲート電位が印加されてもよい。この場合、第3ソースビア電極84をゲートビア電極に変更し、当該ゲートビア電極にゲートフィンガー電極92を電気的に接続させればよい。このような構造の場合、内側ダイオードD1および中間ダイオードD3は、下電極26から電気的に切り離される。
 前述の第2実施形態では、トレンチゲート構造30がトレンチ分離構造20と異なる構造を有している例が示された。しかし、トレンチゲート構造30は、トレンチ分離構造20と同様の内部構造(つまりシングル電極構造)を有していてもよい。この場合、ゲート絶縁膜32およびゲート電極33は、分離絶縁膜22および分離電極23と同様の態様で形成される。
 前述の各実施形態では、「第1導電型」が「n型」、「第2導電型」がp型である例について説明したが、「第1導電型」が「p型」、「第2導電型」が「n型」であってもよい。この場合の具体的な構成は、前述の説明および添付図面において「n型領域」を「p型領域」に置き換え、「n型領域」を「p型領域」に置き換えることによって得られる。
 前述の各実施形態において、n型の第3領域8に代えてp型の第3領域8が採用されてもよい。この構造によれば、MISFETに代えてIGBT(Insulated Gate Bipolar Transistor)を提供できる。この場合の具体的な構成は、前述の説明において、MISFETの「ソース(不純物領域)」をIGBTの「エミッタ(不純物領域)」に置き換え、MISFETの「ドレイン」をIGBTの「コレクタ」に置き換えることによって得られる。
 前述の各実施形態では、チップ2がシリコンを含む例が示された。しかし、チップ2は、WBG(Wide Band Gap)半導体チップからなっていてもよい。WBG半導体は、シリコンのバンドギャップを超えるバンドギャップを有する半導体である。この場合、チップ2は、WBG半導体としてのGaN(窒化ガリウム)、SiC(炭化シリコン)、ダイアモンド等を含んでいてもよい。
 以下、この明細書および図面から抽出される特徴の例が示される。以下、電気的特性を向上できる半導体装置を提供する。
 [A1]主面を有するチップと、前記主面の表層部に形成された第1導電型の第1領域と、前記第1領域の表層部に形成された第2導電型の第2領域と、前記第2領域を貫通し、前記第2領域の内方を取り囲み、前記主面に前記第2領域の内方側の内領域および前記第2領域の外方側の外領域を区画するトレンチ分離構造と、前記第2領域を貫通するように前記内領域に形成されたトレンチゲート構造と、前記内領域に位置する前記第1領域および前記第2領域を含む内側ダイオードと、前記外領域に位置する前記第1領域および前記第2領域を含み、前記トレンチ分離構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離された外側ダイオードと、を含む、半導体装置。
 [A2]前記外側ダイオードは、電気的に浮遊状態に形成された浮遊ダイオードからなる、A1に記載の半導体装置。
 [A3]前記外側ダイオードは、平面視において前記トレンチ分離構造を取り囲んでいる、A1またはA2に記載の半導体装置。
 [A4]前記チップは、側面を有し、前記外側ダイオードは、前記チップの前記側面から露出している、A1~A3のいずれか一つに記載の半導体装置。
 [A5]前記トレンチゲート構造は、ゲートトレンチ内に上下方向に分離埋設された下電極および上電極を含むマルチ電極構造を有している、A1~A4のいずれか一つに記載の半導体装置。
 [A6]前記内側ダイオードの前記第2領域は、前記下電極に電気的に接続されている、A5に記載の半導体装置。
 [A7]前記下電極には、ソース電位が印加され、前記上電極には、ゲート電位が印加される、A5またはA6に記載の半導体装置。
 [A8]複数の前記トレンチゲート構造が、前記内領域にストライプ状に配列されている、A1~A7のいずれか一つに記載の半導体装置。
 [A9]前記トレンチ分離構造は、分離トレンチ内に埋設された分離電極を含む、A1~A8のいずれか一つに記載の半導体装置。
 [A10]前記内側ダイオードの前記第2領域は、前記分離電極に電気的に接続されている、A9に記載の半導体装置。
 [A11]前記トレンチ分離構造は、単一の前記分離電極を含むシングル電極構造を有している、A9またはA10に記載の半導体装置。
 [A12]前記内領域において前記トレンチゲート構造に接するように前記第2領域の表層部に形成された第1導電型の不純物領域をさらに含む、A1~A11のいずれか一つに記載の半導体装置。
 [A13]前記不純物領域は、前記トレンチ分離構造に接しないように前記トレンチ分離構造から間隔を空けて形成されている、A12に記載の半導体装置。
 [A14]前記内領域における前記トレンチ分離構造および前記トレンチゲート構造の間の領域に前記第2領域を貫通するように形成され、前記トレンチゲート構造から電気的に切り離されたダミートレンチ構造をさらに含む、A1~A13のいずれか一つに記載の半導体装置。
 [A15]前記トレンチ分離構造および前記ダミートレンチ構造の間の領域に位置する前記第1領域および前記第2領域を含み、前記トレンチ分離構造によって前記外側ダイオードから電気的に切り離された中間ダイオードをさらに含む、A14に記載の半導体装置。
 [A16]前記中間ダイオードは、前記ダミートレンチ構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離されている、A15に記載の半導体装置。
 [A17]前記中間ダイオードは、電気的に浮遊状態に形成された浮遊ダイオードからなる、A16に記載の半導体装置。
 [A18]前記中間ダイオードは、前記内側ダイオードに電気的に接続されている、A15に記載の半導体装置。
 [A19]前記ダミートレンチ構造は、前記トレンチゲート構造とは異なる内部構造を有している、A14~A18のいずれか一つに記載の半導体装置。
 [A20]前記ダミートレンチ構造は、前記トレンチ分離構造とは異なる内部構造を有している、A14~A19のいずれか一つに記載の半導体装置。
 [A21]前記ダミートレンチ構造は、ダミートレンチの底側に埋設されたダミー電極、および、前記ダミートレンチの開口に埋設された絶縁体を含む、A14~A20のいずれか一つに記載の半導体装置。
 [A22]前記ダミートレンチ構造は、前記ダミートレンチ内において前記絶縁体を挟んで前記ダミー電極に対向する電極を含まない、A21に記載の半導体装置。
 [A23]前記絶縁体は、前記ダミートレンチの側壁および前記ダミー電極によって区画されたリセス内において前記ダミー電極の全域を被覆している、A21またはA22に記載の半導体装置。
 [B1]主面を有するチップと、第1方向に延びるように前記主面にトレンチ分離構造と、前記第1方向に交差する第2方向に延びるように前記主面に形成され、前記トレンチ分離構造とメサ部を区画するトレンチゲート構造と、前記メサ部内において前記主面の表層部に形成された第1ボディ領域と、前記メサ部外において前記主面の表層部に形成され、前記トレンチ分離構造によって前記トレンチゲート構造および前記第1ボディ領域から電気的に切り離された第2ボディ領域と、を含む、半導体装置。
 [B2]前記第1ボディ領域は、前記トレンチゲート構造に接し、前記第2ボディ領域は、前記トレンチ分離構造に接している、B1に記載の半導体装置。
 [B3]前記第2ボディ領域は、前記第1ボディ領域とほぼ等しい厚さを有している、B1またはB2に記載の半導体装置。
 [B4]前記第2ボディ領域は、電気的に浮遊状態に形成されている、B1~B3のいずれか一つに記載の半導体装置。
 [B5]前記第1ボディ領域には、ソース電位が付与される、B1~B4のいずれか一つに記載の半導体装置。
 [B6]一対の前記トレンチ分離構造が、前記第2方向に間隔を空けて前記主面に配列され、前記トレンチゲート構造は、一対の前記トレンチ分離構造に挟まれた領域に形成され、一対の前記トレンチ分離構造と前記メサ部を区画している、B1~B5のいずれか一つに記載の半導体装置。
 [B7]一対の前記トレンチゲート構造が、一対の前記トレンチ分離構造に挟まれた領域において前記第1方向に間隔を空けて配列され、一対の前記トレンチ分離構造と前記メサ部を区画している、B6に記載の半導体装置。
 [B8]前記第1ボディ領域は、前記メサ部内において一対の前記トレンチ分離構造および前記トレンチゲート構造に接している、B6またはB7に記載の半導体装置。
 [B9]前記第2ボディ領域は、前記メサ部外において一対の前記トレンチ分離構造のいずれか一方または双方に接している、B6~B8のいずれか一つに記載の半導体装置。
 [B10]前記第1ボディ領域は、平面視において前記トレンチゲート構造に沿って帯状に延びている、B1~B9のいずれか一つに記載の半導体装置。
 [B11]前記第2ボディ領域は、平面視において前記トレンチ分離構造および前記トレンチゲート構造を取り囲んでいる、B1~B10のいずれか一つに記載の半導体装置。
 [B12]前記チップは、側面を有し、前記第2ボディ領域は、前記側面から露出している、B1~B11のいずれか一つに記載の半導体装置。
 [B13]前記第1ボディ領域の表層部に形成されたソース領域をさらに含む、B1~B12のいずれか一つに記載の半導体装置。
 [B14]前記ソース領域は、前記第2ボディ領域には形成されていない、B13に記載の半導体装置。
 [B15]前記ソース領域は、前記トレンチゲート構造に接し、前記トレンチ分離構造には接していない、B13またはB14に記載の半導体装置。
 [B16]前記ソース領域は、平面視において前記トレンチゲート構造に沿って帯状に延びている、B13~B15のいずれか一つに記載の半導体装置。
 [B17]前記トレンチゲート構造から前記第1方向に間隔を空けて前記第2方向に延びるように配置され、前記トレンチゲート構造から電気的に切り離されたダミートレンチ構造をさらに含む、B1~B16のいずれか一つに記載の半導体装置。
 [B18]前記第1ボディ領域は、前記ダミートレンチ構造から電気的に切り離され、前記第2ボディ領域は、前記ダミートレンチ構造から電気的に切り離されている、B17に記載の半導体装置。
 [B19]前記ダミートレンチ構造は、前記トレンチゲート構造とは異なる内部構造を有している、B17またはB18に記載の半導体装置。
 [B20]前記ダミートレンチ構造は、前記トレンチ分離構造とは異なる内部構造を有している、B17~B19のいずれか一つに記載の半導体装置。
 [C1]主面を有するチップと、前記主面に形成されたトレンチ分離構造と、前記トレンチ分離構造から間隔を空けて前記主面に形成されたトレンチゲート構造と、前記トレンチゲート構造および前記トレンチ分離構造の間に介在されるように前記主面に形成され、前記トレンチゲート構造から電気的に切り離されたダミートレンチ構造と、前記チップ内において前記トレンチゲート構造および前記ダミートレンチ構造の間の領域に形成された内側ダイオードと、前記チップ内において前記トレンチ分離構造および前記ダミートレンチ構造の間の領域に形成された中間ダイオードと、前記チップ内において前記トレンチ分離構造に対して前記ダミートレンチ構造とは反対側の領域に形成され、前記内側ダイオードおよび前記中間ダイオードから電気的に切り離された形成された外側ダイオードと、を含む、半導体装置。
 [C2]前記外側ダイオードは、電気的に浮遊状態に形成されている、C1に記載の半導体装置。
 [C3]前記中間ダイオードは、電気的に浮遊状態に形成されている、C1またはC2に記載の半導体装置。
 [C4]前記中間ダイオードは、前記内側ダイオードに電気的に接続されている、C1またはC2に記載の半導体装置。
 [D1]主面(3)を有するチップ(2)と、前記主面(3)に一方領域(9)および他方領域(10)を区画するトレンチ分離構造(20)と、前記一方領域(9)内に電気的に動作するように形成された第1ダイオード(D1、D3)と、前記他方領域(10)内に形成され、前記トレンチ分離構造(20)によって前記第1ダイオード(D1、D3)から電気的に切り離された第2ダイオード(D2)と、を含む、半導体装置(1A、1B、1C)。
 [D2]前記第2ダイオード(D2)は、電気的に動作しないように形成されている、D1に記載の半導体装置(1A、1B、1C)。
 [D3]前記第1ダイオード(D1、D3)は、第1アノードおよび第1カソードを有し、前記第2ダイオード(D2)は、電気的に開放された第2アノード、および、前記第1カソードに電気的に接続された第2カソードを含む、D1またはD2に記載の半導体装置(1A、1B、1C)。
 [D4]前記第1ダイオード(D1、D3)は、トランジスタ(MISFET)のボディダイオードとして機能する、D1~D3のいずれか一つに記載の半導体装置。
 [D5]前記トレンチ分離構造(20)には、ソース電位が印加される、D1~D4のいずれか一つに記載の半導体装置。
 [E1]主面(3)を有するチップ(2)と、前記主面(3)に設定された第1デバイス領域(9:9A~9D)と、前記主面(3)において前記第1デバイス領域(9:9A~9D)とは異なる領域に設定された第2デバイス領域(9:9A~9D)と、前記主面(3)において前記第1デバイス領域(9:9A~9D)および前記第2デバイス領域(9:9A~9D)の間の領域に設定された外領域(10:10a、10b、10c)と、前記第1デバイス領域(9:9A~9D)に形成された第1ダイオード(D1、D3)と、前記第2デバイス領域(9:9A~9D)に形成された第2ダイオード(D1、D3)と、前記外領域(10:10a、10b、10c)に形成され、前記第1ダイオード(D1、D3)および前記第2ダイオード(D1、D3)から電気的に切り離された第3ダイオード(D2)と、を含む、半導体装置(1C)。
 [E2]前記第2ダイオード(D1、D3)は、前記第1ダイオード(D1、D3)に電気的に接続されている、E1に記載の半導体装置(1C)。
 [E3]前記第2ダイオード(D1、D3)は、前記第1ダイオード(D1、D3)と同時に作動される、E1またはE2に記載の半導体装置(1C)。
 [E4]前記第3ダイオード(D2)は、電気的に開放されている、E1~E3のいずれか一つに記載の半導体装置(1C)。
 [E5]前記第1ダイオード(D1、D3)は、第1アノードおよび第1カソードを有し、前記第2ダイオード(D1、D3)は、前記第1アノードに電気的に接続された第2アノード、および、前記第1カソードに電気的に接続された第2カソードを有し、前記第3ダイオード(D2)は、電気的に開放された第3アノード、ならびに、前記第1カソードおよび前記第2カソードに電気的に接続された第3カソードを有している、E1~E4のいずれか一つに記載の半導体装置(1C)。
 [E6]前記外領域(10:10a、10b、10c)は、平面視において前記第1デバイス領域(9:9A~9D)および前記第2デバイス領域(9:9A~9D)を取り囲み、前記第3ダイオード(D2)は、平面視において前記第1デバイス領域(9:9A~9D)および前記第2デバイス領域(9:9A~9D)を取り囲んでいる、E1~E5のいずれか一つに記載の半導体装置(1C)。
 [E7]前記チップ(2)は、側面(5A~5D)を有し、前記第3ダイオード(D2)は、前記チップ(2)の前記側面(5A~5D)から露出している、E1~E6のいずれか一つに記載の半導体装置(1C)。
 [E8]前記第1デバイス領域(9:9A~9D)に形成された第1トランジスタ(MISFET)と、前記第2デバイス領域(9:9A~9D)に形成された第2トランジスタ(MISFET)と、をさらに含み、前記第1ダイオード(D1、D3)は、第1トランジスタ(MISFET)の第1ボディダイオードであり、前記第2ダイオード(D1、D3)は、前記第2トランジスタ(MISFET)の第2ボディダイオードである、E1~E7のいずれか一つに記載の半導体装置(1C)。
 [E9]前記第1トランジスタ(MISFET)は、一方方向に延びるストライプ状に配列された複数の第1ゲート構造(30)を有し、前記第2トランジスタ(MISFET)は、前記一方方向に交差する方向に延びるストライプ状に配列された複数の第2ゲート構造(30)を有している、E8に記載の半導体装置(1C)。
 [E10]前記第1ゲート構造(30)は、第1トレンチゲート構造(30)からなり、前記第2ゲート構造(30)は、第2トレンチゲート構造(30)からなる、E9に記載の半導体装置(1C)。
 [E11]前記第1デバイス領域(9:9A~9D)および前記第2デバイス領域(9:9A~9D)から前記外領域(10:10a、10b、10c)を区画するように前記主面(3)に形成されたトレンチ分離構造(20)をさらに含む、E1~E10のいずれか一つに記載の半導体装置(1C)。
 前記[D1]~[D5]ならびに前記[E1]~[E11]に係る括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
1A 半導体装置
1B 半導体装置
1C 半導体装置
2  チップ
3  第1主面
5A 第1側面
5B 第2側面
5C 第3側面
5D 第4側面
6  第1領域
7  第2領域
7A 第1ボディ領域
7B 第2ボディ領域
9  デバイス領域(内領域)
10 外領域
20 トレンチ分離構造
21 分離トレンチ
23 分離電極
30 トレンチゲート構造
31 ゲートトレンチ
36 下電極
37 上電極
40 ダミートレンチ構造
41 ダミートレンチ
43 ダミー電極
44 埋設絶縁体
50 メサ部
60 ソース領域(不純物領域)
D1 内側ダイオード
D2 外側ダイオード
D3 中間ダイオード
X  第1方向
Y  第2方向

Claims (20)

  1.  主面を有するチップと、
     前記主面の表層部に形成された第1導電型の第1領域と、
     前記第1領域の表層部に形成された第2導電型の第2領域と、
     前記第2領域を貫通し、前記第2領域の内方を取り囲み、前記主面に前記第2領域の内方側の内領域および前記第2領域の外方側の外領域を区画するトレンチ分離構造と、
     前記第2領域を貫通するように前記内領域に形成されたトレンチゲート構造と、
     前記内領域に位置する前記第1領域および前記第2領域を含む内側ダイオードと、
     前記外領域に位置する前記第1領域および前記第2領域を含み、前記トレンチ分離構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離された外側ダイオードと、を含む、半導体装置。
  2.  前記外側ダイオードは、電気的に浮遊状態に形成された浮遊ダイオードからなる、請求項1に記載の半導体装置。
  3.  前記外側ダイオードは、平面視において前記トレンチ分離構造を取り囲んでいる、請求項1または2に記載の半導体装置。
  4.  前記チップは、側面を有し、
     前記外側ダイオードは、前記チップの前記側面から露出している、請求項1~3のいずれか一項に記載の半導体装置。
  5.  前記トレンチゲート構造は、ゲートトレンチ内に上下方向に分離埋設された下電極および上電極を含むマルチ電極構造を有し、
     前記内側ダイオードの前記第2領域は、前記下電極に電気的に接続されている、請求項1~4のいずれか一項に記載の半導体装置。
  6.  複数の前記トレンチゲート構造が、前記内領域にストライプ状に配列されている、請求項1~5のいずれか一項に記載の半導体装置。
  7.  前記トレンチ分離構造は、分離トレンチ内に埋設された分離電極を含み、
     前記内側ダイオードの前記第2領域は、前記分離電極に電気的に接続されている、請求項1~6のいずれか一項に記載の半導体装置。
  8.  前記トレンチ分離構造は、単一の前記分離電極を含むシングル電極構造を有している、請求項7に記載の半導体装置。
  9.  前記内領域において前記トレンチゲート構造に接するように前記第2領域の表層部に形成された第1導電型の不純物領域をさらに含む、請求項1~8のいずれか一項に記載の半導体装置。
  10.  前記不純物領域は、前記トレンチ分離構造に接しないように前記トレンチ分離構造から間隔を空けて形成されている、請求項9に記載の半導体装置。
  11.  前記内領域における前記トレンチ分離構造および前記トレンチゲート構造の間の領域に前記第2領域を貫通するように形成され、前記トレンチゲート構造から電気的に切り離されたダミートレンチ構造をさらに含む、請求項1~10のいずれか一項に記載の半導体装置。
  12.  前記トレンチ分離構造および前記ダミートレンチ構造の間の領域に位置する前記第1領域および前記第2領域を含み、前記トレンチ分離構造によって前記外側ダイオードから電気的に切り離された中間ダイオードをさらに含む、請求項11に記載の半導体装置。
  13.  前記ダミートレンチ構造は、前記トレンチゲート構造とは異なる内部構造を有している、請求項11または12に記載の半導体装置。
  14.  前記ダミートレンチ構造は、前記トレンチ分離構造とは異なる内部構造を有している、請求項11~13のいずれか一項に記載の半導体装置。
  15.  前記ダミートレンチ構造は、ダミートレンチの底側に埋設されたダミー電極、および、前記ダミートレンチの開口側に埋設された絶縁体を含む、請求項11~14のいずれか一項に記載の半導体装置。
  16.  前記ダミートレンチ構造は、前記ダミートレンチ内において前記絶縁体を挟んで前記ダミー電極に対向する電極を含まない、請求項15に記載の半導体装置。
  17.  主面を有するチップと、
     第1方向に延びるように前記主面に形成されたトレンチ分離構造と、
     前記第1方向に交差する第2方向に延びるように前記主面に形成され、前記トレンチ分離構造とメサ部を区画するトレンチゲート構造と、
     前記メサ部内において前記主面の表層部に形成された第1ボディ領域と、
     前記メサ部外において前記主面の表層部に形成され、前記トレンチ分離構造によって前記トレンチゲート構造および前記第1ボディ領域から電気的に切り離された第2ボディ領域と、を含む、半導体装置。
  18.  前記第1ボディ領域には、ソース電位が付与され、
     前記第2ボディ領域は、電気的に浮遊状態に形成されている、請求項17に記載の半導体装置。
  19.  一対の前記トレンチ分離構造が、前記第2方向に間隔を空けて前記主面に配列され、
     前記トレンチゲート構造は、一対の前記トレンチ分離構造に挟まれた領域に形成され、一対の前記トレンチ分離構造と前記メサ部を区画し、
     前記第2ボディ領域は、前記メサ部外において一対の前記トレンチ分離構造の双方に接している、請求項17または18に記載の半導体装置。
  20.  前記チップは、側面を有し、
     前記第2ボディ領域は、前記側面から露出している、請求項17~19のいずれか一項に記載の半導体装置。
PCT/JP2022/006617 2021-03-26 2022-02-18 半導体装置 WO2022202009A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2023508795A JPWO2022202009A1 (ja) 2021-03-26 2022-02-18
CN202280024206.0A CN117083720A (zh) 2021-03-26 2022-02-18 半导体装置
DE112022001150.5T DE112022001150T5 (de) 2021-03-26 2022-02-18 Halbleiterbauteil
US18/473,344 US20240014313A1 (en) 2021-03-26 2023-09-25 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021053752 2021-03-26
JP2021-053752 2021-03-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/473,344 Continuation US20240014313A1 (en) 2021-03-26 2023-09-25 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2022202009A1 true WO2022202009A1 (ja) 2022-09-29

Family

ID=83396853

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/006617 WO2022202009A1 (ja) 2021-03-26 2022-02-18 半導体装置

Country Status (5)

Country Link
US (1) US20240014313A1 (ja)
JP (1) JPWO2022202009A1 (ja)
CN (1) CN117083720A (ja)
DE (1) DE112022001150T5 (ja)
WO (1) WO2022202009A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085086A (ja) * 2006-09-27 2008-04-10 Toyota Industries Corp 半導体装置
JP2013033931A (ja) * 2011-06-08 2013-02-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2018125490A (ja) * 2017-02-03 2018-08-09 株式会社デンソー 半導体装置
JP2018186111A (ja) * 2017-04-24 2018-11-22 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP2019054071A (ja) * 2017-09-14 2019-04-04 株式会社東芝 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011199109A (ja) 2010-03-23 2011-10-06 Renesas Electronics Corp パワーmosfet
JP7266214B2 (ja) 2019-09-30 2023-04-28 パナソニックIpマネジメント株式会社 電動工具、及び電池パック

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085086A (ja) * 2006-09-27 2008-04-10 Toyota Industries Corp 半導体装置
JP2013033931A (ja) * 2011-06-08 2013-02-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2018125490A (ja) * 2017-02-03 2018-08-09 株式会社デンソー 半導体装置
JP2018186111A (ja) * 2017-04-24 2018-11-22 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP2019054071A (ja) * 2017-09-14 2019-04-04 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20240014313A1 (en) 2024-01-11
JPWO2022202009A1 (ja) 2022-09-29
CN117083720A (zh) 2023-11-17
DE112022001150T5 (de) 2023-12-07

Similar Documents

Publication Publication Date Title
JP6477885B2 (ja) 半導体装置および半導体装置の製造方法
CN109585537B (zh) 半导体装置
US8981471B2 (en) Insulated gate semiconductor device
JP7407252B2 (ja) 半導体装置
US11444187B2 (en) Insulated gate bipolar transistor and diode
WO2020149212A1 (ja) 半導体装置およびその製造方法
US11088276B2 (en) Silicon carbide semiconductor device
JP2010232335A (ja) 絶縁ゲートバイポーラトランジスタ
US11189703B2 (en) Semiconductor device with trench structure having differing widths
US11664448B2 (en) Semiconductor device
JP2019054043A (ja) 半導体装置およびその製造方法
WO2021157529A1 (ja) 半導体装置
JP2000277733A (ja) 絶縁ゲート型電界効果トランジスタ
WO2022202009A1 (ja) 半導体装置
WO2022153693A1 (ja) 半導体装置
US20220216313A1 (en) Semiconductor device
JP2023013277A (ja) 半導体装置
CN111834453A (zh) 一种半导体器件及其制备方法
WO2023189054A1 (ja) 半導体装置
WO2024014362A1 (ja) 半導体装置
WO2022201893A1 (ja) 半導体装置
WO2023189059A1 (ja) 半導体装置
US11538904B2 (en) Semiconductor device
WO2022034828A1 (ja) 半導体装置
JP2023032332A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22774809

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2023508795

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 202280024206.0

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 112022001150

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22774809

Country of ref document: EP

Kind code of ref document: A1