WO2022202009A1 - 半導体装置 - Google Patents

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trench
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啓示 クレンデネン
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ローム株式会社
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    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • Patent Document 1 discloses a semiconductor device having a semiconductor substrate, an n-type drift region, a p-type body region and a trench gate electrode.
  • One embodiment provides a semiconductor device capable of improving electrical characteristics.
  • a chip having a main surface, a first region of a first conductivity type formed in a surface layer portion of the main surface, and a second conductivity type second region formed in a surface layer portion of the first region. and a region penetrating through the second region, surrounding the inner side of the second region, and dividing the main surface into an inner region on the inner side of the second region and an outer region on the outer side of the second region.
  • a trench gate structure formed in the inner region so as to penetrate the second region; an inner diode including the first region and the second region located in the inner region; and an outer diode electrically isolated from the trench gate structure and the inner diode by the trench isolation structure.
  • One embodiment includes a chip having a main surface, a trench isolation structure formed on the main surface to extend in a first direction, and a trench isolation structure formed on the main surface to extend in a second direction intersecting the first direction.
  • a trench gate structure partitioning the trench isolation structure and the mesa portion; a first body region formed in the surface layer portion of the main surface within the mesa portion; and a first body region formed in the surface layer portion of the main surface outside the mesa portion. and a second body region electrically isolated from the trench gate structure and the first body region by the trench isolation structure.
  • FIG. 1 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view showing the structure of the first main surface of the chip shown in FIG. 1.
  • FIG. 3 is an enlarged view of region III shown in FIG.
  • FIG. 4 is an enlarged view of area IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. FIG. 8 is a plan view corresponding to FIG. 2 and showing the structure of the first main surface of the chip of the semiconductor device according to the second embodiment.
  • FIG. 9 is an enlarged view of region IX shown in FIG.
  • FIG. 10 is a cross-sectional view taken along line X-X shown in FIG. 9.
  • FIG. 11 is a cross-sectional view taken along line XI-XI shown in FIG. 9.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG. 9.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 9.
  • FIG. 14 is a plan view corresponding to FIG. 2 and showing the structure of the first main surface of the chip of the semiconductor device according to the third embodiment.
  • FIG. 15 is a sectional view corresponding to FIG. 5 and showing a modification of the second region applied to the first to third embodiments.
  • FIG. 16 is a plan view corresponding to FIG.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 16.
  • FIG. FIG. 18 is a cross-sectional view corresponding to FIG. 5 and showing a second modification of the dummy trench structure applied to the first to third embodiments.
  • FIG. 19 is a plan view corresponding to FIG. 3 and showing a modification of the device region applied to the first to third embodiments.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • 2 is a plan view showing the structure of the first main surface 3 of the chip 2 shown in FIG. 1.
  • FIG. 3 is an enlarged view of region III shown in FIG.
  • FIG. 4 is an enlarged view of area IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG. 3.
  • a semiconductor device 1A in this embodiment is a switching device having a trench insulating gate type MISFET (Metal Insulator Semiconductor Field Effect Transistor) as an example of a field effect transistor. be.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the semiconductor device 1A includes a silicon chip 2 (semiconductor chip) formed in a rectangular parallelepiped shape.
  • the chip 2 includes a first principal surface 3 on one side, a second principal surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first principal surface 3 and the second principal surface 4 together.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face (backward) the second direction Y that intersects (specifically, is perpendicular to) the first direction X. ing.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the semiconductor device 1A includes an n-type (first conductivity type) first region 6 formed in the surface layer portion of the first main surface 3 of the chip 2 .
  • the first region 6 is formed in the chip 2 with a gap from the second main surface 4 to the first main surface 3 side.
  • the first region 6 may also be referred to as a "drift region”.
  • the first region 6 is formed in layers extending along the first main surface 3 and exposed from at least one of the first to fourth side surfaces 5A to 5D.
  • the first region 6 is formed over the entire surface layer of the first main surface 3 and exposed from all of the first to fourth side surfaces 5A to 5D.
  • the first region 6 may have a thickness of 2 ⁇ m or more and 30 ⁇ m or less (preferably 5 ⁇ m or more and 15 ⁇ m or less).
  • the first region 6 is formed by an n-type epitaxial layer (specifically, a Si epitaxial layer) in this embodiment.
  • the semiconductor device 1A includes a p-type (second conductivity type) second region 7 formed in the surface layer of the first region 6 .
  • the second region 7 is formed in the first region 6 with a gap from the bottom of the first region 6 toward the first main surface 3 side.
  • the second region 7 may also be referred to as a "body region”.
  • the second region 7 is formed in layers extending along the first main surface 3 and exposed from at least one of the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the second region 7 is formed over the entire surface layer of the first region 6 and exposed from the entire first main surface 3 and all of the first to fourth side surfaces 5A to 5D.
  • the second region 7 has a p-type impurity concentration gradient that gradually decreases from the first main surface 3 toward the first region 6 side.
  • Second region 7 does not have a portion where the p-type impurity concentration abruptly changes in the thickness direction in the directions (first direction X and second direction Y) along first main surface 3 .
  • the second region 7 has a bottom extending flat along the first main surface 3 and does not have a portion where the thickness changes abruptly.
  • the second region 7 has a uniform impurity concentration and uniform thickness in the surface layer portion of the first region 6 .
  • the second region 7 may have a thickness of 0.1 ⁇ m or more and 3 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less).
  • the second region 7 has a p-type impurity concentration higher than that of the first region 6 and replaces the n-type of the first region 6 with p-type.
  • the semiconductor device 1A includes an n-type third region 8 formed in the surface layer portion of the second main surface 4 of the chip 2 .
  • the third region 8 has a higher n-type impurity concentration than the first region 6 and is electrically connected to the first region 6 within the chip 2 .
  • the third region 8 may be referred to as a "drain region".
  • the third region 8 is formed in a layered shape extending along the second main surface 4 and exposed from at least one of the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the third region 8 is formed over the entire surface layer of the second principal surface 4 and is exposed from the entire second principal surface 4 and all of the first to fourth side surfaces 5A to 5D.
  • the third region 8 is thicker than the first region 6 .
  • the third region 8 may have a thickness of 50 ⁇ m or more and 400 ⁇ m or less (preferably 50 ⁇ m or more and 150 ⁇ m or less).
  • the third region 8 is formed of an n-type semiconductor substrate (specifically, a Si substrate) in this embodiment.
  • the semiconductor device 1A includes at least one (one in this embodiment) device region 9 (inner region) set in the inner portion of the first main surface 3 .
  • the device region 9 is a region in which MISFETs are formed. The number and arrangement of the device regions 9 are arbitrary, and are adjusted according to the size of the first main surface 3 and the electrical characteristics of the MISFET to be achieved.
  • the device region 9 is set in the inner part of the first main surface 3 with a gap from the peripheral edge of the first main surface 3 in plan view. In this form, the device region 9 is set in a polygonal shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the device region 9 has a bent portion 9a recessed toward the fourth side surface 5D on the side on the side of the third side surface 5C. In this form, the bent portion 9a is recessed in a rectangular shape in a plan view.
  • the semiconductor device 1A includes an outer region 10 set outside the device region 9 on the first main surface 3 .
  • the outer region 10 is a region in which no MISFET is formed, and is set at the peripheral portion of the first main surface 3 .
  • Outer region 10 includes annular region 10a and pad region 10b.
  • the annular region 10a is set in a ring shape (specifically, a square ring shape) extending along the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3 in plan view, and surrounds the device region 9. .
  • the pad region 10b is set in a region defined by the bent portion 9a of the device region 9 in a plan view, and protrudes from a portion of the annular region 10a along the central portion of the third side surface 5C toward the fourth side surface 5D. there is In this form, the pad area 10b is set to have a square shape in plan view.
  • the semiconductor device 1A includes a trench separation structure 20 formed on the first main surface 3.
  • the trench isolation structure 20 is formed in an annular shape surrounding the inner side of the second region 7 with a space from the peripheral edge of the first main surface 3 in plan view.
  • the trench isolation structure 20 penetrates the second region 7 in a cross-sectional view.
  • the trench isolation structure 20 partitions the device region 9 on the inner side of the second region 7 and the outer region 10 on the outer side of the second region 7 on the first main surface 3 .
  • the trench isolation structure 20 separates the second region 7 into a portion located within the device region 9 and a portion located within the outer region 10 .
  • the second region 7 within the device region 9 may be referred to as the "first body region 7A”
  • the second region 7 within the outer region 10 may be referred to as the "second body region 7B”.
  • the trench isolation structure 20 may have a width of 0.1 ⁇ m or more and 3 ⁇ m or less (preferably 0.5 ⁇ m or more and 2 ⁇ m or less) in the direction orthogonal to the extending direction.
  • the plurality of trench isolation structures 20 may have a depth of 1 ⁇ m to 10 ⁇ m (preferably 1 ⁇ m to 5 ⁇ m).
  • the trench isolation structure 20 is formed in a polygonal annular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the trench isolation structure 20 specifically includes first to fourth trench isolation structures 20A to 20D integrally.
  • the first trench isolation structure 20A is located on the first side surface 5A side
  • the second trench isolation structure 20B is located on the second side surface 5B side
  • the third trench isolation structure 20C is located on the third side surface 5C side
  • the fourth trench isolation structure 20C is located on the third side surface 5C side.
  • the trench isolation structure 20D is located on the fourth side surface 5D side.
  • a pair of the first trench isolation structure 20A and the second trench isolation structure 20B extend in the first direction X while being spaced apart in the second direction Y in plan view.
  • the first trench isolation structure 20A is located on the first side surface 5A side with respect to the line
  • the second trench isolation structure 20B is located on the side of the line. It is positioned on the second side surface 5B side with respect to the line.
  • a pair of the third trench isolation structure 20C and the fourth trench isolation structure 20D are spaced apart in the first direction X and extend in the second direction Y.
  • the third trench isolation structure 20C is located on the third side surface 5C side with respect to the line
  • the fourth trench isolation structure 20D is located on the third side surface 5C side with respect to the line. It is positioned on the fourth side surface 5D side with respect to the line.
  • the trench isolation structure 20 has a trench bent portion 20E recessed toward the fourth side surface 5D in the third trench isolation structure 20C. In this form, the trench bent portion 20E is recessed in a quadrangular shape in plan view, and defines the pad region 10b of the outer region 10 (the bent portion 9a of the device region 9).
  • the trench isolation structure 20 includes isolation trenches 21 , isolation insulating films 22 and isolation electrodes 23 .
  • Trench isolation structure 20 has a single electrode structure including a single isolation electrode 23 .
  • Isolation trenches 21 are formed in first main surface 3 and define inner walls (bottom and sidewalls) of trench isolation structure 20 .
  • the isolation trench 21 penetrates the second region 7 and is spaced from the bottom of the first region 6 to the first main surface 3 side.
  • the isolation insulating film 22 covers the walls of the isolation trench 21 .
  • the isolation insulating film 22 is formed as a relatively thick field insulating film.
  • the isolation insulating film 22 may contain a silicon oxide film.
  • the isolation electrode 23 is embedded as an integrated member in the isolation trench 21 with the isolation insulating film 22 interposed therebetween.
  • the isolation electrode 23 may contain conductive polysilicon.
  • a source potential is applied to the separation electrode 23 .
  • the source potential may be a reference potential that serves as a reference for circuit operation, or a ground potential.
  • the semiconductor device 1A includes a plurality of trench gate structures 30 formed on the first main surface 3 in the device region 9.
  • the "first side surface 5A" side will be referred to as “one side”
  • the "second side surface 5B side” will be referred to as the “other side”.
  • the plurality of trench gate structures 30 are spaced apart in the first direction X and formed in strips extending in the second direction Y, respectively. That is, the plurality of trench gate structures 30 are formed in stripes extending in the second direction Y in plan view.
  • the trench isolation structure 20 penetrates the second region 7 in a cross-sectional view.
  • the multiple trench gate structures 30 include at least one (a plurality in this embodiment) trench gate structures 30 facing the pad region 10b in the first direction X in plan view.
  • the multiple trench gate structures 30 include at least one (a plurality in this embodiment) trench gate structures 30 facing the pad region 10b in the second direction Y in plan view.
  • the trench gate structure 30 facing the pad region 10b in the second direction Y is shorter than the trench gate structure 30 facing the pad region 10b in the first direction X. As shown in FIG.
  • the plurality of trench gate structures 30 each have a first end 30a on one side and a second end 30b on the other side with respect to the second direction Y. As shown in FIG. Both ends 30a and 30b of the plurality of trench gate structures 30 are respectively connected to a pair of trench isolation structures 20 (first trench isolation structure 20A and second trench isolation structure 20B) extending in the first direction X in this embodiment.
  • the interval between the plurality of trench gate structures 30 is preferably set within a range in which the depletion layer covers the bottom walls of the trench isolation structure 20 and the bottom walls of the plurality of trench gate structures 30 .
  • a plurality of trench gate structures 30 may be arranged at intervals of 0.1 ⁇ m or more and 2 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less).
  • the plurality of trench gate structures 30 are preferably arranged in the first direction X at substantially equal intervals.
  • the plurality of trench gate structures 30 may each have a width in the first direction X of 0.1 ⁇ m or more and 3 ⁇ m or less (preferably 0.5 ⁇ m or more and 2 ⁇ m or less).
  • the width of the plurality of trench gate structures 30 is preferably approximately equal to the width of the trench isolation structures 20 .
  • the plurality of trench gate structures 30 may have a depth of 1 ⁇ m to 10 ⁇ m (preferably 1 ⁇ m to 5 ⁇ m).
  • the depth of the plurality of trench gate structures 30 is preferably approximately equal to the depth of the trench isolation structures 20 .
  • Trench gate structure 30 includes gate trench 31 , gate insulating film 32 and gate electrode 33 .
  • Gate trench 31 is formed in first main surface 3 and defines the wall surfaces (side walls and bottom walls) of trench gate structure 30 .
  • the gate trench 31 penetrates the second region 7 and is spaced from the bottom of the first region 6 to the first main surface 3 side.
  • Gate trench 31 has a width and depth substantially equal to isolation trench 21 .
  • the gate trench 31 has both end portions 30a and 30b communicating in the second direction Y with the trench isolation structure 20 (isolation trench 21).
  • the gate insulating film 32 covers the side walls of the opening and the side walls of the bottom of the gate trench 31 .
  • the opening sidewall surface is a wall surface located on the opening side of the gate trench 31 with respect to the bottom of the second region 7 .
  • the bottom wall surface is a wall surface located on the bottom wall side of gate trench 31 with respect to the bottom of second region 7 .
  • the gate insulating film 32 is connected to the isolation insulating film 22 at the communicating portion between the isolation trench 21 and the gate trench 31 .
  • the gate insulating film 32 in this embodiment includes a lower insulating film 34 and an upper insulating film 35 having a thickness different from that of the lower insulating film 34 .
  • the lower insulating film 34 covers the bottom side walls of the gate trench 31 .
  • the lower insulating film 34 is in contact with the first region 6 exposed from the wall surface of the gate trench 31 .
  • the lower insulating film 34 covers the opening side walls and the bottom side walls of the gate trench 31 at both ends 30 a and 30 b of the gate trench 31 in the second direction Y, and is connected to the isolation insulating film 22 of the trench isolation structure 20 .
  • the lower insulating film 34 is formed as a relatively thick field insulating film like the isolation insulating film 22 .
  • the lower insulating film 34 may contain a silicon oxide film.
  • the upper insulating film 35 covers the side walls of the opening of the gate trench 31 .
  • the upper insulating film 35 has a portion covering the first region 6 and a portion covering the second region 7 .
  • the area covered by the upper insulating film 35 with respect to the second region 7 is larger than the area covered with the upper insulating film 35 with respect to the first region 6 .
  • the upper insulating film 35 is formed as a gate insulating film thinner than the lower insulating film 34 .
  • the upper insulating film 35 may contain a silicon oxide film.
  • the gate electrode 33 is embedded in the gate trench 31 with the gate insulating film 32 interposed therebetween.
  • Gate electrode 33 specifically has a multi-electrode structure including lower electrode 36 , upper electrode 37 and intermediate insulating film 38 .
  • the lower electrode 36 is buried on the bottom wall side of the gate trench 31 with the gate insulating film 32 (specifically, the lower insulating film 34) interposed therebetween.
  • the lower electrode 36 faces the first region 6 with the lower insulating film 34 interposed therebetween.
  • the lower electrode 36 is formed in a strip shape extending in the second direction Y when viewed from above, and is formed in a column shape extending in the normal direction Z when viewed in cross section.
  • the lower electrode 36 is connected to the isolation electrode 23 at the communicating portion between the isolation trench 21 and the gate trench 31 . Thereby, the lower electrode 36 is formed as a field electrode to which the source potential is applied.
  • the connecting portion of the separation electrode 23 and the lower electrode 36 may be regarded as part of the lower electrode 36 or may be regarded as part of the separation electrode 23 .
  • Bottom electrode 36 may comprise conductive polysilicon.
  • the lower electrode 36 includes a plurality of lead portions 39 led from the bottom wall side of the gate trench 31 to the opening side.
  • the plurality of lead-out portions 39 include a lead-out portion 39 on one side (the side of the first side surface 5A) and a lead-out portion 39 on the other side (the side of the second side surface 5B) separated from the lead-out portion 39 on the one side in the second direction Y. including.
  • the plurality of lead portions 39 are formed at both ends 30a and 30b of the gate trench 31, respectively, and lead to the opening side of the gate trench 31 with the lower insulating film 34 interposed therebetween.
  • the plurality of lead portions 39 extend in the second direction Y in plan view, and are connected to the isolation electrode 23 at the communication portion between the isolation trench 21 and the gate trench 31 .
  • the plurality of lead-out portions 39 partition the wall surface of the gate trench 31 and the recess on the opening side of the gate trench 31 .
  • the recess is partitioned into strips extending in the second direction Y in plan view.
  • the upper electrode 37 is embedded in the opening side of the gate trench 31 with the gate insulating film 32 (specifically, the upper insulating film 35) interposed therebetween. Specifically, the upper electrode 37 is embedded in a recess between the plurality of lead portions 39 on the opening side of the gate trench 31 .
  • the upper electrode 37 faces the first region 6 and the second region 7 with the upper insulating film 35 interposed therebetween.
  • the upper electrode 37 is formed in a strip shape extending in the second direction Y in plan view.
  • the upper electrode 37 has a thickness in the normal direction Z which is less than the thickness of the lower electrode 36 .
  • Upper electrode 37 has an upper end located on the bottom wall side of gate trench 31 with respect to first main surface 3 .
  • Upper electrode 37 may comprise conductive polysilicon. A gate potential is applied to the upper electrode 37 .
  • the intermediate insulating film 38 is interposed between the lower electrode 36 and the upper electrode 37 within the gate trench 31 to electrically insulate the lower electrode 36 and the upper electrode 37 .
  • the intermediate insulating film 38 continues to the gate insulating film 32 (the lower insulating film 34 and the upper insulating film 35 ) within the gate trench 31 .
  • the intermediate insulating film 38 is preferably thicker than the upper insulating film 35 .
  • the intermediate insulating film 38 may contain a silicon oxide film.
  • trench gate structure 30 has an internal structure different from trench isolation structure 20 .
  • the semiconductor device 1A includes at least one (three in this embodiment) dummy trench structures 40 formed in the first main surface 3 in the device region 9 .
  • the three dummy trench structures 40 include a first dummy trench structure 40A, a second dummy trench structure 40B and a third dummy trench structure 40C.
  • the first to third dummy trench structures 40A to 40C are interposed in regions between the trench isolation structure 20 and the trench gate structure 30 at the periphery of the device region 9, respectively.
  • the first dummy trench structure 40A has the third trench isolation structure 20C and the trench gate structure 30 on one side in the first direction X (the third side surface 5C side) and one side in the second direction Y (the first side surface 5A side). located in the area between The first dummy trench structure 40A faces the pad region 10b in the second direction Y with the trench isolation structure 20 interposed therebetween.
  • the second dummy trench structure 40B has the third trench isolation structure 20C and the trench gate structure 30 on one side in the first direction X (the side of the third side surface 5C) and the other side in the second direction Y (the side of the second side surface 5B). located in the area between The second dummy trench structure 40B faces the pad region 10b in the second direction Y with the trench isolation structure 20 interposed therebetween. Also, the second dummy trench structure 40B faces the first dummy trench structure 40A in the second direction Y with the pad region 10b interposed therebetween.
  • the third dummy trench structure 40C is arranged in a region between the fourth trench isolation structure 20D and the trench gate structure 30 on the other side of the first direction X (the side of the fourth side surface 5D).
  • the third dummy trench structure 40C faces the pad region 10b in the first direction X with a plurality of trench gate structures 30 interposed therebetween.
  • the third dummy trench structure 40C faces the first and second dummy trench structures 40A and 40B in the first direction X with the plurality of trench gate structures 30 interposed therebetween.
  • the third dummy trench structure 40C is longer than the first and second dummy trench structures 40A-40B.
  • a plurality of dummy trench structures 40 are formed in the first direction X from the trench isolation structure 20 and the trench gate structure 30 at intervals, and are formed in a strip shape extending in the second direction Y. The entire area of each dummy trench structure 40 faces the trench isolation structure 20 and the trench gate structure 30 in the first direction X. As shown in FIG. A plurality of dummy trench structures 40 penetrate through the second region 7 in a cross-sectional view.
  • the plurality of dummy trench structures 40 each have a first end 40a on one side and a second end 40b on the other side in the second direction Y, respectively. Both ends 40a and 40b of the plurality of dummy trench structures 40 are respectively connected to a pair of trench isolation structures 20 (first trench isolation structure 20A and second trench isolation structure 20B) extending in the first direction X in this embodiment.
  • the plurality of dummy trench structures 40 are electrically connected to the trench isolation structure 20 and electrically separated from the plurality of trench gate structures 30 in this form. Specifically, the multiple dummy trench structures 40 are electrically connected to the isolation electrodes 23 of the trench isolation structures 20 and electrically isolated from the upper electrodes 37 of the multiple trench gate structures 30 . Therefore, the dummy trench structures 40 do not function as trench gate structures 30 .
  • Each dummy trench structure 40 is formed with a first spacing from the adjacent trench isolation structure 20 and a second spacing from the adjacent trench gate structure 30 .
  • the first interval and the second interval are preferably set within a range in which the depletion layer covers the bottom wall of the trench isolation structure 20, the bottom walls of the plurality of trench gate structures 30 and the bottom walls of the plurality of dummy trench structures 40.
  • the first spacing and the second spacing may be 0.1 ⁇ m or more and 2 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less).
  • the first spacing and the second spacing are approximately equal to the spacing of the plurality of trench gate structures 30 .
  • the second spacing is approximately equal to the first spacing.
  • Each dummy trench structure 40 may have a width in the first direction X of 0.1 ⁇ m or more and 3 ⁇ m or less (preferably 0.5 ⁇ m or more and 2 ⁇ m or less). The width of each dummy trench structure 40 is preferably substantially equal to the width of the trench isolation structure 20 (trench gate structure 30). Each dummy trench structure 40 may have a depth of 1 ⁇ m to 10 ⁇ m (preferably 1 ⁇ m to 5 ⁇ m). The depth of each dummy trench structure 40 is preferably substantially equal to the depth of the trench isolation structure 20 (trench gate structure 30).
  • a plurality of dummy trench structures 40 each have an internal structure different from that of the trench isolation structure 20 .
  • a plurality of dummy trench structures 40 each have an internal structure different from that of the trench gate structure 30 .
  • the internal structure of one dummy trench structure 40 will be described below.
  • Dummy trench structure 40 has a single electrode structure including dummy trench 41 , dummy insulating film 42 , dummy electrode 43 and buried insulator 44 . Buried insulator 44 may be referred to as a "field insulator.”
  • the dummy trenches 41 are formed on the first main surface 3 and partition wall surfaces (side walls and bottom walls) of the dummy trench structure 40 .
  • the dummy trench 41 penetrates the second region 7 and is spaced from the bottom of the first region 6 to the first main surface 3 side.
  • Dummy trench 41 has a width and depth substantially equal to those of isolation trench 21 .
  • the dummy trench 41 has both end portions 40a and 40b communicating in the second direction Y with the trench isolation structure 20 (isolation trench 21).
  • the dummy insulating film 42 covers the bottom side wall surface of the dummy trench 41 .
  • the bottom wall surface is a wall surface located on the bottom wall side of dummy trench 41 with respect to the bottom of second region 7 .
  • the dummy insulating film 42 is in contact with the first region 6 exposed from the wall surface of the dummy trench 41 .
  • the dummy insulating film 42 covers the opening sidewall surface and the bottom sidewall surface of the dummy trench 41 at both ends 40 a and 40 b of the dummy trench 41 in the second direction Y, and is connected to the isolation insulating film 22 of the trench isolation structure 20 . .
  • the dummy insulating film 42 is thicker than the upper insulating film 35 of the trench gate structure 30 .
  • the dummy insulating film 42 is formed as a relatively thick field insulating film like the isolation insulating film 22 (lower insulating film 34).
  • the dummy insulating film 42 may contain a silicon oxide film
  • the dummy electrode 43 is buried on the bottom wall side of the dummy trench 41 with the dummy insulating film 42 interposed therebetween.
  • the dummy electrode 43 faces the first region 6 with the dummy insulating film 42 interposed therebetween.
  • the dummy electrode 43 is formed in a strip shape extending in the second direction Y in plan view, and in a columnar shape extending in the normal direction Z in cross section view.
  • the dummy electrode 43 faces the isolation electrode 23 of the trench isolation structure 20 and the lower electrode 36 of the trench gate structure 30 in the first direction X.
  • the dummy electrode 43 preferably does not face the upper electrode 37 of the trench gate structure 30 in the first direction X.
  • the dummy electrode 43 is connected to the isolation electrode 23 at the communicating portion between the isolation trench 21 and the dummy trench 41 .
  • Dummy electrode 43 is electrically insulated from upper electrode 37 by intermediate insulating film 38 of trench gate structure 30 . Thereby, the dummy electrode 43 is formed as a field electrode to which the source potential is applied.
  • the connecting portion of the separation electrode 23 and the dummy electrode 43 may be regarded as part of the dummy electrode 43 or may be regarded as part of the separation electrode 23 .
  • the dummy electrode 43 may contain conductive polysilicon.
  • the dummy electrode 43 includes a plurality of dummy lead portions 45 drawn from the bottom wall side of the dummy trench 41 toward the opening side.
  • the plurality of dummy lead-out portions 45 are divided into dummy lead-out portion 45 on one side (first side surface 5A side) and dummy lead-out portion 45 on the other side (second side surface 5B side) spaced apart in the second direction Y from the dummy lead-out portion 45 on one side.
  • a dummy drawer 45 is included.
  • the plurality of dummy lead-out portions 45 are formed at both end portions 40a and 40b of the dummy trench 41 and lead out to the opening side of the dummy trench 41 with the dummy insulating film 42 interposed therebetween.
  • the plurality of dummy lead-out portions 45 extend in the second direction Y in plan view, and are connected to the isolation electrode 23 at the communication portion between the isolation trench 21 and the dummy trench 41 .
  • the plurality of dummy lead-out portions 45 face the isolation electrode 23 of the trench isolation structure 20 and the plurality of lead-out portions 39 of the trench gate structure 30 in the first direction X.
  • the plurality of dummy lead-out portions 45 partition the wall surface of the dummy trench 41 and the recess on the opening side of the dummy trench 41 .
  • the recess is partitioned into strips extending in the second direction Y in plan view.
  • the embedded insulator 44 is embedded in the opening side of the dummy trench 41 and seals the dummy electrode 43 inside the dummy trench 41 .
  • the buried insulator 44 is buried in a recess defined by the side wall of the dummy trench 41 and the dummy electrode 43 (a plurality of dummy lead-out portions 45) in the dummy trench 41.
  • the embedded insulator 44 faces the first region 6 and the second region 7 with the upper insulating film 35 interposed therebetween.
  • the embedded insulator 44 preferably covers the entire area of the dummy electrode 43 within the recess.
  • the buried insulator 44 faces the isolation electrode 23 of the trench isolation structure 20 and the top electrode 37 of the trench gate structure 30 in the first direction X.
  • the buried insulator 44 preferably does not face the bottom electrode 36 of the trench gate structure 30 in the first direction X.
  • Buried insulator 44 may comprise silicon oxide.
  • the embedded insulator 44 is thicker than the isolation insulating film 22 (lower insulating film 34).
  • the dummy trench structure 40 has an internal structure different from the trench isolation structure 20 in that it includes the embedded insulator 44 covering the dummy electrode 43 within the dummy trench 41 .
  • the dummy trench structure 40 has an internal structure different from that of the trench gate structure 30 in that it does not include an electrode facing the dummy electrode 43 with the embedded insulator 44 interposed in the dummy trench 41 .
  • the dummy trench structure 40 relieves stress generated between the trench isolation structure 20 and the trench gate structure 30 having different internal structures, and suppresses variations in electrical characteristics caused by the stress.
  • the semiconductor device 1A includes a plurality of mesa portions 50 partitioned into the device regions 9 .
  • the plurality of mesa portions 50 are partitioned by the trench isolation structures 20, the plurality of trench gate structures 30 and the plurality of dummy trench structures 40, respectively.
  • the plurality of mesa portions 50 are each made up of a portion of the chip 2 and include the first region 6 and the second region 7 respectively.
  • the plurality of mesa portions 50 are partitioned at intervals in the first direction X and formed in strips extending in the second direction Y, respectively. That is, the plurality of mesa portions 50 are formed in stripes extending in the second direction Y.
  • the plurality of mesa portions 50 each include a first region 6 and a second region 7 extending along the second direction Y in a strip shape.
  • the multiple mesa portions 50 include multiple first mesa portions 50A, multiple second mesa portions 50B, and multiple third mesa portions 50C.
  • Each first mesa portion 50A is defined in a region between a pair of trench gate structures 30 adjacent in the first direction X.
  • each first mesa portion 50A is partitioned by a pair of trench gate structures 30 adjacent in the first direction X in a region between the pair of trench isolation structures 20 extending in the first direction X.
  • each first mesa portion 50A is partitioned by an annular trench structure that integrally includes a pair of trench isolation structures 20 and a pair of trench gate structures 30 .
  • Each second mesa portion 50B is partitioned into a region between the trench gate structure 30 and the dummy trench structure 40 adjacent in the first direction X. Specifically, each second mesa portion 50B is partitioned by the trench gate structure 30 and the dummy trench structure 40 adjacent in the first direction X in the region between the pair of trench isolation structures 20 extending in the first direction X. ing. That is, each second mesa portion 50B is partitioned by an annular trench structure that integrally includes a pair of trench isolation structures 20, trench gate structures 30 and dummy trench structures 40. As shown in FIG.
  • Each third mesa portion 50C is partitioned into a region between the trench isolation structure 20 and the dummy trench structure 40 adjacent in the first direction X. Specifically, each third mesa portion 50C is partitioned by the trench isolation structure 20 and the dummy trench structure 40 adjacent in the first direction X in the region between the pair of trench isolation structures 20 extending in the first direction X. ing. That is, each third mesa portion 50 ⁇ /b>C is partitioned by an annular trench structure that integrally includes a pair of trench isolation structures 20 , trench isolation structures 20 and dummy trench structures 40 .
  • the semiconductor device 1A includes at least one (in this embodiment, a plurality of) inner diodes D1 formed in the device region 9.
  • a plurality of inner diodes D1 have first regions 6 and second regions 7 (first body regions 7A) located in device regions 9 .
  • the plurality of inner diodes D1 are formed in the plurality of first mesa portions 50A and the plurality of second mesa portions 50B, respectively, and define the first region 6 and the second region 7 forming the pn junction, respectively. include. That is, the inner diodes D1 each include a first region 6 as a cathode and a second region 7 as an anode.
  • the plurality of inner diodes D1 are arranged in the first direction X at intervals in a plan view, and are each formed in a band shape extending in the second direction Y.
  • a cathode (first region 6 ) of the inner diode D1 is electrically connected to the third region 8 .
  • the anode (second region 7 ) of inner diode D1 is electrically connected to isolation electrode 23 of trench isolation structure 20 , lower electrode 36 of trench gate structure 30 and dummy electrode 43 of dummy trench structure 40 . That is, the inner diode D1 is electrically connected between the source and the drain and functions as a body diode of the MISFET.
  • the semiconductor device 1A includes at least one (one in this embodiment) outer diode D2 located in the outer region 10.
  • Semiconductor device 1A does not include trench gate structure 30 penetrating outer diode D2 in outer region 10 in this embodiment. That is, only the outer diode D2 is formed in the outer region 10 .
  • Outer diode D2 has first region 6 and second region 7 (second body region 7B) located in outer region 10 .
  • the outer diode D2 specifically includes a first region 6 and a second region 7 forming a pn junction within the outer region 10 . That is, the plurality of outer diodes D2 includes first regions 6 as cathodes and second regions 7 as anodes.
  • the outer diode D2 may be exposed from at least one of the first to fourth side surfaces 5A to 5D.
  • the outer diode D2 is formed in the entire region between the periphery of the first main surface 3 and the trench isolation structure 20, and exposed from all of the first to fourth side surfaces 5A to 5D. That is, the outer diode D2 is formed over the entire outer region 10 (annular region 10a and pad region 10b) in plan view, and surrounds the device region 9. As shown in FIG.
  • the outer diode D2 is electrically isolated from the plurality of trench gate structures 30, the plurality of dummy trench structures 40, and the plurality of inner diodes D1 by the trench isolation structure 20.
  • Outer diode D2 is specifically electrically isolated from isolation electrode 23 of trench isolation structure 20, lower electrode 36 and upper electrode 37 of trench gate structure 30, and dummy electrode 43 of dummy trench structure 40. .
  • the cathode of the outer diode D2 is electrically connected through the first region 6 to the cathode of the inner diode D1, and the anode of the outer diode D2 is electrically open. Therefore, the outer diode D2 consists of a floating diode formed in an electrically floating state between the source and the drain, and does not function as a body diode of the MISFET.
  • the semiconductor device 1A includes at least one (three in this embodiment) intermediate diodes D3 formed in a region (periphery of the device region 9) different from the inner diode D1 in the device region 9.
  • the plurality of intermediate diodes D3 are respectively formed within the plurality of third mesa portions 50C and include first regions 6 and second regions 7 (first body regions 7A) forming pn junctions.
  • each of the intermediate diodes D3 includes a first region 6 as a cathode and a second region 7 as an anode.
  • the plurality of intermediate diodes D3 are formed in strips extending in the second direction Y, respectively.
  • a plurality of intermediate diodes D3 face the inner diodes D1 with the corresponding dummy trench structures 40 interposed therebetween, and face the outer diodes D2 with the trench isolation structures 20 interposed therebetween.
  • the multiple intermediate diodes D3 sandwich the multiple inner diodes D1 from both sides in the first direction X in plan view.
  • the plurality of intermediate diodes D3 are electrically isolated from the plurality of trench gate structures 30, the plurality of inner diodes D1 and the outer diodes D2 by the trench isolation structures 20 and the plurality of dummy trench structures 40.
  • the plurality of intermediate diodes D3 are specifically electrically isolated from the isolation electrode 23 of the trench isolation structure 20, the lower electrode 36 and the upper electrode 37 of the trench gate structure 30, and the dummy electrode 43 of the dummy trench structure 40. ing.
  • the cathode of the intermediate diode D3 is electrically connected through the first region 6 to the cathode of the inner diode D1 and the cathode of the outer diode D2, and the anode of the intermediate diode D3 is electrically open. Therefore, like the outer diodes D2, the plurality of intermediate diodes D3 are respectively floating diodes formed in an electrically floating state between the source and the drain, and do not function as body diodes of the MISFET.
  • the semiconductor device 1A includes a plurality of source regions 60 (impurity regions) formed in the surface layer portion of the second region 7 so as to be in contact with the plurality of trench gate structures 30 in the device region 9 .
  • the plurality of source regions 60 each have a higher n-type impurity concentration than the first region 6 and are formed spaced apart from the bottom of the second region 7 toward the first main surface 3 side.
  • the plurality of source regions 60 are respectively formed in regions between the plurality of adjacent trench gate structures 30 .
  • a plurality of source regions 60 are not formed in regions between adjacent trench gate structures 30 and dummy trench structures 40 in this embodiment.
  • the plurality of source regions 60 are not formed in the regions between the trench isolation structures 20 and the dummy trench structures 40 in this embodiment. That is, the plurality of source regions 60 are formed only in the plurality of first mesa portions 50A, and are not formed in the second to third mesa portions 50B to 50C. In this embodiment, the source region 60 is not formed in the outermost first mesa portion 50A adjacent to the second mesa portion 50B among the plurality of first mesa portions 50A.
  • a plurality of source regions 60 are formed spaced apart from the trench isolation structure 20 . Specifically, the plurality of source regions 60 are formed spaced apart in the second direction Y from the pair of trench isolation structures 20 extending in the first direction X, respectively. That is, the plurality of source regions 60 are connected in the first direction X to the plurality of trench gate structures 30 and are not connected in the second direction Y to the plurality of trench isolation structures 20 .
  • the plurality of source regions 60 are formed in strips extending in the second direction Y, respectively.
  • the plurality of source regions 60 are opposed to the gate electrode 33 with the gate insulating film 32 interposed with respect to the corresponding trench gate structure 30 .
  • the plurality of source regions 60 face the upper electrode 37 with the upper insulating film 35 interposed therebetween and do not face the lower electrode 36 .
  • the plurality of source regions 60 are formed inside the plurality of lead portions 39 of the trench gate structure 30 in plan view.
  • the plurality of source regions 60 are respectively formed in regions between the plurality of lead portions 39 in plan view, and do not face the plurality of lead portions 39 in the first direction X.
  • the entire area of the plurality of source regions 60 faces the upper electrode 37 of one or more adjacent trench gate structures 30 .
  • a plurality of source regions 60 form channels of the first region 6 and the MISFET in the second region 7, respectively. That is, a plurality of channels are formed in the plurality of first mesa portions 50A (excluding the outermost first mesa portion 50A in this embodiment), and are not formed in the second to third mesa portions 50B to 50C.
  • a plurality of channels are controlled by a plurality of trench gate structures 30 respectively.
  • the semiconductor device 1A includes a plurality of contact holes 61 respectively formed in the first main surface 3 so as to penetrate the plurality of source regions 60 .
  • the plurality of contact holes 61 are formed in regions between the plurality of trench gate structures 30 that are spaced from the plurality of trench gate structures 30 and adjacent to each other.
  • a plurality of contact holes 61 are formed in regions between the trench gate structures 30 and the dummy trench structures 40 adjacent to each other with a space therebetween.
  • a plurality of contact holes 61 are not formed in the regions between adjacent trench isolation structures 20 and dummy trench structures 40 . That is, the plurality of contact holes 61 are formed in the first and second mesa portions 50A and 50B (including the outermost first mesa portion 50A), and are not formed in the third mesa portion 50C.
  • the plurality of contact holes 61 are formed in the first direction X spaced apart from the plurality of trench gate structures 30 and the plurality of dummy trench structures 40 and in the second direction Y spaced apart from the plurality of trench isolation structures 20 . It is The plurality of contact holes 61 are formed in strips extending in the second direction Y, respectively. The plurality of contact holes 61 may cross the end of the source region 60 corresponding to the second direction Y in plan view. The plurality of contact holes 61 are formed inside the plurality of lead-out portions 39 of the trench gate structure 30 in plan view.
  • the plurality of contact holes 61 are respectively formed in regions between the plurality of lead portions 39 in plan view, and do not face the plurality of lead portions 39 in the first direction X.
  • the entire area of the plurality of contact holes 61 faces the upper electrodes 37 of the plurality of trench gate structures 30 in the first direction X in plan view.
  • the semiconductor device 1A includes a plurality of p-type contact regions 62 respectively formed in regions along the plurality of contact holes 61 in the surface layer portion of the second region 7 .
  • the plurality of contact regions 62 each have a p-type impurity concentration higher than that of the second region 7 and cover the bottom walls of the corresponding contact holes 61 spaced apart from the bottom of the second region 7 .
  • the plurality of contact regions 62 may be formed in strips extending along the bottom walls of the corresponding contact holes 61 in plan view.
  • a plurality of contact regions 62 are spaced in the first direction X from the plurality of trench gate structures 30 and spaced in the second direction Y from the plurality of trench isolation structures 20 .
  • a plurality of contact regions 62 may cover sidewalls of corresponding contact holes 61 .
  • the semiconductor device 1A includes a field insulating film 70 covering the trench isolation structure 20 on the first main surface 3 .
  • Field insulating film 70 includes a silicon oxide film in this form. Specifically, the field insulating film 70 is formed along the inner wall of the trench isolation structure 20 in the device region 9 and along the outer wall of the trench isolation structure 20 in the outer region 10 .
  • the field insulating film 70 covers the region between the trench isolation structure 20 and the dummy trench structure 40 (that is, the region including the third mesa portion 50C) in the device region 9, and covers the plurality of trench gate structures 30 and the plurality of dummy trench structures. 40 is exposed. That is, the field insulating film 70 exposes the inner diode D1 and the intermediate diode D3. The field insulating film 70 continues to the isolation insulating film 22 exposed from the inner wall side of the isolation trench 21 so as to expose the isolation electrode 23 .
  • the field insulating film 70 covers the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D) and the region between the trench isolation structure 20 in the outer region 10 . That is, the field insulating film 70 covers the outer diode D2. In this embodiment, the field insulating film 70 covers the entire outer region 10 and continues to the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D). That is, the field insulating film 70 covers the entire area of the outer diode D2 in this form.
  • the field insulating film 70 continues to the isolation insulating film 22 exposed from the outer wall side of the isolation trench 21 so as to expose the isolation electrode 23 .
  • the field insulating film 70 may cover the peripheral edge portion of the first main surface 3 while being spaced inwardly from the peripheral edge of the first main surface 3 (the first to fourth side surfaces 5A to 5D). That is, the field insulating film 70 may partially cover the outer diode D2.
  • the semiconductor device 1A includes a principal surface insulating film 71 that selectively covers the first principal surface 3 .
  • the main surface insulating film 71 is an insulating film thinner than the field insulating film 70 and covers the region outside the field insulating film 70 on the first main surface 3 .
  • Main surface insulating film 71 includes a silicon oxide film in this embodiment. Specifically, the main surface insulating film 71 covers the regions outside the plurality of trench gate structures 30, the plurality of dummy trench structures 40 and the field insulating film 70 on the first main surface 3, the upper insulating film 35, the dummy insulating film It continues to film 42 and field insulating film 70 .
  • the main surface insulating film 71 covers the plurality of mesa portions 50 (first to third mesa portions 50A to 50C). Also, the main surface insulating film 71 covers the plurality of inner diodes D1 and the plurality of intermediate diodes D3. The main surface insulating film 71 is thinner than the isolation insulating film 22 (lower insulating film 34). The thickness of the main surface insulating film 71 may be substantially equal to the thickness of the upper insulating film 35 .
  • the main surface insulating film 71 forms the field insulation film at the peripheral edge of the first main surface 3. A portion exposed from the insulating film 70 may be covered. In this case, outer diode D 2 is covered with field insulating film 70 and main surface insulating film 71 .
  • the principal surface insulating film 71 may be continuous with the periphery of the first principal surface 3 (first to fourth side surfaces 5A to 5D).
  • the semiconductor device 1A includes an interlayer insulating film 72 covering the first main surface 3.
  • the interlayer insulating film 72 may have a laminated structure in which a plurality of insulating films are laminated, or may have a single-layer structure consisting of a single insulating film.
  • Interlayer insulating film 72 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the interlayer insulating film 72 covers the multiple trench isolation structures 20 , the multiple trench gate structures 30 , the multiple dummy trench structures 40 , the field insulating film 70 and the main surface insulating film 71 . In this embodiment, the interlayer insulating film 72 covers the entire first main surface 3 and continues to the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1A includes a plurality of via electrodes 80 embedded in the interlayer insulating film 72.
  • the multiple via electrodes 80 include multiple gate via electrodes 81 , multiple first source via electrodes 82 and multiple second source via electrodes 83 .
  • a plurality of gate via electrodes 81 pass through the interlayer insulating film 72 and are electrically connected to the corresponding upper electrodes 37 on both end portions 30 a and 30 b of the corresponding trench gate structure 30 .
  • the plurality of gate via electrodes 81 are arranged at intervals in the first direction X and the second direction Y and face the first direction X and the second direction Y in plan view.
  • the connection positions of the plurality of gate via electrodes 81 with respect to the upper electrode 37 are arbitrary.
  • the plurality of gate via electrodes 81 do not necessarily have to be arranged on the same line extending in the first direction X in plan view, and may be arranged in a mutually shifted manner in the second direction Y.
  • a plurality of first source via electrodes 82 pass through the interlayer insulating film 72 and are embedded in the plurality of contact holes 61 respectively.
  • the plurality of first source via electrodes 82 are electrically connected to the second region 7 , the plurality of source regions 60 and the plurality of contact regions 62 within the plurality of contact holes 61 .
  • a plurality of second source via electrodes 83 pass through the interlayer insulating film 72 and are electrically connected to the isolation electrodes 23 of the trench isolation structure 20 (leading portions 39 of the trench gate structure 30). That is, the plurality of second source via electrodes 83 are electrically connected to the lower electrodes 36 of the plurality of trench gate structures 30 via the separation electrodes 23 .
  • the plurality of second source via electrodes 83 are arranged in dots at intervals along the separation electrode 23 in plan view.
  • the plurality of via electrodes 80 may include one or a plurality of second source via electrodes 83 extending like strips along the separation electrode 23 in plan view.
  • the semiconductor device 1A includes gate wiring electrodes 90 arranged on a plurality of gate via electrodes 81 and transmitting gate potentials. Specifically, the gate wiring electrode 90 is arranged on the interlayer insulating film 72 . Gate wiring electrode 90 includes gate pad electrode 91 and gate finger electrode 92 . The gate pad electrode 91 is a terminal electrode externally connected to a conductive connection member (eg, bonding wire, conductive plate, etc.). A gate potential is applied to the gate pad electrode 91 .
  • a conductive connection member eg, bonding wire, conductive plate, etc.
  • the gate pad electrode 91 is formed in a square shape on a portion along the central portion of the third side surface 5C in plan view. Specifically, the gate pad electrode 91 overlaps the pad region 10b of the outer region 10 in plan view. That is, the gate pad electrode 91 overlaps the outer diode D2 in plan view. It is preferable that the gate pad electrode 91 be spaced from the trench isolation structure 20 on the pad region 10b side in plan view. Gate pad electrode 91 preferably does not overlap trench isolation structure 20 , trench gate structure 30 and dummy trench structure 40 in plan view. The entire area of the gate pad electrode 91 preferably overlaps the outer diode D2 in plan view.
  • the gate finger electrodes 92 are drawn out from the gate pad electrodes 91 onto the interlayer insulating film 72 .
  • the gate finger electrodes 92 extend in strips along the periphery of the device region 9 so as to intersect (more specifically, perpendicularly) the plurality of trench gate structures 30 in plan view.
  • the gate finger electrodes 92 need only extend along at least two of the first to fourth side surfaces 5A to 5D (first to fourth trench isolation structures 20A to 20D) in plan view.
  • the gate finger electrode 92 has a first side surface 5A (first trench isolation structure 20A), a second side surface 5B (second trench isolation structure 20B) and a third side surface 5C (third trench isolation structure 20C) in plan view. ) and intersects (specifically, orthogonally) the ends 30 a , 30 b of the plurality of trench gate structures 30 .
  • the gate finger electrodes 92 partially overlap the plurality of inner diodes D1 in plan view.
  • the gate finger electrodes 92 may overlap the plurality of dummy trench structures 40 in plan view. In this case, the gate finger electrodes 92 may partially overlap the plurality of intermediate diodes D3 in plan view.
  • Gate finger electrodes 92 are connected to a plurality of gate via electrodes 81 .
  • the gate finger electrodes 92 apply the gate potential applied to the gate pad electrode 91 to the multiple gate via electrodes 81 .
  • the semiconductor device 1A includes a source wiring electrode 93 arranged on the plurality of first and second source via electrodes 82 and 83 and transmitting a source potential.
  • the source wiring electrode 93 is arranged on the same layer as the gate wiring electrode 90 (that is, on the interlayer insulating film 72) with a space from the gate wiring electrode 90. facing each other.
  • Source line electrode 93 includes source pad electrode 94 and source finger electrode 95 .
  • the source pad electrode 94 is a terminal electrode externally connected to a conductive connection member (eg, bonding wire, conductive plate, etc.).
  • the source pad electrode 94 is arranged in a region partitioned by the gate wiring electrode 90 in plan view and overlaps the device region 9 .
  • the source pad electrode 94 has a concave portion recessed from the center of the side along the third side surface 5C toward the fourth side surface 5D so as to match the gate pad electrode 91 (pad region 10b) in plan view. It is formed in a polygonal shape with
  • the source pad electrode 94 overlaps the plurality of trench gate structures 30 and the plurality of dummy trench structures 40 in plan view. That is, the source pad electrode 94 overlaps the multiple inner diodes D1 and the multiple intermediate diodes D3.
  • the source pad electrode 94 is connected to the multiple first source via electrodes 82 .
  • a source potential applied to the source pad electrode 94 is applied to the second region 7 , the plurality of source regions 60 and the plurality of contact regions 62 via the plurality of first source via electrodes 82 .
  • the source finger electrodes 95 are drawn out from the source pad electrodes 94 to the same layer as the gate wiring electrodes 90 (that is, above the interlayer insulating film 72).
  • the source finger electrodes 95 are pulled out from the source pad electrodes 94 to regions between the peripheral portion of the first main surface 3 and the gate finger electrodes 92 in plan view, and extend in a strip shape along the trench isolation structure 20 .
  • the source finger electrodes 95 need only extend along at least two of the first to fourth side surfaces 5A to 5D (first to fourth trench isolation structures 20A to 20D) in plan view.
  • the source finger electrodes 95 extend along the first to fourth side surfaces 5A to 5D (first to fourth trench isolation structures 20A to 20D) in plan view.
  • the source finger electrodes 95 are formed in a ring shape surrounding the gate pad electrodes 91, the gate finger electrodes 92 and the source pad electrodes 94 in plan view.
  • the source finger electrodes 95 overlap part of the plurality of inner diodes D1, part of the outer diodes D2, and part of the intermediate diodes D3 in plan view.
  • the source finger electrodes 95 are connected to the multiple second source via electrodes 83 .
  • the source finger electrodes 95 apply the source potential applied to the source pad electrode 94 to the plurality of second source via electrodes 83 .
  • the source potentials applied to the plurality of second source via electrodes 83 are applied to the lower electrodes 36 of the plurality of trench gate structures 30 through the isolation electrodes 23 (leading portions 39).
  • the semiconductor device 1A includes a drain electrode 96 covering the second main surface 4.
  • the drain electrode 96 covers the entire second main surface 4 and continues to the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the drain electrode 96 is electrically connected to the third region 8 .
  • the semiconductor device 1A includes the chip 2, the first region 6, the second region 7, the trench isolation structure 20, the trench gate structure 30, the inner diode D1 and the outer diode D2.
  • Chip 2 has a first main surface 3 .
  • the first region 6 is formed in the surface layer portion of the first main surface 3 .
  • the second region 7 is formed on the surface layer of the first region 6 .
  • the trench isolation structure 20 is annularly formed on the first main surface 3 so as to surround the inner side of the second region 7 in plan view, and penetrates the second region 7 in cross-sectional view.
  • the trench isolation structure 20 partitions the device region 9 (inner region) on the inner side of the second region 7 and the outer region 10 on the outer side of the second region 7 on the first main surface 3 .
  • a trench gate structure 30 is formed in the device region 9 so as to penetrate the second region 7 .
  • Inner diode D1 includes first region 6 and second region 7 located in device region 9 .
  • Outer diode D2 includes first region 6 and second region 7 located in outer region 10 .
  • Outer diode D2 is electrically isolated from trench gate structure 30 and inner diode D1 by trench isolation structure 20 .
  • the electrical characteristics on the device region 9 side are restricted by the electrical characteristics on the outer region 10 side.
  • the breakdown voltage (specifically, breakdown voltage) on the outer region 10 side is lower than the breakdown voltage (specifically, breakdown voltage) on the device region 9 side due to the absence of the trench gate structure 30 .
  • the outer region 10 (outer diode D2) becomes the starting point of breakdown when the breakdown voltage is applied.
  • the semiconductor device 1A with improved electrical characteristics. As an example, it is possible to provide a semiconductor device 1A capable of improving the breakdown voltage.
  • the outer diode D2 preferably consists of a floating diode formed in an electrically floating state. This structure can appropriately suppress the electrical influence of the outer region 10 on the device region 9 .
  • the outer diode D2 may surround the trench isolation structure 20 in plan view.
  • the chip 2 may have first to fourth side surfaces 5A to 5D.
  • the first region 6 may be exposed from at least one of the first to fourth side surfaces 5A to 5D.
  • the second region 7 may be exposed from at least one of the first to fourth side surfaces 5A-5D. That is, the outer diode D2 may be exposed from at least one of the first to fourth side surfaces 5A to 5D.
  • the outer diode D2 when the outer diode D2 is electrically disconnected from the inner diode D1, the electrical influence of the outer region 10 on the device region 9 can be suppressed.
  • a second region 7 (outer diode D2) exposed from at least one of them can be formed. That is, the design rule imposed on the second region 7 can be relaxed while improving the electrical characteristics.
  • the second region 7 may be exposed from all of the first to fourth side surfaces 5A to 5D. According to this structure, the second region 7 can be formed without using a resist mask, so the cost can be reduced.
  • the trench gate structure 30 preferably has a multi-electrode structure including a lower electrode 36 and an upper electrode 37 vertically separated and embedded in the gate trench 31 .
  • the second region 7 of the inner diode D1 is preferably electrically connected to the lower electrode .
  • a plurality of trench gate structures 30 may be arranged in stripes in the device region 9 .
  • the trench isolation structure 20 may include an isolation electrode 23 embedded within the isolation trench 21 .
  • the second region 7 of the inner diode D1 is preferably electrically connected to the separation electrode 23.
  • FIG. Trench isolation structure 20 preferably has a different internal structure than trench gate structure 30 .
  • Trench isolation structure 20 preferably has a single electrode structure including a single isolation electrode 23 .
  • the semiconductor device 1A preferably includes a source region 60 (impurity region) in the device region 9.
  • Source region 60 is preferably formed in the surface layer portion of first main surface 3 so as to be in contact with trench gate structure 30 .
  • Source region 60 is preferably spaced from trench isolation structure 20 so as not to contact trench isolation structure 20 . According to this structure, undesirable current paths can be suppressed.
  • the semiconductor device 1A preferably includes a dummy trench structure 40 formed in a region between the trench isolation structure 20 and the trench gate structure 30 in the device region 9.
  • the dummy trench structure 40 is preferably formed to penetrate the second region 7 and electrically separated from the trench gate structure 30 . According to this structure, stress generated between the trench isolation structure 20 and the trench gate structure 30 can be relieved by the dummy trench structure 40 . As a result, variations in electrical characteristics on the side of the device region 9 caused by stress generated between the trench isolation structure 20 and the trench gate structure 30 can be suppressed.
  • the dummy trench structure 40 preferably has an internal structure different from that of the trench gate structure 30 .
  • Dummy trench structure 40 preferably has an internal structure different from trench isolation structure 20 .
  • the dummy trench structure 40 may include a dummy electrode 43 buried on the bottom side of the dummy trench 41 and a buried insulator 44 buried on the opening side of the dummy trench 41 .
  • Dummy trench structure 40 preferably does not include an electrode facing dummy electrode 43 with buried insulator 44 interposed in dummy trench 41 .
  • the semiconductor device 1A may include an intermediate diode D3 including the first region 6 and the second region 7 positioned between the trench isolation structure 20 and the dummy trench structure 40 in the device region 9.
  • Middle diode D3 is preferably electrically isolated from outer diode D2 by trench isolation structure 20 .
  • Middle diode D3 may be electrically isolated from inner diode D1 by dummy trench structure 40 .
  • the intermediate diode D3 acts as a buffer between the inner diode D1 and the outer diode D2, so that the inner diode D1 and the outer diode D2 are properly electrically isolated.
  • the semiconductor device 1A includes a chip 2, a trench isolation structure 20, a trench gate structure 30, a first body region 7A and a second body region 7B.
  • Chip 2 has a first main surface 3 .
  • the trench isolation structure 20 is formed in a strip shape extending in the first direction X on the first main surface 3 .
  • the trench gate structure 30 is formed on the first main surface 3 in a strip shape extending in a second direction Y intersecting the first direction X, and partitions the trench isolation structure 20 and the mesa portion 50 (first mesa portion 50A). .
  • the first body region 7A is formed in the surface layer portion of the first main surface 3 within the mesa portion 50 .
  • the second body region 7B is formed on the surface layer portion of the first principal surface 3 outside the mesa portion 50. As shown in FIG.
  • the second body region 7B is electrically separated from the first body region 7A by the trench isolation structure 20. As shown in FIG. According to this structure, it is possible to prevent the electrical characteristics on the first body region 7A side from being restricted by the electrical characteristics on the second body region 7B side. Therefore, it is possible to provide the semiconductor device 1A with improved electrical characteristics.
  • the first body region 7A is preferably in contact with the trench gate structure 30.
  • the second body region 7B is preferably in contact with the trench isolation structure 20. As shown in FIG.
  • the second body region 7B is preferably formed in an electrically floating state. This structure can appropriately suppress the electrical influence of the second body region 7B on the first body region 7A. In this case, a source potential is preferably applied to the first body region 7A.
  • a pair of trench isolation structures 20 are preferably arranged on the first main surface 3 with a space therebetween in the second direction Y.
  • the trench gate structure 30 is preferably formed in a region sandwiched between the pair of trench isolation structures 20 and partitions the pair of trench isolation structures 20 and the mesa portion 50 .
  • a pair of trench gate structures 30 are arranged with a gap in the first direction X in a region sandwiched between the pair of trench isolation structures 20 to partition the pair of trench isolation structures 20 and the mesa portion 50 . is preferred.
  • the first body region 7A is preferably in contact with the pair of trench isolation structure 20 and trench gate structure 30 within the mesa portion 50 .
  • the first body region 7A preferably extends in a strip shape along the trench gate structure 30 in plan view.
  • the second body region 7B is preferably in contact with one or both of the pair of trench isolation structures 20 outside the mesa portion 50 .
  • Second body region 7B preferably surrounds trench isolation structure 20 and trench gate structure 30 in plan view.
  • the chip 2 may have first to fourth side surfaces 5A to 5D.
  • the second body region 7B may be exposed from at least one of the first to fourth side surfaces 5A to 5D, or may be exposed from all of the first to fourth side surfaces 5A to 5D. good too.
  • the semiconductor device 1A preferably includes a source region 60 (impurity region) formed in the surface layer of the first body region 7A.
  • Source region 60 preferably abuts trench gate structure 30 . It is preferable that the source region 60 is not formed in the surface layer portion of the second body region 7B.
  • the source region 60 preferably extends in a strip shape along the trench gate structure 30 in plan view. Source region 60 is preferably spaced from trench isolation structure 20 so as not to contact trench isolation structure 20 . According to this structure, undesirable current paths can be suppressed.
  • the semiconductor device 1A preferably includes a dummy trench structure 40 that is spaced apart in the first direction X from the trench gate structure 30 and extends in the second direction Y and that is electrically isolated from the trench gate structure 30 .
  • the second body region 7B is preferably electrically separated from the dummy trench structure 40.
  • the first body region 7A may be electrically separated from the dummy trench structure 40.
  • FIG. 8 is a plan view corresponding to FIG. 2 and showing the structure of the first main surface 3 of the chip 2 of the semiconductor device 1B according to the second embodiment.
  • FIG. 9 is an enlarged view of region IX shown in FIG. 10 is a cross-sectional view taken along line X-X shown in FIG. 9.
  • FIG. 11 is a cross-sectional view taken along line XI-XI shown in FIG. 9.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in FIG. 9.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 9.
  • FIG. 9 is an enlarged view of region IX shown in FIG. 10 is a cross-sectional view taken along line X-X shown in FIG. 9.
  • FIG. 11 is a cross-sectional view taken along line XI-XI shown in FIG. 9.
  • FIG. 12 is a cross-sectional view taken along line XII-XII shown in
  • a plurality of trench gate structures 30 are formed on the first main surface 3 spaced apart from the trench isolation structures 20 in the device region 9 in this embodiment.
  • the plurality of trench gate structures 30 are spaced apart in the second direction Y from a pair of trench isolation structures 20 (the first trench isolation structure 20A and the second trench isolation structure 20B) extending in the first direction X. formed. That is, the plurality of trench gate structures 30 have a first end portion 30 a on one side spaced apart in the second direction Y from the trench isolation structure 20 and a second end portion 30 a on the other side spaced apart in the second direction Y from the trench isolation structure 20 . Each has an end portion 30b.
  • the distance between the trench isolation structure 20 and the trench gate structure 30 (both ends 30a and 30b) is preferably set within a range where the depletion layer covers the bottom wall of the trench isolation structure 20 and the bottom wall of the trench gate structure 30.
  • a plurality of trench gate structures 30 may be formed at intervals of 0.1 ⁇ m or more and 2 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less) from the trench isolation structure 20 in the second direction Y.
  • the spacing between the trench isolation structures 20 and the trench gate structures 30 may be approximately equal to the spacing between the plurality of trench gate structures 30 .
  • a plurality of dummy trench structures 40 are formed on the first main surface 3 spaced apart from the trench isolation structures 20 in the device region 9 in this embodiment. Specifically, the plurality of dummy trench structures 40 are spaced apart in the second direction Y from a pair of trench isolation structures 20 (the first trench isolation structure 20A and the second trench isolation structure 20B) extending in the first direction X. formed.
  • the plurality of dummy trench structures 40 have a first end portion 40a on one side separated from the trench isolation structure 20 in the second direction Y and a second end portion 40a on the other side separated from the trench isolation structure 20 in the second direction Y. Each has an end portion 40b.
  • the multiple dummy trench structures 40 are electrically isolated from the multiple trench gate structures 30 and the trench isolation structures 20 in this embodiment.
  • a plurality of dummy trench structures 40 are formed in an electrically floating state in this form.
  • the distance between the trench isolation structure 20 and the dummy trench structure 40 (both ends 40 a and 40 b ) is preferably set within a range where the depletion layer covers the bottom walls of the trench isolation structure 20 and dummy trench structure 40 .
  • the plurality of dummy trench structures 40 may be formed at intervals of 0.1 ⁇ m or more and 2 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less) from the trench isolation structure 20 in the second direction Y.
  • the spacing between trench isolation structure 20 and dummy trench structure 40 is preferably substantially equal to the spacing between trench isolation structure 20 and trench gate structure 30 .
  • the semiconductor device 1B includes a pair of mesa connection portions 51 that connect both end portions of a plurality of mesa portions 50 in the device region 9 .
  • the pair of mesa connection portions 51 are divided into a region between the trench isolation structure 20 and the plurality of trench gate structures 30 and a region between the trench isolation structure 20 and the plurality of dummy trench structures 40, respectively.
  • the pair of mesa connection portions 51 are each made up of a portion of the chip 2 and include the first region 6 and the second region 7 respectively.
  • the pair of mesa connection portions 51 extends in a strip shape in a direction (first direction X) intersecting (more specifically, perpendicular to) the extending direction (second direction Y) of the plurality of mesa portions 50 in plan view.
  • the pair of mesa connection portions 51 specifically includes a plurality of pairs of first mesa connection portions 51A, a plurality of pairs of second mesa connection portions 51B, and a plurality of third mesa connection portions 51C.
  • a pair of first mesa connection portions 51A connect both ends of first mesa portions 50A adjacent in the first direction X to each other.
  • the pair of first mesa connection portions 51A form one annular mesa portion surrounding the pair of first mesa portions 50A and one trench gate structure 30 in plan view.
  • the plurality of pairs of first mesa connection portions 51A are integrally formed in the first direction X. As shown in FIG. Thus, the plurality of pairs of first mesa connection portions 51A form a ladder-like mesa portion surrounding the plurality of first mesa portions 50A and the plurality of trench gate structures 30 in plan view.
  • a pair of second mesa connection portions 51B connect both end portions of the first mesa portion 50A and the second mesa portion 50B adjacent in the first direction X.
  • the pair of second mesa connection portions 51B form one annular mesa portion surrounding one trench gate structure 30 together with the first mesa portion 50A and the second mesa portion 50B adjacent in the first direction X in plan view.
  • the plurality of pairs of second mesa connection portions 51B are formed in the first direction X integrally with the plurality of pairs of first mesa connection portions 51A.
  • the plurality of pairs of second mesa connection portions 51B form the plurality of pairs of first mesa connection portions 51A, the plurality of first mesa portions 50A, the plurality of second mesa portions 50B, and the plurality of trench gate structures 30 in plan view. It forms a surrounding ladder-like mesa.
  • a pair of third mesa connection portions 51C connect both end portions of the second mesa portion 50B and the third mesa portion 50C adjacent in the first direction X.
  • the pair of third mesa connection portions 51C form one annular mesa portion surrounding one dummy trench structure 40 together with the second mesa portion 50B and the third mesa portion 50C adjacent in the first direction X in plan view.
  • the plurality of pairs of third mesa connection portions 51C are integrally formed in the first direction X with the plurality of pairs of first mesa connection portions 51A and the plurality of pairs of second mesa connection portions 51B.
  • the plurality of pairs of third mesa connection portions 51C are divided into the plurality of pairs of first mesa connection portions 51A, the plurality of pairs of second mesa connection portions 51B, the plurality of first mesa portions 50A, and the plurality of second mesa connection portions 50A in plan view.
  • a ladder-like mesa portion is formed surrounding the portion 50B, the plurality of trench gate structures 30 and the plurality of dummy trench structures 40 .
  • the plurality of inner diodes D1 are electrically connected to each other via a pair of mesa connection portions 51 (specifically, first and second mesa connection portions 51A and 51B). That is, the plurality of inner diodes D1 are formed in an annular shape (in this form, a square annular shape) surrounding the plurality of trench gate structures 30 within the device region 9 .
  • the outer diode D2 is electrically isolated from the plurality of inner diodes D1 by trench isolation structures 20, as in the first embodiment described above.
  • the plurality of intermediate diodes D3 are electrically connected to the plurality of inner diodes D1 via a pair of mesa connection portions 51 (specifically, first to third mesa connection portions 51A to 51C). . That is, the plurality of intermediate diodes D3 are formed in a ring shape (in this embodiment, a square ring shape) surrounding the plurality of dummy trench structures 40 together with the plurality of inner diodes D1 within the device region 9 . Also, in this embodiment, the intermediate diodes D3 are electrically connected between the source and the drain in the same manner as the inner diodes D1, and function as body diodes of the MISFET.
  • the field insulating film 70 covers a plurality of mesa connection portions 51 in the device region 9 in this form.
  • the field insulating film 70 continues to the gate insulating film 32 (lower insulating film 34 ) of the plurality of trench gate structures 30 and the dummy insulating film 42 (buried insulator 44 ) of the plurality of dummy trench structures 40 at the plurality of mesa connection portions 51 . ing.
  • the plurality of via electrodes 80 includes, in this embodiment, a plurality of third source via electrodes 84 penetrating through the interlayer insulating film 72 and electrically connected to the corresponding plurality of lead portions 39 of the trench gate structure 30 .
  • the plurality of third source via electrodes 84 are arranged at intervals in the first direction X and the second direction Y in plan view, and are opposed to each other in the first direction X and the second direction Y. As shown in FIG.
  • the connecting positions of the plurality of third source via electrodes 84 to the plurality of lead portions 39 are arbitrary.
  • the plurality of third source via electrodes 84 do not necessarily have to be arranged on the same line extending in the first direction X in plan view, and may be arranged in the second direction Y so as to be shifted from each other.
  • the source finger electrodes 95 are connected to the plurality of second source via electrodes 83 and the plurality of third source via electrodes 84 in this embodiment.
  • the source finger electrodes 95 apply the source potential applied to the source pad electrode 94 to the plurality of second source via electrodes 83 and the plurality of third source via electrodes 84 .
  • the source potentials applied to the plurality of second source via electrodes 83 are applied to the isolation electrodes 23 .
  • the source potentials applied to the plurality of third source via electrodes 84 are applied to the lower electrodes 36 of the plurality of trench gate structures 30 via the plurality of lead portions 39 .
  • the semiconductor device 1B also achieves the same effects as those described for the semiconductor device 1A.
  • FIG. 14 corresponds to FIG. 2 and is a plan view showing the structure of the first main surface 3 of the chip 2 of the semiconductor device 1C according to the third embodiment.
  • semiconductor device 1C includes a plurality (four in this embodiment) of device regions 9 (inner regions) set in the inner portion of first main surface 3 .
  • the four device regions 9 include a first device region 9A, a second device region 9B, a third device region 9C and a fourth device region 9D.
  • the number and arrangement of the device regions 9 are arbitrary, and are adjusted according to the size of the first main surface 3 and the electrical characteristics of the MISFET to be achieved. Below, one arrangement example of the plurality of device regions 9 will be described.
  • the first device region 9A is set along a corner connecting the first side surface 5A and the third side surface 5C in plan view.
  • regions are set to square shape in planar view.
  • the second device region 9B is set along a corner connecting the second side surface 5B and the third side surface 5C with a gap in the second direction Y from the first device region 9A in plan view.
  • the third device area 9C is set along a corner connecting the first side surface 5A and the fourth side surface 5D with a gap in the first direction X from the first device area 9A.
  • the third device region 9C is set to have a rectangular shape that is larger than the first and second device regions 9A and 9B in plan view. In this form, the third device region 9C faces the first device region 9A in the first direction X in plan view, and does not face the second device region 9B.
  • a fourth device region 9D is spaced in the first direction X from the second device region 9B and spaced in the second direction Y from the third device region 9C at a corner connecting the second side 5B and the fourth side 5D. set along the part.
  • the fourth device region 9D is set to have a rectangular shape that is larger than the first and second device regions 9A and 9B in plan view. In this form, the fourth device region 9D faces the second device region 9B in the first direction X in plan view, and does not face the first device region 9A.
  • the outer region 10 includes an annular region 10a, a pad region 10b and an intermediate region 10c in this form.
  • the annular region 10a is set in an annular shape (specifically, a square annular shape) extending along the peripheral edges (first to fourth side surfaces 5A to 5D) of the first main surface 3 in plan view, and a plurality of devices It surrounds the area 9 collectively.
  • the pad region 10b is set in a region between the first device region 9A and the second device region 9B in plan view, and extends from a portion of the annular region 10a along the central portion of the third side surface 5C to the fourth side surface. Projecting towards 5D.
  • the pad area 10b is set to have a square shape in plan view.
  • the intermediate area 10c is set in an area between the plurality of device areas 9 in plan view.
  • the intermediate region 10c is set in a strip shape having a portion extending in the first direction X and a portion extending in the second direction Y in this embodiment.
  • the semiconductor device 1C includes two device regions 9 spaced apart in the first direction X or the second direction Y, the intermediate region 10c is set in a band shape extending in the first direction X or the second direction Y.
  • a plurality of device regions 9 are respectively surrounded by a plurality of trench isolation structures 20 described above and partitioned from the outer region 10 respectively. That is, the plurality of trench isolation structures 20, as in the case of the above-described first embodiment, divides the second region 7 into a plurality of portions (plurality of first body regions 7A) located within the plurality of device regions 9, And, it is separated into a portion (second body region 7B) located in the outer region 10 .
  • the plurality of device regions 9 includes the plurality of trench gate structures 30, the plurality of dummy trench structures 40, the plurality of inner diodes D1, the plurality of intermediate diodes D3, the plurality of source regions 60, the plurality of contact holes 61, the plurality of A contact region 62, a field insulating film 70, a main surface insulating film 71, an interlayer insulating film 72, a plurality of gate via electrodes 81, a plurality of first source via electrodes 82 and a plurality of second source via electrodes 83 are formed.
  • each trench isolation structure 20 is adjusted according to the planar shape of each device region 9 .
  • the number of trench gate structures 30 formed in each device region 9 is arbitrary and adjusted according to the size of each device region 9 .
  • a plurality of trench gate structures 30 extend in different directions (first direction X or second direction Y) in the plurality of device regions 9 in this embodiment.
  • the plurality of dummy trench structures 40 extend along the plurality of trench gate structures 30 within each device region 9 and extend along both sides of the plurality of trench gate structures 30 in the first direction X or both sides in the second direction Y. sandwiched from the sides.
  • a plurality of trench gate structures 30 are arranged at intervals in the first direction X in plan view, and are formed in strips extending in the second direction Y, respectively. That is, in the first device region 9A, a plurality of trench gate structures 30 are arranged in stripes extending in the second direction Y in plan view.
  • a plurality of trench gate structures 30 are arranged at intervals in the second direction Y in plan view, and are formed in strips extending in the first direction X, respectively. That is, in the second device region 9B, a plurality of trench gate structures 30 are arranged in stripes extending in the first direction X in plan view.
  • a plurality of trench gate structures 30 are arranged in stripes extending in the first direction X in plan view, similar to the second device region 9B.
  • a plurality of trench gate structures 30 are arranged in stripes extending in the second direction Y, similar to the first device region 9A.
  • the plurality of trench gate structures 30 extend in directions different from each other in the first device region 9A and the second device region 9B facing the second direction Y. Also, the plurality of trench gate structures 30 extend in directions different from each other in the third device region 9C and the fourth device region 9D facing the second direction Y. As shown in FIG. Also, the plurality of trench gate structures 30 extend in directions different from each other in the first device region 9A and the third device region 9C facing in the first direction X. As shown in FIG. Also, the plurality of trench gate structures 30 extend in directions different from each other in the second device region 9B and the fourth device region 9D that face each other in the first direction X. As shown in FIG.
  • the plurality of trench gate structures 30 extend in one direction in the first device region 9A and the fourth device region 9D facing each other in one diagonal direction of the first main surface 3, and extend in another direction in the first main surface 3. It extends in a cross direction crossing one direction in the second device region 9B and the third device region 9C that are diagonally opposed to each other.
  • the semiconductor device 1C has at least one trench gate structure 30 extending in the first direction X and crossing the first direction X (specifically at least one trench gate structure 30 extending in a second direction Y which is perpendicular to the direction Y). At least one trench gate structure 30 extending in the first direction X faces at least one trench gate structure 30 extending in the first direction X in one or both of the first direction X and the second direction Y. good too.
  • At least one trench gate structure 30 extending in the second direction Y faces at least one trench gate structure 30 extending in the second direction Y in one or both of the first direction X and the second direction Y. good too. At least one trench gate structure 30 extending in the second direction Y faces at least one trench gate structure 30 extending in the first direction X in one or both of the first direction X and the second direction Y. good too.
  • the outer diode D2 has a first region 6 and a second region 7 (second body region 7B) located in regions (outer regions 10) outside the device regions 9 . That is, the outer diode D2 is formed in the annular region 10a, the pad region 10b and the intermediate region 10c in this embodiment. That is, the outer diode D2 is formed in an annular shape that collectively surrounds the plurality of device regions 9 in plan view.
  • the outer diode D2 is formed in a ring shape that individually surrounds the plurality of device regions 9 in plan view.
  • the outer diode D2 may be exposed from at least one of the first to fourth side surfaces 5A to 5D as in the first embodiment.
  • the outer diode D2 is formed in the entire region outside the plurality of device regions 9 on the first main surface 3 in this embodiment.
  • the field insulating film 70 covers the outer diode D2 in the annular region 10a, the pad region 10b and the intermediate region 10c of the outer region 10 in this form.
  • the field insulating film 70 preferably covers the entire outer diode D2.
  • field insulating film 70 may partially cover outer diode D2, and main surface insulating film 71 may cover the portion exposed from field insulating film 70 in outer diode D2.
  • the gate pad electrode 91 is arranged on the interlayer insulating film 72 in the same manner as in the first embodiment.
  • the gate finger electrodes 92 are formed in strips across the plurality of device regions 9 so as to intersect (specifically, perpendicularly) the plurality of trench gate structures 30 arranged in the plurality of device regions 9 in plan view. formed.
  • the gate finger electrodes 92 are electrically connected to the trench gate structures 30 (upper electrodes 37 ) through the gate via electrodes 81 in the device regions 9 .
  • the manner in which the gate finger electrodes 92 are routed is arbitrary.
  • the source pad electrode 94 is arranged in a region partitioned by the gate wiring electrode 90 in plan view, and overlaps the plurality of device regions 9 .
  • the source pad electrode 94 is connected to the multiple first source via electrodes 82 .
  • the source pad electrode 94 is electrically connected to the second region 7 , the plurality of source regions 60 and the plurality of contact regions 62 via the plurality of first source via electrodes 82 in the plurality of device regions 9 .
  • the source finger electrodes 95 are formed in strips extending along the plurality of trench isolation structures 20 arranged in the plurality of device regions 9 in plan view.
  • the source finger electrodes 95 are electrically connected to the multiple isolation electrodes 23 via the multiple second source via electrodes 83 in the multiple device regions 9 .
  • the manner in which the source finger electrodes 95 are routed is arbitrary.
  • a plurality of device regions 9 are electrically connected to the gate wiring electrode 90, the source wiring electrode 93 and the drain electrode 96, respectively. That is, the functional devices (MISFETs and inner diodes D1) formed in a plurality of device regions 9 are driven and controlled at the same timing. As described above, the semiconductor device 1C also exhibits the same effects as those described for the semiconductor device 1A.
  • the trench gate structure 30 according to the second embodiment described above may be applied to the semiconductor device 1C according to the third embodiment.
  • the source wiring electrode 93 is electrically connected to the first to third source via electrodes 82 to 84 in the multiple device regions 9 .
  • FIG. 15 is a sectional view showing a modification of the second region 7, which corresponds to FIG. 5 and is applied to the first to third embodiments.
  • FIG. 15 shows an example in which the second region 7 according to the modification is applied to the semiconductor device 1A according to the first embodiment. It can also be applied to morphology.
  • the second region 7 according to the first embodiment is exposed from the first to fourth side surfaces 5A to 5D.
  • the second region 7 according to the modified example is spaced apart from the first to fourth side surfaces 5A to 5D and is the surface layer portion of the first main surface 3 (first region 6). is formed in That is, the second region 7 exposes the first region 6 from the peripheral portion of the first principal surface 3 .
  • the outer diode D2 is formed in the outer region 10 spaced apart from the first to fourth side surfaces 5A to 5D in this embodiment.
  • FIG. 16 is a plan view corresponding to FIG. 3 and showing a first modification of the dummy trench structure 40 applied to the first to third embodiments.
  • 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 16.
  • FIG. 16 and 17 show an example in which the dummy trench structure 40 according to the first modification is applied to the semiconductor device 1A according to the first embodiment, but the dummy trench structure 40 according to the first modification is It can also be applied to the second and third embodiments.
  • the dummy trench structure 40 according to the first embodiment has an internal structure different from the internal structure of the trench isolation structure 20 and the internal structure of the trench gate structure 30 .
  • the dummy trench structure 40 according to the first modification has an internal structure similar to that of the trench gate structure 30 and an internal structure different from that of the trench isolation structure 20 .
  • the dummy trench structure 40 according to the first modification does not have a buried insulator 44 and includes dummy trenches 41 , dummy insulating films 42 and dummy electrodes 43 .
  • Dummy trench 41 , dummy insulating film 42 and dummy electrode 43 are formed in the same manner as gate trench 31 , gate insulating film 32 and gate electrode 33 .
  • the dummy insulating film 42 includes a dummy lower insulating film 100 and a dummy upper insulating film 101 corresponding to the lower insulating film 34 and the upper insulating film 35 of the gate insulating film 32, respectively.
  • Dummy electrode 43 includes dummy lower electrode 102, dummy upper electrode 103 and dummy intermediate insulating film 104 corresponding to lower electrode 36, upper electrode 37 and intermediate insulating film 38 of gate electrode 33, respectively.
  • the dummy lower electrode 102 has a plurality of dummy lead portions 105 corresponding to the plurality of lead portions 39 of the lower electrode 36 .
  • the dummy lower electrode 102 (dummy lead-out portion 105) is electrically connected to the isolation electrode 23 of the trench isolation structure 20, and the dummy upper electrode 103 is formed in an electrically floating state.
  • FIG. 18 is a cross-sectional view corresponding to FIG. 5 and showing a second modification of the dummy trench structure 40 applied to the first to third embodiments.
  • FIG. 18 shows an example in which the dummy trench structure 40 according to the second modification is applied to the semiconductor device 1A according to the first embodiment. It can also be applied to the third embodiment.
  • the dummy trench structure 40 according to the second modification has an internal structure similar to that of the trench isolation structure 20 and an internal structure different from that of the trench gate structure 30 .
  • the dummy trench structure 40 according to the second modification does not have a buried insulator 44 and includes dummy trenches 41 , dummy insulating films 42 and dummy electrodes 43 .
  • the dummy insulating film 42 and the dummy electrode 43 are formed in the same manner as the isolation insulating film 22 and the isolation electrode 23 .
  • Dummy electrode 107 is electrically connected to isolation electrode 23 at the communicating portion of isolation trench 21 and dummy trench 41 .
  • FIG. 19 is a sectional view corresponding to FIG. 3 and showing a modification of the device region 9 applied to the first to third embodiments.
  • FIG. 19 shows an example in which the device region 9 according to the modification is applied to the semiconductor device 1A according to the first embodiment. can also be applied.
  • a plurality of dummy trench structures 40 are formed in the device region 9 according to the first embodiment.
  • dummy trench structure 40 is not formed in device region 9 according to the modification. Therefore, the outermost trench gate structure 30 faces the trench isolation structure 20 in the first direction X with one mesa portion 50 interposed therebetween.
  • each of the above-described embodiments can be implemented in other forms.
  • the pad region 10b of the outer region 10 (the curved portion 9a of the device region 9/the curved portion 20E of the trench isolation structure 20) is set in the central portion of the third side surface 5C in plan view. shown.
  • the arrangement of the pad region 10b is arbitrary.
  • pad region 10b (bending portion 9a/trench bending portion 20E) may be arranged in a region along any corner of first main surface 3 in plan view.
  • the plurality of source regions 60 were formed only in the plurality of first mesa portions 50A and not formed in the plurality of second to third mesa portions 50B to 50C.
  • the plurality of source regions 60 may be formed in any one or both of the plurality of second to third mesa portions 50B to 50C.
  • the gate wiring electrode 90 is formed separately from the plurality of gate via electrodes 81 .
  • part of the gate wiring electrode 90 may be formed as a plurality of gate via electrodes 81 . That is, the gate wiring electrode 90 may include a plurality of gate via electrodes 81 penetrating through the interlayer insulating film 72 .
  • the source wiring electrode 93 is formed separately from the plurality of first to third source via electrodes 82 to 84 .
  • part of the source wiring electrode 93 may be formed as a plurality of first to third source via electrodes 82 to 84 penetrating the interlayer insulating film 72 . That is, the source wiring electrode 93 may include a plurality of first to third source via electrodes 82 to 84 penetrating the interlayer insulating film 72 .
  • the source potential is applied to the lower electrode 26 of the trench gate structure 30 .
  • a gate potential may be applied to the lower electrode 26 of the trench gate structure 30 .
  • the third source via electrode 84 may be changed to a gate via electrode, and the gate finger electrode 92 may be electrically connected to the gate via electrode.
  • the inner diode D1 and the intermediate diode D3 are electrically isolated from the bottom electrode 26.
  • trench gate structure 30 has a structure different from that of the trench isolation structure 20 was shown.
  • trench gate structure 30 may have an internal structure similar to trench isolation structure 20 (ie, a single electrode structure).
  • the gate insulating film 32 and the gate electrode 33 are formed in the same manner as the isolation insulating film 22 and the isolation electrode 23 .
  • first conductivity type is the “n type” and the “second conductivity type” is the p type
  • the "two-conductivity type” may be the "n-type.”
  • a specific configuration in this case can be obtained by replacing "n-type region” with “p-type region” and "n-type region” with “p-type region” in the above description and accompanying drawings.
  • the p-type third region 8 may be employed instead of the n-type third region 8 .
  • an IGBT Insulated Gate Bipolar Transistor
  • a specific configuration in this case is to replace the "source (impurity region)" of the MISFET with the “emitter (impurity region)" of the IGBT in the above description, and replace the "drain” of the MISFET with the "collector” of the IGBT.
  • the chip 2 may consist of a WBG (Wide Band Gap) semiconductor chip.
  • a WBG semiconductor is a semiconductor with a bandgap that exceeds that of silicon.
  • the chip 2 may contain GaN (gallium nitride), SiC (silicon carbide), diamond, or the like as a WBG semiconductor.
  • a chip having a main surface, a first region of a first conductivity type formed on a surface layer of the main surface, and a second region of a second conductivity type formed on a surface layer of the first region.
  • a trench that penetrates through the second region surrounds the inner side of the second region, and defines an inner region on the inner side of the second region and an outer region on the outer side of the second region on the main surface.
  • an isolation structure a trench gate structure formed in the inner region so as to penetrate the second region, an inner diode including the first region and the second region located in the inner region, and an inner diode in the outer region. an outer diode electrically isolated from the trench gate structure and the inner diode by the trench isolation structure, comprising the first region and the second region located thereon.
  • trench gate structure has a multi-electrode structure including a lower electrode and an upper electrode vertically separated and embedded in the gate trench.
  • A12 The semiconductor device according to any one of A1 to A11, further including a first conductivity type impurity region formed in a surface layer portion of the second region so as to be in contact with the trench gate structure in the inner region.
  • A14 Further including a dummy trench structure formed in a region between the trench isolation structure and the trench gate structure in the inner region so as to penetrate the second region and electrically isolated from the trench gate structure. , A1 to A13.
  • A15 Further an intermediate diode including the first region and the second region located between the trench isolation structure and the dummy trench structure and electrically isolated from the outer diode by the trench isolation structure
  • the semiconductor device of A14 comprising:
  • the dummy trench structure includes a dummy electrode embedded in the bottom side of the dummy trench and an insulator embedded in the opening of the dummy trench.
  • a chip having a main surface, a trench isolation structure on the main surface extending in a first direction, and a trench isolation structure formed on the main surface to extend in a second direction intersecting the first direction, the trench isolation a trench gate structure partitioning a structure and a mesa; a first body region formed in the surface layer of the main surface within the mesa; and a trench isolation formed outside the mesa in the surface layer of the main surface. a second body region electrically separated from the trench gate structure and the first body region by a structure.
  • a pair of trench isolation structures are arranged on the main surface at intervals in the second direction, the trench gate structure is formed in a region sandwiched between the pair of trench isolation structures, and a pair of The semiconductor device according to any one of B1 to B5, wherein the trench isolation structure and the mesa portion are separated.
  • a pair of trench gate structures are arranged with a gap in the first direction in a region sandwiched between the pair of trench isolation structures, and partition the pair of trench isolation structures and the mesa portion. , B6.
  • a chip having a main surface, a trench isolation structure formed on the main surface, a trench gate structure formed on the main surface at a distance from the trench isolation structure, the trench gate structure and the trench a dummy trench structure formed on the main surface so as to be interposed between isolation structures and electrically separated from the trench gate structure; and a region in the chip between the trench gate structure and the dummy trench structure.
  • an intermediate diode formed in a region between the trench isolation structure and the dummy trench structure within the chip; and the dummy trench structure relative to the trench isolation structure within the chip.
  • an outer diode formed in opposite regions and electrically isolated from the inner diode and the intermediate diode.
  • a chip (2) having a main surface (3), a trench isolation structure (20) defining one region (9) and the other region (10) on the main surface (3), and the one region (9 ) and a first diode (D1, D3) formed in said other region (10) and separated by said trench isolation structure (20). ), a semiconductor device (1A, 1B, 1C) including a second diode (D2) electrically isolated from the semiconductor device (1A, 1B, 1C).
  • the first diode (D1, D3) has a first anode and a first cathode
  • the second diode (D2) has an electrically open second anode and the first cathode.
  • the first diode (D1, D3) has a first anode and a first cathode
  • the second diode (D1, D3) has a second anode electrically connected to the first anode.
  • a second cathode electrically connected to said first cathode
  • said third diode (D2) having an electrically open third anode and said first cathode and said second cathode
  • a semiconductor device (1C) according to any one of E1-E4, comprising a third cathode electrically connected to the cathode.
  • the outer regions (10: 10a, 10b, 10c) surround the first device regions (9: 9A to 9D) and the second device regions (9: 9A to 9D) in plan view, 3 diodes (D2) according to any one of E1 to E5, surrounding the first device region (9:9A-9D) and the second device region (9:9A-9D) in plan view semiconductor device (1C).
  • the chip (2) has side surfaces (5A-5D), and the third diode (D2) is exposed from the side surfaces (5A-5D) of the chip (2), E1- The semiconductor device (1C) according to any one of E6.
  • the semiconductor device (1C) according to any one of E1 to E7, which is a two-body diode.
  • the first transistor has a plurality of first gate structures (30) arranged in stripes extending in one direction, and the second transistors (MISFET) cross the one direction.

Landscapes

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Abstract

半導体装置は、主面を有するチップと、前記主面の表層部に形成された第１導電型の第１領域と、前記第１領域の表層部に形成された第２導電型の第２領域と、前記第２領域を貫通し、前記第２領域の内方を取り囲み、前記主面に前記第２領域の内方側の内領域および前記第２領域の外方側の外領域を区画するトレンチ分離構造と、前記第２領域を貫通するように前記内領域に形成されたトレンチゲート構造と、前記内領域に位置する前記第１領域および前記第２領域を含む内側ダイオードと、前記外領域に位置する前記第１領域および前記第２領域を含み、前記トレンチ分離構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離された外側ダイオードと、を含む。

Description

半導体装置
　この出願は、２０２１年３月２６日に日本国特許庁に提出された特願２０２１－０５３７５２号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
　特許文献１は、半導体基板、ｎ型のドリフト領域、ｐ型のボディ領域およびトレンチゲート電極を有する半導体装置を開示している。
特開２０１１－１９９１０９号公報
　一実施形態は、電気的特性を向上できる半導体装置を提供する。
　一実施形態は、主面を有するチップと、前記主面の表層部に形成された第１導電型の第１領域と、前記第１領域の表層部に形成された第２導電型の第２領域と、前記第２領域を貫通し、前記第２領域の内方を取り囲み、前記主面に前記第２領域の内方側の内領域および前記第２領域の外方側の外領域を区画するトレンチ分離構造と、前記第２領域を貫通するように前記内領域に形成されたトレンチゲート構造と、前記内領域に位置する前記第１領域および前記第２領域を含む内側ダイオードと、前記外領域に位置する前記第１領域および前記第２領域を含み、前記トレンチ分離構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離された外側ダイオードと、を含む、半導体装置を提供する。
　一実施形態は、主面を有するチップと、第１方向に延びるように前記主面に形成されたトレンチ分離構造と、前記第１方向に交差する第２方向に延びるように前記主面に形成され、前記トレンチ分離構造とメサ部を区画するトレンチゲート構造と、前記メサ部内において前記主面の表層部に形成された第１ボディ領域と、前記メサ部外において前記主面の表層部に形成され、前記トレンチ分離構造によって前記トレンチゲート構造および前記第１ボディ領域から電気的に切り離された第２ボディ領域と、を含む、半導体装置を提供する。
　上述の、またはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すチップの第１主面の構造を示す平面図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図２に示す領域IVの拡大図である。 図５は、図３に示すV-V線に沿う断面図である。 図６は、図３に示すVI-VI線に沿う断面図である。 図７は、図３に示すVII-VII線に沿う断面図である。 図８は、図２に対応し、第２実施形態に係る半導体装置のチップの第１主面の構造を示す平面図である。 図９は、図８に示す領域IXの拡大図である。 図１０は、図９に示すX-X線に沿う断面図である。 図１１は、図９に示すXI-XI線に沿う断面図である。 図１２は、図９に示すXII-XII線に沿う断面図である。 図１３は、図９に示すXIII-XIII線に沿う断面図である。 図１４は、図２に対応し、第３実施形態に係る半導体装置のチップの第１主面の構造を示す平面図である。 図１５は、図５に対応し、第１～第３実施形態に適用される第２領域の変形例を示す断面図である。 図１６は、図３に対応し、第１～第３実施形態に適用されるダミートレンチ構造の第１変形例を示す平面図である。 図１７は、図１６に示すXVII-XVII線に沿う断面図である。 図１８は、図５に対応し、第１～第３実施形態に適用されるダミートレンチ構造の第２変形例を示す断面図である。 図１９は、図３に対応し、第１～第３実施形態に適用されるデバイス領域の変形例を示す平面図である。
　以下、実施形態が詳細に説明される。添付図面は、模式図であり、必ずしも厳密に図示されたものではなく、縮尺等は必ずしも一致しない。添付図面のうちの平面図を示すものには、構造を明確化するためにハッチングが付されているものがある。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すチップ２の第１主面３の構造を示す平面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。図５は、図３に示すV-V線に沿う断面図である。図６は、図３に示すVI-VI線に沿う断面図である。図７は、図３に示すVII-VII線に沿う断面図である。
　図１～図７を参照して、半導体装置１Ａは、この形態（this embodiment）では、電界効果トランジスタの一例としてのトレンチ絶縁ゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えたスイッチングデバイスである。
　半導体装置１Ａは、直方体形状に形成されたシリコン製のチップ２（半導体チップ）を含む。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを含む。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向（背向）している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１Ａは、チップ２の第１主面３の表層部に形成されたｎ型（第１導電型）の第１領域６を含む。第１領域６は、第２主面４から第１主面３側に間隔を空けてチップ２内に形成されている。第１領域６は、「ドリフト領域」と称されてもよい。第１領域６は、第１主面３に沿って延びる層状に形成され、第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出している。
　第１領域６は、この形態では、第１主面３の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄの全てから露出している。第１領域６は、２μｍ以上３０μｍ以下（好ましくは５μｍ以上１５μｍ以下）の厚さを有していてもよい。第１領域６は、この形態では、ｎ型のエピタキシャル層（具体的にはＳｉエピタキシャル層）によって形成されている。
　半導体装置１Ａは、第１領域６の表層部に形成されたｐ型（第２導電型）の第２領域７を含む。第２領域７は、第１領域６の底部から第１主面３側に間隔を空けて第１領域６内に形成されている。第２領域７は、「ボディ領域」と称されてもよい。第２領域７は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出している。
　第２領域７は、この形態では、第１領域６の表層部の全域に形成され、第１主面３の全域および第１～第４側面５Ａ～５Ｄの全てから露出している。第２領域７は、第１主面３から第１領域６側に向けて漸減するｐ型不純物濃度勾配を有している。第２領域７は、第１主面３に沿う方向（第１方向Ｘおよび第２方向Ｙ）に関して、ｐ型不純物濃度が厚さ方向に急激に変化する部分を有さない。第２領域７は、第１主面３に沿って平坦に延びる底部を有し、厚さが急激に変化する部分を有さない。
　つまり、第２領域７は、第１領域６の表層部において一様な不純物濃度および一様な厚さを有している。第２領域７は、０．１μｍ以上３μｍ以下（好ましくは０．５μｍ以上１．５μｍ以下）の厚さを有していてもよい。第２領域７は、第１領域６よりも高いｐ型不純物濃度を有し、第１領域６のｎ型をｐ型に置換している。
　半導体装置１Ａは、チップ２の第２主面４の表層部に形成されたｎ型の第３領域８を含む。第３領域８は、第１領域６よりも高いｎ型不純物濃度を有し、チップ２内において第１領域６に電気的に接続されている。第３領域８は、「ドレイン領域」と称されてもよい。第３領域８は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出している。
　第３領域８は、この形態では、第２主面４の表層部の全域に形成され、第２主面４の全域および第１～第４側面５Ａ～５Ｄの全てから露出している。第３領域８は、第１領域６よりも厚い。第３領域８は、５０μｍ以上４００μｍ以下の厚さ（好ましくは５０μｍ以上１５０μｍ以下）を有していてもよい。第３領域８は、この形態では、ｎ型の半導体基板（具体的にはＳｉ基板）によって形成されている。
　半導体装置１Ａは、第１主面３の内方部に設定された少なくとも１つ（この形態では１つ）のデバイス領域９（内領域）を含む。デバイス領域９は、ＭＩＳＦＥＴが形成される領域である。デバイス領域９の個数および配置は任意であり、第１主面３のサイズや達成すべきＭＩＳＦＥＴの電気的特性に応じて調整される。デバイス領域９は、平面視において第１主面３の周縁から間隔を空けて第１主面３の内方部に設定されている。デバイス領域９は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４つの辺を有する多角形状に設定されている。デバイス領域９は、第３側面５Ｃ側の辺において第４側面５Ｄ側に向かって凹状に窪んだ屈曲部９ａを有している。屈曲部９ａは、この形態では、平面視において四角形状に窪んでいる。
　半導体装置１Ａは、第１主面３においてデバイス領域９外の領域に設定された外領域１０を含む。外領域１０は、ＭＩＳＦＥＴが形成されない領域であり、第１主面３の周縁部に設定されている。外領域１０は、環状領域１０ａおよびパッド領域１０ｂを含む。環状領域１０ａは、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（具体的には四角環状）に設定され、デバイス領域９を取り囲んでいる。パッド領域１０ｂは、平面視においてデバイス領域９の屈曲部９ａによって区画された領域に設定され、環状領域１０ａのうちの第３側面５Ｃの中央部に沿う部分から第４側面５Ｄに向けて突出している。パッド領域１０ｂは、この形態では、平面視において四角形状に設定されている。
　半導体装置１Ａは、第１主面３に形成されたトレンチ分離構造２０（a trench separation structure）を含む。トレンチ分離構造２０は、平面視において第１主面３の周縁から間隔を空けて第２領域７の内方を取り囲む環状に形成されている。トレンチ分離構造２０は、断面視において第２領域７を貫通している。トレンチ分離構造２０は、第１主面３において、第２領域７の内方側のデバイス領域９、および、第２領域７の外方側の外領域１０を区画している。
　換言すると、トレンチ分離構造２０は、第２領域７を、デバイス領域９内に位置する部分、および、外領域１０内に位置する部分に分離している。デバイス領域９内の第２領域７が「第１ボディ領域７Ａ」と称され、外領域１０内の第２領域７が「第２ボディ領域７Ｂ」と称されてもよい。トレンチ分離構造２０は、延存方向の直交方向に関して０．１μｍ以上３μｍ以下（好ましくは、０．５μｍ以上２μｍ以下）の幅を有していてもよい。複数のトレンチ分離構造２０は、１μｍ以上１０μｍ以下（好ましくは１μｍ以上５μｍ以下）の深さを有していてもよい。
　トレンチ分離構造２０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角環状に形成されている。トレンチ分離構造２０は、具体的には、第１～第４トレンチ分離構造２０Ａ～２０Ｄを一体的に含む。第１トレンチ分離構造２０Ａは第１側面５Ａ側に位置し、第２トレンチ分離構造２０Ｂは第２側面５Ｂ側に位置し、第３トレンチ分離構造２０Ｃは第３側面５Ｃ側に位置し、第４トレンチ分離構造２０Ｄは第４側面５Ｄ側に位置している。
　一対の第１トレンチ分離構造２０Ａおよび第２トレンチ分離構造２０Ｂは、平面視において第２方向Ｙに離間して第１方向Ｘに延びている。第１主面３の中央部を第１方向Ｘに横切るラインを設定した場合、第１トレンチ分離構造２０Ａは当該ラインに対して第１側面５Ａ側に位置し、第２トレンチ分離構造２０Ｂは当該ラインに対して第２側面５Ｂ側に位置している。
　一対の第３トレンチ分離構造２０Ｃおよび第４トレンチ分離構造２０Ｄは、第１方向Ｘに離間して第２方向Ｙに延びている。第１主面３の中央部を第２方向Ｙに横切るラインを設定した場合、第３トレンチ分離構造２０Ｃは当該ラインに対して第３側面５Ｃ側に位置し、第４トレンチ分離構造２０Ｄは当該ラインに対して第４側面５Ｄ側に位置している。トレンチ分離構造２０は、第３トレンチ分離構造２０Ｃにおいて第４側面５Ｄ側に向かって凹状に窪んだトレンチ屈曲部２０Ｅを有している。トレンチ屈曲部２０Ｅは、この形態では、平面視において四角形状に窪み、外領域１０のパッド領域１０ｂ（デバイス領域９の屈曲部９ａ）を区画している。
　トレンチ分離構造２０は、分離トレンチ２１、分離絶縁膜２２および分離電極２３を含む。トレンチ分離構造２０は、単一の分離電極２３を含むシングル電極構造を有している。分離トレンチ２１は、第１主面３に形成され、トレンチ分離構造２０の内壁（底壁および側壁）を区画している。分離トレンチ２１は、第２領域７を貫通し、第１領域６の底部から第１主面３側に間隔を空けている。
　分離絶縁膜２２は、分離トレンチ２１の壁面を被覆している。分離絶縁膜２２は、比較的厚いフィールド絶縁膜として形成されている。分離絶縁膜２２は、酸化シリコン膜を含んでいてもよい。分離電極２３は、分離絶縁膜２２を挟んで分離トレンチ２１に一体物（an integrated member）として埋設されている。分離電極２３は、導電性ポリシリコンを含んでいてもよい。分離電極２３には、ソース電位が印加される。ソース電位は、回路動作の基準となる基準電位、または、グランド電位であってもよい。
　半導体装置１Ａは、デバイス領域９において第１主面３に形成された複数のトレンチゲート構造３０を含む。以下の説明では、「第１側面５Ａ」側を「一方側」といい、「第２側面５Ｂ側」を「他方側」という。複数のトレンチゲート構造３０は、第１方向Ｘに間隔を空けて配置され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチゲート構造３０は、平面視において第２方向Ｙに延びるストライプ状に形成されている。トレンチ分離構造２０は、断面視において第２領域７を貫通している。
　複数のトレンチゲート構造３０は、平面視において第１方向Ｘにパッド領域１０ｂに対向する少なくとも１つ（この形態では複数）のトレンチゲート構造３０を含む。複数のトレンチゲート構造３０は、平面視において第２方向Ｙにパッド領域１０ｂに対向する少なくとも１つ（この形態では複数）のトレンチゲート構造３０を含む。第２方向Ｙにパッド領域１０ｂに対向するトレンチゲート構造３０は、第１方向Ｘにパッド領域１０ｂに対向するトレンチゲート構造３０よりも短い。
　複数のトレンチゲート構造３０は、第２方向Ｙに関して、一方側の第１端部３０ａおよび他方側の第２端部３０ｂをそれぞれ有している。複数のトレンチゲート構造３０の両端部３０ａ、３０ｂは、この形態では、第１方向Ｘに延びる一対のトレンチ分離構造２０（第１トレンチ分離構造２０Ａおよび第２トレンチ分離構造２０Ｂ）にそれぞれ接続されている。
　複数のトレンチゲート構造３０の間隔は、空乏層がトレンチ分離構造２０の底壁および複数のトレンチゲート構造３０の底壁を被覆する範囲に設定されることが好ましい。複数のトレンチゲート構造３０は、０．１μｍ以上２μｍ以下（好ましくは０．５μｍ以上１．５μｍ以下）の間隔で配列されていてもよい。複数のトレンチゲート構造３０は、第１方向Ｘにほぼ等間隔に配列されていることが好ましい。
　複数のトレンチゲート構造３０は、第１方向Ｘに関して０．１μｍ以上３μｍ以下（好ましくは、０．５μｍ以上２μｍ以下）の幅をそれぞれ有していてもよい。複数のトレンチゲート構造３０の幅は、トレンチ分離構造２０の幅とほぼ等しいことが好ましい。複数のトレンチゲート構造３０は、１μｍ以上１０μｍ以下（好ましくは１μｍ以上５μｍ以下）の深さを有していてもよい。複数のトレンチゲート構造３０の深さは、トレンチ分離構造２０の深さとほぼ等しいことが好ましい。
　以下、１つのトレンチゲート構造３０の内部構造が説明される。トレンチゲート構造３０は、ゲートトレンチ３１、ゲート絶縁膜３２およびゲート電極３３を含む。ゲートトレンチ３１は、第１主面３に形成され、トレンチゲート構造３０の壁面（側壁および底壁）を区画している。ゲートトレンチ３１は、第２領域７を貫通し、第１領域６の底部から第１主面３側に間隔を空けている。ゲートトレンチ３１は、分離トレンチ２１とほぼ等しい幅および深さを有している。ゲートトレンチ３１は、第２方向Ｙに関してトレンチ分離構造２０（分離トレンチ２１）に連通した両端部３０ａ、３０ｂを有している。
　ゲート絶縁膜３２は、ゲートトレンチ３１の開口側壁面および底側壁面を被覆している。開口側壁面は、第２領域７の底部に対してゲートトレンチ３１の開口側に位置する壁面である。底側壁面は、第２領域７の底部に対してゲートトレンチ３１の底壁側に位置する壁面である。ゲート絶縁膜３２は、分離トレンチ２１およびゲートトレンチ３１の連通部において分離絶縁膜２２に接続されている。ゲート絶縁膜３２は、この形態では、下絶縁膜３４、および、下絶縁膜３４とは異なる厚さの上絶縁膜３５を含む。
　下絶縁膜３４は、ゲートトレンチ３１の底側壁面を被覆している。下絶縁膜３４は、ゲートトレンチ３１の壁面から露出する第１領域６に接している。下絶縁膜３４は、第２方向Ｙに関してゲートトレンチ３１の両端部３０ａ、３０ｂにおいてゲートトレンチ３１の開口側壁面および底側壁面を被覆し、トレンチ分離構造２０の分離絶縁膜２２に接続されている。下絶縁膜３４は、分離絶縁膜２２と同様、比較的厚いフィールド絶縁膜として形成されている。下絶縁膜３４は、酸化シリコン膜を含んでいてもよい。
　上絶縁膜３５は、ゲートトレンチ３１の開口側壁面を被覆している。上絶縁膜３５は、第１領域６を被覆する部分、および、第２領域７を被覆する部分を有している。第２領域７に対する上絶縁膜３５の被覆面積は、第１領域６に対する上絶縁膜３５の被覆面積よりも大きい。上絶縁膜３５は、下絶縁膜３４よりも薄いゲート絶縁膜として形成されている。上絶縁膜３５は、酸化シリコン膜を含んでいてもよい。
　ゲート電極３３は、ゲート絶縁膜３２を挟んでゲートトレンチ３１に埋設されている。ゲート電極３３は、具体的には、下電極３６、上電極３７および中間絶縁膜３８を含むマルチ電極構造を有している。下電極３６は、ゲート絶縁膜３２（具体的には下絶縁膜３４）を挟んでゲートトレンチ３１の底壁側に埋設されている。下電極３６は、下絶縁膜３４を挟んで第１領域６に対向している。下電極３６は、平面視において第２方向Ｙに延びる帯状に形成され、断面視において法線方向Ｚに延びる柱状に形成されている。
　下電極３６は、分離トレンチ２１およびゲートトレンチ３１の連通部において分離電極２３に接続されている。これにより、下電極３６は、ソース電位が印加されるフィールド電極として形成されている。分離電極２３および下電極３６の接続部は、下電極３６の一部とみなされてもよいし、分離電極２３の一部とみなされてもよい。下電極３６は、導電性ポリシリコンを含んでいてもよい。
　下電極３６は、ゲートトレンチ３１の底壁側から開口側に引き出された複数の引き出し部３９を含む。複数の引き出し部３９は、一方側（第１側面５Ａ側）の引き出し部３９、および、一方側の引き出し部３９から第２方向Ｙに離間した他方側（第２側面５Ｂ側）の引き出し部３９を含む。複数の引き出し部３９は、この形態では、ゲートトレンチ３１の両端部３０ａ、３０ｂにそれぞれ形成され、下絶縁膜３４を挟んでゲートトレンチ３１の開口側に引き出されている。
　複数の引き出し部３９は、平面視において第２方向Ｙに延び、分離トレンチ２１およびゲートトレンチ３１の連通部において分離電極２３に接続されている。複数の引き出し部３９は、ゲートトレンチ３１の開口側においてゲートトレンチ３１の壁面とリセスを区画している。リセスは、平面視において第２方向Ｙに延びる帯状に区画されている。
　上電極３７は、ゲート絶縁膜３２（具体的には上絶縁膜３５）を挟んでゲートトレンチ３１内の開口側に埋設されている。上電極３７は、具体的には、ゲートトレンチ３１の開口側において複数の引き出し部３９の間のリセスに埋設されている。上電極３７は、上絶縁膜３５を挟んで第１領域６および第２領域７に対向している。上電極３７は、平面視において第２方向Ｙに延びる帯状に形成されている。上電極３７は、法線方向Ｚに関して下電極３６の厚さ未満の厚さを有している。上電極３７は、第１主面３に対してゲートトレンチ３１の底壁側に位置する上端部を有している。上電極３７は、導電性ポリシリコンを含んでいてもよい。上電極３７には、ゲート電位が印加される。
　中間絶縁膜３８は、ゲートトレンチ３１内において下電極３６および上電極３７の間に介在され、下電極３６および上電極３７を電気的に絶縁させている。中間絶縁膜３８は、ゲートトレンチ３１内においてゲート絶縁膜３２（下絶縁膜３４および上絶縁膜３５）に連なっている。中間絶縁膜３８は、上絶縁膜３５よりも厚いことが好ましい。中間絶縁膜３８は、酸化シリコン膜を含んでいてもよい。このように、トレンチゲート構造３０は、トレンチ分離構造２０とは異なる内部構造を有している。
　半導体装置１Ａは、デバイス領域９において第１主面３に形成された少なくとも１つ（この形態では３つ）のダミートレンチ構造４０を含む。３つのダミートレンチ構造４０は、第１ダミートレンチ構造４０Ａ、第２ダミートレンチ構造４０Ｂおよび第３ダミートレンチ構造４０Ｃを含む。第１～第３ダミートレンチ構造４０Ａ～４０Ｃは、デバイス領域９の周縁部においてトレンチ分離構造２０およびトレンチゲート構造３０の間の領域にそれぞれ介在されている。
　第１ダミートレンチ構造４０Ａは、第１方向Ｘの一方側（第３側面５Ｃ側）および第２方向Ｙの一方側（第１側面５Ａ側）において、第３トレンチ分離構造２０Ｃおよびトレンチゲート構造３０の間の領域に配置されている。第１ダミートレンチ構造４０Ａは、トレンチ分離構造２０を挟んで第２方向Ｙにパッド領域１０ｂに対向している。
　第２ダミートレンチ構造４０Ｂは、第１方向Ｘの一方側（第３側面５Ｃ側）および第２方向Ｙの他方側（第２側面５Ｂ側）において、第３トレンチ分離構造２０Ｃおよびトレンチゲート構造３０の間の領域に配置されている。第２ダミートレンチ構造４０Ｂは、第２方向Ｙにトレンチ分離構造２０を挟んでパッド領域１０ｂに対向している。また、第２ダミートレンチ構造４０Ｂは、第２方向Ｙにパッド領域１０ｂを挟んで第１ダミートレンチ構造４０Ａに対向している。
　第３ダミートレンチ構造４０Ｃは、第１方向Ｘの他方側（第４側面５Ｄ側）において、第４トレンチ分離構造２０Ｄおよびトレンチゲート構造３０の間の領域に配置されている。第３ダミートレンチ構造４０Ｃは、第１方向Ｘに複数のトレンチゲート構造３０を挟んでパッド領域１０ｂに対向している。また、第３ダミートレンチ構造４０Ｃは、第１方向Ｘに複数のトレンチゲート構造３０を挟んで第１～第２ダミートレンチ構造４０Ａ～４０Ｂに対向している。第３ダミートレンチ構造４０Ｃは、第１～第２ダミートレンチ構造４０Ａ～４０Ｂよりも長い。
　複数のダミートレンチ構造４０は、トレンチ分離構造２０およびトレンチゲート構造３０から第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる帯状に形成されている。各ダミートレンチ構造４０の全域は、第１方向Ｘにトレンチ分離構造２０およびトレンチゲート構造３０に対向している。複数のダミートレンチ構造４０は、断面視において第２領域７を貫通している。
　複数のダミートレンチ構造４０は、第２方向Ｙに関して、一方側の第１端部４０ａおよび他方側の第２端部４０ｂをそれぞれ有している。複数のダミートレンチ構造４０の両端部４０ａ、４０ｂは、この形態では、第１方向Ｘに延びる一対のトレンチ分離構造２０（第１トレンチ分離構造２０Ａおよび第２トレンチ分離構造２０Ｂ）にそれぞれ接続されている。
　複数のダミートレンチ構造４０は、この形態では、トレンチ分離構造２０に電気的に接続され、複数のトレンチゲート構造３０から電気的に切り離されている。複数のダミートレンチ構造４０は、具体的には、トレンチ分離構造２０の分離電極２３に電気的に接続され、複数のトレンチゲート構造３０の上電極３７から電気的に切り離されている。したがって、複数のダミートレンチ構造４０は、トレンチゲート構造３０としては機能しない。
　各ダミートレンチ構造４０は、近接するトレンチ分離構造２０から第１間隔を空けて形成され、近接するトレンチゲート構造３０から第２間隔を空けて形成されている。第１間隔および第２間隔は、空乏層がトレンチ分離構造２０の底壁、複数のトレンチゲート構造３０の底壁および複数のダミートレンチ構造４０の底壁を被覆する範囲に設定されることが好ましい。第１間隔および第２間隔は、０．１μｍ以上２μｍ以下（好ましくは０．５μｍ以上１．５μｍ以下）であってもよい。第１間隔および第２間隔は、複数のトレンチゲート構造３０の間隔とほぼ等しいことが好ましい。第２間隔は、第１間隔とほぼ等しいことが好ましい。
　各ダミートレンチ構造４０は、第１方向Ｘに関して０．１μｍ以上３μｍ以下（好ましくは、０．５μｍ以上２μｍ以下）の幅を有していてもよい。各ダミートレンチ構造４０の幅は、トレンチ分離構造２０（トレンチゲート構造３０）の幅とほぼ等しいことが好ましい。各ダミートレンチ構造４０は、１μｍ以上１０μｍ以下（好ましくは１μｍ以上５μｍ以下）の深さを有していてもよい。各ダミートレンチ構造４０の深さは、トレンチ分離構造２０（トレンチゲート構造３０）の深さとほぼ等しいことが好ましい。
　複数のダミートレンチ構造４０は、トレンチ分離構造２０とは異なる内部構造をそれぞれ有している。複数のダミートレンチ構造４０は、トレンチゲート構造３０とは異なる内部構造をそれぞれ有している。以下、１つのダミートレンチ構造４０の内部構造が説明される。ダミートレンチ構造４０は、ダミートレンチ４１、ダミー絶縁膜４２、ダミー電極４３および埋設絶縁体４４を含むシングル電極構造を有している。埋設絶縁体４４は、「フィールド絶縁体」と称されてもよい。
　ダミートレンチ４１は、第１主面３に形成され、ダミートレンチ構造４０の壁面（側壁および底壁）を区画している。ダミートレンチ４１は、第２領域７を貫通し、第１領域６の底部から第１主面３側に間隔を空けている。ダミートレンチ４１は、分離トレンチ２１とほぼ等しい幅および深さを有している。ダミートレンチ４１は、第２方向Ｙに関してトレンチ分離構造２０（分離トレンチ２１）に連通した両端部４０ａ、４０ｂを有している。
　ダミー絶縁膜４２は、ダミートレンチ４１の底側壁面を被覆している。底側壁面は、第２領域７の底部に対してダミートレンチ４１の底壁側に位置する壁面である。ダミー絶縁膜４２は、ダミートレンチ４１の壁面から露出する第１領域６に接している。ダミー絶縁膜４２は、第２方向Ｙに関してダミートレンチ４１の両端部４０ａ、４０ｂにおいてダミートレンチ４１の開口側壁面および底側壁面を被覆し、トレンチ分離構造２０の分離絶縁膜２２に接続されている。ダミー絶縁膜４２は、トレンチゲート構造３０の上絶縁膜３５よりも厚い。ダミー絶縁膜４２は、分離絶縁膜２２（下絶縁膜３４）と同様、比較的厚いフィールド絶縁膜として形成されている。ダミー絶縁膜４２は、酸化シリコン膜を含んでいてもよい。
　ダミー電極４３は、ダミー絶縁膜４２を挟んでダミートレンチ４１の底壁側に埋設されている。ダミー電極４３は、ダミー絶縁膜４２を挟んで第１領域６に対向している。ダミー電極４３は、平面視において第２方向Ｙに延びる帯状に形成され、断面視において法線方向Ｚに延びる柱状に形成されている。ダミー電極４３は、第１方向Ｘにトレンチ分離構造２０の分離電極２３およびトレンチゲート構造３０の下電極３６に対向している。ダミー電極４３は、第１方向Ｘにトレンチゲート構造３０の上電極３７に対向していないことが好ましい。
　ダミー電極４３は、分離トレンチ２１およびダミートレンチ４１の連通部において分離電極２３に接続されている。ダミー電極４３は、トレンチゲート構造３０の中間絶縁膜３８によって上電極３７から電気的に絶縁されている。これにより、ダミー電極４３は、ソース電位が印加されるフィールド電極として形成されている。分離電極２３およびダミー電極４３の接続部は、ダミー電極４３の一部とみなされてもよいし、分離電極２３の一部とみなされてもよい。ダミー電極４３は、導電性ポリシリコンを含んでいてもよい。
　ダミー電極４３は、ダミートレンチ４１の底壁側から開口側に引き出された複数のダミー引き出し部４５を含む。複数のダミー引き出し部４５は、一方側（第１側面５Ａ側）のダミー引き出し部４５、および、一方側のダミー引き出し部４５から第２方向Ｙに離間した他方側（第２側面５Ｂ側）のダミー引き出し部４５を含む。複数のダミー引き出し部４５は、この形態では、ダミートレンチ４１の両端部４０ａ、４０ｂにそれぞれ形成され、ダミー絶縁膜４２を挟んでダミートレンチ４１の開口側に引き出されている。
　複数のダミー引き出し部４５は、平面視において第２方向Ｙに延び、分離トレンチ２１およびダミートレンチ４１の連通部において分離電極２３に接続されている。複数のダミー引き出し部４５は、第１方向Ｘにトレンチ分離構造２０の分離電極２３およびトレンチゲート構造３０の複数の引き出し部３９に対向している。複数のダミー引き出し部４５は、ダミートレンチ４１の開口側においてダミートレンチ４１の壁面とリセスを区画している。リセスは、平面視において第２方向Ｙに延びる帯状に区画されている。
　埋設絶縁体４４は、ダミートレンチ４１内の開口側に埋設され、ダミートレンチ４１内においてダミー電極４３を封止している。埋設絶縁体４４は、具体的には、ダミートレンチ４１内においてダミートレンチ４１の側壁およびダミー電極４３（複数のダミー引き出し部４５）によって区画されたリセスに埋設されている。埋設絶縁体４４は、上絶縁膜３５を挟んで第１領域６および第２領域７に対向している。
　埋設絶縁体４４は、リセス内においてダミー電極４３の全域を被覆していることが好ましい。埋設絶縁体４４は、第１方向Ｘにトレンチ分離構造２０の分離電極２３およびトレンチゲート構造３０の上電極３７に対向している。埋設絶縁体４４は、第１方向Ｘにトレンチゲート構造３０の下電極３６に対向していないことが好ましい。埋設絶縁体４４は、酸化シリコンを含んでいてもよい。埋設絶縁体４４は、分離絶縁膜２２（下絶縁膜３４）よりも厚い。
　このように、ダミートレンチ構造４０は、ダミートレンチ４１内においてダミー電極４３を被覆する埋設絶縁体４４を含む点においてトレンチ分離構造２０とは異なる内部構造を有している。また、ダミートレンチ構造４０は、ダミートレンチ４１内において埋設絶縁体４４を挟んでダミー電極４３に対向する電極を含まない点においてトレンチゲート構造３０とは異なる内部構造を有している。ダミートレンチ構造４０は、互いに異なる内部構造を有するトレンチ分離構造２０およびトレンチゲート構造３０の間に生じる応力を緩和し、当該応力に起因する電気的特性の変動を抑制する。
　半導体装置１Ａは、デバイス領域９に区画された複数のメサ部５０を含む。複数のメサ部５０は、トレンチ分離構造２０、複数のトレンチゲート構造３０および複数のダミートレンチ構造４０によってそれぞれ区画されている。複数のメサ部５０は、チップ２の一部からそれぞれなり、第１領域６および第２領域７をそれぞれ含む。複数のメサ部５０は、第１方向Ｘに間隔を空けて区画され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のメサ部５０は、第２方向Ｙに延びるストライプ状に形成されている。また、複数のメサ部５０は、第２方向Ｙに沿って帯状に延びる第１領域６および第２領域７をそれぞれ含む。
　複数のメサ部５０は、複数の第１メサ部５０Ａ、複数の第２メサ部５０Ｂおよび複数の第３メサ部５０Ｃを含む。各第１メサ部５０Ａは、第１方向Ｘに隣り合う一対のトレンチゲート構造３０の間の領域に区画されている。各第１メサ部５０Ａは、具体的には、第１方向Ｘに延びる一対のトレンチ分離構造２０の間の領域において、第１方向Ｘに隣り合う一対のトレンチゲート構造３０によって区画されている。つまり、各第１メサ部５０Ａは、一対のトレンチ分離構造２０および一対のトレンチゲート構造３０を一体的に含む環状トレンチ構造によって区画されている。
　各第２メサ部５０Ｂは、第１方向Ｘに隣り合うトレンチゲート構造３０およびダミートレンチ構造４０の間の領域に区画されている。各第２メサ部５０Ｂは、具体的には、第１方向Ｘに延びる一対のトレンチ分離構造２０の間の領域において、第１方向Ｘに隣り合うトレンチゲート構造３０およびダミートレンチ構造４０によって区画されている。つまり、各第２メサ部５０Ｂは、一対のトレンチ分離構造２０、トレンチゲート構造３０およびダミートレンチ構造４０を一体的に含む環状トレンチ構造によって区画されている。
　各第３メサ部５０Ｃは、第１方向Ｘに隣り合うトレンチ分離構造２０およびダミートレンチ構造４０の間の領域に区画されている。各第３メサ部５０Ｃは、具体的には、第１方向Ｘに延びる一対のトレンチ分離構造２０の間の領域において、第１方向Ｘに隣り合うトレンチ分離構造２０およびダミートレンチ構造４０によって区画されている。つまり、各第３メサ部５０Ｃは、一対のトレンチ分離構造２０、トレンチ分離構造２０およびダミートレンチ構造４０を一体的に含む環状トレンチ構造によって区画されている。
　半導体装置１Ａは、デバイス領域９に形成された少なくとも１つ（この形態では複数）の内側ダイオードＤ１を含む。複数の内側ダイオードＤ１は、デバイス領域９に位置する第１領域６および第２領域７（第１ボディ領域７Ａ）を有している。複数の内側ダイオードＤ１は、具体的には、複数の第１メサ部５０Ａおよび複数の第２メサ部５０Ｂ内にそれぞれ形成され、ｐｎ接合部を形成する第１領域６および第２領域７をそれぞれ含む。つまり、複数の内側ダイオードＤ１は、カソードとしての第１領域６、および、アノードとしての第２領域７をそれぞれ含む。
　複数の内側ダイオードＤ１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。内側ダイオードＤ１のカソード（第１領域６）は、第３領域８に電気的に接続されている。内側ダイオードＤ１のアノード（第２領域７）は、トレンチ分離構造２０の分離電極２３、トレンチゲート構造３０の下電極３６およびダミートレンチ構造４０のダミー電極４３に電気的に接続されている。つまり、内側ダイオードＤ１は、ソース・ドレイン間に電気的に接続され、ＭＩＳＦＥＴのボディダイオードとして機能する。
　半導体装置１Ａは、外領域１０に位置する少なくとも１つ（この形態では１つ）の外側ダイオードＤ２を含む。半導体装置１Ａは、この形態では、外領域１０において外側ダイオードＤ２を貫通するトレンチゲート構造３０を含まない。つまり、外領域１０には、外側ダイオードＤ２のみが形成されている。外側ダイオードＤ２は、外領域１０に位置する第１領域６および第２領域７（第２ボディ領域７Ｂ）を有している。外側ダイオードＤ２は、具体的には、外領域１０内でｐｎ接合部を形成する第１領域６および第２領域７を含む。つまり、複数の外側ダイオードＤ２は、カソードとしての第１領域６、および、アノードとしての第２領域７を含む。
　外側ダイオードＤ２は、第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出していてもよい。外側ダイオードＤ２は、この形態では、第１主面３の周縁およびトレンチ分離構造２０の間の領域の全域に形成され、第１～第４側面５Ａ～５Ｄの全てから露出している。つまり、外側ダイオードＤ２は、平面視において外領域１０（環状領域１０ａおよびパッド領域１０ｂ）の全域に形成され、デバイス領域９を取り囲んでいる。
　外側ダイオードＤ２は、トレンチ分離構造２０によって複数のトレンチゲート構造３０、複数のダミートレンチ構造４０、および、複数の内側ダイオードＤ１から電気的に切り離されている。外側ダイオードＤ２は、具体的には、トレンチ分離構造２０の分離電極２３、トレンチゲート構造３０の下電極３６および上電極３７、ならびに、ダミートレンチ構造４０のダミー電極４３から電気的に切り離されている。
　この形態では、外側ダイオードＤ２のカソードが第１領域６を介して内側ダイオードＤ１のカソードに電気的に接続され、外側ダイオードＤ２のアノードが電気的に開放されている。したがって、外側ダイオードＤ２は、ソース・ドレイン間において電気的に浮遊状態に形成された浮遊ダイオードからなり、ＭＩＳＦＥＴのボディダイオードとして機能しない。
　半導体装置１Ａは、デバイス領域９において内側ダイオードＤ１とは異なる領域（デバイス領域９の周縁部）に形成された少なくとも１つ（この形態では３つ）の中間ダイオードＤ３を含む。複数の中間ダイオードＤ３は、具体的には、複数の第３メサ部５０Ｃ内にそれぞれ形成され、ｐｎ接合部を形成する第１領域６および第２領域７（第１ボディ領域７Ａ）をそれぞれ含む。つまり、複数の中間ダイオードＤ３は、カソードとしての第１領域６、および、アノードとしての第２領域７をそれぞれ含む。
　複数の中間ダイオードＤ３は、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の中間ダイオードＤ３は、対応するダミートレンチ構造４０を挟んで内側ダイオードＤ１にそれぞれ対向し、トレンチ分離構造２０を挟んで外側ダイオードＤ２にそれぞれ対向している。複数の中間ダイオードＤ３は、平面視において第１方向Ｘの両サイドから複数の内側ダイオードＤ１を挟み込んでいる。
　複数の中間ダイオードＤ３は、トレンチ分離構造２０および複数のダミートレンチ構造４０によって複数のトレンチゲート構造３０、複数の内側ダイオードＤ１および外側ダイオードＤ２から電気的に切り離されている。複数の中間ダイオードＤ３は、具体的には、トレンチ分離構造２０の分離電極２３、トレンチゲート構造３０の下電極３６および上電極３７、ならびに、ダミートレンチ構造４０のダミー電極４３から電気的に切り離されている。
　この形態では、中間ダイオードＤ３のカソードが第１領域６を介して内側ダイオードＤ１のカソードおよび外側ダイオードＤ２のカソードに電気的に接続され、中間ダイオードＤ３のアノードが電気的に開放されている。したがって、複数の中間ダイオードＤ３は、外側ダイオードＤ２と同様、ソース・ドレイン間において電気的に浮遊状態に形成された浮遊ダイオードからそれぞれなり、ＭＩＳＦＥＴのボディダイオードとして機能しない。
　半導体装置１Ａは、デバイス領域９において複数のトレンチゲート構造３０に接するように第２領域７の表層部に形成された複数のソース領域６０（不純物領域）を含む。複数のソース領域６０は、第１領域６よりも高いｎ型不純物濃度をそれぞれ有し、第２領域７の底部から第１主面３側に間隔を空けてそれぞれ形成されている。
　複数のソース領域６０は、具体的には、隣り合う複数のトレンチゲート構造３０の間の領域にそれぞれ形成されている。複数のソース領域６０は、この形態では、隣り合うトレンチゲート構造３０およびダミートレンチ構造４０の間の領域には形成されていない。また、複数のソース領域６０は、この形態では、トレンチ分離構造２０およびダミートレンチ構造４０の間の領域には形成されていない。つまり、複数のソース領域６０は、複数の第１メサ部５０Ａのみに形成され、第２～第３メサ部５０Ｂ～５０Ｃには形成されていない。また、ソース領域６０は、この形態では、複数の第１メサ部５０Ａのうちの第２メサ部５０Ｂに隣り合う最外の第１メサ部５０Ａには形成されていない。
　複数のソース領域６０は、トレンチ分離構造２０から間隔を空けて形成されている。複数のソース領域６０は、具体的には、第１方向Ｘに延びる一対のトレンチ分離構造２０から第２方向Ｙに間隔を空けてそれぞれ形成されている。つまり、複数のソース領域６０は、第１方向Ｘに複数のトレンチゲート構造３０に接続され、第２方向Ｙに複数のトレンチ分離構造２０に接続されていない。
　複数のソース領域６０は、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のソース領域６０は、対応するトレンチゲート構造３０に関して、ゲート絶縁膜３２を挟んでゲート電極３３にそれぞれ対向している。複数のソース領域６０は、具体的には、上絶縁膜３５を挟んで上電極３７に対向し、下電極３６には対向していない。複数のソース領域６０は、平面視においてトレンチゲート構造３０の複数の引き出し部３９よりも内方側にそれぞれ形成されている。
　複数のソース領域６０は、具体的には、平面視において複数の引き出し部３９の間の領域にそれぞれ形成され、第１方向Ｘに複数の引き出し部３９に対向していない。複数のソース領域６０の全域は、隣接する１つまたは複数のトレンチゲート構造３０の上電極３７に対向している。複数のソース領域６０は、第２領域７内において第１領域６とＭＩＳＦＥＴのチャネルをそれぞれ形成する。つまり、複数のチャネルは、複数の第１メサ部５０Ａ（この形態では最外の第１メサ部５０Ａを除く）に形成され、第２～第３メサ部５０Ｂ～５０Ｃには形成されない。複数のチャネルは、複数のトレンチゲート構造３０によってそれぞれ制御される。
　半導体装置１Ａは、複数のソース領域６０を貫通するように第１主面３にそれぞれ形成された複数のコンタクト孔６１を含む。複数のコンタクト孔６１は、具体的には、複数のトレンチゲート構造３０から間隔を空けて隣り合う複数のトレンチゲート構造３０の間の領域に形成されている。また、複数のコンタクト孔６１は、トレンチゲート構造３０およびダミートレンチ構造４０から間隔を空けて隣り合うトレンチゲート構造３０およびダミートレンチ構造４０の間の領域に形成されている。複数のコンタクト孔６１は、隣り合うトレンチ分離構造２０およびダミートレンチ構造４０の間の領域には形成されていない。つまり、複数のコンタクト孔６１は、第１～第２メサ部５０Ａ～５０Ｂ（最外の第１メサ部５０Ａを含む）に形成され、第３メサ部５０Ｃには形成されていない。
　複数のコンタクト孔６１は、第１方向Ｘに複数のトレンチゲート構造３０および複数のダミートレンチ構造４０から間隔を空けて形成され、第２方向Ｙに複数のトレンチ分離構造２０から間隔を空けて形成されている。複数のコンタクト孔６１は、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のコンタクト孔６１は、平面視において第２方向Ｙに対応するソース領域６０の端部を横切っていてもよい。複数のコンタクト孔６１は、平面視においてトレンチゲート構造３０の複数の引き出し部３９よりも内方側にそれぞれ形成されている。
　複数のコンタクト孔６１は、具体的には、平面視において複数の引き出し部３９の間の領域にそれぞれ形成され、第１方向Ｘに複数の引き出し部３９に対向していない。複数のコンタクト孔６１の全域は、平面視において第１方向Ｘに複数のトレンチゲート構造３０の上電極３７に対向している。
　半導体装置１Ａは、第２領域７の表層部において複数のコンタクト孔６１に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域６２を含む。複数のコンタクト領域６２は、第２領域７よりも高いｐ型不純物濃度をそれぞれ有し、第２領域７の底部から間隔を空けて対応するコンタクト孔６１の底壁をそれぞれ被覆している。複数のコンタクト領域６２は、平面視において対応するコンタクト孔６１の底壁に沿って延びる帯状に形成されていてもよい。複数のコンタクト領域６２は、第１方向Ｘに複数のトレンチゲート構造３０から間隔を空けて形成され、第２方向Ｙに複数のトレンチ分離構造２０から間隔を空けて形成されている。複数のコンタクト領域６２は、対応するコンタクト孔６１の側壁を被覆していてもよい。
　半導体装置１Ａは、第１主面３の上においてトレンチ分離構造２０の周囲を被覆するフィールド絶縁膜７０を含む。フィールド絶縁膜７０は、この形態では、酸化シリコン膜を含む。フィールド絶縁膜７０は、具体的には、デバイス領域９においてトレンチ分離構造２０の内壁に沿って形成され、外領域１０においてトレンチ分離構造２０の外壁に沿って形成されている。
　フィールド絶縁膜７０は、デバイス領域９においてトレンチ分離構造２０およびダミートレンチ構造４０の間の領域（つまり第３メサ部５０Ｃを含む領域）を被覆し、複数のトレンチゲート構造３０および複数のダミートレンチ構造４０を露出させている。つまり、フィールド絶縁膜７０は、内側ダイオードＤ１および中間ダイオードＤ３を露出させている。フィールド絶縁膜７０は、分離電極２３を露出させるように分離トレンチ２１の内壁側から露出する分離絶縁膜２２に連なっている。
　フィールド絶縁膜７０は、外領域１０において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）およびトレンチ分離構造２０の間の領域を被覆している。つまり、フィールド絶縁膜７０は、外側ダイオードＤ２を被覆している。フィールド絶縁膜７０は、この形態では、外領域１０の全域を被覆し、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なっている。つまり、フィールド絶縁膜７０は、この形態では、外側ダイオードＤ２の全域を被覆している。
　フィールド絶縁膜７０は、分離電極２３を露出させるように分離トレンチ２１の外壁側から露出する分離絶縁膜２２に連なっている。むろん、フィールド絶縁膜７０は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて第１主面３の周縁部を被覆していてもよい。つまり、フィールド絶縁膜７０は、外側ダイオードＤ２を部分的に被覆していてもよい。
　半導体装置１Ａは、第１主面３を選択的に被覆する主面絶縁膜７１を含む。主面絶縁膜７１は、フィールド絶縁膜７０よりも薄い絶縁膜であり、第１主面３の上においてフィールド絶縁膜７０外の領域を被覆している。主面絶縁膜７１は、この形態では、酸化シリコン膜を含む。主面絶縁膜７１は、具体的には、第１主面３において複数のトレンチゲート構造３０、複数のダミートレンチ構造４０およびフィールド絶縁膜７０外の領域を被覆し、上絶縁膜３５、ダミー絶縁膜４２およびフィールド絶縁膜７０に連なっている。
　つまり、主面絶縁膜７１は、複数のメサ部５０（第１～第３メサ部５０Ａ～５０Ｃ）を被覆している。また、主面絶縁膜７１は、複数の内側ダイオードＤ１および複数の中間ダイオードＤ３を被覆している。主面絶縁膜７１は、分離絶縁膜２２（下絶縁膜３４）よりも薄い。主面絶縁膜７１の厚さは、上絶縁膜３５の厚さとほぼ等しくてもよい。
　フィールド絶縁膜７０が第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて形成されている場合、主面絶縁膜７１は第１主面３の周縁部においてフィールド絶縁膜７０から露出した部分を被覆していてもよい。この場合、外側ダイオードＤ２は、フィールド絶縁膜７０および主面絶縁膜７１に被覆される。主面絶縁膜７１は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なっていてもよい。
　半導体装置１Ａは、第１主面３を被覆する層間絶縁膜７２を含む。層間絶縁膜７２は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。層間絶縁膜７２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜７２は、複数のトレンチ分離構造２０、複数のトレンチゲート構造３０、複数のダミートレンチ構造４０、フィールド絶縁膜７０および主面絶縁膜７１を被覆している。層間絶縁膜７２は、この形態では、第１主面３の全域を被覆し、第１～第４側面５Ａ～５Ｄに連なっている。
　半導体装置１Ａは、層間絶縁膜７２に埋設された複数のビア電極８０を含む。複数のビア電極８０は、複数のゲートビア電極８１、複数の第１ソースビア電極８２および複数の第２ソースビア電極８３を含む。
　複数のゲートビア電極８１は、層間絶縁膜７２を貫通し、対応するトレンチゲート構造３０の両端部３０ａ、３０ｂ側において対応する上電極３７にそれぞれ電気的に接続されている。複数のゲートビア電極８１は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて配列され、第１方向Ｘおよび第２方向Ｙに対向している。上電極３７に対する複数のゲートビア電極８１の接続位置は任意である。複数のゲートビア電極８１は、必ずしも平面視において第１方向Ｘに延びる同一ライン上に配列されている必要はなく、第２方向Ｙに互いにずれて配列されていてもよい。
　複数の第１ソースビア電極８２は、層間絶縁膜７２を貫通し、複数のコンタクト孔６１内にそれぞれ埋設されている。複数の第１ソースビア電極８２は、複数のコンタクト孔６１内において第２領域７、複数のソース領域６０および複数のコンタクト領域６２に電気的に接続されている。
　複数の第２ソースビア電極８３は、層間絶縁膜７２を貫通し、トレンチ分離構造２０の分離電極２３（トレンチゲート構造３０の引き出し部３９）に電気的に接続されている。つまり、複数の第２ソースビア電極８３は、分離電極２３を介して複数のトレンチゲート構造３０の下電極３６に電気的に接続されている。複数の第２ソースビア電極８３は、平面視において分離電極２３に沿って間隔を空けてドット状に配列されている。むろん、複数のビア電極８０は、平面視において分離電極２３に沿って帯状に延びる１つまたは複数の第２ソースビア電極８３を含んでいてもよい。
　半導体装置１Ａは、複数のゲートビア電極８１の上に配置され、ゲート電位を伝達するゲート配線電極９０を含む。ゲート配線電極９０は、具体的には、層間絶縁膜７２の上に配置されている。ゲート配線電極９０は、ゲートパッド電極９１およびゲートフィンガー電極９２を含む。ゲートパッド電極９１は、導電接続部材（たとえばボンディングワイヤや導電板等）に外部接続される端子電極である。ゲートパッド電極９１には、ゲート電位が付与される。
　ゲートパッド電極９１は、平面視において第３側面５Ｃの中央部に沿う部分の上に四角形状に形成されている。ゲートパッド電極９１は、具体的には、平面視において外領域１０のパッド領域１０ｂに重なっている。つまり、ゲートパッド電極９１は、平面視において外側ダイオードＤ２に重なっている。ゲートパッド電極９１は、平面視においてトレンチ分離構造２０からパッド領域１０ｂ側に間隔を空けて配置されていることが好ましい。ゲートパッド電極９１は、平面視においてトレンチ分離構造２０、トレンチゲート構造３０およびダミートレンチ構造４０に重なっていないことが好ましい。ゲートパッド電極９１の全域は、平面視において外側ダイオードＤ２に重なっていることが好ましい。
　ゲートフィンガー電極９２は、ゲートパッド電極９１から層間絶縁膜７２の上に引き出されている。ゲートフィンガー電極９２は、平面視において複数のトレンチゲート構造３０に交差（具体的には直交）するようにデバイス領域９の周縁に沿って帯状に延びている。ゲートフィンガー電極９２は、平面視において第１～第４側面５Ａ～５Ｄ（第１～第４トレンチ分離構造２０Ａ～Ｄ）のうちの少なくとも２つに沿って延びていればよい。ゲートフィンガー電極９２は、この形態では、平面視において第１側面５Ａ（第１トレンチ分離構造２０Ａ）、第２側面５Ｂ（第２トレンチ分離構造２０Ｂ）および第３側面５Ｃ（第３トレンチ分離構造２０Ｃ）に沿って延び、複数のトレンチゲート構造３０の両端部３０ａ、３０ｂに交差（具体的には直交）している。
　ゲートフィンガー電極９２は、平面視において複数の内側ダイオードＤ１の一部に重なっている。ゲートフィンガー電極９２は、平面視において複数のダミートレンチ構造４０に重なっていてもよい。この場合、ゲートフィンガー電極９２は、平面視において複数の中間ダイオードＤ３の一部に重なっていてもよい。ゲートフィンガー電極９２は、複数のゲートビア電極８１に接続されている。ゲートフィンガー電極９２は、ゲートパッド電極９１に印加されたゲート電位を複数のゲートビア電極８１に付与する。
　半導体装置１Ａは、複数の第１～第２ソースビア電極８２～８３の上に配置され、ソース電位を伝達するソース配線電極９３を含む。ソース配線電極９３は、ゲート配線電極９０から間隔を空けてゲート配線電極９０と同一レイヤ（つまり層間絶縁膜７２の上）に配置され、第１主面３に沿う横方向にゲート配線電極９０に対向している。ソース配線電極９３は、ソースパッド電極９４およびソースフィンガー電極９５を含む。
　ソースパッド電極９４は、導電接続部材（たとえばボンディングワイヤや導電板等）に外部接続される端子電極である。ソースパッド電極９４は、平面視においてゲート配線電極９０によって区画された領域に配置され、デバイス領域９に重なっている。ソースパッド電極９４は、この形態では、平面視においてゲートパッド電極９１（パッド領域１０ｂ）に整合するように第３側面５Ｃに沿う辺の中央部から第４側面５Ｄ側に向けて窪んだ凹部を有する多角形状に形成されている。
　ソースパッド電極９４は、平面視において複数のトレンチゲート構造３０および複数のダミートレンチ構造４０に重なっている。つまり、ソースパッド電極９４は、複数の内側ダイオードＤ１および複数の中間ダイオードＤ３に重なっている。ソースパッド電極９４は、複数の第１ソースビア電極８２に接続されている。ソースパッド電極９４に印加されたソース電位は、複数の第１ソースビア電極８２を介して第２領域７、複数のソース領域６０および複数のコンタクト領域６２にそれぞれ付与される。
　ソースフィンガー電極９５は、ソースパッド電極９４からゲート配線電極９０と同一レイヤ（つまり層間絶縁膜７２の上）に引き出されている。ソースフィンガー電極９５は、平面視においてソースパッド電極９４から第１主面３の周縁部およびゲートフィンガー電極９２の間の領域に引き出され、トレンチ分離構造２０に沿って帯状に延びている。ソースフィンガー電極９５は、平面視において第１～第４側面５Ａ～５Ｄ（第１～第４トレンチ分離構造２０Ａ～２０Ｄ）のうちの少なくとも２つに沿って延びていればよい。
　ソースフィンガー電極９５は、この形態では、平面視において第１～第４側面５Ａ～５Ｄ（第１～第４トレンチ分離構造２０Ａ～２０Ｄ）に沿って延びている。ソースフィンガー電極９５は、この形態では、平面視においてゲートパッド電極９１、ゲートフィンガー電極９２およびソースパッド電極９４を取り囲む環状に形成されている。
　ソースフィンガー電極９５は、平面視において複数の内側ダイオードＤ１の一部、外側ダイオードＤ２の一部および中間ダイオードＤ３の一部に重なっている。ソースフィンガー電極９５は、複数の第２ソースビア電極８３に接続されている。ソースフィンガー電極９５は、ソースパッド電極９４に印加されたソース電位を複数の第２ソースビア電極８３に付与する。複数の第２ソースビア電極８３に付与されたソース電位は、分離電極２３（引き出し部３９）を介して複数のトレンチゲート構造３０の下電極３６に付与される。
　半導体装置１Ａは、第２主面４を被覆するドレイン電極９６を含む。ドレイン電極９６は、この形態では、第２主面４の全域を被覆し、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なっている。ドレイン電極９６は、第３領域８に電気的に接続されている。
　以上、半導体装置１Ａは、チップ２、第１領域６、第２領域７、トレンチ分離構造２０、トレンチゲート構造３０、内側ダイオードＤ１および外側ダイオードＤ２を含む。チップ２は、第１主面３を有している。第１領域６は、第１主面３の表層部に形成されている。第２領域７は、第１領域６の表層部に形成されている。トレンチ分離構造２０は、平面視において第２領域７の内方を取り囲むように第１主面３に環状に形成され、断面視において第２領域７を貫通している。トレンチ分離構造２０は、第１主面３において第２領域７の内方側のデバイス領域９（内領域）および第２領域７の外方側の外領域１０を区画している。
　トレンチゲート構造３０は、第２領域７を貫通するようにデバイス領域９に形成されている。内側ダイオードＤ１は、デバイス領域９に位置する第１領域６および第２領域７を含む。外側ダイオードＤ２は、外領域１０に位置する第１領域６および第２領域７を含む。外側ダイオードＤ２は、トレンチ分離構造２０によってトレンチゲート構造３０および内側ダイオードＤ１から電気的に切り離されている。
　外側ダイオードＤ２が内側ダイオードＤ１に電気的に接続されている場合、デバイス領域９側の電気的特性は外領域１０側の電気的特性の制限を受ける。一例として、外領域１０側の耐圧（具体的にはブレークダウン電圧）は、トレンチゲート構造３０が存在しない分、デバイス領域９側の耐圧（具体的にはブレークダウン電圧）よりも小さくなる。その結果、ブレークダウン電圧の印加時において外領域１０（外側ダイオードＤ２）がブレークダウンの起点になる。
　一方、外側ダイオードＤ２がトレンチゲート構造３０および内側ダイオードＤ１から電気的に切り離された構造によれば、デバイス領域９側の電気的特性が外領域１０側の電気的特性から切り離される。これにより、デバイス領域９側の電気的特性が外領域１０側の電気的特性の制限を受けることを抑制できる。よって、電気的特性を向上できる半導体装置１Ａを提供できる。一例として、ブレークダウン電圧を向上できる半導体装置１Ａを提供できる。
　外側ダイオードＤ２は、電気的に浮遊状態に形成された浮遊ダイオードからなることが好ましい。この構造によれば、デバイス領域９に対する外領域１０の電気的影響を適切に抑制できる。外側ダイオードＤ２は、平面視においてトレンチ分離構造２０を取り囲んでいてもよい。
　チップ２は、第１～第４側面５Ａ～５Ｄを有していてもよい。この場合、第１領域６は、第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出していてもよい。第２領域７は、第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出していてもよい。つまり、外側ダイオードＤ２は、第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出していてもよい。
　第２領域７が第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出した構造において、外側ダイオードＤ２が内側ダイオードＤ１に電気的に接続されている場合、外側ダイオードＤ２の面積が大きくなる。その結果、デバイス領域９に対する外領域１０の電気的影響が大きくなる。
　これに対して、外側ダイオードＤ２が内側ダイオードＤ１から電気的に切り離されている場合には、デバイス領域９に対する外領域１０の電気的影響を抑制できるので、第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出した第２領域７（外側ダイオードＤ２）を形成できる。つまり、電気的特性を向上しながら、第２領域７に課せられる設計ルールを緩和できる。この場合、第２領域７は、第１～第４側面５Ａ～５Ｄの全てから露出していてもよい。この構造によれば、レジストマスクを使用せずに第２領域７を形成できるため、コストを削減できる。
　トレンチゲート構造３０は、ゲートトレンチ３１内に上下方向に分離埋設された下電極３６および上電極３７を含むマルチ電極構造を有していることが好ましい。この場合、内側ダイオードＤ１の第２領域７は、下電極３６に電気的に接続されていることが好ましい。デバイス領域９には、複数のトレンチゲート構造３０がストライプ状に配列されていてもよい。
　トレンチ分離構造２０は、分離トレンチ２１内に埋設された分離電極２３を含んでいてもよい。この場合、内側ダイオードＤ１の第２領域７は、分離電極２３に電気的に接続されていることが好ましい。トレンチ分離構造２０は、トレンチゲート構造３０とは異なる内部構造を有していることが好ましい。トレンチ分離構造２０は、単一の分離電極２３を含むシングル電極構造を有していることが好ましい。
　半導体装置１Ａは、デバイス領域９においてソース領域６０（不純物領域）を含むことが好ましい。ソース領域６０は、トレンチゲート構造３０に接するように第１主面３の表層部に形成されていることが好ましい。ソース領域６０は、トレンチ分離構造２０に接しないようにトレンチ分離構造２０から間隔を空けて形成されていることが好ましい。この構造によれば、不所望な電流経路を抑制できる。
　半導体装置１Ａは、デバイス領域９におけるトレンチ分離構造２０およびトレンチゲート構造３０の間の領域に形成されたダミートレンチ構造４０を含むことが好ましい。ダミートレンチ構造４０は、第２領域７を貫通するように形成され、トレンチゲート構造３０から電気的に切り離されていることが好ましい。この構造によれば、トレンチ分離構造２０およびトレンチゲート構造３０の間に生じる応力をダミートレンチ構造４０によって緩和できる。これにより、トレンチ分離構造２０およびトレンチゲート構造３０の間に生じる応力に起因するデバイス領域９側の電気的特性の変動を抑制できる。
　ダミートレンチ構造４０は、トレンチゲート構造３０とは異なる内部構造を有していることが好ましい。ダミートレンチ構造４０は、トレンチ分離構造２０とは異なる内部構造を有していることが好ましい。ダミートレンチ構造４０は、ダミートレンチ４１の底側に埋設されたダミー電極４３、および、ダミートレンチ４１の開口側に埋設された埋設絶縁体４４を含んでいてもよい。ダミートレンチ構造４０は、ダミートレンチ４１内において埋設絶縁体４４を挟んでダミー電極４３に対向する電極を含まないことが好ましい。
　半導体装置１Ａは、デバイス領域９においてトレンチ分離構造２０およびダミートレンチ構造４０の間の領域に位置する第１領域６および第２領域７を含む中間ダイオードＤ３を含んでいてもよい。中間ダイオードＤ３は、トレンチ分離構造２０によって外側ダイオードＤ２から電気的に切り離されていることが好ましい。中間ダイオードＤ３は、ダミートレンチ構造４０によって内側ダイオードＤ１から電気的に切り離されていてもよい。この構造によれば、中間ダイオードＤ３が内側ダイオードＤ１および外側ダイオードＤ２の間のバッファとなるため、内側ダイオードＤ１および外側ダイオードＤ２が適切に電気的に分離される。
　別の視点において、半導体装置１Ａは、チップ２、トレンチ分離構造２０、トレンチゲート構造３０、第１ボディ領域７Ａ、および、第２ボディ領域７Ｂを含む。チップ２は、第１主面３を有している。トレンチ分離構造２０は、第１主面３に第１方向Ｘに延びる帯状に形成されている。トレンチゲート構造３０は、第１主面３に第１方向Ｘに交差する第２方向Ｙに延びる帯状に形成され、トレンチ分離構造２０とメサ部５０（第１メサ部５０Ａ）を区画している。
　第１ボディ領域７Ａは、メサ部５０内において第１主面３の表層部に形成されている。第２ボディ領域７Ｂは、メサ部５０外において第１主面３の表層部に形成されている。第２ボディ領域７Ｂは、トレンチ分離構造２０によって第１ボディ領域７Ａから電気的に切り離されている。この構造によれば、第１ボディ領域７Ａ側の電気的特性が第２ボディ領域７Ｂ側の電気的特性の制限を受けることを抑制できる。よって、電気的特性を向上できる半導体装置１Ａを提供できる。
　第１ボディ領域７Ａは、トレンチゲート構造３０に接していることが好ましい。第２ボディ領域７Ｂは、トレンチ分離構造２０に接していることが好ましい。第２ボディ領域７Ｂは、電気的に浮遊状態に形成されていることが好ましい。この構造によれば、第１ボディ領域７Ａに対する第２ボディ領域７Ｂの電気的影響を適切に抑制できる。この場合、第１ボディ領域７Ａにはソース電位が付与されることが好ましい。
　一対のトレンチ分離構造２０が、第２方向Ｙに間隔を空けて第１主面３に配列されていることが好ましい。この場合、トレンチゲート構造３０は、一対のトレンチ分離構造２０に挟まれた領域に形成され、一対のトレンチ分離構造２０とメサ部５０を区画していることが好ましい。この場合、一対のトレンチゲート構造３０が、一対のトレンチ分離構造２０に挟まれた領域において第１方向Ｘに間隔を空けて配列され、一対のトレンチ分離構造２０とメサ部５０を区画していることが好ましい。
　第１ボディ領域７Ａは、メサ部５０内において一対のトレンチ分離構造２０およびトレンチゲート構造３０に接していることが好ましい。第１ボディ領域７Ａは、平面視においてトレンチゲート構造３０に沿って帯状に延びていることが好ましい。第２ボディ領域７Ｂは、メサ部５０外において一対のトレンチ分離構造２０のいずれか一方または双方に接していることが好ましい。第２ボディ領域７Ｂは、平面視においてトレンチ分離構造２０およびトレンチゲート構造３０を取り囲んでいることが好ましい。
　チップ２は、第１～第４側面５Ａ～５Ｄを有していてもよい。この場合、第２ボディ領域７Ｂは、第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出していてもよいし、第１～第４側面５Ａ～５Ｄの全てから露出していてもよい。
　半導体装置１Ａは、第１ボディ領域７Ａの表層部に形成されたソース領域６０（不純物領域）を含むことが好ましい。ソース領域６０は、トレンチゲート構造３０に接していることが好ましい。ソース領域６０は、第２ボディ領域７Ｂの表層部に形成されていないことが好ましい。ソース領域６０は、平面視においてトレンチゲート構造３０に沿って帯状に延びていることが好ましい。ソース領域６０は、トレンチ分離構造２０に接しないようにトレンチ分離構造２０から間隔を空けて形成されていることが好ましい。この構造によれば、不所望な電流経路を抑制できる。
　半導体装置１Ａは、トレンチゲート構造３０から第１方向Ｘに間隔を空けて第２方向Ｙに延びるように配置され、トレンチゲート構造３０から電気的に切り離されたダミートレンチ構造４０を含むことが好ましい。この場合、第２ボディ領域７Ｂは、ダミートレンチ構造４０から電気的に切り離されていることが好ましい。第１ボディ領域７Ａは、ダミートレンチ構造４０から電気的に切り離されていてもよい。
　図８は、図２に対応し、第２実施形態に係る半導体装置１Ｂのチップ２の第１主面３の構造を示す平面図である。図９は、図８に示す領域IXの拡大図である。図１０は、図９に示すX-X線に沿う断面図である。図１１は、図９に示すXI-XI線に沿う断面図である。図１２は、図９に示すXII-XII線に沿う断面図である。図１３は、図９に示すXIII-XIII線に沿う断面図である。
　図８～図１３を参照して、複数のトレンチゲート構造３０は、この形態では、デバイス領域９においてトレンチ分離構造２０から間隔を空けて第１主面３に形成されている。複数のトレンチゲート構造３０は、具体的には、第１方向Ｘに延びる一対のトレンチ分離構造２０（第１トレンチ分離構造２０Ａおよび第２トレンチ分離構造２０Ｂ）から第２方向Ｙに間隔を空けて形成されている。つまり、複数のトレンチゲート構造３０は、トレンチ分離構造２０から第２方向Ｙに離間した一方側の第１端部３０ａ、および、トレンチ分離構造２０から第２方向Ｙに離間した他方側の第２端部３０ｂをそれぞれ有している。
　トレンチ分離構造２０およびトレンチゲート構造３０（両端部３０ａ、３０ｂ）の間隔は、空乏層がトレンチ分離構造２０の底壁およびトレンチゲート構造３０の底壁を被覆する範囲に設定されることが好ましい。複数のトレンチゲート構造３０は、第２方向Ｙに関してトレンチ分離構造２０から０．１μｍ以上２μｍ以下（好ましくは０．５μｍ以上１．５μｍ以下）の間隔を空けて形成されていてもよい。トレンチ分離構造２０およびトレンチゲート構造３０の間隔は、複数のトレンチゲート構造３０の間隔とほぼ等しくてもよい。
　複数のダミートレンチ構造４０は、この形態では、デバイス領域９においてトレンチ分離構造２０から間隔を空けて第１主面３に形成されている。複数のダミートレンチ構造４０は、具体的には、第１方向Ｘに延びる一対のトレンチ分離構造２０（第１トレンチ分離構造２０Ａおよび第２トレンチ分離構造２０Ｂ）から第２方向Ｙに間隔を空けて形成されている。
　つまり、複数のダミートレンチ構造４０は、トレンチ分離構造２０から第２方向Ｙに離間した一方側の第１端部４０ａ、および、トレンチ分離構造２０から第２方向Ｙに離間した他方側の第２端部４０ｂをそれぞれ有している。複数のダミートレンチ構造４０は、この形態では、複数のトレンチゲート構造３０およびトレンチ分離構造２０から電気的に切り離されている。複数のダミートレンチ構造４０は、この形態では、電気的に浮遊状態に形成されている。
　トレンチ分離構造２０およびダミートレンチ構造４０（両端部４０ａ、４０ｂ）の間隔は、空乏層がトレンチ分離構造２０の底壁およびダミートレンチ構造４０の底壁を被覆する範囲に設定されることが好ましい。複数のダミートレンチ構造４０は、第２方向Ｙに関してトレンチ分離構造２０から０．１μｍ以上２μｍ以下（好ましくは０．５μｍ以上１．５μｍ以下）の間隔を空けて形成されていてもよい。トレンチ分離構造２０およびダミートレンチ構造４０の間隔は、トレンチ分離構造２０およびトレンチゲート構造３０の間隔とほぼ等しいことが好ましい。
　半導体装置１Ｂは、この形態では、デバイス領域９において、複数のメサ部５０の両端部を接続する一対のメサ接続部５１を含む。一対のメサ接続部５１は、トレンチ分離構造２０および複数のトレンチゲート構造３０の間の領域、ならびに、トレンチ分離構造２０および複数のダミートレンチ構造４０の間の領域にそれぞれ区画されている。一対のメサ接続部５１は、チップ２の一部からそれぞれなり、第１領域６および第２領域７をそれぞれ含む。一対のメサ接続部５１は、平面視において複数のメサ部５０の延在方向（第２方向Ｙ）に交差（具体的には直交）する方向（第１方向Ｘ）に帯状に延びている。
　一対のメサ接続部５１は、具体的には、複数対の第１メサ接続部５１Ａ、複数対の第２メサ接続部５１Ｂおよび複数の第３メサ接続部５１Ｃを含む。一対の第１メサ接続部５１Ａは、第１方向Ｘに隣り合う第１メサ部５０Ａの両端部同士を接続している。一対の第１メサ接続部５１Ａは、平面視において一対の第１メサ部５０Ａと１つのトレンチゲート構造３０を取り囲む１つの環状メサ部を形成している。複数対の第１メサ接続部５１Ａは、第１方向Ｘに一体的に形成されている。これにより、複数対の第１メサ接続部５１Ａは、平面視において複数の第１メサ部５０Ａと複数のトレンチゲート構造３０を取り囲む梯子状のメサ部を形成している。
　一対の第２メサ接続部５１Ｂは、第１方向Ｘに隣り合う第１メサ部５０Ａおよび第２メサ部５０Ｂの両端部同士を接続している。一対の第２メサ接続部５１Ｂは、平面視において第１方向Ｘに隣り合う第１メサ部５０Ａおよび第２メサ部５０Ｂと１つのトレンチゲート構造３０を取り囲む１つの環状メサ部を形成している。複数対の第２メサ接続部５１Ｂは、第１方向Ｘに複数対の第１メサ接続部５１Ａと一体的に形成されている。これにより、複数対の第２メサ接続部５１Ｂは、平面視において複数対の第１メサ接続部５１Ａ、複数の第１メサ部５０Ａおよび複数の第２メサ部５０Ｂと複数のトレンチゲート構造３０を取り囲む梯子状のメサ部を形成している。
　一対の第３メサ接続部５１Ｃは、第１方向Ｘに隣り合う第２メサ部５０Ｂおよび第３メサ部５０Ｃの両端部同士を接続している。一対の第３メサ接続部５１Ｃは、平面視において第１方向Ｘに隣り合う第２メサ部５０Ｂおよび第３メサ部５０Ｃと１つのダミートレンチ構造４０を取り囲む１つの環状メサ部を形成している。複数対の第３メサ接続部５１Ｃは、第１方向Ｘに複数対の第１メサ接続部５１Ａおよび複数対の第２メサ接続部５１Ｂと一体的に形成されている。これにより、複数対の第３メサ接続部５１Ｃは、平面視において複数対の第１メサ接続部５１Ａ、複数対の第２メサ接続部５１Ｂ、複数の第１メサ部５０Ａおよび複数の第２メサ部５０Ｂと複数のトレンチゲート構造３０および複数のダミートレンチ構造４０を取り囲む梯子状のメサ部を形成している。
　複数の内側ダイオードＤ１は、この形態では、一対のメサ接続部５１（具体的には第１～第２メサ接続部５１Ａ～５１Ｂ）を介して互いに電気的に接続されている。つまり、複数の内側ダイオードＤ１は、デバイス領域９内において複数のトレンチゲート構造３０を取り囲む環状（この形態では四角環状）に形成されている。外側ダイオードＤ２は、前述の第１実施形態と同様、トレンチ分離構造２０によって複数の内側ダイオードＤ１から電気的に切り離されている。
　複数の中間ダイオードＤ３は、この形態では、一対のメサ接続部５１（具体的には第１～第３メサ接続部５１Ａ～５１Ｃ）を介して複数の内側ダイオードＤ１に電気的に接続されている。つまり、複数の中間ダイオードＤ３は、デバイス領域９内において複数の内側ダイオードＤ１と共に複数のダミートレンチ構造４０を取り囲む環状（この形態では四角環状）に形成されている。また、複数の中間ダイオードＤ３は、この形態では、内側ダイオードＤ１と同様、ソース・ドレイン間に電気的に接続され、ＭＩＳＦＥＴのボディダイオードとして機能する。
　フィールド絶縁膜７０は、この形態では、デバイス領域９において複数のメサ接続部５１を被覆している。フィールド絶縁膜７０は、複数のメサ接続部５１において複数のトレンチゲート構造３０のゲート絶縁膜３２（下絶縁膜３４）および複数のダミートレンチ構造４０のダミー絶縁膜４２（埋設絶縁体４４）に連なっている。
　複数のビア電極８０は、この形態では、層間絶縁膜７２を貫通し、対応するトレンチゲート構造３０の複数の引き出し部３９にそれぞれ電気的に接続された複数の第３ソースビア電極８４を含む。複数の第３ソースビア電極８４は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて配列され、第１方向Ｘおよび第２方向Ｙに対向している。複数の引き出し部３９に対する複数の第３ソースビア電極８４の接続位置は任意である。複数の第３ソースビア電極８４は、必ずしも平面視において第１方向Ｘに延びる同一ライン上に配列されている必要はなく、第２方向Ｙに互いにずれて配列されていてもよい。
　ソースフィンガー電極９５は、この形態では、複数の第２ソースビア電極８３および複数の第３ソースビア電極８４に接続されている。ソースフィンガー電極９５は、ソースパッド電極９４に印加されたソース電位を複数の第２ソースビア電極８３および複数の第３ソースビア電極８４に付与する。複数の第２ソースビア電極８３に付与されたソース電位は、分離電極２３に付与される。複数の第３ソースビア電極８４に付与されたソース電位は、複数の引き出し部３９を介して複数のトレンチゲート構造３０の下電極３６に付与される。
　以上、半導体装置１Ｂによっても、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
　図１４は、図２に対応し、第３実施形態に係る半導体装置１Ｃのチップ２の第１主面３の構造を示す平面図である。図１４を参照して、半導体装置１Ｃは、第１主面３の内方部に設定された複数（この形態では４つ）のデバイス領域９（内領域）を含む。４つのデバイス領域９は、第１デバイス領域９Ａ、第２デバイス領域９Ｂ、第３デバイス領域９Ｃおよび第４デバイス領域９Ｄを含む。デバイス領域９の個数および配置は任意であり、第１主面３のサイズや達成すべきＭＩＳＦＥＴの電気的特性に応じて調整される。以下では、複数のデバイス領域９の一配置例が説明される。
　第１デバイス領域９Ａは、平面視において第１側面５Ａおよび第３側面５Ｃを接続する角部に沿って設定されている。第１デバイス領域９Ａは、平面視において四角形状に設定されている。第２デバイス領域９Ｂは、平面視において第１デバイス領域９Ａから第２方向Ｙに間隔を空けて第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿って設定されている。
　第３デバイス領域９Ｃは、第１デバイス領域９Ａから第１方向Ｘに間隔を空けて第１側面５Ａおよび第４側面５Ｄを接続する角部に沿って設定されている。第３デバイス領域９Ｃは、平面視において第１～第２デバイス領域９Ａ～９Ｂよりも大きい四角形状に設定されている。第３デバイス領域９Ｃは、この形態では、平面視において第１方向Ｘに第１デバイス領域９Ａに対向し、第２デバイス領域９Ｂには対向していない。
　第４デバイス領域９Ｄは、第２デバイス領域９Ｂから第１方向Ｘに間隔を空け、第３デバイス領域９Ｃから第２方向Ｙに間隔を空けて第２側面５Ｂおよび第４側面５Ｄを接続する角部に沿って設定されている。第４デバイス領域９Ｄは、平面視において第１～第２デバイス領域９Ａ～９Ｂよりも大きい四角形状に設定されている。第４デバイス領域９Ｄは、この形態では、平面視において第１方向Ｘに第２デバイス領域９Ｂに対向し、第１デバイス領域９Ａには対向していない。
　外領域１０は、この形態では、環状領域１０ａ、パッド領域１０ｂおよび中間領域１０ｃを含む。環状領域１０ａは、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（具体的には四角環状）に設定され、複数のデバイス領域９を一括して取り囲んでいる。パッド領域１０ｂは、この形態では、平面視において第１デバイス領域９Ａおよび第２デバイス領域９Ｂの間の領域に設定され、環状領域１０ａのうち第３側面５Ｃの中央部に沿う部分から第４側面５Ｄに向けて突出している。パッド領域１０ｂは、この形態では、平面視において四角形状に設定されている。
　中間領域１０ｃは、平面視において複数のデバイス領域９の間の領域に設定されている。中間領域１０ｃは、この形態では、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有する帯状に設定されている。半導体装置１Ｃが第１方向Ｘまたは第２方向Ｙに間隔を空けて設定された２つのデバイス領域９を含む場合、中間領域１０ｃは第１方向Ｘまたは第２方向Ｙに延びる帯状に設定されていてもよい。
　複数のデバイス領域９は、複数の前述のトレンチ分離構造２０によってそれぞれ取り囲まれ、外領域１０からそれぞれ区画されている。つまり、複数のトレンチ分離構造２０は、前述の第１実施形態の場合と同様に、第２領域７を、複数のデバイス領域９内に位置する複数の部分（複数の第１ボディ領域７Ａ）、および、外領域１０内に位置する部分（第２ボディ領域７Ｂ）に分離している。
　複数のデバイス領域９には、前述の複数のトレンチゲート構造３０、複数のダミートレンチ構造４０、複数の内側ダイオードＤ１、複数の中間ダイオードＤ３、複数のソース領域６０、複数のコンタクト孔６１、複数のコンタクト領域６２、フィールド絶縁膜７０、主面絶縁膜７１、層間絶縁膜７２、複数のゲートビア電極８１、複数の第１ソースビア電極８２および複数の第２ソースビア電極８３がそれぞれ形成されている。
　各トレンチ分離構造２０の平面形状は、各デバイス領域９の平面形状に応じて調整される。各デバイス領域９内に形成されるトレンチゲート構造３０の個数は任意であり、各デバイス領域９のサイズに応じて調整される。複数のトレンチゲート構造３０は、この形態では、複数のデバイス領域９において異なる方向（第１方向Ｘまたは第２方向Ｙ）にそれぞれ延びている。複数のダミートレンチ構造４０は、この形態では、各デバイス領域９内において複数のトレンチゲート構造３０に沿って延び、複数のトレンチゲート構造３０を第１方向Ｘの両サイドまたは第２方向Ｙの両サイドから挟み込んでいる。
　第１デバイス領域９Ａでは、複数のトレンチゲート構造３０が、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、第１デバイス領域９Ａでは、複数のトレンチゲート構造３０が平面視において第２方向Ｙに延びるストライプ状に配列されている。第２デバイス領域９Ｂでは、複数のトレンチゲート構造３０が、平面視において第２方向Ｙに間隔を空けて配列され、第１方向Ｘに延びる帯状にそれぞれ形成されている。つまり、第２デバイス領域９Ｂでは、複数のトレンチゲート構造３０が、平面視において第１方向Ｘに延びるストライプ状に配列されている。
　第３デバイス領域９Ｃでは、複数のトレンチゲート構造３０が、第２デバイス領域９Ｂと同様に、平面視において第１方向Ｘに延びるストライプ状に配列されている。第４デバイス領域９Ｄでは、複数のトレンチゲート構造３０が、第１デバイス領域９Ａと同様に、第２方向Ｙに延びるストライプ状に配列されている。
　つまり、複数のトレンチゲート構造３０は、第２方向Ｙに対向する第１デバイス領域９Ａおよび第２デバイス領域９Ｂにおいて、互いに異なる方向に延びている。また、複数のトレンチゲート構造３０は、第２方向Ｙに対向する第３デバイス領域９Ｃおよび第４デバイス領域９Ｄにおいて、互いに異なる方向に延びている。また、複数のトレンチゲート構造３０は、第１方向Ｘに対向する第１デバイス領域９Ａおよび第３デバイス領域９Ｃにおいて、互いに異なる方向に延びている。また、複数のトレンチゲート構造３０は、第１方向Ｘに対向する第２デバイス領域９Ｂおよび第４デバイス領域９Ｄにおいて、互いに異なる方向に延びている。
　換言すると、複数のトレンチゲート構造３０は、第１主面３の１つの対角方向に対向する第１デバイス領域９Ａおよび第４デバイス領域９Ｄにおいて一方方向に延び、第１主面３の別の対角方向に対向する第２デバイス領域９Ｂおよび第３デバイス領域９Ｃにおいて一方方向に交差する交差方向に延びている。
　つまり、半導体装置１Ｃは、第１主面３の異なる領域（複数のデバイス領域９）において、第１方向Ｘに延びる少なくとも１つのトレンチゲート構造３０、および、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに延びる少なくとも１つのトレンチゲート構造３０を含む。第１方向Ｘに延びる少なくとも１つのトレンチゲート構造３０は、第１方向Ｘおよび第２方向Ｙのいずれか一方または双方に、第１方向Ｘに延びる少なくとも１つのトレンチゲート構造３０に対向していてもよい。
　第２方向Ｙに延びる少なくとも１つのトレンチゲート構造３０は、第１方向Ｘおよび第２方向Ｙのいずれか一方または双方に、第２方向Ｙに延びる少なくとも１つのトレンチゲート構造３０に対向していてもよい。第２方向Ｙに延びる少なくとも１つのトレンチゲート構造３０は、第１方向Ｘおよび第２方向Ｙのいずれか一方または双方に、第１方向Ｘに延びる少なくとも１つのトレンチゲート構造３０に対向していてもよい。
　外側ダイオードＤ２は、この形態では、複数のデバイス領域９外の領域（外領域１０）に位置する第１領域６および第２領域７（第２ボディ領域７Ｂ）を有している。つまり、外側ダイオードＤ２は、この形態では、環状領域１０ａ、パッド領域１０ｂおよび中間領域１０ｃに形成されている。つまり、外側ダイオードＤ２は、平面視において複数のデバイス領域９を一括して取り囲む環状に形成されている。
　また、外側ダイオードＤ２は、平面視において複数のデバイス領域９をそれぞれ個別に取り囲む環状に形成されている。外側ダイオードＤ２は、第１実施形態の場合と同様に、第１～第４側面５Ａ～５Ｄのうちの少なくとも１つから露出していてもよい。外側ダイオードＤ２は、この形態では、第１主面３において複数のデバイス領域９外の領域の全域に形成されている。
　フィールド絶縁膜７０は、この形態では、外領域１０の環状領域１０ａ、パッド領域１０ｂおよび中間領域１０ｃにおいて外側ダイオードＤ２を被覆している。フィールド絶縁膜７０は、外側ダイオードＤ２の全域を被覆していることが好ましい。むろん、フィールド絶縁膜７０が外側ダイオードＤ２を部分的に被覆し、主面絶縁膜７１が外側ダイオードＤ２においてフィールド絶縁膜７０から露出した部分を被覆していてもよい。
　ゲートパッド電極９１は、第１実施形態の場合と同様の態様で層間絶縁膜７２の上に配置されている。ゲートフィンガー電極９２は、この形態では、平面視において複数のデバイス領域９に配置された複数のトレンチゲート構造３０に交差（具体的には直交）するように、複数のデバイス領域９を横切る帯状に形成されている。ゲートフィンガー電極９２は、複数のデバイス領域９において、複数のゲートビア電極８１を介して複数のトレンチゲート構造３０（上電極３７）に電気的に接続されている。ゲートフィンガー電極９２の引き回し態様は任意である。
　ソースパッド電極９４は、この形態では、平面視においてゲート配線電極９０によって区画された領域に配置され、複数のデバイス領域９に重なっている。ソースパッド電極９４は、複数の第１ソースビア電極８２に接続されている。ソースパッド電極９４は、複数のデバイス領域９において、複数の第１ソースビア電極８２を介して第２領域７、複数のソース領域６０および複数のコンタクト領域６２に電気的に接続されている。
　ソースフィンガー電極９５は、この形態では、平面視において複数のデバイス領域９に配置された複数のトレンチ分離構造２０に沿って延びる帯状に形成されている。ソースフィンガー電極９５は、複数のデバイス領域９において、複数の第２ソースビア電極８３を介して複数の分離電極２３に電気的に接続されている。ソースフィンガー電極９５の引き回し態様は任意である。
　このように、半導体装置１Ｃでは、複数のデバイス領域９がゲート配線電極９０、ソース配線電極９３およびドレイン電極９６にそれぞれ電気的に接続されている。つまり、複数のデバイス領域９に形成された機能デバイス（ＭＩＳＦＥＴおよび内側ダイオードＤ１）は同じタイミングで駆動制御される。以上、半導体装置１Ｃによっても、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。前述の第２実施形態に係るトレンチゲート構造３０は、第３実施形態に係る半導体装置１Ｃに適用されてもよい。この場合、ソース配線電極９３は、複数のデバイス領域９において第１～第３ソースビア電極８２～８４に電気的に接続される。
　以下、第２領域７の変形例が示される。図１５は、図５に対応し、第１～第３実施形態に適用される第２領域７の変形例を示す断面図である。図１５では、第１実施形態に係る半導体装置１Ａに変形例に係る第２領域７が適用された例が示されているが、変形例に係る第２領域７は、第２～第３実施形態にも適用できる。
　第１実施形態に係る第２領域７は、第１～第４側面５Ａ～５Ｄから露出している。これに対して、図１５を参照して、変形例に係る第２領域７は、第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３（第１領域６）の表層部に形成されている。つまり、第２領域７は、第１主面３の周縁部から第１領域６を露出させている。外側ダイオードＤ２は、この形態では、第１～第４側面５Ａ～５Ｄから間隔を空けて外領域１０に形成されている。
　以上、変形例に係る第２領域７が適用された場合であっても、第１実施形態において述べた効果と同様の効果が奏される。
　以下、ダミートレンチ構造４０の変形例が示される。図１６は、図３に対応し、第１～第３実施形態に適用されるダミートレンチ構造４０の第１変形例を示す平面図である。図１７は、図１６に示すXVII-XVII線に沿う断面図である。図１６および図１７では、第１実施形態に係る半導体装置１Ａに第１変形例に係るダミートレンチ構造４０が適用された例が示されているが、第１変形例に係るダミートレンチ構造４０は第２～第３実施形態にも適用できる。
　第１実施形態に係るダミートレンチ構造４０は、トレンチ分離構造２０の内部構造およびトレンチゲート構造３０の内部構造とは異なる内部構造を有している。これに対して、第１変形例に係るダミートレンチ構造４０は、トレンチゲート構造３０と同様の内部構造を有し、トレンチ分離構造２０とは異なる内部構造を有している。第１変形例に係るダミートレンチ構造４０は、具体的には、埋設絶縁体４４を有さず、ダミートレンチ４１、ダミー絶縁膜４２およびダミー電極４３を含む。ダミートレンチ４１、ダミー絶縁膜４２およびダミー電極４３は、ゲートトレンチ３１、ゲート絶縁膜３２およびゲート電極３３と同様の態様で形成されている。
　すなわち、ダミー絶縁膜４２は、ゲート絶縁膜３２の下絶縁膜３４および上絶縁膜３５にそれぞれ対応したダミー下絶縁膜１００およびダミー上絶縁膜１０１を含む。ダミー電極４３は、ゲート電極３３の下電極３６、上電極３７および中間絶縁膜３８にそれぞれ対応したダミー下電極１０２、ダミー上電極１０３およびダミー中間絶縁膜１０４を含む。ダミー下電極１０２は、下電極３６の複数の引き出し部３９に対応した複数のダミー引き出し部１０５を有している。ダミー下電極１０２（ダミー引き出し部１０５）はトレンチ分離構造２０の分離電極２３に電気的に接続され、ダミー上電極１０３は電気的に浮遊状態に形成されている。
　以上、第１変形例に係るダミートレンチ構造４０が適用された場合であっても、第１実施形態において述べた効果と同様の効果が奏される。
　図１８は、図５に対応し、第１～第３実施形態に適用されるダミートレンチ構造４０の第２変形例を示す断面図である。図１８では、第１実施形態に係る半導体装置１Ａに第２変形例に係るダミートレンチ構造４０が適用された例が示されているが、第２変形例に係るダミートレンチ構造４０は第２～第３実施形態にも適用できる。
　第２変形例に係るダミートレンチ構造４０は、トレンチ分離構造２０と同様の内部構造を有し、トレンチゲート構造３０とは異なる内部構造を有している。第２変形例に係るダミートレンチ構造４０は、具体的には、埋設絶縁体４４を有さず、ダミートレンチ４１、ダミー絶縁膜４２およびダミー電極４３を含む。ダミー絶縁膜４２およびダミー電極４３は、分離絶縁膜２２および分離電極２３と同様の態様で形成されている。ダミー電極１０７は、分離トレンチ２１およびダミートレンチ４１の連通部において分離電極２３に電気的に接続されている。
　以上、第２変形例に係るダミートレンチ構造４０が適用された場合であっても、第１実施形態において述べた効果と同様の効果が奏される。
　以下、デバイス領域９の変形例が示される。図１９は、図３に対応し、第１～第３実施形態に適用されるデバイス領域９の変形例を示す断面図である。図１９では、第１実施形態に係る半導体装置１Ａに変形例に係るデバイス領域９が適用された例が示されているが、変形例に係るデバイス領域９は、第２～第３実施形態にも適用できる。
　第１実施形態に係るデバイス領域９では、複数のダミートレンチ構造４０が形成されている。これに対して、図１９を参照して、変形例に係るデバイス領域９では、ダミートレンチ構造４０が形成されていない。したがって、最外のトレンチゲート構造３０は、１つのメサ部５０を挟んで第１方向Ｘにトレンチ分離構造２０に対向している。
　以上、変形例に係るデバイス領域９が適用された場合であっても、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
　前述の各実施形態は、さらに他の形態で実施できる。前述の各実施形態では、外領域１０のパッド領域１０ｂ（デバイス領域９の屈曲部９ａ／トレンチ分離構造２０のトレンチ屈曲部２０Ｅ）が平面視において第３側面５Ｃの中央部に設定された例が示された。しかし、パッド領域１０ｂ（屈曲部９ａ／トレンチ屈曲部２０Ｅ）の配置は任意である。たとえば、パッド領域１０ｂ（屈曲部９ａ／トレンチ屈曲部２０Ｅ）は、平面視において第１主面３の任意の角部に沿う領域に配置されていてもよい。
　前述の各実施形態では、複数のソース領域６０が複数の第１メサ部５０Ａのみに形成され、複数の第２～第３メサ部５０Ｂ～５０Ｃには形成されていない例が示された。しかし、複数のソース領域６０は、複数の第２～第３メサ部５０Ｂ～５０Ｃのいずれか一方または双方に形成されていてもよい。
　前述の各実施形態では、複数のゲートビア電極８１とは別体からなるゲート配線電極９０が形成された例について説明した。しかし、ゲート配線電極９０の一部が複数のゲートビア電極８１として形成されていてもよい。つまり、ゲート配線電極９０は、層間絶縁膜７２を貫通する複数のゲートビア電極８１を含んでいてもよい。
　前述の各実施形態では、複数の第１～第３ソースビア電極８２～８４とは別体からなるソース配線電極９３が形成された例について説明した。しかし、ソース配線電極９３の一部が層間絶縁膜７２を貫通する複数の第１～第３ソースビア電極８２～８４として形成されていてもよい。つまり、ソース配線電極９３は、層間絶縁膜７２を貫通する複数の第１～第３ソースビア電極８２～８４を含んでいてもよい。
　前述の第２実施形態では、トレンチゲート構造３０の下電極２６にソース電位が印加される例が示された。しかし、トレンチゲート構造３０の下電極２６には、ゲート電位が印加されてもよい。この場合、第３ソースビア電極８４をゲートビア電極に変更し、当該ゲートビア電極にゲートフィンガー電極９２を電気的に接続させればよい。このような構造の場合、内側ダイオードＤ１および中間ダイオードＤ３は、下電極２６から電気的に切り離される。
　前述の第２実施形態では、トレンチゲート構造３０がトレンチ分離構造２０と異なる構造を有している例が示された。しかし、トレンチゲート構造３０は、トレンチ分離構造２０と同様の内部構造（つまりシングル電極構造）を有していてもよい。この場合、ゲート絶縁膜３２およびゲート電極３３は、分離絶縁膜２２および分離電極２３と同様の態様で形成される。
　前述の各実施形態では、「第１導電型」が「ｎ型」、「第２導電型」がｐ型である例について説明したが、「第１導電型」が「ｐ型」、「第２導電型」が「ｎ型」であってもよい。この場合の具体的な構成は、前述の説明および添付図面において「ｎ型領域」を「ｐ型領域」に置き換え、「ｎ型領域」を「ｐ型領域」に置き換えることによって得られる。
　前述の各実施形態において、ｎ型の第３領域８に代えてｐ型の第３領域８が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合の具体的な構成は、前述の説明において、ＭＩＳＦＥＴの「ソース（不純物領域）」をＩＧＢＴの「エミッタ（不純物領域）」に置き換え、ＭＩＳＦＥＴの「ドレイン」をＩＧＢＴの「コレクタ」に置き換えることによって得られる。
　前述の各実施形態では、チップ２がシリコンを含む例が示された。しかし、チップ２は、ＷＢＧ（Wide Band Gap）半導体チップからなっていてもよい。ＷＢＧ半導体は、シリコンのバンドギャップを超えるバンドギャップを有する半導体である。この場合、チップ２は、ＷＢＧ半導体としてのＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）、ダイアモンド等を含んでいてもよい。
　以下、この明細書および図面から抽出される特徴の例が示される。以下、電気的特性を向上できる半導体装置を提供する。
　［Ａ１］主面を有するチップと、前記主面の表層部に形成された第１導電型の第１領域と、前記第１領域の表層部に形成された第２導電型の第２領域と、前記第２領域を貫通し、前記第２領域の内方を取り囲み、前記主面に前記第２領域の内方側の内領域および前記第２領域の外方側の外領域を区画するトレンチ分離構造と、前記第２領域を貫通するように前記内領域に形成されたトレンチゲート構造と、前記内領域に位置する前記第１領域および前記第２領域を含む内側ダイオードと、前記外領域に位置する前記第１領域および前記第２領域を含み、前記トレンチ分離構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離された外側ダイオードと、を含む、半導体装置。
　［Ａ２］前記外側ダイオードは、電気的に浮遊状態に形成された浮遊ダイオードからなる、Ａ１に記載の半導体装置。
　［Ａ３］前記外側ダイオードは、平面視において前記トレンチ分離構造を取り囲んでいる、Ａ１またはＡ２に記載の半導体装置。
　［Ａ４］前記チップは、側面を有し、前記外側ダイオードは、前記チップの前記側面から露出している、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
　［Ａ５］前記トレンチゲート構造は、ゲートトレンチ内に上下方向に分離埋設された下電極および上電極を含むマルチ電極構造を有している、Ａ１～Ａ４のいずれか一つに記載の半導体装置。
　［Ａ６］前記内側ダイオードの前記第２領域は、前記下電極に電気的に接続されている、Ａ５に記載の半導体装置。
　［Ａ７］前記下電極には、ソース電位が印加され、前記上電極には、ゲート電位が印加される、Ａ５またはＡ６に記載の半導体装置。
　［Ａ８］複数の前記トレンチゲート構造が、前記内領域にストライプ状に配列されている、Ａ１～Ａ７のいずれか一つに記載の半導体装置。
　［Ａ９］前記トレンチ分離構造は、分離トレンチ内に埋設された分離電極を含む、Ａ１～Ａ８のいずれか一つに記載の半導体装置。
　［Ａ１０］前記内側ダイオードの前記第２領域は、前記分離電極に電気的に接続されている、Ａ９に記載の半導体装置。
　［Ａ１１］前記トレンチ分離構造は、単一の前記分離電極を含むシングル電極構造を有している、Ａ９またはＡ１０に記載の半導体装置。
　［Ａ１２］前記内領域において前記トレンチゲート構造に接するように前記第２領域の表層部に形成された第１導電型の不純物領域をさらに含む、Ａ１～Ａ１１のいずれか一つに記載の半導体装置。
　［Ａ１３］前記不純物領域は、前記トレンチ分離構造に接しないように前記トレンチ分離構造から間隔を空けて形成されている、Ａ１２に記載の半導体装置。
　［Ａ１４］前記内領域における前記トレンチ分離構造および前記トレンチゲート構造の間の領域に前記第２領域を貫通するように形成され、前記トレンチゲート構造から電気的に切り離されたダミートレンチ構造をさらに含む、Ａ１～Ａ１３のいずれか一つに記載の半導体装置。
　［Ａ１５］前記トレンチ分離構造および前記ダミートレンチ構造の間の領域に位置する前記第１領域および前記第２領域を含み、前記トレンチ分離構造によって前記外側ダイオードから電気的に切り離された中間ダイオードをさらに含む、Ａ１４に記載の半導体装置。
　［Ａ１６］前記中間ダイオードは、前記ダミートレンチ構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離されている、Ａ１５に記載の半導体装置。
　［Ａ１７］前記中間ダイオードは、電気的に浮遊状態に形成された浮遊ダイオードからなる、Ａ１６に記載の半導体装置。
　［Ａ１８］前記中間ダイオードは、前記内側ダイオードに電気的に接続されている、Ａ１５に記載の半導体装置。
　［Ａ１９］前記ダミートレンチ構造は、前記トレンチゲート構造とは異なる内部構造を有している、Ａ１４～Ａ１８のいずれか一つに記載の半導体装置。
　［Ａ２０］前記ダミートレンチ構造は、前記トレンチ分離構造とは異なる内部構造を有している、Ａ１４～Ａ１９のいずれか一つに記載の半導体装置。
　［Ａ２１］前記ダミートレンチ構造は、ダミートレンチの底側に埋設されたダミー電極、および、前記ダミートレンチの開口に埋設された絶縁体を含む、Ａ１４～Ａ２０のいずれか一つに記載の半導体装置。
　［Ａ２２］前記ダミートレンチ構造は、前記ダミートレンチ内において前記絶縁体を挟んで前記ダミー電極に対向する電極を含まない、Ａ２１に記載の半導体装置。
　［Ａ２３］前記絶縁体は、前記ダミートレンチの側壁および前記ダミー電極によって区画されたリセス内において前記ダミー電極の全域を被覆している、Ａ２１またはＡ２２に記載の半導体装置。
　［Ｂ１］主面を有するチップと、第１方向に延びるように前記主面にトレンチ分離構造と、前記第１方向に交差する第２方向に延びるように前記主面に形成され、前記トレンチ分離構造とメサ部を区画するトレンチゲート構造と、前記メサ部内において前記主面の表層部に形成された第１ボディ領域と、前記メサ部外において前記主面の表層部に形成され、前記トレンチ分離構造によって前記トレンチゲート構造および前記第１ボディ領域から電気的に切り離された第２ボディ領域と、を含む、半導体装置。
　［Ｂ２］前記第１ボディ領域は、前記トレンチゲート構造に接し、前記第２ボディ領域は、前記トレンチ分離構造に接している、Ｂ１に記載の半導体装置。
　［Ｂ３］前記第２ボディ領域は、前記第１ボディ領域とほぼ等しい厚さを有している、Ｂ１またはＢ２に記載の半導体装置。
　［Ｂ４］前記第２ボディ領域は、電気的に浮遊状態に形成されている、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置。
　［Ｂ５］前記第１ボディ領域には、ソース電位が付与される、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置。
　［Ｂ６］一対の前記トレンチ分離構造が、前記第２方向に間隔を空けて前記主面に配列され、前記トレンチゲート構造は、一対の前記トレンチ分離構造に挟まれた領域に形成され、一対の前記トレンチ分離構造と前記メサ部を区画している、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置。
　［Ｂ７］一対の前記トレンチゲート構造が、一対の前記トレンチ分離構造に挟まれた領域において前記第１方向に間隔を空けて配列され、一対の前記トレンチ分離構造と前記メサ部を区画している、Ｂ６に記載の半導体装置。
　［Ｂ８］前記第１ボディ領域は、前記メサ部内において一対の前記トレンチ分離構造および前記トレンチゲート構造に接している、Ｂ６またはＢ７に記載の半導体装置。
　［Ｂ９］前記第２ボディ領域は、前記メサ部外において一対の前記トレンチ分離構造のいずれか一方または双方に接している、Ｂ６～Ｂ８のいずれか一つに記載の半導体装置。
　［Ｂ１０］前記第１ボディ領域は、平面視において前記トレンチゲート構造に沿って帯状に延びている、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置。
　［Ｂ１１］前記第２ボディ領域は、平面視において前記トレンチ分離構造および前記トレンチゲート構造を取り囲んでいる、Ｂ１～Ｂ１０のいずれか一つに記載の半導体装置。
　［Ｂ１２］前記チップは、側面を有し、前記第２ボディ領域は、前記側面から露出している、Ｂ１～Ｂ１１のいずれか一つに記載の半導体装置。
　［Ｂ１３］前記第１ボディ領域の表層部に形成されたソース領域をさらに含む、Ｂ１～Ｂ１２のいずれか一つに記載の半導体装置。
　［Ｂ１４］前記ソース領域は、前記第２ボディ領域には形成されていない、Ｂ１３に記載の半導体装置。
　［Ｂ１５］前記ソース領域は、前記トレンチゲート構造に接し、前記トレンチ分離構造には接していない、Ｂ１３またはＢ１４に記載の半導体装置。
　［Ｂ１６］前記ソース領域は、平面視において前記トレンチゲート構造に沿って帯状に延びている、Ｂ１３～Ｂ１５のいずれか一つに記載の半導体装置。
　［Ｂ１７］前記トレンチゲート構造から前記第１方向に間隔を空けて前記第２方向に延びるように配置され、前記トレンチゲート構造から電気的に切り離されたダミートレンチ構造をさらに含む、Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置。
　［Ｂ１８］前記第１ボディ領域は、前記ダミートレンチ構造から電気的に切り離され、前記第２ボディ領域は、前記ダミートレンチ構造から電気的に切り離されている、Ｂ１７に記載の半導体装置。
　［Ｂ１９］前記ダミートレンチ構造は、前記トレンチゲート構造とは異なる内部構造を有している、Ｂ１７またはＢ１８に記載の半導体装置。
　［Ｂ２０］前記ダミートレンチ構造は、前記トレンチ分離構造とは異なる内部構造を有している、Ｂ１７～Ｂ１９のいずれか一つに記載の半導体装置。
　［Ｃ１］主面を有するチップと、前記主面に形成されたトレンチ分離構造と、前記トレンチ分離構造から間隔を空けて前記主面に形成されたトレンチゲート構造と、前記トレンチゲート構造および前記トレンチ分離構造の間に介在されるように前記主面に形成され、前記トレンチゲート構造から電気的に切り離されたダミートレンチ構造と、前記チップ内において前記トレンチゲート構造および前記ダミートレンチ構造の間の領域に形成された内側ダイオードと、前記チップ内において前記トレンチ分離構造および前記ダミートレンチ構造の間の領域に形成された中間ダイオードと、前記チップ内において前記トレンチ分離構造に対して前記ダミートレンチ構造とは反対側の領域に形成され、前記内側ダイオードおよび前記中間ダイオードから電気的に切り離された形成された外側ダイオードと、を含む、半導体装置。
　［Ｃ２］前記外側ダイオードは、電気的に浮遊状態に形成されている、Ｃ１に記載の半導体装置。
　［Ｃ３］前記中間ダイオードは、電気的に浮遊状態に形成されている、Ｃ１またはＣ２に記載の半導体装置。
　［Ｃ４］前記中間ダイオードは、前記内側ダイオードに電気的に接続されている、Ｃ１またはＣ２に記載の半導体装置。
　［Ｄ１］主面（３）を有するチップ（２）と、前記主面（３）に一方領域（９）および他方領域（１０）を区画するトレンチ分離構造（２０）と、前記一方領域（９）内に電気的に動作するように形成された第１ダイオード（Ｄ１、Ｄ３）と、前記他方領域（１０）内に形成され、前記トレンチ分離構造（２０）によって前記第１ダイオード（Ｄ１、Ｄ３）から電気的に切り離された第２ダイオード（Ｄ２）と、を含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ｄ２］前記第２ダイオード（Ｄ２）は、電気的に動作しないように形成されている、Ｄ１に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ｄ３］前記第１ダイオード（Ｄ１、Ｄ３）は、第１アノードおよび第１カソードを有し、前記第２ダイオード（Ｄ２）は、電気的に開放された第２アノード、および、前記第１カソードに電気的に接続された第２カソードを含む、Ｄ１またはＤ２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ｄ４］前記第１ダイオード（Ｄ１、Ｄ３）は、トランジスタ（ＭＩＳＦＥＴ）のボディダイオードとして機能する、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置。
　［Ｄ５］前記トレンチ分離構造（２０）には、ソース電位が印加される、Ｄ１～Ｄ４のいずれか一つに記載の半導体装置。
　［Ｅ１］主面（３）を有するチップ（２）と、前記主面（３）に設定された第１デバイス領域（９：９Ａ～９Ｄ）と、前記主面（３）において前記第１デバイス領域（９：９Ａ～９Ｄ）とは異なる領域に設定された第２デバイス領域（９：９Ａ～９Ｄ）と、前記主面（３）において前記第１デバイス領域（９：９Ａ～９Ｄ）および前記第２デバイス領域（９：９Ａ～９Ｄ）の間の領域に設定された外領域（１０：１０ａ、１０ｂ、１０ｃ）と、前記第１デバイス領域（９：９Ａ～９Ｄ）に形成された第１ダイオード（Ｄ１、Ｄ３）と、前記第２デバイス領域（９：９Ａ～９Ｄ）に形成された第２ダイオード（Ｄ１、Ｄ３）と、前記外領域（１０：１０ａ、１０ｂ、１０ｃ）に形成され、前記第１ダイオード（Ｄ１、Ｄ３）および前記第２ダイオード（Ｄ１、Ｄ３）から電気的に切り離された第３ダイオード（Ｄ２）と、を含む、半導体装置（１Ｃ）。
　［Ｅ２］前記第２ダイオード（Ｄ１、Ｄ３）は、前記第１ダイオード（Ｄ１、Ｄ３）に電気的に接続されている、Ｅ１に記載の半導体装置（１Ｃ）。
　［Ｅ３］前記第２ダイオード（Ｄ１、Ｄ３）は、前記第１ダイオード（Ｄ１、Ｄ３）と同時に作動される、Ｅ１またはＥ２に記載の半導体装置（１Ｃ）。
　［Ｅ４］前記第３ダイオード（Ｄ２）は、電気的に開放されている、Ｅ１～Ｅ３のいずれか一つに記載の半導体装置（１Ｃ）。
　［Ｅ５］前記第１ダイオード（Ｄ１、Ｄ３）は、第１アノードおよび第１カソードを有し、前記第２ダイオード（Ｄ１、Ｄ３）は、前記第１アノードに電気的に接続された第２アノード、および、前記第１カソードに電気的に接続された第２カソードを有し、前記第３ダイオード（Ｄ２）は、電気的に開放された第３アノード、ならびに、前記第１カソードおよび前記第２カソードに電気的に接続された第３カソードを有している、Ｅ１～Ｅ４のいずれか一つに記載の半導体装置（１Ｃ）。
　［Ｅ６］前記外領域（１０：１０ａ、１０ｂ、１０ｃ）は、平面視において前記第１デバイス領域（９：９Ａ～９Ｄ）および前記第２デバイス領域（９：９Ａ～９Ｄ）を取り囲み、前記第３ダイオード（Ｄ２）は、平面視において前記第１デバイス領域（９：９Ａ～９Ｄ）および前記第２デバイス領域（９：９Ａ～９Ｄ）を取り囲んでいる、Ｅ１～Ｅ５のいずれか一つに記載の半導体装置（１Ｃ）。
　［Ｅ７］前記チップ（２）は、側面（５Ａ～５Ｄ）を有し、前記第３ダイオード（Ｄ２）は、前記チップ（２）の前記側面（５Ａ～５Ｄ）から露出している、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置（１Ｃ）。
　［Ｅ８］前記第１デバイス領域（９：９Ａ～９Ｄ）に形成された第１トランジスタ（ＭＩＳＦＥＴ）と、前記第２デバイス領域（９：９Ａ～９Ｄ）に形成された第２トランジスタ（ＭＩＳＦＥＴ）と、をさらに含み、前記第１ダイオード（Ｄ１、Ｄ３）は、第１トランジスタ（ＭＩＳＦＥＴ）の第１ボディダイオードであり、前記第２ダイオード（Ｄ１、Ｄ３）は、前記第２トランジスタ（ＭＩＳＦＥＴ）の第２ボディダイオードである、Ｅ１～Ｅ７のいずれか一つに記載の半導体装置（１Ｃ）。
　［Ｅ９］前記第１トランジスタ（ＭＩＳＦＥＴ）は、一方方向に延びるストライプ状に配列された複数の第１ゲート構造（３０）を有し、前記第２トランジスタ（ＭＩＳＦＥＴ）は、前記一方方向に交差する方向に延びるストライプ状に配列された複数の第２ゲート構造（３０）を有している、Ｅ８に記載の半導体装置（１Ｃ）。
　［Ｅ１０］前記第１ゲート構造（３０）は、第１トレンチゲート構造（３０）からなり、前記第２ゲート構造（３０）は、第２トレンチゲート構造（３０）からなる、Ｅ９に記載の半導体装置（１Ｃ）。
　［Ｅ１１］前記第１デバイス領域（９：９Ａ～９Ｄ）および前記第２デバイス領域（９：９Ａ～９Ｄ）から前記外領域（１０：１０ａ、１０ｂ、１０ｃ）を区画するように前記主面（３）に形成されたトレンチ分離構造（２０）をさらに含む、Ｅ１～Ｅ１０のいずれか一つに記載の半導体装置（１Ｃ）。
　前記［Ｄ１］～［Ｄ５］ならびに前記［Ｅ１］～［Ｅ１１］に係る括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ　半導体装置
１Ｂ　半導体装置
１Ｃ　半導体装置
２　　チップ
３　　第１主面
５Ａ　第１側面
５Ｂ　第２側面
５Ｃ　第３側面
５Ｄ　第４側面
６　　第１領域
７　　第２領域
７Ａ　第１ボディ領域
７Ｂ　第２ボディ領域
９　　デバイス領域（内領域）
１０　外領域
２０　トレンチ分離構造
２１　分離トレンチ
２３　分離電極
３０　トレンチゲート構造
３１　ゲートトレンチ
３６　下電極
３７　上電極
４０　ダミートレンチ構造
４１　ダミートレンチ
４３　ダミー電極
４４　埋設絶縁体
５０　メサ部
６０　ソース領域（不純物領域）
Ｄ１　内側ダイオード
Ｄ２　外側ダイオード
Ｄ３　中間ダイオード
Ｘ　　第１方向
Ｙ　　第２方向

Claims (20)

  1. 　主面を有するチップと、
    　前記主面の表層部に形成された第１導電型の第１領域と、
    　前記第１領域の表層部に形成された第２導電型の第２領域と、
    　前記第２領域を貫通し、前記第２領域の内方を取り囲み、前記主面に前記第２領域の内方側の内領域および前記第２領域の外方側の外領域を区画するトレンチ分離構造と、
    　前記第２領域を貫通するように前記内領域に形成されたトレンチゲート構造と、
    　前記内領域に位置する前記第１領域および前記第２領域を含む内側ダイオードと、
    　前記外領域に位置する前記第１領域および前記第２領域を含み、前記トレンチ分離構造によって前記トレンチゲート構造および前記内側ダイオードから電気的に切り離された外側ダイオードと、を含む、半導体装置。
  2. 　前記外側ダイオードは、電気的に浮遊状態に形成された浮遊ダイオードからなる、請求項１に記載の半導体装置。
  3. 　前記外側ダイオードは、平面視において前記トレンチ分離構造を取り囲んでいる、請求項１または２に記載の半導体装置。
  4. 　前記チップは、側面を有し、
    　前記外側ダイオードは、前記チップの前記側面から露出している、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記トレンチゲート構造は、ゲートトレンチ内に上下方向に分離埋設された下電極および上電極を含むマルチ電極構造を有し、
    　前記内側ダイオードの前記第２領域は、前記下電極に電気的に接続されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　複数の前記トレンチゲート構造が、前記内領域にストライプ状に配列されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記トレンチ分離構造は、分離トレンチ内に埋設された分離電極を含み、
    　前記内側ダイオードの前記第２領域は、前記分離電極に電気的に接続されている、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記トレンチ分離構造は、単一の前記分離電極を含むシングル電極構造を有している、請求項７に記載の半導体装置。
  9. 　前記内領域において前記トレンチゲート構造に接するように前記第２領域の表層部に形成された第１導電型の不純物領域をさらに含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記不純物領域は、前記トレンチ分離構造に接しないように前記トレンチ分離構造から間隔を空けて形成されている、請求項９に記載の半導体装置。
  11. 　前記内領域における前記トレンチ分離構造および前記トレンチゲート構造の間の領域に前記第２領域を貫通するように形成され、前記トレンチゲート構造から電気的に切り離されたダミートレンチ構造をさらに含む、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記トレンチ分離構造および前記ダミートレンチ構造の間の領域に位置する前記第１領域および前記第２領域を含み、前記トレンチ分離構造によって前記外側ダイオードから電気的に切り離された中間ダイオードをさらに含む、請求項１１に記載の半導体装置。
  13. 　前記ダミートレンチ構造は、前記トレンチゲート構造とは異なる内部構造を有している、請求項１１または１２に記載の半導体装置。
  14. 　前記ダミートレンチ構造は、前記トレンチ分離構造とは異なる内部構造を有している、請求項１１～１３のいずれか一項に記載の半導体装置。
  15. 　前記ダミートレンチ構造は、ダミートレンチの底側に埋設されたダミー電極、および、前記ダミートレンチの開口側に埋設された絶縁体を含む、請求項１１～１４のいずれか一項に記載の半導体装置。
  16. 　前記ダミートレンチ構造は、前記ダミートレンチ内において前記絶縁体を挟んで前記ダミー電極に対向する電極を含まない、請求項１５に記載の半導体装置。
  17. 　主面を有するチップと、
    　第１方向に延びるように前記主面に形成されたトレンチ分離構造と、
    　前記第１方向に交差する第２方向に延びるように前記主面に形成され、前記トレンチ分離構造とメサ部を区画するトレンチゲート構造と、
    　前記メサ部内において前記主面の表層部に形成された第１ボディ領域と、
    　前記メサ部外において前記主面の表層部に形成され、前記トレンチ分離構造によって前記トレンチゲート構造および前記第１ボディ領域から電気的に切り離された第２ボディ領域と、を含む、半導体装置。
  18. 　前記第１ボディ領域には、ソース電位が付与され、
    　前記第２ボディ領域は、電気的に浮遊状態に形成されている、請求項１７に記載の半導体装置。
  19. 　一対の前記トレンチ分離構造が、前記第２方向に間隔を空けて前記主面に配列され、
    　前記トレンチゲート構造は、一対の前記トレンチ分離構造に挟まれた領域に形成され、一対の前記トレンチ分離構造と前記メサ部を区画し、
    　前記第２ボディ領域は、前記メサ部外において一対の前記トレンチ分離構造の双方に接している、請求項１７または１８に記載の半導体装置。
  20. 　前記チップは、側面を有し、
    　前記第２ボディ領域は、前記側面から露出している、請求項１７～１９のいずれか一項に記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085086A (ja) * 2006-09-27 2008-04-10 Toyota Industries Corp 半導体装置
JP2013033931A (ja) * 2011-06-08 2013-02-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2018125490A (ja) * 2017-02-03 2018-08-09 株式会社デンソー 半導体装置
JP2018186111A (ja) * 2017-04-24 2018-11-22 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP2019054071A (ja) * 2017-09-14 2019-04-04 株式会社東芝 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011199109A (ja) 2010-03-23 2011-10-06 Renesas Electronics Corp パワーｍｏｓｆｅｔ
JP7266214B2 (ja) 2019-09-30 2023-04-28 パナソニックＩｐマネジメント株式会社 電動工具、及び電池パック

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085086A (ja) * 2006-09-27 2008-04-10 Toyota Industries Corp 半導体装置
JP2013033931A (ja) * 2011-06-08 2013-02-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2018125490A (ja) * 2017-02-03 2018-08-09 株式会社デンソー 半導体装置
JP2018186111A (ja) * 2017-04-24 2018-11-22 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP2019054071A (ja) * 2017-09-14 2019-04-04 株式会社東芝 半導体装置

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