WO2024014362A1 - 半導体装置 - Google Patents

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WO2024014362A1
WO2024014362A1 PCT/JP2023/024812 JP2023024812W WO2024014362A1 WO 2024014362 A1 WO2024014362 A1 WO 2024014362A1 JP 2023024812 W JP2023024812 W JP 2023024812W WO 2024014362 A1 WO2024014362 A1 WO 2024014362A1
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electrode
trench
resistance
region
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和眞 森山
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ローム株式会社
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    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, a plurality of trench structures, and a gate pad portion. A plurality of trench structures are formed on a surface of a semiconductor substrate. The gate pad section is arranged on the semiconductor substrate so as to cover the plurality of trench structures.
  • the present disclosure provides a semiconductor device with a novel layout.
  • the present disclosure provides a chip having a main surface, a trench resistance structure formed on the main surface, a resistance film electrically connected to the trench resistance structure on the main surface, and a a gate terminal electrode having a resistance value and electrically connected to the trench resistance structure on the main surface via the resistance film; and a gate terminal electrode having a resistance value lower than the resistance film and on the main surface. and a gate wiring electrode electrically connected to the gate terminal electrode via the resistive film and the trench resistive structure.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment.
  • FIG. 2 is a plan view showing the layout of the first main surface.
  • FIG. 3 is an enlarged plan view showing the active region and the outer peripheral region.
  • FIG. 4 is a sectional view taken along the line IV-IV shown in FIG. 3.
  • FIG. 5 is a sectional view taken along the line V-V shown in FIG. 3.
  • FIG. 6 is a sectional view taken along the line VI-VI shown in FIG. 3.
  • FIG. 7 is an enlarged plan view showing the active region and boundary region.
  • FIG. 8 is a sectional view taken along line VIII-VIII shown in FIG. 7.
  • FIG. 9 is a sectional view taken along line IX-IX shown in FIG. 7.
  • FIG. 10 is a cross-sectional view showing the structure of the outer peripheral region.
  • FIG. 11 is an enlarged plan view showing the pad area.
  • FIG. 12 is an enlarged plan view showing the gate resistance structure shown in FIG. 11.
  • FIG. 13 is an enlarged plan view showing the inner part of the gate resistance structure shown in FIG. 12.
  • FIG. 14 is an enlarged plan view showing one end portion of the gate resistance structure shown in FIG. 12.
  • FIG. 15 is an enlarged plan view showing the other end of the gate resistance structure shown in FIG. 12.
  • FIG. 16 is a sectional view taken along the line XVI-XVI shown in FIG. 13.
  • FIG. 17 is a sectional view taken along the line XVII-XVII shown in FIG. 13.
  • FIG. 18 is a sectional view taken along the line XVIII-XVIII shown in FIG. 13.
  • FIG. 19 is a sectional view taken along the line XIX-XIX shown in FIG. 13.
  • FIG. 20 is a sectional view taken along the line XX-XX shown in FIG. 14.
  • FIG. 21 is a sectional view taken along the line XXI-XXI shown in FIG. 15.
  • FIG. 22 is a sectional view taken along the line XXII-XXII shown in FIG. 12.
  • FIG. 23 is a plan view showing the layout of a resistive film, a gate electrode film, and a gate wiring film.
  • FIG. 24 is an electric circuit diagram showing a gate resistance structure, a gate terminal electrode, and a gate wiring electrode.
  • FIG. 25 is an enlarged plan view showing the layout of the first main surface of the semiconductor device according to the second embodiment.
  • FIG. 26 is a sectional view taken along the line XXVI-XXVI shown in FIG. 25.
  • FIG. 27 is a plan view showing the layout of the first main surface of the semiconductor device according to the third embodiment.
  • FIG. 28 is a cross-sectional view showing the structure of the semiconductor device shown in FIG. 27 on the boundary region side.
  • FIG. 29 is a cross-sectional view showing the structure of the outer peripheral region side of the semiconductor device shown in FIG. 27.
  • FIG. 30 is an enlarged plan view showing a first resistance connection electrode according to a modification.
  • FIG. 31 is a cross-sectional view showing the second resistance connection electrode according to the first modification.
  • FIG. 32 is an enlarged plan view showing the second resistance connection electrode according to the second modification.
  • FIG. 33 is an enlarged plan view showing the second resistance connection electrode according to the third modification.
  • FIG. 34 is a sectional view showing the third resistance connection electrode according to the first modification.
  • FIG. 35 is an enlarged plan view showing the third resistance connection electrode according to the second modification.
  • FIG. 36 is an enlarged plan view showing a third resistance connection electrode according to a third modification.
  • FIG. 37 is an enlarged plan view showing the gate resistance structure according to the first modification.
  • FIG. 38 is an enlarged plan view showing the inner part of the gate resistance structure shown in FIG. 37.
  • FIG. 39 is an enlarged plan view showing a gate resistance structure according to a second modification.
  • FIG. 40 is an enlarged plan view showing a gate resistance structure according to a third modification.
  • FIG. 41 is an electric circuit diagram showing a gate resistance structure, a gate terminal electrode, and a gate wiring electrode.
  • FIG. 42 is a plan view showing a gate wiring electrode according to a modified example and an emitter terminal electrode according to a modified example.
  • FIG. 43 is an enlarged plan view showing a gate connection electrode according to a modification.
  • FIG. 44 is a sectional view taken along the line XLIV-XLIV shown in FIG. 43.
  • this phrase includes a numerical value (form) that is equal to the numerical value (form) of the comparison target; It also includes a numerical error (form error) in the range of ⁇ 10% based on (form).
  • a numerical value that is equal to the numerical value (form) of the comparison target
  • a numerical error form error in the range of ⁇ 10% based on (form).
  • words such as “first”, “second”, “third”, etc. are used, but these are symbols attached to the name of each structure to clarify the order of explanation; It is not given for the purpose of limiting the name.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a plan view showing the layout of the first main surface 3.
  • FIG. 3 is an enlarged plan view showing the active region 6 and the outer peripheral region 9.
  • FIG. 4 is a sectional view taken along the line IV-IV shown in FIG. 3.
  • FIG. 5 is a sectional view taken along the line V-V shown in FIG. 3.
  • FIG. 6 is a cross-sectional view taken along the line VI-VI shown in FIG. 3.
  • FIG. 7 is an enlarged plan view showing active region 6 and boundary region 8.
  • FIG. 8 is a sectional view taken along line VIII-VIII shown in FIG. 7.
  • FIG. 9 is a sectional view taken along line IX-IX shown in FIG. 7.
  • FIG. 10 is a cross-sectional view showing the structure of the outer peripheral region 9. As shown in FIG.
  • the semiconductor device 1A is an IGBT semiconductor device including an IGBT (Insulated Gate Bipolar Transistor).
  • a semiconductor device 1A includes a chip 2 having a hexahedral shape (specifically, a rectangular parallelepiped shape).
  • Chip 2 may also be referred to as a "semiconductor chip.”
  • the chip 2 has a single layer structure made of a silicon single crystal substrate (semiconductor substrate).
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed into a rectangular shape in a plan view (hereinafter simply referred to as "plan view") as seen from the normal direction Z thereof.
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3 and face in a second direction Y that intersects the first direction X along the first main surface 3.
  • the second direction Y is orthogonal to the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the semiconductor device 1A includes a plurality of active regions 6 provided at intervals on the first main surface 3.
  • the plurality of active regions 6 include a first active region 6A on one side and a second active region 6B on the other side.
  • the first active region 6A is provided in a region on the first side surface 5A side with respect to a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the second active region 6B is provided in a region on the second side surface 5B side with respect to a straight line that crosses the center of the first main surface 3 in the first direction X.
  • each active region 6 is formed into a polygonal shape having four sides parallel to the periphery of the chip 2 in plan view.
  • the planar shape of each active region 6 is arbitrary.
  • the semiconductor device 1A includes a non-active region 7 provided in a region outside the plurality of active regions 6 on the first main surface 3.
  • Non-active region 7 includes a boundary region 8 and a peripheral region 9.
  • the boundary region 8 is provided in a band shape extending in the first direction X in a region between the first active region 6A and the second active region 6B.
  • the boundary region 8 is located on a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the boundary region 8 includes a pad region 10 having a relatively large width in the second direction Y, and a street region 11 having a width smaller than the width of the pad region 10 in the second direction Y.
  • Pad region 10 may also be referred to as a "first border region” or a "wide region.”
  • the street area 11 may be referred to as a "second boundary area,” a "line area,” or a "narrow area.”
  • the pad region 10 is provided in a region on one side (third side surface 5C side) in the first direction X.
  • the pad region 10 is located on a straight line that crosses the center of the first main surface 3 in the first direction X in a plan view, and is provided in a rectangular shape near the center of the third side surface 5C.
  • the street region 11 is provided in a region on the other side (the fourth side surface 5D side) in the first direction X with respect to the pad region 10.
  • the street region 11 is drawn out in a band shape from the pad region 10 toward the fourth side surface 5D, and is located on a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the outer peripheral region 9 is provided at the peripheral edge of the chip 2 so as to surround the plurality of active regions 6 all at once.
  • the outer peripheral region 9 is provided in an annular shape (in this embodiment, a square annular shape) extending along the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the outer peripheral region 9 is connected to the pad region 10 on one side of the first main surface 3 (the third side surface 5C side), and is connected to the street region 11 on the other side of the first main surface 3 (the fourth side surface 5D side). ing.
  • the semiconductor device 1A includes an n-type (first conductivity type) drift region 12 formed inside the chip 2.
  • the drift region 12 is formed throughout the interior of the chip 2 .
  • the chip 2 is made of an n-type semiconductor substrate (n-type semiconductor chip), and the drift region 12 is formed using the n-type chip 2.
  • the semiconductor device 1A includes an n-type buffer region 13 formed in the surface layer portion of the second main surface 4.
  • the buffer region 13 is formed in a layered manner extending along the second main surface 4 over the entire second main surface 4 .
  • Buffer region 13 has a higher n-type impurity concentration than drift region 12.
  • the presence or absence of the buffer area 13 is arbitrary, and a configuration without the buffer area 13 may be adopted.
  • the semiconductor device 1A includes a p-type (second conductivity type) collector region 14 formed in the surface layer portion of the second main surface 4.
  • the collector region 14 is formed in the surface layer portion of the buffer region 13 on the second main surface 4 side.
  • the collector region 14 is formed in a layered shape extending along the second main surface 4 over the entire second main surface 4 .
  • the collector region 14 is exposed from part of the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1A includes a plurality of trench isolation structures 15 formed on the first main surface 3 so as to partition a plurality of active regions 6.
  • a gate potential is applied to the plurality of trench isolation structures 15 .
  • Trench isolation structure 15 may also be referred to as a "trench gate isolation structure” or a "trench gate connection structure.”
  • the plurality of trench isolation structures 15 include a first trench isolation structure 15A on the first active region 6A side and a second trench isolation structure 15B on the second active region 6B side.
  • the first trench isolation structure 15A surrounds the first active region 6A and partitions the first active region 6A from the boundary region 8 and the outer peripheral region 9.
  • the first trench isolation structure 15A is formed into a polygonal ring shape having four sides parallel to the periphery of the chip 2 in plan view.
  • the first trench isolation structure 15A has a bent portion so as to partition the pad region 10 and the street region 11 of the boundary region 8 in plan view.
  • the second trench isolation structure 15B surrounds the second active region 6B and partitions the second active region 6B from the boundary region 8 and the outer peripheral region 9.
  • the second trench isolation structure 15B is formed into a polygonal ring shape having four sides parallel to the periphery of the chip 2 in plan view.
  • the second trench isolation structure 15B has a bent portion so as to partition the pad region 10 and the street region 11 of the boundary region 8 in plan view.
  • the trench isolation structure 15 has a width less than the width of the street region 11.
  • the width of trench isolation structure 15 is the width in the direction perpendicular to the direction in which trench isolation structure 15 extends.
  • the width of the trench isolation structure 15 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the trench isolation structure 15 is preferably 0.3 ⁇ m or more and 1 ⁇ m or less. It is particularly preferable that the width of the trench isolation structure 15 is 0.4 ⁇ m or more and 0.7 ⁇ m or less.
  • Trench isolation structure 15 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less. The depth of the trench isolation structure 15 is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • Trench isolation structure 15 includes an isolation trench 16, an isolation insulating film 17, and an isolation buried electrode 18.
  • Isolation trench 16 is formed in first main surface 3 and partitions the wall surface of trench isolation structure 15 .
  • the isolation insulating film 17 covers the wall surface of the isolation trench 16 in the form of a film.
  • Isolation insulating film 17 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film.
  • the isolation insulating film 17 has a single layer structure consisting of a single insulating film. It is particularly preferable that the isolation insulating film 17 includes a silicon oxide film made of an oxide of the chip 2.
  • the isolation buried electrode 18 is buried in the isolation trench 16 with the isolation insulating film 17 in between. Separate buried electrode 18 may include conductive polysilicon. A gate potential is applied to the separate buried electrode 18.
  • the semiconductor device 1A includes an IGBT structure Tr (transistor structure) formed in each active region 6.
  • the IGBT structure Tr is not formed in the non-active region 7. Since the configuration on the second active region 6B side (the configuration of the IGBT structure Tr) is almost the same as the configuration on the first active region 6A side (the configuration of the IGBT structure Tr), the configuration on the first active region 6A side will be explained below. be done.
  • the configuration on the second active region 6B side is line-symmetrical with the configuration on the first active region 6A side with the boundary region 8 in between.
  • the description of the structure on the second active region 6B side the description of the structure on the first active region 6A side is applied and will be omitted.
  • the semiconductor device 1A includes a p-type base region 20 formed in the surface layer portion of the first main surface 3 in the first active region 6A.
  • Base region 20 may be referred to as a "body region” or a "channel region.”
  • Base region 20 extends in a layered manner along first main surface 3 and is connected to the inner peripheral wall of trench isolation structure 15 .
  • Base region 20 is formed shallower than trench isolation structure 15 and has a bottom portion located closer to first main surface 3 than the bottom wall of trench isolation structure 15 .
  • the bottom of the base region 20 is preferably located closer to the first main surface 3 than the middle part of the depth range of the trench isolation structure 15 .
  • the semiconductor device 1A includes a plurality of first trench structures 21 formed on the first main surface 3 in the first active region 6A.
  • a gate potential is applied to the plurality of first trench structures 21 .
  • the first trench structure 21 may be referred to as a "trench gate structure".
  • the plurality of first trench structures 21 penetrate the base region 20 to reach the drift region 12.
  • the plurality of first trench structures 21 are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y. That is, the plurality of first trench structures 21 are arranged in stripes extending in the second direction Y.
  • Each first trench structure 21 has one end on the boundary region 8 side and the other end on the outer peripheral region 9 side in the longitudinal direction (second direction Y). One end and the other end of the plurality of first trench structures 21 are mechanically and electrically connected to the trench isolation structure 15. That is, the plurality of first trench structures 21 together with the trench isolation structure 15 constitute one ladder-like trench structure.
  • the connection between the first trench structure 21 and the trench isolation structure 15 may be considered part of the trench isolation structure 15 and/or part of the first trench structure 21 .
  • the interval between the plurality of first trench structures 21 is preferably less than the width of the street region 11.
  • the width of the first trench structure 21 is less than the width of the street region 11.
  • the width of the first trench structure 21 is the width in the direction perpendicular to the direction in which the first trench structure 21 extends.
  • the width of the first trench structure 21 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the first trench structure 21 is preferably 0.3 ⁇ m or more and 1 ⁇ m or less. It is particularly preferable that the width of the first trench structure 21 is 0.4 ⁇ m or more and 0.7 ⁇ m or less.
  • the width of the first trench structure 21 is approximately equal to the width of the trench isolation structure 15.
  • the first trench structure 21 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the first trench structure 21 is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the first trench structure 21 is approximately equal to the depth of the trench isolation structure 15.
  • the first trench structure 21 includes a first trench 22, a first insulating film 23, and a first buried electrode 24.
  • the first trench 22 is formed on the first main surface 3 and partitions the wall surface of the first trench structure 21 .
  • the first trench 22 communicates with the isolation trench 16 at both ends in the second direction Y.
  • the side wall of the first trench 22 communicates with the side wall of the isolation trench 16, and the bottom wall of the first trench 22 communicates with the bottom wall of the isolation trench 16.
  • the first insulating film 23 covers the wall surface of the first trench 22 in the form of a film.
  • the first insulating film 23 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film. It is preferable that the first insulating film 23 has a single layer structure consisting of a single insulating film.
  • the first insulating film 23 includes a silicon oxide film made of an oxide of the chip 2.
  • the first insulating film 23 is made of the same insulating film as the isolation insulating film 17.
  • the first insulating film 23 is connected to the isolation insulating film 17 at a communication portion between the isolation trench 16 and the first trench 22 .
  • the first buried electrode 24 is buried in the first trench 22 with the first insulating film 23 in between.
  • the first buried electrode 24 may include conductive polysilicon.
  • a gate potential is applied to the first buried electrode 24.
  • the first buried electrode 24 is mechanically and electrically connected to the separated buried electrode 18 at a communication portion between the separation trench 16 and the first trench 22 .
  • the semiconductor device 1A includes a plurality of second trench structures 25 each formed in a region between a plurality of adjacent first trench structures 21 on the first main surface 3 of the first active region 6A.
  • the second trench structure 25 may be referred to as an "emitter trench structure".
  • Each second trench structure 25 is formed at intervals in the first direction X from the plurality of first trench structures 21 in a plan view, and is formed in a square ring shape extending in the second direction Y.
  • the width of the second trench structure 25 is preferably less than the width of the street region 11.
  • the width of the second trench structure 25 is the width in the direction perpendicular to the direction in which the second trench structure 25 extends.
  • the width of the second trench structure 25 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the second trench structure 25 is preferably 0.3 ⁇ m or more and 1 ⁇ m or less. It is particularly preferable that the width of the second trench structure 25 is 0.4 ⁇ m or more and 0.7 ⁇ m or less.
  • the width of the second trench structure 25 is approximately equal to the width of the first trench structure 21.
  • the second trench structure 25 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the second trench structure 25 is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the second trench structure 25 is approximately equal to the depth of the first trench structure 21.
  • the second trench structure 25 includes a second trench 26, a second insulating film 27, and a second buried electrode 28.
  • the second trench 26 is formed in the first main surface 3 and partitions the wall surface of the second trench structure 25.
  • the second insulating film 27 covers the wall surface of the second trench 26 in the form of a film.
  • the second insulating film 27 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film. It is preferable that the second insulating film 27 has a single layer structure consisting of a single insulating film. It is particularly preferable that the second insulating film 27 includes a silicon oxide film made of an oxide of the chip 2 . In this embodiment, the second insulating film 27 is made of the same insulating film as the first insulating film 23.
  • the second buried electrode 28 is buried in the second trench 26 with the second insulating film 27 interposed therebetween.
  • Second buried electrode 28 may include conductive polysilicon. An emitter potential is applied to the second buried electrode 28.
  • the semiconductor device 1A includes a plurality of n-type emitter regions 29 formed in the surface layer of the base region 20 in the first active region 6A.
  • Each of the plurality of emitter regions 29 has a higher n-type impurity concentration than the drift region 12.
  • the plurality of emitter regions 29 are formed on both sides of the plurality of first trench structures 21, respectively.
  • the plurality of emitter regions 29 are each formed in a band shape extending along the plurality of first trench structures 21 in plan view.
  • the plurality of emitter regions 29 may be formed at intervals along the plurality of first trench structures 21 in plan view.
  • the plurality of emitter regions 29 are formed in a region between the first trench structure 21 and the second trench structure 25 so as to be connected to the first trench structure 21 and the second trench structure 25.
  • Emitter region 29 is preferably not formed in the region between trench isolation structure 15 and outermost first trench structure 21 .
  • the semiconductor device 1A includes a plurality of contact holes 30 formed in the first main surface 3 to expose the emitter region 29 in the first active region 6A.
  • the plurality of contact holes 30 are formed on both sides of the plurality of first trench structures 21 at intervals from the plurality of first trench structures 21 .
  • the plurality of contact holes 30 may each be formed in a tapered shape in which the opening width narrows from the opening toward the bottom wall.
  • the plurality of contact holes 30 may be spaced apart from the bottom of the emitter region 29 toward the first main surface 3 so as not to reach the base region 20. Of course, the plurality of contact holes 30 may extend through the emitter region 29 to reach the base region 20.
  • the plurality of contact holes 30 are each formed in a band shape extending along the plurality of first trench structures 21 in plan view. It is preferable that the plurality of contact holes 30 are shorter than the plurality of first trench structures 21 in the longitudinal direction (second direction Y). It is particularly preferred that the plurality of contact holes 30 are shorter than the plurality of second trench structures 25 .
  • the semiconductor device 1A includes a plurality of p-type contact regions 31 formed in a region different from the plurality of emitter regions 29 in the surface layer portion of the base region 20 of the first active region 6A.
  • the plurality of contact regions 31 have a higher p-type impurity concentration than the base region 20.
  • the plurality of contact regions 31 are each formed in a band shape extending along the corresponding contact hole 30 in plan view.
  • the bottoms of the plurality of contact regions 31 are each formed in a region between the bottom wall of the corresponding contact hole 30 and the bottom of the base region 20 .
  • the semiconductor device 1A includes a plurality of p-type floating regions 32 formed in regions surrounded by a plurality of second trench structures 25 in the surface layer portion of the first main surface 3 of the first active region 6A.
  • the plurality of floating regions 32 are formed in an electrically floating state.
  • an emitter potential may be applied to the plurality of floating regions 32.
  • the plurality of floating regions 32 have a higher p-type impurity concentration than the base region 20.
  • Each floating region 32 extends in a layered manner along the first main surface 3 and is connected to the inner peripheral wall of each second trench structure 25.
  • Each floating region 32 is preferably formed deeper than the middle part of the depth range of the second trench structure 25. In this embodiment, each floating region 32 is formed deeper than the second trench structure 25 and has a portion that covers the bottom wall of the second trench structure 25 .
  • the first active region 6A includes, as an IGBT structure Tr, a base region 20, a plurality of first trench structures 21, a plurality of second trench structures 25, a plurality of emitter regions 29, a plurality of contact holes 30, a plurality of A contact region 31 and a plurality of floating regions 32 are included.
  • the second active region 6B includes a base region 20, a plurality of first trench structures 21, a plurality of second trench structures 25, a plurality of emitter regions 29, a plurality of , a contact hole 30 , a plurality of contact regions 31 , and a plurality of floating regions 32 .
  • the semiconductor device 1A includes a p-type boundary well region 40 formed in the surface layer portion of the first main surface 3 in the boundary region 8.
  • Boundary well region 40 has a higher p-type impurity concentration than base region 20 in this embodiment.
  • the boundary well region 40 may have a lower p-type impurity concentration than the base region 20.
  • the boundary well region 40 is formed in a band shape extending in the first direction X along the boundary region 8 in plan view. That is, the boundary well region 40 is formed in a layer shape extending along the first main surface 3 in a region sandwiched between the first trench isolation structure 15A and the second trench isolation structure 15B, and is exposed from the first main surface 3. There is. The boundary well region 40 is formed in a region sandwiched between the plurality of first trench structures 21 on the first active region 6A side and the plurality of first trench structures 21 on the second active region 6B side.
  • the boundary well region 40 includes a first boundary well region 40A formed in the pad region 10 and a second boundary well region 40B formed in the street region 11.
  • the first boundary well region 40A has a relatively large region width in the second direction Y.
  • the first boundary well region 40A is formed in a polygonal shape (quadrangular in this form) in plan view. Preferably, the first boundary well region 40A is formed over the entire pad region 10.
  • the second boundary well region 40B has a region width smaller than that of the first boundary well region 40A in the second direction Y, and is drawn out in a band shape from the first boundary well region 40A toward the street region 11. .
  • the second boundary well region 40B is located on a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the second boundary well region 40B is a region on one side (the third side surface 5C side) in the first direction It extends in a band-like manner so as to be located in the area (side).
  • the boundary well region 40 is formed deeper than the base region 20. It is particularly preferable that the boundary well region 40 is formed deeper than the plurality of trench isolation structures 15 (the plurality of first trench structures 21). In this embodiment, the boundary well region 40 has a width greater than the width of the boundary region 8 in the second direction Y, and is drawn out from the boundary region 8 into the plurality of active regions 6 .
  • the boundary well region 40 is connected to a plurality of trench isolation structures 15 adjacent to each other in the second direction Y.
  • Boundary well region 40 has a portion that covers the bottom walls of multiple trench isolation structures 15 .
  • the boundary well region 40 has a portion that traverses the plurality of trench isolation structures 15 and covers the bottom walls of the plurality of first trench structures 21 .
  • the boundary well region 40 covers the sidewalls of the trench isolation structure 15 and the sidewalls of the plurality of trench structures in the plurality of active regions 6 and is connected to each base region 20 in the surface layer portion of the first main surface 3.
  • the depth of the boundary well region 40 may be greater than or equal to 1 ⁇ m and less than or equal to 20 ⁇ m.
  • the depth of the boundary well region 40 is preferably 5 ⁇ m or more and 10 ⁇ m or less.
  • the semiconductor device 1A includes a p-type outer peripheral well region 41 formed in the surface layer portion of the first main surface 3 in the outer peripheral region 9.
  • the outer peripheral well region 41 has a higher p-type impurity concentration than the base region 20.
  • the outer peripheral well region 41 may have a lower p-type impurity concentration than the base region 20.
  • the p-type impurity concentration of the outer peripheral well region 41 is preferably approximately equal to the p-type impurity concentration of the boundary well region 40.
  • the outer peripheral well region 41 is formed in a layered shape extending along the first main surface 3 and is exposed from the first main surface 3.
  • the outer peripheral well region 41 is formed at a distance inward from the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the outer peripheral well region 41 is formed in a band shape extending along the plurality of active regions 6 in plan view.
  • the outer peripheral well region 41 is formed in an annular shape (in this embodiment, a square annular shape) that collectively surrounds the plurality of active regions 6 in plan view.
  • the outer peripheral well region 41 is formed deeper than the base region 20. It is particularly preferable that the outer peripheral well region 41 is formed deeper than the plurality of trench isolation structures 15 (the plurality of first trench structures 21). Preferably, the peripheral well region 41 has approximately the same depth as the boundary well region 40.
  • the outer peripheral well region 41 is connected to the plurality of trench isolation structures 15.
  • the outer peripheral well region 41 has a portion that covers the bottom walls of the plurality of trench isolation structures 15 .
  • the outer peripheral well region 41 is drawn out from the outer peripheral region 9 into the plurality of active regions 6 .
  • the outer peripheral well region 41 has a portion that traverses the plurality of trench isolation structures 15 and covers the bottom walls of the plurality of first trench structures 21 .
  • the outer peripheral well region 41 covers the sidewalls of the trench isolation structure 15 and the plurality of first trench structures 21 in each active region 6, and is connected to the plurality of base regions 20 in the surface layer portion of the first main surface 3. There is.
  • the outer circumferential well region 41 is connected to the boundary well region 40 at the junction between the boundary region 8 and the outer circumferential region 9 . In other words, the outer peripheral well region 41 and the boundary well region 40 partition a plurality of active regions 6 .
  • the semiconductor device 1A includes at least one (in this embodiment, a plurality of) p-type field regions 42 formed in the surface layer of the first main surface 3 in the outer peripheral region 9.
  • the number of field regions 42 is arbitrary, and may be 1 or more and 20 or less (typically 3 or more and 10 or less).
  • the plurality of field regions 42 may have a higher p-type impurity concentration than the base region 20.
  • the plurality of field regions 42 may have a higher p-type impurity concentration than the outer peripheral well region 41.
  • the plurality of field regions 42 may have a lower p-type impurity concentration than the outer peripheral well region 41.
  • the plurality of field regions 42 may have approximately the same p-type impurity concentration as the outer peripheral well region 41.
  • the plurality of field regions 42 are formed in an electrically floating state.
  • the plurality of field regions 42 are formed in a region between the periphery of the chip 2 and the outer periphery well region 41 at intervals from the periphery of the chip 2 and the outer periphery well region 41 .
  • the plurality of field regions 42 are formed in a band shape extending along the outer peripheral well region 41 in plan view.
  • the plurality of field regions 42 are formed in an annular shape (quadrangular annular shape) surrounding the outer peripheral well region 41 in plan view.
  • the plurality of field regions 42 are formed deeper than the base region 20.
  • the plurality of field regions 42 may be formed to have approximately the same depth as the outer peripheral well region 41.
  • the plurality of field regions 42 may be formed shallower than the outer peripheral well region 41.
  • the plurality of field regions 42 may be formed with a constant depth.
  • the spacing between the plurality of field regions 42 may gradually increase toward the periphery of the chip 2.
  • Each of the plurality of field regions 42 has a width smaller than the width of the outer peripheral well region 41.
  • the outermost field region 42 among the plurality of field regions 42 may be formed wider than the other field regions 42 .
  • the semiconductor device 1A includes an n-type channel stop region 43 formed in the surface layer of the first main surface 3 at a distance from the plurality of field regions 42 toward the peripheral edge of the chip 2 in the outer peripheral region 9.
  • Channel stop region 43 has a higher n-type impurity concentration than drift region 12 .
  • the channel stop region 43 is formed in a band shape extending along the periphery of the chip 2 in plan view.
  • the channel stop region 43 is formed in an annular shape (quadrangular annular shape) surrounding the plurality of field regions 42 in plan view.
  • the channel stop region 43 may be exposed from the first to fourth side surfaces 5A to 5D.
  • Channel stop region 43 is formed in an electrically floating state.
  • the semiconductor device 1A includes a main surface insulating film 45 that selectively covers the first main surface 3.
  • the main surface insulating film 45 selectively covers the first main surface 3 in the active region 6 , boundary region 8 , and outer peripheral region 9 .
  • Main surface insulating film 45 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film.
  • the main surface insulating film 45 has a single layer structure consisting of a single insulating film. It is particularly preferable that the main surface insulating film 45 includes a silicon oxide film made of an oxide of the chip 2 . In this embodiment, the main surface insulating film 45 is made of the same insulating film as the first insulating film 23 (isolation insulating film 17). The main surface insulating film 45 covers the first main surface 3 so as to expose the trench isolation structure 15, the first trench structure 21, and the second trench structure 25.
  • the main surface insulating film 45 is connected to the isolation insulating film 17, the first insulating film 23, and the second insulating film 27, and exposes the separated buried electrode 18, the first buried electrode 24, and the second buried electrode 28. I'm letting you do it.
  • the main surface insulating film 45 selectively covers the boundary well region 40 , the peripheral well region 41 , the field region 42 , and the channel stop region 43 in the boundary region 8 and the peripheral region 9 .
  • the main surface insulating film 45 is formed at a distance inward from the periphery of the first main surface 3, and defines a removed portion 46 that exposes the periphery of the first main surface 3.
  • the removed portion 46 exposes the channel stop region 43 at the peripheral edge of the first main surface 3 .
  • the removed portion 46 is formed in a band shape extending along the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D). In this embodiment, the removal portion 46 is formed in an annular shape extending along the periphery of the first main surface 3 .
  • semiconductor device 1A includes a plurality of emitter electrode films 47 disposed on first main surface 3 so as to cover a plurality of second trench structures 25 in active region 6. .
  • the plurality of emitter electrode films 47 are arranged on the main surface insulating film 45.
  • the plurality of emitter electrode films 47 may include conductive polysilicon.
  • the plurality of emitter electrode films 47 cover both ends of the plurality of second trench structures 25 in the second direction Y, respectively.
  • the plurality of emitter electrode films 47 are formed in a band shape extending in the second direction Y in a region between the corresponding second trench structure 25 and trench isolation structure 15.
  • the plurality of emitter electrode films 47 are formed at intervals from the trench isolation structure 15 to the second trench structure 25 side.
  • the plurality of emitter electrode films 47 face the base region 20 with the main surface insulating film 45 in between.
  • the plurality of emitter electrode films 47 are each formed integrally with the second buried electrodes 28 of the plurality of second trench structures 25.
  • each of the plurality of emitter electrode films 47 is formed by a portion of the second buried electrode 28 drawn out in a film shape onto the first main surface 3 (main surface insulating film 45).
  • the plurality of emitter electrode films 47 may be formed separately from the second buried electrode 28.
  • FIG. 11 is an enlarged plan view showing the pad region 10.
  • FIG. 12 is an enlarged plan view showing the gate resistance structure 50 shown in FIG. 11.
  • FIG. 13 is an enlarged plan view showing the inner part of the gate resistance structure 50 shown in FIG. 12.
  • FIG. 14 is an enlarged plan view showing one end portion of the gate resistance structure 50 shown in FIG. 12.
  • FIG. 15 is an enlarged plan view showing the other end of the gate resistance structure 50 shown in FIG. 12.
  • FIG. 16 is a cross-sectional view taken along the line XVI-XVI shown in FIG. 13.
  • FIG. 17 is a sectional view taken along the line XVII-XVII shown in FIG. 13.
  • FIG. 18 is a sectional view taken along the line XVIII-XVIII shown in FIG. 13.
  • FIG. 19 is a sectional view taken along the line XIX-XIX shown in FIG. 13.
  • FIG. 20 is a sectional view taken along the line XX-XX shown in FIG. 14.
  • FIG. 21 is a cross-sectional view taken along the line XXI-XXI shown in FIG. 15.
  • FIG. 22 is a sectional view taken along the line XXII-XXII shown in FIG. 12.
  • FIG. 23 is a plan view showing the layout of the resistive film 60, the gate electrode film 64, and the gate wiring film 65.
  • FIG. 24 is an electrical circuit diagram showing the gate resistance structure 50, the gate terminal electrode 90, and the gate wiring electrode 93.
  • semiconductor device 1A includes a gate resistance structure 50 formed in pad region 10.
  • the gate resistance structure 50 constitutes a gate resistance RG for the gate of the IGBT (the first trench structure 21 of the IGBT structure Tr).
  • the gate resistance RG (gate resistance structure 50) is effective in suppressing oscillation (noise) caused by parasitic inductance during turn-off.
  • the gate resistance structure 50 includes a plurality of trench resistance structures 51 formed on the first main surface 3 in the pad region 10. Although a gate potential is applied to the plurality of trench resistance structures 51, the plurality of trench resistance structures 51 do not contribute to channel control.
  • the plurality of gate resistance structures 50 constitute a first trench group 52 and a second trench group 53.
  • the first trench group 52 includes a plurality of first trench resistance structures 51A that constitute a part of the plurality of trench resistance structures 51, and is provided on one side in the second direction Y (first side surface 5A side).
  • the number of first trench resistance structures 51A is arbitrary and adjusted based on the resistance value to be achieved.
  • the first trench group 52 may include 2 or more and 100 or less first trench resistance structures 51A.
  • the number of first trench resistance structures 51A is preferably 50 or less.
  • the number of first trench resistance structures 51A may be 25 or less.
  • the number of first trench resistance structures 51A is preferably five or more.
  • the gate resistance structure 50 may include a single first trench resistance structure 51A instead of the first trench group 52.
  • the first trench group 52 is provided in a region on one side (first side surface 5A) in the second direction Y with respect to a straight line that crosses the center of the first main surface 3 in the first direction X. .
  • the first trench group 52 is preferably arranged so as to be unevenly distributed on the active region 6 side (street region 11 side) rather than the outer peripheral region 9 in the pad region 10 .
  • the first trench group 52 is arranged at intervals from the center of the pad region 10 toward the active region 6 side (street region 11 side). These configurations are effective in suppressing electric field concentration on the plurality of first trench resistance structures 51A.
  • the plurality of first trench resistance structures 51A are formed on the first main surface 3 at intervals from the plurality of trench isolation structures 15 (the plurality of first trench structures 21).
  • the plurality of first trench resistance structures 51A are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y.
  • the plurality of first trench resistance structures 51A are arranged in stripes extending in the second direction Y.
  • the plurality of first trench resistance structures 51A each have one end in the second direction Y (on the first side surface 5A side) and the other end on the other side in the second direction Y (on the second side surface 5B side). are doing.
  • the plurality of first trench resistance structures 51A extend from the bottom of the boundary well region 40 (first boundary well region 40A) toward the first main surface 3 so as to be located within the boundary well region 40 (first boundary well region 40A). They are formed at intervals and face the drift region 12 with a part of the boundary well region 40 interposed therebetween. That is, the plurality of first trench resistance structures 51A do not penetrate the boundary well region 40 (first boundary well region 40A).
  • the interval between the plurality of first trench resistance structures 51A is preferably less than the width of the street region 11.
  • the spacing between the plurality of first trench resistance structures 51A is approximately equal to the spacing between the first trench structure 21 and the second trench structure 25.
  • the interval between the plurality of first trench resistance structures 51A may be smaller than the interval between the first trench structure 21 and the second trench structure 25.
  • the interval between the plurality of first trench resistance structures 51A may be larger than the interval between the first trench structure 21 and the second trench structure 25.
  • the width of the first trench resistance structure 51A is preferably less than the width of the street region 11.
  • the width of the first trench resistance structure 51A is the width in the direction perpendicular to the direction in which the first trench resistance structure 51A extends.
  • the width of the first trench resistance structure 51A may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the first trench resistance structure 51A is preferably 0.3 ⁇ m or more and 1 ⁇ m or less. It is particularly preferable that the width of the first trench resistance structure 51A is 0.4 ⁇ m or more and 0.7 ⁇ m or less.
  • the width of the first trench resistance structure 51A is approximately equal to the width of the first trench structure 21.
  • the first trench resistance structure 51A may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the first trench resistance structure 51A is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the first trench resistance structure 51A is approximately equal to the depth of the first trench structure 21.
  • the second trench group 53 includes a plurality of second trench resistance structures 51B that constitute a part of the plurality of trench resistance structures 51, and is located on the other side in the second direction Y from the first trench group 52 (second side surface 5B side). are spaced apart.
  • the number of second trench resistance structures 51B is arbitrary and adjusted based on the resistance value to be achieved. For example, if a resistance value that is approximately equal to the resistance value on the first trench group 52 side is achieved, even if the second trench group 53 includes the same number of second trench resistance structures 51B as the number of first trench resistance structures 51A. good.
  • the second trench group 53 includes a different number of second trench resistance structures 51B than the number of first trench resistance structures 51A. You can stay there.
  • the number of second trench resistance structures 51B may be smaller than the number of first trench resistance structures 51A.
  • the number of second trench resistance structures 51B may be greater than the number of first trench resistance structures 51A.
  • the second trench group 53 may include 2 or more and 100 or less second trench resistance structures 51B.
  • the number of second trench resistance structures 51B is preferably 50 or less.
  • the number of second trench resistance structures 51B may be 25 or less.
  • the number of second trench resistance structures 51B is preferably five or more.
  • the semiconductor device 1A may include a single second trench resistance structure 51B instead of the second trench group 53.
  • the second trench group 53 is provided in a region on the other side (second side surface 5B) in the second direction Y with respect to a straight line that crosses the center of the first main surface 3 in the first direction X. .
  • the second trench group 53 faces the first trench group 52 in the second direction Y.
  • the second trench group 53 is preferably arranged so as to be unevenly distributed on the active region 6 side (street region 11 side) rather than the outer peripheral region 9 in the pad region 10.
  • the second trench group 53 is arranged at intervals from the center of the pad region 10 toward the active region 6 side (street region 11 side).
  • the plurality of second trench resistance structures 51B are formed on the first main surface 3 at intervals from the plurality of trench isolation structures 15 (the plurality of first trench structures 21).
  • the plurality of second trench resistance structures 51B are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y.
  • the plurality of second trench resistance structures 51B are arranged in stripes extending in the second direction Y.
  • the plurality of second trench resistance structures 51B each face the plurality of first trench resistance structures 51A in a one-to-one correspondence in the second direction Y. That is, the plurality of second trench resistance structures 51B are arranged in the same straight line as the plurality of first trench resistance structures 51A.
  • the plurality of second trench resistance structures 51B have one end portion on one side in the second direction Y (on the first side surface 5A side) and the other end portion on the other side in the second direction Y (on the second side surface 5B side). are doing.
  • the plurality of second trench resistance structures 51B extend from the bottom of the boundary well region 40 (first boundary well region 40A) toward the first main surface 3 so as to be located within the boundary well region 40 (first boundary well region 40A). They are formed at intervals and face the drift region 12 with a part of the boundary well region 40 interposed therebetween. That is, the plurality of second trench resistance structures 51B do not penetrate the boundary well region 40 (first boundary well region 40A).
  • the interval between the plurality of second trench resistance structures 51B is preferably less than the width of the street region 11.
  • the spacing between the plurality of second trench resistance structures 51B is approximately equal to the spacing between adjacent first trench structures 21 and second trench structures 25.
  • the spacing between the plurality of second trench resistance structures 51B may be smaller than the spacing between the first trench structure 21 and the second trench structure 25.
  • the spacing between the plurality of second trench resistance structures 51B may be larger than the spacing between the first trench structure 21 and the second trench structure 25.
  • the interval between the plurality of second trench resistance structures 51B may be smaller than the interval between the plurality of first trench resistance structures 51A.
  • the spacing between the plurality of second trench resistance structures 51B may be larger than the spacing between the plurality of first trench resistance structures 51A.
  • the spacing between the plurality of second trench resistance structures 51B is approximately equal to the spacing between the plurality of first trench resistance structures 51A.
  • the width of the second trench resistance structure 51B is preferably less than the width of the street region 11.
  • the width of the second trench resistance structure 51B is the width in the direction perpendicular to the direction in which the second trench resistance structure 51B extends.
  • the width of the second trench resistance structure 51B may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the second trench resistance structure 51B is preferably 0.3 ⁇ m or more and 1 ⁇ m or less. It is particularly preferable that the width of the second trench resistance structure 51B is 0.4 ⁇ m or more and 0.7 ⁇ m or less.
  • the width of the second trench resistance structure 51B is approximately equal to the width of the first trench resistance structure 51A.
  • the second trench resistance structure 51B has a length approximately equal to the length of the first trench resistance structure 51A in the second direction Y.
  • the second trench resistance structure 51B may be longer than the first trench resistance structure 51A in the second direction Y.
  • the second trench resistance structure 51B may be shorter than the first trench resistance structure 51A in the second direction Y. The length of first trench resistance structure 51A and second trench resistance structure 51B is adjusted depending on the resistance value to be achieved.
  • the second trench resistance structure 51B may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the second trench resistance structure 51B is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the second trench resistance structure 51B is preferably approximately equal to the depth of the first trench resistance structure 51A (first trench structure 21).
  • Trench resistance structure 51 includes a resistance trench 54, a resistance insulation film 55, and a resistance buried electrode 56.
  • the resistance trench 54 is formed in the first main surface 3 and partitions the wall surface of the trench resistance structure 51.
  • the resistance insulating film 55 covers the wall surface of the resistance trench 54 in the form of a film.
  • the resistive insulating film 55 is connected to the main surface insulating film 45 on the first main surface 3 .
  • the resistance insulating film 55 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film. It is preferable that the resistive insulating film 55 has a single layer structure consisting of a single insulating film. It is particularly preferable that the resistive insulating film 55 includes a silicon oxide film made of the oxide of the chip 2.
  • the resistor buried electrode 56 is buried in the resistor trench 54 with the resistor insulating film 55 in between.
  • Resistance embedded electrode 56 may include conductive polysilicon.
  • a gate potential is applied to the resistor buried electrode 56.
  • the gate resistance structure 50 includes a space region 57 defined in a region between the first trench group 52 and the second trench group 53 in the pad region 10.
  • the space region 57 is formed by a flat portion of the first main surface 3 in a region between the other end portions of the plurality of first trench resistance structures 51A and one end portion of the plurality of second trench resistance structures 51B.
  • the space region 57 is partitioned into a rectangular shape in plan view.
  • the space region 57 exposes the boundary well region 40 from the first main surface 3 .
  • the space region 57 is formed on a straight line that crosses the center of the first main surface 3 in the first direction X in plan view, and faces the street region 11 in the first direction X.
  • the space region 57 has a space width along the second direction Y.
  • the space width is larger than the width in the first direction X of the first trench resistance structure 51A (second trench resistance structure 51B).
  • the space width is larger than the interval between two first trench resistance structures 51A (second trench resistance structures 51B) adjacent to each other in the first direction X.
  • the space width is preferably larger than the width of the first trench group 52 (second trench group 53) in the first direction X.
  • the space width may be smaller than the width of the first trench group 52 (second trench group 53) in the first direction X.
  • the space width is preferably smaller than the length of the first trench group 52 (second trench group 53) in the second direction Y.
  • the space width may be approximately equal to the width of the street area 11 in the second direction Y.
  • the space width may be larger than the width of the street area 11 in the second direction Y.
  • the space width may be smaller than the width of the street area 11 in the second direction Y.
  • the gate resistance structure 50 includes a resistance film 60 disposed on the first main surface 3 so as to cover the plurality of trench resistance structures 51 in the pad region 10 .
  • the resistive film 60 is placed on the main surface insulating film 45.
  • Resistive film 60 includes at least one of a conductive polysilicon film and an alloy film.
  • the alloy film may include alloy crystals composed of metal elements and non-metal elements.
  • the alloy film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • resistive film 60 includes conductive polysilicon.
  • the thickness of the resistive film 60 is adjusted as appropriate depending on the resistance value to be achieved.
  • the thickness of the resistive film 60 is preferably equal to or less than the depth of the first trench resistive structure 51A (second trench resistive structure 51B). It is particularly preferable that the thickness of the resistive film 60 is less than the depth of the first trench resistive structure 51A (second trench resistive structure 51B).
  • the thickness of the resistive film 60 is preferably at least 0.5 times the width of the first trench resistive structure 51A (second trench resistive structure 51B).
  • the thickness of the resistive film 60 may be 0.05 ⁇ m or more and 2.5 ⁇ m or less.
  • the thickness of the resistive film 60 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the thickness of the resistive film 60 may be 0.1 nm or more and 100 nm or less.
  • the resistive film 60 is formed in a band shape extending in the second direction Y, and has a first end 60A on one side in the second direction Y (the first side surface 5A side) and a first end portion 60A on the other side in the second direction Y (the second side surface 5B side). ) has a second end 60B.
  • the resistive film 60 has a width in the first direction X that is larger than the width of the first trench group 52 (second trench group 53) in the first direction X.
  • the width of the resistive film 60 may be less than the space width. Of course, the width of the resistive film 60 may be greater than or equal to the space width. It is preferable that the resistive film 60 has a uniform width in the first direction X.
  • the resistive film 60 has a portion located on one side (the first side surface 5A side) in the second direction Y with respect to a straight line that crosses the center of the first main surface 3 in the first direction X, and a portion located on the other side (the second side surface 5B side). ).
  • the resistive film 60 faces the first active region 6A, the second active region 6B, and the street region 11 in the first direction X. That is, the resistive film 60 faces the plurality of trench isolation structures 15, the plurality of first trench structures 21, and the plurality of second trench structures 25 in the first direction X.
  • the resistive film 60 has a first covering part 61 that covers the space region 57, a second covering part 62 that covers the first trench group 52, and a third covering part 63 that covers the second trench group 53. There is.
  • the first covering portion 61 covers the first main surface 3 in a region outside the first trench group 52 (the plurality of first trench resistance structures 51A) and the second trench group 53 (the plurality of second trench resistance structures 51B). It is a part.
  • the first covering portion 61 is located at an intermediate portion between the first end portion 60A and the second end portion 60B, and faces the boundary well region 40 with the main surface insulating film 45 in between in the thickness direction.
  • the second covering portion 62 forms the first end portion 60A of the resistive film 60 and covers all the first trench resistance structures 51A.
  • the second covering portion 62 forms a first end portion 60A outside one end portion of the plurality of first trench resistance structures 51A (on the peripheral edge side of the pad region 10). That is, the first end portion 60A faces the first covering portion 61 with the first trench group 52 interposed therebetween in plan view.
  • the second covering portion 62 is connected to the resistor buried electrodes 56 of the plurality of first trench resistance structures 51A, and faces the boundary well region 40 with the main surface insulating film 45 in between in the thickness direction.
  • the third covering portion 63 forms the second end portion 60B of the resistive film 60 and covers all the second trench resistance structures 51B.
  • the third covering portion 63 forms a second end portion 60B outside the other end portions of the plurality of second trench resistance structures 51B (on the peripheral edge side of the pad region 10). That is, the second end portion 60B faces the first covering portion 61 with the second trench group 53 interposed therebetween in plan view.
  • the third covering portion 63 is connected to the resistor buried electrodes 56 of the plurality of second trench resistance structures 51B, and faces the boundary well region 40 with the main surface insulating film 45 in between in the thickness direction.
  • the resistive film 60 is formed integrally with the buried resistance electrodes 56 of the plurality of first trench resistance structures 51A in the second covering part 62, and is formed integrally with the buried resistance electrodes 56 of the plurality of second trench resistance structures 51B in the third covering part 63. is integrally formed with. That is, the resistive film 60 consists of a portion in which a part of the resistive buried electrode 56 is drawn out onto the first main surface 3 (main surface insulating film 45) in a film shape. Of course, the resistive film 60 may be formed separately from the resistive buried electrode 56.
  • the semiconductor device 1A includes a gate electrode film 64 disposed on the first main surface 3 so as to be adjacent to the resistive film 60. Specifically, the gate electrode film 64 is arranged on the main surface insulating film 45. Gate electrode film 64 includes at least one of a conductive polysilicon film and an alloy film. The alloy film may include alloy crystals made up of metal elements and non-metal elements.
  • the alloy film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film. It is preferable that the gate electrode film 64 is formed of the same resistance material as the resistance film 60. In this form, gate electrode film 64 includes conductive polysilicon. It is preferable that the gate electrode film 64 has a thickness substantially equal to the thickness of the resistive film 60.
  • the gate electrode film 64 is disposed on the main surface insulating film 45 at a distance from the resistive film 60 toward the inner side of the pad region 10 (on the third side surface 5C side), and is physically separated from the resistive film 60. ing.
  • the gate electrode film 64 is formed at a distance from the plurality of trench isolation structures 15 toward the inner side of the pad region 10 in a plan view.
  • the gate electrode film 64 faces the boundary well region 40 (first boundary well region 40A) with the main surface insulating film 45 in between.
  • the gate electrode film 64 is formed into a polygonal shape (quadrangular in this form) in plan view. In this embodiment, the gate electrode film 64 is formed in a rectangular shape extending in the second direction Y along the resistance film 60.
  • semiconductor device 1A is arranged on first main surface 3 adjacent to resistive film 60 so as to face gate electrode film 64 with resistive film 60 in between.
  • a gate wiring film 65 is included. Specifically, the gate wiring film 65 is arranged on the main surface insulating film 45.
  • Gate wiring film 65 includes at least one of a conductive polysilicon film and an alloy film.
  • the alloy film may include alloy crystals made up of metal elements and non-metal elements.
  • the alloy film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film. It is preferable that the gate wiring film 65 is formed of the same resistance material as the resistance film 60. In this form, gate wiring film 65 includes conductive polysilicon. It is preferable that the gate wiring film 65 has a thickness substantially equal to the thickness of the resistive film 60.
  • the gate wiring film 65 is arranged on the main surface insulating film 45 at a distance from the gate electrode film 64 and is physically separated from the gate electrode film 64.
  • the gate wiring film 65 has a first connection part connected to the first end 60A of the resistance film 60 and a second connection part connected to the second end 60B of the resistance film 60.
  • the gate wiring film 65 is electrically connected to the plurality of trench resistance structures 51 via the resistance film 60. Specifically, the gate wiring film 65 is electrically connected to the plurality of first trench resistance structures 51A between the first covering part 61 and the second covering part 62 of the resistive film 60, and The plurality of second trench resistance structures 51B are electrically connected between the covering portion 61 and the third covering portion 63.
  • the gate wiring film 65 includes a first lower wiring part 66, a second lower wiring part 67, and a third lower wiring part 68.
  • the first lower wiring section 66 is routed around the pad region 10 .
  • the first lower wiring section 66 surrounds the resistive film 60 and the gate electrode film 64 in the pad region 10 from a plurality of directions (three directions in this embodiment).
  • the first lower wiring section 66 includes a first lower line section 69 and a plurality of second lower line sections 70A and 70B.
  • the first lower line portion 69 is arranged on the street region 11 side with respect to the resistive film 60 in the pad region 10 .
  • the first lower line portion 69 is disposed on the first main surface 3 adjacent to the resistive film 60 so as to face the gate electrode film 64 with the resistive film 60 in between in plan view.
  • the first lower line portion 69 faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45 in the thickness direction.
  • the first lower line portion 69 is formed in a band shape extending in the second direction Y along the resistive film 60.
  • the first lower line portion 69 has a length larger than the length of the resistive film 60 and the length of the gate electrode film 64 in the second direction Y.
  • the first lower line portion 69 has one end portion on one side in the second direction Y (on the first side surface 5A side) and the other end portion on the other side in the second direction Y (on the second side surface 5B side).
  • the plurality of second underline portions 70A and 70B include a second underline portion 70A on one side and a second underline portion 70B on the other side.
  • the second lower line portion 70A is arranged in a region on one side (first side surface 5A side) in the second direction Y with respect to the resistive film 60 and the gate electrode film 64 in the pad region 10.
  • the second lower line portion 70B is arranged in a region on the other side (the second side surface 5B side) in the second direction Y with respect to the resistive film 60 and the gate electrode film 64 in the pad region 10.
  • the second lower line portion 70A is formed in a band shape extending in the first direction The other end is located at the opposite end.
  • the second lower line portion 70A is further connected to the first end portion 60A of the resistive film 60 and is spaced apart from the gate electrode film 64.
  • the second lower line portion 70A constitutes a first connection portion to the first end portion 60A.
  • the second lower line portion 70A faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45 in the thickness direction.
  • the second lower line portion 70B is formed in a band shape extending in the first direction It has the other end located at.
  • the second lower line portion 70B on the other side is further connected to the second end portion 60B of the resistive film 60 and is formed at a distance from the gate electrode film 64.
  • the second lower line portion 70B constitutes a second connection portion to the first end portion 60A.
  • the second lower line portion 70B on the other side faces the second lower line portion 70A on the one side with the gate electrode film 64 in between.
  • the second lower line portion 70B on the other side faces the boundary well region 40 (first boundary well region 40A) with the main surface insulating film 45 in between in the thickness direction.
  • the second lower wiring section 67 is routed around the street area 11. Specifically, the second lower wiring section 67 is drawn out from the first lower wiring section 66 to the street area 11 . More specifically, the second lower line part 67 is drawn out from the inner part (the central part in this form) of the first lower line part 69 to the street area 11 and is formed in a band shape extending in the first direction X. There is.
  • the second lower wiring section 67 crosses the center of the chip 2.
  • the second lower wiring portion 67 includes an area on one side (the third side surface 5C side) in the first direction X with respect to a straight line that crosses the center of the first main surface 3 in the second direction It extends in a band-like manner so as to be located in the area (side).
  • the second lower wiring part 67 has one end connected to the first lower line part 69 (first lower wiring part 66) on one side in the first direction X, and the other end on the other side in the first direction have.
  • the second lower wiring portion 67 faces the boundary well region 40 (second boundary well region 40B) with the main surface insulating film 45 in between in the thickness direction.
  • the second lower wiring portion 67 has a width larger than the width of the street region 11 in the second direction Y, and is drawn out from the street region 11 to the plurality of active regions 6 .
  • the second lower wiring portion 67 covers the plurality of trench isolation structures 15 in the plurality of active regions 6 .
  • the second lower wiring portion 67 covers the ends of the plurality of first trench structures 21 in the plurality of active regions 6.
  • the second lower wiring section 67 is electrically connected to the plurality of separated buried electrodes 18 and the plurality of first buried electrodes 24, and applies a gate potential to the plurality of separated buried electrodes 18 and the plurality of first buried electrodes 24. introduce.
  • the second lower wiring portion 67 is formed integrally with the plurality of separate buried electrodes 18 and the plurality of first buried electrodes 24.
  • the second lower wiring section 67 a part of the plurality of separated buried electrodes 18 and a part of the plurality of first buried electrodes 24 are drawn out in a film form on the first main surface 3 (main surface insulating film 45). It consists of parts that have been removed.
  • the second lower wiring section 67 may be formed separately from the plurality of separate buried electrodes 18 and the plurality of first buried electrodes 24.
  • the third lower wiring section 68 is routed around the outer peripheral region 9. Specifically, the third lower wiring section 68 is drawn out from the first lower wiring section 66 to the outer peripheral region 9 . More specifically, the third lower wiring part 68 extends from the other end of the plurality of second lower line parts 70A, 70B to one side (the first side surface 5A side) and the other side (the second side surface 5B side) of the outer peripheral region 9. side) and is formed in a band shape extending along the outer peripheral region 9.
  • the third lower wiring part 68 and the second lower wiring part 67 sandwich the plurality of active regions 6 .
  • the third lower interconnection section 68 extends along the periphery of the chip 2 (first side surfaces 5A to 5D) so as to surround the plurality of active regions 6 in a plan view, and the third lower interconnection section 68 extends along the periphery of the chip 2 (first side surfaces 5A to 5D). connected to the end.
  • the third lower interconnection section 68 and the second lower interconnection section 67 surround the plurality of active regions 6 .
  • the third lower wiring part 68 faces the inner part of the outer peripheral well region 41 with the main surface insulating film 45 in between. Specifically, the third lower wiring section 68 faces the inner part of the outer circumferential well region 41 at a distance inward from the inner and outer edges of the outer circumferential well region 41 in plan view.
  • the third lower wiring section 68 has at least one (in this embodiment, a plurality of) leads drawn out from the outer peripheral region 9 to the adjacent active region 6 in a portion extending along the first side surface 5A. It has a section 68a.
  • the plurality of lead-out portions 68a cover the first trench isolation structure 15A at intervals in the first direction X on the first active region 6A side, and extend at intervals in the first direction X on the second active region 6B side. It covers the two-trench isolation structure 15B.
  • the plurality of lead-out portions 68a cover the ends of the plurality of first trench structures 21.
  • the third lower wiring part 68 is electrically connected to the plurality of separated buried electrodes 18 and the plurality of first buried electrodes 24 in the first active region 6A, and is electrically connected to the plurality of separated buried electrodes 18 and the plurality of first buried electrodes 24.
  • a gate potential is transmitted to the buried electrode 24.
  • a single lead-out portion 68a extending in a strip shape along the first trench isolation structure 15A may be formed on the first active region 6A side.
  • a single lead-out portion 68a may be formed that extends in a strip shape along the second trench isolation structure 15B.
  • the third lower wiring section 68 is formed integrally with the plurality of separate buried electrodes 18 and the plurality of first buried electrodes 24.
  • a part of the plurality of separated buried electrodes 18 and a part of the plurality of first buried electrodes 24 are drawn out in a film form on the first main surface 3 (main surface insulating film 45). It consists of parts that have been removed.
  • the third lower wiring section 68 may be formed separately from the plurality of separate buried electrodes 18 and the plurality of first buried electrodes 24.
  • semiconductor device 1A includes a first slit 71 defined in a region between resistive film 60 and gate electrode film 64.
  • the first slit 71 is formed in a band shape extending in the second direction Y in plan view, and partitions the first to third covering portions 61 to 63 of the resistive film 60.
  • the first slit 71 exposes the main surface insulating film 45.
  • the first slit 71 is formed outward from the plurality of trench resistance structures 51 in plan view, and faces the boundary well region 40 (first boundary well region 40A) in the thickness direction. That is, the first slit 71 does not face the trench resistance structure 51 in the thickness direction.
  • the first slit 71 has a first length in the second direction Y.
  • the first slit 71 is formed to be narrower than the gate electrode film 64 in the first direction X. It is preferable that the first slit 71 is formed narrower than the resistive film 60 in the first direction X. It is preferable that the first slit 71 is formed narrower than the first trench group 52 in the first direction X. It is preferable that the first slit 71 is formed wider than the trench resistance structure 51 in the first direction X.
  • the width of the first slit 71 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the first slit 71 is 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m.
  • the thickness may be greater than or equal to 10 ⁇ m.
  • the width of the first slit 71 is preferably 3 ⁇ m or more and 7 ⁇ m or less.
  • semiconductor device 1A includes a second slit 72 defined in a region between resistive film 60 and gate wiring film 65.
  • the second slit 72 is defined in a region between the resistive film 60 and the first lower line portion 69.
  • the second slit 72 faces the first slit 71 with the resistive film 60 in between.
  • the second slit 72 is formed in a band shape extending in the second direction Y in plan view, and partitions the first to third covering portions 61 to 63 of the resistive film 60. That is, the second slit 72 extends parallel to the first slit 71 and partitions the resistive film 60 together with the first slit 71. The second slit 72 exposes the main surface insulating film 45.
  • the second slit 72 is formed outward from the plurality of trench resistance structures 51 in plan view, and faces the boundary well region 40 (first boundary well region 40A) in the thickness direction. That is, the second slit 72 does not face the trench resistance structure 51 in the thickness direction.
  • the second slit 72 faces the first slit 71 across the plurality of first trench resistance structures 51A and the plurality of second trench resistance structures 51B in plan view.
  • the second slit 72 has a second length in the second direction Y.
  • the second length may be different from the first length of the first slit 71.
  • the second length is preferably equal to or less than the first length from the viewpoint of properly connecting the resistive film 60 and the gate wiring film 65.
  • the second length is in this form less than the first length.
  • the second length may be approximately equal to the first length.
  • the second length may be larger than the first length.
  • the second slit 72 is formed narrower than the gate electrode film 64 in the first direction X. It is preferable that the second slit 72 is formed narrower than the first lower line portion 69 in the first direction X. It is particularly preferable that the second slit 72 is formed narrower than the resistive film 60 in the first direction X. It is preferable that the second slit 72 is formed narrower than the first trench group 52 in the first direction X. It is preferable that the second slit 72 is formed wider than the trench resistance structure 51 .
  • the width of the second slit 72 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the second slit 72 is 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m.
  • the thickness may be greater than or equal to 10 ⁇ m.
  • the width of the second slit 72 is preferably 3 ⁇ m or more and 7 ⁇ m or less.
  • the width of the second slit 72 may be greater than or equal to the width of the first slit 71.
  • the width of the second slit 72 may be less than the width of the first slit 71.
  • the width of the second slit 72 may be approximately equal to the width of the first slit 71.
  • semiconductor device 1A includes a plurality of third slits 73 defined in a region between gate electrode film 64 and gate wiring film 65.
  • the plurality of third slits 73 are each defined in a region between the gate electrode film 64 and the plurality of second lower line parts 70A and 70B.
  • the plurality of third slits 73 are each formed in a band shape extending in the first direction X in plan view, and expose the main surface insulating film 45.
  • the plurality of third slits 73 are connected to the first slit 71 and face each other in the second direction Y with the gate electrode film 64 in between. That is, the plurality of third slits 73 and the first slits 71 partition the gate electrode film 64. Further, the plurality of third slits 73 physically and electrically separate the gate electrode film 64 from the gate wiring film 65 together with the first slits 71 .
  • the third slit 73 is formed narrower than the gate electrode film 64. It is preferable that the third slit 73 is formed narrower than the second lower line portions 70A and 70B. It is particularly preferable that the third slit 73 is formed narrower than the resistive film 60. It is preferable that the third slit 73 is formed narrower than the first trench group 52 (second trench group 53). It is preferable that the third slit 73 is formed wider than the trench resistance structure 51.
  • the width of the third slit 73 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the third slit 73 is 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m.
  • the thickness may be greater than or equal to 10 ⁇ m.
  • the width of the third slit 73 is preferably 3 ⁇ m or more and 7 ⁇ m or less.
  • the width of the third slit 73 may be greater than or equal to the width of the first slit 71.
  • the width of the third slit 73 may be less than the width of the first slit 71.
  • the width of the third slit 73 may be approximately equal to the width of the first slit 71.
  • the semiconductor device 1A includes an interlayer insulating film 74 that covers the main surface insulating film 45.
  • Interlayer insulating film 74 is thicker than main surface insulating film 45 .
  • the interlayer insulating film 74 may have a single layer structure consisting of a single insulating film or a laminated structure including a plurality of insulating films.
  • Interlayer insulating film 74 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film.
  • the interlayer insulating film 74 may have a stacked structure including a plurality of silicon oxide films.
  • the interlayer insulating film 74 includes at least one of an NSG (Non-doped Silicate Glass) film, a PSG (Phosphor Silicate Glass) film, and a BPSG (Boron Phosphor Silicate Glass) film as an example of a silicon oxide film. It's okay to stay.
  • the stacking order of the NSG film, PSG film, and BPSG film is arbitrary.
  • the interlayer insulating film 74 covers the main surface insulating film 45 in the active region 6 , boundary region 8 , and outer peripheral region 9 .
  • the interlayer insulating film 74 covers the plurality of trench isolation structures 15 , the plurality of first trench structures 21 , and the plurality of second trench structures 25 in the active region 6 .
  • the interlayer insulating film 74 covers the plurality of trench resistance structures 51 (resistance buried electrodes 56), the resistance film 60, the gate electrode film 64, and the gate wiring film 65 in the pad region 10.
  • the interlayer insulating film 74 covers the boundary well region 40 (first boundary well region 40A) in the pad region 10 with the main surface insulating film 45 interposed therebetween.
  • the interlayer insulating film 74 selectively covers the outer peripheral well region 41, the field region 42, and the channel stop region 43 with the main surface insulating film 45 in between.
  • the interlayer insulating film 74 enters the first slit 71 from above the resistive film 60 and the gate electrode film 64 and has a portion that covers the main surface insulating film 45 within the first slit 71 . That is, the interlayer insulating film 74 faces the boundary well region 40 (first boundary well region 40A) with the main surface insulating film 45 in between in the thickness direction within the first slit 71 . Interlayer insulating film 74 electrically insulates resistive film 60 and gate electrode film 64 within first slit 71 .
  • the interlayer insulating film 74 enters the second slit 72 from above the resistive film 60 and the gate wiring film 65 (first lower line portion 69), and has a portion that covers the main surface insulating film 45 within the second slit 72. ing. That is, the interlayer insulating film 74 faces the boundary well region 40 (first boundary well region 40A) with the main surface insulating film 45 in between in the thickness direction within the second slit 72 .
  • the interlayer insulating film 74 electrically insulates the resistive film 60 and the gate wiring film 65 (first lower line portion 69) within the second slit 72.
  • the interlayer insulating film 74 enters the plurality of third slits 73 from above the gate electrode film 64 and the gate wiring film 65 (second lower line portions 70A, 70B), and the main surface insulating film 45 enters the plurality of third slits 73 within the plurality of third slits 73. It has a part that covers it. That is, the interlayer insulating film 74 faces the boundary well region 40 (first boundary well region 40A) with the main surface insulating film 45 in between in the thickness direction within the plurality of third slits 73 .
  • the interlayer insulating film 74 electrically insulates the gate electrode film 64 and the gate wiring film 65 within the plurality of third slits 73.
  • the interlayer insulating film 74 is formed at a distance inward from the periphery of the first main surface 3 , and is removed to expose the periphery of the first main surface 3 together with the main surface insulating film 45 at the periphery of the first main surface 3 .
  • the section 46 is divided.
  • the interlayer insulating film 74 has an insulating main surface 75 extending along the first main surface 3 (main surface insulating film 45).
  • the insulating main surface 75 has a first recess 76, a second recess 77, and a plurality of third recesses 78 in the pad region 10 (see FIGS. 16 to 22).
  • the first recess portion 76 is formed in a portion covering the first slit 71.
  • the first recess portion 76 is recessed toward the first slit 71 and is formed in a band shape extending in the second direction Y along the first slit 71 in plan view.
  • the second recess portion 77 is formed in a portion that covers the second slit 72.
  • the second recess portion 77 is recessed toward the second slit 72 and is formed in a band shape extending in the second direction Y along the second slit 72 in plan view.
  • the plurality of third recesses 78 are formed in portions covering the plurality of third slits 73, respectively.
  • the plurality of third recesses 78 are each recessed toward the corresponding third slit 73 and are each formed in a band shape extending in the first direction X along the corresponding third slit 73 in plan view.
  • semiconductor device 1A includes at least one (in this embodiment, a plurality of) first resistance connection electrodes embedded in interlayer insulating film 74 so as to be electrically connected to resistance film 60.
  • Contains 81 The first resistance connection electrode 81 may be referred to as a "first resistance via electrode.”
  • the first resistance connection electrode 81 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the first resistance connection electrode 81 has a laminated structure including a Ti film and a W film.
  • the plurality of first resistance connection electrodes 81 are connected to the first covering portion 61 of the resistance film 60.
  • the plurality of first resistance connection electrodes 81 are connected to a portion of the resistance film 60 that covers a region outside the plurality of trench resistance structures 51.
  • the plurality of first resistance connection electrodes 81 are connected to the first trench group 52 (the plurality of first trench resistance structures 51A) and the second trench group 53 (the plurality of second trench resistance structures 51B) in the resistance film 60. ) is connected to the part that covers the space area 57 between them.
  • the plurality of first resistance connection electrodes 81 are formed in a region spaced apart from the plurality of trench resistance structures 51 in the second direction Y in a plan view, and do not face the plurality of trench resistance structures 51 in the first direction X. .
  • the plurality of first resistance connection electrodes 81 are each formed in a band shape extending in the first direction X in a plan view, and are arranged at intervals in the second direction Y. That is, the plurality of first resistance connection electrodes 81 are arranged in a stripe shape extending in the first direction X in plan view.
  • the plurality of first resistance connection electrodes 81 extend in a direction that intersects (orthogonally in this form) the extending direction of the resistance film 60 (the plurality of trench resistance structures 51). That is, the plurality of first resistance connection electrodes 81 intersect (orthogonal to) the current direction of the resistance film 60. Thereby, the current can be appropriately spread from the plurality of first resistance connection electrodes 81 to the resistance film 60. That is, current confinement caused by the layout of the plurality of first resistance connection electrodes 81 is suppressed, and undesired fluctuations (increases) in resistance value caused by the current confinement are suppressed.
  • the plurality of first resistance connection electrodes 81 face only the flat portion of the first main surface 3 with the resistance film 60 in between, and do not face the trench resistance structure 51 with the resistance film 60 in between.
  • the plurality of first resistance connection electrodes 81 face the boundary well region 40 (first boundary well region 40A) with the resistance film 60 and main surface insulating film 45 in between.
  • the plurality of first resistance connection electrodes 81 are formed in a region sandwiched between the first slit 71 and the second slit 72 at intervals from the first slit 71 and the second slit 72 in plan view.
  • the plurality of first resistance connection electrodes 81 are formed narrower than the resistance film 60 in the first direction X.
  • the plurality of first resistance connection electrodes 81 face one or more first trench resistance structures 51A on one side (first side surface 5A side) in the second direction Y, and on the other side in the second direction Y, in a plan view. It faces one or more second trench resistance structures 51B (on the second side surface 5B side).
  • the plurality of first resistance connection electrodes 81 only need to face at least two of the plurality of first trench resistance structures 51A in the second direction Y, and should face all the first trench resistance structures 51A. There's no need. In this form, the plurality of first resistance connection electrodes 81 are opposed to part of the plurality of first trench resistance structures 51A in the second direction Y. Of course, the plurality of first resistance connection electrodes 81 may face all the first trench resistance structures 51A in the second direction Y.
  • the plurality of first resistance connection electrodes 81 only need to face at least two of the plurality of second trench resistance structures 51B in the second direction Y, and should face all the first trench resistance structures 51A. There is no need to do so.
  • the plurality of first resistance connection electrodes 81 are opposed to part of the plurality of second trench resistance structures 51B in the second direction Y.
  • the plurality of first resistance connection electrodes 81 may face all the second trench resistance structures 51B in the second direction Y.
  • the plurality of first resistance connection electrodes 81 have a first connection area S1 with respect to the resistance film 60.
  • the first connection area S1 is defined by the total planar area of the plurality of first resistance connection electrodes 81.
  • the first connection area S1 is defined by the planar area of the single first resistance connection electrode 81.
  • the first connection area S1 is adjusted according to the first current I1 flowing through the first resistance connection electrode 81 (see FIG. 12).
  • semiconductor device 1A includes at least one electrode ( In this form, a plurality of second resistance connection electrodes 82 are included.
  • the second resistance connection electrode 82 may be referred to as a "second resistance via electrode.”
  • the second resistance connection electrode 82 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the second resistance connection electrode 82 has a laminated structure including a Ti film and a W film.
  • the plurality of second resistance connection electrodes 82 are connected to the second covering portion 62 of the resistance film 60. That is, the plurality of second resistance connection electrodes 82 are connected to the portion of the resistance film 60 that covers the first trench group 52 (the plurality of first trench resistance structures 51A).
  • the plurality of second resistance connection electrodes 82 form a first gate resistance R1 with the plurality of first resistance connection electrodes 81.
  • the first gate resistance R1 is constituted by a portion of the resistance film 60 and the plurality of first trench resistance structures 51A located in a region between the plurality of first resistance connection electrodes 81 and the plurality of second resistance connection electrodes 82. .
  • the resistance value of the first gate resistor R1 is adjusted by the distance between the plurality of first resistance connection electrodes 81 and the plurality of second resistance connection electrodes 82.
  • the plurality of second resistance connection electrodes 82 are formed in regions facing the plurality of first trench resistance structures 51A in the first direction X in plan view. In this form, the plurality of second resistance connection electrodes 82 extend in a different direction from the first resistance connection electrode 81 in plan view. Specifically, the plurality of second resistance connection electrodes 82 are each formed in a band shape extending in the second direction Y in plan view, and are arranged at intervals in the first direction X. That is, the plurality of second resistance connection electrodes 82 are arranged in a stripe shape extending in the second direction Y in plan view.
  • the plurality of second resistance connection electrodes 82 are each arranged in a region between the plurality of first trench resistance structures 51A adjacent to each other and spaced apart from the plurality of first trench resistance structures 51A in a plan view. That is, the plurality of second resistance connection electrodes 82 are arranged alternately with the plurality of first trench resistance structures 51A in the first direction X.
  • the plurality of second resistance connection electrodes 82 face only the flat portion of the first main surface 3 with the resistance film 60 in between, and do not face the trench resistance structure 51 with the resistance film 60 in between. .
  • the plurality of second resistance connection electrodes 82 face the boundary well region 40 (first boundary well region 40A) with the resistance film 60 and main surface insulating film 45 in between.
  • the plurality of second resistance connection electrodes 82 only need to be arranged in a part of the region between the plurality of first trench resistance structures 51A, and are not necessarily arranged in all the regions between the plurality of first trench resistance structures 51A. It doesn't have to be. It is sufficient that the plurality of second resistance connection electrodes 82 are arranged in at least one region located on the active region 6 side among the regions between the plurality of first trench resistance structures 51A, and the plurality of second resistance connection electrodes 82 are arranged on the gate electrode film 64 side. may not be located in at least one region where the
  • At least one of the plurality of second resistance connection electrodes 82 preferably faces the plurality of first resistance connection electrodes 81 in the second direction Y in plan view. In this case, it is preferable that at least one of the plurality of second resistance connection electrodes 82 located on the gate electrode film 64 side faces the plurality of first resistance connection electrodes 81 in the second direction Y.
  • At least one of the plurality of second resistance connection electrodes 82 located on the active region 6 side does not have to face the plurality of first resistance connection electrodes 81 in the second direction Y.
  • all the second resistance connection electrodes 82 may be arranged so as to face the plurality of first resistance connection electrodes 81 in the second direction Y.
  • the plurality of second resistance connection electrodes 82 have a length in the second direction Y that is less than the length of the plurality of first trench resistance structures 51A. It is preferable that the plurality of second resistance connection electrodes 82 are arranged in a region on the other end side of the plurality of first trench resistance structures 51A with respect to a longitudinally intermediate portion of the plurality of first trench resistance structures 51A.
  • the length of the plurality of second resistance connection electrodes 82 is preferably 1/100 or more and 1/2 or less of the length of the plurality of first trench resistance structures 51A.
  • the length of the plurality of second resistance connection electrodes 82 may be 1/20 or more and 1/4 or less of the length of the plurality of first trench resistance structures 51A.
  • the plurality of second resistance connection electrodes 82 have a second connection area S2 with respect to the resistance film 60.
  • the second connection area S2 is defined by the total planar area of the plurality of second resistance connection electrodes 82.
  • the second connection area S2 is defined by the planar area of the single second resistance connection electrode 82.
  • the second connection area S2 may be approximately equal to the first connection area S1.
  • the second connection area S2 may be larger than the first connection area S1.
  • the second connection area S2 may be less than the first connection area S1.
  • the second connection area S2 is adjusted according to the current ratio I2/I1 (division ratio) of the second current I2 flowing through the second resistance connection electrode 82 to the first current I1 flowing through the first resistance connection electrode 81 (Fig. (see 12).
  • the value of the area ratio S2/S1 of the second connection area S2 to the first connection area S1 is preferably set to be equal to or greater than the value of the current ratio I2/I1.
  • the area ratio S2/S1 is preferably set to 1 or more.
  • the area ratio S2/S1 is preferably set to 1/2 or more.
  • the area ratio S2/S1 is preferably set to 1/4 or more.
  • the current ratio I2/I1 is approximately 1/2
  • the second connection area S2 is more than 1/2 times the first connection area S1.
  • the second connection area S2 is preferably twice or less the first connection area S1.
  • semiconductor device 1A includes interlayer insulating film 74 so as to be electrically connected to resistive film 60 at a location different from first resistive connecting electrode 81 and second resistive connecting electrode 82. It includes at least one (in this form, a plurality of) third resistance connection electrodes 83 buried therein.
  • the third resistance connection electrode 83 may be referred to as a "third resistance via electrode.”
  • the third resistance connection electrode 83 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the third resistance connection electrode 83 has a laminated structure including a Ti film and a W film.
  • the plurality of third resistance connection electrodes 83 are connected to the third covering portion 63 of the resistance film 60. That is, the plurality of third resistance connection electrodes 83 are connected to the portion of the resistance film 60 that covers the second trench group 53 (the plurality of second trench resistance structures 51B).
  • the plurality of third resistance connection electrodes 83 form a second gate resistance R2 with the plurality of first resistance connection electrodes 81.
  • the second gate resistance R2 is constituted by a portion of the resistance film 60 and the plurality of second trench resistance structures 51B located in a region between the plurality of first resistance connection electrodes 81 and the plurality of third resistance connection electrodes 83. .
  • the resistance value of the second gate resistor R2 is adjusted by the distance between the plurality of first resistance connection electrodes 81 and the plurality of third resistance connection electrodes 83.
  • the resistance value of the second gate resistor R2 is approximately equal to the resistance value of the first gate resistor R1.
  • the distance between the plurality of first resistance connection electrodes 81 and the plurality of third resistance connection electrodes 83 is approximately equal to the distance between the plurality of first resistance connection electrodes 81 and the plurality of second resistance connection electrodes 82.
  • the resistance value of the second gate resistor R2 may be different from the resistance value of the first gate resistor R1.
  • the distance between the plurality of first resistance connection electrodes 81 and the plurality of third resistance connection electrodes 83 is different from the distance between the plurality of first resistance connection electrodes 81 and the plurality of second resistance connection electrodes 82. You can.
  • the resistance value of the second gate resistor R2 may be less than the resistance value of the first gate resistor R1.
  • the distance between the plurality of first resistance connection electrodes 81 and the plurality of third resistance connection electrodes 83 is set to be less than the distance between the plurality of first resistance connection electrodes 81 and the plurality of second resistance connection electrodes 82. may be done.
  • the resistance value of the second gate resistor R2 may be greater than the resistance value of the first gate resistor R1.
  • the distance between the plurality of first resistance connection electrodes 81 and the plurality of third resistance connection electrodes 83 is larger than the distance between the plurality of first resistance connection electrodes 81 and the plurality of second resistance connection electrodes 82. May be set.
  • the plurality of third resistance connection electrodes 83 are formed in regions facing the plurality of second trench resistance structures 51B in the first direction X in plan view.
  • the plurality of third resistance connection electrodes 83 extend in a direction different from that of the first resistance connection electrode 81 in plan view.
  • the plurality of third resistance connection electrodes 83 are each formed in a band shape extending in the second direction Y in plan view, and are arranged at intervals in the first direction X. That is, the plurality of third resistance connection electrodes 83 are arranged in a stripe shape extending in the second direction Y in plan view.
  • the plurality of third resistance connection electrodes 83 are each arranged in a region between the plurality of second trench resistance structures 51B adjacent to each other and spaced apart from the plurality of second trench resistance structures 51B in plan view. That is, the plurality of third resistance connection electrodes 83 are arranged alternately with the plurality of second trench resistance structures 51B in the first direction X.
  • the plurality of third resistance connection electrodes 83 face only the flat portion of the first main surface 3 with the resistance film 60 in between, and do not face the trench resistance structure 51 with the resistance film 60 in between. .
  • the plurality of third resistance connection electrodes 83 face the boundary well region 40 (first boundary well region 40A) with the resistance film 60 and main surface insulating film 45 in between.
  • the plurality of third resistance connection electrodes 83 only need to be arranged in a part of the region between the plurality of second trench resistance structures 51B, and are not necessarily arranged in all the regions between the plurality of second trench resistance structures 51B. It doesn't have to be.
  • the plurality of third resistance connection electrodes 83 only need to be arranged in at least one region located on the active region 6 side among the regions between the plurality of second trench resistance structures 51B, and the plurality of third resistance connection electrodes 83 are arranged on the gate electrode film 64 side. may not be located in at least one region where the
  • At least one of the plurality of third resistance connection electrodes 83 preferably faces the plurality of first resistance connection electrodes 81 in the second direction Y in plan view. In this case, it is preferable that at least one of the plurality of third resistance connection electrodes 83 located on the gate electrode film 64 side faces the plurality of first resistance connection electrodes 81 in the second direction Y.
  • At least one of the plurality of third resistance connection electrodes 83 located on the active region 6 side does not have to face the plurality of first resistance connection electrodes 81 in the second direction Y.
  • all the third resistance connection electrodes 83 may be arranged so as to face the plurality of first resistance connection electrodes 81 in the second direction Y.
  • At least one of the plurality of third resistance connection electrodes 83 preferably faces the plurality of second resistance connection electrodes 82 in the second direction Y in plan view.
  • the number of the plurality of third resistance connection electrodes 83 is set equal to the number of the plurality of second resistance connection electrodes 82, and all the third resistance connection electrodes 83 are set to be equal to the number of the plurality of second resistance connection electrodes 82. It faces the resistance connection electrode 82 in a one-to-one correspondence.
  • the number of third resistance connection electrodes 83 may be greater than the number of second resistance connection electrodes 82, or may be less than the number of second resistance connection electrodes 82.
  • the plurality of third resistance connection electrodes 83 have a length less than the length of the plurality of second trench resistance structures 51B in the second direction Y. It is preferable that the plurality of third resistance connection electrodes 83 are arranged in a region on the other end side of the plurality of second trench resistance structures 51B with respect to a longitudinally intermediate portion of the plurality of second trench resistance structures 51B.
  • the length of the plurality of third resistance connection electrodes 83 is preferably 1/100 or more and 1/2 or less of the length of the plurality of second trench resistance structures 51B.
  • the length of the plurality of third resistance connection electrodes 83 may be 1/20 or more and 1/4 or less of the length of the plurality of second trench resistance structures 51B.
  • the length of the third resistance connection electrode 83 may be approximately equal to the length of the second resistance connection electrode 82.
  • the length of the third resistance connection electrode 83 may be greater than the length of the second resistance connection electrode 82.
  • the length of the third resistance connection electrode 83 may be smaller than the length of the second resistance connection electrode 82.
  • the plurality of third resistance connection electrodes 83 have a third connection area S3 with respect to the resistance film 60.
  • the third connection area S3 is defined by the total planar area of the plurality of third resistance connection electrodes 83.
  • the third connection area S3 is defined by the planar area of the single third resistance connection electrode 83.
  • the third connection area S3 is adjusted according to the current ratio I3/I1 (division ratio) of the third current I3 flowing through the third resistance connection electrode 83 to the first current I1 flowing through the first resistance connection electrode 81 (Fig. 12).
  • the value of the current ratio I3/I1 of the third connection area S3 to the first connection area S1 is preferably set to be equal to or greater than the value of the current ratio I3/I1.
  • the current ratio I3/I1 is 1, it is preferable that the current ratio I3/I1 is set to 1 or more.
  • the current ratio I3/I1 is 1/2, it is preferable that the current ratio I3/I1 is set to 1/2 or more.
  • the current ratio I3/I1 is 1/4, it is preferable that the current ratio I3/I1 is set to 1/4 or more.
  • the third current I3 is approximately equal to the second current I2, and the current ratio I3/I1 is approximately 1/2, so the third connection area S3 is set to 1/2 or more of the first connection area S1. has been done.
  • the third connection area S3 is preferably twice or less the first connection area S1.
  • the third current I3 may be larger than the second current I2 or may be smaller than the second current I2.
  • semiconductor device 1A includes a plurality of gate connection electrodes 84 embedded in interlayer insulating film 74 so as to be electrically connected to gate wiring film 65 in non-active region 7.
  • Gate connection electrode 84 may also be referred to as a "gate via electrode.”
  • the plurality of gate connection electrodes 84 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the plurality of gate connection electrodes 84 have a laminated structure including a Ti film and a W film.
  • the plurality of gate connection electrodes 84 include at least one (in this form, a plurality) of first gate connection electrodes 84A and at least one (in this form, a plurality of) second gate connection electrodes 84B.
  • the plurality of first gate connection electrodes 84A are buried in a portion of the interlayer insulating film 74 that covers the second lower wiring part 67 in the street region 11, and are electrically connected to the second lower wiring part 67 (see FIG. 7 to Figure 9).
  • the plurality of first gate connection electrodes 84A are formed at intervals in the second direction Y, and are formed in a band shape extending in the first direction X.
  • the plurality of second gate connection electrodes 84B are buried in a portion of the interlayer insulating film 74 that covers the third lower wiring part 68 in the outer peripheral region 9, and are electrically connected to the third lower wiring part 68 (see FIG. 3 to Figure 6).
  • the plurality of second gate connection electrodes 84B are formed at intervals from the inner edge side to the outer edge side of the third lower wiring part 68, and are formed in a band shape extending along the third lower wiring part 68. .
  • semiconductor device 1A is embedded in interlayer insulating film 74 through main surface insulating film 45 so as to be electrically connected to a plurality of emitter regions 29 in active region 6.
  • a plurality of first emitter connection electrodes 85 are included.
  • the first emitter connection electrode 85 may be referred to as a "first emitter via electrode.”
  • the plurality of first emitter connection electrodes 85 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film. . In this embodiment, the plurality of first emitter connection electrodes 85 have a laminated structure including a Ti film and a W film.
  • the plurality of first emitter connection electrodes 85 are respectively embedded in the plurality of contact holes 30 and are each formed in a band shape extending in the second direction Y along the plurality of first trench structures 21 in plan view. That is, in this embodiment, the plurality of first emitter connection electrodes 85 extend in the same direction as the direction in which the plurality of second resistance connection electrodes 82 and the direction in which the plurality of third resistance connection electrodes 83 extend.
  • the plurality of first emitter connection electrodes 85 are electrically connected to the emitter region 29 and the contact region 31 in the corresponding contact hole 30, respectively.
  • the semiconductor device 1A is embedded in an interlayer insulating film 74 through main surface insulating film 45 so as to be electrically connected to a plurality of emitter electrode films 47 in active region 6. and a plurality of second emitter connection electrodes 86 .
  • the second emitter connection electrode 86 may be referred to as a "second emitter via electrode.”
  • the plurality of second emitter connection electrodes 86 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film. .
  • the plurality of second emitter connection electrodes 86 have a laminated structure including a Ti film and a W film.
  • the plurality of second emitter connection electrodes 86 are electrically connected to the second buried electrode 28 via the plurality of emitter electrode films 47 .
  • semiconductor device 1A includes at least one insulating film that penetrates main surface insulating film 45 and is embedded in interlayer insulating film 74 so as to be electrically connected to the inner edge of outer peripheral well region 41.
  • first well connection electrodes 87 are included.
  • the first well connection electrode 87 may be referred to as a "first well via electrode.”
  • the plurality of first well connection electrodes 87 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film. .
  • the plurality of first well connection electrodes 87 have a laminated structure including a Ti film and a W film.
  • the plurality of first well connection electrodes 87 are arranged at intervals from the inner edge side to the outer edge side of the outer peripheral well region 41.
  • the plurality of first well connection electrodes 87 are arranged on the inner edge side of the outer circumferential well region 41 with respect to the widthwise middle part of the outer circumferential well region 41 and are electrically connected to the inner edge side region of the outer circumferential well region 41. .
  • the plurality of first well connection electrodes 87 are arranged in a region between the inner edge of the outer peripheral well region 41 and the third lower wiring portion 68 of the gate wiring film 65.
  • the plurality of first well connection electrodes 87 each extend in a band shape along the inner edge of the outer peripheral well region 41 .
  • the plurality of first well connection electrodes 87 each have a plurality of segment portions 87a in the portion extending in the first direction X (see FIG. 3).
  • the plurality of segment parts 87a are spaced apart from the plurality of lead-out parts 68a of the gate wiring film 65 (third lower wiring part 68), and are respectively arranged in regions between the plurality of lead-out parts 68a.
  • the plurality of segment portions 87a are omitted.
  • semiconductor device 1A includes at least one insulating film that penetrates main surface insulating film 45 and is embedded in interlayer insulating film 74 so as to be electrically connected to the outer edge of outer peripheral well region 41. It includes (in this form, a plurality of) second well connection electrodes 88 .
  • the second well connection electrode 88 may be referred to as a "second well via electrode.”
  • the plurality of second well connection electrodes 88 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film. .
  • the plurality of second well connection electrodes 88 have a laminated structure including a Ti film and a W film.
  • the plurality of second well connection electrodes 88 are arranged at intervals from the inner edge side to the outer edge side of the outer peripheral well region 41.
  • the plurality of second well connection electrodes 88 are arranged on the outer edge side of the outer circumferential well region 41 with respect to the widthwise middle part of the outer circumferential well region 41, and are electrically connected to the outer edge side region of the outer circumferential well region 41.
  • the plurality of second well connection electrodes 88 are arranged in a region between the outer edge of the outer peripheral well region 41 and the third lower wiring portion 68 of the gate wiring film 65.
  • the plurality of second well connection electrodes 88 each extend in a band shape along the outer edge of the outer peripheral well region 41 .
  • semiconductor device 1A includes a plurality of field connection electrodes 89 that penetrate main surface insulating film 45 and are embedded in interlayer insulating film 74 so as to be electrically connected to corresponding field regions 42.
  • a plurality of field connection electrodes 89 are connected to one field region 42.
  • a single field connection electrode 89 may be connected to one field region 42.
  • Field connection electrode 89 may also be referred to as a "field via electrode.”
  • the plurality of field connection electrodes 89 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the plurality of field connection electrodes 89 have a laminated structure including a Ti film and a W film.
  • the plurality of field connection electrodes 89 are each formed in a band shape extending along the corresponding field region 42.
  • the plurality of field connection electrodes 89 are each formed in an annular shape (quadrangular annular shape) extending along the corresponding field region 42 .
  • the plurality of field connection electrodes 89 are formed in an electrically floating state.
  • semiconductor device 1A is arranged on first main surface 3 so as to be electrically connected to gate resistance structure 50 in pad region 10 (inactive region 7).
  • the gate terminal electrode 90 includes a gate terminal electrode 90. Specifically, the gate terminal electrode 90 is placed on the interlayer insulating film 74. Gate terminal electrode 90 may be referred to as a "gate pad” or “gate pad electrode.”
  • the gate terminal electrode 90 is made of a conductive material different from that of the resistive film 60.
  • the gate terminal electrode 90 is made of a conductive material different from that of the gate electrode film 64.
  • Gate terminal electrode 90 has a lower resistance value than trench resistance structure 51 and resistance film 60 , and is electrically connected to trench resistance structure 51 via resistance film 60 .
  • the gate terminal electrode 90 has a lower resistance value than the gate electrode film 64.
  • the gate terminal electrode 90 is made of a metal film. Gate terminal electrode 90 may also be referred to as a "gate metal terminal.”
  • the gate terminal electrode 90 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the gate terminal electrode 90 is made of one of a pure Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It may contain at least one.
  • the gate terminal electrode 90 has a stacked structure including a Ti film and an Al alloy film (AlCu alloy film in this embodiment) stacked in this order from the chip 2 side.
  • the gate terminal electrode 90 has a thickness greater than the thickness of the resistive film 60 (thickness of the gate electrode film 64).
  • the thickness of the gate terminal electrode 90 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the gate terminal electrode 90 has a planar area of 1% or more and 30% or less of the planar area of the first main surface 3. It is particularly preferable that the planar area of the gate terminal electrode 90 is 25% or less of the planar area of the first main surface 3. The planar area of the gate terminal electrode 90 may be 10% or less of the planar area of the first main surface 3.
  • the gate terminal electrode 90 is arranged on the interlayer insulating film 74 so as to cover the resistive film 60 and the gate electrode film 64 in the pad region 10 .
  • the gate terminal electrode 90 covers the plurality of first resistance connection electrodes 81 in a portion covering the resistance film 60 and is electrically connected to the plurality of first resistance connection electrodes 81 . That is, the gate terminal electrode 90 is electrically connected to the resistive film 60 (first covering portion 61) via the plurality of first resistor connecting electrodes 81.
  • gate terminal electrode 90 includes a first electrode portion 91 and a second electrode portion 92.
  • the first electrode portion 91 has a relatively wide electrode width in the second direction Y.
  • the first electrode portion 91 is a portion forming the terminal body of the gate terminal electrode 90, and is located in a region outside the first resistance connection electrode 81 in plan view.
  • the first electrode portion 91 may be referred to as a “terminal body portion”.
  • a bonding wire is connected to the first electrode part 91. Therefore, the first electrode portion 91 is formed wider than the bonding wire bonding portion.
  • the first electrode portion 91 is formed in a polygonal shape (quadrilateral in this form) having four sides parallel to the periphery of the chip 2 (the periphery of the pad region 10) in plan view.
  • the first electrode portion 91 is arranged in a region facing the gate electrode film 64 with the interlayer insulating film 74 in between.
  • the first electrode portion 91 preferably covers 50% or more of the gate electrode film 64 in plan view. It is particularly preferable that the first electrode portion 91 covers 90% or more of the gate electrode film 64 in plan view. In this form, the first electrode section 91 has a wider electrode width than the gate electrode film 64 and covers the entire area of the gate electrode film 64.
  • the flatness of the first electrode portion 91 is enhanced by the gate electrode film 64.
  • the first electrode portion 91 may be electrically insulated from the gate electrode film 64 by the interlayer insulating film 74.
  • the first electrode portion 91 may be electrically connected to the gate electrode film 64 via one or more gate connection electrodes 84 buried in the interlayer insulating film 74 .
  • the first electrode portion 91 covers the first slit 71 with the interlayer insulating film 74 interposed therebetween, and backfills the first recess portion 76 of the interlayer insulating film 74 (main insulating surface 75).
  • the gate terminal electrode 90 first electrode section 91
  • the gate terminal electrode 90 (first electrode portion 91) may be electrically connected to another electrode via the electrode residue. Therefore, it is preferable that the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the first slit 71 with the interlayer insulating film 74 interposed therebetween.
  • the gate terminal electrode 90 (first electrode portion 91) fills the entire area of the first recess portion 76 of the interlayer insulating film 74 (main insulating surface 75). According to this configuration, a layout that avoids the problem of electrode residue in the first recess portion 76 is provided.
  • the present disclosure does not exclude a configuration including the gate terminal electrode 90 (first electrode portion 91) that partially exposes the first recess portion 76.
  • the first electrode portion 91 is drawn out from above the gate electrode film 64, across the first slit 71, and onto the resistive film 60 in plan view.
  • the first electrode section 91 covers the edge of the resistive film 60 with the interlayer insulating film 74 interposed therebetween.
  • the first electrode section 91 covers the edge of the resistive film 60 with an interval on the gate electrode film 64 side with respect to a straight line that crosses the center of the resistive film 60 in the second direction Y. .
  • the first electrode part 91 may cover one or more trench resistance structures 51 with the resistance film 60 in between, in a portion covering the resistance film 60.
  • the first electrode portion 91 may cover one or more first trench resistance structures 51A with the resistance film 60 interposed therebetween.
  • the first electrode portion 91 may cover one or more second trench resistance structures 51B with the resistance film 60 interposed therebetween.
  • the first electrode section 91 covers one first trench resistance structure 51A and one second trench resistance structure 51B with the resistance film 60 in between.
  • the first electrode section 91 covers the plurality of third slits 73 with the interlayer insulating film 74 interposed therebetween, and backfills the plurality of third recesses 78 in the interlayer insulating film 74 (main insulating surface 75).
  • the gate terminal electrode 90 first electrode section 91
  • electrode residue generated during the process of forming the gate terminal electrode 90 may be exposed to the plurality of third recesses 78. There is a risk that it may remain.
  • the gate terminal electrode 90 (first electrode portion 91) may be electrically connected to another electrode via the electrode residue. Therefore, it is preferable that the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the plurality of third recess portions 78 with the interlayer insulating film 74 interposed therebetween.
  • the gate terminal electrode 90 (first electrode portion 91) fills the entire third recess portion 78 of the interlayer insulating film 74 (main insulating surface 75). According to this configuration, a layout that avoids the problem of electrode residue in the plurality of third recesses 78 is provided.
  • the present disclosure does not exclude a form including the gate terminal electrode 90 (first electrode part 91) that partially exposes the plurality of third recess parts 78.
  • the first electrode part 91 is drawn out from above the gate electrode film 64 across the plurality of third slits 73 and onto the plurality of second lower line parts 70A and 70B in plan view.
  • the first electrode section 91 covers the edges of the plurality of second lower line sections 70A and 70B with the interlayer insulating film 74 in between.
  • the second electrode section 92 has an electrode width smaller than that of the first electrode section 91 in the second direction Y, and extends in the second direction so as to protrude from the first electrode section 91 toward the plurality of first resistance connection electrodes 81. It consists of a drawer section pulled out in a Y shape.
  • the second electrode section 92 may be referred to as a "terminal extension section.” For example, no bonding wire is connected to the second electrode portion 92. Therefore, the second electrode portion 92 is formed to be narrower than the bonding wire bonding portion.
  • the protruding direction of the second electrode portion 92 is the same as the extending direction of the plurality of first resistance connection electrodes 81.
  • the second electrode section 92 is drawn out from the center of the first electrode section 91 and covers all the first resistance connection electrodes 81 .
  • the second electrode part 92 is formed at a distance from the first slit 71 to the second slit 72 side in plan view, and does not intersect with the first slit 71. Further, the second electrode portion 92 is formed at a distance from the second slit 72 toward the first slit 71 in plan view, and does not intersect with the second slit 72 . That is, the second electrode portion 92 has a width smaller than the width of the resistive film 60 in the first direction X, and is disposed only in a region directly above the resistive film 60.
  • the second electrode portion 92 faces the space region 57 with the main surface insulating film 45, the resistive film 60, and the interlayer insulating film 74 interposed therebetween. That is, the second electrode portion 92 faces the flat portion of the first main surface 3 in the thickness direction. Further, the second electrode portion 92 faces the boundary well region 40 (first boundary well region 40A) in the thickness direction.
  • the second electrode portion 92 has a width in the first direction X that is larger than the width of the trench resistance structure 51 in the first direction X.
  • the second electrode portion 92 has a width in the second direction Y that is smaller than the length of the trench resistance structure 51 in the second direction Y.
  • the second electrode portion 92 preferably has a width smaller than the space width of the space region 57 in the second direction Y.
  • the second electrode portion 92 is formed at a distance from the other end portion (first trench group 52) of the plurality of first trench resistance structures 51A toward the space region 57 side. Further, in this embodiment, the second electrode portion 92 is formed at a distance from one end portion (second trench group 53) of the plurality of second trench resistance structures 51B toward the space region 57 side. That is, the second electrode portion 92 faces only the space region 57 in the thickness direction, and does not face the plurality of trench resistance structures 51 in the thickness direction.
  • the second electrode portion 92 may face the other end portion (first trench group 52) of the plurality of first trench resistance structures 51A in the thickness direction. Further, the second electrode portion 92 may face one end portion (second trench group 53) of the plurality of second trench resistance structures 51B in the thickness direction. In view of the flatness of the second electrode section 92, it is preferable that the second electrode section 92 be formed in a region outside the plurality of trench resistance structures 51 with an interval from the plurality of trench resistance structures 51 in plan view. .
  • semiconductor device 1A includes a gate disposed on first main surface 3 so as to be electrically connected to gate resistance structure 50 in pad region 10 (inactive region 7). Includes a wiring electrode 93. Specifically, the gate wiring electrode 93 is arranged on the interlayer insulating film 74. The gate wiring electrode 93 may be referred to as a "gate finger” or “gate finger electrode.”
  • the gate wiring electrode 93 is made of a conductive material different from that of the resistive film 60.
  • the gate wiring electrode 93 is made of a conductive material different from that of the gate wiring film 65.
  • Gate wiring electrode 93 has a lower resistance value than trench resistance structure 51 and resistance film 60 , and is electrically connected to gate terminal electrode 90 via trench resistance structure 51 and resistance film 60 .
  • the gate wiring electrode 93 has a lower resistance value than the gate wiring film 65.
  • the gate wiring electrode 93 is made of a metal film.
  • the gate wiring electrode 93 may be referred to as a "gate metal wiring.”
  • the gate wiring electrode 93 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the gate wiring electrode 93 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the gate wiring film 65 has a stacked structure including a Ti film and an Al alloy film (AlCu alloy film in this embodiment) stacked in this order from the chip 2 side. That is, the gate wiring film 65 has the same electrode configuration as the gate terminal electrode 90.
  • the gate wiring electrode 93 has a thickness larger than the thickness of the resistive film 60 (thickness of the gate wiring film 65).
  • the thickness of the gate wiring electrode 93 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the gate wiring electrode 93 is preferably approximately equal to the thickness of the gate terminal electrode 90.
  • the gate wiring electrode 93 is routed between the active region 6 and the non-active region 7, is electrically connected to the first trench structure 21 (trench isolation structure 15) in the active region 6, and is electrically connected to the first trench structure 21 (trench isolation structure 15) in the non-active region 7. It is electrically connected to the resistive film 60. Specifically, the gate wiring electrode 93 is electrically connected to the first end 60A and the second end 60B of the resistive film 60 via the gate wiring film 65.
  • the gate wiring electrode 93 forms a parallel resistance circuit PR including the first gate resistance R1 and the second gate resistance R2 with the gate terminal electrode 90 (see also FIG. 24).
  • the parallel resistance circuit PR constitutes a gate resistance RG interposed between the gate terminal electrode 90 and the gate wiring electrode 93.
  • the parallel resistance circuit PR is also established between the gate electrode film 64 and the gate wiring film 65.
  • the gate wiring electrode 93 includes a first upper wiring part 94, a second upper wiring part 95, and a third upper wiring part 96.
  • the first upper wiring part 94 is arranged in the pad region 10 so as to surround the gate terminal electrode 90 from multiple directions (three directions in this embodiment), and is a first lower wiring part of the gate wiring film 65 with the interlayer insulating film 74 in between. 66.
  • the first upper wiring section 94 includes a first upper line section 97 and a plurality of second upper line sections 98A and 98B.
  • the first upper line portion 97 is disposed in a region covering the first lower line portion 69 of the gate wiring film 65 with the interlayer insulating film 74 in between in the pad region 10, and is formed in a band shape extending in the second direction Y. .
  • the first upper line portion 97 has one end portion on one side in the second direction Y (first side surface 5A side) and the other end portion on the other side in the second direction Y (second side surface 5B side).
  • the first upper line portion 97 covers the second slit 72 with the interlayer insulating film 74 interposed therebetween, and backfills the second recess portion 77 of the interlayer insulating film 74 (main insulating surface 75).
  • the gate terminal electrode 90 (the first electrode part 91 and/or the second electrode part 92) intersects the second recess part 77, and the gate wiring electrode 93 (first upper line) that partially exposes the second recess part 77. 97), there is a possibility that electrode residue generated during the process of forming the gate terminal electrode 90 may remain in the plurality of second recesses 77.
  • the gate wiring electrode 93 (first upper line portion 97) may be electrically connected to the gate terminal electrode 90 via the electrode residue.
  • the gate wiring electrode 93 (first upper line portion 97) forms a short circuit that does not involve the gate resistance structure 50, together with the gate terminal electrode 90 (first electrode portion 91). Therefore, it is preferable that the gate wiring electrode 93 (first upper line part 97) covers the entire area of the second slit 72 with the interlayer insulating film 74 interposed therebetween.
  • the gate wiring electrode 93 (first upper line portion 97) fills the entire second recess portion 77 of the interlayer insulating film 74 (main insulating surface 75). According to this configuration, a layout that avoids the problem of electrode residue in the second recess portion 77 is provided.
  • the present disclosure provides a gate terminal electrode 90 (a first electrode part 91 and/or a second electrode part 92) that intersects the second recess part 77, and a gate wiring electrode 93 (a first electrode part 91 and/or a second electrode part 92) that partially exposes the second recess part 77. This does not exclude forms including the first upper line portion 97).
  • the first upper line part 97 is drawn out from above the gate wiring film 65 (first lower line part 69) across the second slit 72 and above the resistive film 60 in plan view.
  • the first upper line portion 97 covers the edge of the resistive film 60 with the interlayer insulating film 74 interposed therebetween.
  • the first upper line portion 97 further crosses a straight line that crosses the center of the resistive film 60 in the second direction Y, and is a portion of the resistive film 60 that is located in a region on the gate electrode film 64 side with respect to the straight line. It may be covered.
  • the first upper line portion 97 is formed at a distance in the first direction X from the first electrode portion 91 and the second electrode portion 92 of the gate terminal electrode 90.
  • the first upper line portion 97 has a recessed portion 97a that is depressed in the first direction X along the second electrode portion 92 in a portion along the second electrode portion 92 of the gate terminal electrode 90.
  • the first upper line portion 97 includes a first connection area 101 and a second connection area 102.
  • the first connection region 101 is formed in a region on one side (the first side surface 5A side) in the second direction Y with respect to the recessed portion 97a, and faces the second electrode portion 92 in the second direction Y.
  • the first connection region 101 covers the second covering portion 62 of the resistive film 60 with the interlayer insulating film 74 interposed therebetween. That is, the first connection region 101 covers the first trench group 52 (the plurality of first trench resistance structures 51A) with the interlayer insulating film 74 and the second covering portion 62 of the resistance film 60 interposed therebetween.
  • the first connection region 101 further covers the plurality of first resistance connection electrodes 81 and is electrically connected to the plurality of first resistance connection electrodes 81. Thereby, the first connection region 101 is electrically connected to the second covering portion 62 of the resistance film 60 and the first trench group 52 (the plurality of first trench resistance structures 51A) via the plurality of first resistance connection electrodes 81. It is connected.
  • the first connection region 101 only needs to cover one or more first trench resistance structures 51A adjacent to one or more first resistance connection electrodes 81, and covers all the first trench resistance structures 51A. There is no need to do so. Of course, the first connection region 101 may cover all the first trench resistance structures 51A.
  • the second connection region 102 is formed in a region on the other side (second side surface 5B side) in the second direction Y with respect to the recess 97a, and faces the second electrode portion 92 in the second direction Y.
  • the second connection region 102 covers the third covering portion 63 of the resistive film 60 with the interlayer insulating film 74 interposed therebetween. That is, the second connection region 102 covers the second trench group 53 (the plurality of second trench resistance structures 51B) with the interlayer insulating film 74 and the third covering portion 63 of the resistance film 60 interposed therebetween.
  • the second connection region 102 further covers the plurality of second resistance connection electrodes 82 and is electrically connected to the plurality of second resistance connection electrodes 82. Thereby, the second connection region 102 is electrically connected to the third covering portion 63 of the resistance film 60 and the second trench group 53 (the plurality of second trench resistance structures 51B) via the plurality of second resistance connection electrodes 82. It is connected.
  • the second connection region 102 only needs to cover one or more second trench resistance structures 51B adjacent to one or more second resistance connection electrodes 82, and covers all the second trench resistance structures 51B. There is no need to do so. Of course, the second connection region 102 may cover all the second trench resistance structures 51B.
  • the opposing area of the gate wiring electrode 93 (first upper line part 97) to the resistive film 60 may be larger than the opposing area of the gate terminal electrode 90 (first electrode part 91 and second electrode part 92) to the resistive film 60.
  • the opposing area of the gate wiring electrode 93 may be smaller than the opposing area of the gate terminal electrode 90.
  • the gate terminal electrode 90 (first electrode section 91) that partially exposes the first recess section 76 and the first upper line section 97 that intersects the first recess section 76 are formed, the gate terminal electrode 90 There is a possibility that electrode residue generated during the forming process remains in the plurality of first recesses 76.
  • the gate wiring electrode 93 (first upper line part 97) may be electrically connected to the gate terminal electrode 90 (first electrode part 91) via the electrode residue.
  • the gate wiring electrode 93 (first upper line portion 97) forms a short circuit that does not involve the gate resistance structure 50, together with the gate terminal electrode 90 (first electrode portion 91).
  • the first upper line part 97 is formed with an interval from the first recess part 76 (first slit 71) to the second recess part 77 (second slit 72) side in plan view, and It is preferable that it does not intersect (the first slit 71).
  • the gate terminal electrode 90 (first electrode section 91) covers the entire first recess section 76.
  • the first upper line part 97 faces the first electrode part 91 and the second electrode part 92 of the gate terminal electrode 90 in the first direction X in the region above the resistive film 60.
  • a layout that avoids the problem of electrode residue in the first recess portion 76 is provided.
  • the present disclosure excludes a form including a gate terminal electrode 90 (first electrode portion 91) that partially exposes the first recess portion 76 and a first upper line portion 97 that intersects the first recess portion 76. isn't it.
  • the first current I1 applied to the gate terminal electrode 90 (second electrode portion 92) is transmitted to the first covering portion 61 of the resistive film 60 via the plurality of first resistance connecting electrodes 81.
  • the first current I1 transmitted to the first covering part 61 is a second current I2 on the second covering part 62 (first trench group 52) side of the resistive film 60, and a second current I2 on the second covering part 62 (first trench group 52) side of the resistive film 60, and a second current I2 on the second covering part 62 (first trench group 52) side of the resistive film 60
  • the current is shunted to the third current I3 on the second trench group 53) side.
  • the second current I2 is transmitted to the first connection region 101 of the first upper line portion 97 via the plurality of second resistance connection electrodes 82, and the third current I3 is transmitted to the first connection region 101 of the first upper line portion 97 via the plurality of third resistance connection electrodes 83.
  • the signal is transmitted to the second connection region 102 of the upper line portion 97 .
  • the gate wiring electrode 93 first upper line part 97
  • the plurality of second upper line parts 98A and 98B include a second upper line part 98A on one side and a second upper line part 98B on the other side.
  • the second upper line portion 98A is arranged in a region on one side (first side surface 5A side) in the second direction Y with respect to the gate terminal electrode 90 in the pad region 10.
  • the second upper line portion 98B is disposed in the pad region 10 in a region on the other side (the second side surface 5B side) in the second direction Y with respect to the gate terminal electrode 90.
  • the second upper line part 98A is formed in a band shape extending in the first direction The other end is located at the opposite end.
  • the second upper line portion 98A covers the second lower line portion 70A of the gate wiring film 65 with the interlayer insulating film 74 in between.
  • the second upper line portion 98A is formed at a distance from the first electrode portion 91 of the gate terminal electrode 90 on one side in the second direction Y.
  • the second upper line part 98B is formed in a band shape extending in the first direction It has the other end located at.
  • the second upper line portion 98B covers the second lower line portion 70B of the gate wiring film 65 with the interlayer insulating film 74 in between.
  • the second upper line part 98B is formed at a distance from the first electrode part 91 of the gate terminal electrode 90 on the other side in the second direction Y, and faces the second upper line part 98A with the first electrode part 91 in between. are doing.
  • the gate terminal electrode 90 (first electrode section 91) that partially exposes the first recess section 76 and the second upper line sections 98A and 98B intersecting the first recess section 76 are formed
  • the gate terminal electrode There is a possibility that electrode residue generated during the forming step 90 may remain in the first recess portion 76 . If electrode residue exists, there is a possibility that the gate wiring electrode 93 (second upper line portions 98A, 98B) may be electrically connected to the gate terminal electrode 90 (first electrode portion 91) via the electrode residue.
  • the gate wiring electrode 93 (second upper line portions 98A, 98B) together with the gate terminal electrode 90 (first electrode portion 91) forms a short circuit that does not involve the gate resistance structure 50. Therefore, the second upper line portions 98A and 98B are spaced apart from the first recess portion 76 and do not have a portion that covers the first recess portion 76 (a portion that intersects with the first recess portion 76). It is preferable.
  • the present disclosure excludes a form including a gate terminal electrode 90 (first electrode portion 91) that partially exposes the first recess portion 76 and second upper line portions 98A and 98B that intersect the first recess portion 76. It's not something you do.
  • a gate terminal electrode 90 (first electrode portion 91) that partially exposes the plurality of third recess portions 78, and second upper line portions 98A and 98B intersecting the plurality of third recess portions 78 are formed.
  • the gate wiring electrode 93 (second upper line portions 98A, 98B) forms a short circuit that does not involve the gate resistance structure 50, together with the gate terminal electrode 90 (first electrode portion 91).
  • the second upper line portions 98A, 98B are arranged at intervals from the plurality of third recesses 78, and portions that cover the plurality of third recesses 78 (portions that intersect with the plurality of third recesses 78) are arranged at intervals from the plurality of third recesses 78. ) is preferable. According to this configuration, a layout that avoids the problem of electrode residue in the plurality of third recesses 78 is provided. In this form, the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the plurality of third recess portions 78.
  • the second upper line portions 98A, 98B face the first electrode portion 91 of the gate terminal electrode 90 in the second direction Y in the region above the second lower line portions 70A, 70B.
  • the present disclosure provides a gate terminal electrode 90 (first electrode portion 91) that partially exposes the plurality of third recess portions 78, and second upper line portions 98A and 98B that intersect the plurality of third recess portions 78. This does not exclude forms that include.
  • the second upper line parts 98A, 98B cover the inner parts of the second lower line parts 70A, 70B at a distance from the periphery of the second lower line parts 70A, 70B in plan view.
  • the second upper line parts 98A and 98B face only the second lower line parts 70A and 70B with the interlayer insulating film 74 in between, and do not face the main surface insulating film 45 with the interlayer insulating film 74 in between. is preferred.
  • the second upper wiring part 95 is drawn out from the first upper wiring part 94 to the street region 11 and covers the second lower wiring part 67 of the gate wiring film 65 with the interlayer insulating film 74 in between. Specifically, the second upper wiring part 95 is drawn out from the inner part (the central part in this embodiment) of the first upper line part 97 and is formed in a band shape extending in the first direction X.
  • the second upper wiring section 95 crosses the center of the chip 2.
  • the second upper wiring portion 95 includes an area on one side (the third side surface 5C side) in the first direction X with respect to a straight line that crosses the center of the first main surface 3 in the second direction It extends in a band-like manner so as to be located in the area (side).
  • the second upper wiring part 95 has one end part connected to the first upper wiring part 94 on one side in the first direction X, and the other end part on the other side in the first direction X.
  • the other end of the second upper wiring section 95 is an open end.
  • the second upper wiring part 95 covers the plurality of first gate connection electrodes 84A and is electrically connected to the second lower wiring part 67 via the plurality of first gate connection electrodes 84A.
  • the second upper wiring portion 95 has a width smaller than the width of the street region 11 in the second direction Y, and is formed at a distance from the plurality of active regions 6 inward of the street region 11 . In other words, the second upper wiring portion 95 is formed at intervals from the plurality of trench isolation structures 15 (the plurality of first trench structures 21) in plan view.
  • the third upper wiring part 96 is drawn out from the first upper wiring part 94 to the outer peripheral region 9 and covers the third lower wiring part 68 of the gate wiring film 65 with the interlayer insulating film 74 in between. Specifically, the third upper wiring section 96 extends from the other end of the plurality of second upper line sections 98A, 98B to one side (the first side surface 5A side) and the other side (the second side surface 5B side) of the outer peripheral region 9. ) and is formed in a band shape extending along the outer peripheral region 9.
  • the third upper wiring part 96 and the second upper wiring part 95 sandwich the plurality of active regions 6.
  • the third upper wiring portion 96 extends along the periphery of the chip 2 (first side surfaces 5A to 5D) so as to surround the plurality of active regions 6 in plan view.
  • the third upper interconnection section 96 and the second upper interconnection section 95 surround the plurality of active regions 6 .
  • the third upper wiring section 96 is formed at a distance from the second upper wiring section 95 .
  • the third upper wiring section 96 may be connected to the second upper wiring section 95.
  • the third upper wiring section 96 covers the plurality of second gate connection electrodes 84B and is electrically connected to the third lower wiring section 68 via the plurality of second gate connection electrodes 84B. It is preferable that the third upper wiring part 96 has a width smaller than the width of the third lower wiring part 68 in plan view. It is preferable that the third upper wiring part 96 covers the inner part of the third lower wiring part 68 at a distance from the periphery of the third lower wiring part 68 in plan view.
  • semiconductor device 1A includes an emitter terminal electrode disposed on first main surface 3 at a distance from gate terminal electrode 90 and gate wiring electrode 93 in active region 6. 103 included. Specifically, emitter terminal electrode 103 is placed on interlayer insulating film 74 .
  • the emitter terminal electrode 103 may be referred to as an "emitter pad” or “emitter pad electrode.”
  • the emitter terminal electrode 103 is preferably made of a conductive material different from that of the resistive film 60. It is preferable that the emitter terminal electrode 103 is made of a conductive material different from that of the emitter electrode film 47.
  • the emitter terminal electrode 103 has a lower resistance value than the trench resistance structure 51 and the resistance film 60.
  • the emitter terminal electrode 103 is made of a metal film.
  • Emitter terminal electrode 103 may be referred to as an "emitter metal terminal.”
  • the emitter terminal electrode 103 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the emitter terminal electrode 103 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the emitter terminal electrode 103 has a stacked structure including a Ti film and an Al alloy film (AlCu alloy film in this embodiment) stacked in this order from the chip 2 side. That is, the emitter terminal electrode 103 has the same electrode configuration as the gate terminal electrode 90.
  • the emitter terminal electrode 103 has a thickness greater than the thickness of the resistive film 60 (thickness of the gate electrode film 64).
  • the thickness of the emitter terminal electrode 103 may be greater than or equal to 1 ⁇ m and less than or equal to 10 ⁇ m.
  • the thickness of the emitter terminal electrode 103 is approximately equal to the thickness of the gate terminal electrode 90.
  • the emitter terminal electrode 103 has a larger planar area than the gate terminal electrode 90.
  • the planar area of the emitter terminal electrode 103 is preferably 50% or more and 90% or less of the planar area of the first main surface 3. It is particularly preferable that the planar area of the emitter terminal electrode 103 is 70% or more of the planar area of the first main surface 3.
  • the emitter terminal electrode 103 includes a first emitter terminal electrode 103A and a second emitter terminal electrode 103B.
  • the first emitter terminal electrode 103A is arranged in a region between the second upper interconnection section 95 and the third upper interconnection section 96 on the portion of the interlayer insulating film 74 that covers the first active region 6A.
  • the first emitter terminal electrode 103A is drawn out from the first active region 6A to the outer peripheral region 9 in plan view.
  • the first emitter terminal electrode 103A covers the plurality of first emitter connection electrodes 85 and the plurality of second emitter connection electrodes 86 in the first active region 6A, and covers the plurality of first well connection electrodes 87 in the outer peripheral region 9. ing.
  • the first emitter terminal electrode 103A is electrically connected to the plurality of second trench structures 25, the plurality of emitter regions 29, and the plurality of contact regions 31 via the plurality of first emitter connection electrodes 85 and the plurality of second emitter connection electrodes 86. It is connected to the.
  • the first emitter terminal electrode 103A is electrically connected to the inner edge of the outer peripheral well region 41 via a plurality of first well connection electrodes 87.
  • the second emitter terminal electrode 103B is arranged in a region between the second upper wiring part 95 and the third upper wiring part 96 on the part of the interlayer insulating film 74 that covers the second active region 6B.
  • the second emitter terminal electrode 103B is drawn out from the second active region 6B to the outer peripheral region 9 in plan view.
  • the second emitter terminal electrode 103B covers the plurality of first emitter connection electrodes 85 and the plurality of second emitter connection electrodes 86 in the second active region 6B, and covers the plurality of first well connection electrodes 87 in the outer peripheral region 9. ing.
  • the second emitter terminal electrode 103B is electrically connected to the plurality of second trench structures 25, the plurality of emitter regions 29, and the plurality of contact regions 31 via the plurality of first emitter connection electrodes 85 and the plurality of second emitter connection electrodes 86. It is connected to the.
  • the second emitter terminal electrode 103B is electrically connected to the inner edge of the outer peripheral well region 41 via a plurality of first well connection electrodes 87.
  • the semiconductor device 1A includes an emitter wiring electrode 104 extended from the emitter terminal electrode 103 to a region outside the gate wiring electrode 93 on the interlayer insulating film 74.
  • Emitter wiring electrode 104 may be referred to as an "emitter finger” or “emitter finger electrode.” It is preferable that the emitter wiring electrode 104 is made of a conductive material different from that of the resistive film 60. It is preferable that the emitter wiring electrode 104 is made of a conductive material different from that of the emitter electrode film 47.
  • the emitter wiring electrode 104 has a lower resistance value than the trench resistance structure 51 and the resistance film 60.
  • the emitter wiring electrode 104 is made of a metal film.
  • the emitter wiring electrode 104 may also be referred to as "emitter metal wiring.”
  • the emitter wiring electrode 104 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the emitter wiring electrode 104 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the emitter wiring electrode 104 has a stacked structure including a Ti film and an Al alloy film (AlCu alloy film in this embodiment) stacked in this order from the chip 2 side. That is, the emitter wiring electrode 104 has the same electrode configuration as the emitter terminal electrode 103.
  • the emitter wiring electrode 104 has a thickness greater than the thickness of the resistive film 60 (thickness of the gate electrode film 64).
  • the thickness of the emitter wiring electrode 104 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the emitter wiring electrode 104 is preferably approximately equal to the thickness of the gate terminal electrode 90 (emitter terminal electrode 103).
  • the emitter wiring electrode 104 is connected to both the first emitter terminal electrode 103A and the second emitter terminal electrode 103B, and is connected to the gate wiring electrode 93 (the third upper wiring part 96 ) is pulled out to the outer area.
  • the emitter wiring electrode 104 is formed in a band shape extending along the periphery of the chip 2 so as to surround the gate terminal electrode 90, the gate wiring electrode 93, the first emitter terminal electrode 103A, and the second emitter terminal electrode 103B.
  • the emitter wiring electrode 104 is formed in an annular shape (specifically, a square annular shape) extending along the periphery of the chip 2 (first to fourth side surfaces 5A to 5D), and the emitter wiring electrode 93, which collectively surrounds the first emitter terminal electrode 103A and the second emitter terminal electrode 103B.
  • the emitter wiring electrode 104 is routed over a portion of the interlayer insulating film 74 that covers the outer edge of the outer peripheral well region 41.
  • the emitter wiring electrode 104 covers the plurality of second well connection electrodes 88 and is electrically connected to the outer edge of the outer peripheral well region 41 via the plurality of second well connection electrodes 88 .
  • the semiconductor device 1A includes a plurality of field electrodes 105 arranged on the interlayer insulating film 74 in the outer peripheral region 9.
  • the plurality of field electrodes 105 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the plurality of field electrodes 105 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the plurality of field electrodes 105 have a stacked structure including a Ti film and an Al alloy film (AlCu alloy film in this embodiment) stacked in this order from the chip 2 side.
  • the plurality of field electrodes 105 cover the corresponding field regions 42 in a one-to-one correspondence. Each field electrode 105 collectively covers a plurality of corresponding field connection electrodes 89 . Each field electrode 105 is electrically connected to the corresponding field region 42 via a plurality of corresponding field connection electrodes 89 . The plurality of field electrodes 105 are formed in an electrically floating state.
  • the plurality of field electrodes 105 are formed in a band shape extending along the corresponding field region 42.
  • the plurality of field electrodes 105 are formed in an annular shape (quadrangular annular shape) extending along the corresponding field region 42 .
  • the outermost field electrode 105 includes a field extension portion 105a drawn out toward the peripheral edge of the chip 2, and may be formed wider than the other field electrodes 105.
  • the semiconductor device 1A includes a channel stop electrode 106 disposed on the interlayer insulating film 74 in the outer peripheral region 9.
  • Channel stop electrode 106 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the channel stop electrode 106 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the channel stop electrode 106 has a laminated structure including a Ti film and an Al alloy film (AlCu alloy film in this form) which are laminated in this order from the chip 2 side.
  • the channel stop electrode 106 is formed in a band shape extending along the periphery of the first main surface 3.
  • the channel stop electrode 106 is formed in an annular shape (quadrangular annular shape) extending along the periphery of the first main surface 3 .
  • the channel stop electrode 106 enters the removed portion 46 of the interlayer insulating film 74 from above the interlayer insulating film 74 and is electrically connected to the channel stop region 43 .
  • Channel stop electrode 106 is formed in an electrically floating state.
  • the channel stop electrode 106 may be formed at a distance inward from the periphery of the chip 2 so as to expose the periphery (channel stop region 43) of the first main surface 3.
  • the semiconductor device 1A includes a collector electrode 107 covering the second main surface 4.
  • Collector electrode 107 is electrically connected to collector region 14 exposed from second main surface 4 .
  • Collector electrode 107 forms ohmic contact with collector region 14 .
  • the collector electrode 107 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the semiconductor device 1A includes the chip 2, the trench resistance structure 51, the resistance film 60, the gate terminal electrode 90, and the gate wiring electrode 93.
  • the chip 2 has a first main surface 3 .
  • Trench resistance structure 51 is formed on first main surface 3 .
  • Resistance film 60 is electrically connected to trench resistance structure 51 on first main surface 3 .
  • the gate terminal electrode 90 has a lower resistance value than the resistance film 60 and is electrically connected to the trench resistance structure 51 via the resistance film 60 on the first main surface 3.
  • Gate wiring electrode 93 has a lower resistance value than resistive film 60 and is electrically connected to gate terminal electrode 90 on first main surface 3 via trench resistive structure 51 and resistive film 60 .
  • the gate resistance RG including the trench resistance structure 51 and the resistance film 60 can be interposed between the gate terminal electrode 90 and the gate wiring electrode 93.
  • the trench resistance structure 51 is incorporated into the chip 2 in the region between the gate terminal electrode 90 and the gate wiring electrode 93, the area occupied by the gate resistance RG with respect to the first main surface 3 is increased. It can be suppressed. Therefore, in the configuration including the gate resistor RG, it is possible to provide the semiconductor device 1A having a novel layout that contributes to miniaturization.
  • the semiconductor device 1A includes a gate electrode film 64 and a gate wiring film 65.
  • the gate electrode film 64 is disposed on the first main surface 3 adjacent to the resistive film 60 .
  • the gate wiring film 65 is arranged on the first main surface 3 adjacent to the resistive film 60 so as to face the gate electrode film 64 with the resistive film 60 in between.
  • the gate terminal electrode 90 covers the gate electrode film 64. Further, it is preferable that the gate wiring electrode 93 covers the gate wiring film 65. According to this configuration, it is possible to provide the semiconductor device 1A having a novel layout that contributes to miniaturization in a configuration in which the resistive film 60, the gate electrode film 64, and the gate wiring film 65 are provided on the first main surface 3.
  • the resistive film 60 has a first end 60A on one side and a second end 60B on the other side.
  • the gate wiring film 65 has a first connection part connected to the first end 60A of the resistance film 60 and a second connection part connected to the second end 60B of the resistance film 60.
  • the gate wiring electrode 93 is preferably electrically connected to the resistive film 60 via the gate wiring film 65.
  • the gate wiring electrode 93 can be electrically connected to the resistive film 60 via the gate wiring film 65, there is no need to directly connect the gate wiring electrode 93 to the resistive film 60. Thereby, the design rules for the gate wiring electrode 93 can be relaxed and the degree of freedom in designing the gate wiring electrode 93 can be improved.
  • the semiconductor device 1A includes a first slit 71 defined between the resistive film 60 and the gate electrode film 64, and a second slit 72 defined between the resistive film 60 and the gate wiring film 65.
  • the resistive film 60 can be appropriately separated (divided) from the gate electrode film 64 and the gate wiring film 65 by the first slit 71 and the second slit 72. Thereby, the accuracy of the resistance value of the resistive film 60 can be improved.
  • the gate terminal electrode 90 covers the resistive film 60 and the gate electrode film 64 across the first slit 71 in plan view. It is preferable that the gate wiring film 65 covers the resistive film 60 and the gate electrode film 64 across the second slit 72 in plan view. It is preferable that the first slit 71 is formed narrower than the resistive film 60 . It is preferable that the second slit 72 is formed narrower than the resistive film 60.
  • the trench resistance structure 51 extends in a band shape in the second direction Y (one direction) in plan view.
  • the resistive film 60 extends in a strip shape in the second direction Y (one direction) in plan view.
  • the first slit 71 extends in a band shape in the second direction Y (one direction) in plan view.
  • the second slit 72 extends in a band shape in the second direction Y (one direction) in plan view.
  • the first slit 71 has a first length in the second direction Y (one direction), and the second slit 72 has a second length smaller than the first length in the second direction Y (one direction). You can leave it there.
  • the semiconductor device 1A includes a third slit 73 defined between the gate electrode film 64 and the gate wiring film 65.
  • the gate wiring film 65 can be appropriately separated (divided) from the gate electrode film 64 by the third slit 73. This can prevent the gate wiring film 65 from forming a short circuit with the gate electrode film 64 that does not involve the resistive film 60 .
  • the gate terminal electrode 90 covers the gate electrode film 64 and the gate wiring film 65 across the third slit 73 in plan view.
  • a plurality of trench resistance structures 51 are formed on the first main surface 3 at intervals.
  • the resistive film 60 preferably covers the plurality of trench resistive structures 51. According to this configuration, the resistance value of the gate resistor RG can be adjusted using the plurality of trench resistance structures 51.
  • the resistive film 60 has a first covering part 61 that covers the first main surface 3 outside the trench resistance structure 51 and a second covering part 62 that covers the trench resistance structure 51.
  • the gate terminal electrode 90 is electrically connected to the resistive film 60 at a portion that covers the first covering portion 61 .
  • the gate wiring electrode 93 is electrically connected to the resistive film 60 at a portion that covers the second covering portion 62. According to this configuration, part of the resistance film 60 and part of the trench resistance structure 51 can be appropriately interposed in the region between the gate terminal electrode 90 and the gate wiring electrode 93.
  • the semiconductor device 1A includes an interlayer insulating film 74, a first resistance connection electrode 81, and a second resistance connection electrode 82.
  • the interlayer insulating film 74 covers the resistive film 60.
  • the first resistance connection electrode 81 is embedded in the interlayer insulating film 74 so as to be electrically connected to the resistance film 60 .
  • the second resistance connection electrode 82 is embedded in the interlayer insulating film 74 so as to be electrically connected to the resistance film 60 at a different position from the first resistance connection electrode 81 .
  • the gate terminal electrode 90 is preferably placed on the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 via the first resistance connecting electrode 81. Further, it is preferable that the gate wiring electrode 93 is disposed on the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 via the second resistance connecting electrode 82 .
  • the gate resistance RG can be configured in the region between the first resistance connection electrode 81 and the second resistance connection electrode 82. By adjusting the distance between the first resistance connection electrode 81 and the second resistance connection electrode 82, the resistance value of the gate resistance RG can be adjusted.
  • the second resistance connection electrode 82 may extend in a different direction from the first resistance connection electrode 81.
  • the first resistance connection electrode 81 extends in a first direction X (one direction) in a plan view
  • the second resistance connection electrode 82 extends in a second direction Y that intersects the first direction (cross direction).
  • the plurality of first resistance connection electrodes 81 are embedded in the interlayer insulating film 74.
  • the plurality of second resistance connection electrodes 82 are embedded in the interlayer insulating film 74.
  • the second connection area S2 of the second resistance connection electrode 82 to the resistance film 60 may be smaller than the first connection area S1 of the first resistance connection electrode 81 to the resistance film 60.
  • the gate terminal electrode 90 has a first electrode portion 91 located outside the first resistance connection electrode 81 in a plan view, and a width larger than the first electrode portion 91 from the first electrode portion 91 toward the first resistance connection electrode 81. It is preferable to have a second electrode portion 92 that protrudes narrowly.
  • the first electrode portion 91 is preferably formed as a terminal body portion of the gate terminal electrode 90.
  • the second electrode part 92 is formed as a terminal extension part drawn out from the terminal main body part.
  • a region to which a gate potential is applied can be secured by the first electrode section 91, and a region electrically connected to the resistive film 60 can be secured by the second electrode section 92.
  • a conductive bonding material such as a bonding wire
  • the conductive bonding material can be bonded to the first electrode portion 91.
  • stress caused by the conductive bonding material can be suppressed from occurring in the resistive film 60 and the trench resistive structure 51. Therefore, deterioration of the electrical characteristics of the gate resistor RG can be suppressed.
  • the semiconductor device 1A includes a p-type boundary well region 40 formed in the surface layer portion of the first main surface 3. According to this configuration, the breakdown voltage can be improved by the boundary well region 40.
  • the trench resistance structures 51 are preferably formed at intervals from the bottom of the boundary well region 40 toward the first main surface 3 side. According to this configuration, electric field concentration on the bottom wall of the trench resistance structure 51 can be suppressed by the boundary well region 40. Therefore, the breakdown voltage can be appropriately improved.
  • the semiconductor device 1A includes an active region 6 provided on the first main surface 3, an inactive region 7 provided outside the active region 6 on the first main surface 3, and a first trench structure formed in the active region 6. 21 (trench gate structure).
  • trench resistance structure 51 is preferably formed in non-active region 7 .
  • the resistive film 60 covers the trench resistive structure 51 in the non-active region 7 .
  • the gate terminal electrode 90 is electrically connected to the resistive film 60 in the non-active region 7. Further, it is preferable that the gate wiring electrode 93 is electrically connected to the first trench structure 21 in the active region 6 and electrically connected to the resistive film 60 in the inactive region 7. According to these configurations, since the gate resistance RG is formed in the non-active region 7, reduction of the active region 6 can be suppressed.
  • FIG. 25 is a plan view showing the layout of the first main surface 3 of the semiconductor device 1B according to the second embodiment.
  • FIG. 26 is a sectional view taken along the line XXVI-XXVI shown in FIG. 25.
  • the semiconductor device 1B is a device that provides the same effects as the semiconductor device 1A.
  • the semiconductor device 1A according to the first embodiment had a second trench structure 25 and a floating region 32.
  • the semiconductor device 1B does not have the second trench structure 25 and the floating region 32.
  • the semiconductor device 1B has a plurality of active regions 6 arranged adjacent to each other at intervals in the first direction X, and extending in the second direction Y.
  • the first trench structure 21 includes a plurality of first trench structures 21 formed in the first trench structure.
  • the above-mentioned emitter regions 29 are each formed in a region between a plurality of first trench structures 21 adjacent to each other in the surface layer portion of the first main surface 3.
  • the contact holes 30 described above are each formed in a region between a plurality of first trench structures 21 adjacent to each other in a plan view.
  • the spacing between the plurality of trench resistance structures 51 may be approximately equal to the spacing between the plurality of first trench structures 21.
  • the spacing between the plurality of trench resistance structures 51 may be larger than the spacing between the plurality of first trench structures 21.
  • the interval between the plurality of trench resistance structures 51 may be smaller than the interval between the plurality of first trench structures 21.
  • FIG. 27 is a plan view showing the layout of the first main surface 3 of the semiconductor device 1C according to the third embodiment.
  • FIG. 28 is a cross-sectional view showing the structure of the semiconductor device 1C shown in FIG. 27 on the boundary region 8 side.
  • FIG. 29 is a cross-sectional view showing the structure of the semiconductor device 1C shown in FIG. 27 on the outer peripheral region 9 side.
  • the semiconductor device 1C is a device that provides the same effects as the semiconductor device 1A.
  • the semiconductor device 1C is an RC-IGBT semiconductor device having an RC-IGBT (Reverse Conducting-IGBT) integrally equipped with an IGBT (Insulated Gate Bipolar Transistor) and a diode.
  • the diode is a freewheeling diode for the IGBT.
  • the semiconductor device 1C includes an n-type cathode region 110 formed in the surface layer portion of the second main surface 4.
  • the cathode region 110 has an n-type impurity concentration higher than the p-type impurity concentration of the collector region 14, and consists of a region in which the conductivity type of a part of the collector region 14 is replaced from the p-type to the n-type.
  • the cathode region 110 passes through the collector region 14 and is connected to the buffer region 13. If buffer region 13 is not formed, cathode region 110 is connected to drift region 12 .
  • Cathode region 110 preferably has a higher n-type impurity concentration than drift region 12 and buffer region 13.
  • the cathode region 110 includes a boundary cathode region 111 formed on the surface layer of the second main surface 4 in the boundary region 8 and an outer peripheral cathode region 111 formed on the surface layer of the second main surface 4 in the outer peripheral region 9. region 112 is included.
  • the cathode region 110 only needs to include at least one of the boundary cathode region 111 and the outer circumferential cathode region 112, and does not necessarily need to include both the boundary cathode region 111 and the outer circumferential cathode region 112 at the same time.
  • Cathode region 110 may include only boundary cathode region 111, or cathode region 110 may include only peripheral cathode region 112.
  • the boundary cathode region 111 is formed in the surface layer portion of the second main surface 4 so as to face the boundary well region 40 in the thickness direction of the chip 2 in the boundary region 8 .
  • Boundary cathode region 111 is formed in a region sandwiched between first trench isolation structure 15A and second trench isolation structure 15B in plan view.
  • the boundary cathode region 111 is formed in a region sandwiched between the plurality of first trench structures 21 on the first active region 6A side and the plurality of first trench structures 21 on the second active region 6B side in plan view. .
  • the boundary cathode region 111 is preferably formed at a distance from the base region 20 in the direction along the second main surface 4 so as not to face the base region 20 of each active region 6 in the thickness direction.
  • the boundary cathode region 111 is formed at intervals from the plurality of first trench structures 21 in the direction along the second main surface 4 so as not to face the plurality of first trench structures 21 in the thickness direction of the chip 2. It is particularly preferable that In this embodiment, the boundary cathode region 111 is formed at intervals from the plurality of trench isolation structures 15 in the direction along the second main surface 4 .
  • the boundary cathode region 111 has a width smaller than the width of the boundary region 8 in the second direction Y. Further, the boundary cathode region 111 is formed in the surface layer portion of the second main surface 4 so that a part of the collector region 14 remains within the boundary region 8 . That is, the semiconductor device 1C includes the collector region 14 formed in the street region 11.
  • the boundary cathode region 111 is formed in one or both of the pad region 10 and the street region 11. That is, the boundary cathode region 111 may be formed in the street region 11 and not in the pad region 10. Furthermore, the boundary cathode region 111 may be formed in the pad region 10 and not in the street region 11. Boundary cathode region 111 is formed in both pad region 10 and street region 11 in this embodiment.
  • the boundary cathode region 111 is formed in the pad region 10 in a polygonal shape (quadrangular shape) along the periphery of the pad region 10.
  • the boundary cathode region 111 faces the first boundary well region 40A of the boundary well region 40 in the thickness direction of the chip 2 in the pad region 10 .
  • the boundary cathode region 111 is located between the first trench group 52 (the plurality of first trench resistance structures 51A) and the second trench group 53 (the plurality of second trench resistance structures 51B) with the first boundary well region 40A in between. Either one or both may be opposed. Boundary cathode region 111 may face some or all of the plurality of first trench resistance structures 51A. Boundary cathode region 111 may face some or all of the plurality of second trench resistance structures 51B.
  • the boundary cathode region 111 When the boundary cathode region 111 is formed in the street region 11, the boundary cathode region 111 is formed in a band shape extending in the second direction Y in the street region 11. The boundary cathode region 111 faces the second boundary well region 40B of the boundary well region 40 in the thickness direction of the chip 2 in the street region 11.
  • the outer peripheral cathode region 112 is formed in the surface layer portion of the second main surface 4 so as to face the outer peripheral well region 41 in the thickness direction of the chip 2 in the outer peripheral region 9 .
  • the outer peripheral cathode region 112 is formed in a ring shape (a square ring shape in this form) surrounding the plurality of active regions 6 in plan view.
  • the outer cathode region 112 may be formed at intervals from the base region 20 of each active region 6 toward the periphery of the chip 2 so as not to face the base region 20 of each active region 6 at least in the thickness direction.
  • the outer peripheral cathode region 112 is formed at intervals from the plurality of first trench structures 21 toward the periphery of the chip 2 so as not to face the plurality of first trench structures 21 in the thickness direction.
  • the outer peripheral cathode region 112 is formed at a distance from the plurality of trench isolation structures 15 toward the periphery of the chip 2 so as not to face the plurality of trench isolation structures 15 in the thickness direction. That is, it is preferable that the outer peripheral cathode region 112 be formed only in the outer peripheral region 9 and not in the plurality of active regions 6.
  • the outer circumferential cathode region 112 may be connected to the border cathode region 111 at the connection between the border region 8 and the outer circumferential region 9 .
  • the collector electrode 107 described above is electrically connected to the collector region 14 and the cathode region 110.
  • the semiconductor device 1C includes the IGBT structure Tr formed in each active region 6, the boundary diode D1 formed in the boundary region 8, and the outer diode D2 formed in the outer peripheral region 9.
  • Each IGBT structure Tr includes a first trench structure 21 as a gate, an emitter region 29 as an emitter, and a collector region 14 as a collector.
  • the boundary diode D1 includes a boundary well region 40 as an anode and a boundary cathode region 111 as a cathode.
  • the anode of the boundary diode D1 is electrically connected to the emitter of each IGBT structure Tr, and the cathode of the boundary diode D1 is electrically connected to the collector of each IGBT structure Tr.
  • the boundary diode D1 functions as a first freewheeling diode related to each IGBT structure Tr.
  • the outer diode D2 includes an outer peripheral well region 41 as an anode and an outer peripheral cathode region 112 as a cathode.
  • the anode of the outer diode D2 is electrically connected to the emitter of each IGBT structure Tr, and the cathode of the outer diode D2 is electrically connected to the collector of each IGBT structure Tr.
  • the outer diode D2 is forward-connected in parallel to the boundary diode D1. Further, the outer diode D2 functions as a second freewheeling diode for each IGBT structure Tr.
  • FIG. 30 is an enlarged plan view showing a first resistance connection electrode 81 according to a modification. Although a plurality of first resistance connection electrodes 81 are shown in FIG. 30, it is sufficient that at least one first resistance connection electrode 81 is formed.
  • the plurality of first resistance connection electrodes 81 may be arranged at intervals in the first direction X in a plan view and each formed in a band shape extending in the second direction Y. That is, the plurality of first resistance connection electrodes 81 may be arranged in a stripe shape extending in the second direction Y in a plan view.
  • the plurality of first resistance connection electrodes 81 may be opposed to the plurality of first trench resistance structures 51A in a one-to-one correspondence in the second direction Y, or may be opposed to the plurality of first trench resistance structures 51A in the second direction Y.
  • the regions between the structures 51A may be opposed to each other in a one-to-one correspondence relationship.
  • the second electrode part 92 is drawn out in the first direction X from the first electrode part 91, similar to the above-described embodiment.
  • the protruding direction of the second electrode portion 92 is a direction intersecting the extending direction of the plurality of first resistance connection electrodes 81 .
  • the second electrode portion 92 intersects (specifically, perpendicularly crosses) the plurality of first resistance connection electrodes 81 and covers the plurality of first resistance connection electrodes 81 . It is pulled out in the first direction X from.
  • FIG. 31 is a cross-sectional view showing the second resistance connection electrode 82 according to the first modification.
  • FIG. 32 is an enlarged plan view showing the second resistance connection electrode 82 according to the second modification.
  • FIG. 33 is an enlarged plan view showing the second resistance connection electrode 82 according to the third modification. Although a plurality of second resistance connection electrodes 82 are shown in FIGS. 31 to 33, it is sufficient that at least one second resistance connection electrode 82 is formed.
  • the plurality of second resistance connection electrodes 82 may be embedded in the interlayer insulating film 74 so as to face the plurality of first trench resistance structures 51A with the resistance film 60 in between.
  • the plurality of second resistance connection electrodes 82 are each formed in a band shape extending in the first direction They may be arranged at intervals. That is, the plurality of second resistance connection electrodes 82 may be arranged in a stripe shape extending in the first direction X in a plan view.
  • the plurality of second resistance connection electrodes 82 only need to intersect with at least one of the plurality of first trench resistance structures 51A, and do not need to intersect with all the first trench resistance structures 51A. In this form, the plurality of second resistance connection electrodes 82 intersect with part of the plurality of first trench resistance structures 51A. Of course, the plurality of second resistance connection electrodes 82 may face all the first trench resistance structures 51A in the second direction Y.
  • the plurality of second resistance connection electrodes 82 may be connected to a region of the resistance film 60 between the first trench group 52 and the first end 60A of the resistance film 60 in a plan view. good.
  • the plurality of second resistance connection electrodes 82 are arranged in a stripe shape extending in the first direction X.
  • the plurality of second resistance connection electrodes 82 may face at least one of the plurality of first trench resistance structures 51A in the second direction Y. It is preferable that the plurality of second resistance connection electrodes 82 face at least two of the plurality of first trench resistance structures 51A in the second direction Y. Of course, the plurality of second resistance connection electrodes 82 may face all the first trench resistance structures 51A in the second direction Y.
  • the plurality of second resistance connection electrodes 82 may be arranged in a stripe shape extending in the second direction Y.
  • the plurality of second resistance connection electrodes 82 may face the plurality of first trench resistance structures 51A in the second direction Y in a one-to-one correspondence relationship, or the plurality of second resistance connection electrodes 82 may face the plurality of first trench resistance structures 51A in the second direction Y. They may be opposed in a one-to-one correspondence to the regions between the two trench resistance structures 51A.
  • FIG. 34 is a cross-sectional view showing the third resistance connection electrode 83 according to the first modification.
  • FIG. 35 is an enlarged plan view showing the third resistance connection electrode 83 according to the second modification.
  • FIG. 36 is an enlarged plan view showing the third resistance connection electrode 83 according to the third modification. Although a plurality of third resistance connection electrodes 83 are shown in FIGS. 34 to 36, it is sufficient that at least one third resistance connection electrode 83 is formed.
  • the plurality of third resistance connection electrodes 83 may be embedded in the interlayer insulating film 74 so as to face the plurality of second trench resistance structures 51B with the resistance film 60 in between.
  • the plurality of third resistance connection electrodes 83 are each formed in a band shape extending in the first direction They may be arranged at intervals. That is, the plurality of third resistance connection electrodes 83 may be arranged in a stripe shape extending in the first direction X in plan view.
  • the plurality of third resistance connection electrodes 83 only need to intersect with at least one of the plurality of second trench resistance structures 51B, and do not need to intersect with all the second trench resistance structures 51B. In this form, the plurality of third resistance connection electrodes 83 intersect with part of the plurality of second trench resistance structures 51B. Of course, the plurality of third resistance connection electrodes 83 may face all the second trench resistance structures 51B in the second direction Y.
  • the plurality of third resistance connection electrodes 83 may be connected to a region of the resistance film 60 between the second trench group 53 and the second end 60B of the resistance film 60 in a plan view. good.
  • the plurality of third resistance connection electrodes 83 are arranged in a stripe shape extending in the first direction X.
  • the plurality of third resistance connection electrodes 83 may face at least one of the plurality of second trench resistance structures 51B in the second direction Y. It is preferable that the plurality of third resistance connection electrodes 83 face at least two of the plurality of second trench resistance structures 51B in the second direction Y. Of course, the plurality of third resistance connection electrodes 83 may face all the second trench resistance structures 51B in the second direction Y.
  • the plurality of third resistance connection electrodes 83 may be arranged in a stripe shape extending in the second direction Y.
  • the plurality of third resistance connection electrodes 83 may face the plurality of second trench resistance structures 51B in the second direction Y in a one-to-one correspondence relationship, or the plurality of third resistance connection electrodes 83 may face the plurality of second trench resistance structures 51B in the second direction Y. It may be opposed in a one-to-one correspondence to the region between the two trench resistance structures 51B.
  • Any one of the third resistance connection electrodes 83 according to the first to third modifications is simultaneously connected to any one of the second resistance connection electrodes 82 according to the first to third modifications. It may also be applied to the form.
  • the third resistance connection electrode 83 according to the first modification is applied at the same time as the second resistance connection electrode 82 according to the first modification.
  • the third resistance connection electrode 83 according to the second modification is applied at the same time as the second resistance connection electrode 82 according to the second modification.
  • the third resistance connection electrode 83 according to the third modification is applied at the same time as the second resistance connection electrode 82 according to the third modification.
  • FIG. 37 is an enlarged plan view showing a gate resistance structure 50 according to a first modification.
  • FIG. 38 is an enlarged plan view showing the inner part of gate resistance structure 50 shown in FIG. 37.
  • the gate resistance structure 50 includes a first trench group 52 (a plurality of first trench resistance structures 51A) and a second trench group 53 (a plurality of second trench resistance structures 51B).
  • the gate resistance structure 50 according to the modification includes a single trench group 121 in which the first trench group 52 and the second trench group 53 are integrated, and does not have the space region 57.
  • a single trench group 121 includes multiple trench resistance structures 51.
  • the plurality of trench resistance structures 51 are arranged at intervals in the first direction X, and are each formed in a band shape extending in the second direction Y. That is, the plurality of trench resistance structures 51 are arranged in a stripe shape extending in the second direction Y.
  • the plurality of trench resistance structures 51 have one end portion on one side in the second direction Y (first side surface 5A side) and the other end portion on the other side in the second direction Y (second side surface 5B side). There is.
  • One end of the plurality of trench resistance structures 51 faces the first active region 6A, and the other end of the plurality of trench resistance structures 51 faces the second active region 6B.
  • a region on one side (first side surface 5A side) in the second direction Y with respect to the middle part of the single trench group 121 is considered to be the first trench group 52, and with respect to the middle part of the single trench group 121.
  • the region on the other side (second side surface 5B side) in the second direction Y may be considered as the second trench group 53.
  • the resistive film 60 collectively covers a single trench group 121 (a plurality of trench resistive structures 51).
  • the resistive film 60 has a first end 60A on the one end side of the plurality of trench resistance structures 51, and a second end 60B on the other end side of the plurality of trench resistance structures 51.
  • the plurality of first resistance connection electrodes 81 are connected to the inner part (intermediate part) of the resistance film 60 in plan view.
  • the plurality of first resistance connection electrodes 81 are each formed in a band shape extending in the first direction X, and are arranged at intervals in the second direction Y. That is, the plurality of first resistance connection electrodes 81 are arranged in a stripe shape extending in the first direction X.
  • the plurality of first resistance connection electrodes 81 intersect with the plurality of trench resistance structures 51.
  • the plurality of first resistance connection electrodes 81 only need to intersect with at least one of the plurality of trench resistance structures 51, and do not need to intersect with all trench resistance structures 51.
  • the plurality of first resistance connection electrodes 81 intersect with part of the plurality of trench resistance structures 51.
  • the plurality of first resistance connection electrodes 81 may face all of the trench resistance structures 51 in the second direction Y.
  • the plurality of second resistance connection electrodes 82 are located in a region on the first end 60A side of the resistance film 60 with respect to the plurality of first resistance connection electrodes 81 in plan view (a region on the one end side of the plurality of trench resistance structures 51). It is connected to the resistive film 60 at.
  • the plurality of second resistance connection electrodes 82 are formed in the same layout as in the first embodiment. Of course, any one of the second resistance connection electrodes 82 according to the first to third modifications may be applied.
  • the plurality of third resistance connection electrodes 83 are arranged in a region on the second end 60B side of the resistance film 60 with respect to the plurality of first resistance connection electrodes 81 in plan view (a region on the other end side of the plurality of trench resistance structures 51). ) is connected to the resistive film 60.
  • the plurality of third resistance connection electrodes 83 are formed in the same layout as in the first embodiment. Of course, any one of the third resistance connection electrodes 83 according to the first to third modifications may be applied.
  • FIG. 39 is an enlarged plan view showing the inner part of the gate resistance structure 50 according to the second modification.
  • the gate resistance structure 50 according to the first modification the plurality of first resistance connection electrodes 81 intersect with the plurality of trench resistance structures 51.
  • the gate resistance structure 50 according to the second modification includes a plurality of first resistance connection electrodes 81 that do not intersect the plurality of trench resistance structures 51.
  • the plurality of first resistance connection electrodes 81 are formed in a region facing the plurality of trench resistance structures 51 in the first direction X in plan view.
  • the plurality of first resistance connection electrodes 81 are each formed in a band shape extending in the second direction Y in a plan view, and are arranged at intervals in the first direction X. That is, the plurality of first resistance connection electrodes 81 are arranged in a stripe shape extending in the second direction Y in a plan view.
  • the plurality of first resistance connection electrodes 81 are each arranged in a region between the plurality of trench resistance structures 51 adjacent to each other and spaced apart from the plurality of trench resistance structures 51 in a plan view. That is, the plurality of first resistance connection electrodes 81 are arranged alternately with the plurality of trench resistance structures 51 in the first direction X.
  • the plurality of first resistance connection electrodes 81 face only the flat portion of the first main surface 3 with the resistance film 60 in between, and do not face the trench resistance structure 51 with the resistance film 60 in between. .
  • the plurality of first resistance connection electrodes 81 face the boundary well region 40 with the resistance film 60 and main surface insulating film 45 interposed therebetween.
  • the plurality of first resistance connection electrodes 81 only need to be arranged in a part of the region between the plurality of trench resistance structures 51, and do not necessarily need to be arranged in all the regions between the plurality of trench resistance structures 51. There isn't.
  • the plurality of first resistance connection electrodes 81 may be disposed in at least one region located on the gate electrode film 64 side among the regions between the plurality of first trench resistance structures 51A; It is not necessary to arrange it in at least one region located on the active region 6 side among the regions between the trench resistance structures 51A.
  • FIG. 40 is an enlarged plan view showing a gate resistance structure 50 according to a third modification.
  • FIG. 41 is an electrical circuit diagram showing the gate terminal electrode 90, the gate wiring electrode 93, and the gate resistance structure 50.
  • gate resistance structure 50 includes a first trench group 52 and does not have a second trench group 53 in this form.
  • the space region 57 is provided on the other side of the first trench group 52 in the second direction Y (on the second side surface 5B side). That is, in this embodiment, the first covering part 61 of the resistive film 60 is provided in the region on the second end part 60B side of the resistive film 60, and the second covering part 62 of the resistive film 60 is provided in the region on the second end part 60B side of the resistive film 60. It is provided in the area on the 60A side.
  • the plurality of first resistance connection electrodes 81 are formed in the same layout as in the first embodiment. Of course, the first resistance connection electrode 81 according to a modification may be applied.
  • the plurality of second resistance connection electrodes 82 are formed in the same layout as in the first embodiment. Of course, any one of the second resistance connection electrodes 82 according to the first to third modifications may be applied. In this form, the plurality of third resistance connection electrodes 83 are not formed.
  • the second current I2 flowing through the second resistance connection electrode 82 is approximately equal to the first current I1 flowing through the first resistance connection electrode 81.
  • the current ratio I2/I1 division ratio
  • the area ratio S2/S1 of the second connection area S2 of the plurality of second resistance connection electrodes 82 to the first connection area S1 of the plurality of first resistance connection electrodes 81 may be 1 or more. It is preferable that the area ratio S2/S1 is 2 or less.
  • the gate wiring electrode 93 includes a first connection region 101 in the first upper line portion 97 and does not have a second connection region 102.
  • the first connection region 101 is electrically connected to the plurality of first resistance connection electrodes 81, as in each of the above-described embodiments. Thereby, the first connection region 101 is electrically connected to the second covering portion 62 of the resistance film 60 and the first trench group 52 (the plurality of first trench resistance structures 51A) via the plurality of first resistance connection electrodes 81. It is connected.
  • first upper line part 97 (gate wiring electrode 93) and the second electrode part 92 (gate terminal electrode 90) constitute a series resistance circuit SC including the first gate resistor R1 (See also Figure 41).
  • a gate resistance structure 50 that includes a first trench group 52 and does not have a second trench group 53 is shown.
  • a gate resistance structure 50 including the second trench group 53 and not having the first trench group 52 may be employed.
  • the specific configuration in this case can be obtained by replacing the configuration on the first trench group 52 side with the configuration on the second trench group 53 side in the above description and the attached drawings.
  • a gate resistance structure 50 with a space region 57 was shown.
  • a gate resistance structure 50 that does not have the space region 57 like the gate resistance structure 50 according to the first and second modified examples may be adopted (see FIGS. 37 to 39).
  • FIG. 42 is a plan view showing a gate wiring electrode 93 according to a modification and an emitter terminal electrode 103 according to a modification.
  • a gate wiring electrode 93 without the second upper wiring part 95 may be employed.
  • a single emitter terminal electrode 103 may be placed on the interlayer insulating film 74.
  • a plurality of active regions 6 may be provided on the first main surface 3, or a single active region 6 may be provided on the first main surface 3.
  • a single emitter terminal electrode 103 covers the plurality of active regions 6 across the boundary region 8 in plan view.
  • the single emitter terminal electrode 103 covers the single active region 6 in plan view.
  • a single active region 6 is defined by a single trench isolation structure 15 .
  • the planar shape of the single active region 6 is different from the planar shape of the first active region 6A (second active region 6B)
  • the internal configuration of the single active region 6 is different from that of the first active region 6A (second active region 6B).
  • the internal configuration is similar to that of 6B).
  • the description of the internal structure of a single active region 6 the description of the internal structure of the first active region 6A (second active region 6B) may be applied.
  • FIG. 43 is an enlarged plan view showing a gate connection electrode 84 according to a modification.
  • FIG. 44 is a sectional view taken along the line XLIV-XLIV shown in FIG. 43.
  • the plurality of gate connection electrodes 84 include at least one (in this form, a plurality of) gate connection electrodes 84A and 84B. Includes 3 gate connection electrodes 84C.
  • the plurality of third gate connection electrodes 84C include at least one (in this form, a plurality of) third gate connection electrodes 84CA on the second lower line portion 70A side, and at least one third gate connection electrode 84CA on the second lower line portion 70B side (this third gate connection electrode 84C) on the second lower line portion 70B side.
  • a plurality of third gate connection electrodes 84CB are included.
  • the plurality of third gate connection electrodes 84CA on one side are buried in a portion of the interlayer insulating film 74 that covers the second lower line portion 70A in the pad region 10, and are electrically connected to the second lower line portion 70A. There is.
  • the plurality of third gate connection electrodes 84CA are formed at intervals in the second direction Y, and are formed in a band shape extending in the first direction X.
  • the plurality of third gate connection electrodes 84CA each have a gate opposing portion 131A that faces the gate electrode film 64 in the second direction Y with the third slit 73 in between.
  • the plurality of third gate connection electrodes 84CA are resistors drawn out from the gate facing portion 131A to the first lower line portion 69 side (resistance film 60 side) so as to face the resistance film 60 in the second direction Y.
  • Each has a facing portion 132A.
  • the resistor facing portion 132A faces the first slit 71 in the second direction Y.
  • the resistor facing portion 132A is formed wider than the width of the resistive film 60 in the first direction X, and has a portion located above the first lower line portion 69.
  • the resistor facing portion 132A faces the second slit 72 in the second direction Y.
  • the resistor facing portion 132A faces the entire width of the resistive film 60 in the first direction X with respect to the second direction Y.
  • the resistor facing portion 132A is formed to be shifted from the first lower line portion 69 to the second lower line portion 70A side so as not to cover the first lower line portion 69, and a portion of the resistive film 60 is formed in the second direction Y. Or they may be facing each other. In this case, the resistor facing portion 132A may face the second slit 72 in the second direction Y, or may not face the second slit 72 in the second direction Y.
  • the plurality of third gate connection electrodes 84CA may have only the gate opposing portion 131A without the resistance opposing portion 132A.
  • the gate facing portion 131A may face the first slit 71 in the second direction Y, or may not face the first slit 71 in the second direction Y.
  • the plurality of third gate connection electrodes 84CB on the other side are buried in a portion of the interlayer insulating film 74 that covers the second lower line portion 70B in the pad region 10, and are electrically connected to the second lower line portion 70B. There is.
  • the plurality of third gate connection electrodes 84CB are formed at intervals in the second direction Y, and are formed in a band shape extending in the first direction X.
  • the plurality of third gate connection electrodes 84CB each have a gate opposing portion 131B that faces the gate electrode film 64 in the second direction Y with the third slit 73 in between.
  • the gate opposing portion 131B faces the gate opposing portion 131A in the second direction Y with the gate electrode film 64 in between.
  • the plurality of third gate connection electrodes 84CB are resistors drawn out from the gate facing portion 131B toward the first lower line portion 69 side (resistive film 60 side) so as to face the resistive film 60 in the second direction Y.
  • Each has a facing portion 132B.
  • the resistor facing portion 132B faces the first slit 71 in the second direction Y.
  • the resistor facing portion 132B faces the resistor facing portion 132A in the second direction Y with the resistive film 60 and the first slit 71 in between.
  • the resistor facing portion 132B is formed wider than the width of the resistive film 60 in the first direction X, and has a portion located above the first lower line portion 69.
  • the resistor facing portion 132B faces the second slit 72 in the second direction Y.
  • the resistor facing portion 132B faces the entire width of the resistive film 60 in the first direction X with respect to the second direction Y.
  • the resistor facing part 132B is formed to be shifted from the first lower line part 69 to the second lower line part 70B side so as not to cover the first lower line part 69, and it covers a part of the resistive film 60 in the second direction Y. Or they may be facing each other. In this case, the resistor facing portion 132B may face the second slit 72 in the second direction Y, or may not face the second slit 72 in the second direction Y.
  • the plurality of third gate connection electrodes 84CB may not have the resistor facing part 132B but only have the gate facing part 131B.
  • the gate facing portion 131B may face the first slit 71 in the second direction Y, or may not face the first slit 71 in the second direction Y.
  • the aforementioned second upper line portion 98A covers the plurality of third gate connection electrodes 84CA and is electrically connected to the second lower line portion 70A via the plurality of third gate connection electrodes 84CA.
  • the aforementioned second upper line portion 98B covers the plurality of third gate connection electrodes 84CB and is electrically connected to the second lower line portion 70B via the plurality of third gate connection electrodes 84CB.
  • the chip 2 is made of a silicon single crystal substrate.
  • the chip 2 may also be made of a SiC (silicon carbide) single crystal substrate.
  • the n-type semiconductor region may be replaced with a p-type semiconductor region
  • the p-type semiconductor region may be replaced with an n-type semiconductor region.
  • the p-type collector region 14 was shown. However, an n-type drain region may be used instead of the p-type collector region 14. In this case, the buffer area 13 is omitted.
  • the n-type drain region may be formed by an n-type semiconductor substrate, and the n-type drift region 12 may be formed by an n-type epitaxial layer.
  • the n-type impurity concentration of the drift region 12 is preferably lower than the n-type impurity concentration of the drain region.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the first direction X and the second direction Y are defined by the extending directions of the first to fourth side surfaces 5A to 5D.
  • the first direction X and the second direction Y may be any direction as long as they maintain a mutually intersecting (specifically orthogonal) relationship.
  • the first direction X may be the direction in which the third side surface 5C (fourth side surface 5D) extends
  • the second direction Y may be the direction in which the first side surface 5A (second side surface 5B) extends.
  • the first direction X may be a direction intersecting the first to fourth side surfaces 5A to 5D
  • the second direction Y may be a direction intersecting the first to fourth side surfaces 5A to 5D.
  • semiconductor device in the following items may be replaced with “semiconductor switching device,” “IGBT semiconductor device,” “RC-IGBT semiconductor device,” or “MISFET semiconductor device.”
  • a chip (2) having a main surface (3), a trench resistance structure (51, 51A, 51B) formed on the main surface (3), and a trench resistance structure (51, 51A, 51B) formed on the main surface (3).
  • a resistive film (60) electrically connected to the structure (51, 51A, 51B), and a resistive film (60) having a lower resistance value than the resistive film (60)
  • a gate terminal electrode (90) electrically connected to the trench resistance structure (51, 51A, 51B) via the resistance film (60); 3) a gate wiring electrode (93) electrically connected to the gate terminal electrode (90) via the resistive film (60) and the trench resistive structure (51, 51A, 51B); , semiconductor devices (1A, 1B, 1C).
  • the gate terminal electrode (90) further includes a gate wiring film (65) disposed on the main surface (3) adjacent to the resistive film (60) so as to face each other, and the gate terminal electrode (90)
  • the resistive film (60) has a first end (60A) on one side and a second end (60B) on the other side, and the gate wiring film (65) has a first end (60A) on one side and a second end (60B) on the other side. ), and a second connecting portion (70B) connected to the second end (60B) of the resistive film (60).
  • the gate wiring film (65) covers the resistive film (60) and the gate electrode film (64) across the second slit (72) in plan view. semiconductor devices (1A, 1B, 1C).
  • the first slit (71) is formed narrower than the resistive film (60), and the second slit (72) is formed narrower than the resistive film (60).
  • A4 to A6 (1A, 1B, 1C).
  • the trench resistance structure (51, 51A, 51B) extends in a strip shape in one direction (Y) in a plan view
  • the resistive film (60) extends in a strip shape in the one direction (Y) in a plan view.
  • the first slit (71) extends in a strip shape in the one direction (Y) in a plan view
  • the second slit (72) extends in a strip shape in the one direction (Y) in a plan view.
  • the semiconductor device (1A, 1B, 1C) according to any one of ⁇ A7.
  • the first slit (71) has a first length in the one direction (Y), and the second slit (72) has a smaller length than the first length in the one direction (Y).
  • the gate terminal electrode (90) covers the gate electrode film (64) and the gate wiring film (65) across the third slit (73) in plan view.
  • a plurality of the trench resistance structures (51, 51A, 51B) are formed on the main surface (3) at intervals, and the resistance film (60) is formed between the plurality of trench resistance structures (51, 51A, , 51B), the semiconductor device (1A, 1B, 1C) according to any one of A1 to A11.
  • the resistive film (60) includes a first covering portion (61) that covers the main surface (3) outside the trench resistive structure (51, 51A, 51B), and a first covering portion (61) that covers the main surface (3) outside the trench resistive structure (51, 51A, 51B); 51A, 51B), and the gate terminal electrode (90) has a second covering part (62, 63) that covers the first covering part (61), and the gate terminal electrode (90) is electrically connected to the resistive film (60) in the part that covers the first covering part (61). and the gate wiring electrode (93) is electrically connected to the resistive film (60) at a portion covering the second covering portion (62, 63).
  • the gate wiring electrode (93) is arranged on the interlayer insulating film (74) so as to be electrically connected to the resistive film (60) via the second connection electrode (82, 83).
  • the semiconductor device (1A, 1B, 1C) according to any one of A1 to A13.
  • a plurality of the first connection electrodes (81) are embedded in the interlayer insulating film (74), and a plurality of the second connection electrodes (82, 83) are embedded in the interlayer insulating film (74). , A14 or A15 (1A, 1B, 1C).
  • a connection area of the second connection electrode (82, 83) to the resistance film (60) is different from a connection area of the first connection electrode (81) to the resistance film (60).
  • the semiconductor device (1A, 1B, 1C) according to any one of ⁇ A16.
  • the gate terminal electrode (90) includes a first electrode part (91) located outside the first connection electrode (81) in plan view, and a first connection electrode from the first electrode part (91).
  • the semiconductor device according to any one of A14 to A17 (1A , 1B, 1C).
  • the main surface (3) further includes a p-type well region (40) formed in a surface layer, and the trench resistance structure (51, 51A, 51B) is located within the well region (40).
  • the semiconductor device (1A, 1B, 1C) according to any one of A1 to A18, wherein the semiconductor device (1A, 1B, 1C) is formed at a distance from the bottom of the well region (40) toward the main surface (3).
  • the resistive film (60) covers the trench resistive structure (51, 51A, 51B) in the non-active region (7)
  • the gate terminal electrode (90) covers the trench resistive structure (51, 51A, 51B) in the non-active region (7).
  • the gate wiring electrode (93) is electrically connected to the trench structure (15, 21) in the active region (6, 6A, 6B),
  • the semiconductor device (1A, 1B, 1C) according to any one of A1 to A19, which is electrically connected to the resistive film (60) in the inactive region (7).
  • a chip (2) having a main surface (3), a trench resistance structure (51, 51A, 51B) formed on the main surface (3), and a trench resistance structure (51, 51A, 51B) formed on the main surface (3).
  • a gate terminal electrode (90) having a low resistance value and electrically connected to the trench resistance structure (51, 51A, 51B) on the main surface (3); 51A, 51B), and is electrically connected to the gate terminal electrode (90) via the trench resistance structure (51, 51A, 51B) on the main surface (3).
  • a semiconductor device (1A, 1B, 1C) including a gate wiring electrode (93).
  • a chip (2) having a main surface (3), a resistive film (60) formed on the main surface (3), and a resistance value lower than that of the resistive film (60), a gate terminal electrode (90) electrically connected to the resistive film (60) on the main surface (3); ) and a gate wiring electrode (93) electrically connected to the gate terminal electrode (90) via the resistive film (60).

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Abstract

半導体装置は、主面を有するチップと、前記主面に形成されたトレンチ抵抗構造と、前記主面の上で前記トレンチ抵抗構造に電気的に接続された抵抗膜と、前記抵抗膜よりも低い抵抗値を有し、前記主面の上で前記抵抗膜を介して前記トレンチ抵抗構造に電気的に接続されたゲート端子電極と、前記抵抗膜よりも低い抵抗値を有し、前記主面の上で前記抵抗膜および前記トレンチ抵抗構造を介して前記ゲート端子電極に電気的に接続されたゲート配線電極と、を含む。

Description

半導体装置
　この出願は、２０２２年７月１１日に日本国特許庁に提出された特許出願２０２２－１１１３９５号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれる。本開示は、半導体装置に関する。
　特許文献１は、半導体基板、複数のトレンチ構造およびゲートパッド部を含む半導体装置を開示している。複数のトレンチ構造は、半導体基板の表面に形成されている。ゲートパッド部は、複数のトレンチ構造を被覆するように半導体基板の上に配置されている。
米国特許出願公開第２０１７／００４０４２３号明細書
　本開示は、新規なレイアウトを有する半導体装置を提供する。
　本開示は、主面を有するチップと、前記主面に形成されたトレンチ抵抗構造と、前記主面の上で前記トレンチ抵抗構造に電気的に接続された抵抗膜と、前記抵抗膜よりも低い抵抗値を有し、前記主面の上で前記抵抗膜を介して前記トレンチ抵抗構造に電気的に接続されたゲート端子電極と、前記抵抗膜よりも低い抵抗値を有し、前記主面の上で前記抵抗膜および前記トレンチ抵抗構造を介して前記ゲート端子電極に電気的に接続されたゲート配線電極と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面および詳細な説明により明らかにされる。
図１は、第１形態に係る半導体装置を示す平面図である。 図２は、第１主面のレイアウトを示す平面図である。 図３は、活性領域および外周領域を示す拡大平面図である。 図４は、図３に示すIV-IV線に沿う断面図である。 図５は、図３に示すV-V線に沿う断面図である。 図６は、図３に示すVI-VI線に沿う断面図である。 図７は、活性領域および境界領域を示す拡大平面図である。 図８は、図７に示すVIII-VIII線に沿う断面図である。 図９は、図７に示すIX-IX線に沿う断面図である。 図１０は、外周領域の構造を示す断面図である。 図１１は、パッド領域を示す拡大平面図である。 図１２は、図１１に示すゲート抵抗構造を示す拡大平面図である。 図１３は、図１２に示すゲート抵抗構造の内方部を示す拡大平面図である。 図１４は、図１２に示すゲート抵抗構造の一端部を示す拡大平面図である。 図１５は、図１２に示すゲート抵抗構造の他端部を示す拡大平面図である。 図１６は、図１３に示すXVI-XVI線に沿う断面図である。 図１７は、図１３に示すXVII-XVII線に沿う断面図である。 図１８は、図１３に示すXVIII-XVIII線に沿う断面図である。 図１９は、図１３に示すXIX-XIX線に沿う断面図である。 図２０は、図１４に示すXX-XX線に沿う断面図である。 図２１は、図１５に示すXXI-XXI線に沿う断面図である。 図２２は、図１２に示すXXII-XXII線に沿う断面図である。 図２３は、抵抗膜、ゲート電極膜およびゲート配線膜のレイアウトを示す平面図である。 図２４は、ゲート抵抗構造、ゲート端子電極およびゲート配線電極およびを示す電気回路図である。 図２５は、第２形態に係る半導体装置の第１主面のレイアウトを示す拡大平面図である。 図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。 図２７は、第３形態に係る半導体装置の第１主面のレイアウトを示す平面図である。 図２８は、図２７に示す半導体装置の境界領域側の構造を示す断面図である。 図２９は、図２７に示す半導体装置の外周領域側の構造を示す断面図である。 図３０は、変形例に係る第１抵抗接続電極を示す拡大平面図である。 図３１は、第１変形例に係る第２抵抗接続電極を示す断面図である。 図３２は、第２変形例に係る第２抵抗接続電極を示す拡大平面図である。 図３３は、第３変形例に係る第２抵抗接続電極を示す拡大平面図である。 図３４は、第１変形例に係る第３抵抗接続電極を示す断面図である。 図３５は、第２変形例に係る第３抵抗接続電極を示す拡大平面図である。 図３６は、第３変形例に係る第３抵抗接続電極を示す拡大平面図である。 図３７は、第１変形例に係るゲート抵抗構造を示す拡大平面図である。 図３８は、図３７に示すゲート抵抗構造の内方部を示す拡大平面図である。 図３９は、第２変形例に係るゲート抵抗構造を示す拡大平面図である。 図４０は、第３変形例に係るゲート抵抗構造を示す拡大平面図である。 図４１は、ゲート抵抗構造、ゲート端子電極およびゲート配線電極を示す電気回路図である。 図４２は、変形例に係るゲート配線電極および変形例に係るエミッタ端子電極を示す平面図である。 図４３は、変形例に係るゲート接続電極を示す拡大平面図である。 図４４は、図４３に示すXLIV-XLIV線に沿う断面図である。
　以下、添付図面を参照して、具体的な形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　図１は、第１形態に係る半導体装置１Ａを示す平面図である。図２は、第１主面３のレイアウトを示す平面図である。図３は、活性領域６および外周領域９を示す拡大平面図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、図３に示すV-V線に沿う断面図である。
　図６は、図３に示すVI-VI線に沿う断面図である。図７は、活性領域６および境界領域８を示す拡大平面図である。図８は、図７に示すVIII-VIII線に沿う断面図である。図９は、図７に示すIX-IX線に沿う断面図である。図１０は、外周領域９の構造を示す断面図である。
　半導体装置１Ａは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えたＩＧＢＴ半導体装置である。図１～図１０を参照して、半導体装置１Ａは、六面体形状（具体的には直方体形状）のチップ２を含む。チップ２は、「半導体チップ」と称されてもよい。チップ２は、この形態（this embodiment）では、シリコン単結晶基板（半導体基板）からなる単層構造を有している。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１主面３に沿って第１方向Ｘに交差する第２方向Ｙに対向している。具体的には、第２方向Ｙは、第１方向Ｘに直交している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１Ａは、第１主面３に間隔を空けて設けられた複数の活性領域６を含む。複数の活性領域６は、一方側の第１活性領域６Ａおよび他方側の第２活性領域６Ｂを含む。第１活性領域６Ａは、第１主面３の中心を第１方向Ｘに横切る直線に対して第１側面５Ａ側の領域に設けられている。
　第２活性領域６Ｂは、第１主面３の中心を第１方向Ｘに横切る直線に対して第２側面５Ｂ側の領域に設けられている。各活性領域６は、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角形状に形成されている。各活性領域６の平面形状は、任意である。
　半導体装置１Ａは、第１主面３において複数の活性領域６外の領域に設けられた非活性領域７を含む。非活性領域７は、境界領域８および外周領域９を含む。境界領域８は、第１活性領域６Ａおよび第２活性領域６Ｂの間の領域において、第１方向Ｘに延びる帯状に設けられている。境界領域８は、この形態では、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。
　境界領域８は、第２方向Ｙに比較的大きい幅を有するパッド領域１０、および、第２方向Ｙにパッド領域１０の幅よりも小さい幅を有するストリート領域１１を含む。パッド領域１０は、「第１境界領域」または「幅広領域」と称されてもよい。ストリート領域１１は、「第２境界領域」、「ライン領域」または「幅狭領域」と称されてもよい。
　パッド領域１０は、第１方向Ｘの一方側（第３側面５Ｃ側）の領域に設けられている。パッド領域１０は、この形態では、平面視において第１主面３の中心を第１方向Ｘに横切る直線上に位置し、第３側面５Ｃの中央部近傍において四角形状に設けられている。
　ストリート領域１１は、パッド領域１０に対して第１方向Ｘの他方側（第４側面５Ｄ側）の領域に設けられている。ストリート領域１１は、この形態では、パッド領域１０から第４側面５Ｄ側に向けて帯状に引き出され、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。
　外周領域９は、複数の活性領域６を一括して取り囲むようにチップ２の周縁部に設けられている。外周領域９は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（この形態では四角環状）に設けられている。外周領域９は、第１主面３の一方側（第３側面５Ｃ側）においてパッド領域１０に接続され、第１主面３の他方側（第４側面５Ｄ側）においてストリート領域１１に接続されている。
　半導体装置１Ａは、チップ２の内部に形成されたｎ型（第１導電型）のドリフト領域１２を含む。ドリフト領域１２は、チップ２の内部の全域に形成されている。この形態では、チップ２がｎ型の半導体基板（ｎ型の半導体チップ）からなり、ドリフト領域１２はｎ型のチップ２を利用して形成されている。
　半導体装置１Ａは、第２主面４の表層部に形成されたｎ型のバッファ領域１３を含む。バッファ領域１３は、この形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。バッファ領域１３は、ドリフト領域１２よりも高いｎ型不純物濃度を有している。バッファ領域１３の有無は任意であり、バッファ領域１３を有さない形態が採用されてもよい。
　半導体装置１Ａは、第２主面４の表層部に形成されたｐ型（第２導電型）のコレクタ領域１４を含む。コレクタ領域１４は、バッファ領域１３の第２主面４側の表層部に形成されている。コレクタ領域１４は、この形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。コレクタ領域１４は、第２主面４および第１～第４側面５Ａ～５Ｄの一部から露出している。
　半導体装置１Ａは、複数の活性領域６を区画するように第１主面３に形成された複数のトレンチ分離構造１５を含む。複数のトレンチ分離構造１５には、ゲート電位が付与される。トレンチ分離構造１５は、「トレンチゲート分離構造」または「トレンチゲート接続構造」と称されてもよい。複数のトレンチ分離構造１５は、第１活性領域６Ａ側の第１トレンチ分離構造１５Ａおよび第２活性領域６Ｂ側の第２トレンチ分離構造１５Ｂを含む。
　第１トレンチ分離構造１５Ａは、第１活性領域６Ａを取り囲み、境界領域８および外周領域９から第１活性領域６Ａを区画している。第１トレンチ分離構造１５Ａは、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角環状に形成されている。第１トレンチ分離構造１５Ａは、平面視において境界領域８のパッド領域１０およびストリート領域１１を区画するように屈曲した部分を有している。
　第２トレンチ分離構造１５Ｂは、第２活性領域６Ｂを取り囲み、境界領域８および外周領域９から第２活性領域６Ｂを区画している。第２トレンチ分離構造１５Ｂは、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角環状に形成されている。第２トレンチ分離構造１５Ｂは、平面視において境界領域８のパッド領域１０およびストリート領域１１を区画するように屈曲した部分を有している。
　トレンチ分離構造１５は、ストリート領域１１の幅未満の幅を有していることが好ましい。トレンチ分離構造１５の幅は、トレンチ分離構造１５が延びる方向に直交する方向の幅である。
　トレンチ分離構造１５の幅は、０．１μｍ以上２．５μｍ以下であってもよい。トレンチ分離構造１５の幅は、０．３μｍ以上１μｍ以下であることが好ましい。トレンチ分離構造１５の幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。トレンチ分離構造１５は、１μｍ以上２０μｍ以下の深さを有していてもよい。トレンチ分離構造１５の深さは、４μｍ以上１０μｍ以下であることが好ましい。
　以下、１つのトレンチ分離構造１５の構成が説明される。トレンチ分離構造１５は、分離トレンチ１６、分離絶縁膜１７および分離埋設電極１８を含む。分離トレンチ１６は、第１主面３に形成され、トレンチ分離構造１５の壁面を区画している。分離絶縁膜１７は、分離トレンチ１６の壁面を膜状に被覆している。分離絶縁膜１７は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　分離絶縁膜１７は、単一の絶縁膜からなる単層構造を有していることが好ましい。分離絶縁膜１７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。分離埋設電極１８は、分離絶縁膜１７を挟んで分離トレンチ１６に埋設されている。分離埋設電極１８は、導電性ポリシリコンを含んでいてもよい。分離埋設電極１８には、ゲート電位が付与される。
　半導体装置１Ａは、各活性領域６に形成されたＩＧＢＴ構造Ｔｒ（トランジスタ構造）を含む。ＩＧＢＴ構造Ｔｒは、非活性領域７には形成されていない。第２活性領域６Ｂ側の構成（ＩＧＢＴ構造Ｔｒの構成）は第１活性領域６Ａ側の構成（ＩＧＢＴ構造Ｔｒの構成）とほぼ同じであるため、以下では第１活性領域６Ａ側の構成が説明される。第２活性領域６Ｂ側の構成は、この形態では、境界領域８を挟んで第１活性領域６Ａ側の構成と線対称である。第２活性領域６Ｂ側の構造の説明については、第１活性領域６Ａ側の構造の説明が適用され、省略される。
　半導体装置１Ａは、第１活性領域６Ａにおいて第１主面３の表層部に形成されたｐ型のベース領域２０を含む。ベース領域２０は、「ボディ領域」または「チャネル領域」と称されてもよい。ベース領域２０は、第１主面３に沿って層状に延び、トレンチ分離構造１５の内周壁に接続されている。ベース領域２０は、トレンチ分離構造１５よりも浅く形成され、トレンチ分離構造１５の底壁よりも第１主面３側に位置する底部を有している。ベース領域２０の底部は、トレンチ分離構造１５の深さ範囲中間部よりも第１主面３側に位置していることが好ましい。
　半導体装置１Ａは、第１活性領域６Ａにおいて第１主面３に形成された複数の第１トレンチ構造２１を含む。複数の第１トレンチ構造２１には、ゲート電位が付与される。第１トレンチ構造２１は、「トレンチゲート構造」と称されてもよい。
　複数の第１トレンチ構造２１は、ドリフト領域１２に至るようにベース領域２０を貫通している。複数の第１トレンチ構造２１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１トレンチ構造２１は、第２方向Ｙに延びるストライプ状に配列されている。
　各第１トレンチ構造２１は、長手方向（第２方向Ｙ）に関して、境界領域８側の一端部および外周領域９側の他端部を有している。複数の第１トレンチ構造２１の一端部および他端部は、トレンチ分離構造１５に機械的および電気的に接続されている。つまり、複数の第１トレンチ構造２１は、トレンチ分離構造１５と共に１つの梯子状のトレンチ構造を構成している。第１トレンチ構造２１およびトレンチ分離構造１５の接続部は、トレンチ分離構造１５の一部および／または第１トレンチ構造２１の一部とみなされてもよい。
　複数の第１トレンチ構造２１の間隔は、ストリート領域１１の幅未満であることが好ましい。第１トレンチ構造２１の幅は、ストリート領域１１の幅未満であることが好ましい。第１トレンチ構造２１の幅は、第１トレンチ構造２１が延びる方向に直交する方向の幅である。
　第１トレンチ構造２１の幅は、０．１μｍ以上２．５μｍ以下であってもよい。第１トレンチ構造２１の幅は、０．３μｍ以上１μｍ以下であることが好ましい。第１トレンチ構造２１の幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第１トレンチ構造２１の幅は、トレンチ分離構造１５の幅とほぼ等しいことが好ましい。
　第１トレンチ構造２１は、１μｍ以上２０μｍ以下の深さを有していてもよい。第１トレンチ構造２１の深さは、４μｍ以上１０μｍ以下であることが好ましい。第１トレンチ構造２１の深さは、トレンチ分離構造１５の深さとほぼ等しいことが好ましい。
　以下、１つの第１トレンチ構造２１の構成が説明される。第１トレンチ構造２１は、第１トレンチ２２、第１絶縁膜２３および第１埋設電極２４を含む。第１トレンチ２２は、第１主面３に形成され、第１トレンチ構造２１の壁面を区画している。第１トレンチ２２は、この形態では、第２方向Ｙの両端部において分離トレンチ１６に連通している。具体的には、第１トレンチ２２の側壁は分離トレンチ１６の側壁に連通し、第１トレンチ２２の底壁は分離トレンチ１６の底壁に連通している。
　第１絶縁膜２３は、第１トレンチ２２の壁面を膜状に被覆している。第１絶縁膜２３は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。第１絶縁膜２３は、単一の絶縁膜からなる単層構造を有していることが好ましい。
　第１絶縁膜２３は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１絶縁膜２３は、この形態では、分離絶縁膜１７と同一の絶縁膜からなる。第１絶縁膜２３は、分離トレンチ１６および第１トレンチ２２の連通部において分離絶縁膜１７に接続されている。
　第１埋設電極２４は、第１絶縁膜２３を挟んで第１トレンチ２２に埋設されている。第１埋設電極２４は、導電性ポリシリコンを含んでいてもよい。第１埋設電極２４には、ゲート電位が付与される。第１埋設電極２４は、分離トレンチ１６および第１トレンチ２２の連通部において分離埋設電極１８に機械的および電気的に接続されている。
　半導体装置１Ａは、第１活性領域６Ａの第１主面３において隣り合う複数の第１トレンチ構造２１の間の領域にそれぞれ形成された複数の第２トレンチ構造２５を含む。第２トレンチ構造２５は、「エミッタトレンチ構造」と称されてもよい。各第２トレンチ構造２５は、平面視において複数の第１トレンチ構造２１から第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる四角環状に形成されている。
　第２トレンチ構造２５の幅は、ストリート領域１１の幅未満であることが好ましい。第２トレンチ構造２５の幅は、第２トレンチ構造２５が延びる方向に直交する方向の幅である。
　第２トレンチ構造２５の幅は、０．１μｍ以上２．５μｍ以下であってもよい。第２トレンチ構造２５の幅は、０．３μｍ以上１μｍ以下であることが好ましい。第２トレンチ構造２５の幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第２トレンチ構造２５の幅は、第１トレンチ構造２１の幅とほぼ等しいことが好ましい。
　第２トレンチ構造２５は、１μｍ以上２０μｍ以下の深さを有していてもよい。第２トレンチ構造２５の深さは、４μｍ以上１０μｍ以下であることが好ましい。第２トレンチ構造２５の深さは、第１トレンチ構造２１の深さとほぼ等しいことが好ましい。
　以下、１つの第２トレンチ構造２５の構成が説明される。第２トレンチ構造２５は、第２トレンチ２６、第２絶縁膜２７および第２埋設電極２８を含む。第２トレンチ２６は、第１主面３に形成され、第２トレンチ構造２５の壁面を区画している。
　第２絶縁膜２７は、第２トレンチ２６の壁面を膜状に被覆している。第２絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。第２絶縁膜２７は、単一の絶縁膜からなる単層構造を有していることが好ましい。第２絶縁膜２７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２絶縁膜２７は、この形態では、第１絶縁膜２３と同一の絶縁膜からなる。
　第２埋設電極２８は、第２絶縁膜２７を挟んで第２トレンチ２６に埋設されている。第２埋設電極２８は、導電性ポリシリコンを含んでいてもよい。第２埋設電極２８には、エミッタ電位が付与される。
　半導体装置１Ａは、第１活性領域６Ａにおいてベース領域２０の表層部に形成されたｎ型の複数のエミッタ領域２９を含む。複数のエミッタ領域２９は、ドリフト領域１２よりも高いｎ型不純物濃度をそれぞれ有している。複数のエミッタ領域２９は、複数の第１トレンチ構造２１の両サイドにそれぞれ形成されている。
　複数のエミッタ領域２９は、平面視において複数の第１トレンチ構造２１に沿って延びる帯状にそれぞれ形成されている。むろん、複数のエミッタ領域２９は、平面視において複数の第１トレンチ構造２１に沿って間隔を空けて形成されていてもよい。
　複数のエミッタ領域２９は、この形態では、第１トレンチ構造２１および第２トレンチ構造２５に接続されるように、第１トレンチ構造２１および第２トレンチ構造２５の間の領域に形成されている。エミッタ領域２９は、トレンチ分離構造１５および最外の第１トレンチ構造２１の間の領域には形成されていないことが好ましい。
　半導体装置１Ａは、第１活性領域６Ａにおいてエミッタ領域２９を露出させるように第１主面３に形成された複数のコンタクト孔３０を含む。複数のコンタクト孔３０は、複数の第１トレンチ構造２１から間隔を空けて複数の第１トレンチ構造２１の両サイドにそれぞれ形成されている。複数のコンタクト孔３０は、開口から底壁に向けて開口幅が狭まる先細り形状にそれぞれ形成されていてもよい。
　複数のコンタクト孔３０は、ベース領域２０に至らないようにエミッタ領域２９の底部から第１主面３側に離間していてもよい。むろん、複数のコンタクト孔３０は、ベース領域２０に至るようにエミッタ領域２９を貫通していてもよい。
　複数のコンタクト孔３０は、平面視において複数の第１トレンチ構造２１に沿って延びる帯状にそれぞれ形成されている。長手方向（第２方向Ｙ）に関して、複数のコンタクト孔３０は、複数の第１トレンチ構造２１よりも短いことが好ましい。複数のコンタクト孔３０は、複数の第２トレンチ構造２５よりも短いことが特に好ましい。
　半導体装置１Ａは、第１活性領域６Ａのベース領域２０の表層部において複数のエミッタ領域２９とは異なる領域に形成されたｐ型の複数のコンタクト領域３１を含む。複数のコンタクト領域３１は、ベース領域２０よりも高いｐ型不純物濃度を有している。複数のコンタクト領域３１は、平面視において対応するコンタクト孔３０に沿って延びる帯状にそれぞれ形成されている。複数のコンタクト領域３１の底部は、対応するコンタクト孔３０の底壁およびベース領域２０の底部の間の領域にそれぞれ形成されている。
　半導体装置１Ａは、第１活性領域６Ａの第１主面３の表層部において複数の第２トレンチ構造２５によって取り囲まれた領域にそれぞれ形成された複数のｐ型のフローティング領域３２を含む。複数のフローティング領域３２は、電気的に浮遊状態に形成されている。むろん、複数のフローティング領域３２には、エミッタ電位が付与されてもよい。複数のフローティング領域３２は、ベース領域２０よりも高いｐ型不純物濃度を有していることが好ましい。
　各フローティング領域３２は、第１主面３に沿って層状に延び、各第２トレンチ構造２５の内周壁に接続されている。各フローティング領域３２は、第２トレンチ構造２５の深さ範囲中間部よりも深く形成されていることが好ましい。各フローティング領域３２は、この形態では、第２トレンチ構造２５よりも深く形成され、第２トレンチ構造２５の底壁を被覆する部分を有している。
　このように、第１活性領域６Ａは、ＩＧＢＴ構造Ｔｒとして、ベース領域２０、複数の第１トレンチ構造２１、複数の第２トレンチ構造２５、複数のエミッタ領域２９、複数のコンタクト孔３０、複数のコンタクト領域３１および複数のフローティング領域３２を含む。
　また、第２活性領域６Ｂは、第１活性領域６Ａと同様に、ＩＧＢＴ構造Ｔｒとして、ベース領域２０、複数の第１トレンチ構造２１、複数の第２トレンチ構造２５、複数のエミッタ領域２９、複数のコンタクト孔３０、複数のコンタクト領域３１および複数のフローティング領域３２を含む。
　半導体装置１Ａは、境界領域８において第１主面３の表層部に形成されたｐ型の境界ウェル領域４０を含む。境界ウェル領域４０は、この形態では、ベース領域２０よりも高いｐ型不純物濃度を有している。むろん、境界ウェル領域４０は、ベース領域２０よりも低いｐ型不純物濃度を有していてもよい。
　境界ウェル領域４０は、平面視において境界領域８に沿って第１方向Ｘに延びる帯状に形成されている。つまり、境界ウェル領域４０は、第１トレンチ分離構造１５Ａおよび第２トレンチ分離構造１５Ｂによって挟まれた領域において第１主面３に沿って延びる層状に形成され、第１主面３から露出している。境界ウェル領域４０は、第１活性領域６Ａ側の複数の第１トレンチ構造２１および第２活性領域６Ｂ側の複数の第１トレンチ構造２１によって挟まれた領域に形成されている。
　境界ウェル領域４０は、パッド領域１０に形成された第１境界ウェル領域４０Ａ、および、ストリート領域１１に形成された第２境界ウェル領域４０Ｂを含む。第１境界ウェル領域４０Ａは、第２方向Ｙに比較的大きい領域幅を有している。第１境界ウェル領域４０Ａは、平面視において多角形状（この形態では四角形状）に形成されている。第１境界ウェル領域４０Ａは、パッド領域１０の全域に形成されていることが好ましい。
　第２境界ウェル領域４０Ｂは、第２方向Ｙに第１境界ウェル領域４０Ａの領域幅よりも小さい領域幅を有し、第１境界ウェル領域４０Ａからストリート領域１１に向けて帯状に引き出されている。第２境界ウェル領域４０Ｂは、この形態では、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。第２境界ウェル領域４０Ｂは、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。
　境界ウェル領域４０は、ベース領域２０よりも深く形成されていることが好ましい。境界ウェル領域４０は、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）よりも深く形成されていることが特に好ましい。境界ウェル領域４０は、この形態では、第２方向Ｙに境界領域８の幅よりも大きい幅を有し、境界領域８から複数の活性領域６内に引き出されている。
　境界ウェル領域４０は、第２方向Ｙに隣り合う複数のトレンチ分離構造１５に接続されている。境界ウェル領域４０は、複数のトレンチ分離構造１５の底壁を被覆する部分を有している。境界ウェル領域４０は、複数のトレンチ分離構造１５を横切って複数の第１トレンチ構造２１の底壁を被覆する部分を有している。
　境界ウェル領域４０は、複数の活性領域６内においてトレンチ分離構造１５の側壁および複数のトレンチ構造の側壁を被覆し、第１主面３の表層部において各ベース領域２０に接続されている。境界ウェル領域４０の深さは、１μｍ以上２０μｍ以下であってもよい。境界ウェル領域４０の深さは、５μｍ以上１０μｍ以下であることが好ましい。
　半導体装置１Ａは、外周領域９において第１主面３の表層部に形成されたｐ型の外周ウェル領域４１を含む。外周ウェル領域４１は、この形態では、ベース領域２０よりも高いｐ型不純物濃度を有している。むろん、外周ウェル領域４１は、ベース領域２０よりも低いｐ型不純物濃度を有していてもよい。外周ウェル領域４１のｐ型不純物濃度は、境界ウェル領域４０のｐ型不純物濃度とほぼ等しいことが好ましい。
　外周ウェル領域４１は、第１主面３に沿って延びる層状に形成され、第１主面３から露出している。外周ウェル領域４１は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。外周ウェル領域４１は、平面視において複数の活性領域６に沿って延びる帯状に形成されている。外周ウェル領域４１は、この形態では、平面視において複数の活性領域６を一括して取り囲む環状（この形態では四角環状）に形成されている。
　外周ウェル領域４１は、ベース領域２０よりも深く形成されていることが好ましい。外周ウェル領域４１は、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）よりも深く形成されていることが特に好ましい。外周ウェル領域４１は、境界ウェル領域４０とほぼ等しい深さを有していることが好ましい。
　外周ウェル領域４１は、複数のトレンチ分離構造１５に接続されている。外周ウェル領域４１は、複数のトレンチ分離構造１５の底壁を被覆する部分を有している。外周ウェル領域４１は、外周領域９から複数の活性領域６内に引き出されている。外周ウェル領域４１は、複数のトレンチ分離構造１５を横切って複数の第１トレンチ構造２１の底壁を被覆する部分を有している。
　外周ウェル領域４１は、各活性領域６内においてトレンチ分離構造１５の側壁および複数の第１トレンチ構造２１の側壁を被覆し、第１主面３の表層部において複数のベース領域２０に接続されている。外周ウェル領域４１は、境界領域８および外周領域９の接続部において境界ウェル領域４０に接続されている。つまり、外周ウェル領域４１は、境界ウェル領域４０と共に複数の活性領域６を区画している。
　図１０を参照して、半導体装置１Ａは、外周領域９において第１主面３の表層部に形成された少なくとも１つ（この形態では複数）のｐ型のフィールド領域４２を含む。フィールド領域４２の個数は任意であり、１個以上２０個以下（典型的には３個以上１０個以下）であってもよい。
　複数のフィールド領域４２は、ベース領域２０よりも高いｐ型不純物濃度を有していてもよい。複数のフィールド領域４２は、外周ウェル領域４１よりも高いｐ型不純物濃度を有していてもよい。複数のフィールド領域４２は、外周ウェル領域４１よりも低いｐ型不純物濃度を有していてもよい。複数のフィールド領域４２は、外周ウェル領域４１とほぼ等しいｐ型不純物濃度を有していてもよい。複数のフィールド領域４２は、電気的に浮遊状態に形成されている。
　複数のフィールド領域４２は、チップ２の周縁および外周ウェル領域４１から間隔を空けてチップ２の周縁および外周ウェル領域４１の間の領域に形成されている。複数のフィールド領域４２は、平面視において外周ウェル領域４１に沿って延びる帯状に形成されている。複数のフィールド領域４２は、この形態では、平面視において外周ウェル領域４１を取り囲む環状（四角環状）に形成されている。
　複数のフィールド領域４２は、ベース領域２０よりも深く形成されていることが好ましい。複数のフィールド領域４２は、外周ウェル領域４１とほぼ等しい深さで形成されていてもよい。複数のフィールド領域４２は、外周ウェル領域４１よりも浅く形成されていてもよい。複数のフィールド領域４２は、一定の深さで形成されていてもよい。
　複数のフィールド領域４２の間隔は、チップ２の周縁側に向けて漸増していてもよい。複数のフィールド領域４２は、外周ウェル領域４１の幅よりも小さい幅をそれぞれ有している。複数のフィールド領域４２のうち最外のフィールド領域４２は、他のフィールド領域４２よりも幅広に形成されていてもよい。
　半導体装置１Ａは、外周領域９において複数のフィールド領域４２からチップ２の周縁側に間隔を空けて第１主面３の表層部に形成されたｎ型のチャネルストップ領域４３を含む。チャネルストップ領域４３は、ドリフト領域１２よりも高いｎ型不純物濃度を有している。
　チャネルストップ領域４３は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。チャネルストップ領域４３は、この形態では、平面視において複数のフィールド領域４２を取り囲む環状（四角環状）に形成されている。チャネルストップ領域４３は、第１～第４側面５Ａ～５Ｄから露出していてもよい。チャネルストップ領域４３は、電気的に浮遊状態に形成されている。
　半導体装置１Ａは、第１主面３を選択的に被覆する主面絶縁膜４５を含む。主面絶縁膜４５は、活性領域６、境界領域８および外周領域９において第１主面３を選択的に被覆している。主面絶縁膜４５は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　主面絶縁膜４５は、単一の絶縁膜からなる単層構造を有していることが好ましい。主面絶縁膜４５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。主面絶縁膜４５は、この形態では、第１絶縁膜２３（分離絶縁膜１７）と同一の絶縁膜からなる。主面絶縁膜４５は、トレンチ分離構造１５、第１トレンチ構造２１および第２トレンチ構造２５を露出させるように第１主面３を被覆している。
　具体的には、主面絶縁膜４５は、分離絶縁膜１７、第１絶縁膜２３および第２絶縁膜２７に接続され、分離埋設電極１８、第１埋設電極２４および第２埋設電極２８を露出させている。主面絶縁膜４５は、境界領域８および外周領域９において境界ウェル領域４０、外周ウェル領域４１、フィールド領域４２およびチャネルストップ領域４３を選択的に被覆している。
　主面絶縁膜４５は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁部を露出させる除去部４６を区画している。除去部４６は、第１主面３の周縁部においてチャネルストップ領域４３を露出させている。除去部４６は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる帯状に形成されている。除去部４６は、この形態では、第１主面３の周縁に沿って延びる環状に形成されている。
　図３および図６を参照して、半導体装置１Ａは、活性領域６において複数の第２トレンチ構造２５を被覆するように第１主面３の上に配置された複数のエミッタ電極膜４７を含む。具体的には、複数のエミッタ電極膜４７は、主面絶縁膜４５の上に配置されている。複数のエミッタ電極膜４７は、導電性ポリシリコンを含んでいてもよい。
　複数のエミッタ電極膜４７は、複数の第２トレンチ構造２５の第２方向Ｙの両端部をそれぞれ被覆している。複数のエミッタ電極膜４７は、この形態では、対応する第２トレンチ構造２５およびトレンチ分離構造１５の間の領域を第２方向Ｙに延びる帯状に形成されている。複数のエミッタ電極膜４７は、トレンチ分離構造１５から第２トレンチ構造２５側に間隔を空けて形成されている。複数のエミッタ電極膜４７は、主面絶縁膜４５を挟んでベース領域２０に対向している。
　複数のエミッタ電極膜４７は、複数の第２トレンチ構造２５の第２埋設電極２８と一体的にそれぞれ形成されている。つまり、複数のエミッタ電極膜４７は、第２埋設電極２８の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からそれぞれなる。むろん、複数のエミッタ電極膜４７は、第２埋設電極２８とは別体的に形成されていてもよい。
　図１１は、パッド領域１０を示す拡大平面図である。図１２は、図１１に示すゲート抵抗構造５０を示す拡大平面図である。図１３は、図１２に示すゲート抵抗構造５０の内方部を示す拡大平面図である。図１４は、図１２に示すゲート抵抗構造５０の一端部を示す拡大平面図である。図１５は、図１２に示すゲート抵抗構造５０の他端部を示す拡大平面図である。
　図１６は、図１３に示すXVI-XVI線に沿う断面図である。図１７は、図１３に示すXVII-XVII線に沿う断面図である。図１８は、図１３に示すXVIII-XVIII線に沿う断面図である。図１９は、図１３に示すXIX-XIX線に沿う断面図である。図２０は、図１４に示すXX-XX線に沿う断面図である。
　図２１は、図１５に示すXXI-XXI線に沿う断面図である。図２２は、図１２に示すXXII-XXII線に沿う断面図である。図２３は、抵抗膜６０、ゲート電極膜６４およびゲート配線膜６５のレイアウトを示す平面図である。図２４は、ゲート抵抗構造５０、ゲート端子電極９０およびゲート配線電極９３を示す電気回路図である。
　図１１～図２４を参照して、半導体装置１Ａは、パッド領域１０に形成されたゲート抵抗構造５０を含む。ゲート抵抗構造５０は、ＩＧＢＴのゲート（ＩＧＢＴ構造Ｔｒの第１トレンチ構造２１）に対するゲート抵抗ＲＧを構成する。たとえば、ゲート抵抗ＲＧ（ゲート抵抗構造５０）は、ターンオフ時における寄生インダクタンスに起因する発振（ノイズ）を抑制する上で有効である。
　ゲート抵抗構造５０は、パッド領域１０において第１主面３に形成された複数のトレンチ抵抗構造５１を含む。複数のトレンチ抵抗構造５１にはゲート電位が付与されるが、複数のトレンチ抵抗構造５１はチャネルの制御に寄与しない。
　複数のゲート抵抗構造５０は、この形態では、第１トレンチ群５２および第２トレンチ群５３を構成している。第１トレンチ群５２は、複数のトレンチ抵抗構造５１の一部を構成する複数の第１トレンチ抵抗構造５１Ａを含み、第２方向Ｙの一方側（第１側面５Ａ側）に設けられている。第１トレンチ抵抗構造５１Ａの個数は任意であり、達成すべき抵抗値に基づいて調節される。
　たとえば、第１トレンチ群５２は、２個以上１００個以下の第１トレンチ抵抗構造５１Ａを含んでいてもよい。第１トレンチ抵抗構造５１Ａの個数は、５０個以下であることが好ましい。第１トレンチ抵抗構造５１Ａの個数は、２５個以下であってもよい。第１トレンチ抵抗構造５１Ａの個数は、５個以上であることが好ましい。むろん、ゲート抵抗構造５０は、第１トレンチ群５２に代えて単一の第１トレンチ抵抗構造５１Ａを含んでいてもよい。
　第１トレンチ群５２は、この形態では、第１主面３の中心を第１方向Ｘに横切る直線に対して第２方向Ｙの一方側（第１側面５Ａ）側の領域に設けられている。第１トレンチ群５２は、パッド領域１０において外周領域９よりも活性領域６側（ストリート領域１１側）に偏在するように配置されていることが好ましい。
　第１トレンチ群５２は、この形態では、パッド領域１０の中央部から活性領域６側（ストリート領域１１側）に間隔を空けて配置されている。これらの構成は、複数の第１トレンチ抵抗構造５１Ａに対する電界集中を抑制する上で有効である。
　複数の第１トレンチ抵抗構造５１Ａは、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）から間隔を空けて第１主面３に形成されている。複数の第１トレンチ抵抗構造５１Ａは、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　つまり、複数の第１トレンチ抵抗構造５１Ａは、第２方向Ｙに延びるストライプ状に配列されている。複数の第１トレンチ抵抗構造５１Ａは、第２方向Ｙの一方側（第１側面５Ａ側）の一端部、および、第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数の第１トレンチ抵抗構造５１Ａは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）内に位置するように境界ウェル領域４０（第１境界ウェル領域４０Ａ）の底部から第１主面３側に間隔を空けて形成され、境界ウェル領域４０の一部を挟んでドリフト領域１２に対向している。つまり、複数の第１トレンチ抵抗構造５１Ａは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）を貫通していない。
　複数の第１トレンチ抵抗構造５１Ａの間隔は、ストリート領域１１の幅未満であることが好ましい。複数の第１トレンチ抵抗構造５１Ａの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔とほぼ等しいことが好ましい。複数の第１トレンチ抵抗構造５１Ａの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも小さくてもよい。複数の第１トレンチ抵抗構造５１Ａの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも大きくてもよい。
　第１トレンチ抵抗構造５１Ａの幅は、ストリート領域１１の幅未満であることが好ましい。第１トレンチ抵抗構造５１Ａの幅は、第１トレンチ抵抗構造５１Ａが延びる方向に直交する方向の幅である。
　第１トレンチ抵抗構造５１Ａの幅は、０．１μｍ以上２．５μｍ以下であってもよい。第１トレンチ抵抗構造５１Ａの幅は、０．３μｍ以上１μｍ以下であることが好ましい。第１トレンチ抵抗構造５１Ａの幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第１トレンチ抵抗構造５１Ａの幅は、第１トレンチ構造２１の幅とほぼ等しいことが好ましい。
　第１トレンチ抵抗構造５１Ａは、１μｍ以上２０μｍ以下の深さを有していてもよい。第１トレンチ抵抗構造５１Ａの深さは、４μｍ以上１０μｍ以下であることが好ましい。第１トレンチ抵抗構造５１Ａの深さは、第１トレンチ構造２１の深さとほぼ等しいことが好ましい。
　第２トレンチ群５３は、複数のトレンチ抵抗構造５１の一部を構成する複数の第２トレンチ抵抗構造５１Ｂを含み、第１トレンチ群５２から第２方向Ｙの他方側（第２側面５Ｂ側）に間隔を空けて設けられている。第２トレンチ抵抗構造５１Ｂの個数は任意であり、達成すべき抵抗値に基づいて調節される。たとえば、第１トレンチ群５２側の抵抗値とほぼ等しい抵抗値が実現される場合、第２トレンチ群５３は第１トレンチ抵抗構造５１Ａの個数と同数の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。
　たとえば、第１トレンチ群５２側の抵抗値とは異なる抵抗値が実現される場合、第２トレンチ群５３は第１トレンチ抵抗構造５１Ａの個数とは異なる個数の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。
　たとえば、第２トレンチ群５３側の抵抗値が第１トレンチ群５２側の抵抗値よりも大きい場合、第２トレンチ抵抗構造５１Ｂの個数は第１トレンチ抵抗構造５１Ａの個数よりも少なくてもよい。たとえば、第２トレンチ群５３側の抵抗値が第１トレンチ群５２側の抵抗値未満の場合、第２トレンチ抵抗構造５１Ｂの個数は第１トレンチ抵抗構造５１Ａの個数よりも多くてもよい。
　たとえば、第２トレンチ群５３は、２個以上１００個以下の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。第２トレンチ抵抗構造５１Ｂの個数は、５０個以下であることが好ましい。第２トレンチ抵抗構造５１Ｂの個数は、２５個以下であってもよい。第２トレンチ抵抗構造５１Ｂの個数は、５個以上であることが好ましい。むろん、半導体装置１Ａは、第２トレンチ群５３に代えて単一の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。
　第２トレンチ群５３は、この形態では、第１主面３の中心を第１方向Ｘに横切る直線に対して第２方向Ｙの他方側（第２側面５Ｂ）側の領域に設けられている。第２トレンチ群５３は、第２方向Ｙに第１トレンチ群５２に対向している。
　第２トレンチ群５３は、パッド領域１０において外周領域９よりも活性領域６側（ストリート領域１１側）に偏在するように配置されていることが好ましい。第２トレンチ群５３は、この形態では、パッド領域１０の中央部から活性領域６側（ストリート領域１１側）に間隔を空けて配置されている。これらの構成は、複数の第２トレンチ抵抗構造５２Ｂに対する電界集中を抑制する上で有効である。
　複数の第２トレンチ抵抗構造５１Ｂは、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）から間隔を空けて第１主面３に形成されている。複数の第２トレンチ抵抗構造５１Ｂは、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　つまり、複数の第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに延びるストライプ状に配列されている。複数の第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａと１対１の対応関係でそれぞれ対向している。つまり、複数の第２トレンチ抵抗構造５１Ｂは、複数の第１トレンチ抵抗構造５１Ａと同一直線状にそれぞれ配置されている。複数の第２トレンチ抵抗構造５１Ｂは、第２方向Ｙの一方側（第１側面５Ａ側）の一端部、および、第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数の第２トレンチ抵抗構造５１Ｂは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）内に位置するように境界ウェル領域４０（第１境界ウェル領域４０Ａ）の底部から第１主面３側に間隔を空けて形成され、境界ウェル領域４０の一部を挟んでドリフト領域１２に対向している。つまり、複数の第２トレンチ抵抗構造５１Ｂは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）を貫通していない。
　複数の第２トレンチ抵抗構造５１Ｂの間隔は、ストリート領域１１の幅未満であることが好ましい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、隣り合う第１トレンチ構造２１および第２トレンチ構造２５の間隔とほぼ等しいことが好ましい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも小さくてもよい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも大きくてもよい。
　複数の第２トレンチ抵抗構造５１Ｂの間隔は、複数の第１トレンチ抵抗構造５１Ａの間隔よりも小さくてもよい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、複数の第１トレンチ抵抗構造５１Ａの間隔よりも大きくてもよい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、複数の第１トレンチ抵抗構造５１Ａの間隔とほぼ等しいことが好ましい。
　第２トレンチ抵抗構造５１Ｂの幅は、ストリート領域１１の幅未満であることが好ましい。第２トレンチ抵抗構造５１Ｂの幅は、第２トレンチ抵抗構造５１Ｂが延びる方向に直交する方向の幅である。
　第２トレンチ抵抗構造５１Ｂの幅は、０．１μｍ以上２．５μｍ以下であってもよい。第２トレンチ抵抗構造５１Ｂの幅は、０．３μｍ以上１μｍ以下であることが好ましい。第２トレンチ抵抗構造５１Ｂの幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第２トレンチ抵抗構造５１Ｂの幅は、第１トレンチ抵抗構造５１Ａの幅とほぼ等しいことが好ましい。
　第２トレンチ抵抗構造５１Ｂは、この形態では、第２方向Ｙに関して第１トレンチ抵抗構造５１Ａの長さとほぼ等しい長さを有している。むろん、第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに関して第１トレンチ抵抗構造５１Ａよりも長くてもよい。また、第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに関して第１トレンチ抵抗構造５１Ａよりも短くてもよい。第１トレンチ抵抗構造５１Ａの長さおよび第２トレンチ抵抗構造５１Ｂの長さは、達成すべき抵抗値に応じて調節される。
　第２トレンチ抵抗構造５１Ｂは、１μｍ以上２０μｍ以下の深さを有していてもよい。第２トレンチ抵抗構造５１Ｂの深さは、４μｍ以上１０μｍ以下であることが好ましい。第２トレンチ抵抗構造５１Ｂの深さは、第１トレンチ抵抗構造５１Ａ（第１トレンチ構造２１）の深さとほぼ等しいことが好ましい。
　以下、１つのトレンチ抵抗構造５１（第１トレンチ抵抗構造５１Ａおよび第２トレンチ抵抗構造５１Ｂ）の構成が説明される。トレンチ抵抗構造５１は、抵抗トレンチ５４、抵抗絶縁膜５５および抵抗埋設電極５６を含む。抵抗トレンチ５４は、第１主面３に形成され、トレンチ抵抗構造５１の壁面を区画している。
　抵抗絶縁膜５５は、抵抗トレンチ５４の壁面を膜状に被覆している。抵抗絶縁膜５５は、第１主面３において主面絶縁膜４５に接続されている。抵抗絶縁膜５５は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。抵抗絶縁膜５５は、単一の絶縁膜からなる単層構造を有していることが好ましい。抵抗絶縁膜５５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　抵抗埋設電極５６は、抵抗絶縁膜５５を挟んで抵抗トレンチ５４に埋設されている。抵抗埋設電極５６は、導電性ポリシリコンを含んでいてもよい。抵抗埋設電極５６には、ゲート電位が付与される。
　ゲート抵抗構造５０は、この形態では、パッド領域１０において第１トレンチ群５２および第２トレンチ群５３の間の領域に区画されたスペース領域５７を含む。スペース領域５７は、複数の第１トレンチ抵抗構造５１Ａの他端部および複数の第２トレンチ抵抗構造５１Ｂ一端部の間の領域において第１主面３の平坦部によって形成されている。
　スペース領域５７は、この形態では、平面視において四角形状に区画されている。スペース領域５７は、第１主面３から境界ウェル領域４０を露出させている。スペース領域５７は、この形態では、平面視において第１主面３の中心を第１方向Ｘに横切る直線上に形成され、第１方向Ｘにストリート領域１１に対向している。
　スペース領域５７は、第２方向Ｙに沿うスペース幅を有している。スペース幅は、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の第１方向Ｘの幅よりも大きい。スペース幅は、第１方向Ｘに隣り合う２つの第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の間隔よりも大きい。スペース幅は、第１トレンチ群５２（第２トレンチ群５３）の第１方向Ｘの幅よりも大きいことが好ましい。スペース幅は、第１トレンチ群５２（第２トレンチ群５３）の第１方向Ｘの幅よりも小さくてもよい。
　スペース幅は、第１トレンチ群５２（第２トレンチ群５３）の第２方向Ｙの長さよりも小さいことが好ましい。スペース幅は、ストリート領域１１の第２方向Ｙの幅とほぼ等しくてもよい。スペース幅は、ストリート領域１１の第２方向Ｙの幅よりも大きくてもよい。スペース幅は、ストリート領域１１の第２方向Ｙの幅よりも小さくてもよい。
　ゲート抵抗構造５０は、パッド領域１０において複数のトレンチ抵抗構造５１を被覆するように第１主面３の上に配置された抵抗膜６０を含む。具体的には、抵抗膜６０は、主面絶縁膜４５の上に配置されている。抵抗膜６０は、導電性ポリシリコン膜および合金膜のうちの少なくとも１つを含む。
　合金膜は、金属元素および非金属元素によって構成された合金結晶を含んでいてもよい。合金膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。抵抗膜６０は、この形態では、導電性ポリシリコンを含む。
　抵抗膜６０の厚さは、達成すべき抵抗値に応じて適宜調整される。抵抗膜６０の厚さは、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の深さ以下であることが好ましい。抵抗膜６０の厚さは、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の深さ未満であることが特に好ましい。
　抵抗膜６０の厚さは、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の幅の０．５倍以上であることが好ましい。抵抗膜６０の厚さは、０．０５μｍ以上２．５μｍ以下であってもよい。抵抗膜６０の厚さは、０．５μｍ以上１．５μｍ以下であることが好ましい。抵抗膜６０が合金膜からなる場合、抵抗膜６０の厚さは、０．１ｎｍ以上１００ｎｍ以下であってもよい。
　抵抗膜６０は、第２方向Ｙに延びる帯状に形成され、第２方向Ｙの一方側（第１側面５Ａ側）の第１端部６０Ａおよび第２方向Ｙの他方側（第２側面５Ｂ側）の第２端部６０Ｂを有している。抵抗膜６０は、第１方向Ｘに関して第１トレンチ群５２（第２トレンチ群５３）の第１方向Ｘの幅よりも大きい幅を有している。抵抗膜６０の幅は、スペース幅未満であってもよい。むろん、抵抗膜６０の幅は、スペース幅以上であってもよい。抵抗膜６０は、第１方向Ｘに関して一様な幅を有していることが好ましい。
　抵抗膜６０は、第１主面３の中心を第１方向Ｘに横切る直線に対して第２方向Ｙの一方側（第１側面５Ａ側）に位置する部分および他方側（第２側面５Ｂ側）に位置する部分を有している。抵抗膜６０は、第１方向Ｘに第１活性領域６Ａ、第２活性領域６Ｂおよびストリート領域１１に対向している。つまり、抵抗膜６０は、第１方向Ｘに複数のトレンチ分離構造１５、複数の第１トレンチ構造２１および複数の第２トレンチ構造２５に対向している。
　抵抗膜６０は、スペース領域５７を被覆する第１被覆部６１、第１トレンチ群５２を被覆する第２被覆部６２、および、第２トレンチ群５３を被覆する第３被覆部６３を有している。第１被覆部６１は、第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）外の領域において第１主面３を被覆する部分である。第１被覆部６１は、第１端部６０Ａおよび第２端部６０Ｂの間の中間部に位置し、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　第２被覆部６２は、抵抗膜６０の第１端部６０Ａを形成し、全ての第１トレンチ抵抗構造５１Ａを被覆している。第２被覆部６２は、複数の第１トレンチ抵抗構造５１Ａの一端部よりも外側（パッド領域１０の周縁側）において第１端部６０Ａを形成している。つまり、第１端部６０Ａは、平面視において第１トレンチ群５２を挟んで第１被覆部６１に対向している。第２被覆部６２は、複数の第１トレンチ抵抗構造５１Ａの抵抗埋設電極５６に接続され、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　第３被覆部６３は、抵抗膜６０の第２端部６０Ｂを形成し、全ての第２トレンチ抵抗構造５１Ｂを被覆している。第３被覆部６３は、複数の第２トレンチ抵抗構造５１Ｂの他端部よりも外側（パッド領域１０の周縁側）において第２端部６０Ｂを形成している。つまり、第２端部６０Ｂは、平面視において第２トレンチ群５３を挟んで第１被覆部６１に対向している。第３被覆部６３は、複数の第２トレンチ抵抗構造５１Ｂの抵抗埋設電極５６に接続され、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　抵抗膜６０は、第２被覆部６２において複数の第１トレンチ抵抗構造５１Ａの抵抗埋設電極５６と一体的に形成され、第３被覆部６３において複数の第２トレンチ抵抗構造５１Ｂの抵抗埋設電極５６と一体的に形成されている。つまり、抵抗膜６０は、抵抗埋設電極５６の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からなる。むろん、抵抗膜６０は、抵抗埋設電極５６とは別体的に形成されていてもよい。
　半導体装置１Ａは、抵抗膜６０に隣り合うように第１主面３の上に配置されたゲート電極膜６４を含む。具体的には、ゲート電極膜６４は、主面絶縁膜４５の上に配置されている。ゲート電極膜６４は、導電性ポリシリコン膜および合金膜のうちの少なくとも１つを含む。合金膜は、金属元素および非金属元素によって構成された合金結晶を含んでいてもよい。
　合金膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。ゲート電極膜６４は、抵抗膜６０と同一の抵抗材料によって形成されていることが好ましい。ゲート電極膜６４は、この形態では、導電性ポリシリコンを含む。ゲート電極膜６４は、抵抗膜６０の厚さとほぼ等しい厚さを有していることが好ましい。
　ゲート電極膜６４は、抵抗膜６０からパッド領域１０の内方部側（第３側面５Ｃ側）に間隔を空けて主面絶縁膜４５の上に配置され、抵抗膜６０から物理的に分離されている。ゲート電極膜６４は、平面視において複数のトレンチ分離構造１５からパッド領域１０の内方部側に間隔を空けて形成されている。
　ゲート電極膜６４は、主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。ゲート電極膜６４は、平面視において多角形状（この形態では四角形状）に形成されている。ゲート電極膜６４は、この形態では、抵抗膜６０に沿って第２方向Ｙに延びる長方形状に形成されている。
　図１１、図１２および図２４を参照して、半導体装置１Ａは、抵抗膜６０を挟んでゲート電極膜６４に対向するように抵抗膜６０に隣り合って第１主面３の上に配置されたゲート配線膜６５を含む。具体的には、ゲート配線膜６５は、主面絶縁膜４５の上に配置されている。ゲート配線膜６５は、導電性ポリシリコン膜および合金膜のうちの少なくとも１つを含む。合金膜は、金属元素および非金属元素によって構成された合金結晶を含んでいてもよい。
　合金膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。ゲート配線膜６５は、抵抗膜６０と同一の抵抗材料によって形成されていることが好ましい。ゲート配線膜６５は、この形態では、導電性ポリシリコンを含む。ゲート配線膜６５は、抵抗膜６０の厚さとほぼ等しい厚さを有していることが好ましい。
　ゲート配線膜６５は、ゲート電極膜６４から間隔を空けて主面絶縁膜４５の上に配置され、ゲート電極膜６４から物理的に分離されている。ゲート配線膜６５は、抵抗膜６０の第１端部６０Ａに接続された第１接続部、および、抵抗膜６０の第２端部６０Ｂに接続された第２接続部を有している。
　つまり、ゲート配線膜６５は、抵抗膜６０を介して複数のトレンチ抵抗構造５１に電気的に接続されている。具体的には、ゲート配線膜６５は、抵抗膜６０の第１被覆部６１および第２被覆部６２の間で複数の第１トレンチ抵抗構造５１Ａに電気的に接続され、抵抗膜６０の第１被覆部６１および第３被覆部６３の間で複数の第２トレンチ抵抗構造５１Ｂに電気的に接続されている。
　ゲート配線膜６５は、この形態では、第１下配線部６６、第２下配線部６７および第３下配線部６８を含む。第１下配線部６６は、パッド領域１０に引き回されている。具体的には、第１下配線部６６は、パッド領域１０において抵抗膜６０およびゲート電極膜６４を複数方向（この形態では３方向）から取り囲んでいる。
　第１下配線部６６は、第１下ライン部６９および複数の第２下ライン部７０Ａ、７０Ｂを含む。第１下ライン部６９は、パッド領域１０において抵抗膜６０に対してストリート領域１１側に配置されている。第１下ライン部６９は、平面視において抵抗膜６０を挟んでゲート電極膜６４に対向するように抵抗膜６０に隣り合って第１主面３の上に配置されている。第１下ライン部６９は、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第１下ライン部６９は、抵抗膜６０に沿って第２方向Ｙに延びる帯状に形成されている。第１下ライン部６９は、第２方向Ｙに関して抵抗膜６０の長さおよびゲート電極膜６４の長さよりも大きい長さを有している。第１下ライン部６９は、第２方向Ｙの一方側（第１側面５Ａ側）の一端部および第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数の第２下ライン部７０Ａ、７０Ｂは、一方側の第２下ライン部７０Ａおよび他方側の第２下ライン部７０Ｂを含む。第２下ライン部７０Ａは、パッド領域１０において抵抗膜６０およびゲート電極膜６４に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。第２下ライン部７０Ｂは、パッド領域１０において抵抗膜６０およびゲート電極膜６４に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置されている。
　第２下ライン部７０Ａは、第１方向Ｘに延びる帯状に形成され、第１下ライン部６９の一端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。第２下ライン部７０Ａは、さらに、抵抗膜６０の第１端部６０Ａに接続され、ゲート電極膜６４から間隔を空けて形成されている。つまり、第２下ライン部７０Ａは、第１端部６０Ａに対する第１接続部を構成している。第２下ライン部７０Ａは、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第２下ライン部７０Ｂは、第１方向Ｘに延びる帯状に形成され、第１下ライン部６９の他端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。他方側の第２下ライン部７０Ｂは、さらに、抵抗膜６０の第２端部６０Ｂに接続され、ゲート電極膜６４から間隔を空けて形成されている。
　つまり、第２下ライン部７０Ｂは、第１端部６０Ａに対する第２接続部を構成している。他方側の第２下ライン部７０Ｂは、ゲート電極膜６４を挟んで一方側の第２下ライン部７０Ａに対向している。他方側の第２下ライン部７０Ｂは、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第２下配線部６７は、ストリート領域１１に引き回されている。具体的には、第２下配線部６７は、第１下配線部６６からストリート領域１１に引き出されている。さらに具体的には、第２下配線部６７は、第１下ライン部６９の内方部（この形態では中央部）からストリート領域１１に引き出され、第１方向Ｘに延びる帯状に形成されている。
　第２下配線部６７は、この形態では、チップ２の中心を横切っている。第２下配線部６７は、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。第２下配線部６７は、第１方向Ｘの一方側で第１下ライン部６９（第１下配線部６６）に接続された一端部、および、第１方向Ｘの他方側の他端部を有している。
　第２下配線部６７は、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第２境界ウェル領域４０Ｂ）に対向している。第２下配線部６７は、第２方向Ｙに関してストリート領域１１の幅よりも大きい幅を有し、ストリート領域１１から複数の活性領域６に引き出されている。第２下配線部６７は、複数の活性領域６において複数のトレンチ分離構造１５を被覆している。
　また、第２下配線部６７は、複数の活性領域６において複数の第１トレンチ構造２１の端部を被覆している。これにより、第２下配線部６７は、複数の分離埋設電極１８および複数の第１埋設電極２４に電気的に接続され、複数の分離埋設電極１８および複数の第１埋設電極２４にゲート電位を伝達する。
　第２下配線部６７は、この形態では、複数の分離埋設電極１８および複数の第１埋設電極２４と一体的に形成されている。つまり、第２下配線部６７は、複数の分離埋設電極１８の一部および複数の第１埋設電極２４の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からなる。むろん、第２下配線部６７は、複数の分離埋設電極１８および複数の第１埋設電極２４とは別体的に形成されていてもよい。
　第３下配線部６８は、外周領域９に引き回されている。具体的には、第３下配線部６８は、第１下配線部６６から外周領域９に引き出されている。さらに具体的には、第３下配線部６８は、複数の第２下ライン部７０Ａ、７０Ｂの他端部から外周領域９の一方側（第１側面５Ａ側）および他方側（第２側面５Ｂ側）に引き出され、外周領域９に沿って延びる帯状に形成されている。
　第３下配線部６８は、第２下配線部６７と共に複数の活性領域６を挟み込んでいる。具体的には、第３下配線部６８は、平面視において複数の活性領域６を取り囲むようにチップ２の周縁（第１側面５Ａ～５Ｄ）に沿って延び、第２下配線部６７の他端部に接続されている。これにより、第３下配線部６８は、第２下配線部６７と共に複数の活性領域６を取り囲んでいる。
　第３下配線部６８は、主面絶縁膜４５を挟んで外周ウェル領域４１の内方部に対向している。具体的には、第３下配線部６８は、平面視において外周ウェル領域４１の内縁および外縁から内方に間隔を空けて外周ウェル領域４１の内方部に対向している。
　図３を参照して、第３下配線部６８は、第１側面５Ａに沿って延びる部分において、外周領域９から近接する活性領域６に引き出された少なくとも１つ（この形態では複数）の引き出し部６８ａを有している。複数の引き出し部６８ａは、第１活性領域６Ａ側において第１方向Ｘに間隔を空けて第１トレンチ分離構造１５Ａを被覆し、第２活性領域６Ｂ側において第１方向Ｘに間隔を空けて第２トレンチ分離構造１５Ｂを被覆している。
　つまり、複数の引き出し部６８ａは、複数の第１トレンチ構造２１の端部を被覆している。これにより、第３下配線部６８は、第１活性領域６Ａにおいて、複数の分離埋設電極１８および複数の第１埋設電極２４に電気的に接続され、複数の分離埋設電極１８および複数の第１埋設電極２４にゲート電位を伝達する。
　むろん、第１活性領域６Ａ側において、第１トレンチ分離構造１５Ａに沿って帯状に延びる単一の引き出し部６８ａが形成されていてもよい。また、第２活性領域６Ｂ側において、第２トレンチ分離構造１５Ｂに沿って帯状に延びる単一の引き出し部６８ａが形成されていてもよい。
　第３下配線部６８は、この形態では、複数の分離埋設電極１８および複数の第１埋設電極２４と一体的に形成されている。つまり、第３下配線部６８は、複数の分離埋設電極１８の一部および複数の第１埋設電極２４の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からなる。むろん、第３下配線部６８は、複数の分離埋設電極１８および複数の第１埋設電極２４とは別体的に形成されていてもよい。
　図１１～図１５を参照して、半導体装置１Ａは、抵抗膜６０およびゲート電極膜６４の間の領域に区画された第１スリット７１を含む。第１スリット７１は、平面視において第２方向Ｙに延びる帯状に形成され、抵抗膜６０の第１～第３被覆部６１～６３を区画している。
　第１スリット７１は、主面絶縁膜４５を露出させている。第１スリット７１は、平面視において複数のトレンチ抵抗構造５１よりも外方に形成され、厚さ方向に境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。つまり、第１スリット７１は、厚さ方向にトレンチ抵抗構造５１に対向していない。
　第１スリット７１は、第２方向Ｙに第１長さを有している。第１スリット７１は、第１方向Ｘに関してゲート電極膜６４よりも幅狭に形成されている。第１スリット７１は、第１方向Ｘに関して抵抗膜６０よりも幅狭に形成されていることが好ましい。第１スリット７１は、第１方向Ｘに関して第１トレンチ群５２よりも幅狭に形成されていることが好ましい。第１スリット７１は、第１方向Ｘに関してトレンチ抵抗構造５１よりも幅広に形成されていることが好ましい。
　第１スリット７１の幅は、０．１μｍ以上１０μｍ以下であってもよい。第１スリット７１の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第１スリット７１の幅は、３μｍ以上７μｍ以下であることが好ましい。
　図１１～図１５を参照して、半導体装置１Ａは、抵抗膜６０およびゲート配線膜６５の間の領域に区画された第２スリット７２を含む。具体的には、第２スリット７２は、抵抗膜６０および第１下ライン部６９の間の領域に区画されている。第２スリット７２は、抵抗膜６０を挟んで第１スリット７１に対向している。
　第２スリット７２は、平面視において第２方向Ｙに延びる帯状に形成され、抵抗膜６０の第１～第３被覆部６１～６３を区画している。つまり、第２スリット７２は、第１スリット７１に対して平行に延び、第１スリット７１と共に抵抗膜６０を区画している。第２スリット７２は、主面絶縁膜４５を露出させている。
　第２スリット７２は、平面視において複数のトレンチ抵抗構造５１よりも外方に形成され、厚さ方向に境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。つまり、第２スリット７２は、厚さ方向にトレンチ抵抗構造５１に対向していない。第２スリット７２は、平面視において複数の第１トレンチ抵抗構造５１Ａおよび複数の第２トレンチ抵抗構造５１Ｂを挟んで第１スリット７１に対向している。
　第２スリット７２は、第２方向Ｙに第２長さを有している。第２長さは、第１スリット７１の第１長さと異なっていてもよい。第２長さは、抵抗膜６０およびゲート配線膜６５を適切に接続させる観点から第１長さ以下であることが好ましい。第２長さは、この形態では、第１長さ未満である。むろん、第２長さは、第１長さとほぼ等しくてもよい。また、第２長さは、第１長さよりも大きくてもよい。
　第２スリット７２は、第１方向Ｘに関してゲート電極膜６４よりも幅狭に形成されている。第２スリット７２は、第１方向Ｘに関して第１下ライン部６９よりも幅狭に形成されていることが好ましい。第２スリット７２は、第１方向Ｘに関して抵抗膜６０よりも幅狭に形成されていることが特に好ましい。第２スリット７２は、第１方向Ｘに関して第１トレンチ群５２よりも幅狭に形成されていることが好ましい。第２スリット７２は、トレンチ抵抗構造５１よりも幅広に形成されていることが好ましい。
　第２スリット７２の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２スリット７２の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。
　第２スリット７２の幅は、３μｍ以上７μｍ以下であることが好ましい。第２スリット７２の幅は、第１スリット７１の幅以上であってもよい。第２スリット７２の幅は、第１スリット７１の幅未満であってもよい。第２スリット７２の幅は、第１スリット７１の幅とほぼ等しくてもよい。
　図１１～図１５を参照して、半導体装置１Ａは、ゲート電極膜６４およびゲート配線膜６５の間の領域に区画された複数の第３スリット７３を含む。具体的には、複数の第３スリット７３は、ゲート電極膜６４および複数の第２下ライン部７０Ａ、７０Ｂの間の領域にそれぞれ区画されている。
　複数の第３スリット７３は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、主面絶縁膜４５を露出させている。複数の第３スリット７３は、第１スリット７１に接続され、ゲート電極膜６４を挟んで第２方向Ｙに互いに対向している。つまり、複数の第３スリット７３は、第１スリット７１と共にゲート電極膜６４を区画している。また、複数の第３スリット７３は、第１スリット７１と共にゲート配線膜６５からゲート電極膜６４を物理的および電気的に切り離している。
　第３スリット７３は、ゲート電極膜６４よりも幅狭に形成されている。第３スリット７３は、第２下ライン部７０Ａ、７０Ｂよりも幅狭に形成されていることが好ましい。第３スリット７３は、抵抗膜６０よりも幅狭に形成されていることが特に好ましい。第３スリット７３は、第１トレンチ群５２（第２トレンチ群５３）よりも幅狭に形成されていることが好ましい。第３スリット７３は、トレンチ抵抗構造５１よりも幅広に形成されていることが好ましい。
　第３スリット７３の幅は、０．１μｍ以上１０μｍ以下であってもよい。第３スリット７３の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。
　第３スリット７３の幅は、３μｍ以上７μｍ以下であることが好ましい。第３スリット７３の幅は、第１スリット７１の幅以上であってもよい。第３スリット７３の幅は、第１スリット７１の幅未満であってもよい。第３スリット７３の幅は、第１スリット７１の幅とほぼ等しくてもよい。
　半導体装置１Ａは、主面絶縁膜４５を被覆する層間絶縁膜７４を含む。層間絶縁膜７４は、主面絶縁膜４５よりも厚い。層間絶縁膜７４は、単一の絶縁膜からなる単層構造、または、複数の絶縁膜を含む積層構造を有していてもよい。層間絶縁膜７４は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　層間絶縁膜７４は、複数の酸化シリコン膜を含む積層構造を有していてもよい。この場合、層間絶縁膜７４は、酸化シリコン膜の一例としてのＮＳＧ（Non-doped Silicate Glass）膜、ＰＳＧ（Phosphor Silicate Glass）膜およびＢＰＳＧ（Boron Phosphor Silicate Glass）膜のうちの少なくとも１つを含んでいてもよい。ＮＳＧ膜、ＰＳＧ膜およびＢＰＳＧ膜の積層順序は任意である。
　層間絶縁膜７４は、活性領域６、境界領域８および外周領域９において主面絶縁膜４５を被覆している。層間絶縁膜７４は、活性領域６において複数のトレンチ分離構造１５、複数の第１トレンチ構造２１および複数の第２トレンチ構造２５を被覆している。
　層間絶縁膜７４は、パッド領域１０において複数のトレンチ抵抗構造５１（抵抗埋設電極５６）、抵抗膜６０、ゲート電極膜６４およびゲート配線膜６５を被覆している。層間絶縁膜７４は、パッド領域１０において主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）を被覆している。層間絶縁膜７４は、外周領域９において、主面絶縁膜４５を挟んで外周ウェル領域４１、フィールド領域４２およびチャネルストップ領域４３を選択的に被覆している。
　層間絶縁膜７４は、抵抗膜６０およびゲート電極膜６４の上から第１スリット７１に入り込み、第１スリット７１内において主面絶縁膜４５を被覆する部分を有している。つまり、層間絶縁膜７４は、第１スリット７１内において厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。層間絶縁膜７４は、第１スリット７１内において抵抗膜６０およびゲート電極膜６４を電気的に絶縁させている。
　層間絶縁膜７４は、抵抗膜６０およびゲート配線膜６５（第１下ライン部６９）の上から第２スリット７２に入り込み、第２スリット７２内において主面絶縁膜４５を被覆する部分を有している。つまり、層間絶縁膜７４は、第２スリット７２内において厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。層間絶縁膜７４は、第２スリット７２内において抵抗膜６０およびゲート配線膜６５（第１下ライン部６９）を電気的に絶縁させている。
　層間絶縁膜７４は、ゲート電極膜６４およびゲート配線膜６５（第２下ライン部７０Ａ、７０Ｂ）の上から複数の第３スリット７３に入り込み、複数の第３スリット７３内において主面絶縁膜４５を被覆する部分を有している。つまり、層間絶縁膜７４は、複数の第３スリット７３内において厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　層間絶縁膜７４は、複数の第３スリット７３内においてゲート電極膜６４およびゲート配線膜６５を電気的に絶縁させている。層間絶縁膜７４は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁において主面絶縁膜４５と共に第１主面３の周縁部を露出させる除去部４６を区画している。
　層間絶縁膜７４は、第１主面３（主面絶縁膜４５）に沿って延びる絶縁主面７５を有している。絶縁主面７５は、パッド領域１０において、第１リセス部７６、第２リセス部７７および複数の第３リセス部７８を有している（図１６～図２２参照）。第１リセス部７６は、第１スリット７１を被覆する部分に形成されている。第１リセス部７６は、第１スリット７１に向けて窪み、平面視において第１スリット７１に沿って第２方向Ｙに延びる帯状に形成されている。
　第２リセス部７７は、第２スリット７２を被覆する部分に形成されている。第２リセス部７７は、第２スリット７２に向けて窪み、平面視において第２スリット７２に沿って第２方向Ｙに延びる帯状に形成されている。複数の第３リセス部７８は、複数の第３スリット７３を被覆する部分にそれぞれ形成されている。複数の第３リセス部７８は、対応する第３スリット７３に向けてそれぞれ窪み、平面視において対応する第３スリット７３に沿って第１方向Ｘに延びる帯状にそれぞれ形成されている。
　図１１～図２２を参照して、半導体装置１Ａは、抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第１抵抗接続電極８１を含む。第１抵抗接続電極８１は、「第１抵抗ビア電極」と称されてもよい。第１抵抗接続電極８１は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。第１抵抗接続電極８１は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第１抵抗接続電極８１は、この形態では、抵抗膜６０の第１被覆部６１に接続されている。つまり、複数の第１抵抗接続電極８１は、抵抗膜６０のうち複数のトレンチ抵抗構造５１外の領域を被覆する部分に接続されている。具体的には、複数の第１抵抗接続電極８１は、抵抗膜６０のうち第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）の間のスペース領域５７を被覆する部分に接続されている。
　複数の第１抵抗接続電極８１は、平面視において複数のトレンチ抵抗構造５１から第２方向Ｙに間隔を空けた領域に形成され、第１方向Ｘに複数のトレンチ抵抗構造５１に対向していない。複数の第１抵抗接続電極８１は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。つまり、複数の第１抵抗接続電極８１は、平面視において第１方向Ｘに延びるストライプ状に配列されている。
　複数の第１抵抗接続電極８１は、抵抗膜６０（複数のトレンチ抵抗構造５１）の延在方向に交差（この形態では直交）する方向に延びている。つまり、複数の第１抵抗接続電極８１は、抵抗膜６０の電流方向に対して交差（直交）している。これにより、複数の第１抵抗接続電極８１から抵抗膜６０に対して適切に電流を拡がらせることができる。つまり、複数の第１抵抗接続電極８１のレイアウトに起因する電流狭窄が抑制され、当該電流狭窄に起因する不所望な抵抗値の変動（増加）が抑制される。
　複数の第１抵抗接続電極８１は、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第１抵抗接続電極８１は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。複数の第１抵抗接続電極８１は、平面視において第１スリット７１および第２スリット７２から間隔を空けて第１スリット７１および第２スリット７２によって挟まれた領域に形成されている。
　つまり、複数の第１抵抗接続電極８１は、第１方向Ｘに関して抵抗膜６０よりも幅狭に形成されている。複数の第１抵抗接続電極８１は、平面視において第２方向Ｙの一方側（第１側面５Ａ側）に１つまたは複数の第１トレンチ抵抗構造５１Ａに対向し、第２方向Ｙの他方側（第２側面５Ｂ側）に１つまたは複数の第２トレンチ抵抗構造５１Ｂに対向している。
　複数の第１抵抗接続電極８１は、複数の第１トレンチ抵抗構造５１Ａのうちの少なくとも２つに第２方向Ｙに対向していればよく、全ての第１トレンチ抵抗構造５１Ａに対向している必要はない。この形態では、複数の第１抵抗接続電極８１は、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａの一部に対向している。むろん、複数の第１抵抗接続電極８１は、第２方向Ｙに全ての第１トレンチ抵抗構造５１Ａに対向していてもよい。
　同様に、複数の第１抵抗接続電極８１は、複数の第２トレンチ抵抗構造５１Ｂのうちの少なくとも２つに第２方向Ｙに対向していればよく、全ての第１トレンチ抵抗構造５１Ａに対向している必要はない。この形態では、複数の第１抵抗接続電極８１は、第２方向Ｙに複数の第２トレンチ抵抗構造５１Ｂの一部に対向している。むろん、複数の第１抵抗接続電極８１は、第２方向Ｙに全ての第２トレンチ抵抗構造５１Ｂに対向していてもよい。
　複数の第１抵抗接続電極８１は、抵抗膜６０に対して第１接続面積Ｓ１を有している。第１接続面積Ｓ１は、複数の第１抵抗接続電極８１の総平面積によって定義される。単一の第１抵抗接続電極８１が形成された場合、第１接続面積Ｓ１は単一の第１抵抗接続電極８１の平面積によって定義される。第１接続面積Ｓ１は、第１抵抗接続電極８１を流れる第１電流Ｉ１に応じて調節される（図１２参照）。
　図１１～図２２を参照して、半導体装置１Ａは、第１抵抗接続電極８１とは異なる箇所で抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第２抵抗接続電極８２を含む。第２抵抗接続電極８２は、「第２抵抗ビア電極」と称されてもよい。
　第２抵抗接続電極８２は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。第２抵抗接続電極８２は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第２抵抗接続電極８２は、この形態では、抵抗膜６０の第２被覆部６２に接続されている。つまり、複数の第２抵抗接続電極８２は、抵抗膜６０のうち第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）を被覆する部分に接続されている。
　複数の第２抵抗接続電極８２は、複数の第１抵抗接続電極８１との間で第１ゲート抵抗Ｒ１を形成する。第１ゲート抵抗Ｒ１は、抵抗膜６０および複数の第１トレンチ抵抗構造５１Ａのうち複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の領域に位置する部分によって構成される。第１ゲート抵抗Ｒ１の抵抗値は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離によって調節される。
　複数の第２抵抗接続電極８２は、平面視において複数の第１トレンチ抵抗構造５１Ａに第１方向Ｘに対向する領域に形成されている。複数の第２抵抗接続電極８２は、この形態では、平面視において第１抵抗接続電極８１とは異なる方向に延びている。具体的には、複数の第２抵抗接続電極８２は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて配列されている。つまり、複数の第２抵抗接続電極８２は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数の第２抵抗接続電極８２は、平面視において複数の第１トレンチ抵抗構造５１Ａから間隔を空けて互いに隣り合う複数の第１トレンチ抵抗構造５１Ａの間の領域にそれぞれ配置されている。つまり、複数の第２抵抗接続電極８２は、第１方向Ｘに複数の第１トレンチ抵抗構造５１Ａと交互に配列されている。
　また、複数の第２抵抗接続電極８２は、この形態では、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第２抵抗接続電極８２は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａの間の領域の一部に配置されていればよく、必ずしも複数の第１トレンチ抵抗構造５１Ａの間の領域の全てに配置されている必要はない。複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａの間の領域のうち活性領域６側に位置する少なくとも１つの領域に配置されていればよく、ゲート電極膜６４側に位置する少なくとも１つの領域に配置されていなくてもよい。
　複数の第２抵抗接続電極８２のうちの少なくとも１つは、平面視において第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。この場合、複数の第２抵抗接続電極８２のうちのゲート電極膜６４側に位置する少なくとも１つが第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。
　複数の第２抵抗接続電極８２のうちの活性領域６側に位置する少なくとも１つは第２方向Ｙに複数の第１抵抗接続電極８１に対向していなくてもよい。むろん、全ての第２抵抗接続電極８２が第２方向Ｙに複数の第１抵抗接続電極８１に対向するように配置されていてもよい。
　複数の第２抵抗接続電極８２は、第２方向Ｙに関して複数の第１トレンチ抵抗構造５１Ａの長さ未満の長さを有している。複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａの長手方向中間部に対して複数の第１トレンチ抵抗構造５１Ａの他端部側の領域に配置されていることが好ましい。
　複数の第２抵抗接続電極８２の長さは、複数の第１トレンチ抵抗構造５１Ａの長さの１／１００以上１／２以下であることが好ましい。複数の第２抵抗接続電極８２の長さは、複数の第１トレンチ抵抗構造５１Ａの長さの１／２０以上１／４以下であってもよい。
　複数の第２抵抗接続電極８２は、抵抗膜６０に対して第２接続面積Ｓ２を有している。第２接続面積Ｓ２は、複数の第２抵抗接続電極８２の総平面積によって定義される。単一の第２抵抗接続電極８２が形成された場合、第２接続面積Ｓ２は単一の第２抵抗接続電極８２の平面積によって定義される。
　第２接続面積Ｓ２は、第１接続面積Ｓ１とほぼ等しくてもよい。第２接続面積Ｓ２は、第１接続面積Ｓ１よりも大きくてもよい。第２接続面積Ｓ２は、第１接続面積Ｓ１未満であってもよい。第２接続面積Ｓ２は、第１抵抗接続電極８１を流れる第１電流Ｉ１に対する第２抵抗接続電極８２を流れる第２電流Ｉ２の電流比Ｉ２／Ｉ１（分流比）に応じて調節される（図１２参照）。
　この場合、第１接続面積Ｓ１に対する第２接続面積Ｓ２の面積比Ｓ２／Ｓ１の値は、電流比Ｉ２／Ｉ１の値以上に設定されることが好ましい。たとえば、電流比Ｉ２／Ｉ１が１である場合、面積比Ｓ２／Ｓ１は１以上に設定されることが好ましい。たとえば、電流比Ｉ２／Ｉ１が１／２である場合、面積比Ｓ２／Ｓ１は１／２以上に設定されることが好ましい。
　電流比Ｉ２／Ｉ１が１／４である場合、面積比Ｓ２／Ｓ１は１／４以上に設定されることが好ましい。この形態では、電流比Ｉ２／Ｉ１がほぼ１／２であり、第２接続面積Ｓ２は第１接続面積Ｓ１の１／２倍以上である。第２接続面積Ｓ２は、第１接続面積Ｓ１の２倍以下であることが好ましい。
　図１１～図２２を参照して、半導体装置１Ａは、第１抵抗接続電極８１および第２抵抗接続電極８２とは異なる箇所で抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第３抵抗接続電極８３を含む。第３抵抗接続電極８３は、「第３抵抗ビア電極」と称されてもよい。
　第３抵抗接続電極８３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。第３抵抗接続電極８３は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第３抵抗接続電極８３は、この形態では、抵抗膜６０の第３被覆部６３に接続されている。つまり、複数の第３抵抗接続電極８３は、抵抗膜６０のうち第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）を被覆する部分に接続されている。
　複数の第３抵抗接続電極８３は、複数の第１抵抗接続電極８１との間で第２ゲート抵抗Ｒ２を形成する。第２ゲート抵抗Ｒ２は、抵抗膜６０および複数の第２トレンチ抵抗構造５１Ｂのうち複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の領域に位置する部分によって構成される。
　第２ゲート抵抗Ｒ２の抵抗値は、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離によって調節される。第２ゲート抵抗Ｒ２の抵抗値は、この形態では、第１ゲート抵抗Ｒ１の抵抗値とほぼ等しい。また、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離とほぼ等しい。
　むろん、第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値とは異なっていてもよい。この場合、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離と異なっていてもよい。
　たとえば、第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値未満であってもよい。この場合、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離未満に設定されてもよい。
　たとえば、第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値よりも大きくてもよい。この場合、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離よりも大きく設定されてもよい。
　複数の第３抵抗接続電極８３は、平面視において複数の第２トレンチ抵抗構造５１Ｂに第１方向Ｘに対向する領域に形成されている。複数の第３抵抗接続電極８３は、この形態では、平面視において第１抵抗接続電極８１とは異なる方向に延びている。具体的には、複数の第３抵抗接続電極８３は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて配列されている。つまり、複数の第３抵抗接続電極８３は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数の第３抵抗接続電極８３は、平面視において複数の第２トレンチ抵抗構造５１Ｂから間隔を空けて互いに隣り合う複数の第２トレンチ抵抗構造５１Ｂの間の領域にそれぞれ配置されている。つまり、複数の第３抵抗接続電極８３は、第１方向Ｘに複数の第２トレンチ抵抗構造５１Ｂと交互に配列されている。
　また、複数の第３抵抗接続電極８３は、この形態では、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第３抵抗接続電極８３は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂの間の領域の一部に配置されていればよく、必ずしも複数の第２トレンチ抵抗構造５１Ｂの間の領域の全てに配置されている必要はない。複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂの間の領域のうち活性領域６側に位置する少なくとも１つの領域に配置されていればよく、ゲート電極膜６４側に位置する少なくとも１つの領域に配置されていなくてもよい。
　複数の第３抵抗接続電極８３のうちの少なくとも１つは、平面視において第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。この場合、複数の第３抵抗接続電極８３のうちのゲート電極膜６４側に位置する少なくとも１つが第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。
　複数の第３抵抗接続電極８３のうちの活性領域６側に位置する少なくとも１つは第２方向Ｙに複数の第１抵抗接続電極８１に対向していなくてもよい。むろん、全ての第３抵抗接続電極８３が第２方向Ｙに複数の第１抵抗接続電極８１に対向するように配置されていてもよい。
　複数の第３抵抗接続電極８３のうちの少なくとも１つは、平面視において第２方向Ｙに複数の第２抵抗接続電極８２に対向していることが好ましい。この形態では、複数の第３抵抗接続電極８３の個数が複数の第２抵抗接続電極８２の個数と等しく設定されており、全ての第３抵抗接続電極８３が第２方向Ｙに全ての第２抵抗接続電極８２に１対１の対応関係で対向している。むろん、第３抵抗接続電極８３の個数は、第２抵抗接続電極８２の個数よりも多くてもよいし、第２抵抗接続電極８２の個数よりも少なくてもよい。
　複数の第３抵抗接続電極８３は、第２方向Ｙに関して複数の第２トレンチ抵抗構造５１Ｂの長さ未満の長さを有している。複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂの長手方向中間部に対して複数の第２トレンチ抵抗構造５１Ｂの他端部側の領域に配置されていることが好ましい。
　複数の第３抵抗接続電極８３の長さは、複数の第２トレンチ抵抗構造５１Ｂの長さの１／１００以上１／２以下であることが好ましい。複数の第３抵抗接続電極８３の長さは、複数の第２トレンチ抵抗構造５１Ｂの長さの１／２０以上１／４以下であってもよい。第３抵抗接続電極８３の長さは、第２抵抗接続電極８２の長さとほぼ等しくてもよい。第３抵抗接続電極８３の長さは、第２抵抗接続電極８２の長さよりも大きくてもよい。第３抵抗接続電極８３の長さは、第２抵抗接続電極８２の長さよりも小さくてもよい。
　複数の第３抵抗接続電極８３は、抵抗膜６０に対して第３接続面積Ｓ３を有している。第３接続面積Ｓ３は、複数の第３抵抗接続電極８３の総平面積によって定義される。単一の第３抵抗接続電極８３が形成された場合、第３接続面積Ｓ３は単一の第３抵抗接続電極８３の平面積によって定義される。第３接続面積Ｓ３は、第１抵抗接続電極８１を流れる第１電流Ｉ１に対する第３抵抗接続電極８３を流れる第３電流Ｉ３の電流比Ｉ３／Ｉ１（分流比）に応じて調節される（図１２参照）。
　この場合、第１接続面積Ｓ１に対する第３接続面積Ｓ３の電流比Ｉ３／Ｉ１の値は、電流比Ｉ３／Ｉ１の値以上に設定されることが好ましい。たとえば、電流比Ｉ３／Ｉ１が１である場合、電流比Ｉ３／Ｉ１は１以上に設定されることが好ましい。たとえば、電流比Ｉ３／Ｉ１が１／２である場合、電流比Ｉ３／Ｉ１は１／２以上に設定されることが好ましい。
　電流比Ｉ３／Ｉ１が１／４である場合、電流比Ｉ３／Ｉ１は１／４以上に設定されることが好ましい。この形態では、第３電流Ｉ３が第２電流Ｉ２とほぼ等しく、電流比Ｉ３／Ｉ１がほぼ１／２であるため、第３接続面積Ｓ３は第１接続面積Ｓ１の１／２倍以上に設定されている。第３接続面積Ｓ３は、第１接続面積Ｓ１の２倍以下であることが好ましい。むろん、第３電流Ｉ３は、第２電流Ｉ２よりも大きくてもよいし、第２電流Ｉ２よりも小さくてもよい。
　図３～図１０を参照して、半導体装置１Ａは、非活性領域７においてゲート配線膜６５に電気的に接続されるように層間絶縁膜７４に埋設された複数のゲート接続電極８４を含む。ゲート接続電極８４は、「ゲートビア電極」と称されてもよい。複数のゲート接続電極８４は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数のゲート接続電極８４は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数のゲート接続電極８４は、少なくとも１つ（この形態では複数）の第１ゲート接続電極８４Ａ、および、少なくとも１つ（この形態では複数）の第２ゲート接続電極８４Ｂを含む。複数の第１ゲート接続電極８４Ａは、ストリート領域１１において層間絶縁膜７４のうち第２下配線部６７を被覆する部分に埋設され、第２下配線部６７に電気的に接続されている（図７～図９参照）。複数の第１ゲート接続電極８４Ａは、この形態では、第２方向Ｙに間隔を空けて形成され、第１方向Ｘに延びる帯状に形成されている。
　複数の第２ゲート接続電極８４Ｂは、外周領域９において層間絶縁膜７４のうち第３下配線部６８を被覆する部分に埋設され、第３下配線部６８に電気的に接続されている（図３～図６参照）。複数の第２ゲート接続電極８４Ｂは、この形態では、第３下配線部６８の内縁側から外縁側に間隔を空けて形成され、第３下配線部６８に沿って延びる帯状に形成されている。
　図３および図４を参照して、半導体装置１Ａは、活性領域６において複数のエミッタ領域２９に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された複数の第１エミッタ接続電極８５を含む。第１エミッタ接続電極８５は、「第１エミッタビア電極」と称されてもよい。
　複数の第１エミッタ接続電極８５は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第１エミッタ接続電極８５は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第１エミッタ接続電極８５は、複数のコンタクト孔３０にそれぞれ埋設され、平面視において複数の第１トレンチ構造２１に沿って第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１エミッタ接続電極８５は、この形態では、複数の第２抵抗接続電極８２の延在方向および複数の第３抵抗接続電極８３の延在方向と同一の方向に延びている。複数の第１エミッタ接続電極８５は、対応するコンタクト孔３０内においてエミッタ領域２９およびコンタクト領域３１にそれぞれ電気的に接続されている。
　図３および図５を参照して、半導体装置１Ａは、活性領域６において複数のエミッタ電極膜４７に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された複数の第２エミッタ接続電極８６を含む。第２エミッタ接続電極８６は、「第２エミッタビア電極」と称されてもよい。
　複数の第２エミッタ接続電極８６は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第２エミッタ接続電極８６は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。複数の第２エミッタ接続電極８６は、複数のエミッタ電極膜４７を介して第２埋設電極２８に電気的に接続されている。
　図３～図６を参照して、半導体装置１Ａは、外周ウェル領域４１の内縁に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第１ウェル接続電極８７を含む。第１ウェル接続電極８７は、「第１ウェルビア電極」と称されてもよい。
　複数の第１ウェル接続電極８７は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第１ウェル接続電極８７は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第１ウェル接続電極８７は、この形態では、外周ウェル領域４１の内縁側から外縁側に間隔を空けて配置されている。複数の第１ウェル接続電極８７は、外周ウェル領域４１の幅方向中間部に対して外周ウェル領域４１の内縁側に配置され、外周ウェル領域４１の内縁側の領域に電気的に接続されている。
　具体的には、複数の第１ウェル接続電極８７は、外周ウェル領域４１の内縁およびゲート配線膜６５の第３下配線部６８の間の領域に配置されている。複数の第１ウェル接続電極８７は、外周ウェル領域４１の内縁に沿って帯状にそれぞれ延びている。
　複数の第１ウェル接続電極８７は、第１方向Ｘに延びる部分において複数のセグメント部８７ａをそれぞれ有している（図３参照）。複数のセグメント部８７ａは、ゲート配線膜６５（第３下配線部６８）の複数の引き出し部６８ａから間隔を空けて複数の引き出し部６８ａの間の領域にそれぞれ配置されている。トレンチ分離構造１５に沿って帯状に延びる単一の引き出し部６８ａが形成される場合、複数のセグメント部８７ａは省かれる。
　図３～図６を参照して、半導体装置１Ａは、外周ウェル領域４１の外縁に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された少なくとも１つ（この形態では複数）の第２ウェル接続電極８８を含む。第２ウェル接続電極８８は、「第２ウェルビア電極」と称されてもよい。
　複数の第２ウェル接続電極８８は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第２ウェル接続電極８８は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第２ウェル接続電極８８は、外周ウェル領域４１の内縁側から外縁側に間隔を空けて配置されている。複数の第２ウェル接続電極８８は、外周ウェル領域４１の幅方向中間部に対して外周ウェル領域４１の外縁側に配置され、外周ウェル領域４１の外縁側の領域に電気的に接続されている。具体的には、複数の第２ウェル接続電極８８は、外周ウェル領域４１の外縁およびゲート配線膜６５の第３下配線部６８の間の領域に配置されている。複数の第２ウェル接続電極８８は、外周ウェル領域４１の外縁に沿って帯状にそれぞれ延びている。
　図１０を参照して、半導体装置１Ａは、対応するフィールド領域４２に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された複数のフィールド接続電極８９を含む。この形態では、１つのフィールド領域４２に対して複数のフィールド接続電極８９が接続されている。むろん、１つのフィールド領域４２に対して単一のフィールド接続電極８９が接続されていてもよい。フィールド接続電極８９は、「フィールドビア電極」と称されてもよい。
　複数のフィールド接続電極８９は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数のフィールド接続電極８９は、この形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数のフィールド接続電極８９は、対応するフィールド領域４２に沿って延びる帯状にそれぞれ形成されている。複数のフィールド接続電極８９は、この形態では、対応するフィールド領域４２に沿って延びる環状（四角環状）にそれぞれ形成されている。複数のフィールド接続電極８９は、この形態では、電気的に浮遊状態に形成されている。
　図１および図１１～図２２を参照して、半導体装置１Ａは、パッド領域１０（非活性領域７）においてゲート抵抗構造５０に電気的に接続されるように第１主面３の上に配置されたゲート端子電極９０を含む。具体的には、ゲート端子電極９０は、層間絶縁膜７４の上に配置されている。ゲート端子電極９０は、「ゲートパッド」または「ゲートパッド電極」と称されてもよい。
　ゲート端子電極９０は、抵抗膜６０とは異なる導電材料からなることが好ましい。ゲート端子電極９０は、ゲート電極膜６４とは異なる導電材料からなることが好ましい。ゲート端子電極９０は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有し、抵抗膜６０を介してトレンチ抵抗構造５１に電気的に接続されている。ゲート端子電極９０は、ゲート電極膜６４よりも低い抵抗値を有している。
　ゲート端子電極９０は、この形態では、金属膜からなる。ゲート端子電極９０は、「ゲートメタル端子」と称されてもよい。ゲート端子電極９０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート端子電極９０は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート端子電極９０は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。
　ゲート端子電極９０は、抵抗膜６０の厚さ（ゲート電極膜６４の厚さ）よりも大きい厚さを有していることが好ましい。ゲート端子電極９０の厚さは、１μｍ以上１０μｍ以下であってもよい。
　ゲート端子電極９０は、第１主面３の平面積の１％以上３０％以下の平面積を有していることが好ましい。ゲート端子電極９０の平面積は、第１主面３の平面積の２５％以下であることが特に好ましい。ゲート端子電極９０の平面積は、第１主面３の平面積の１０％以下であってもよい。
　ゲート端子電極９０は、パッド領域１０において抵抗膜６０およびゲート電極膜６４を被覆するように層間絶縁膜７４の上に配置されている。ゲート端子電極９０は、抵抗膜６０を被覆する部分において複数の第１抵抗接続電極８１を被覆し、複数の第１抵抗接続電極８１に電気的に接続されている。つまり、ゲート端子電極９０は、複数の第１抵抗接続電極８１を介して抵抗膜６０（第１被覆部６１）に電気的に接続されている。
　図１１～図２２（特に図１１～図１３）を参照して、ゲート端子電極９０は、第１電極部９１および第２電極部９２を含む。第１電極部９１は、第２方向Ｙに関して比較的広い電極幅を有している。第１電極部９１は、ゲート端子電極９０の端子本体を形成する部分であり、平面視において第１抵抗接続電極８１外の領域に位置している。第１電極部９１は、「端子本体部」と称されてもよい。
　たとえば、第１電極部９１にはボンディングワイヤが接続される。したがって、第１電極部９１は、ボンディングワイヤの接合部よりも幅広に形成される。第１電極部９１は、平面視においてチップ２の周縁（パッド領域１０の周縁）に平行な４辺を有する多角形状（この形態では四角形状）に形成されている。第１電極部９１は、層間絶縁膜７４を挟んでゲート電極膜６４に対向する領域に配置されている。
　第１電極部９１は、平面視においてゲート電極膜６４の５０％以上の領域を被覆していることが好ましい。第１電極部９１は、平面視においてゲート電極膜６４の９０％以上の領域を被覆していることが特に好ましい。第１電極部９１は、この形態では、ゲート電極膜６４よりも広い電極幅を有し、ゲート電極膜６４の全域を被覆している。
　第１電極部９１の平坦性は、ゲート電極膜６４によって高められている。第１電極部９１は、層間絶縁膜７４によってゲート電極膜６４から電気的に絶縁されていてもよい。第１電極部９１は、層間絶縁膜７４に埋設された１つまたは複数のゲート接続電極８４を介してゲート電極膜６４に電気的に接続されていてもよい。
　第１電極部９１は、層間絶縁膜７４を挟んで第１スリット７１を被覆し、層間絶縁膜７４（絶縁主面７５）の第１リセス部７６を埋め戻している。第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）が形成された場合、ゲート端子電極９０の形成工程時に生じる電極残渣が第１リセス部７６に残留する虞がある。
　電極残渣が存する場合、ゲート端子電極９０（第１電極部９１）は、電極残渣を介して他の電極に電気的に接続される虞がある。したがって、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４を挟んで第１スリット７１の全域を被覆していることが好ましい。
　つまり、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４（絶縁主面７５）の第１リセス部７６の全域を埋めていることが好ましい。この構成によれば、第１リセス部７６における電極残渣の問題を回避したレイアウトが提供される。本開示は、第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）を含む形態を除外するものではない。
　第１電極部９１は、平面視においてゲート電極膜６４の上から第１スリット７１を横切って抵抗膜６０の上に引き出されている。第１電極部９１は、この形態では、層間絶縁膜７４を挟んで抵抗膜６０の縁部を被覆している。具体的には、第１電極部９１は、抵抗膜６０の中心部を第２方向Ｙに横切る直線に対してゲート電極膜６４側に間隔を空けて抵抗膜６０の縁部を被覆している。
　第１電極部９１は、抵抗膜６０を被覆する部分において、抵抗膜６０を挟んで１つまたは複数のトレンチ抵抗構造５１を被覆していてもよい。第１電極部９１は、抵抗膜６０を挟んで１つまたは複数の第１トレンチ抵抗構造５１Ａを被覆していてもよい。第１電極部９１は、抵抗膜６０を挟んで１つまたは複数の第２トレンチ抵抗構造５１Ｂを被覆していてもよい。第１電極部９１は、この形態では、抵抗膜６０を挟んで１つの第１トレンチ抵抗構造５１Ａおよび１つの第２トレンチ抵抗構造５１Ｂを被覆している。
　第１電極部９１は、層間絶縁膜７４を挟んで複数の第３スリット７３を被覆し、層間絶縁膜７４（絶縁主面７５）の複数の第３リセス部７８を埋め戻している。複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）が形成された場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第３リセス部７８に残留する虞がある。
　電極残渣が存する場合、ゲート端子電極９０（第１電極部９１）は、電極残渣を介して他の電極に電気的に接続される虞がある。したがって、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４を挟んで複数の第３リセス部７８の全域を被覆していることが好ましい。
　つまり、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４（絶縁主面７５）の第３リセス部７８の全域を埋めていることが好ましい。この構成によれば、複数の第３リセス部７８における電極残渣の問題を回避したレイアウトが提供される。本開示は、複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）を含む形態を除外するものではない。
　第１電極部９１は、平面視においてゲート電極膜６４の上から複数の第３スリット７３を横切って複数の第２下ライン部７０Ａ、７０Ｂの上に引き出されている。第１電極部９１は、この形態では、層間絶縁膜７４を挟んで複数の第２下ライン部７０Ａ、７０Ｂの縁部を被覆している。
　第２電極部９２は、第２方向Ｙに関して第１電極部９１よりも小さい電極幅を有し、第１電極部９１から複数の第１抵抗接続電極８１に向けて突出するように第２方向Ｙに引き出された引き出し部からなる。第２電極部９２は、「端子引き出し部」と称されてもよい。たとえば、第２電極部９２にはボンディングワイヤが接続されない。したがって、第２電極部９２は、ボンディングワイヤの接合部よりも幅狭に形成される。
　第２電極部９２の突出方向は、複数の第１抵抗接続電極８１の延在方向と同じである。第２電極部９２は、この形態では、第１電極部９１の中央部から引き出され、全ての第１抵抗接続電極８１を被覆している。
　第２電極部９２は、平面視において第１スリット７１から第２スリット７２側に間隔を空けて形成され、第１スリット７１に交差していない。さらに、第２電極部９２は、平面視において第２スリット７２から第１スリット７１側に間隔を空けて形成され、第２スリット７２に交差していない。つまり、第２電極部９２は、第１方向Ｘに関して抵抗膜６０の幅よりも小さい幅を有し、抵抗膜６０の直上の領域のみに配置されている。
　第２電極部９２は、主面絶縁膜４５、抵抗膜６０および層間絶縁膜７４を挟んでスペース領域５７に対向している。つまり、第２電極部９２は、厚さ方向に第１主面３の平坦部に対向している。また、第２電極部９２は、厚さ方向に境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第２電極部９２は、第１方向Ｘに関してトレンチ抵抗構造５１の第１方向Ｘの幅よりも大きい幅を有している。第２電極部９２は、第２方向Ｙに関してトレンチ抵抗構造５１の第２方向Ｙの長さよりも小さい幅を有している。第２電極部９２は、第２方向Ｙに関してスペース領域５７のスペース幅よりも小さい幅を有していることが好ましい。
　第２電極部９２は、この形態では、複数の第１トレンチ抵抗構造５１Ａの他端部（第１トレンチ群５２）からスペース領域５７側に間隔を空けて形成されている。また、第２電極部９２は、この形態では、複数の第２トレンチ抵抗構造５１Ｂの一端部（第２トレンチ群５３）からスペース領域５７側に間隔を空けて形成されている。つまり、第２電極部９２は、厚さ方向にスペース領域５７のみに対向し、厚さ方向に複数のトレンチ抵抗構造５１に対向していない。
　むろん、第２電極部９２は、厚さ方向に複数の第１トレンチ抵抗構造５１Ａの他端部（第１トレンチ群５２）に対向していてもよい。また、第２電極部９２は、厚さ方向に複数の第２トレンチ抵抗構造５１Ｂの一端部（第２トレンチ群５３）に対向していてもよい。第２電極部９２の平坦性を鑑みると、第２電極部９２は、平面視において複数のトレンチ抵抗構造５１から間隔を空けて複数のトレンチ抵抗構造５１外の領域に形成されていることが好ましい。
　図１１～図２３を参照して、半導体装置１Ａは、パッド領域１０（非活性領域７）においてゲート抵抗構造５０に電気的に接続されるように第１主面３の上に配置されたゲート配線電極９３を含む。具体的には、ゲート配線電極９３は、層間絶縁膜７４の上に配置されている。ゲート配線電極９３は、「ゲートフィンガー」または「ゲートフィンガー電極」と称されてもよい。
　ゲート配線電極９３は、抵抗膜６０とは異なる導電材料からなることが好ましい。ゲート配線電極９３は、ゲート配線膜６５とは異なる導電材料からなることが好ましい。ゲート配線電極９３は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有し、トレンチ抵抗構造５１および抵抗膜６０を介してゲート端子電極９０に電気的に接続されている。ゲート配線電極９３は、ゲート配線膜６５よりも低い抵抗値を有している。
　ゲート配線電極９３は、この形態では、金属膜からなる。ゲート配線電極９３は、「ゲートメタル配線」と称されてもよい。ゲート配線電極９３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート配線電極９３は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート配線膜６５は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。つまり、ゲート配線膜６５は、ゲート端子電極９０と同一の電極構成を有している。
　ゲート配線電極９３は、抵抗膜６０の厚さ（ゲート配線膜６５の厚さ）よりも大きい厚さを有していることが好ましい。ゲート配線電極９３の厚さは、１μｍ以上１０μｍ以下であってもよい。ゲート配線電極９３の厚さは、ゲート端子電極９０の厚さとほぼ等しいことが好ましい。
　ゲート配線電極９３は、活性領域６および非活性領域７の間の領域を引き回され、活性領域６において第１トレンチ構造２１（トレンチ分離構造１５）に電気的に接続され、非活性領域７において抵抗膜６０に電気的に接続されている。具体的には、ゲート配線電極９３は、ゲート配線膜６５を介して抵抗膜６０の第１端部６０Ａおよび第２端部６０Ｂに電気的に接続されている。
　つまり、ゲート配線電極９３は、ゲート端子電極９０との間で第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２を含む並列抵抗回路ＰＲを構成している（図２４も併せて参照）。並列抵抗回路ＰＲは、ゲート端子電極９０およびゲート配線電極９３の間に介装されたゲート抵抗ＲＧを構成している。並列抵抗回路ＰＲは、ゲート電極膜６４およびゲート配線膜６５の間においても成立している。ゲート抵抗ＲＧ（並列抵抗回路ＰＲ）の抵抗値は、第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２の合成抵抗（＝（Ｒ１＋Ｒ２）／Ｒ１・Ｒ２）によって算出される。
　ゲート配線電極９３は、この形態では、第１上配線部９４、第２上配線部９５および第３上配線部９６を含む。第１上配線部９４は、ゲート端子電極９０を複数方向（この形態では３方向）から取り囲むようにパッド領域１０に配置され、層間絶縁膜７４を挟んでゲート配線膜６５の第１下配線部６６の上に配置されている。
　第１上配線部９４は、第１上ライン部９７および複数の第２上ライン部９８Ａ、９８Ｂを含む。第１上ライン部９７は、パッド領域１０において層間絶縁膜７４を挟んでゲート配線膜６５の第１下ライン部６９を被覆する領域に配置され、第２方向Ｙに延びる帯状に形成されている。
　第１上ライン部９７は、第２方向Ｙの一方側（第１側面５Ａ側）の一端部および第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。第１上ライン部９７は、層間絶縁膜７４を挟んで第２スリット７２を被覆し、層間絶縁膜７４（絶縁主面７５）の第２リセス部７７を埋め戻している。
　第２リセス部７７に交差するゲート端子電極９０（第１電極部９１および／または第２電極部９２）、ならびに、第２リセス部７７を部分的に露出させるゲート配線電極９３（第１上ライン部９７）が形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第２リセス部７７に残留する虞がある。
　電極残渣が存する場合、ゲート配線電極９３（第１上ライン部９７）が電極残渣を介してゲート端子電極９０に電気的に接続される虞がある。この場合、ゲート配線電極９３（第１上ライン部９７）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。したがって、ゲート配線電極９３（第１上ライン部９７）は、層間絶縁膜７４を挟んで第２スリット７２の全域を被覆していることが好ましい。
　つまり、ゲート配線電極９３（第１上ライン部９７）は、層間絶縁膜７４（絶縁主面７５）の第２リセス部７７の全域を埋めていることが好ましい。この構成によれば、第２リセス部７７における電極残渣の問題を回避したレイアウトが提供される。本開示は、第２リセス部７７に交差するゲート端子電極９０（第１電極部９１および／または第２電極部９２）、ならびに、第２リセス部７７を部分的に露出させるゲート配線電極９３（第１上ライン部９７）を含む形態を除外するものではない。
　第１上ライン部９７は、平面視においてゲート配線膜６５（第１下ライン部６９）の上から第２スリット７２を横切って抵抗膜６０の上に引き出されている。第１上ライン部９７は、層間絶縁膜７４を挟んで抵抗膜６０の縁部を被覆している。第１上ライン部９７は、抵抗膜６０の中心部を第２方向Ｙに横切る直線をさらに横切って、抵抗膜６０のうちの前記直線に対してゲート電極膜６４側の領域に位置する部分を被覆していてもよい。
　第１上ライン部９７は、ゲート端子電極９０の第１電極部９１および第２電極部９２から第１方向Ｘに間隔を空けて形成されている。第１上ライン部９７は、この形態では、ゲート端子電極９０の第２電極部９２に沿う部分において、第２電極部９２に沿って第１方向Ｘに窪んだ凹部９７ａを有している。
　第１上ライン部９７は、第１接続領域１０１および第２接続領域１０２を含む。第１接続領域１０１は、凹部９７ａに対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に形成され、第２方向Ｙに第２電極部９２に対向している。第１接続領域１０１は、層間絶縁膜７４を挟んで抵抗膜６０の第２被覆部６２を被覆している。つまり、第１接続領域１０１は、層間絶縁膜７４および抵抗膜６０の第２被覆部６２を挟んで第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）を被覆している。
　第１接続領域１０１は、さらに、複数の第１抵抗接続電極８１を被覆し、複数の第１抵抗接続電極８１に電気的に接続されている。これにより、第１接続領域１０１は、複数の第１抵抗接続電極８１を介して抵抗膜６０の第２被覆部６２および第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）に電気的に接続されている。
　第１接続領域１０１は、１つまたは複数の第１抵抗接続電極８１に隣り合う１つまたは複数の第１トレンチ抵抗構造５１Ａを被覆していればよく、全ての第１トレンチ抵抗構造５１Ａを被覆している必要はない。むろん、第１接続領域１０１は、全ての第１トレンチ抵抗構造５１Ａを被覆していてもよい。
　第２接続領域１０２は、凹部９７ａに対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に形成され、第２方向Ｙに第２電極部９２に対向している。第２接続領域１０２は、層間絶縁膜７４を挟んで抵抗膜６０の第３被覆部６３を被覆している。つまり、第２接続領域１０２は、層間絶縁膜７４および抵抗膜６０の第３被覆部６３を挟んで第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）を被覆している。
　第２接続領域１０２は、さらに、複数の第２抵抗接続電極８２を被覆し、複数の第２抵抗接続電極８２に電気的に接続されている。これにより、第２接続領域１０２は、複数の第２抵抗接続電極８２を介して抵抗膜６０の第３被覆部６３および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）に電気的に接続されている。
　第２接続領域１０２は、１つまたは複数の第２抵抗接続電極８２に隣り合う１つまたは複数の第２トレンチ抵抗構造５１Ｂを被覆していればよく、全ての第２トレンチ抵抗構造５１Ｂを被覆している必要はない。むろん、第２接続領域１０２は、全ての第２トレンチ抵抗構造５１Ｂを被覆していてもよい。
　抵抗膜６０に対するゲート配線電極９３（第１上ライン部９７）の対向面積は、抵抗膜６０に対するゲート端子電極９０（第１電極部９１および第２電極部９２）の対向面積よりも大きいことが好ましい。むろん、ゲート配線電極９３の対向面積は、ゲート端子電極９０の対向面積よりも小さくてもよい。
　第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第１上ライン部９７が形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第１リセス部７６に残留する虞がある。
　電極残渣が存する場合、ゲート配線電極９３（第１上ライン部９７）は電極残渣を介してゲート端子電極９０（第１電極部９１）に電気的に接続される虞がある。この場合、ゲート配線電極９３（第１上ライン部９７）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。
　したがって、第１上ライン部９７は、平面視において第１リセス部７６（第１スリット７１）から第２リセス部７７（第２スリット７２）側に間隔を空けて形成され、第１リセス部７６（第１スリット７１）に交差していないことが好ましい。この形態では、ゲート端子電極９０（第１電極部９１）が第１リセス部７６の全域を被覆している。
　つまり、第１上ライン部９７は、抵抗膜６０の上の領域で第１方向Ｘにゲート端子電極９０の第１電極部９１および第２電極部９２に対向している。この構成によれば、第１リセス部７６における電極残渣の問題を回避したレイアウトが提供される。本開示は、第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第１上ライン部９７を含む形態を除外するものではない。
　ゲート端子電極９０（第２電極部９２）に付与された第１電流Ｉ１は、複数の第１抵抗接続電極８１を介して抵抗膜６０の第１被覆部６１に伝達される。第１被覆部６１に伝達された第１電流Ｉ１は、抵抗膜６０の第２被覆部６２（第１トレンチ群５２）側の第２電流Ｉ２、および、抵抗膜６０の第３被覆部６３（第２トレンチ群５３）側の第３電流Ｉ３に分流される。
　第２電流Ｉ２は複数の第２抵抗接続電極８２を介して第１上ライン部９７の第１接続領域１０１に伝達され、第３電流Ｉ３は複数の第３抵抗接続電極８３を介して第１上ライン部９７の第２接続領域１０２に伝達される。このように、ゲート配線電極９３（第１上ライン部９７）は、ゲート端子電極９０（第２電極部９２）との間で第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２を含む並列抵抗回路ＰＲを構成する（図２４も併せて参照）。
　複数の第２上ライン部９８Ａ、９８Ｂは、一方側の第２上ライン部９８Ａおよび他方側の第２上ライン部９８Ｂを含む。第２上ライン部９８Ａは、パッド領域１０においてゲート端子電極９０に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。第２上ライン部９８Ｂは、パッド領域１０においてゲート端子電極９０に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置されている。
　第２上ライン部９８Ａは、第１方向Ｘに延びる帯状に形成され、第１上ライン部９７の一端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。第２上ライン部９８Ａは、層間絶縁膜７４を挟んでゲート配線膜６５の第２下ライン部７０Ａを被覆している。第２上ライン部９８Ａは、ゲート端子電極９０の第１電極部９１から第２方向Ｙの一方側に間隔を空けて形成されている。
　第２上ライン部９８Ｂは、第１方向Ｘに延びる帯状に形成され、第１上ライン部９７の他端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。第２上ライン部９８Ｂは、層間絶縁膜７４を挟んでゲート配線膜６５の第２下ライン部７０Ｂを被覆している。第２上ライン部９８Ｂは、ゲート端子電極９０の第１電極部９１から第２方向Ｙの他方側に間隔を空けて形成され、第１電極部９１を挟んで第２上ライン部９８Ａに対向している。
　第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第２上ライン部９８Ａ、９８Ｂが形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が第１リセス部７６に残留する虞がある。電極残渣が存する場合、ゲート配線電極９３（第２上ライン部９８Ａ、９８Ｂ）は電極残渣を介してゲート端子電極９０（第１電極部９１）に電気的に接続される虞がある。
　この場合、ゲート配線電極９３（第２上ライン部９８Ａ、９８Ｂ）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。したがって、第２上ライン部９８Ａ、９８Ｂは、第１リセス部７６から間隔を空けて配置され、第１リセス部７６を被覆する部分（第１リセス部７６に交差する部分）を有していないことが好ましい。
　この構成によれば、第１リセス部７６における電極残渣の問題を回避したレイアウトが提供される。本開示は、第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第２上ライン部９８Ａ、９８Ｂを含む形態を除外するものではない。
　また、複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、複数の第３リセス部７８に交差する第２上ライン部９８Ａ、９８Ｂが形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第３リセス部７８に残留する虞がある。これらの場合、ゲート配線電極９３（第２上ライン部９８Ａ、９８Ｂ）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。
　したがって、第２上ライン部９８Ａ、９８Ｂは、複数の第３リセス部７８から間隔を空けて配置され、複数の第３リセス部７８を被覆する部分（複数の第３リセス部７８に交差する部分）を有していないことが好ましい。この構成によれば、複数の第３リセス部７８における電極残渣の問題を回避したレイアウトが提供される。この形態では、ゲート端子電極９０（第１電極部９１）が複数の第３リセス部７８の全域を被覆している。
　つまり、第２上ライン部９８Ａ、９８Ｂは、第２下ライン部７０Ａ、７０Ｂの上の領域で第２方向Ｙにゲート端子電極９０の第１電極部９１に対向している。本開示は、複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、複数の第３リセス部７８に交差する第２上ライン部９８Ａ、９８Ｂを含む形態を除外するものではない。
　第２上ライン部９８Ａ、９８Ｂは、平面視において第２下ライン部７０Ａ、７０Ｂの周縁から間隔を空けて第２下ライン部７０Ａ、７０Ｂの内方部を被覆していることが好ましい。つまり、第２上ライン部９８Ａ、９８Ｂは、層間絶縁膜７４を挟んで第２下ライン部７０Ａ、７０Ｂのみに対向し、層間絶縁膜７４を挟んで主面絶縁膜４５に対向していないことが好ましい。
　第２上配線部９５は、第１上配線部９４からストリート領域１１に引き出され、層間絶縁膜７４を挟んでゲート配線膜６５の第２下配線部６７を被覆している。具体的には、第２上配線部９５は、第１上ライン部９７の内方部（この形態では中央部）から引き出され、第１方向Ｘに延びる帯状に形成されている。
　第２上配線部９５は、この形態では、チップ２の中心を横切っている。第２上配線部９５は、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。第２上配線部９５は、第１方向Ｘの一方側で第１上配線部９４に接続された一端部、および、第１方向Ｘの他方側の他端部を有している。第２上配線部９５の他端部は、この形態では、開放端からなる。
　第２上配線部９５は、複数の第１ゲート接続電極８４Ａを被覆し、複数の第１ゲート接続電極８４Ａを介して第２下配線部６７に電気的に接続されている。第２上配線部９５は、第２方向Ｙに関してストリート領域１１の幅よりも小さい幅を有し、複数の活性領域６からストリート領域１１の内方に間隔を空けて形成されている。つまり、第２上配線部９５は、平面視において複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）から間隔を空けて形成されている。
　第３上配線部９６は、第１上配線部９４から外周領域９に引き出され、層間絶縁膜７４を挟んでゲート配線膜６５の第３下配線部６８を被覆している。具体的には、第３上配線部９６は、複数の第２上ライン部９８Ａ、９８Ｂの他端部から外周領域９の一方側（第１側面５Ａ側）および他方側（第２側面５Ｂ側）に引き出され、外周領域９に沿って延びる帯状に形成されている。
　第３上配線部９６は、第２上配線部９５と共に複数の活性領域６を挟み込んでいる。具体的には、第３上配線部９６は、平面視において複数の活性領域６を取り囲むようにチップ２の周縁（第１側面５Ａ～５Ｄ）に沿って延びている。これにより、第３上配線部９６は、第２上配線部９５と共に複数の活性領域６を取り囲んでいる。第３上配線部９６は、この形態では、第２上配線部９５から間隔を空けて形成されている。第３上配線部９６は、第２上配線部９５に接続されていてもよい。
　第３上配線部９６は、複数の第２ゲート接続電極８４Ｂを被覆し、複数の第２ゲート接続電極８４Ｂを介して第３下配線部６８に電気的に接続されている。第３上配線部９６は、平面視において第３下配線部６８の幅よりも小さい幅を有していることが好ましい。第３上配線部９６は、平面視において第３下配線部６８の周縁から間隔を空けて第３下配線部６８の内方部を被覆していることが好ましい。
　図１および図１１～図２２を参照して、半導体装置１Ａは、活性領域６においてゲート端子電極９０およびゲート配線電極９３から間隔を空けて第１主面３の上に配置されたエミッタ端子電極１０３を含む。具体的には、エミッタ端子電極１０３は、層間絶縁膜７４の上に配置されている。
　エミッタ端子電極１０３は、「エミッタパッド」または「エミッタパッド電極」と称されてもよい。エミッタ端子電極１０３は、抵抗膜６０とは異なる導電材料からなることが好ましい。エミッタ端子電極１０３は、エミッタ電極膜４７とは異なる導電材料からなることが好ましい。
　エミッタ端子電極１０３は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有している。エミッタ端子電極１０３は、この形態では、金属膜からなる。エミッタ端子電極１０３は、「エミッタメタル端子」と称されてもよい。エミッタ端子電極１０３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　エミッタ端子電極１０３は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。エミッタ端子電極１０３は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。つまり、エミッタ端子電極１０３は、ゲート端子電極９０と同一の電極構成を有している。
　エミッタ端子電極１０３は、抵抗膜６０の厚さ（ゲート電極膜６４の厚さ）よりも大きい厚さを有していることが好ましい。エミッタ端子電極１０３の厚さは、１μｍ以上１０μｍ以下であってもよい。エミッタ端子電極１０３の厚さは、ゲート端子電極９０の厚さとほぼ等しいことが好ましい。
　エミッタ端子電極１０３は、ゲート端子電極９０の平面積よりも大きい平面積を有している。エミッタ端子電極１０３の平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。エミッタ端子電極１０３の平面積は、第１主面３の平面積の７０％以上であることが特に好ましい。
　エミッタ端子電極１０３は、この形態では、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂを含む。第１エミッタ端子電極１０３Ａは、層間絶縁膜７４のうち第１活性領域６Ａを被覆する部分の上において第２上配線部９５および第３上配線部９６の間の領域に配置されている。第１エミッタ端子電極１０３Ａは、平面視において第１活性領域６Ａから外周領域９に引き出されている。
　第１エミッタ端子電極１０３Ａは、第１活性領域６Ａにおいて複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を被覆し、外周領域９において複数の第１ウェル接続電極８７を被覆している。
　第１エミッタ端子電極１０３Ａは、複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を介して複数の第２トレンチ構造２５、複数のエミッタ領域２９および複数のコンタクト領域３１に電気的に接続されている。第１エミッタ端子電極１０３Ａは、複数の第１ウェル接続電極８７を介して外周ウェル領域４１の内縁部に電気的に接続されている。
　第２エミッタ端子電極１０３Ｂは、層間絶縁膜７４のうち第２活性領域６Ｂを被覆する部分の上において第２上配線部９５および第３上配線部９６の間の領域に配置されている。第２エミッタ端子電極１０３Ｂは、平面視において第２活性領域６Ｂから外周領域９に引き出されている。
　第２エミッタ端子電極１０３Ｂは、第２活性領域６Ｂにおいて複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を被覆し、外周領域９において複数の第１ウェル接続電極８７を被覆している。
　第２エミッタ端子電極１０３Ｂは、複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を介して複数の第２トレンチ構造２５、複数のエミッタ領域２９および複数のコンタクト領域３１に電気的に接続されている。第２エミッタ端子電極１０３Ｂは、複数の第１ウェル接続電極８７を介して外周ウェル領域４１の内縁部に電気的に接続されている。
　半導体装置１Ａは、層間絶縁膜７４の上においてエミッタ端子電極１０３からゲート配線電極９３の外側の領域に引き出されたエミッタ配線電極１０４を含む。エミッタ配線電極１０４は、「エミッタフィンガー」または「エミッタフィンガー電極」と称されてもよい。エミッタ配線電極１０４は、抵抗膜６０とは異なる導電材料からなることが好ましい。エミッタ配線電極１０４は、エミッタ電極膜４７とは異なる導電材料からなることが好ましい。
　エミッタ配線電極１０４は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有している。エミッタ配線電極１０４は、この形態では、金属膜からなる。エミッタ配線電極１０４は、「エミッタメタル配線」と称されてもよい。エミッタ配線電極１０４は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　エミッタ配線電極１０４は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。エミッタ配線電極１０４は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。つまり、エミッタ配線電極１０４は、エミッタ端子電極１０３と同一の電極構成を有している。
　エミッタ配線電極１０４は、抵抗膜６０の厚さ（ゲート電極膜６４の厚さ）よりも大きい厚さを有していることが好ましい。エミッタ配線電極１０４の厚さは、１μｍ以上１０μｍ以下であってもよい。エミッタ配線電極１０４の厚さは、ゲート端子電極９０（エミッタ端子電極１０３）の厚さとほぼ等しいことが好ましい。
　エミッタ配線電極１０４は、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂの双方に接続され、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂからゲート配線電極９３（第３上配線部９６）よりも外側の領域に引き出されている。
　エミッタ配線電極１０４は、ゲート端子電極９０、ゲート配線電極９３、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂを取り囲むように、チップ２の周縁に沿って延びる帯状に形成されている。エミッタ配線電極１０４は、この形態では、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（具体的には四角環状）に形成され、ゲート端子電極９０、ゲート配線電極９３、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂを一括して取り囲んでいる。
　エミッタ配線電極１０４は、層間絶縁膜７４のうち外周ウェル領域４１の外縁部を被覆する部分の上に引き回されている。エミッタ配線電極１０４は、複数の第２ウェル接続電極８８を被覆し、複数の第２ウェル接続電極８８を介して外周ウェル領域４１の外縁部に電気的に接続されている。
　半導体装置１Ａは、外周領域９において層間絶縁膜７４の上に配置された複数のフィールド電極１０５を含む。複数のフィールド電極１０５は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　複数のフィールド電極１０５は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。複数のフィールド電極１０５は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。
　複数のフィールド電極１０５は、対応するフィールド領域４２を１対１対応の関係で被覆している。各フィールド電極１０５は、対応する複数のフィールド接続電極８９を一括して被覆している。各フィールド電極１０５は、対応する複数のフィールド接続電極８９を介して対応するフィールド領域４２にそれぞれ電気的に接続されている。複数のフィールド電極１０５は、電気的に浮遊状態に形成されている。
　複数のフィールド電極１０５は、対応するフィールド領域４２に沿って延びる帯状に形成されている。複数のフィールド電極１０５は、この形態では、対応するフィールド領域４２に沿って延びる環状（四角環状）に形成されている。最外のフィールド電極１０５は、チップ２の周縁側に向けて引き出されたフィールド引き出し部１０５ａを含み、他のフィールド電極１０５よりも幅広に形成されていてもよい。
　半導体装置１Ａは、外周領域９において層間絶縁膜７４の上に配置されたチャネルストップ電極１０６を含む。チャネルストップ電極１０６は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　チャネルストップ電極１０６は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。チャネルストップ電極１０６は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＣｕ合金膜）を含む積層構造を有している。
　チャネルストップ電極１０６は、第１主面３の周縁に沿って延びる帯状に形成されている。チャネルストップ電極１０６は、この形態では、第１主面３の周縁に沿って延びる環状（四角環状）に形成されている。
　チャネルストップ電極１０６は、層間絶縁膜７４の上から層間絶縁膜７４の除去部４６に入り込み、チャネルストップ領域４３に電気的に接続されている。チャネルストップ電極１０６は、電気的に浮遊状態に形成されている。チャネルストップ電極１０６は、第１主面３の周縁部（チャネルストップ領域４３）を露出させるようにチップ２の周縁から内方に間隔を空けて形成されていてもよい。
　半導体装置１Ａは、第２主面４を被覆するコレクタ電極１０７を含む。コレクタ電極１０７は、第２主面４から露出したコレクタ領域１４に電気的に接続されている。コレクタ電極１０７は、コレクタ領域１４とオーミック接触を形成している。コレクタ電極１０７は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　以上、半導体装置１Ａは、チップ２、トレンチ抵抗構造５１、抵抗膜６０、ゲート端子電極９０およびゲート配線電極９３を含む。チップ２は、第１主面３を有している。トレンチ抵抗構造５１は、第１主面３に形成されている。抵抗膜６０は、第１主面３の上でトレンチ抵抗構造５１に電気的に接続されている。
　ゲート端子電極９０は、抵抗膜６０よりも低い抵抗値を有し、第１主面３の上で抵抗膜６０を介してトレンチ抵抗構造５１に電気的に接続されている。ゲート配線電極９３は、抵抗膜６０よりも低い抵抗値を有し、第１主面３の上でトレンチ抵抗構造５１および抵抗膜６０を介してゲート端子電極９０に電気的に接続されている。
　この構成によれば、トレンチ抵抗構造５１および抵抗膜６０を含むゲート抵抗ＲＧをゲート端子電極９０およびゲート配線電極９３の間に介装させることができる。特に、この構成によれば、ゲート端子電極９０およびゲート配線電極９３の間の領域においてトレンチ抵抗構造５１がチップ２内に組み込まれるため、第１主面３に対するゲート抵抗ＲＧの専有面積の増加を抑制できる。よって、ゲート抵抗ＲＧを備えた構成において、小型化に寄与する新規なレイアウトを有する半導体装置１Ａを提供できる。
　半導体装置１Ａは、ゲート電極膜６４およびゲート配線膜６５を含むことが好ましい。ゲート電極膜６４は、抵抗膜６０に隣り合って第１主面３の上に配置されている。ゲート配線膜６５は、抵抗膜６０を挟んでゲート電極膜６４に対向するように抵抗膜６０に隣り合って第１主面３の上に配置されている。
　このような構造において、ゲート端子電極９０は、ゲート電極膜６４を被覆していることが好ましい。また、ゲート配線電極９３は、ゲート配線膜６５を被覆していることが好ましい。この構成によれば、第１主面３の上に抵抗膜６０、ゲート電極膜６４およびゲート配線膜６５を備えた構成において、小型化に寄与する新規なレイアウトを有する半導体装置１Ａを提供できる。
　抵抗膜６０は、一方側の第１端部６０Ａおよび他方側の第２端部６０Ｂを有していることが好ましい。この場合、ゲート配線膜６５は、抵抗膜６０の第１端部６０Ａに接続された第１接続部、および、抵抗膜６０の第２端部６０Ｂに接続された第２接続部を有していることが好ましい。この場合、ゲート配線電極９３は、ゲート配線膜６５を介して抵抗膜６０に電気的に接続されていることが好ましい。
　この構成によれば、ゲート配線膜６５を介してゲート配線電極９３を抵抗膜６０に電気的に接続させることができるため、ゲート配線電極９３を抵抗膜６０に直接接続させる必要がなくなる。これにより、ゲート配線電極９３のデザインルールを緩和し、ゲート配線電極９３の設計の自由度を向上できる。
　半導体装置１Ａは、抵抗膜６０およびゲート電極膜６４の間に区画された第１スリット７１、および、抵抗膜６０およびゲート配線膜６５の間に区画された第２スリット７２を含むことが好ましい。この構成によれば、第１スリット７１および第２スリット７２によって抵抗膜６０をゲート電極膜６４およびゲート配線膜６５から適切に分離（区画）できる。これにより、抵抗膜６０の抵抗値の精度を向上できる。
　ゲート端子電極９０は、平面視において第１スリット７１を横切って抵抗膜６０およびゲート電極膜６４被覆していることが好ましい。ゲート配線膜６５は、平面視において第２スリット７２を横切って抵抗膜６０およびゲート電極膜６４被覆していることが好ましい。第１スリット７１は、抵抗膜６０よりも幅狭に形成されていることが好ましい。第２スリット７２は、抵抗膜６０よりも幅狭に形成されていることが好ましい。
　トレンチ抵抗構造５１は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。この場合、抵抗膜６０は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。また、第１スリット７１は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。
　また、第２スリット７２は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。第１スリット７１は第２方向Ｙ（一方方向）に第１長さを有し、第２スリット７２は、第２方向Ｙ（一方方向）に第１長さよりも小さい第２長さを有していてもよい。
　半導体装置１Ａは、ゲート電極膜６４およびゲート配線膜６５の間に区画された第３スリット７３を含むことが好ましい。この構成によれば、第３スリット７３によってゲート電極膜６４からゲート配線膜６５を適切に分離（区画）できる。これにより、ゲート配線膜６５が、抵抗膜６０を介さない短絡回路をゲート電極膜６４と共に構成することを抑制できる。ゲート端子電極９０は、平面視において第３スリット７３を横切ってゲート電極膜６４およびゲート配線膜６５を被覆していることが好ましい。
　複数のトレンチ抵抗構造５１が、間隔を空けて第１主面３に形成されていることが好ましい。この場合、抵抗膜６０は、複数のトレンチ抵抗構造５１を被覆していることが好ましい。この構成によれば、複数のトレンチ抵抗構造５１を利用してゲート抵抗ＲＧの抵抗値を調節できる。
　抵抗膜６０は、トレンチ抵抗構造５１外において第１主面３を被覆する第１被覆部６１、および、トレンチ抵抗構造５１を被覆する第２被覆部６２を有していることが好ましい。この場合、ゲート端子電極９０は、第１被覆部６１を被覆する部分において抵抗膜６０に電気的に接続されていることが好ましい。
　また、ゲート配線電極９３は、第２被覆部６２を被覆する部分において抵抗膜６０に電気的に接続されていることが好ましい。この構成によれば、ゲート端子電極９０およびゲート配線電極９３の間の領域に抵抗膜６０の一部およびトレンチ抵抗構造５１の一部を適切に介在させることができる。
　半導体装置１Ａは、層間絶縁膜７４、第１抵抗接続電極８１および第２抵抗接続電極８２を含むことが好ましい。層間絶縁膜７４は、抵抗膜６０を被覆している。第１抵抗接続電極８１は、抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設されている。第２抵抗接続電極８２は、第１抵抗接続電極８１とは異なる位置で抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設されている。
　このような構成において、ゲート端子電極９０は、第１抵抗接続電極８１を介して抵抗膜６０に電気的に接続されるように層間絶縁膜７４の上に配置されていることが好ましい。また、ゲート配線電極９３は、第２抵抗接続電極８２を介して抵抗膜６０に電気的に接続されるように層間絶縁膜７４の上に配置されていることが好ましい。
　この構成によれば、第１抵抗接続電極８１および第２抵抗接続電極８２の間の領域においてゲート抵抗ＲＧを構成できる。第１抵抗接続電極８１および第２抵抗接続電極８２の間の距離を調節することによってゲート抵抗ＲＧの抵抗値を調節できる。
　第２抵抗接続電極８２は、第１抵抗接続電極８１とは異なる方向に延びていてもよい。たとえば、第１抵抗接続電極８１は、平面視において第１方向Ｘ（一方方向）に延び、第２抵抗接続電極８２は、平面視において第１方向Ｘ（一方方向）に交差する第２方向Ｙ（交差方向）に延びていてもよい。
　複数の第１抵抗接続電極８１が、層間絶縁膜７４に埋設されていることが好ましい。複数の第２抵抗接続電極８２が、層間絶縁膜７４に埋設されていることが好ましい。抵抗膜６０に対する第２抵抗接続電極８２の第２接続面積Ｓ２は、抵抗膜６０に対する第１抵抗接続電極８１の第１接続面積Ｓ１よりも小さくてもよい。
　ゲート端子電極９０は、平面視において第１抵抗接続電極８１外に位置する第１電極部９１、および、第１電極部９１から第１抵抗接続電極８１に向けて第１電極部９１よりも幅狭に突出した第２電極部９２を有していることが好ましい。この場合、第１電極部９１は、ゲート端子電極９０の端子本体部として形成されていることが好ましい。また、第２電極部９２は、端子本体部から引き出された端子引き出し部として形成されていることが好ましい。
　これらの構成によれば、第１電極部９１によってゲート電位が付与される領域を確保し、第２電極部９２によって抵抗膜６０に電気的に接続される領域を確保できる。たとえば、ボンディングワイヤ等の導電性接合材がゲート端子電極９０に接合される場合、当該導電接合材を第１電極部９１に接合させることができる。これにより、導電接合材に起因する応力が抵抗膜６０やトレンチ抵抗構造５１に生じることを抑制できる。よって、ゲート抵抗ＲＧの電気的特性の低下を抑制できる。
　半導体装置１Ａは、第１主面３の表層部に形成されたｐ型の境界ウェル領域４０を含むことが好ましい。この構成によれば、境界ウェル領域４０によってブレークダウン電圧を向上できる。この場合、トレンチ抵抗構造５１は、境界ウェル領域４０の底部から第１主面３側に間隔を空けて形成されていることが好ましい。この構成によれば、トレンチ抵抗構造５１の底壁に対する電界集中を境界ウェル領域４０によって抑制できる。よって、ブレークダウン電圧を適切に向上できる。
　半導体装置１Ａは、第１主面３に設けられた活性領域６、第１主面３において活性領域６外に設けられた非活性領域７、および、活性領域６に形成された第１トレンチ構造２１（トレンチゲート構造）を含むことが好ましい。この場合、トレンチ抵抗構造５１は、非活性領域７に形成されていることが好ましい。また、抵抗膜６０は、非活性領域７においてトレンチ抵抗構造５１を被覆していることが好ましい。
　また、ゲート端子電極９０は、非活性領域７において抵抗膜６０に電気的に接続されていることが好ましい。また、ゲート配線電極９３は、活性領域６において第１トレンチ構造２１に電気的に接続され、非活性領域７において抵抗膜６０に電気的に接続されていることが好ましい。これらの構成によれば、非活性領域７においてゲート抵抗ＲＧが形成されるため、活性領域６の縮小を抑制できる。
　図２５は、第２形態に係る半導体装置１Ｂの第１主面３のレイアウトを示す平面図である。図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。半導体装置１Ｂは、半導体装置１Ａに係る効果と同様の効果を奏する装置である。第１形態に係る半導体装置１Ａは、第２トレンチ構造２５およびフローティング領域３２を有していた。
　これに対して、半導体装置１Ｂは、第２トレンチ構造２５およびフローティング領域３２を有していない。具体的には、図２５および図２６を参照して、半導体装置１Ｂは、複数の活性領域６において互いに隣り合うように第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状に形成された複数の第１トレンチ構造２１を含む。
　前述のエミッタ領域２９は、第１主面３の表層部において互いに隣り合う複数の第１トレンチ構造２１の間の領域にそれぞれ形成されている。前述のコンタクト孔３０は、平面視において互いに隣り合う複数の第１トレンチ構造２１の間の領域にそれぞれ形成されている。
　第１方向Ｘに関して、複数のトレンチ抵抗構造５１の間隔は、複数の第１トレンチ構造２１の間隔とほぼ等しくてもよい。むろん、複数のトレンチ抵抗構造５１の間隔は、複数の第１トレンチ構造２１の間隔よりも大きくてもよい。また、複数のトレンチ抵抗構造５１の間隔は、複数の第１トレンチ構造２１の間隔よりも小さくてもよい。
　図２７は、第３形態に係る半導体装置１Ｃの第１主面３のレイアウトを示す平面図である。図２８は、図２７に示す半導体装置１Ｃの境界領域８側の構造を示す断面図である。図２９は、図２７に示す半導体装置１Ｃの外周領域９側の構造を示す断面図である。半導体装置１Ｃは、半導体装置１Ａに係る効果と同様の効果を奏する装置である。
　図２７～図２９を参照して、半導体装置１Ｃは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびダイオードを一体的に備えたＲＣ－ＩＧＢＴ（Reverse Conducting - IGBT）を有するＲＣ－ＩＧＢＴ半導体装置である。ダイオードは、ＩＧＢＴに対する還流ダイオードである。
　具体的には、半導体装置１Ｃは、前述の半導体装置１Ａの構成に加えて、第２主面４の表層部に形成されたｎ型のカソード領域１１０を含む。カソード領域１１０は、コレクタ領域１４のｐ型不純物濃度よりも高いｎ型不純物濃度を有し、コレクタ領域１４の一部の導電型がｐ型からｎ型に置換された領域からなる。
　カソード領域１１０は、コレクタ領域１４を貫通してバッファ領域１３に接続されている。バッファ領域１３が形成されていない場合、カソード領域１１０はドリフト領域１２に接続される。カソード領域１１０は、ドリフト領域１２およびバッファ領域１３よりも高いｎ型不純物濃度を有していることが好ましい。
　カソード領域１１０は、この形態では、境界領域８において第２主面４の表層部に形成された境界カソード領域１１１、および、外周領域９において第２主面４の表層部に形成された外周カソード領域１１２を含む。
　カソード領域１１０は、境界カソード領域１１１および外周カソード領域１１２のうちの少なくとも一方を含んでいればよく、必ずしも境界カソード領域１１１および外周カソード領域１１２の双方を同時に含む必要はない。カソード領域１１０は境界カソード領域１１１のみを含んでいてもよいし、カソード領域１１０は外周カソード領域１１２のみを含んでいてもよい。
　境界カソード領域１１１は、境界領域８においてチップ２の厚さ方向に境界ウェル領域４０に対向するように第２主面４の表層部に形成されている。境界カソード領域１１１は、平面視において第１トレンチ分離構造１５Ａおよび第２トレンチ分離構造１５Ｂによって挟まれた領域に形成されている。
　つまり、境界カソード領域１１１は、平面視において第１活性領域６Ａ側の複数の第１トレンチ構造２１および第２活性領域６Ｂ側の複数の第１トレンチ構造２１によって挟まれた領域に形成されている。境界カソード領域１１１は、厚さ方向に各活性領域６のベース領域２０に対向しないように、第２主面４に沿う方向にベース領域２０から間隔を空けて形成されていることが好ましい。
　境界カソード領域１１１は、チップ２の厚さ方向に複数の第１トレンチ構造２１に対向しないように、第２主面４に沿う方向に複数の第１トレンチ構造２１から間隔を空けて形成されていることが特に好ましい。境界カソード領域１１１は、この形態では、第２主面４に沿う方向に複数のトレンチ分離構造１５から間隔を空けて形成されている。
　つまり、境界カソード領域１１１は、第２方向Ｙに境界領域８の幅よりも小さい幅を有している。また、境界カソード領域１１１は、境界領域８内にコレクタ領域１４の一部を残存させるように第２主面４の表層部に形成されている。つまり、半導体装置１Ｃは、ストリート領域１１に形成されたコレクタ領域１４を含む。
　境界カソード領域１１１は、パッド領域１０およびストリート領域１１のうちのいずれか一方または双方に形成される。つまり、境界カソード領域１１１は、ストリート領域１１に形成され、パッド領域１０には形成されてなくてもよい。また、境界カソード領域１１１は、パッド領域１０に形成され、ストリート領域１１に形成されてなくてもよい。境界カソード領域１１１は、この形態では、パッド領域１０およびストリート領域１１の双方に形成されている。
　境界カソード領域１１１がパッド領域１０に形成される場合、境界カソード領域１１１はパッド領域１０においてパッド領域１０の周縁に沿う多角形状（四角形状）に形成される。境界カソード領域１１１は、パッド領域１０においてチップ２の厚さ方向に境界ウェル領域４０の第１境界ウェル領域４０Ａに対向する。
　この場合、境界カソード領域１１１は、第１境界ウェル領域４０Ａを挟んで第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）のいずれか一方または双方に対向していてもよい。境界カソード領域１１１は、複数の第１トレンチ抵抗構造５１Ａの一部または全部に対向していてもよい。境界カソード領域１１１は、複数の第２トレンチ抵抗構造５１Ｂの一部または全部に対向していてもよい。
　境界カソード領域１１１がストリート領域１１に形成される場合、境界カソード領域１１１は、ストリート領域１１において第２方向Ｙに延びる帯状に形成されている。境界カソード領域１１１は、ストリート領域１１においてチップ２の厚さ方向に境界ウェル領域４０の第２境界ウェル領域４０Ｂに対向する。
　外周カソード領域１１２は、外周領域９においてチップ２の厚さ方向に外周ウェル領域４１に対向するように第２主面４の表層部に形成されている。外周カソード領域１１２は、この形態では、平面視において複数の活性領域６を取り囲む環状（この形態では四角環状）に形成されている。
　外周カソード領域１１２は、少なくとも厚さ方向に各活性領域６のベース領域２０に対向しないように、各活性領域６のベース領域２０からチップ２の周縁側に間隔を空けて形成されていることが好ましい。外周カソード領域１１２は、厚さ方向に複数の第１トレンチ構造２１に対向しないように、複数の第１トレンチ構造２１からチップ２の周縁側に間隔を空けて形成されていることが好ましい。
　外周カソード領域１１２は、厚さ方向に複数のトレンチ分離構造１５に対向しないように、複数のトレンチ分離構造１５からチップ２の周縁側に間隔を空けて形成されていることが好ましい。つまり、外周カソード領域１１２は、外周領域９のみに形成され、複数の活性領域６に形成されていないことが好ましい。外周カソード領域１１２は、境界領域８および外周領域９の接続部において境界カソード領域１１１に接続されていてもよい。
　前述のコレクタ電極１０７は、コレクタ領域１４およびカソード領域１１０に電気的に接続されている。このように、半導体装置１Ｃは、各活性領域６に形成されたＩＧＢＴ構造Ｔｒ、境界領域８に形成された境界ダイオードＤ１、および、外周領域９に形成された外側ダイオードＤ２を含む。各ＩＧＢＴ構造Ｔｒは、ゲートとしての第１トレンチ構造２１、エミッタとしてのエミッタ領域２９、および、コレクタとしてのコレクタ領域１４を含む。
　境界ダイオードＤ１は、アノードとしての境界ウェル領域４０およびカソードとしての境界カソード領域１１１を含む。境界ダイオードＤ１のアノードは各ＩＧＢＴ構造Ｔｒのエミッタに電気的に接続され、境界ダイオードＤ１のカソードは各ＩＧＢＴ構造Ｔｒのコレクタに電気的に接続されている。これにより、境界ダイオードＤ１は、各ＩＧＢＴ構造Ｔｒに係る第１還流ダイオードとして機能する。
　外側ダイオードＤ２は、アノードとしての外周ウェル領域４１およびカソードとしての外周カソード領域１１２を含む。外側ダイオードＤ２のアノードは、各ＩＧＢＴ構造Ｔｒのエミッタに電気的に接続され、外側ダイオードＤ２のカソードは、各ＩＧＢＴ構造Ｔｒのコレクタに電気的に接続されている。これにより、外側ダイオードＤ２は、境界ダイオードＤ１に対して順方向並列接続されている。また、外側ダイオードＤ２は、各ＩＧＢＴ構造Ｔｒに係る第２還流ダイオードとして機能する。
　以下、前述の各形態に適用可能な変形例が示される。以下の変形例は、単体で各形態に適用されてもよい。また、以下の変形例は、適宜組み合わされた上で各形態に適用されてもよい。図３０は、変形例に係る第１抵抗接続電極８１を示す拡大平面図である。図３０では、複数の第１抵抗接続電極８１が示されているが、少なくとも１つの第１抵抗接続電極８１が形成されていればよい。
　図３０を参照して、複数の第１抵抗接続電極８１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されていてもよい。つまり、複数の第１抵抗接続電極８１は、平面視において第２方向Ｙに延びるストライプ状に配列されていてもよい。複数の第１抵抗接続電極８１は、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａに１対１の対応関係で対向していてもよいし、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａの間の領域に１対１の対応関係で対向していてもよい。
　第２電極部９２は、前述の形態と同様、第１電極部９１から第１方向Ｘに引き出されている。第２電極部９２の突出方向は、この形態では、複数の第１抵抗接続電極８１の延在方向に交差する方向である。第２電極部９２は、この形態では、複数の第１抵抗接続電極８１に交差（具体的には直交）し、かつ、複数の第１抵抗接続電極８１を被覆するように第１電極部９１から第１方向Ｘに引き出されている。
　図３１は、第１変形例に係る第２抵抗接続電極８２を示す断面図である。図３２は、第２変形例に係る第２抵抗接続電極８２を示す拡大平面図である。図３３は、第３変形例に係る第２抵抗接続電極８２を示す拡大平面図である。図３１～図３３では、複数の第２抵抗接続電極８２が示されているが、少なくとも１つの第２抵抗接続電極８２が形成されていればよい。
　図３１を参照して、複数の第２抵抗接続電極８２は、抵抗膜６０を挟んで複数の第１トレンチ抵抗構造５１Ａに対向するように層間絶縁膜７４に埋設されていてもよい。図３２を参照して、複数の第２抵抗接続電極８２は、平面視において複数の第１トレンチ抵抗構造５１Ａに交差するように第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されていてもよい。つまり、複数の第２抵抗接続電極８２は、平面視において第１方向Ｘに延びるストライプ状に配列されていてもよい。
　複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａのうちの少なくとも１つに交差していればよく、全ての第１トレンチ抵抗構造５１Ａに交差している必要はない。この形態では、複数の第２抵抗接続電極８２は複数の第１トレンチ抵抗構造５１Ａの一部に交差している。むろん、複数の第２抵抗接続電極８２は、第２方向Ｙに全ての第１トレンチ抵抗構造５１Ａに対向していてもよい。
　図３３を参照して、複数の第２抵抗接続電極８２は、平面視において抵抗膜６０のうち第１トレンチ群５２および抵抗膜６０の第１端部６０Ａの間の領域に接続されていてもよい。複数の第２抵抗接続電極８２は、この形態では、第１方向Ｘに延びるストライプ状に配列されている。
　複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａのうちの少なくとも１つに第２方向Ｙに対向していてもよい。複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａのうちの少なくとも２つに第２方向Ｙに対向していていることが好ましい。むろん、複数の第２抵抗接続電極８２は、第２方向Ｙに全ての第１トレンチ抵抗構造５１Ａに対向していてもよい。
　むろん、複数の第２抵抗接続電極８２は、第２方向Ｙに延びるストライプ状に配列されていてもよい。この場合、複数の第２抵抗接続電極８２は、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａに１対１の対応関係で対向していてもよいし、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａの間の領域に１対１の対応関係で対向していてもよい。
　図３４は、第１変形例に係る第３抵抗接続電極８３を示す断面図である。図３５は、第２変形例に係る第３抵抗接続電極８３を示す拡大平面図である。図３６は、第３変形例に係る第３抵抗接続電極８３を示す拡大平面図である。図３４～図３６では、複数の第３抵抗接続電極８３が示されているが、少なくとも１つの第３抵抗接続電極８３が形成されていればよい。
　図３４を参照して、複数の第３抵抗接続電極８３は、抵抗膜６０を挟んで複数の第２トレンチ抵抗構造５１Ｂに対向するように層間絶縁膜７４に埋設されていてもよい。図３５を参照して、複数の第３抵抗接続電極８３は、平面視において複数の第２トレンチ抵抗構造５１Ｂに交差するように第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されていてもよい。つまり、複数の第３抵抗接続電極８３は、平面視において第１方向Ｘに延びるストライプ状に配列されていてもよい。
　複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂのうちの少なくとも１つに交差していればよく、全ての第２トレンチ抵抗構造５１Ｂに交差している必要はない。この形態では、複数の第３抵抗接続電極８３は複数の第２トレンチ抵抗構造５１Ｂの一部に交差している。むろん、複数の第３抵抗接続電極８３は、第２方向Ｙに全ての第２トレンチ抵抗構造５１Ｂに対向していてもよい。
　図３６を参照して、複数の第３抵抗接続電極８３は、平面視において抵抗膜６０のうち第２トレンチ群５３および抵抗膜６０の第２端部６０Ｂの間の領域に接続されていてもよい。複数の第３抵抗接続電極８３は、この形態では、第１方向Ｘに延びるストライプ状に配列されている。
　複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂのうちの少なくとも１つに第２方向Ｙに対向していてもよい。複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂのうちの少なくとも２つに第２方向Ｙに対向していていることが好ましい。むろん、複数の第３抵抗接続電極８３は、第２方向Ｙに全ての第２トレンチ抵抗構造５１Ｂに対向していてもよい。
　むろん、複数の第３抵抗接続電極８３は、第２方向Ｙに延びるストライプ状に配列されていてもよい。この場合、複数の第３抵抗接続電極８３は、第２方向Ｙに複数の第２トレンチ抵抗構造５１Ｂに１対１の対応関係で対向していてもよいし、第２方向Ｙに複数の第２トレンチ抵抗構造５１Ｂの間の領域に１対１の対応関係で対向していてもよい。
　第１～第３変形例に係る第３抵抗接続電極８３のうちのいずれか１つは、第１～第３変形例に係る第２抵抗接続電極８２のうちのいずれか１つと同時に前述の各形態に適用されてもよい。
　レイアウトの対称性の観点から、第１変形例に係る第３抵抗接続電極８３は、第１変形例に係る第２抵抗接続電極８２と同時に適用されることが好ましい。また、第２変形例に係る第３抵抗接続電極８３は、第２変形例に係る第２抵抗接続電極８２と同時に適用されることが好ましい。また、第３変形例に係る第３抵抗接続電極８３は、第３変形例に係る第２抵抗接続電極８２と同時に適用されることが好ましい。
　図３７は、第１変形例に係るゲート抵抗構造５０を示す拡大平面図である。図３８は、図３７に示すゲート抵抗構造５０の内方部を示す拡大平面図である。前述の各形態では、ゲート抵抗構造５０が、第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）を含む。これに対して、変形例に係るゲート抵抗構造５０は、第１トレンチ群５２および第２トレンチ群５３が一体化した単一のトレンチ群１２１を含み、スペース領域５７を有さない。
　単一のトレンチ群１２１は、複数のトレンチ抵抗構造５１を含む。複数のトレンチ抵抗構造５１は、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチ抵抗構造５１は、第２方向Ｙに延びるストライプ状に配列されている。複数のトレンチ抵抗構造５１は、第２方向Ｙの一方側（第１側面５Ａ側）の一端部、および、第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数のトレンチ抵抗構造５１の一端部は第１活性領域６Ａに対向し、複数のトレンチ抵抗構造５１の他端部は第２活性領域６Ｂに対向している。単一のトレンチ群１２１の中間部に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域が第１トレンチ群５２と見なされ、単一のトレンチ群１２１の中間部に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域が第２トレンチ群５３と見なされてもよい。
　抵抗膜６０は、この形態では、単一のトレンチ群１２１（複数のトレンチ抵抗構造５１）を一括して被覆している。抵抗膜６０は、複数のトレンチ抵抗構造５１の一端部側の第１端部６０Ａ、および、複数のトレンチ抵抗構造５１の他端部側の第２端部６０Ｂを有している。
　複数の第１抵抗接続電極８１は、この形態では、平面視において抵抗膜６０の内方部（中間部）に接続されている。複数の第１抵抗接続電極８１は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。つまり、複数の第１抵抗接続電極８１は、第１方向Ｘに延びるストライプ状に配列されている。
　複数の第１抵抗接続電極８１は、複数のトレンチ抵抗構造５１に交差している。複数の第１抵抗接続電極８１は、複数のトレンチ抵抗構造５１のうちの少なくとも１つに交差していればよく、全てのトレンチ抵抗構造５１に交差している必要はない。この形態では、複数の第１抵抗接続電極８１は複数のトレンチ抵抗構造５１の一部に交差している。むろん、複数の第１抵抗接続電極８１は、第２方向Ｙに全てのトレンチ抵抗構造５１に対向していてもよい。
　複数の第２抵抗接続電極８２は、平面視において複数の第１抵抗接続電極８１に対して抵抗膜６０の第１端部６０Ａ側の領域（複数のトレンチ抵抗構造５１の一端部側の領域）において抵抗膜６０に接続されている。複数の第２抵抗接続電極８２は、第１形態の場合と同様のレイアウトで形成されている。むろん、第１～第３変形例に係る第２抵抗接続電極８２のいずれか１つが適用されてもよい。
　複数の第３抵抗接続電極８３は、平面視において複数の第１抵抗接続電極８１に対して抵抗膜６０の第２端部６０Ｂ側の領域（複数のトレンチ抵抗構造５１の他端部側の領域）において抵抗膜６０に接続されている。複数の第３抵抗接続電極８３は、第１形態の場合と同様のレイアウトで形成されている。むろん、第１～第３変形例に係る第３抵抗接続電極８３のいずれか１つが適用されてもよい。
　図３９は、第２変形例に係るゲート抵抗構造５０の内方部を示す拡大平面図である。第１変形例に係るゲート抵抗構造５０では、複数の第１抵抗接続電極８１が複数のトレンチ抵抗構造５１に交差していた。これに対して、第２変形例に係るゲート抵抗構造５０は、複数のトレンチ抵抗構造５１に交差しない複数の第１抵抗接続電極８１を含む。
　図３９を参照して、複数の第１抵抗接続電極８１は、平面視において複数のトレンチ抵抗構造５１に第１方向Ｘに対向する領域に形成されている。複数の第１抵抗接続電極８１は、この形態では、平面視において第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて配列されている。つまり、複数の第１抵抗接続電極８１は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数の第１抵抗接続電極８１は、平面視において複数のトレンチ抵抗構造５１から間隔を空けて互いに隣り合う複数のトレンチ抵抗構造５１の間の領域にそれぞれ配置されている。つまり、複数の第１抵抗接続電極８１は、第１方向Ｘに複数のトレンチ抵抗構造５１と交互に配列されている。
　また、複数の第１抵抗接続電極８１は、この形態では、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第１抵抗接続電極８１は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　複数の第１抵抗接続電極８１は、複数のトレンチ抵抗構造５１の間の領域の一部に配置されていればよく、必ずしも複数のトレンチ抵抗構造５１の間の領域の全てに配置されている必要はない。たとえば、複数の第１抵抗接続電極８１は、複数の第１トレンチ抵抗構造５１Ａの間の領域のうちゲート電極膜６４側に位置する少なくとも１つの領域に配置されていればよく、複数の第１トレンチ抵抗構造５１Ａの間の領域のうち活性領域６側に位置する少なくとも１つの領域に配置されていなくてもよい。
　図４０は、第３変形例に係るゲート抵抗構造５０を示す拡大平面図である。図４１は、ゲート端子電極９０、ゲート配線電極９３およびゲート抵抗構造５０を示す電気回路図である。図４０および図４１を参照して、ゲート抵抗構造５０は、この形態では、第１トレンチ群５２を含み、第２トレンチ群５３を有さない。
　この形態では、スペース領域５７が第１トレンチ群５２に対して第２方向Ｙの他方側（第２側面５Ｂ側）に設けられている。つまり、この形態では、抵抗膜６０の第１被覆部６１が抵抗膜６０の第２端部６０Ｂ側の領域に設けられ、抵抗膜６０の第２被覆部６２が抵抗膜６０の第１端部６０Ａ側の領域に設けられている。
　複数の第１抵抗接続電極８１は、第１形態の場合と同様のレイアウトで形成されている。むろん、変形例に係る第１抵抗接続電極８１が適用されてもよい。複数の第２抵抗接続電極８２は、第１形態の場合と同様のレイアウトで形成されている。むろん、第１～第３変形例に係る第２抵抗接続電極８２のいずれか１つが適用されてもよい。この形態では、複数の第３抵抗接続電極８３は形成されていない。
　第２抵抗接続電極８２を流れる第２電流Ｉ２は、第１抵抗接続電極８１を流れる第１電流Ｉ１とほぼ等しい。つまり、電流比Ｉ２／Ｉ１（分流比）はほぼ１である。この場合、複数の第１抵抗接続電極８１の第１接続面積Ｓ１に対する複数の第２抵抗接続電極８２の第２接続面積Ｓ２の面積比Ｓ２／Ｓ１は１以上であってもよい。面積比Ｓ２／Ｓ１は２以下であることが好ましい。
　ゲート配線電極９３は、この形態では、第１上ライン部９７において第１接続領域１０１を含み、第２接続領域１０２を有さない。第１接続領域１０１は、前述の各形態の場合と同様、複数の第１抵抗接続電極８１に電気的に接続されている。これにより、第１接続領域１０１は、複数の第１抵抗接続電極８１を介して抵抗膜６０の第２被覆部６２および第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）に電気的に接続されている。
　このように、第１上ライン部９７（ゲート配線電極９３）は、第２電極部９２（ゲート端子電極９０）との間で第１ゲート抵抗Ｒ１を含む直列抵抗回路ＳＣを構成している（図４１も併せて参照）。
　この形態では、第１トレンチ群５２を含み、第２トレンチ群５３を有さないゲート抵抗構造５０が示された。しかし、第２トレンチ群５３を含み、第１トレンチ群５２を有さないゲート抵抗構造５０が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、第１トレンチ群５２側の構成を第２トレンチ群５３側の構成に入れ換えることによって得られる。
　この形態では、スペース領域５７を有するゲート抵抗構造５０が示された。しかし、第１～第２変形例に係るゲート抵抗構造５０のようにスペース領域５７を有さないゲート抵抗構造５０が採用されてもよい（図３７～図３９参照）。
　図４２は、変形例に係るゲート配線電極９３および変形例に係るエミッタ端子電極１０３を示す平面図である。図４２を参照して、第２上配線部９５を有さないゲート配線電極９３が採用されてもよい。この場合、単一のエミッタ端子電極１０３が層間絶縁膜７４の上に配置されていてもよい。この場合、複数の活性領域６が第１主面３に設けられていてもよいし、単一の活性領域６が第１主面３に設けられていてもよい。
　複数の活性領域６が第１主面３に設けられている場合、単一のエミッタ端子電極１０３は平面視において境界領域８を横切って複数の活性領域６を被覆する。単一の活性領域６が第１主面３に設けられている場合、単一のエミッタ端子電極１０３は平面視において単一の活性領域６を被覆する。
　単一の活性領域６が設けられる場合、ストリート領域１１は省略される。単一の活性領域６は、単一のトレンチ分離構造１５によって区画される。単一の活性領域６の平面形状は第１活性領域６Ａ（第２活性領域６Ｂ）の平面形状とは異なるが、単一の活性領域６の内部構成は第１活性領域６Ａ（第２活性領域６Ｂ）の内部構成と同様である。単一の活性領域６の内部構成の説明については、第１活性領域６Ａ（第２活性領域６Ｂ）の内部構成の説明が適用されてもよい。
　図４３は、変形例に係るゲート接続電極８４を示す拡大平面図である。図４４は、図４３に示すXLIV-XLIV線に沿う断面図である。図４３および図４４を参照して、複数のゲート接続電極８４は、この形態では、第１ゲート接続電極８４Ａおよび第２ゲート接続電極８４Ｂに加えて、少なくとも１つ（この形態では複数）の第３ゲート接続電極８４Ｃを含む。
　複数の第３ゲート接続電極８４Ｃは、第２下ライン部７０Ａ側の少なくとも１つ（この形態では複数）の第３ゲート接続電極８４ＣＡ、および、第２下ライン部７０Ｂ側の少なくとも１つ（この形態では複数）の第３ゲート接続電極８４ＣＢを含む。
　一方側の複数の第３ゲート接続電極８４ＣＡは、パッド領域１０において層間絶縁膜７４のうち第２下ライン部７０Ａを被覆する部分に埋設され、第２下ライン部７０Ａに電気的に接続されている。複数の第３ゲート接続電極８４ＣＡは、この形態では、第２方向Ｙに間隔を空けて形成され、第１方向Ｘに延びる帯状に形成されている。
　複数の第３ゲート接続電極８４ＣＡは、第３スリット７３を挟んで第２方向Ｙにゲート電極膜６４に対向するゲート対向部１３１Ａをそれぞれ有している。複数の第３ゲート接続電極８４ＣＡは、この形態では、第２方向Ｙに抵抗膜６０に対向するようにゲート対向部１３１Ａから第１下ライン部６９側（抵抗膜６０側）に引き出された抵抗対向部１３２Ａをそれぞれ有している。
　つまり、抵抗対向部１３２Ａは、第２方向Ｙに第１スリット７１に対向している。抵抗対向部１３２Ａは、この形態では、抵抗膜６０の第１方向Ｘの幅よりも幅広に形成され、第１下ライン部６９の上に位置する部分を有している。つまり、抵抗対向部１３２Ａは、第２方向Ｙに第２スリット７２に対向している。これにより、抵抗対向部１３２Ａは、第２方向Ｙに関して抵抗膜６０の第１方向Ｘの幅方向の全域に対向している。
　むろん、抵抗対向部１３２Ａは、第１下ライン部６９を被覆しないように第１下ライン部６９から第２下ライン部７０Ａ側にずれて形成され、第２方向Ｙに抵抗膜６０の一部または全部に対向していてもよい。この場合、抵抗対向部１３２Ａは第２方向Ｙに第２スリット７２に対向していてもよいし、第２方向Ｙに第２スリット７２に対向していなくてもよい。
　むろん、複数の第３ゲート接続電極８４ＣＡは、抵抗対向部１３２Ａを有さず、ゲート対向部１３１Ａのみを有していてもよい。この場合、ゲート対向部１３１Ａは第２方向Ｙに第１スリット７１に対向していてもよいし、第２方向Ｙに第１スリット７１に対向していなくてもよい。
　他方側の複数の第３ゲート接続電極８４ＣＢは、パッド領域１０において層間絶縁膜７４のうち第２下ライン部７０Ｂを被覆する部分に埋設され、第２下ライン部７０Ｂに電気的に接続されている。複数の第３ゲート接続電極８４ＣＢは、この形態では、第２方向Ｙに間隔を空けて形成され、第１方向Ｘに延びる帯状に形成されている。
　複数の第３ゲート接続電極８４ＣＢは、第３スリット７３を挟んで第２方向Ｙにゲート電極膜６４に対向するゲート対向部１３１Ｂをそれぞれ有している。つまり、ゲート対向部１３１Ｂは、ゲート電極膜６４を挟んで第２方向Ｙにゲート対向部１３１Ａに対向している。
　複数の第３ゲート接続電極８４ＣＢは、この形態では、第２方向Ｙに抵抗膜６０に対向するようにゲート対向部１３１Ｂから第１下ライン部６９側（抵抗膜６０側）に引き出された抵抗対向部１３２Ｂをそれぞれ有している。つまり、抵抗対向部１３２Ｂは、第２方向Ｙに第１スリット７１に対向している。また、抵抗対向部１３２Ｂは、抵抗膜６０および第１スリット７１を挟んで第２方向Ｙに抵抗対向部１３２Ａに対向している。
　抵抗対向部１３２Ｂは、この形態では、抵抗膜６０の第１方向Ｘの幅よりも幅広に形成され、第１下ライン部６９の上に位置する部分を有している。つまり、抵抗対向部１３２Ｂは、第２方向Ｙに第２スリット７２に対向している。これにより、抵抗対向部１３２Ｂは、第２方向Ｙに関して抵抗膜６０の第１方向Ｘの幅方向の全域に対向している。
　むろん、抵抗対向部１３２Ｂは、第１下ライン部６９を被覆しないように第１下ライン部６９から第２下ライン部７０Ｂ側にずれて形成され、第２方向Ｙに抵抗膜６０の一部または全部に対向していてもよい。この場合、抵抗対向部１３２Ｂは第２方向Ｙに第２スリット７２に対向していてもよいし、第２方向Ｙに第２スリット７２に対向していなくてもよい。
　むろん、複数の第３ゲート接続電極８４ＣＢは、抵抗対向部１３２Ｂを有さず、ゲート対向部１３１Ｂのみを有していてもよい。この場合、ゲート対向部１３１Ｂは第２方向Ｙに第１スリット７１に対向していてもよいし、第２方向Ｙに第１スリット７１に対向していなくてもよい。
　前述の第２上ライン部９８Ａは、複数の第３ゲート接続電極８４ＣＡを被覆し、複数の第３ゲート接続電極８４ＣＡを介して第２下ライン部７０Ａに電気的に接続されている。前述の第２上ライン部９８Ｂは、複数の第３ゲート接続電極８４ＣＢを被覆し、複数の第３ゲート接続電極８４ＣＢを介して第２下ライン部７０Ｂに電気的に接続されている。
　前述の各形態および各変形例はさらに他の形態で実施可能である。たとえば、前述の各形態では、チップ２がシリコン単結晶基板からなる例が示された。しかし、チップ２は、ＳｉＣ（炭化シリコン）単結晶基板からなっていてもよい。
　前述の各形態において、ｎ型の半導体領域がｐ型の半導体領域に置き換えられ、ｐ型の半導体領域がｎ型の半導体領域に置き換えられてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の形態では、ｐ型のコレクタ領域１４が示された。しかし、ｐ型のコレクタ領域１４に代えてｎ型のドレイン領域が採用されてもよい。この場合、バッファ領域１３は省略される。ｎ型のドレイン領域はｎ型の半導体基板によって形成され、ｎ型のドリフト領域１２はｎ型のエピタキシャル層によって形成されてもよい。ドリフト領域１２のｎ型不純物濃度は、ドレイン領域のｎ型不純物濃度未満であることが好ましい。
　この場合、ＩＧＢＴに代えてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造が形成される。この場合の具体的な構成は、前述の説明において、「エミッタ」を「ソース」に置き換え、「コレクタ」を「ドレイン」に置き換えることによって得られる。
　前述の各形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第３側面５Ｃ（第４側面５Ｄ）の延在方向であり、第２方向Ｙは第１側面５Ａ（第２側面５Ｂ）の延在方向であってもよい。また、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の形態における対応構成要素等を表すが、各項目（Clause）の範囲を形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、「半導体スイッチング装置」、「ＩＧＢＴ半導体装置」、「ＲＣ－ＩＧＢＴ半導体装置」または「ＭＩＳＦＥＴ半導体装置」に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ抵抗構造（５１、５１Ａ、５１Ｂ）と、前記主面（３）の上で前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）に電気的に接続された抵抗膜（６０）と、前記抵抗膜（６０）よりも低い抵抗値を有し、前記主面（３）の上で前記抵抗膜（６０）を介して前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）に電気的に接続されたゲート端子電極（９０）と、前記抵抗膜（６０）よりも低い抵抗値を有し、前記主面（３）の上で前記抵抗膜（６０）および前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）を介して前記ゲート端子電極（９０）に電気的に接続されたゲート配線電極（９３）と、を含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ２］前記抵抗膜（６０）に隣り合って前記主面（３）の上に配置されたゲート電極膜（６４）と、前記抵抗膜（６０）を挟んで前記ゲート電極膜（６４）に対向するように前記抵抗膜（６０）に隣り合って前記主面（３）の上に配置されたゲート配線膜（６５）と、をさらに含み、前記ゲート端子電極（９０）は、前記ゲート電極膜（６４）を被覆し、前記ゲート配線電極（９３）は、前記ゲート配線膜（６５）を被覆している、Ａ１に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ３］前記抵抗膜（６０）は、一方側の第１端部（６０Ａ）および他方側の第２端部（６０Ｂ）を有し、前記ゲート配線膜（６５）は、前記抵抗膜（６０）の前記第１端部（６０Ａ）に接続された第１接続部（７０Ａ）、および、前記抵抗膜（６０）の前記第２端部（６０Ｂ）に接続された第２接続部（７０Ｂ）を有している、Ａ２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ４］前記抵抗膜（６０）および前記ゲート電極膜（６４）の間に区画された第１スリット（７１）と、前記抵抗膜（６０）および前記ゲート配線膜（６５）の間に区画された第２スリット（７２）と、をさらに含む、Ａ２またはＡ３に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ５］前記ゲート端子電極（９０）は、平面視において前記第１スリット（７１）を横切って前記抵抗膜（６０）および前記ゲート電極膜（６４）を被覆している、Ａ４に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ６］前記ゲート配線膜（６５）は、平面視において前記第２スリット（７２）を横切って前記抵抗膜（６０）および前記ゲート電極膜（６４）を被覆している、Ａ４またはＡ５に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ７］前記第１スリット（７１）は、前記抵抗膜（６０）よりも幅狭に形成され、前記第２スリット（７２）は、前記抵抗膜（６０）よりも幅狭に形成されている、Ａ４～Ａ６のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ８］前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）は、平面視において一方方向（Ｙ）に帯状に延び、前記抵抗膜（６０）は、平面視において前記一方方向（Ｙ）に帯状に延び、前記第１スリット（７１）は、平面視において前記一方方向（Ｙ）に帯状に延び、前記第２スリット（７２）は、平面視において前記一方方向（Ｙ）に帯状に延びている、Ａ４～Ａ７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ９］前記第１スリット（７１）は、前記一方方向（Ｙ）に第１長さを有し、前記第２スリット（７２）は、前記一方方向（Ｙ）に前記第１長さよりも小さい第２長さを有している、Ａ８に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１０］前記ゲート電極膜（６４）および前記ゲート配線膜（６５）の間に区画された第３スリット（７３）をさらに含む、Ａ３～Ａ９のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１１］前記ゲート端子電極（９０）は、平面視において前記第３スリット（７３）を横切って前記ゲート電極膜（６４）および前記ゲート配線膜（６５）を被覆している、Ａ１０に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１２］複数の前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）が、間隔を空けて前記主面（３）に形成され、前記抵抗膜（６０）は、複数の前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）を被覆している、Ａ１～Ａ１１のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１３］前記抵抗膜（６０）は、前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）外において前記主面（３）を被覆する第１被覆部（６１）、および、前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）を被覆する第２被覆部（６２、６３）を有し、前記ゲート端子電極（９０）は、前記第１被覆部（６１）を被覆する部分において前記抵抗膜（６０）に電気的に接続され、前記ゲート配線電極（９３）は、前記第２被覆部（６２、６３）を被覆する部分において前記抵抗膜（６０）に電気的に接続されている、Ａ１～Ａ１２のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１４］前記抵抗膜（６０）を被覆する層間絶縁膜（７４）と、前記抵抗膜（６０）に電気的に接続されるように前記層間絶縁膜（７４）に埋設された第１接続電極（８１）と、前記第１接続電極（８１）とは異なる位置で前記抵抗膜（６０）に電気的に接続されるように前記層間絶縁膜（７４）に埋設された第２接続電極（８２、８３）と、をさらに含み、前記ゲート端子電極（９０）は、前記第１接続電極（８１）を介して前記抵抗膜（６０）に電気的に接続されるように前記層間絶縁膜（７４）の上に配置され、前記ゲート配線電極（９３）は、前記第２接続電極（８２、８３）を介して前記抵抗膜（６０）に電気的に接続されるように前記層間絶縁膜（７４）の上に配置されている、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１５］前記第２接続電極（８２、８３）は、前記第１接続電極（８１）とは異なる方向に延びている、Ａ１４に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１６］複数の前記第１接続電極（８１）が前記層間絶縁膜（７４）に埋設され、複数の前記第２接続電極（８２、８３）が前記層間絶縁膜（７４）に埋設されている、Ａ１４またはＡ１５に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１７］前記抵抗膜（６０）に対する前記第２接続電極（８２、８３）の接続面積は、前記抵抗膜（６０）に対する前記第１接続電極（８１）の接続面積とは異なっている、Ａ１４～Ａ１６のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１８］前記ゲート端子電極（９０）は、平面視において前記第１接続電極（８１）外に位置する第１電極部（９１）、および、前記第１電極部（９１）から前記第１接続電極（８１）に向けて前記第１電極部（９１）よりも幅狭に突出した第２電極部（９２）を有している、Ａ１４～Ａ１７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ１９］前記主面（３）の表層部に形成されたｐ型のウェル領域（４０）をさらに含み、前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）は、前記ウェル領域（４０）内に位置するように前記ウェル領域（４０）の底部から前記主面（３）側に間隔を空けて形成されている、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ａ２０］前記主面（３）に設けられた活性領域（６、６Ａ、６Ｂ）と、前記主面（３）において活性領域（６、６Ａ、６Ｂ）外に設けられた非活性領域（７）と、前記活性領域（６、６Ａ、６Ｂ）に形成されたトレンチ構造（１５、２１）と、をさらに含み、前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）は、前記非活性領域（７）に形成され、前記抵抗膜（６０）は、前記非活性領域（７）において前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）を被覆し、前記ゲート端子電極（９０）は、前記非活性領域（７）において前記抵抗膜（６０）に電気的に接続され、前記ゲート配線電極（９３）は、前記活性領域（６、６Ａ、６Ｂ）において前記トレンチ構造（１５、２１）に電気的に接続され、前記非活性領域（７）において前記抵抗膜（６０）に電気的に接続されている、Ａ１～Ａ１９のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ｂ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ抵抗構造（５１、５１Ａ、５１Ｂ）と、前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）よりも低い抵抗値を有し、前記主面（３）の上で前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）に電気的に接続されたゲート端子電極（９０）と、前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）よりも低い抵抗値を有し、前記主面（３）の上で前記トレンチ抵抗構造（５１、５１Ａ、５１Ｂ）を介して前記ゲート端子電極（９０）に電気的に接続されたゲート配線電極（９３）と、を含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
　［Ｃ１］主面（３）を有するチップ（２）と、前記主面（３）の上に形成された抵抗膜（６０）と、前記抵抗膜（６０）よりも低い抵抗値を有し、前記主面（３）の上で前記抵抗膜（６０）に電気的に接続されたゲート端子電極（９０）と、前記抵抗膜（６０）よりも低い抵抗値を有し、前記主面（３）の上で前記抵抗膜（６０）を介して前記ゲート端子電極（９０）に電気的に接続されたゲート配線電極（９３）と、を含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
　以上、具体的な形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や形態例の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１Ａ　　半導体装置
１Ｂ　　半導体装置
１Ｃ　　半導体装置
２　　　チップ
３　　　第１主面
６　　　活性領域
６Ａ　　第１活性領域
６Ｂ　　第２活性領域
７　　　非活性領域
１５　　トレンチ分離構造
１５Ａ　第１トレンチ分離構造
１５Ｂ　第２トレンチ分離構造
２１　　第１トレンチ構造
４０　　境界ウェル領域
５１　　トレンチ抵抗構造
５１Ａ　第１トレンチ抵抗構造
５１Ｂ　第２トレンチ抵抗構造
６０　　抵抗膜
６０Ａ　抵抗膜の第１端部
６０Ｂ　抵抗膜の第２端部
６１　　抵抗膜の第１被覆部
６２　　抵抗膜の第２被覆部
６３　　抵抗膜の第２被覆部
６４　　ゲート電極膜
６５　　ゲート配線膜
７０Ａ　一方側の第２下ライン部（第１接続部）
７０Ｂ　他方側の第２下ライン部（第２接続部）
７１　　第１スリット
７２　　第２スリット
７３　　第３スリット
７４　　層間絶縁膜
８１　　第１抵抗接続電極
８２　　第２抵抗接続電極
８３　　第３抵抗接続電極
９０　　ゲート端子電極
９１　　第１電極部
９２　　第２電極部
９３　　ゲート配線電極
Ｘ　　　第１方向
Ｙ　　　第２方向
 

Claims (20)

  1. 　主面を有するチップと、
    　前記主面に形成されたトレンチ抵抗構造と、
    　前記主面の上で前記トレンチ抵抗構造に電気的に接続された抵抗膜と、
    　前記抵抗膜よりも低い抵抗値を有し、前記主面の上で前記抵抗膜を介して前記トレンチ抵抗構造に電気的に接続されたゲート端子電極と、
    　前記抵抗膜よりも低い抵抗値を有し、前記主面の上で前記抵抗膜および前記トレンチ抵抗構造を介して前記ゲート端子電極に電気的に接続されたゲート配線電極と、を含む、半導体装置。
  2. 　前記抵抗膜に隣り合って前記主面の上に配置されたゲート電極膜と、
    　前記抵抗膜を挟んで前記ゲート電極膜に対向するように前記抵抗膜に隣り合って前記主面の上に配置されたゲート配線膜と、をさらに含み、
    　前記ゲート端子電極は、前記ゲート電極膜を被覆し、
    　前記ゲート配線電極は、前記ゲート配線膜を被覆している、請求項１に記載の半導体装置。
  3. 　前記抵抗膜は、一方側の第１端部および他方側の第２端部を有し、
    　前記ゲート配線膜は、前記抵抗膜の前記第１端部に接続された第１接続部、および、前記抵抗膜の前記第２端部に接続された第２接続部を有している、請求項２に記載の半導体装置。
  4. 　前記抵抗膜および前記ゲート電極膜の間に区画された第１スリットと、
    　前記抵抗膜および前記ゲート配線膜の間に区画された第２スリットと、をさらに含む、請求項２または３に記載の半導体装置。
  5. 　前記ゲート端子電極は、平面視において前記第１スリットを横切って前記抵抗膜および前記ゲート電極膜を被覆している、請求項４に記載の半導体装置。
  6. 　前記ゲート配線膜は、平面視において前記第２スリットを横切って前記抵抗膜および前記ゲート電極膜を被覆している、請求項４または５に記載の半導体装置。
  7. 　前記第１スリットは、前記抵抗膜よりも幅狭に形成され、
    　前記第２スリットは、前記抵抗膜よりも幅狭に形成されている、請求項４～６のいずれか一項に記載の半導体装置。
  8. 　前記トレンチ抵抗構造は、平面視において一方方向に帯状に延び、
    　前記抵抗膜は、平面視において前記一方方向に帯状に延び、
    　前記第１スリットは、平面視において前記一方方向に帯状に延び、
    　前記第２スリットは、平面視において前記一方方向に帯状に延びている、請求項４～７のいずれか一項に記載の半導体装置。
  9. 　前記第１スリットは、前記一方方向に第１長さを有し、
    　前記第２スリットは、前記一方方向に前記第１長さよりも小さい第２長さを有している、請求項８に記載の半導体装置。
  10. 　前記ゲート電極膜および前記ゲート配線膜の間に区画された第３スリットをさらに含む、請求項３～９のいずれか一項に記載の半導体装置。
  11. 　前記ゲート端子電極は、平面視において前記第３スリットを横切って前記ゲート電極膜および前記ゲート配線膜を被覆している、請求項１０に記載の半導体装置。
  12. 　複数の前記トレンチ抵抗構造が、間隔を空けて前記主面に形成され、
    　前記抵抗膜は、複数の前記トレンチ抵抗構造を被覆している、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記抵抗膜は、前記トレンチ抵抗構造外において前記主面を被覆する第１被覆部、および、前記トレンチ抵抗構造を被覆する第２被覆部を有し、
    　前記ゲート端子電極は、前記第１被覆部を被覆する部分において前記抵抗膜に電気的に接続され、
    　前記ゲート配線電極は、前記第２被覆部を被覆する部分において前記抵抗膜に電気的に接続されている、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記抵抗膜を被覆する層間絶縁膜と、
    　前記抵抗膜に電気的に接続されるように前記層間絶縁膜に埋設された第１接続電極と、
    　前記第１接続電極とは異なる位置で前記抵抗膜に電気的に接続されるように前記層間絶縁膜に埋設された第２接続電極と、をさらに含み、
    　前記ゲート端子電極は、前記第１接続電極を介して前記抵抗膜に電気的に接続されるように前記層間絶縁膜の上に配置され、
    　前記ゲート配線電極は、前記第２接続電極を介して前記抵抗膜に電気的に接続されるように前記層間絶縁膜の上に配置されている、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記第２接続電極は、前記第１接続電極とは異なる方向に延びている、請求項１４に記載の半導体装置。
  16. 　複数の前記第１接続電極が前記層間絶縁膜に埋設され、
    　複数の前記第２接続電極が前記層間絶縁膜に埋設されている、請求項１４または１５に記載の半導体装置。
  17. 　前記抵抗膜に対する前記第２接続電極の接続面積は、前記抵抗膜に対する前記第１接続電極の接続面積とは異なっている、請求項１４～１６のいずれか一項に記載の半導体装置。
  18. 　前記ゲート端子電極は、平面視において前記第１接続電極外に位置する第１電極部、および、前記第１電極部から前記第１接続電極に向けて前記第１電極部よりも幅狭に突出した第２電極部を有している、請求項１４～１７のいずれか一項に記載の半導体装置。
  19. 　前記主面の表層部に形成されたｐ型のウェル領域をさらに含み、
    　前記トレンチ抵抗構造は、前記ウェル領域内に位置するように前記ウェル領域の底部から前記主面側に間隔を空けて形成されている、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 　前記主面に設けられた活性領域と、
    　前記主面において活性領域外に設けられた非活性領域と、
    　前記活性領域に形成されたトレンチ構造と、をさらに含み、
    　前記トレンチ抵抗構造は、前記非活性領域に形成され、
    　前記抵抗膜は、前記非活性領域において前記トレンチ抵抗構造を被覆し、
    　前記ゲート端子電極は、前記非活性領域において前記抵抗膜に電気的に接続され、
    　前記ゲート配線電極は、前記活性領域において前記トレンチ構造に電気的に接続され、前記非活性領域において前記抵抗膜に電気的に接続されている、請求項１～１９のいずれか一項に記載の半導体装置。
     
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