CN113614883A - 半导体装置 - Google Patents

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Abstract

设单元部(1)中的在漂移层(12)与基体区域(13)的层叠方向上与保护膜(60)重叠的区域为第1单元部(1a)，设与第1单元部(1a)不同的区域为第2单元部(1b)，在第1单元部(1a)及第2单元部(1b)形成有栅极构造。并且，第1电极(20)中，设位于第1单元部(1a)的部位为第1部位(20a)，设位于第2单元部(1b)的部位为第2部位(20b)，设从半导体基板(10)的一面(100a)到第1电极(20)中的与一面(100a)相反侧的表面之间的长度为膜厚，第1部位(20a)具有膜厚比第2部位(20b)厚的部分。

Description

半导体装置
关联申请的相互参照
本申请基于2019年3月28日提出的日本专利申请第2019－63289号，这里通过参照而引用其记载内容。
技术领域
本发明涉及具有多个栅极构造且一部分栅极构造配置在保护膜的下方的半导体装置。
背景技术
以往，提出了一种半导体装置，具有单元部和将该单元部包围并形成有保护环等提高耐压的结构的外周部，在单元部形成有具有栅极构造的半导体元件(例如，参照专利文献1)。具体而言，在该半导体装置中，在单元部形成有MOSFET(Metal Oxide SemiconductorField Effect Transistor的简称)元件。更详细地讲，单元部具有漂移层、形成在漂移层的表层部的基体(base)区域、形成在基体区域的表层部的源极区域、以及隔着漂移层而形成在基体区域的相反侧的漏极层。并且，单元部以将源极区域及基体区域贯通的方式形成有沟槽，具有在沟槽的内壁面形成有栅极绝缘膜、在栅极绝缘膜上形成有栅极电极的沟槽栅构造。另外，栅极绝缘膜还形成在沟槽的内壁面以外的表面，以还将源极区域的一部分覆盖的方式形成。换言之，在栅极绝缘膜中的在沟槽的内壁面以外的表面形成的部分，形成有使源极区域的残留部分露出的接触孔。
并且，单元部在MOSFET元件上形成有层间绝缘膜，以通过形成于层间绝缘膜的接触孔及形成于栅极绝缘膜的接触孔而与源极区域及基体区域电连接的方式配置有第1电极。另外，第1电极由金属材料构成，以将形成于层间绝缘膜的接触孔及形成于栅极绝缘膜的接触孔填埋的方式配置。此外，单元部配置有与漏极层电连接的第2电极。
进而，在上述半导体装置中，在外周部上形成有保护膜。详细地讲，保护膜为了抑制发生第1电极及第2电极之间的沿面放电而从外周部形成到单元部的外缘部上。即，第1电极成为外缘部被保护膜覆盖的结构。因此，在单元部的外缘部，成为沟槽栅构造位于保护膜的下方的结构。另外，保护膜例如由BPSG(Boro－phospho silicate glass的简称)等构成。即，保护膜由热传导率比第1电极低的材料构成。
这样的半导体装置，在栅极电极被施加规定的栅极电压的情况下，在与沟槽的侧面相接的基体区域形成沟道区域。由此，成为经由源极区域、沟道区域及漂移层而在第1电极与第2电极之间流过电流的导通状态。
现有技术文献
专利文献
专利文献1：日本特开2018－117016号公报
发明内容
但是，在上述半导体装置中，在导通状态时，在第1电极的内部也流过电流从而第1电极发热。此时，保护膜由于热传导率低所以散热性低，第1电极的被保护膜覆盖的部分比从保护膜露出的部分容易温度变高。该现象特别在急剧地流过大电流的短路状态下变得显著。因此，在上述半导体装置中，有可能第1电极中的被保护膜覆盖的部分热膨胀从而位于该部分附近的栅极绝缘膜被压缩而被破坏。
另外，这样的现象不仅是在单元部中形成有MOSFET元件的情况下发生，例如在单元部中形成有IGBT(Insulated Gate Bipolar Transistor元件的简称)元件的情况下也可能发生。此外，这样的现象在单元部中形成有平面栅极构造而非沟槽栅构造的情况下也可能发生。
本发明的目的在于，提供能够抑制栅极绝缘膜被破坏的半导体装置。
根据本发明的一技术方案，一种半导体装置，具有单元部和将单元部包围的外周部，在单元部形成有多个栅极构造，其中，单元部具备：第1导电型的漂移层；第2导电型的基体区域，形成在漂移层上；第1导电型的第1高杂质浓度区域，形成在基体区域的表层部，杂质浓度比漂移层高；栅极构造，具有栅极绝缘膜和配置在栅极绝缘膜上的栅极电极，上述栅极绝缘膜包含夹在第1高杂质浓度区域与漂移层之间的基体区域的表面而形成；半导体基板，具有第1导电型或第2导电型的第2高杂质浓度区域，以基体区域侧的面作为一面，上述第2高杂质浓度区域隔着漂移层而形成在基体区域的相反侧且杂质浓度比漂移层高；第1电极，经由在栅极绝缘膜中的与配置栅极电极的部分不同的部分形成的接触孔而与基体区域及第1高杂质浓度区域电连接；以及第2电极，与第2高杂质浓度区域电连接；单元部及外周部具备保护膜，该保护膜从外周部到单元部的外周部侧的外缘部以将第1电极的外周部侧的部分覆盖的方式配置，由热传导率比第1电极低的材料构成。并且，半导体装置中，在单元部中，设在漂移层与基体区域的层叠方向上与保护膜重叠的区域为第1单元部，设与第1单元部不同的区域为第2单元部，栅极构造形成在第1单元部及第2单元部；第1电极中，设位于第1单元部的部位为第1部位，设位于第2单元部的部位为第2部位，设从半导体基板的一面到第1电极中的与一面相反侧的表面之间的长度为膜厚，第1部位具有膜厚比第2部位厚的部分。
由此，当半导体装置为导通状态时，相比于第1部位为与第2部位的膜厚相同厚度的情况，能够减少第1部位的发热。因而，能够抑制从第1部位对栅极绝缘膜施加较大的应力，能够抑制栅极绝缘膜被破坏。
此外，根据本发明的另一技术方案，一种半导体装置，具有单元部和将单元部包围的外周部，在单元部形成有多个栅极构造，其中，单元部具备：第1导电型的漂移层；第2导电型的基体区域，形成在漂移层上；第1导电型的第1高杂质浓度区域，形成在基体区域的表层部，杂质浓度比漂移层高；栅极构造，具有栅极绝缘膜和配置在栅极绝缘膜上的栅极电极，上述栅极绝缘膜包含夹在第1高杂质浓度区域与漂移层之间的基体区域的表面而形成；第1导电型或第2导电型的第2高杂质浓度区域，隔着漂移层而形成在基体区域的相反侧，杂质浓度比漂移层高；第1电极，经由在栅极绝缘膜中的与配置栅极电极的部分不同的部分形成的接触孔而与基体区域及第1高杂质浓度区域电连接；以及第2电极，与第2高杂质浓度区域电连接；单元部及外周部具备保护膜，该保护膜从外周部到单元部的外周部侧的外缘部以将第1电极的外周部侧的部分覆盖的方式配置，由热传导率比第1电极低的材料构成。并且，半导体装置中，在单元部中，设在漂移层与基体区域的层叠方向上与保护膜重叠的区域为第1单元部，设与第1单元部不同的区域为第2单元部，栅极构造形成在第1单元部及第2单元部；第1电极中，位于第1单元部的第1部位具有由电阻率比位于第2单元部的第2部位小的材料构成的部分。
由此，当半导体装置为导通状态时，与第1部位由与第2部位相同的材料构成的情况相比，能够减少第1部位的发热。因而，能够抑制从第1部位对栅极绝缘膜施加较大的应力，能够抑制栅极绝缘膜被破坏。
另外，对各构成要素等赋予的带括号的参照标记表示该构成要素等与在后述的实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
图1是第1实施方式的SiC半导体装置的平面图。
图2是沿着图1中的II－II线的剖视图。
图3是表示与以往的SiC半导体装置为导通状态时的第1单元部及第2单元部的边界部分附近的温度分布相关的模拟结果的图。
图4A是表示与图3中的区域IVA的应力分布相关的模拟结果的图。
图4B是表示与图3中的区域IVB的应力分布相关的模拟结果的图。
图5是第2实施方式的SiC半导体装置的剖视图。
图6是第3实施方式的SiC半导体装置的剖视图。
图7是第3实施方式的变形例的SiC半导体装置的剖视图。
图8是第4实施方式的SiC半导体装置的剖视图。
图9是其他实施方式的SiC半导体装置的剖视图。
图10是其他实施方式的SiC半导体装置的剖视图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式相互中，对于相互相同或等同的部分赋予同一标记而进行说明。
(第1实施方式)
参照附图对第1实施方式进行说明。在本实施方式中，作为半导体装置，以将沟槽栅构造的反型式MOSFET元件作为半导体元件的SiC半导体装置为例进行说明。
如图1及图2所示，SiC半导体装置具有形成有沟槽栅构造的MOSFET元件的单元部1和将该单元部1包围的外周部2。外周部2具有保护环部2a和配置在比保护环部2a靠内侧的相连部2b。换言之，外周部2具有保护环部2a和配置在单元部1与保护环部2a之间的相连部2b。另外，在本实施方式中，对具有1个单元部1和将该单元部1包围的外周部2的结构进行说明，但也可以具有多个单元部1。在此情况下，位于各单元部1之间的部分也成为外周部2，所以例如会有外周部2位于SiC半导体装置的大致中央部的情况。
SiC半导体装置如图2所示，使用半导体基板10而构成。具体而言，半导体基板10具有构成由SiC形成的高浓度杂质层的n+型的基板11。并且，在基板11上，外延生长有由比基板11低杂质浓度的SiC形成的n－型的漂移层12。在漂移层12上，外延生长有p型的基体区域13，进而在基体区域13的表层部形成有n+型的源极区域14。另外，半导体基板10的一面100a由作为基体区域13侧的面的源极区域14的表面等构成，半导体基板10的另一面100b由基板11的背面等构成。
基板11例如n型杂质浓度为1.0×1019/cm3，表面为(0001)Si面。漂移层12以比基板11低的杂质浓度构成，例如n型杂质浓度为0.5～2.0×1016/cm13。
基体区域13是形成沟道区域的部分，例如p型杂质浓度为2.0×1017/cm3左右，以厚度300nm构成。源极区域14比漂移层12杂质浓度高，例如表层部的n型杂质浓度为2.5×1018～1.0×1019/cm13，以厚度0.5μm左右构成。另外，在本实施方式中，源极区域14相当于第1高杂质浓度区域。
在单元部1及相连部2b，在基板11的表面侧残留有基体区域13，在保护环部2a，以将基体区域13贯通而达到漂移层12的方式形成有凹部10a。通过做成这样的构造而构成台面(mesa)构造。
此外，在单元部1及相连部2b，在基体区域13的表面形成有由p型高浓度层构成的接触区域13a。
进而，在单元部1，在比基体区域13靠下方、即漂移层12的表层部，形成有p型的深层15。深层15的p型杂质浓度比基体区域13高。深层15以图2的纸面垂直方向为长度方向延伸设置，即与后述的沟槽栅构造以相同方向为长度方向延伸设置。具体而言，深层15在漂移层12中以等间隔配置有多条，设置在相互没有交点而分离配置的条带状的沟槽15a内。各深层15例如构成为，p型杂质浓度为1.0×1017～1.0×1019cm3，宽度0.7μm且深度2.0μm左右。
此外，在半导体基板10，以从一面100a侧将基体区域13及源极区域14贯通而达到漂移层12的方式，形成有例如宽度为0.8μm、深度为1.0μm的栅极沟槽16。换言之，基体区域13及源极区域14以与栅极沟槽16的侧面相接的方式配置。栅极沟槽16在本实施方式中以图2的纸面左右方向为宽度方向，以纸面垂直方向为长度方向，以纸面上下方向为深度方向，平行地以等间隔形成有多条。即，在本实施方式中，栅极沟槽16在与漂移层12和基体区域13的层叠方向(以下也简称层叠方向)交叉的方向、详细地讲正交的方向上延伸设置。换言之，在本实施方式中，多个栅极沟槽16沿着基板11的面方向的一个方向延伸设置。并且，栅极沟槽16通过在延伸设置方向的前端部被引绕而被做成环状构造。另外，栅极沟槽16也可以被做成平行地以等间隔形成有多条的条带状。
并且，栅极沟槽16被栅极电极17及栅极绝缘膜18完全填埋。即，若设基体区域13中的位于栅极沟槽16侧面的部分为在纵型MOSFET元件动作时将源极区域14与漂移层12之间相连的沟道区域，则在包括沟道区域的栅极沟槽16的内壁面形成有栅极绝缘膜18。栅极绝缘膜18例如由热氧化膜等构成。并且，在栅极绝缘膜18的表面，形成有由掺杂多晶硅(Poly－Si)构成的栅极电极17。
另外，栅极绝缘膜18还形成在栅极沟槽16的内壁面以外的表面。具体而言，栅极绝缘膜18以将半导体基板10的一面100a的一部分也覆盖的方式形成。更详细地讲，栅极绝缘膜18以将源极区域14的表面的一部分也覆盖的方式形成。换言之，在栅极绝缘膜18中，在与配置栅极电极17的部分不同的部分，形成有使接触区域13a及源极区域14的残留部分露出的接触孔18a。
此外，栅极绝缘膜18还形成在相连部2b中的基体区域13的表面。关于栅极电极17，也与栅极绝缘膜18同样地，延伸设置至相连部2b中的栅极绝缘膜18的表面上。如以上这样，构成了本实施方式的沟槽栅构造。
并且，在半导体基板10的一面100a上，以将栅极电极17及栅极绝缘膜18等覆盖的方式形成有层间绝缘膜19。另外，层间绝缘膜19由BPSG等构成，由比栅极绝缘膜18柔软的材料构成。
在层间绝缘膜19，形成有与接触孔18a连通且使源极区域14及接触区域13a露出的接触孔19a。此外，在层间绝缘膜19，形成有使栅极电极17中的延伸设置至相连部2b的部分露出的接触孔19b。即，在层间绝缘膜19，在单元部1形成有接触孔19a，在外周部2形成有接触孔19b。并且，关于接触孔19a、19b，由于单元部1与外周部2相比开口的区域多，所以单元部1与外周部2相比更密地形成有接触孔。
另外，形成于层间绝缘膜19的接触孔19a以与形成于栅极绝缘膜18的接触孔18a连通的方式形成，与该接触孔18a一起作为1个接触孔发挥功能。因此，以下，将接触孔18a及接触孔19a也统称为接触孔18b。此外，接触孔18b的图案是任意的，例如可以举出使多个正方形结构排列而成的图案、使长方形的线状结构排列而成的图案、或者使线状结构排列而成的图案等。在本实施方式中，接触孔18b呈沿着栅极沟槽16的长度方向的线状。
在层间绝缘膜19上，形成有经由接触孔18b而与源极区域14及接触区域13a电连接的源极电极20。此外，在层间绝缘膜19上，形成有经由接触孔19b而与栅极电极17电连接的栅极布线30。另外，在本实施方式中，源极电极20相当于第1电极。
在本实施方式中，源极电极20如以下这样与源极区域14及接触区域13a连接。具体而言，在源极区域14及接触区域13a，在从接触孔18b露出的部分，形成有用Ni(镍)等金属构成的金属硅化物21。该金属硅化物21为了降低源极区域14及接触区域13a与源极电极20之间的接触电阻而具备。
并且，在金属硅化物21上，形成有由Ti(钛)或TiN(氮化钛)等构成的阻挡(barrier)金属22。另外，阻挡金属22还沿着接触孔18b的壁面及层间绝缘膜19的表面形成。在本实施方式中，如后述那样，源极电极20由Al－Si(铝－硅)层构成，所以该阻挡金属22起到抑制Al－Si层中包含的Al向半导体基板10侧、层间绝缘膜19侧扩散的作用。此外，该阻挡金属22还起到抑制金属硅化物21内的Ni向Al－Si层侧扩散的作用。
并且，源极电极20通过被配置在阻挡金属22上从而经由阻挡金属22及金属硅化物21而与源极区域14及接触区域13a连接。在本实施方式中，源极电极20由以Al为主成分的Al－Si层构成。另外，源极电极20也可以不是由Al－Si层构成而是仅由Al构成或由以Al为主成分的其他材料构成。并且，源极电极20在本实施方式中形成至单元部1与外周部2的边界部分附近。
栅极布线30如以下这样与栅极电极17连接。即，在栅极电极17的从接触孔19b露出的部分，形成有由TiN等构成的阻挡金属31。另外，阻挡金属31还沿着接触孔19b的壁面及层间绝缘膜19的表面形成。在本实施方式中，如后述那样，由于栅极布线30由Al－Si构成，所以该阻挡金属31起到抑制Al－Si中包含的Al向半导体基板10侧、层间绝缘膜19侧扩散的作用。
并且，栅极布线30通过被配置在阻挡金属31上从而经由阻挡金属31而与栅极电极17连接。在本实施方式中，栅极布线30与源极电极20同样地由Al－Si层构成。并且，该栅极布线30被适当引绕，与图1所示的焊盘3中的1个电连接。
另外，在本实施方式中，虽然没有进行详细的说明，但是SiC半导体装置适当形成有电流传感器、温度传感器等。并且，这些各传感器与图1所示的各焊盘3适当地电连接。
此外，在源极电极20上，层叠形成有用来提高经由源极电极20实现与外部的连接时的焊料浸润性的Ni镀层23及Au层24。另外，源极电极20形成至单元部1与外周部2的边界部分，而Ni镀层23及Au层24没有形成至该边界部分。即，Ni镀层23及Au层24以使源极电极20的外缘部露出的方式形成。另外，虽然没有特别图示，但可以在栅极布线30上也经由Ni镀层形成有Au层。
在基板11的背面(即，半导体基板10的另一面100b)侧，形成有与基板11电连接、相当于第2电极的漏极电极40。通过这样的构造，构成了n沟道型的反型式沟槽栅构造的MOSFET。并且，通过将这样的MOSFET配置多个单元而构成单元部1。另外，在本实施方式中，基板11构成漏极层，相当于第2高杂质浓度区域。
在保护环部2a，如上述那样，以将源极区域14及基体区域13贯通而达到漂移层12的方式形成有凹部10a。因此，在从单元部1离开了的位置，源极区域14及基体区域13被除去，漂移层12露出。并且，在基板11的厚度方向上，位于比凹部10a靠内侧的单元部1及相连部2b成为以岛状突出的台面部，在单元部1及相连部2b与保护环部2a之间构成了高度差。
此外，在位于凹部10a下方的漂移层12的表层部，以将单元部1包围的方式具备多条p型的保护环50。在本实施方式中，保护环50的上表面布局当从层叠方向观察时呈四角发圆的四边形或圆形等。保护环50例如配置在形成于漂移层12的表层部的沟槽50a内，由外延生长的p型的外延膜构成。
另外，所谓从层叠方向观察，换言之是从相对于基板11的面方向的法线方向观察。此外，虽然没有图示，但通过根据需要而在保护环50的外周具备EQR(Equi Potential Ring的简称)构造，构成具备将单元部1包围的外周耐压构造的保护环部2a。
此外，将单元部1至保护环部2a之间设为相连部2b，在相连部2b及保护环部2a的内周侧，在漂移层12的表层部形成有p型的降低表面电场(RESURF)层51。例如，当从层叠方向观察时，以将单元部1包围的方式形成有相连部2b，进而以将相连部2b的外侧包围的方式形成有多条四角发圆的四边形的保护环50。并且，降低表面电场层51以将单元部1的周围包围并达到保护环部2a的方式延伸设置。该降低表面电场层51也配置在形成于漂移层12的表层部的沟槽51a内，由外延生长的外延膜构成。
通过形成这样的降低表面电场层51，能够将等位线向保护环部2a侧引导，能够使得在相连部2b内不产生电场集中的部位。因此，能够抑制耐压下降。
进而，以将相连部2b及保护环部2a覆盖的方式，形成有由聚酰亚胺等构成的保护膜60。在本实施方式中，保护膜60为了抑制在源极电极20与漏极电极40之间发生沿面放电而从外周部2形成至单元部1的外缘部上。具体而言，保护膜60形成为，将源极电极20中的从Ni镀层23及Au层24露出的部分覆盖、并且使Ni镀层23及Au层24露出。即，保护膜60以将源极电极20的外周部2侧的外缘部覆盖的方式形成。在本实施方式中，这样形成了保护膜60，成为沟槽栅构造也位于保护膜60下方的结构。
以下，在层叠方向上，将单元部1中的与保护膜60重叠的部分设为第1单元部1a且将单元部1中的不与保护膜60重叠的部分设为第2单元部1b而进行说明。即，以下，将单元部1中的位于保护膜60下方的部分设为第1单元部1a且将单元部1中的位于与保护膜60下方不同的部分的部分设为第2单元部1b而进行说明。因此，源极电极20在第1单元部1a中被保护膜60覆盖，在第2单元部1b中成为从保护膜60露出的状态。另外，如图1所示，由于以将单元部1包围的方式配置外周部2，所以第1单元部1a将第2单元部1b包围。
以上是本实施方式的SiC半导体装置的基本结构。另外，在本实施方式中，N+型、N－型相当于第1导电型，P型、P+型相当于第2导电型。
并且，在源极电极20中，将半导体基板10的一面100a与源极电极20的与半导体基板10的一面100a相反一侧的表面之间的长度设为膜厚。在此情况下，在本实施方式中，源极电极20的位于第1单元部1a的第1部位20a具有膜厚比位于第2单元部1b的第2部位20b厚的部分。在本实施方式中，源极电极20中第1部位20a与第2部位20b相比膜厚整体上较厚，源极电极20呈在第1部位20a与第2部位20b的边界部具有高度差20c的形状。
另外，这样的源极电极20例如如以下这样形成。即，在形成金属硅化物21及阻挡金属22之后，将构成源极电极20的Al－Si膜通过溅射等形成。然后，通过对成为第2部位20b的部分进行比成为第1部位20a的部分多的次数的蚀刻，使第2部位20b的膜厚比第1部位20a的膜厚薄。由此，形成第1部位20a比第2部位20b的膜厚厚的源极电极20。
以上是本实施方式的半导体装置的结构。在这样的SiC半导体装置中，在将MOSFET元件导通时，通过对栅极电极17施加沟槽栅构造的阈值电压Vt以上的电压，在位于栅极沟槽16侧面的基体区域13的表面部形成沟道区域。由此，从源极电极20向源极区域14注入电子，该电子从源极区域14经由沟道区域、漂移层12向漏极电极40流动。这样，在源极电极20与漏极电极40之间流过电流而成为导通状态。
此时，在源极电极20内，在与Ni镀层23的接触部位和与源极区域14的接触部位之间流过电流。并且，源极电极20通过流过电流而发热，电阻越大，发热越大。
在此情况下，在源极电极20内的第1部位20a，从与源极区域14的接触部位朝向与Ni镀层23的接触部位，沿着基板11的面方向也流过电流。因此，在本实施方式中，第1部位20a被做成具有膜厚比第2部位20b厚的部分的结构。因而，在第1部位20a，与膜厚与第2部位20b为相同厚度的情况相比，对于电流流动方向的截面积变大，所以电阻变小。因而，能够减小第1部位20a的发热。
另外，在源极电极20内的第2部位20b，从与源极区域14的接触部位朝向与Ni镀层23的接触部位，沿着层叠方向流过电流。
此外，在反偏时，在相连部2b，由于形成了降低表面电场层51，从而等位线的抬升被抑制，朝向保护环部2a侧。并且，在保护环部2a，等位线的间隔由于保护环50而一边朝向外周方向扩大一边终止，在保护环部2a也能够得到希望的耐压。因而，能够成为能够得到希望的耐压的SiC半导体装置。
这里，参照图3、图4A及图4B，说明第1部位20a及第2部位20b为相同膜厚的SiC半导体装置处于导通状态的情况下的温度分布及应力分布。另外，以下，将第1部位20a及第2部位20b为相同膜厚的SiC半导体装置也简称作以往的SiC半导体装置。此外，图3是经由Ni镀层23及Au层24将焊料70配置在源极电极20上的情况下的模拟结果，省略源极区域14等详细构成要素而进行表示。此外，图4A及图4B中的数值表示范式等效应力。
首先，如图3所示，如果将以往的SiC半导体装置设为导通状态，则由于保护膜60的热传导率比源极电极20低而散热性低，所以确认到第1单元部1a与第2单元部1b相比温度高。并且，如图4A及图4B所示，在第1部位20a，确认到所产生的热应力比第2部位20b大，施加于栅极绝缘膜18的热应力变大。即，确认到第1部位20a附近的栅极绝缘膜18被施加了比第2部位20b附近的栅极绝缘膜18大的热应力。
因此，在本实施方式中，如上述那样，使得源极电极20的第1部位20a的膜厚比第2部位20b的膜厚厚。因而，在本实施方式的半导体装置中，当SiC半导体装置为导通状态时，与第1部位20a的膜厚和第2部位20b的膜厚相同的情况相比，能够减少第1部位20a的发热。因而，能够抑制第1部位20a附近的栅极绝缘膜18被施加较大热应力的情况。
如以上说明，在本实施方式中，源极电极20被做成第1部位20a具有膜厚比第2部位20b厚的部分的结构。因此，当SiC半导体装置为导通状态时，与第1部位20a和第2部位20b的膜厚为相同厚度的情况相比，能够减少第1部位20a的发热。因而，能够抑制从第1部位20a对栅极绝缘膜18施加较大应力，能够抑制栅极绝缘膜18被破坏。
此外，在本实施方式中，源极电极20的第2部位20b的膜厚比第1部位20a薄。因此，与第2部位20b的膜厚等于第1部位20a的膜厚的情况相比，在第2部位20b由于能够使沿着电流流动方向的长度变短，所以能够使电阻变小。因而，能够实现电流损耗的减小。
进而，在本实施方式中，第1部位20a和第2部位20b通过高度差20c而膜厚被改变，高度差20c通过变更蚀刻的次数等而容易地形成。即，在本实施方式中，由于能够通过蚀刻容易地变更第1部位20a和第2部位20b的厚度，所以还能够抑制制造工序的复杂化。
(第2实施方式)
对第2实施方式进行说明。本实施方式相对于第1实施方式变更了源极电极20的形状。其他与第1实施方式是同样的，所以这里省略说明。
在本实施方式中，如图5所示，在阻挡金属22上，形成有由Ti/Cu(铜)的层叠膜构成的种晶(seed)层25。并且，源极电极20形成在种晶层25上。另外，在本实施方式中，源极电极20由Cu等的镀膜构成。
此外，源极电极20的第2部位20b的第1部位20a侧的外缘部朝向内缘部而膜厚逐渐变薄。即，源极电极20与上述第1实施方式同样，第1部位20a具有膜厚比第2部位20b厚的部分。另外，在本实施方式中，源极电极20在第1部位20a与第2部位20b的边界没有形成高度差20c。
这样的源极电极20如以下这样形成。即，首先，在阻挡金属22上形成种晶层25。另外，该种晶层25用来使镀膜容易形成。并且，在种晶层25上通过电镀法构成Cu的镀膜，从而形成源极电极20。
此时，如上述那样，第1单元部1a是比第2单元部1b靠外周部2侧的部分。并且，形成在层间绝缘膜19中的接触孔19a、19b在单元部1比外周部2更密地形成。因此，在通过电镀法形成了镀膜的情况下，镀膜在外周部2侧进入到接触孔19b中的部分变少，容易形成得较厚。并且，由于第1单元部1a位于比第2单元部1b靠外周部2侧，所以镀膜中的形成于第1单元部1a的部分比形成于第2单元部1b的部分更容易受到外周部2的影响。即，镀膜中的形成于第1单元部1a的部分比形成于第2单元部1b的部分更容易受到外周部2的影响而变厚。因此，源极电极20成为如下结构：第1部位20a与第2部位20b相比膜厚容易变厚，此外在第1部位20a与第2部位20b之间不形成高度差20c。
另外，在本实施方式中，在阻挡金属31上也形成有种晶层25，栅极布线30也由镀膜构成。
如以上说明，源极电极20即使被做成第2部位20b从第1部位20a侧的外缘部朝向内缘部膜厚逐渐变薄的结构，也能够得到与上述第1实施方式同样的效果。此外，在该结构下，不需要进行多次的蚀刻，还能够实现制造工序的简化。
(第3实施方式)
对第3实施方式进行说明。本实施方式相对于第1实施方式变更了源极电极20的形状。其他与第1实施方式是同样的，所以这里省略说明。
在本实施方式中，如图6所示，源极电极20的第1部位20a具有第1金属部201和由电阻率比第1金属部201小的材料构成的第2金属部202。并且，第2金属部202配置在第1金属部201内。即，第1部位20a具有依次层叠有第1金属部201、第2金属部202、第1金属部201的部分。另外，在本实施方式中，第1金属部201由Al－Si层构成，第2金属部202由TiN/Ti的层叠膜构成。
这样的源极电极20如以下这样形成。即，首先，通过溅射等形成构成第1金属部201的Al－Si膜。另外，该Al－Si膜形成得比第2部位20b的膜厚稍厚。并且，在该Al－Si膜上，通过溅射等形成构成第2金属部202的金属膜。接着，将该金属膜中的位于第2单元部1b的部分通过蚀刻等除去。此时，在第2单元部1b，Al－Si膜被过蚀刻。因此，Al－Si膜中的位于第2单元部1b的部分变得比位于第1单元部1a的部分薄。然后，以将金属膜覆盖的方式再次形成Al－Si膜。由此，形成第2金属部202被配置在第1金属部201内的源极电极20。
如以上说明，在本实施方式中，源极电极20的第1部位20a具有第1金属部201、由电阻率比第1金属部201小的材料构成的第2金属部202。因此，与第1部位20a仅由第1金属部201构成的情况相比，能够进一步使电阻变小。因而，当SiC半导体装置为导通状态时，能够进一步减小第1部位20a的发热。
此外，通过在第2金属部202上配置第1金属部201，与将第1部位20a仅用第1金属部201构成的情况相比，位于第2金属部202上的第1金属部201粒径容易变小，粒子容易致密地形成。此外，SiC半导体装置在导通状态时，在源极电极20、Ni镀层23、保护膜60的三重点处，各部件的热膨胀系数不同从而容易产生较大的应力。因此，在本实施方式中，与将第1部位20a仅用第1金属部201构成的情况相比，还能够抑制源极电极20被破坏。
(第3实施方式的变形例)
对第3实施方式的变形例进行说明。在第3实施方式中，如图7所示，第1部位20a也可以通过在第1金属部201上层叠第2金属部202而构成。这样的结构也能够得到与上述第3实施方式同样的效果。
(第4实施方式)
对第4实施方式进行说明。本实施方式相对于第1实施方式变更了源极电极20的形状。其他与第1实施方式是同样的，所以这里省略说明。
在本实施方式中，如图8所示，源极电极20的第1部位20a和第2部位20b的膜厚相等。但是，源极电极20的第1部位20a由电阻率比第2部位20b小的材料构成。在本实施方式中，源极电极20的第1部位20a由Cu层构成，第2部位20b由Al－Si层构成。
此外，在本实施方式中，由于第1部位20a由Cu层构成并且第2部位20b由Al－Si层构成，所以第2部位20b由比第1部位20a柔软的材料构成。即，第2部位20b由硬度比第1部位20a小的材料构成。
如以上说明，在本实施方式中，源极电极20的第1部位20a由电阻率比第2部位20b小的材料构成。因此，当SiC半导体装置为导通状态时，与第1部位20a由与第2部位20b相同的材料构成的情况相比，能够减少第1部位20a的发热，能够得到与上述第1实施方式同样的效果。
此外，在本实施方式中，源极电极20的第2部位20b由硬度比第1部位20a小的材料构成。因此，当SiC半导体装置为导通状态时，与第2部位20b由与第1部位20a相同的材料构成的情况相比，能够通过第2部位20b将应力容易地缓和。因此，能够抑制半导体装置被破坏。
(其他实施方式)
将本发明依据实施方式进行了描述，但应理解的是本发明并不限定于该实施方式及构造。本发明也包含各种各样的变形例及等价范围内的变形。除此以外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入在本发明的范畴及思想范围中。
例如，在上述各实施方式中，以SiC半导体装置为例进行了说明。但是，SiC半导体装置是1例，对于使用其他半导体材料即硅或化合物半导体的半导体装置也能够应用上述各实施方式。
此外，在上述各实施方式中，以设第1导电型为n型、设第2导电型为p型的n沟道型的MOSFET元件为例进行了说明，但也可以是使各构成要素的导电型反型了的p沟道型的MOSFET元件。此外，上述各实施方式除了作为半导体元件的MOSFET元件以外还能够对同样的构造的IGBT元件应用。IGBT元件相对于上述各实施方式只是将基板11的导电型从n型变更为p型，其他构造与上述各实施方式是同样的。进而，作为纵型的MOSFET元件而以沟槽栅构造的MOSFET元件为例进行了说明，但并不限于沟槽栅构造，也可以是平面型的MOSFET元件。
进而，在上述各实施方式中，设想了源极区域14通过离子注入形成的情况，但也可以将源极区域14通过外延生长形成。
此外，在上述第1实施方式中，也可以不做成在第1部位20a与第2部位20b的边界部具有高度差20c的形状。例如，如图9所示，也可以是高度差20c位于第2部位20b内的结构。即，源极电极20也可以第2部位20b的第1部位20a侧的外缘部为与第1部位20a相同的结构，为膜厚变厚的结构。进而，虽然没有特别图示，但是高度差20c也可以位于第1部位20a内。即，源极电极20也可以第1部位20a的第2部位20b侧的内缘部为与第2部位20b相同的结构。这样的结构也由于第1部位20a具有膜厚比第2部位20b厚的部分，所以能够得到与上述第1实施方式同样的效果。
此外，如图10所示，保护膜60也可以Ni镀层23及Au层24侧的部分为锥状。
并且，虽然没有特别图示，但在上述第2实施方式中，源极电极20也可以是从第1部位20a的内缘部朝向第2部位20b的内缘部而膜厚逐渐变薄的结构。此外，虽然没有特别图示，但在上述第3实施方式中，也可以第2部位20b的第1部位20a侧的外缘部与第1部位20a为同样的结构。同样，在上述第3实施方式中，也可以第1部位20a的第2部位20b侧的内缘部与第2部位20b为同样的结构。进而，虽然没有特别图示，但在上述第4实施方式中，也可以第2部位20b的第1部位20a侧的外缘部与第1部位20a为同样的结构。同样，在上述第4实施方式中，也可以第1部位20a的第2部位20b侧的内缘部与第2部位20b为同样的结构。进而，在这些结构下，保护膜60也可以Ni镀层23及Au层24侧的部分为锥状。
并且，能够将上述各实施方式适当组合。例如，可以将上述第4实施方式与第1～第3实施方式组合，使第1部位20a由电阻率比第2部位20b小的材料构成。进而，也可以将组合了上述各实施方式的形态彼此适当组合。

Claims (10)

1.一种半导体装置，具有单元部(1)和将上述单元部包围的外周部(2)，在上述单元部形成有多个栅极构造，其特征在于，
上述单元部具备：
第1导电型的漂移层(12)；
第2导电型的基体区域(13)，形成在上述漂移层上；
第1导电型的第1高杂质浓度区域(14)，形成在上述基体区域的表层部，杂质浓度比上述漂移层高；
半导体基板(10)，具有第1导电型或第2导电型的第2高杂质浓度区域(11)，以上述基体区域侧的面作为一面(100a)，上述第2高杂质浓度区域(11)隔着上述漂移层而形成在上述基体区域的相反侧且杂质浓度比上述漂移层高；
上述栅极构造，具有栅极绝缘膜(18)和配置在上述栅极绝缘膜上的栅极电极(17)，上述栅极绝缘膜(18)包含夹在上述第1高杂质浓度区域与上述漂移层之间的上述基体区域的表面而形成；
第1电极(20)，经由在上述栅极绝缘膜中的与配置上述栅极电极的部分不同的部分形成的接触孔(18a)而与上述基体区域及上述第1高杂质浓度区域电连接；以及
第2电极(40)，与上述第2高杂质浓度区域电连接；
上述单元部及上述外周部具备保护膜(60)，该保护膜(60)从上述外周部到上述单元部的上述外周部侧的外缘部以将上述第1电极的上述外周部侧的部分覆盖的方式配置，由热传导率比上述第1电极低的材料构成；
在上述单元部中，设在上述漂移层与上述基体区域的层叠方向上与上述保护膜重叠的区域为第1单元部(1a)，设与上述第1单元部不同的区域为第2单元部(1b)，上述栅极构造形成在上述第1单元部及上述第2单元部；
上述第1电极中，设位于上述第1单元部的部位为第1部位(20a)，设位于上述第2单元部的部位为第2部位(20b)，设从上述半导体基板的一面到上述第1电极中的与上述一面相反侧的表面之间的长度为膜厚，上述第1部位具有膜厚比上述第2部位厚的部分。
2.如权利要求1所述的半导体装置，其特征在于，
上述第1电极在包括上述第1部位和上述第2部位的边界部的上述第2部位侧形成有高度差(20c)。
3.如权利要求1所述的半导体装置，其特征在于，
上述第2部位是从上述第1部位侧的外缘部朝向内缘部而膜厚变薄的结构。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
上述第1电极至少包含Al－Si及Cu中的某一方的材料而构成。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，
上述第1部位具有第1金属部(201)和电阻率比上述第1金属部小的第2金属部(202)；
上述第2部位用与上述第1金属部相同的材料构成。
6.如权利要求5所述的半导体装置，其特征在于，
上述第1部位具有层叠有上述第1金属部、上述第2金属部、上述第1金属部的部分。
7.如权利要求6所述的半导体装置，其特征在于，
上述第1金属部包含Al－Si而构成；
上述第2金属部包含Ti而构成。
8.如权利要求1～7中任一项所述的半导体装置，其特征在于，
上述第1电极的上述第1部位由电阻率比上述第2部位小的材料构成。
9.一种半导体装置，具有单元部(1)和将上述单元部包围的外周部(2)，在上述单元部形成有多个栅极构造，其特征在于，
上述单元部具备：
第1导电型的漂移层(12)；
第2导电型的基体区域(13)，形成在上述漂移层上；
第1导电型的第1高杂质浓度区域(14)，形成在上述基体区域的表层部，杂质浓度比上述漂移层高；
上述栅极构造，具有栅极绝缘膜(18)和配置在上述栅极绝缘膜上的栅极电极(17)，上述栅极绝缘膜(18)包含夹在上述第1高杂质浓度区域与上述漂移层之间的上述基体区域的表面而形成；
第1导电型或第2导电型的第2高杂质浓度区域(11)，隔着上述漂移层而形成在上述基体区域的相反侧，杂质浓度比上述漂移层高；
第1电极(20)，经由在上述栅极绝缘膜中的与配置上述栅极电极的部分不同的部分形成的接触孔(18a)而与上述基体区域及上述第1高杂质浓度区域电连接；以及
第2电极(40)，与上述第2高杂质浓度区域电连接；
上述单元部及上述外周部具备保护膜(60)，该保护膜(60)从上述外周部到上述单元部的上述外周部侧的外缘部以将上述第1电极的上述外周部侧的部分覆盖的方式配置，由热传导率比上述第1电极低的材料构成；
在上述单元部中，设在上述漂移层与上述基体区域的层叠方向上与上述保护膜重叠的区域为第1单元部(1a)，设与上述第1单元部不同的区域为第2单元部(1b)，上述栅极构造形成在上述第1单元部及上述第2单元部；
上述第1电极中，位于上述第1单元部的第1部位(20a)具有由电阻率比位于上述第2单元部的第2部位(20b)小的材料构成的部分。
10.如权利要求8或9所述的半导体装置，其特征在于，
上述第1部位包含Cu而构成；
上述第2部位包含Al－Si而构成。
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