TWI752512B - 溝槽式電晶體及其製造方法 - Google Patents

溝槽式電晶體及其製造方法 Download PDF

Info

Publication number
TWI752512B
TWI752512B TW109117956A TW109117956A TWI752512B TW I752512 B TWI752512 B TW I752512B TW 109117956 A TW109117956 A TW 109117956A TW 109117956 A TW109117956 A TW 109117956A TW I752512 B TWI752512 B TW I752512B
Authority
TW
Taiwan
Prior art keywords
epitaxial layer
trenches
layer
forming
base
Prior art date
Application number
TW109117956A
Other languages
English (en)
Other versions
TW202145354A (zh
Inventor
崔秉鉞
呂放心
Original Assignee
國立陽明交通大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立陽明交通大學 filed Critical 國立陽明交通大學
Priority to TW109117956A priority Critical patent/TWI752512B/zh
Priority to US17/011,506 priority patent/US11342417B2/en
Publication of TW202145354A publication Critical patent/TW202145354A/zh
Application granted granted Critical
Publication of TWI752512B publication Critical patent/TWI752512B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Abstract

一種溝槽式電晶體之結構，包括以下：一基板作為上述溝槽式電晶體之汲極。一磊晶層位於上述基板上。複數個溝槽位於上述磊晶層中。複數個閘絕緣層分別位於上述溝槽之內表面上。複數個閘極分別位於上述閘絕緣層之上。複數個第一基底區分別位於相鄰之上述溝槽間之上述磊晶層中，且具有自上述磊晶層之頂面下之第一深度。複數個第二基底區分別位於上述溝槽之側壁旁之上述磊晶層中，且分別具有自上述第一基底區之底面下之第二深度。複數個源極分別位於上述溝槽之側壁旁之上述第一基底區中。

Description

溝槽式電晶體及其製造方法
本發明涉及一種溝槽式電晶體之結構，特別是一種具有馬鞍型基底區(base region)的溝槽式電晶體之結構。
溝槽式金屬氧化物半導體場效電晶體(U-shaped metal-oxide-semiconductor field-effect transistor，簡稱為U-MOSFET)係屬於功率金氧半場效電晶體(power Metal-Oxide-Semiconductor Field-Effect Transistor，簡稱為Power MOSFET)中的一支。而U-MOSFET的特色是，其U型溝槽結構可降低電晶體的導通電阻及功率消耗，因而使其成為功率元件主流。
然而，在製作U-MOSFET的過程中，例如若選用碳化矽(SiC)作為基底，其所用P型摻質(dopant)中通常為鋁(Al)。而Al在SiC中的擴散係數極低，使Al離子的植入過程中，必須以高於1MeV的高能量(甚至是2MeV)進行離子植入，才能達到一般P型基底區(P-base doped region)的所需深度(約1-2μm)。而且，為了讓離子植入的Al濃度具有均勻的基底縱深分佈，還需要以多次不同的極高能量來進行離子植入，因此造成執行 離子植入製程的所需時間被拉長以及成本增加的問題。更別提要能執行MeV等級的離子植入機台，其還有價格昂貴體積龐大的問題。
綜合上述，在U-MOSFET形成基底區的離子植入製程中，應如何克服製程缺點、降低其所需的製程成本及時間，即成為本技術領域中有待解決的問題。
為解決上述問題，本發明發展出一種溝槽式電晶體之結構，透過調整U-MOSFET在離子植入基底區之製程及其離子植入角度，使上述溝槽式電晶體進一步改良，具有位在相鄰兩溝槽式閘極間之馬鞍型(亦即約略為倒U型)的基底區。上述馬鞍型基底區約略可分為位在上方之第一基底區，以及位在第一基底區下方兩側之第二基底區。
具體而言，依據本發明之一些實施例，提供一種溝槽式電晶體之結構，包括一基底、一磊晶層、複數個溝槽、複數個閘絕緣層、複數個閘極、複數個第一基底區、複數個第二基底區以及複數個源極。
上述基板，其電性為第一導電型，且上述基板係用以作為上述溝槽式電晶體之汲極。
上述磊晶層，位於上述基板上，且上述磊晶層之電性為上述第一導電型。
上述溝槽，位於上述磊晶層中。
上述閘絕緣層，分別位於上述溝槽之內表面上。
上述閘極，分別位於上述閘絕緣層之上。
上述第一基底區，分別位於相鄰之上述溝槽間之磊晶層中，上述第一基底區具有自上述磊晶層之頂面往下之第一深度，且上述第一基底區之電性為與上述第一導電型相反之第二導電型。
上述第二基底區，分別位於上述溝槽之側壁旁之磊晶層中，上述第二基底區具有自上述第一基底區之底面往下之第二深度，且上述第二基底區之電性為上述第二導電型。
上述源極，分別位於上述溝槽之側壁旁之上述第一基底區中，且上述源極之電性為上述第一導電型。
依據一實施例，上述溝槽式電晶體之結構更包括一基底接觸摻雜區，上述基底接觸摻雜區位於相鄰之上述源極間之上述第一基底區中，且上述基底接觸摻雜區之電性為上述第二導電型。
依據另一實施例，上述溝槽式電晶體之結構更包括複數個介電層，上述介電層分別覆蓋上述閘極。
本發明除提供上述溝槽式電晶體之結構之外，還進一步提供一種溝槽式電晶體之製造方法，上述製造方法包括以下步驟： 形成一磊晶層於一基板上，上述磊晶層和上述基板的電性皆為第一導電型，且上述基板為汲極。形成複數個源極於上述磊晶層之頂面下，上述源極的電性為上述第一導電型。形成複數個第一基底區於上述磊晶層中，以環繞包圍上述源極，上述第一基底區的電性為第二導電型。形成複數個溝槽於上述磊晶層中，並分別穿透上述源極。形成複數個第二基底區分別於上述溝槽的側壁與底部周圍之上述磊晶層中，上述第二基底區的電性為上述第二導電型。繼續蝕刻上述溝槽，以穿透上述第二基底區。 形成複數個閘絕緣層分別於上述溝槽的側壁與底部之內表面上。形成複數個閘極分別於上述溝槽內。
依據一實施例，上述製造方法更包括在形成上述源極與上述第一基底區的步驟之間，形成複數個基底接觸摻雜區分別於上述源極之兩側的上述第一基底區中。
依據另一實施例，上述製造方法更包括形成複數個介電層，上述介電層係分別形成於上述閘極上。
依據又一實施例，其中上述第二基底區的形成方法包括斜角離子植入法。
依據又一實施例，其中上述斜角離子植入法所用之離子植入能量為10-1000keV。
依據又一實施例，其中上述溝槽的形成方法，包括以下步驟： 形成一蝕刻罩幕層於上述磊晶層之上。形成一光阻層於上述蝕刻罩幕層之上。圖案化上述光阻層，以暴露出部分之上述蝕刻罩幕層。 蝕刻上述蝕刻罩幕層，以暴露出部分之上述磊晶層。蝕刻上述磊晶層，以形成上述溝槽。移除上述蝕刻罩幕層。
依據又一實施例，其中上述第一基底區和上述第二基底區的形成方法，包括以下步驟： 形成一硬罩幕層於上述磊晶層之上。形成一光阻層於上述硬罩幕層之上。圖案化上述光阻層，以暴露出部分之上述硬罩幕層。蝕刻上述硬罩幕層，以暴露出部分之上述磊晶層。離子植入於暴露之上述磊晶層中。移除上述硬罩幕層。
根據上述，本發明因此可達成以下功效：
(1)減少在U-MOSFET的製作過程中，離子植入並形成基底區(例如P-base)所需的離子植入次數和離子植入能量，因此也可以省下所需的製程時間及成本。
(2)降低U-MOSFET之基底區(base region)及汲極區(drain)的接面電容(CB-D)及此電容造成的累積電荷量(QB-D)，藉以加速電子元件的開/關切換速率。
100:溝槽式電晶體之結構
110:基板(汲極)
120:磊晶層
122:蝕刻罩幕層
130a:第一溝槽
130b:第二溝槽
140:閘極
142:閘絕緣層
144:介電層
150:第一基底區
160:第二基底區
170:源極
180:基底接觸摻雜區
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附附圖之說明如下：
圖1A-1H所繪為依據本發明一實施例之一種溝槽式電晶體的製造方法流程的剖面結構示意圖。
圖2所繪為依據本發明一實施例之溝槽式電晶體與習知溝槽式電晶體之基底區-汲極的接面電容(CB-D)比較圖。
圖3所繪為依據本發明一實施例之溝槽式電晶體與習知溝槽式電晶體之逆偏電壓-電流特性比較圖。
有鑑於上述待克服的問題，提供一種溝槽式電晶體(U-MOSFET)及其製造方法。在製造方法中，透過調整U-MOSFET之離子 植入基底區的製程及其離子植入角度，而使上述溝槽式電晶體具有位在相鄰兩溝槽式閘極間之馬鞍型(亦即約略為倒U型)的基底區。
上述馬鞍型基底區約略可分為位在上方橫向之第一基底區及位在第一基底區兩側下方縱向之第二基底區。因此，第一基底區是位於相鄰溝槽式閘極之間，具有較淺的第一深度。而兩側第二基底區之外側則各自相鄰於兩側溝渠式閘極之內側，且具有較深的第二深度。因此使得整體之基底區(包括第一基底區及第二基底區)之縱切剖面，會呈現兩側較長且中間較短的區塊形狀，亦即類似馬鞍型(倒U字型)的基底區。
具體而言，請參閱圖1A-1J，圖1A-1J所繪為依據本發明一實施例之一種溝槽式電晶體的製造方法流程的剖面結構示意圖。
在圖1A中，在基板(substrate)110上形成磊晶層(epitaxial layer)120。在具有第一導電型(例如n型)之上述基板110上，直接形成同樣具有第一導電型(例如n型)之上述磊晶層120。亦即上述磊晶層120係鄰接在上述基板110之頂面，讓上述基板110作為溝槽式電晶體100的汲極(drain)110或底材。
上述基板110及上述磊晶層120之材料例如可為碳化矽(SiC)、氮化鎵(GaN)、矽(Si)、氧化鎵(Ga2O3)、氮化鋁(AlN)、鑽石(C)等。磊晶層120的形成方法例如可為氣相磊晶(vapor phase epitaxy)或分子束磊晶(molecular beam epitaxy，簡稱為MBE)等。此外，可再用一導電層(圖上未繪)接觸上述基板110，以作為上述汲極110的導線。其中，上述導電層為任何可用的導電材料，例如鎳、鋁、鈦、銅等，厚度約為0.2-4μm。
在圖1B中，形成複數個源極170。源極170的形成方法包括先形成圖案化的硬罩幕層(hard mask layer，圖上未繪)，其具有對應至源極170的圖案。圖案化硬罩幕層的形成方法具體包括以下步驟。
首先，在磊晶層120之上形成硬罩幕層。硬罩幕層的材料例如可為氧化矽、氮化矽或氮氧化矽。硬罩幕層的形成方法例如可為化學氣相沉積法(chemical vapor deposition，簡稱為CVD)。硬罩幕層的厚度必須足以保護上述磊晶層120來抵擋後續離子摻雜製程中的離子轟擊。
接著，在硬罩幕層之上形成一光阻層(photoresist layer，圖上未繪)。光阻層的感光材料可為正光阻材料或負光阻材料，例如酚醛樹脂(Phenol formaldehyde resins)或聚異戊二烯(Polyisoprene)等。
然後，進行微影製程(photolithography)，讓光阻層具有所需圖案，暴露出部分之硬罩幕層。接著，將光阻層的圖案轉移至位於其下的硬罩幕層，亦即蝕刻暴露出之硬罩幕層，以暴露出部分之磊晶層120。硬罩幕層的蝕刻方法可為乾蝕刻法或濕蝕刻法。
接著，將離子植入於暴露之磊晶層120中，形成源極170。而源極170因摻質的植入，而具有電性為與磊晶層120相同的第一導電型(例如n型)。接著，再移除硬罩幕層。
在圖1C中，在相鄰源極170間之磊晶層120中，先形成位於相鄰源極170之間的基底接觸摻雜區180，再形成位於源極170和基底接觸摻雜區180之下的第一基底區150。基底接觸摻雜區180和第一基底區150的形成方法與源極170類似，因此不再詳加敘述。但是，基底接觸摻雜區180和第一基底區150的電性需與源極170相反，亦即為第二導電型(例如p型)。 而基底接觸摻雜區180的離子植入的能量例如為約10-200keV，第一基底區150的離子植入的能量例如為約10-800keV。第一基底區150的深度(自磊晶層120之表面算起)約為0.3-0.8μm。
在圖1D中，接著在磊晶層120中形成複數個第一溝槽130a。第一溝槽130a的形成方法具體包括以下步驟。
首先，在磊晶層120上形成蝕刻罩幕層122。蝕刻罩幕層122的材料例如可為氧化矽、氮化矽或氮氧化矽。蝕刻罩幕層122的形成方法例如可為CVD。接著，在蝕刻罩幕層122之上形成一光阻層，再進行微影製程，以圖案化光阻層，暴露出部分之蝕刻罩幕層122。然後，蝕刻暴露出之蝕刻罩幕層122，再接續著蝕刻暴露出之磊晶層120，穿透源極170，形成第一溝槽130a。第一溝槽130a的深度約為0.5-1.5μm。
在圖1E中，以讓離子束與溝槽130a之側壁形成約0-60度(斜角離子植入法)，進行離子植入，在溝槽130a之側壁與底部的週邊磊晶層120中形成第二基底區160。上述離子植入所需之能量為約10-1000keV。第二基底區160與第一基底區150的電性相同，皆為第二導電型(例如p型)。第二基底區160的深度(自第一體摻雜層之底面算起)約為0.5-1.0μm。
在圖1F中，繼續蝕刻第一溝槽130a，穿透第二基底區160的底部，形成第二溝槽130b。蝕刻的方法，例如可為乾蝕刻法。第二溝槽130b的深度因此加深為約1.0-2.5μm。
在圖1G中，分別於多個溝槽130的側壁與其底部之內表面上，形成閘絕緣層142。閘絕緣層142之材料例如可為氧化矽或其他具有高 介電係數(High-dielectric)之絕緣材料。其中，形成閘絕緣層142的方法例如可為熱氧化法或CVD等。
接著，在多個溝槽130b內，分別形成閘極140。閘極140之材料可為導電材料，例如金屬(例如Al)、摻雜多晶矽(doped polycrystalline silicon)、氮化金屬(例如TiN、TaN、WN、NbN或MoN等)、矽化金屬(例如TiSi2、CoSi2或NiSi等)。閘極140的形成方法包括下述步驟。以導電材料形成導電層，覆蓋於整個磊晶層120之上，並填入第二溝槽130b之中。 然後去除位於磊晶層120上方之導電層，留下第二溝槽130b中之導電層，作為閘極140。導電層的去除方法，例如可為回蝕刻(etching back)或化學機械研磨法(chemical mechanical polishing，簡稱為CMP)。
在圖1H中，在閘極140和蝕刻罩幕層122上形成介電層144，再以微影蝕刻製程將介電層144及蝕刻罩幕層122圖案化，以暴露出源極170和基底接觸摻雜區180。然後形成金屬層，與源極170電性接觸，形成源極170的內導線(interconnect)。
以下就溝槽式電晶體之結構，亦即本發明一些實施例之結構進行具體說明及描述。
為更清楚說明溝槽式電晶體，仍請參閱圖1H。在圖1H中，溝槽式電晶體100之結構包括基板110、磊晶層120、溝槽130、閘絕緣層142、閘極140、第一基底區150、第二基底區160以及源極170。分別敘述如下：
基板110之電性為第一導電型(例如n型)，用以作為溝槽式電晶體100之汲極110。基板110所包含材料及可與金屬層相接等皆已如前述，因此不再詳加敘述。
磊晶層120位於基板110上，亦即磊晶層120係鄰接在基板110之頂面，以將磊晶層120及基板110作為溝槽式電晶體100的底材。其中，磊晶層120所包含材料已如前述，因此不再詳加敘述。此外，磊晶層120之電性可為與基板110之電性相同(第一導電型，例如n型)。
溝槽130分別設置於磊晶層120中，亦即溝槽130係分別自磊晶層120之頂面往基板110方向延伸。其中，溝槽130之形成方法已如前述，因此不再詳加敘述。
閘絕緣層142分別設置於溝槽130之內表面上，亦即閘絕緣層142係分別鄰接溝槽130之內表面。其中，內表面包括溝槽130之兩側壁面及其底面。另外，閘絕緣層142所包含之材料及其厚度範圍已如前述，因此不再詳加敘述。
閘極140分別設置於閘絕緣層142之內表面上，亦即閘極140係分別鄰接閘絕緣層142之內表面。例如，閘極140係分別位於閘絕緣層142上，且填入溝槽130中。其中，閘極140所包含材料已如前述，因此不再詳加敘述。
第一基底區150分別設置於相鄰之溝槽130間之磊晶層120中，亦即第一基底區150分別鄰接二相鄰之溝槽130。其中，第一基底區150具有自磊晶層120之頂面往下(亦即往基板110方向)延伸之第一深度，例如 為0.3-1.0μm。此外，第一基底區150之電性為與磊晶層120相反的第二導電型(例如p型)。
第二基底區160分別設置於溝槽130之側壁旁之磊晶層120中，亦即第二基底區160可分別鄰接溝槽130及第一基底區150二者。其中，第二基底區160具有自第一基底區150之底面往下(亦即往基板110方向)延伸之第二深度，例如為0.5-1.0μm。此外，第二基底區160之電性為與第一基底區150相同的第一導電型，例如p型。
源極170係分別設置於溝槽130之側壁旁之第一基底區150中，亦即源極170分別鄰接溝槽130之側壁，因而在二相鄰之溝槽130間，將設置有二源極170且各自鄰接二相鄰之溝槽130。其中，源極170所包含之材料已如前述，因此不再詳加敘述。此外，源極170之電性為與第一基底區150相反的第一導電型，例如n型。
依據另一實施例，溝槽式電晶體100之結構更包括一基底接觸摻雜區180。基底接觸摻雜區180設置於相鄰之源極170間之第一基底區150中，亦即基底接觸摻雜區180分別鄰接二相鄰之上述源極170。其中，基底接觸摻雜區180所包含之材料已如前述，因此不再詳加敘述。此外，基底接觸摻雜區180之電性為與第一基底區150相同的第二導電型，例如p型。
依據又一實施例，溝槽式電晶體100之上更包括介電層144。介電層144設置於閘極140和蝕刻罩幕層122上，藉以覆蓋在閘極140上，以使閘極140保持電絕緣狀態。介電層144之材料及形成方法已如前述，因此不再詳加敘述。
以下進一步說明溝槽式電晶體100之物理特性。由以上可知，在本發明實施例中，溝槽式電晶體100具有由上述第一基底區150與第二基底區160所形成之馬鞍型的基底區，也就是被馬鞍型基底區所環繞的區域沒有額外進行離子摻雜。而習知溝槽式電晶體之基底區則在此同一區域具有額外摻雜的離子。測試上述兩種電晶體的寄生電容(CB-D)與VB-D變化的關係圖，所得結果如圖2所示。圖2所繪為依據本發明一實施例之溝槽式電晶體與習知溝槽式電晶體之基底區-汲極區的寄生電容(CB-D)比較圖。 由圖2可知，當施以低偏壓(例如VB-D<65V)時，本發明實施例之馬鞍型基底區因具有較大的表面積，而會有較高的CB-D。但當施以較高偏壓(例如VB-D>65V)時，由於被馬鞍型基底區所圍繞的區域沒有額外的摻雜離子，將因而完全空乏，使其CB-D低於習知溝槽式電晶體的CB-D。更具體而言，將CB-D轉換為實際開關切換所需的電荷量QB-D，本發明實施例之接面電容CB-D所累積之電荷量QB-D將可低於習知溝槽式電晶體所累積之電荷量QB-D約9%。
針對具有相同摻質濃度的習知溝槽式電晶體與本發明實施例的溝槽式電晶體，進行崩潰測試(breakdown test)，結果如圖3所示。圖3所繪為依據本發明一實施例之溝槽式電晶體與習知溝槽式電晶體之逆偏電壓-電流特性比較圖。在圖3中，本實施例之基底區崩潰電壓約為1031.92V，而習知技術則約為1250.19V。此為第一基底區150、第二基底區160、習知技術基底區均採用相同摻雜濃度之結果。然而，本實施例僅需針對第一基底區150、第二基底區160，或是磊晶層120的濃度進行調整，及/或針對第一基底區150及第二基底區160的深度進行調整，即可達到特定可接受 的崩潰電壓，例如應用於耐壓1200V之產品，須在調整製程後，能達到1450V的崩潰電壓。或例如應用於耐壓600V之產品，則須在調整製程後，能達到720V的崩潰電壓。亦即，即便本實施例有崩潰電壓降低的缺點，依上述製程調整後仍可克服，而不犧牲以本實施例作為功率元件的品質。
綜合以上溝槽式電晶體及其製造方法，由於馬鞍型基底區的設置，而能降低基底區-汲極區的接面電容CB-D。亦即單位時間內僅需透過較少量的電荷轉移，即可完成一次元件的開/關，故本發明實施例之馬鞍型基底區能具有縮短元件間電荷的充/放電時間，以及加速元件開/關切換速率的功效。同時，相較於習知技術，本發明能提供製造成本更低、製程時間更短、製程步驟更簡便的U-MOSFET製程，且能達到與習知技術相同的(甚至是更好的)產品性能。
本發明在本文中僅以較佳實施例揭露，然任何熟習本技術領域者應能理解的是，上述實施例僅用於描述本發明，並非用以限定本發明所主張之專利權利範圍。舉凡與上述實施例均等或等效之變化或置換，皆應解讀為涵蓋於本發明之精神或範疇內。因此，本發明之保護範圍應以下述之申請專利範圍所界定者為準。
100:溝槽式電晶體之結構
110:基板(汲極)
120:磊晶層
140:閘極
142:閘絕緣層
144:介電層
150:第一基底區
160:第二基底區
170:源極
180:基底接觸摻雜區

Claims (10)

  1. 一種溝槽式電晶體之結構，包括：一基板，其電性為第一導電型，用以作為該溝槽式電晶體之汲極；一磊晶層，位於該基板上，其電性為該第一導電型；複數個溝槽，位於該磊晶層中；複數個閘絕緣層，分別位於該些溝槽之內表面上；複數個閘極，分別位於該些閘絕緣層之上；複數個第一基底區，分別位於相鄰之該些溝槽間之該磊晶層中，其具有自該磊晶層之頂面往下之第一深度，且其電性為與該第一導電型相反之第二導電型；複數個第二基底區，分別位於該些溝槽之側壁旁之該磊晶層中，其具有自該第一基底區之底面往下之第二深度，且其電性為該第二導電型；以及複數個源極，分別位於該些溝槽之側壁旁之該第一基底區中，其電性為該第一導電型。
  2. 如請求項1所述的溝槽式電晶體之結構，更包括一基底接觸摻雜區，位於相鄰之該些源極間之該第一基底區中，其電性為該第二導電型。
  3. 如請求項1或2所述的溝槽式電晶體之結構，更包括複數個介電層，分別覆蓋該些閘極。
  4. 一種溝槽式電晶體之製造方法，包括以下步驟： 形成一磊晶層於一基板上，該磊晶層和該基板的電性皆為第一導電型，且該基板為汲極；形成複數個源極於該磊晶層之頂面下，該些源極的電性為該第一導電型；形成複數個第一基底區於該磊晶層中，以環繞包圍該些源極，該些第一基底區的電性為第二導電型；形成複數個溝槽於該磊晶層中，並分別穿透該些源極；形成複數個第二基底區分別於該些溝槽的側壁與底部周圍之該磊晶層中，該些第二基底區的電性為該第二導電型；繼續蝕刻該些溝槽，以穿透該些第二基底區；形成複數個閘絕緣層分別於該些溝槽的側壁與底部之內表面上；以及形成複數個閘極分別於該些溝槽內。
  5. 如請求項4所述的溝槽式電晶體之製造方法，更包括在形成該些源極與該些第一基底區的步驟之間，形成複數個基底接觸摻雜區分別於該些源極之兩側的該些第一基底區中。
  6. 如請求項4所述的溝槽式電晶體之製造方法，更包括形成複數個介電層分別於該些閘極上。
  7. 如請求項4所述的溝槽式電晶體之製造方法，其中該些第二基底區的形成方法包括斜角離子植入法。
  8. 如請求項7所述的溝槽式電晶體之製造方法，其中該斜角離子植入法所用之離子植入能量為10-1000keV。
  9. 如請求項4所述的溝槽式電晶體之製造方法，其中該些溝槽的形成方法包括：形成一蝕刻罩幕層於該磊晶層之上；形成一光阻層於該蝕刻罩幕層之上；圖案化該光阻層，以暴露出部分之該蝕刻罩幕層；蝕刻該蝕刻罩幕層，以暴露出部分之該磊晶層；蝕刻該磊晶層，以形成該些溝槽；以及移除該蝕刻罩幕層。
  10. 如請求項4所述的溝槽式電晶體之製造方法，其中該些第一基底區和該些第二基底區的形成方法包括：形成一硬罩幕層於該磊晶層之上；形成一光阻層於該硬罩幕層之上；圖案化該光阻層，以暴露出部分之該硬罩幕層；蝕刻該硬罩幕層，以暴露出部分之該磊晶層；離子植入於暴露之該磊晶層中；以及移除該硬罩幕層。
TW109117956A 2020-05-29 2020-05-29 溝槽式電晶體及其製造方法 TWI752512B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109117956A TWI752512B (zh) 2020-05-29 2020-05-29 溝槽式電晶體及其製造方法
US17/011,506 US11342417B2 (en) 2020-05-29 2020-09-03 Semiconductor structure of trench transistors and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109117956A TWI752512B (zh) 2020-05-29 2020-05-29 溝槽式電晶體及其製造方法

Publications (2)

Publication Number Publication Date
TW202145354A TW202145354A (zh) 2021-12-01
TWI752512B true TWI752512B (zh) 2022-01-11

Family

ID=78705554

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109117956A TWI752512B (zh) 2020-05-29 2020-05-29 溝槽式電晶體及其製造方法

Country Status (2)

Country Link
US (1) US11342417B2 (zh)
TW (1) TWI752512B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
EP2966690B1 (en) * 2008-03-26 2020-02-26 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204179A (ja) 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
TWI222685B (en) 2003-12-18 2004-10-21 Episil Technologies Inc Metal oxide semiconductor device and fabricating method thereof
JP2009283540A (ja) * 2008-05-20 2009-12-03 Denso Corp 炭化珪素半導体装置およびその製造方法
US8680610B2 (en) * 2009-12-17 2014-03-25 Force Mos Technology Co., Ltd. Trench MOSFET having floating dummy cells for avalanche improvement
JP6584857B2 (ja) * 2015-08-11 2019-10-02 株式会社東芝 半導体装置
US9991379B1 (en) * 2016-11-17 2018-06-05 Sanken Electric Co., Ltd. Semiconductor device with a gate insulating film formed on an inner wall of a trench, and method of manufacturing the same
JP2019004010A (ja) * 2017-06-14 2019-01-10 富士電機株式会社 半導体装置およびその製造方法
JP6761389B2 (ja) * 2017-09-19 2020-09-23 株式会社東芝 半導体装置
JP2019175930A (ja) * 2018-03-27 2019-10-10 エイブリック株式会社 半導体装置及びその製造方法
JPWO2020031971A1 (ja) * 2018-08-07 2021-08-10 ローム株式会社 ＳｉＣ半導体装置
JP7184090B2 (ja) * 2018-10-10 2022-12-06 サンケン電気株式会社 半導体装置及びその製造方法
JP7188230B2 (ja) * 2019-03-28 2022-12-13 株式会社デンソー 半導体装置
JP7354035B2 (ja) * 2020-03-19 2023-10-02 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
EP2966690B1 (en) * 2008-03-26 2020-02-26 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
US20210376087A1 (en) 2021-12-02
US11342417B2 (en) 2022-05-24
TW202145354A (zh) 2021-12-01

Similar Documents

Publication Publication Date Title
US9865694B2 (en) Split-gate trench power mosfet with protected shield oxide
US10741453B2 (en) FinFET device
US20230335640A1 (en) Semiconductor structure and associated fabricating method
US20160197075A1 (en) Fin field effect transistors and fabrication method thereof
TW201743445A (zh) 高壓電晶體裝置及其製造方法
US20120217583A1 (en) Semiconductor device and method for forming the same
US10043804B2 (en) LDMOS design for a FinFET device
US8962430B2 (en) Method for the formation of a protective dual liner for a shallow trench isolation structure
CN112825327A (zh) 半导体结构及其形成方法
US10741451B2 (en) FinFET having insulating layers between gate and source/drain contacts
TWI759878B (zh) 半導體元件及其製造方法
US20090152670A1 (en) Semiconductor device and method of fabricating the same
US9954067B2 (en) Semiconductor device and manufacturing method thereof
TWI752512B (zh) 溝槽式電晶體及其製造方法
TW202240874A (zh) 垂直通道矽場效應電晶體的製造製程
CN112951765B (zh) 半导体结构及其形成方法
US11742207B2 (en) Semiconductor device and manufacturing method thereof
US11316043B2 (en) Semiconductor transistor device and method of manufacturing the same
CN114664661A (zh) 半导体结构的形成方法
CN116648791A (zh) 包括定位的金属硅化物的环绕接触体