JP7463483B2 - 半導体装置 - Google Patents
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Description
<半導体パッケージ>
図13は、半導体装置1が組み込まれた半導体パッケージ71の模式的な平面図である。図14は、図13の半導体パッケージ71の実装構造を示す断面図である。
<半導体モジュール>
図15は、半導体装置1が組み込まれた半導体モジュール91の模式的な平面図である。図16は、図15の半導体モジュール91の樹脂製ベース部92を省略した図である。図17は、図15の半導体モジュール91によって構成されたインバータ回路101を示す図である。
(項1)互いに並列に接続されたメインIGBTセルおよびセンスIGBTセルを備える半導体層と、前記センスIGBTセルのゲート配線部を利用して形成された第1抵抗値を有する第1抵抗部、および前記第1抵抗値よりも高い第2抵抗値を有する第2抵抗部と、前記第1抵抗部および前記第2抵抗部に、互いに異なる経路で電気的に接続されたゲート配線と、前記ゲート配線と前記第1抵抗部との間に設けられた第1ダイオードと、前記ゲート配線と前記第2抵抗部との間に前記第1ダイオードとは逆向きに設けられた第2ダイオードと、前記半導体層上に配置され、前記メインIGBTセルのエミッタに電気的に接続されたエミッタ電極と、前記半導体層上に配置され、前記センスIGBTセルのエミッタに電気的に接続されたセンスエミッタ電極とを含む、半導体装置。
(項2)前記センスIGBTセルのゲート配線部は、前記センスIGBTセルを各セル単位に分割する所定の配線パターンで形成されたゲート電極を含み、前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ゲート電極の周縁部に配置されている、項1に記載の半導体装置。
(項3)前記ゲート電極は、ストライプパターンを含み、前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ストライプパターンのゲート電極の一端部およびその反対側の他端部に配置されている、項2に記載の半導体装置。
(項4)前記第1抵抗部は、前記第2抵抗部に比べて短い配線長を有している、項1~3のいずれか一項に記載の半導体装置。
(項5)前記第1抵抗部は、前記第2抵抗部に比べて広い配線幅を有している、項1~4のいずれか一項に記載の半導体装置。
(項6)前記第1ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第1堆積層からなり、前記第2ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第2堆積層からなる、項1~5のいずれか一項に記載の半導体装置。
(項7)前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の全周を取り囲むように形成されている、項6に記載の半導体装置。
(項8)前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の一部を選択的に取り囲むように形成されている、項6に記載の半導体装置。
(項9)前記第1堆積層および/または前記第2堆積層は、ドープトポリシリコンからなる、項6~8のいずれか一項に記載の半導体装置。
(項10)前記ゲート配線は、前記第1堆積層の中央部および前記第2堆積層の周縁部に接続され、前記半導体装置は、前記第1堆積層の周縁部と前記第1抵抗部とを接続する第1コンタクト配線と、前記第2堆積層の中央部と前記第2抵抗部とを接続する第2コンタクト配線とを含む、項6~9のいずれか一項に記載の半導体装置。
(項11)前記第1抵抗部および前記第2抵抗部は、前記第1堆積層および前記第2堆積層と同じ堆積層を用いて形成されている、項6~10のいずれか一項に記載の半導体装置。
(項12)前記ゲート配線は、主線部と、前記主線部から分岐した第1分岐部および第2分岐部とを含み、前記第1分岐部および前記第2分岐部は、それぞれ、前記第1ダイオードおよび前記第2ダイオードに接続されている、項1~11のいずれか一項に記載の半導体装置
(項13)前記半導体層の裏面に配置され、前記メインIGBTと前記センスIGBTとの間で共通のコレクタ電極を含む、項1~12のいずれか一項に記載の半導体装置。
2 半導体基板
3 p+型コレクタ領域
4 n型バッファ領域
5 n-型ドリフト領域
6 メインエミッタ電極
7 ゲート配線
8 センスエミッタ電極
10 コレクタ電極
12 外周配線部
15 オン側フィンガー
16 オフ側フィンガー
21 ドライバIC
25 センスセル領域
26 メインセル領域
27 センス側トレンチ
28 メイン側トレンチ
29 オン側コンタクト部
30 オフ側コンタクト部
31 センスセル
32 メインセル
33 オン側ダイオード
34 オフ側ダイオード
35 p型ベース領域
36 ゲート絶縁膜
37 センス側ゲート電極
38 メイン側ゲート電極
39 オン側抵抗配線
40 オフ側抵抗配線
41 (オン側)p型部
42 (オン側)n型部
43 (オフ側)p型部
44 (オフ側)n型部
46 n+型エミッタ領域
47 n+型エミッタ領域
50 層間絶縁膜
60 オン側コンタクト配線
61 オフ側コンタクト配線
Claims (19)
- 互いに並列に接続されたメインIGBTセルおよびセンスIGBTセルを備える半導体層と、
前記センスIGBTセルのゲート配線部を利用して形成された第1経路と、
前記第1経路に設けられた第1抵抗値を有する第1抵抗部と、
前記センスIGBTセルの前記ゲート配線部を利用して前記第1経路とは異なる経路で形成され、前記メインIGBTセルのゲート配線部において前記第1経路と合流する第2経路と、
前記第2経路に設けられ、前記第1抵抗値よりも高い第2抵抗値を有する第2抵抗部とを含み、
前記センスIGBTセルは、ゲート電極により各セル単位に分割されたストライプパターンであり、
前記第1抵抗部および前記第2抵抗部は、前記センスIGBTセルの前記ゲート電極を挟んで、かつ前記センスIGBTセルのストライプ方向において互いに離間して対向して配置されており、
前記センスIGBTセルは、前記半導体層のある一辺に近接して設けられている、半導体装置。 - 前記第1抵抗部は、前記ゲート電極の周縁部に配置されている、請求項1に記載の半導体装置。
- 前記メインIGBTセルは、前記センスIGBTセルのストライプパターンと同じ方向に延びるストライプパターンである、請求項1または2に記載の半導体装置。
- 前記センスIGBTセルは、前記メインIGBTセルに流れる電流量を監視する、請求項1~3のいずれか一項に記載の半導体装置。
- 前記第1抵抗部および前記第2抵抗部は、前記センスIGBTセルのストライプ方向において前記センスIGBTセルを挟んで互いに離間して対向して配置されている、請求項1~4のいずれか一項に記載の半導体装置。
- 前記メインIGBTセルに電気的に接続された第1ダイオードをさらに備え、
前記第1ダイオードは、前記半導体層上のコーナ部に配置されている、請求項1~5のいずれか一項に記載の半導体装置。 - 前記第1経路において、前記第1抵抗部に対して前記センスIGBTセルの反対側に形成された第1ダイオードと、
前記第2経路において、前記第2抵抗部に対して前記センスIGBTセルの反対側に形成され、かつ前記第1ダイオードとは逆向きに設けられた第2ダイオードとを含む、請求項1に記載の半導体装置。 - 前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ゲート電極の周縁部に配置されている、請求項7に記載の半導体装置。
- 前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ストライプパターンのゲート電極の一端部およびその反対側の他端部に配置されている、請求項8に記載の半導体装置。
- 前記第1抵抗部は、前記第2抵抗部に比べて短い配線長を有している、請求項7~9のいずれか一項に記載の半導体装置。
- 前記第1抵抗部は、前記第2抵抗部に比べて広い配線幅を有している、請求項7~10のいずれか一項に記載の半導体装置。
- 前記第1ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第1堆積層からなり、
前記第2ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第2堆積層からなる、請求項7~11のいずれか一項に記載の半導体装置。 - 前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の全周を取り囲むように形成されている、請求項12に記載の半導体装置。
- 前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の一部を選択的に取り囲むように形成されている、請求項12に記載の半導体装置。
- 前記第1堆積層および/または前記第2堆積層は、ドープトポリシリコンからなる、請求項12~14のいずれか一項に記載の半導体装置。
- 前記第1堆積層の中央部および前記第2堆積層の周縁部に接続されたゲート配線を含み、
前記半導体装置は、前記第1堆積層の周縁部と前記第1抵抗部とを接続する第1コンタクト配線と、前記第2堆積層の中央部と前記第2抵抗部とを接続する第2コンタクト配線とを含む、請求項12~15のいずれか一項に記載の半導体装置。 - 前記第1抵抗部および前記第2抵抗部は、前記第1堆積層および前記第2堆積層と同じ堆積層を用いて形成されている、請求項12~16のいずれか一項に記載の半導体装置。
- 前記第1抵抗部および前記第2抵抗部に電気的に接続されたゲート配線を含み、
前記ゲート配線は、主線部と、前記主線部から分岐した第1分岐部および第2分岐部とを含み、
前記第1分岐部および前記第2分岐部は、それぞれ、前記第1ダイオードおよび前記第2ダイオードに接続されている、請求項7~17のいずれか一項に記載の半導体装置。 - 前記半導体層上に配置され、前記メインIGBTセルに電気的に接続された第1電極と、
前記半導体層上に配置され、前記センスIGBTセルに電気的に接続されたセンス第1電極と、
前記半導体層の裏面に配置され、前記メインIGBTセルと前記センスIGBTセルとの間で共通の第2電極とを含む、請求項1~18のいずれか一項に記載の半導体装置。
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