JP2010177454A - 絶縁ゲート型半導体装置 - Google Patents

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gate
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element region
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English (en)
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Takuji Miyata
拓司 宮田
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Sanyo Electric Co Ltd
System Solutions Co Ltd
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Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
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Abstract

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部と非重畳で保護ダイオードを配置する。ゲートパッド部下方にセルおよび１層目のソース電極層を配置でき、ソース電極層内の抵抗の偏りを小さくできる。更に、保護ダイオードを素子領域と隣接してその外側のチップ端部で且つ、ゲートパッド部と直近に配置する。これにより効率的にトランジスタ動作を行える素子領域を大きく確保でき、且つ配線部下方の第１ソース電極層抵抗を低減できる。
【選択図】図１

Description

本発明は絶縁ゲート型半導体装置に関し、特に、トランジスタセルが配置されない無効領域を低減し、素子領域の面積を向上できる絶縁ゲート型半導体装置に関する。
絶縁ゲート型半導体装置では、基板の一主面にソース電極層、ゲート電極層が設けられ、それぞれに例えばバンプ電極やボンディングワイヤなどの外部接続手段が固着される。
また、電極部での抵抗を低減するため、基板表面の電極を２層構造にした絶縁ゲート型半導体装置も知られている。
図１１を参照し、従来の２層の電極構造を有する絶縁ゲート型半導体装置２００について、ＭＯＳＦＥＴを例に説明する。図１１は断面図である。
素子領域２２０には、ＭＯＳＦＥＴのトランジスタセル（以下セル）２２５が構成されている。
セル２２５は、ｎ＋シリコン半導体基板２０１上にｎ−型エピタキシャル層２０２を設けてドレイン領域とし、その表面に設けたｐ型のチャネル層２０４に形成される。トレンチ２０８は、チャネル層２０４を貫通して設けられ、トレンチ２０８内壁にはゲート酸化膜２１１を設ける。ゲート電極２１３は、トレンチ２０８に埋設され、ポリシリコンのパターニングにより形成される連結部（ここでは不図示）により、第１ゲート電極層２１８と接続し、さらに保護ダイオードＤｉに接続する。
ソース領域２１５は、トレンチ２０８に隣接したチャネル層２０４表面にｎ＋型不純物を注入した拡散領域である。また、隣接するソース領域２１５間のチャネル層２０４表面には、ｐ＋型不純物の拡散領域であるボディ領域２１４が設けられる。ゲート電極２１３上に層間絶縁膜２１６が設けられ、層間絶縁膜２１６間のコンタクトホールを介して、第１ソース電極層２１７がソース領域２１５とボディ領域２１４とコンタクトする。
第１ゲート電極層２１８は、保護ダイオードＤｉ上に配置され、保護ダイオードＤｉの一端と接続する。保護ダイオードＤｉの一端は、ゲート電極２１３と接続し、保護ダイオードＤｉの他端は、第１ソース電極層２１７と接続する。
第１ソース電極層２１７は、素子領域２２０上の全面を覆って設けられ、セル２２５のソース領域２１５とボディ領域２１４と接続する。また、第１ゲート電極層２１８は、素子領域２２０外の基板表面上方に設けられる。
電極部での抵抗低減のため、第１ソース電極層２１７上には部分的に設けられた例えば窒化膜２２１を介して、第１ソース電極層２１７とコンタクトする第２ソース電極層２２７が設けられ、第１ゲート電極層２１８上には部分的に設けられた窒化膜２２１を介して、第１ゲート電極層２１８とコンタクトする第２ゲート電極層２２８が形成される。
第２ソース電極層２２７、第２ゲート電極層２２８上には、チップの最表面となる窒化膜２２３が設けられ、当該窒化膜２２３には開口部が設けられる。開口部から露出した第２ゲート電極層２２８の一部および第２ソース電極層２２７の一部が、それぞれ、外部接続手段の固着領域(以下ゲートパッド部２２８ｐ、ソースパッド部２２７ｐ)となる。窒化膜２２１はゲートパッド部２２８ｐ、ソースパッド部２２７ｐ下方に設けられ、ワイヤボンド時の衝撃を緩和する。（例えば特許文献１参照。）。
図１２は、従来の半導体チップ２１０の一例を示す平面図である。尚ここでは一例として、外部接続手段としてバンプ電極を用いて、実装基板にフリップチップ実装される半導体チップを示す。また半導体チップは、ドレイン領域を共通として１つの基板（チップ）に２つのＭＯＳＦＥＴの素子領域を集積化した場合（以下共通ドレイン型ＭＯＳＦＥＴ）を例に示す。尚、図１１と同一構成要素は同一符号で示す。
共通ドレイン型ＭＯＳＦＥＴ２１０は、基板（チップ）の一主面に２つのゲートパッド部２２８ｐ、２２８ｐ’および２つのソースパッド部２２７ｐ、２２７ｐ’が設けられ、これらのパッド部に外部接続手段としてそれぞれゲートバンプ電極２３８、２３８’およびソースバンプ電極２３７、２３７’が設けられる。電流は、一方のソースバンプ電極２３７から共通のドレイン領域を通過し、他方のソースバンプ電極２３７’に流れる。
そして、ゲートパッド部２２８ｐ下方には、これと重畳してこれより小さい保護ダイオードＤｉが設けられる。保護ダイオードＤｉは一端が第１ゲート電極層２１８と接続し、他端が第１ソース電極層２１７に接続する（図１１参照）。第１ゲート電極層２１８は、基板の周囲に配置されたゲート引き出し電極２１８ｗまで延在され、さらにゲート電極（不図示）と接続する。
特開２００７−４２８１７号公報
図１１、図１２（Ｂ）の如く、ゲートパッド部２２８ｐ下方には、これと重畳してコンタクトする第１ゲート電極層２１８が設けられ、その下方には通常、ゲート−ソース間の保護ダイオードＤｉが配置される。ゲートパッド部２２８ｐ、第１ゲート電極層２１８および保護ダイオードＤｉは重畳し、保護ダイオードＤｉはゲートパッド部２２８ｐより小さい面積で設けられる（図１２）。
保護ダイオードＤｉは、基板表面に絶縁膜を介してポリシリコンを所望の形状にパターンニングして形成している。従ってその構造あるいは製造方法上、保護ダイオードＤｉ下方には、第１ソース電極層２１７および第１ソース電極層２１７に覆われて接続するトランジスタセルを配置することはできない。すなわち、セルは破線の素子領域２２０内に配置される（図１２）。
また、ゲートパッド部２２８ｐと保護ダイオードＤｉが重畳し、素子領域２２０の最外周のセルよりも素子領域２２０の内側に配置される。このため、チップ周辺の１層目のゲート引き出し電極２１８ｗからゲートパッド部２２８ｐに接続するため、１層目に配線部２２８ｗを設ける必要がある。そして、配線部２２８ｗ下方には、これと重畳して保護ダイオードＤｉに接続するポリシリコン層の配線部も配置されるため、この下方にも第１ソース電極２１７およびセルが配置できない問題がある。
ゲートパッド部２２８ｐの面積は、外部接続手段としてボンディングワイヤなどを採用した場合には小さいものでも一辺（直径）が数十μｍ程度必要であり、バンプ電極を採用した場合には一辺（直径）が３００μｍ以上必要になる場合もある。
一方、保護ダイオードＤｉの面積は耐圧によって決定するが、ゲートパッド部２２８ｐの面積より小さくても十分な耐圧が得られる場合が多い。つまり、図１２（Ｂ）では保護ダイオードＤｉをゲートパッド部２２８ｐ、第１ゲート電極層２１８と同等の大きさで示しているが、実際は、通常、ポリシリコン層をゲートパッド部２２８ｐ、第１ゲート電極層２１８と同等の大きさで形成し、ポリシリコン層内にゲートパッド部２２８ｐ、第１ゲート電極層２１８より小さく保護ダイオードＤｉを形成している。
しかし従来では、ゲートパッド部２２８ｐの下方にこれと重畳して保護ダイオードＤｉが設けられ、トランジスタセルが配置できない構造であったため、素子領域として実質的に機能しない無効領域の面積が大きくなり、特性の改善にも限界があった。
耐圧によって保護ダイオードＤｉが小さくてよい場合において、たとえ保護ダイオードＤｉの面積をゲートパッド部２２８ｐの面積より縮小したとしても、ゲートパッド部２２８ｐの下方にはトランジスタセルが配置できない。
また、セルがゲートパッド部２２８ｐの下方に配置されず、その周囲に配置される従来構造では、特に、セルの均一動作化が図りにくい問題もあった。すなわち、第１ソース電極層２１７および第２ソース電極層２２７（以下、両者は同じパターンなのでソース電極層で総称）は、ゲートパッド部２２８ｐの配置領域を除いてパターンニングされる。つまり、ソース電極層内を基板の表面に対して水平方向に流れる電流は、ソースパッド部２２７ｐから遠い領域ではゲートパッド部を迂回して流れ、ソース電極層内の抵抗が増加する問題がある。
尚、この問題は、フリップチップ実装構造の半導体チップに限らず、外部接続手段がボンディングワイヤであっても、金属プレートであっても、同様である。
更に、図１２では共通ドレイン型ＭＯＳＦＥＴを示したが、ドレイン電極をソース電極層およびゲート電極層と同一主面に引き出すアップドレイン構造のＭＯＳＦＥＴや、ドレイン電極を裏面に設ける通常のＭＯＳＦＥＴでも同様の問題が生じる。
ここでさらにこの問題を詳細に説明する。半導体チップの各パッド部の位置は、パターンの制約などによりその位置をチップの特性に応じて適宜選択できない場合がある。一例として、バンプ電極２３７、２３７’、２３８、２３８’を設けるような構造の場合には、各バンプ電極２３７、２３７’、２３８、２３８’の位置は実装基板上のパターンの制約を受け、例えばユーザの要求などにより、パッド部の位置が決められる。特に、チップサイズが大きくなるほど各バンプ電極の位置がチップ周辺からチップの周辺より中心寄りに配置される場合が多くなる。このため、ソースパッド部２２７ｐ、ゲートパッド部２２８ｐも、素子領域２２０の最外周に配置されるセルより、内側に設けられる場合がある。
図１２の場合には、入力端子となる一方のソースバンプ電極２３７から基板内部（共通のドレイン領域）を経由し、出力端子となる他方のソースバンプ電極２３７’に至る電流経路が形成される。
このとき、それぞれのＭＯＳＦＥＴのソース電極層を流れる電流に着目すると、ソースパッド部２２７ｐ（２２７ｐ’も同様）から、ソース電極層の端部に至る経路となる。このとき、ゲートパッド部２２８ｐが、素子領域２２０の最外周に配置されるセルより内側にあると、ゲートパッド部２２８ｐの周囲、特にゲートパッド部２２８ｐとチップ端部の間（一点鎖線部分）に配置されたセルに流れる電流は、ソースバンプ電極２３７からゲートパッド部２２８ｐの周囲を迂回する経路となる。つまりソースパッド部２２７ｐに近いセルよりも、ソース電極層を流れる経路が長くなり、抵抗が高くなる。
このため、素子領域内で電流経路が短く低抵抗のセルが配置される領域（ソースバンプ電極２３７、２３７’の周囲）と電流経路が長く抵抗が高くなるセルが配置される領域ｒ１（一点鎖線部分）が生じる。低抵抗のセルは動作が良好であるが、高抵抗のセルは動作が鈍くこの偏りが大きくなると、素子領域内のセルが均一動作しにくい状態となる。これにより、スイッチング特性が悪化する問題がある。
また、ゲートパッド部２２８ｐと素子領域２２０の端部に挟まれた領域ｒ２は、ソース電極層が配置される幅が狭く、この領域を通過した先のセルでは、抵抗が大きくなり、均一動作がしにくい問題となる。
この問題は、共通ドレイン型ＭＯＳＦＥＴに限らず、アップドレイン構造のＭＯＳＦＥＴや、チップ裏面にドレイン電極を有する通常のＭＯＳＦＥＴであっても同様である。すなわち、ゲートパッド部が、素子領域の最外周のトランジスタセルより内側に入り込むように形成され、ソース電極層を流れる電流がゲートパッド部を迂回するようにトランジスタセルが配置されるものであれば、同様の問題が生じる。
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該半導体基板に設けられ絶縁ゲート型トランジスタのセルが複数配置された素子領域と、前記半導体基板上に設けられて前記素子領域の一の部分と直接接触せず上方を覆い、該素子領域に接続する第１端子電極層と、前記半導体基板上に設けられて前記素子領域の他の部分と直接接触せず上方を覆い、該素子領域に制御信号を印加する外部接続手段が固着するパッド部を有する第２端子電極層と、前記素子領域外で該素子領域に隣接して設けられた保護ダイオードとを具備し、前記パッド部と前記保護ダイオードを非重畳でかつ直近に配置することにより解決するものである。
本発明に依れば、第１に、ゲートパッド部を有するゲート電極層と、その下層で、ゲート引き出し電極に接続する他のゲート電極層の２層構造とし、ゲートパッド部を保護ダイオードと非重畳とすることで、ゲートパッド部下方にトランジスタセルの一部を配置できる。
保護ダイオードは、ゲートパッド部より小さくても耐圧の確保に十分な場合が多いが、その場合でも従来では両者を重畳させており、トランジスタセルが配置できない無効領域が大きかった。
しかし、本実施形態では、保護ダイオードを耐圧確保に必要な面積まで縮小し、更にゲートパッド部が保護ダイオードとの非重畳となるため、ゲートパッド部下方にトランジスタセルを配置できる。これにより、トランジスタとして有効に動作する素子領域を拡大できる。すなわち、同一チップサイズであれば、素子領域の拡大によりオン抵抗低減を実現できる。あるいは、同じ素子領域の面積を維持する場合には、チップサイズを縮小することができる。
更に、ゲートパッド部と保護ダイオードを直近に配置することで、ソース電極層を流れる電流の抵抗値の増加を防止できる。すなわち、２層目のゲート電極層（第２ゲート電極層）の一部であるゲートパッド部は、１層目のゲート電極層（第１ゲート電極層）を介して、基板表面に設けられた保護ダイオードに接続させるが、ゲートパッド部および保護ダイオードは、外部との接続や特性上、その配置に制約を受ける場合がある。この場合、第２ゲート電極層には、ゲートパッド部と保護ダイオードを接続する配線部が必要となる。本実施形態では、ソース電極層も２層構造であり、配線部が配置される領域では、ソース電極層が１層構造となるため、１層目のソース電極層（第１ソース電極層）内を流れる電流の抵抗が高くなる問題がある。しかし本実施形態によれば、配線部の距離を最短にできる。このため、配線部の面積（幅）を特性や製造工程の制約を考慮して可能な限り小さくすることで、抵抗の増加を防止できる。
第２に、ゲートパッド部の下方には第１ソース電極層およびトランジスタセルを配置でき、第１ソース電極層は、チップの端部に至るまで、保護ダイオードの形成領域を除いて形成できる。従って、第１ソース電極層の端部に配置されるセルであっても、ゲートパッド部を迂回するような電流経路が形成されるものがなくなる。つまり、素子領域の全てのセルがソースパッド部から直線的な（最短距離で）電流経路が形成されるセルとなり、従来と比較して抵抗の偏りを低減でき、ＭＯＳＦＥＴの特性を向上できる。
第３に、保護ダイオードは、ゲートパッド部の直近で且つ、素子領域外で素子領域に隣接して設けられ、ソースパッド部から可能な限り遠方に配置する。ソースパッド部から遠い領域は、素子領域およびソース電極層が配置されていたとしてもトランジスタ動作しにくく、高抵抗となるため素子領域として有効に活用できる領域とはいえない。本実施形態では、その領域に保護ダイオードを配置することによって有効にトランジスタ動作する素子領域を効率的に確保することができる。
第４に、配線部を抵抗において許容できる範囲で幅広に設けることにより、配線部下方の段差による切断を防止できる。
第５に、従来の２層の電極構造からマスクパターンを変更するのみで実施できる利点を有する。
本発明の第１実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第１実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第１実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の第１実施形態の比較例の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第１実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の実施形態の絶縁ゲート型半導体装置を説明する特性図である。 本発明の第２実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第２実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第３実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第４実施形態の絶縁ゲート型半導体装置を説明する断面図である。 従来の絶縁ゲート型半導体装置を説明する断面図である。 従来の絶縁ゲート型半導体装置を説明する平面図である。
本発明の実施の形態を図１から図１０を参照して、素子領域にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のトランジスタセル（以下、セル）が配置される場合を例に詳細に説明する。
第１の実施形態は、一例として本実施形態のＭＯＳＦＥＴ１０、１０’が、ドレイン領域を共通として１つの基板（チップ）に２個集積化された共通ドレイン型ＭＯＳＦＥＴ１００の場合である。共通ドレイン型ＭＯＳＦＥＴ１００は、例えばＭＯＳＦＥＴ１０のソース電極が入力端子と接続し、他方のＭＯＳＦＥＴ１０’のソース電極が出力端子と接続する。
図１は、共通ドレイン型ＭＯＳＦＥＴ１００の平面図であり、図１（Ａ）がチップ全体の平面図、図１（Ｂ）がゲートパッド部付近の拡大図である。また、図２は、ＭＯＳＦＥＴ全体の各電極層を示す平面図であり、図２（Ａ）が１層目の平面図であり、図２（Ｂ）が２層目の平面図である。更に、図３は、図１（Ｂ）のａ−ａ線断面図である。
ＭＯＳＦＥＴ１０、１０’は、いずれも本実施形態の構造を有しており、基板（チップ）１の中心線Ｘ−Ｘに対して例えば線対称に配置される。ＭＯＳＦＥＴ１０、１０’は同一の構成であるので、以下、ＭＯＳＦＥＴ１０について、説明する。
ＭＯＳＦＥＴ１０は、一導電型半導体基板と、一導電型半導体層と、素子領域と、第１端子電極層と、第２端子電極層とから構成される。
図１および図２を参照して説明する。基板表面に多数のＭＯＳＦＥＴのセルが配置された素子領域（破線）２０が設けられ、素子領域２０の全面を覆って、第１端子電極に接続する１層目の第１端子電極層１７（図１（Ｂ）の二点鎖線、図２（Ａ））が設けられる。第１端子電極とは、トランジスタの１の端子（例えばソース端子）に接続する電極をいう。すなわち１層目の第１端子電極層とは、ここでは第１ソース電極層１７である。チップ端部の基板表面には、ゲート−ソース間にＭＯＳＦＥＴのゲート絶縁膜を保護する保護ダイオードＤｉが設けられる。
ここでチップの端部に保護ダイオードＤｉを配置する、とは、素子領域２０の外側で素子領域２０と近接し、且つ、保護ダイオードの少なくとも１つの辺と該辺と近接するチップ（半導体基板）の一辺との間にセルが配置されない領域に保護ダイオードＤｉを配置することをいう。
ここでは、一例として保護ダイオードＤｉの外周端を構成するポリシリコン層の一辺がＭＯＳＦＥＴ１０（チップ）の短辺に沿うように、短辺の中央付近の素子領域２０外に配置された場合を示す。
保護ダイオードＤｉは、例えば矩形または八角形状のポリシリコン層に、環状のｎ型半導体領域およびｐ型半導体領域を、同心円状に交互に配置してｐｎ接合を複数設けた、双方向ダイオードである。
保護ダイオードＤｉ上には、第２端子電極に接続する１層目の第２端子電極層１８（図１（Ｂ）の二点鎖線、図２（Ａ）））が設けられる。第２端子電極とは、トランジスタの制御端子（ゲート端子）に接続する電極をいう。すなわち、１層目の第２端子電極層とは、第１ゲート電極層１８である。
第１ソース電極層１７および第１ゲート電極層１８上には開口部ＯＰを有する絶縁膜（例えば窒化膜または酸化膜）を介して２層目の第１端子電極層（第２ソース電極層）２７および２層目の第２端子電極層（第２ゲート電極層）２８が設けられる（図１（Ｂ）、図２（Ｂ））。
第２ソース電極層２７は、外部接続手段が固着するパッド部（ソースパッド部２７ｐ）を有する。ソースパッド部２７ｐは、例えば、第２ソース電極層２７を覆い、チップ最表面となる絶縁膜（不図示）に設けた開口部から露出した第２ソース電極層２７の一部である。絶縁膜は例えば窒化膜、酸化膜、ポリイミドなどであり以下窒化膜を例に説明する。ソースパッド部２７ｐには例えば入力端子と接続し、外部接続手段となる例えばバンプ電極（ソースバンプ電極）が固着する。
第２ゲート電極層２８は、外部接続手段が固着するパッド部（ゲートパッド部２８ｐ）と、配線部２８ｗと、コンタクト部２８ｃを有する（図１、図２（Ｂ））。ゲートパッド部２８ｐは、例えば、第２ゲート電極層２８を覆い、チップ最表面となる窒化膜（不図示）に設けた開口部から露出した第２ゲート電極層２８の一部である。ゲートパッド部２８ｐには制御端子と接続し、外部接続手段となる例えばバンプ電極（ゲートバンプ電極：不図示）が固着する。
コンタクト部２８ｃは、例えば保護ダイオードＤｉと重畳するパターンに設けられ、開口部ＯＰを介して、その下方の第１ゲート電極層１８と接続する。
配線部２８ｗは、第１ゲート電極層１８上に延在し、ゲートパッド部２８ｐとコンタクト部２８ｃとを接続する。
本実施形態では、保護ダイオードＤｉをチップ端部に配置し、且つゲートパッド部２８ｐと保護ダイオードＤｉが非重畳で直近に配置される。すなわち、保護ダイオードＤｉは、ゲートパッド部２８ｐまでの距離ＬＧが最短となる位置に配置される。
ゲートパッド部２８ｐから保護ダイオードＤｉまでの距離ＬＧとは、例えば図１の如く円形にゲートパッド部２８ｐを形成した場合はその中心から、例えば円形の保護ダイオードＤｉの中心までの距離をいう。ゲートパッド部２８ｐと保護ダイオードＤｉの距離ＬＧを最短に、すなわち、両者を直近に配置することで、ゲートパッド部２８ｐと、第１ゲート電極層１８を介して保護ダイオードＤｉと接続するコンタクト部２８ｃとが直近に配置され、配線部２８ｗはゲートパッド部２８ｐとコンタクト部２８ｃ（保護ダイオードＤｉ）とを最短距離で接続するパターンで設けられる。これにより、ソース電極層を流れる電流の抵抗値の増加を防止できる。
基板（チップ）の周辺付近には、ゲート引き出し電極１８ｗが配置される。ゲート引き出し電極１８ｗは、その下方でこれと重畳するポリシリコン層（不図示）を介して素子領域２０の各ゲート電極と接続する。またゲート引き出し電極１８ｗは、第１ゲート電極層１８と接続し、さらにコンタクト部２８ｃおよび配線部２８ｗを経由してゲートパッド部２８ｐに接続する。
図３を参照して、半導体基板ＳＢは、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を積層してなり、ドレイン領域を構成する。ｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には一主面の平面パターンにおいて格子状またはストライプ状にパターニングされる。
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセル２１となり、これが多数個集まってＭＯＳＦＥＴの素子領域２０を構成している。
尚本実施形態では便宜上、ゲート電極１３に沿ったチャネルが形成され、トランジスタの動作をするセル２１が配置される領域を素子領域２０とする。すなわち、最外周のセル２１のソース領域１５の配置領域までを素子領域２０として説明する。
また基板の外周端には、高濃度のｎ型不純物領域であるアニュラーが設けられ、チャネル層４の端部には、高濃度のｐ型不純物領域であるガードリングが設けられるが、図示は省略する。
更に図１（Ａ）では、共通ドレイン型ＭＯＳＦＥＴ１００であるため、ドレイン領域となる基板ＳＢ裏面に電極層（ドレイン電極）は設けられないが、一般的な縦型の（電流経路が基板ＳＢの厚み方向に形成される）ＭＯＳＦＥＴであれば基板ＳＢ裏面にドレイン電極（不図示）が設けられる。
ゲート電極１３上には層間絶縁膜１６が設けられる。第１ソース電極層１７は基板ＳＢ上に設けられて素子領域２０の全面を覆い、層間絶縁膜１６間から露出したソース領域１５およびボディ領域１４とコンタクトする。
第１ソース電極層１７上には第１絶縁膜（例えば、窒化膜、酸化膜）２３が設けられ、その上に第２ソース電極層２７が設けられる。第２ソース電極層２７は、第１絶縁膜２３を開口して露出した第１ソース電極層１７とコンタクトし、素子領域２０のソース領域１５と接続する。
素子領域２０外の基板１表面には、絶縁膜１１を介して、保護ダイオードＤｉが設けられる。保護ダイオードＤｉは例えば、ポリシリコンをパターンニングしてｐ型不純物領域をｎ型不純物領域を交互に、同心円のリング状に配置し、ＭＯＳＦＥＴ１０のソース−ゲート間に接続される。
第１ゲート電極層１８は、保護ダイオードＤｉと重畳して素子領域２０外の基板ＳＢ上に設けられ、基板１の端部に設けられたゲート引き出し電極１８ｗと接続する（図１）。ゲート引き出し電極１８ｗと第１ゲート電極層１８は、例えば同じ金属層で同じ層に連続してパターンニングされる。
ゲート引き出し電極１８ｗは、ゲート電極１３を基板１の表面（基板１の周囲）に引き出したポリシリコン層（不図示）と重畳して設けられ、これとコンタクトしてゲート電極１３と接続する。
第１ゲート電極層１８上には第１絶縁膜２３が設けられ、その上に第２ゲート電極層２８が設けられる。第２ゲート電極層２８は、第１絶縁膜２３を開口して露出した第１ゲート電極層１８とコンタクトし、第１ゲート電極層１８およびゲート引き出し電極１８ｗを介して素子領域２０のゲート電極１３と接続する。また第２ゲート電極層２８は、第１ゲート電極層１８を介して保護ダイオードＤｉの一端と接続する。保護ダイオードＤｉの他端は、第１ソース電極層１７と接続する。
第２ソース電極層２７は、素子領域２０の一部分を覆い、第２ゲート電極層２８は、第２ソース電極層２７で覆われない素子領域２０上を覆う。すなわち、第２ゲート電極層２８下方に第１ソース電極層１７の一部が配置される。
第２ソース電極層２７および第２ゲート電極層２８上には、チップの最表面となる第２絶縁膜（例えば窒化膜およびその上に設けたソルダーレジスト）２５が設けられる。第２絶縁膜２５の所望の領域を開口して露出した第２ゲート電極層２８の一部は、例えばバンプ電極（ゲートバンプ電極３８）などの外部接続手段の固着領域（ゲートパッド部２８ｐ）となる。なお、第２絶縁膜２５がない場合もあるが、その場合も外部接続手段の固着領域をゲートパッド部２８ｐとする。
ゲートパッド部２８ｐには、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２４が設けられる。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ例えば２μｍ）、金（Ａｕ：厚さ例えば５００Å）をこの順で積層した金属層である。そして、ＵＢＭ２４を下地電極とする例えばスクリーン印刷によりゲートバンプ電極３８を設ける。ゲートバンプ電極３８の直径は例えば約３００μｍである。
また第２絶縁膜２５の所望の領域を開口して露出した第２ソース電極層２７の一部は、例えばバンプ電極（ソースバンプ電極３７）などの外部接続手段の固着領域（以下ソースパッド部２８ｐ）となる。ソースパッド部２７ｐには、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２４を介して、ソースバンプ電極３７が設けられる。
第２ゲート電極層２８についてより詳細に説明すると、第２ゲート電極層２８は、ゲートパッド部２８ｐと、配線部２８ｗと、コンタクト部２８ｃを有する。ここで、コンタクト部２８ｃとは、第２ゲート電極層２８のうち、保護ダイオードＤｉ（の最外周のｎ型半導体領域またはｐ型半導体領域）と完全に重畳する領域とする。
コンタクト部２８ｃは、第１ゲート電極層１８の上まで延在し、少なくとも一部が第１ゲート電極１８および保護ダイオードＤｉと重畳する。配線部２８ｗは、ゲートパッド部２８ｐとコンタクト部２８ｃを接続する。これにより、ゲートパッド部２８ｐは、配線部２８ｗ、コンタクト部２８ｃ、および第１ゲート電極１８を介してゲート引き出し電極１８ｗに接続する。
第２ゲート電極層２８は、第２ゲート電極２８は第１ゲート電極層１８よりその面積が大きい（図１（Ｂ））。
そして、ゲートパッド部２８ｐ下方に素子領域２０の一部が配置される。より具体的には、ゲートパッド部２８ｐの全ての領域は、保護ダイオードＤｉと重畳しない領域であり、ゲートパッド部２８ｐの直下に、複数のセル２１が配置される。
このように本実施形態のゲート電極層は、保護ダイオードＤｉと重畳してこれと接続する第１ゲート電極層１８と、保護ダイオードＤｉと重畳しないゲートパッド部２８ｐを有する第２ゲート電極層２８の２層構造である。この構造にすることで、ゲートバンプ電極３８が固着するゲートパッド部２８ｐの直下にも素子領域２０（セル２１）を配置することができる。
これにより、従来構造においてセルが配置できなかった無効領域を大幅に低減できる。従って素子領域２０の拡大により同一チップサイズの場合にはオン抵抗を低減できる。また、素子領域２０の面積を従来と同等に維持すると、従来存在していたゲートパッド部下方の無効領域を縮小できるので、チップサイズの小型化が実現する。
また、この構成にすることで、電流経路の回りこみを少なくできる。すなわち、従来構造では、第１ソース電極層２１７および第２ソース電極層２２７は、ほぼ同じパターンで設けられ、ゲートパッド部２２８ｐの配置領域を除いてパターンニングされる（図１２）。つまり、第１ソース電極層２１７（および第２ソース電極層２２７）内を基板の水平方向に流れる電流は、ゲートパッド部２２８ｐを迂回して流れるため、電流経路の距離が長い領域ではオン抵抗が増加する問題があった。
しかし、本実施形態では、ゲートパッド部２８ｐ下方に第１ソース電極層１７およびセル２１が設けられる。つまり、第１ソース電極層１７内を基板水平方向に流れる電流に着目すると、第１ソース電極層１７の端部に配置されるセルであっても、ゲートパッド部２８ｐを迂回するような電流経路が形成されるものがなくなる。つまり、素子領域２０の全てのセルが、図１の矢印の如くソースパッド部２７ｐから直線的な（最短距離で）電流経路が形成されるセルとなる。従って、従来と比較して、素子領域２０内で、電流経路が長くなる領域と電流経路が短い領域の偏りを小さくできる。
更に、ゲートパッド部２８ｐから保護ダイオードＤｉまでの距離ＬＧが最短となるように配置する。ゲートパッド部２８ｐは、第１ゲート電極層１８を介して、基板表面に設けられた保護ダイオードＤｉに接続させるが、ゲートパッド部２８ｐおよび保護ダイオードＤｉは、外部との接続や特性上、その配置に制約を受ける場合がある。
具体的には、例えば、バンプ電極を設けるような構造の場合には、各バンプ電極の位置は実装基板上のパターンの制約を受け、例えばユーザの要求などにより、ゲートパッド部２８ｐ（ソースパッド部２７ｐも同様）の位置が決められる。特に、チップサイズが大きくなるほど各バンプ電極の位置がチップ周辺からチップの周辺より中心寄りに配置される場合が多くなる。このため、ソースパッド部２７ｐ、ゲートパッド部２８ｐも、素子領域２０の最外周に配置されるセルより、内側に設けられる場合がある。
一方、保護ダイオードＤｉの下方は、セルを配置できず、特性的には無効領域となる。また、保護ダイオードＤｉの配置領域を迂回して電流が流れるセルがあると、電流経路の長短の偏りが大きくなる。このようなことから保護ダイオードＤｉは、素子領域２０外でチップの端部（チップ辺に沿った領域）に配置することが望ましい。
つまり、ゲートパッド部２８ｐと保護ダイオードＤｉはそれぞれに適した位置に設けられ、配線部２８ｗ、コンタクト部２８ｃ、第１ゲート電極層１８によって両者が接続される。このとき、保護ダイオードＤｉは、素子領域２０外のチップ端部であれば比較的配置の自由度があるため、ゲートパッド部２８ｐの直近となる位置に配置する。両者を接続する配線部２８ｗの長さＬは最短となる。
本実施形態では、素子領域２０上においては第２ゲート電極層２８の下方には、第１ソース電極層１７のみが配置され（図３）、第１ソース電極層１７と第２ソース電極層２７が配置される領域と比較して第１ソース電極層１７内の抵抗が増加してしまう。
つまり、第２ゲート電極層２８の面積が小さいほうが、第１ソース電極層１７内の抵抗低減には有利であるが、上記の如く、ゲートパッド部２８ｐと保護ダイオードＤｉは、面積やその配置がある程度制約される。
そこで、本実施形態では、保護ダイオードＤｉとゲートパッド部２８ｐを、両者の必要十分な面積を確保し、且つ両者を設計上及び特性上好適となる位置を考慮した上で、できる限り直近に配置する。
具体的には、保護ダイオードＤｉをチップ端部でゲートパッド部２８ｐと非重畳に配置して、両者をできる限り直近に配置する。
図４は、比較のため、本実施形態と同様にソース電極層およびゲート電極層を２層構造とした場合の第２ゲート電極層２８の他のパターンを示す平面図であり、図１と同一構成要素は同一符号で示す。保護ダイオードＤｉの位置は、素子領域２０外でこれと隣接するチップ端部であれば、無効領域を低減できるので、図４の如くコーナー部であってもよい。
しかしこの場合、配線部２８ｗ’の長さＬ’は、本実施形態の配線部２８ｗの長さＬより長くなり、配線部の幅Ｗ（図１（Ｂ）参照））が同じ場合には図４に示すパターンの方が面積が増加し、第１ソース電極層１７内の抵抗が増加してしまう。
これに対し本実施形態では、配線部２８ｗの長さＬが最短（最小面積）となり、配線部２８ｗ下方の第１ソース電極層１７のみの領域を縮小できるので、第１ソース電極層１７内を流れる電流の抵抗低減に寄与できる。
これにより、効率的にトランジスタ動作を行える領域を素子領域２０としてなるべく大きく確保でき、且つ配線部２８ｗ下方で、第１ソース電極層１７のみの領域を低減でき、第１ソース電極層１７内を流れる抵抗を低減できる。
配線部２８ｗはその長さＬだけでなく、幅Ｗによっても、配線部２８ｗ下方の抵抗に影響を及ぼす。すなわち、配線部２８ｗの幅Ｗが広くなると（配線部２８ｗの面積が大きくなると）、第１ソース電極層１７のみの領域も広くなるため、第１ソース電極層１７内を流れる電流の抵抗が増加してしまう。従って可能な限り、幅Ｗも狭い方が望ましい。
しかし、第１ソース電極層１７および第２ゲート電極層２８は、一般的に厚みが大きく、エッチングが可能な幅Ｗには限界がある。
図５は、図３の丸印部分の拡大図である。
一例として、第１ソース電極層１７の厚みは３μｍであり、第１絶縁膜２３の厚みが７０００Å、第２ゲート電極層２８の厚みが３μｍである。このため、配線部２８ｗの幅Ｗ（図５では図面の奥行き方向）が狭すぎると、エッチングの不良が発生するか、エッチングは可能であっても、第１ソース電極層１７と第１絶縁膜２３による段差によって配線部２８ｗが断線するおそれがある。
従って、第１ソース電極層１７および第１絶縁膜２３の厚みも考慮して、断線が発生しない程度の最小の幅Ｗを選択する。これにより、配線部２８ｗの面積を、可能な限り小さくできるので、抵抗増加を防止できる。
また、配線部２８ｗを可能な限り小さい面積とすることで、第２ソース電極層２８の配置面積を拡大できる（図２（Ｂ）参照）。これにより、オン抵抗の低減に寄与できる。
尚、ゲートパッド部２８ｐからの距離（配線部２８ｗの長さＬ）が等距離の場合は、保護ダイオードＤｉを回りこんで電流が流れるトランジスタセルが存在しない（あるいはより少なくなる）領域に、保護ダイオードＤｉを配置する。
更に、ソースパッド部２７ｐから遠い領域では、素子領域２０および第１ソース電極層１７を配置したとしても、第１ソース電極層１７内を流れる電流経路が長くなり、第１ソース電極層１７内の抵抗が高くなる領域である。従って、このようなトランジスタ動作を行う上で非効率的な領域に保護ダイオードＤｉを配置することで、素子領域２０として効率的に利用することができる領域を大きく確保できる。
図６を参照して、本実施形態のＭＯＳＦＥＴ１０（共通ドレイン型ＭＯＳＦＥＴ１００）と、従来構造の共通ドレイン型ＭＯＳＦＥＴの特性を示す。
実線が本実施形態の特性であり、破線が同一チップサイズの従来構造の特性である。横軸がチップサイズで縦軸がオン抵抗特性である。尚、図３のグラフの目盛りは相対値で表示している。
本実施形態の構造を採用することで、従来構造のチップ（チップサイズ１、オン抵抗特性１）と比較して、チップサイズが同じ場合はオン抵抗特性として約３０％低減できる。また、オン抵抗特性を従来どおり維持すると、チップサイズを約２５％低減できる。
特に本実施形態では、チップサイズの小さい製品（チップサイズ１以下）において効果が大きい（例えばチップサイズ１．２５参照）。従来ではチップサイズを小さくした場合、ゲートパッド部面積が大きく、この下方にセルが配置できなかったため、チップサイズが小さくなるに従い特性も急激に劣化していた（破線）。
しかし、本実施形態によれば、ゲートパッド部２８ｐ下方にセル２１が配置できるため、ゲートパッド部２８ｐの面積によらず、良好なオン抵抗特性が得られる。従って、チップサイズが小さい（例えば０．７５）方が、チップサイズが大きいもの（例えば１．２５）よりオン抵抗の絶対値が大きく、効果が大きい。
図７および図８を参照して、第２実施形態を説明する。第２の実施形態は、保護ダイオードＤｉのパターンを変更したものである。図７（Ａ）および図８（Ａ）は、第１ソース電極層１７および第１ゲート電極層１８のパターンを示すチップ全体の平面図であり、図７（Ｂ）および図８（Ｂ）は、第２ソース電極層２７および第２ゲート電極層２８のパターンを示すチップ全体の平面図である。
チップサイズの小型化が進むと、本実施形態のごとくゲートパッド部２８ｐと保護ダイオードＤｉを直近に配置した場合、一般的な形状（例えば同心円状）の保護ダイオードＤｉでは、ゲートパッド部２８ｐと重畳してしまう場合がある。その場合は、保護ダイオードＤｉを変形し、例えば短冊状（図７）やＬ字形状（図８）にするとよい。
保護ダイオードＤｉを例えばＬ字形状にした場合には、保護ダイオードＤｉ上でゲートパッド部２８ｐまでの距離に長短が生じる。その場合、配線部２８ｗをその長さＬが最短となる位置に設けて、保護ダイオードＤｉとゲートパッド部２８ｐを接続する。
例えば、図８（Ｂ）では、Ｌ字形状の保護ダイオードＤｉの両端（上端、左端）がゲートパッド部２８ｐと最短となる。しかし、これらと最短で接続するパターンに配線部２８ｗを形成すると、配線部２８ｗの厚みとの関係でエッチングが困難あるいは断線してしまう程度に、配線部２８ｗの幅が狭くなる場合もある。そのような場合には、図８（Ｂ）の如く、保護ダイオードＤｉとゲートパッド部２８ｐとの距離が最短となる領域を含め、断線やエッチング不良などのおそれがない程度に幅を確保した配線部２８ｗにするとよい。
更に、図示は省略するが、ゲートパッド部２８ｐと保護ダイオードＤｉが非重畳で隣接してもよい。その場合のゲートパッド部２８ｐとコンタクト部２８ｃの間の第２ゲート配線層２８が配線部２８ｗとなるが、殆ど存在しないといってよい。
配線部２８ｗが存在しないパターンであれば、第１ソース電極層１７のみの領域が殆ど存在しなくなり、抵抗低減に有利である。つまり保護ダイオードＤｉのパターンを大きくし、配線部２８ｗを短くすることは可能であるが、素子領域２０が縮小することとなる。従って、保護ダイオードＤｉは、特性上必要十分な面積とし、保護ダイオードＤｉとゲートパッド部２８ｗを近接して配置する構成を採用する。
配線部２８ｗの幅Ｗは、第１の実施形態と同様に製造工程上可能な範囲まで狭くした方が、抵抗低減に寄与できるが、配線部２８ｗ下方の段差による断線のおそれがある場合は、特性上許容できる範囲まで幅Ｗを広く確保する（図８参照）。
第２の実施形態であっても、ゲートパッド部２８ｐと保護ダイオードＤｉは非重畳であるので、ゲートパッド部２８ｐの直下に、複数のセル２１が配置される。これ以外は、第１実施形態と同様であるので、説明は省略する。
また、ゲートパッド部２８ｐ下方に第１ソース電極層１７を配置できるので、第１ソース電極層１７内を基板水平方向に流れる電流は、ゲートパッド部２８ｐを迂回する必要がなく、第１実施形態と同様の効果が得られる。
尚、保護ダイオードＤｉを変形し、例えば短冊状やＬ字形状にした場合であっても、ｐｎ接合のパターンとしては、閉ループの相似形を重ねたパターンとすると、リーク電流を防止できるので望ましい。
図９を参照して、第３実施形態を説明する。第３実施形態は、ドレイン電極をゲートパッド２８ｐ側の主面に引き出して、第３端子電極層としてドレイン電極層を設けた、いわゆるアップドレイン構造のＭＯＳＦＥＴ１０である。
図９が平面図であり、図９（Ａ）が１層目の電極層の構造を示す図であり、図９（Ｂ）が２層目の電極層の構造を示す図である。図９（Ｂ）において１層目の電極層は一点鎖線で示した。
アップドレイン構造のＭＯＳＦＥＴでは、基板（チップ）の一主面にゲートパッド部２８ｐ、ソースパッド部２７ｐおよびＭＯＳトランジスタの第３端子に接続するドレイン電極の引き出しとなるドレインパッド部２９ｐが設けられ、これらのパッド部に外部接続手段としてそれぞれゲートバンプ電極３８、ソースバンプ電極３７およびドレインバンプ電極３９が設けられる。この場合、ソースバンプ電極３７が入力端子と接続し、ドレインバンプ電極３９が出力端子と接続する。
基板ＳＢの最外周に第１ドレイン電極層１９が設けられる。第１ドレイン電極層１９下方の基板ＳＢにはこれと重畳するパターンで、ドレイン電極の引き出しおよびアニュラーとなる高濃度のｎ型不純物領域が設けられる。素子領域２０は、破線の領域に設けられ、素子領域２０上を覆って第１ソース電極層１７が設けられる。また、第１ソース電極層１７と第１ドレイン電極層１９の間には、第１ゲート電極層１８が設けられる。第１ゲート電極層１８は、素子領域２０の外周端のセルと近接し、これに沿ってその周りを囲むように配置される。そして第１ドレイン電極層１９が第１ゲート電極層１８に沿ってその周りを囲むように配置される。
第２ドレイン電極層２９は、基板ＳＢの一辺に沿って一つの平板状に設けられ、第１ドレイン電極層１９の一部と重畳する。第２ソース電極層２７は、ゲートパッド部２８ｐの配置領域を除いて第１ソース電極層１７と重畳する平板状に設けられる。
第２ゲート電極層２８は、第１実施形態および第２実施形態と同様にゲートパッド部２８ｐと、配線部２８ｗを有する。配線部２８ｗは、第２ドレイン電極層２９と第２ソース電極層２７の間に延在し、一部が第１ゲート電極層１８と重畳してこれと接続する。ゲートパッド部２８ｐは、絶縁膜（不図示）を介して第１ソース電極層１７の一部と重畳する。
第１ゲート電極層１８下方には、一部がこれと重畳して接続する保護ダイオードＤｉを設ける。保護ダイオードＤｉは、チップ端部に配置する。すなわち保護ダイオードＤｉは、素子領域２０外でこれと隣接し、保護ダイオードＤｉの一辺（右辺）と近接するチップ（半導体基板）の一辺（右辺）との間に、セルが存在しない領域に配置される。更に、保護ダイオードＤｉは、ゲートパッド部２８ｐと非重畳でかつ直近に配置する。
これにより、ゲートパッド部２８ｐと、配線部２８ｗの一部は、保護ダイオードＤｉと非重畳となり、ゲートパッド部２８ｐ及び配線部２８ｗの一部の下方に第１ソース電極層１７およびセルが配置される。そして、従来構造においてセルが配置できなかった無効領域を大幅に低減できる。
従って素子領域２０の拡大により同一チップサイズの場合にはオン抵抗を低減できる。また、素子領域２０の面積を従来と同等に維持すると、従来存在していたゲートパッド部下方の無効領域を縮小できるので、チップサイズの小型化が実現する。
そして、アップドレイン構造のＭＯＳＦＥＴであっても、ゲートパッド部２８ｐ下方に第１ソース電極層１７およびセルが配置できるので、第１ソース電極層１７を基板水平方向に流れる電流経路（矢印）において、ゲートパッド部２８ｐを迂回する経路がなくなり、素子領域２０内で、電流経路が長くなる領域と電流経路が短い領域の偏りを小さくできる。また配線部２８ｗ下方の第１ソース電極層１７の抵抗を低減できる。
また、図１０を参照して、第４の実施形態について説明する。第４の実施形態は外部接続手段にボンディングワイヤを用いた場合である。
図１０は、ゲートパッド部２８ｐ部分の断面図である。第２ゲート電極層２８（第２ソース電極層２７側も同様である）には、チップの最表面となる第２絶縁膜（例えば窒化膜）２５が通常設けられる。第２絶縁膜２５の所望の領域を開口して露出した第２ゲート電極層２８の一部は、ゲートパッド部２８ｐとなる。ゲートパッド部２８ｐ上には、外部接続手段であるボンディングワイヤ４８が固着される。これ以外は第１実施形態と同様であるので説明は省略する。また第２実施形態の第２ゲート電極層２８のパターンでも同様に実施できる。
更に、図示は省略するが、外部接続手段として金属プレートを用いる場合も同様に実施できる。
以上、本実施形態ではｎチャネル型ＭＯＳＦＥＴの場合を例に示したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施でき、同様の効果が得られる。
また、ゲート電極は、基板表面に絶縁膜を介してゲート電極をパターンニングしたプレーナ型ＭＯＳＦＥＴであっても同様に実施できる。
更に、本実施形態では素子領域にＭＯＳＦＥＴが形成される場合を例に説明したが、ＩＧＢＴでも同様に実施できる。ＩＧＢＴは、ＭＯＳＦＥＴとＢＪＴ（バイポーラ型接合トランジスタ）の複合素子であり、上記のＭＯＳＦＥＴのｎ＋型シリコン半導体基板の下方にｐ＋型半導体基板を設けた構造である。第１端子電極層がエミッタ電極層、第２端子電極層はゲート電極層、第３端子電極層がコレクタ電極層となる以外は、上記のＭＯＳＦＥＴの構造と同様である。従って、ゲート電極層（第１ゲート電極層、第２ゲート電極層）の構造は、上記の実施例と同様であり、同様の効果が得られる。
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０、１０’ ＭＯＳＦＥＴ
１１ ゲート絶縁膜
１３ ゲート電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ 第１ソース電極層
１８ 第１ゲート電極層
１９ 第１ドレイン電極層
２０ 素子領域
２１ セル
２３ 第１絶縁膜（窒化膜）
２４ ＵＢＭ
２５ 第２絶縁膜
２７ 第２ソース電極層
２８ 第２ゲート電極層
２９ 第２ドレイン電極層
２８ｐ ゲートパッド部
２８ｗ 配線部
２８ｃ コンタクト部
２７ｐ ソースパッド部
２９ｐ ドレインパッド部
３７ ソースバンプ電極
３８ ゲートバンプ電極
３９ ドレインバンプ電極
２００、２１０ ＭＯＳＦＥＴ
２１７ 第１ソース電極層
２１８ 第１ゲート電極層
２２７ 第２ソース電極層
２２７ｐ ソースパッド部
２２８ 第２ゲート電極層
２２８ｐ ゲートパッド部

Claims (7)

  1. 一導電型半導体基板と、
    該半導体基板に設けられ絶縁ゲート型トランジスタのセルが複数配置された素子領域と、
    前記半導体基板上に設けられて前記素子領域の一の部分と直接接触せず上方を覆い、該素子領域に接続する第１端子電極層と、
    前記半導体基板上に設けられて前記素子領域の他の部分と直接接触せず上方を覆い、該素子領域に制御信号を印加する外部接続手段が固着するパッド部を有する第２端子電極層と、
    前記素子領域外で該素子領域に隣接して設けられた保護ダイオードとを具備し、
    前記パッド部と前記保護ダイオードを非重畳でかつ直近に配置することを特徴とする絶縁ゲート型半導体装置。
  2. 前記第２端子電極層は、前記パッド部から前記保護ダイオード上まで最短距離で延在する配線部を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記パッド部下方に前記セルが配置されることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
  4. 前記第１端子電極層下方に該第１端子電極層と接続する他の第１端子電極層が設けられ、前記第２端子電極層下方の前記素子領域外に該第２端子電極層および前記素子領域と接続する他の第２端子電極層が設けられることを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
  5. 前記他の第２端子電極層下方で前記半導体基板上に前記保護ダイオードが配置され、該保護ダイオードの一端は前記他の第１端子電極層に接続し、他端は前記素子領域のゲート電極に接続されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
  6. 前記配線部は前記他の第２端子電極層に接続することを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
  7. 前記配線部下方に前記セルが配置されることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
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