JP2015204374A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の基板への実装時に半導体装置が回転した場合でも、ゲートパッドおよび主電極パッドへの接続金属部材のボンディング位置の補正を極力行わなくて済むようになる半導体装置を提供する。【解決手段】半導体層上に、ゲートパッド2とソースパッド3とが配置されている。ゲートパッド2は、平面視において、前記半導体層の中央部に配置されており、前記半導体層の中心を中心とした円形状である。ソースパッド3は、ゲートパッド2を取り囲むように配置されており、平面視において、前記半導体層の中心を中心とした円環状である。前記半導体層には、トレンチ型MOSFET素子を構成する単位セルCが、複数形成されている。【選択図】図1
Description
この発明は、モータ駆動用のインバータ回路等に用いられる半導体装置に関する。
モータ駆動用のインバータ回路等に用いられる半導体装置として、MOS電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)素子または絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor; IGBT)素子であるトランジスタ素子が形成された半導体装置が知られている。MOSFET素子が形成された従来の半導体装置は、平面視で四角形状をしており、その一方の表面にソースパッドおよびゲートパッドが形成され、他方の表面にドレイン電極が形成されている。ソースパッドは、半導体装置の表面のほぼ全域を覆うように形成され、ゲートパッドは半導体装置の表面の1つのコーナ部または一辺に沿う縁部の中央部に形成されている。
MOSFET素子が形成された半導体装置をインバータ回路等の電子回路として機能させる場合には、予め配線が形成された配線基板に複数の半導体装置が実装される。半導体装置は、そのドレイン電極が配線基板上のドレイン金属パターンに半田によって接合されることにより、配線基板に取り付けられる。そして、半導体装置のゲートパッドが配線基板上のゲート金属パターンにボンディングワイヤ等の接続金属部材によって接続される。また、半導体装置のソースパッドが配線基板上のソース金属パターンに接続金属部材によって接続される。接続金属部材による接続は、ワイヤボンディング装置等のボンディング装置によって行われる。
半導体装置のドレイン電極を半田によってドレイン金属パターンに接合する際には、溶融状態の半田の流動によって、半導体装置が金属パターン上で回転するおそれがある。前述した従来の半導体装置では、ドレイン金属パターンへの半導体装置の接合時に、半導体装置が回転した場合には、半導体装置におけるゲートパッドが存在している領域およびソースパッドが存在している領域の、ドレイン金属パターンに対する位置が変化してしまう。そうすると、ゲートパッドおよびソースパッドへの接続金属部材のボンディング位置(ボンディング装置に設定されるボンディング座標)を、各半導体装置の回転に合わせて補正しなければならなくなるので、ボンディング作業効率が低下する。
この発明の目的は、半導体装置の基板への実装時に半導体装置が回転した場合でも、ゲートパッドおよび主電極パッドへの接続金属部材のボンディング位置の補正を極力行わなくて済むようになる半導体装置を提供することである。
請求項1記載の発明は、半導体層(4,5,6;54,55)と、前記半導体層に形成され、MOS電界効果トランジスタ素子または絶縁ゲート型バイポーラトランジスタ素子であるトランジスタ素子をそれぞれ構成する複数の単位セル(C)とを含む半導体装置(1,51,81)であって、前記半導体層上に配置され、前記半導体層の厚さ方向から見た平面視において、前記半導体層の中心を中心とする円形状のゲートパッド(2,52,82)と、前記半導体層上において、前記ゲートパッドを取り囲むように配置され、前記平面視において、前記半導体層の中心を中心とする円環状の主電極パッド(3,53,83)とを含む、半導体装置である。なお、括弧内の英数字は、後述の実施形態における対応構成要素等を表すが、むろん、この発明の範囲は当該実施形態に限定されない。以下、この項において同じ。
半導体装置を基板に実装する際には、半導体素子におけるゲートパッドとは反対側の表面が半田によって基板上の所定の金属パターンに接合される。この際、溶融状態の半田の流動によって、半導体装置が金属パターン上で回転するおそれがある。
この発明では、ゲートパッドは、平面視において、半導体層の中心を中心とする円形状である。また、主電極パッドは、ゲートパッドを取り囲むように配置され、平面視において、半導体層の中心を中心とする円環状である。したがって、半導体装置の金属パターンへの接合時に半導体装置が回転したとしても、半導体装置におけるゲートパッドが存在している領域および主電極パッドが存在している領域の、金属パターンに対する位置はほとんど変化しない。このため、半導体装置の基板への実装時に半導体装置が回転した場合でも、ゲートパッドおよび主電極パッドへの接続金属部材のボンディング位置の補正を極力行わなくて済むようになる。これにより、半導体装置のゲートパッドおよび主電極パッドに接続金属部材を接合するためのボンディング作業効率が向上する。
この発明では、ゲートパッドは、平面視において、半導体層の中心を中心とする円形状である。また、主電極パッドは、ゲートパッドを取り囲むように配置され、平面視において、半導体層の中心を中心とする円環状である。したがって、半導体装置の金属パターンへの接合時に半導体装置が回転したとしても、半導体装置におけるゲートパッドが存在している領域および主電極パッドが存在している領域の、金属パターンに対する位置はほとんど変化しない。このため、半導体装置の基板への実装時に半導体装置が回転した場合でも、ゲートパッドおよび主電極パッドへの接続金属部材のボンディング位置の補正を極力行わなくて済むようになる。これにより、半導体装置のゲートパッドおよび主電極パッドに接続金属部材を接合するためのボンディング作業効率が向上する。
請求項2記載の発明は、前記トランジスタ素子がMOS電界効果トランジスタ素子であり、前記主電極パッドがソースパッドである、請求項1に記載の半導体装置である。
請求項3記載の発明は、前記複数の単位セルは、前記平面視において、前記ゲートパッドを中心として放射方向に並んで配置されており、放射方向に並んで配置された複数の単位セルのうち、前記ゲートパッドに近い側の単位セルのゲート電極が前記ゲートパッドに電気的に接続され、放射方向に隣接する単位セルのゲート電極が互いに接続されている、請求項1に記載の半導体装置である。
請求項3記載の発明は、前記複数の単位セルは、前記平面視において、前記ゲートパッドを中心として放射方向に並んで配置されており、放射方向に並んで配置された複数の単位セルのうち、前記ゲートパッドに近い側の単位セルのゲート電極が前記ゲートパッドに電気的に接続され、放射方向に隣接する単位セルのゲート電極が互いに接続されている、請求項1に記載の半導体装置である。
この構成では、一表面の1つのコーナ部または一辺に沿う縁部の中央部にゲートパッドが形成されている従来の半導体装置に比べて、ゲートパッドから、ゲートパットからの距離が最も遠い単位セルまでのゲート配線長(ゲート電極長)を短くすることができる。これにより、ゲートパッドからの距離が遠い単位セルへのゲート入力信号の信号伝播時間を短くできるので、ゲート入力信号に対する出力遅延時間を短くすることができる。
請求項4記載の発明は、前記単位セルが、前記平面視で多角形状である請求項3に記載の半導体装置である。
請求項5記載の発明は、前記単位セルが、前記平面視で正六角形状である請求項4に記載の半導体装置である。この構成では、単位セルを隙間なく配置することができるから、単位面積当たりの単位セルの密度を高くすることができる。
請求項5記載の発明は、前記単位セルが、前記平面視で正六角形状である請求項4に記載の半導体装置である。この構成では、単位セルを隙間なく配置することができるから、単位面積当たりの単位セルの密度を高くすることができる。
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1の実施形態に係る半導体装置の模式的な平面図である。図2は、図1のII-II線に沿う模式的な部分拡大断面図である。図3は、単位セルのレイアウトを示す模式的な部分拡大平面図である。ただし、図3においては、p−型ボディ層6(図2参照)上に形成された構成は省略されている。
図1は、本発明の第1の実施形態に係る半導体装置の模式的な平面図である。図2は、図1のII-II線に沿う模式的な部分拡大断面図である。図3は、単位セルのレイアウトを示す模式的な部分拡大平面図である。ただし、図3においては、p−型ボディ層6(図2参照)上に形成された構成は省略されている。
半導体装置1は、トレンチ型MOSFETであり、平面視円形のチップ状である。半導体装置1の表面の中央部には、ゲートパッド2が形成されている。ゲートパッド2は、平面視において、円形状であり、その中心は半導体装置1の表面の中心と一致する。半導体装置1の表面には、ゲートパッド2を取り囲むように、ソースパッド3が形成されている。ソースパッド3は、平面視において、円環状であり、その中心は半導体装置1の表面の中心と一致する。ゲートパッド2とソースパッド3との間には間隔があり、これらは互いに絶縁されている。
ソースパッド3の下方には、トレンチ型MOSFET素子を構成する単位セルCが、複数設けられている。各単位セルCは、平面視正六角形状である。複数の単位セル1は、平面視において、ゲートパッド2を中心として放射方向に配列されている。言い換えれば、複数の単位セルCは、ハニカム状に配置されている。平面視において、ゲートパッド2を中心として放射方向に配置された各単位セル列において、ゲートパッド2に最も近い単位セルCを「中央側単位セルCc」という場合がある。半導体装置1に対する単位セルCの実際の大きさは、図1に示されている大きさよりも小さい。したがって、半導体装置1に形成されている単位セルCの実際の数は図1に示されている数よりもはるかに多い。
半導体装置1は、Siからなるn+型基板4を含んでいる。n+型基板4の表面に、n−型エピタキシャル層5が形成されている。n−型エピタキシャル層5は、n+型基板4よりも低濃度のSiからなる。さらに、n−型エピタキシャル層5上には、p−型ボディ層6が形成されている。p−型ボディ層6は、たとえば、n−型エピタキシャル層5にp型不純物を注入して形成される。p−型ボディ層6におけるゲートパッド2に対向する部分を含む中央領域の厚さは、p−型ボディ層6における他の領域の厚さよりも厚く形成されている。
第1の実施形態では、n+型基板4、n−型エピタキシャル層5およびp−型ボディ層6が、この発明の「半導体層」を構成している。前記半導体層は、平面視で円形状である。
p−型ボディ層6およびn−型エピタキシャル層5には、p−型ボディ層6の表面からn+型基板4へ向かって掘り下がったゲートトレンチ7が形成されている。ゲートトレンチ7は、平面視正六角環状の網目を有する網目状に形成されている。これにより、p−型ボディ層6およびn−型エピタキシャル層5には、ゲートトレンチ7によって区画された複数の単位セルCが形成されている。各単位セルCは、ゲートトレンチ7における平面視正六角環状の部分によって取り囲まれている。平面視において、中央側単位セルCcを区画している正六角環状のゲートトレンチ7のうち、ゲートパッド2に近い部分を、「中央側トレンチ7c」という場合がある。平面視において、中央側トレンチ7cは、p−型ボディ層6の厚肉部の領域に配置され、中央側トレンチ7c以外のゲートトレンチ7は、p−型ボディ層6の薄肉部の領域に配置されている。
p−型ボディ層6およびn−型エピタキシャル層5には、p−型ボディ層6の表面からn+型基板4へ向かって掘り下がったゲートトレンチ7が形成されている。ゲートトレンチ7は、平面視正六角環状の網目を有する網目状に形成されている。これにより、p−型ボディ層6およびn−型エピタキシャル層5には、ゲートトレンチ7によって区画された複数の単位セルCが形成されている。各単位セルCは、ゲートトレンチ7における平面視正六角環状の部分によって取り囲まれている。平面視において、中央側単位セルCcを区画している正六角環状のゲートトレンチ7のうち、ゲートパッド2に近い部分を、「中央側トレンチ7c」という場合がある。平面視において、中央側トレンチ7cは、p−型ボディ層6の厚肉部の領域に配置され、中央側トレンチ7c以外のゲートトレンチ7は、p−型ボディ層6の薄肉部の領域に配置されている。
p−型ボディ層6の表層部には、中央側トレンチ7c以外のゲートトレンチ7に沿ってn+型ソース領域8が形成されている。n+型ソース領域8は、ボディ層6の表層部の周縁部に沿って形成されているので、単位セルCが平面視正六角形状である場合、中央側単位セルCc以外の単位セルC内において、平面視正六角環状に形成されることになる。中央側トレンチ7c沿いにはn+型ソース領域は形成されていないので、中央側単位セルCc内においては、n+型ソース領域8は、平面視において一部が欠如した正六角環状(有端正六角環状)に形成されることになる。
中央側単位セルCc以外の単位セルC内において、n+型ソース領域8に取り囲まれた領域には、p+型コンタクト領域9が形成されている。中央側単位セルCc内においては、n+型ソース領域8によってほぼ取り囲まれた領域にp+型コンタクト領域9が形成されている。p+型コンタクト領域9は、p−型ボディ層6に接するように形成されている。
中央側トレンチ7c以外のゲートトレンチ7は、n+型ソース領域8の表面から、n+型ソース領域8およびp−型ボディ層6を貫通してn−型エピタキシャル層5に至る深さに形成されている。中央側トレンチ7cの深さは、それ以外のゲートトレンチ7の深さと同じであるが、p−型ボディ層6の厚肉部に形成されているため、中央側トレンチ7cの最深端は、p−型ボディ層6内にあり、n−型エピタキシャル層5に達していない。
ゲートトレンチ7の内壁面には、ゲート絶縁膜10が形成されている。ゲート絶縁膜10は、たとえば、酸化シリコン膜からなる。ゲートトレンチ7内には、ゲート絶縁膜10に接するようにゲート電極11が埋め込まれている。ゲート電極11は、たとえば、不純物がドーピングされたポリシリコンからなる。したがって、ゲート電極11は、平面視において、複数の中央側トレンチ7cによって囲まれた領域を中心として、正六角環状の網目を有する網目状に広がっている。そして、ゲート電極11におけるから、平面視正六角環状の部分が、単位セルCのp−型ボディ層6を取り囲んでいる。
ゲート電極11の表面(上面)を覆うように、絶縁膜12が形成されている。ただし、中央側トレンチ7c内のゲート電極11に関しては、平面視において、ゲート電極11の表面におけるゲートパッド2中心から遠い縁部のみを覆うように、絶縁膜12は形成されている。ゲート絶縁膜10と絶縁膜12とは一体化されている。
p−型ボディ層6の厚肉部の表層部には、中央側トレンチ7cによって囲まれた領域に、絶縁膜13が形成されている。絶縁膜13上および複数の中央側トレンチ7c内のゲート電極11の表面(絶縁膜12で覆われていない部分)上には、複数の中央側トレンチ7c内のゲート電極11をゲートパッド2に接続するためのゲート配線膜14が形成されている。ゲート配線膜14は、複数の中央側トレンチ7c内のゲート電極11に接続されている。ゲート配線膜14は、たとえば、不純物がドーピングされたポリシリコンからなる。ゲート配線膜14を覆うように、絶縁膜15が形成されている。
p−型ボディ層6の厚肉部の表層部には、中央側トレンチ7cによって囲まれた領域に、絶縁膜13が形成されている。絶縁膜13上および複数の中央側トレンチ7c内のゲート電極11の表面(絶縁膜12で覆われていない部分)上には、複数の中央側トレンチ7c内のゲート電極11をゲートパッド2に接続するためのゲート配線膜14が形成されている。ゲート配線膜14は、複数の中央側トレンチ7c内のゲート電極11に接続されている。ゲート配線膜14は、たとえば、不純物がドーピングされたポリシリコンからなる。ゲート配線膜14を覆うように、絶縁膜15が形成されている。
n+型ソース領域8の一部、中央側単位セルCc内のp+型コンタクト領域9の一部、中央側単位セルCc内において表面が露出しているp−型ボディ層6および絶縁膜12,15を覆うように、層間絶縁膜16が形成されている。層間絶縁膜16および絶縁膜15には、それらを貫通するゲート・コンタクトホール17が形成されている。ゲート・コンタクトホール17は、平面視において、ゲート配線膜14のほぼ中央に形成されており、ゲート配線膜14の一部を露出させるように形成されている。
また、層間絶縁膜16には、それを貫通するソース・コンタクトホール18が形成されている。ソース・コンタクトホール18は、平面視において、各単位セルCのp−型ボディ層6のほぼ中央に形成されている。中央側単位セルCcにおいては、ソース・コンタクトホール18は、p+型コンタクト領域9の一部およびn+型ソース領域8の一部を露出させるように形成されている。中央側単位セルCc以外の単位セルCにおいては、ソース・コンタクトホール18は、p+型コンタクト領域9の全部およびn+型ソース領域8の一部を露出させるように形成されている。
層間絶縁膜16上には、ゲートパッド2とソースパッド3とが形成されている。言い換えれば、n+型基板4、n−型エピタキシャル層5およびp−型ボディ層6から構成される半導体層4,5,6上に、ゲートパッド2とソースパッド3とが配置されている。ゲートパッド2は、前記半導体層4,5,6の中央部に配置されており、平面視において、円形状であり、その中心は前記半導体層4,5,6の中心と一致する。ソースパッド3は、ゲートパッド2を取り囲むように配置されており、平面視において、円環状であり、その中心は前記半導体層4,5,6の中心と一致する。
ゲートパッド2は、ゲート・コンタクトホール17を介して、ゲート配線膜14に接触している。ゲート配線膜14はゲート電極61に接続されているので、ゲートパッド2は各単位セルCを区画しているゲート電極61に電気的に接続されている。ゲートパッド2は、ゲート配線膜14との接触側からコンタクトメタル2Aと表面メタル2Bとが積層された構造を有している。
ソースパッド3は、各ソース・コンタクトホール18を介して、全ての単位セルCのp+型コンタクト領域9およびn+型ソース領域8に一括して接触している。つまり、ソースパッド3は、全ての単位セルCに対して共通のパッドとなっている。ソースパッド3は、p+型コンタクト領域9およびn+型ソース領域8との接触側からコンタクトメタル3Aと表面メタル3Bとが積層された構造を有している。ゲートパッド52およびソースパッド53のコンタクトメタル2A,3Aは、たとえば、Al/Si積層膜、W(タングステン)、Al/Si/Cu積層膜等からなり、表面メタル2B,3Bは、たとえば、Al/Si積層膜、Al/Si/Cu積層膜等からなる。
n+型基板4の裏面には、その全域を覆うように、ドレイン電極19が形成されている。このドレイン電極19は、全ての単位セルCに対して共通の電極となっている。
第1の実施形態に係る半導体装置1では、一表面の中央部にゲートパッド2が配置されている。また、ゲートパッド2を中心として放射方向に配置された複数の単位セルCのうち、ゲートパッド2に近い側の単位セルC(中央側単位セルCc)のゲート電極11がゲート配線膜14を介してゲートパッド2に電気的に接続されている。そして、放射方向に隣接する単位セルCのゲート電極11は互いに接続されている。
第1の実施形態に係る半導体装置1では、一表面の中央部にゲートパッド2が配置されている。また、ゲートパッド2を中心として放射方向に配置された複数の単位セルCのうち、ゲートパッド2に近い側の単位セルC(中央側単位セルCc)のゲート電極11がゲート配線膜14を介してゲートパッド2に電気的に接続されている。そして、放射方向に隣接する単位セルCのゲート電極11は互いに接続されている。
したがって、第1の実施形態に係る半導体装置1によれば、一表面の1つのコーナ部または一辺に沿う縁部の中央部にゲートパッドが形成されている従来の半導体装置に比べて、ゲートパッド2から、ゲートパッド2からの距離が最も遠い単位セルCまでのゲート配線長(ゲート電極長)を短くすることができる。これにより、ゲートパッド2からの距離が遠い単位セルCへのゲート入力信号の信号伝播時間を短くできるので、ゲート入力信号に対する出力遅延時間を短くすることができる。
図4は、本発明の第2実施形態に係る半導体装置の模式的な平面図である。図5は、図4のV-V線に沿う模式的な部分拡大断面図である。図6は、単位セルのレイアウトを示す模式的な部分拡大平面図である。ただし、図6においては、n−型エピタキシャル層55(図5参照)上に形成された構成は省略されている。
半導体装置51は、プレーナ型MOSFETであり、平面視円形のチップ状である。半導体装置51の表面の中央部には、ゲートパッド52が形成されている。ゲートパッド52は、平面視において、円形状であり、その中心は半導体装置51の表面の中心と一致する。半導体装置51の表面には、ゲートパッド52を取り囲むように、ソースパッド53が形成されている。ソースパッド53は、平面視において、円環状であり、その中心は半導体装置51の表面の中心と一致する。ゲートパッド52とソースパッド53との間には間隔があり、これらは互いに絶縁されている。
半導体装置51は、プレーナ型MOSFETであり、平面視円形のチップ状である。半導体装置51の表面の中央部には、ゲートパッド52が形成されている。ゲートパッド52は、平面視において、円形状であり、その中心は半導体装置51の表面の中心と一致する。半導体装置51の表面には、ゲートパッド52を取り囲むように、ソースパッド53が形成されている。ソースパッド53は、平面視において、円環状であり、その中心は半導体装置51の表面の中心と一致する。ゲートパッド52とソースパッド53との間には間隔があり、これらは互いに絶縁されている。
ソースパッド53の下方には、プレーナ型MOSFET素子の単位セルCが、複数設けられている。各単位セルCは、平面視正六角形状である。複数の単位セル1は、平面視において、ゲートパッド52を中心として放射方向に配列されている。言い換えれば、複数の単位セルCは、ハニカム状に配置されている。平面視において、ゲートパッド2を中心として放射方向に配置された各単位セル列において、ゲートパッド2に最も近い単位セルCを「中央側単位セルCc」という場合がある。半導体装置51に対する単位セルCの実際の大きさは、図4に示されている大きさよりも小さい。したがって、半導体装置51に形成されている単位セルCの実際の数は図4に示されている数よりもはるかに多い。
半導体装置51は、Siからなるn+型基板54と、n+型基板54上に形成され、Siからなるn−型エピタキシャル層55とを含む。第2の実施形態では、n+型基板54およびn−型エピタキシャル層55が、この発明の「半導体層」を構成している。前記半導体層は、平面視で円形状である。n−型エピタキシャル層55の表層部に、複数の単位セルCが配列されている。
各単位セルCは、p−型ウェル56と、n+型ソース領域57と、p+型コンタクト領域58とを含んでいる。p−型ウェル56は、n−型エピタキシャル層55の表層部に形成されている。各単位セルCのp−型ウェル56は、たとえば、平面視で対応する単位セルCと相似の正六角形状に形成されている。ただし、複数の中央側単位セルCcのp−型ウェル56は、それらの中央側単位セルCcに囲まれた領域に形成されたp−型ウェル56と一体的に形成されている。以下において、複数の中央側単位セルCcに囲まれた領域に形成されたp−型ウェル56と、複数の中央側単位セルCcのp−型ウェル56とを包括して、「共通p−型ウェル56c」という場合がある。
各単位セルCのn+型ソース領域57は、対応するp−型ウェル56の内方の領域において、p−型ウェル56の表層部に形成されている。中央側単位セルCc以外の単位セルCのn+型ソース領域57は、たとえば、平面視で対応するp−型ウェル56に相似の正六角環状に形成されている。中央側単位セルCcのn+型ソース領域57は、平面視で、対応するp−型ウェル56の6辺のうち、ゲートパッド52側の辺以外の辺に沿って形成されており、一部が欠如した正六角環状(有端正六角環状)に形成されている。
中央側単位セルCc以外の単位セルCのp+型コンタクト領域58は、対応するp−型ウェル56の表層部において、n+型ソース領域57に取り囲まれた領域に形成されている。中央側単位セルCcのp+型コンタクト領域58は、対応するp−型ウェル56の表層部において、n+型ソース領域57にほぼ取り囲まれた領域に形成されている。共通p−型ウェル56cの表層部の中央部には、p+領域59が形成されている。p+領域59は、各中央側単位セルCcの内側に延びた部分を有している。
n−型エピタキシャル層55の表面には、各単位セルCの境界線に沿ってゲート絶縁膜60が形成されている。ゲート絶縁膜60は、p+領域59を覆うように形成されたゲート絶縁膜60(以下、「共通ゲート絶縁膜60c」という場合がある。)を含んでいる。この共通ゲート絶縁膜60cの一部が、中央側単位セルCcにおけるゲートパッド52に近い辺に沿って形成されたゲート絶縁膜60を構成している。共通ゲート絶縁膜60c以外のゲート絶縁膜60は、隣り合う単位セルCに跨っており、p−型ウェル56におけるソース領域57を取り囲んでいる部分およびソース領域57の外周縁を覆っている。
ゲート絶縁膜60上には、ゲート電極61が形成されている。ゲート電極61は、たとえば、不純物がドーピングされたポリシリコンからなる。以下において、ゲート電極61のうち、共通ゲート絶縁膜60c上に形成されたゲート電極61を「共通ゲート電極61c」という場合がある。ゲート電極61は、平面視で、共通ゲート電極61cを中心として正六角環状の網目を有する網目状に広がっている。そして、ゲート電極61における平面視正六角環状の部分が、単位セルCのp−型ウェル56を取り囲んでいる。
ゲート電極61を覆うように、絶縁膜62が形成されている。絶縁膜62は、ゲート絶縁膜60と一体化している。さらに、n+型ソース領域57の一部および絶縁膜60,62を覆うように、層間絶縁膜63が形成されている。層間絶縁膜63および共通ゲート電極61c上に形成された絶縁膜62には、それらを貫通するゲート・コンタクトホール64が形成されている。ゲート・コンタクトホール64は、平面視において、共通ゲート電極61cのほぼ中央に形成されており、共通ゲート電極61cの一部を露出させるように形成されている。
また、層間絶縁膜63には、それを貫通するソース・コンタクトホール65が形成されている。ソース・コンタクトホール65は、平面視において、各単位セルCのp−型ウェル56のほぼ中央に形成されており、p+型コンタクト領域58およびn+型ソース領域57の一部を露出させるように形成されている。
層間絶縁膜63上には、ゲートパッド52と、ソースパッド53とが形成されている。言い換えれば、n+型基板54およびn−型エピタキシャル層55から構成される半導体層54,55上に、ゲートパッド52とソースパッド53とが配置されている。ゲートパッド52は、前記半導体層54,55の中央部に配置されており、平面視において、円形状であり、その中心は前記半導体層54,55の中心と一致する。ソースパッド3は、ゲートパッド52を取り囲むように配置されており、平面視において、円環状であり、その中心は前記半導体層54,55の中心と一致する。
層間絶縁膜63上には、ゲートパッド52と、ソースパッド53とが形成されている。言い換えれば、n+型基板54およびn−型エピタキシャル層55から構成される半導体層54,55上に、ゲートパッド52とソースパッド53とが配置されている。ゲートパッド52は、前記半導体層54,55の中央部に配置されており、平面視において、円形状であり、その中心は前記半導体層54,55の中心と一致する。ソースパッド3は、ゲートパッド52を取り囲むように配置されており、平面視において、円環状であり、その中心は前記半導体層54,55の中心と一致する。
ゲートパッド52は、ゲート・コンタクトホール64を介して、共通ゲート電極61cに接触している。共通ゲート電極61cは、他のゲート電極61に繋がっているので、ゲートパッド52はすべての単位セルCに対応するゲート電極61に電気的に接続されている。ゲートパッド52は、共通ゲート電極61cとの接触側からコンタクトメタル52Aと表面メタル52Bとが積層された構造を有している。
ソースパッド53は、各ソース・コンタクトホール65を介して、全ての単位セルCのp+型コンタクト領域58およびn+型ソース領域57に一括して接触している。つまり、ソースパッド53は、全ての単位セルCに対して共通のパッドとなっている。ソースパッド53は、p+型コンタクト領域58およびn+型ソース領域57との接触側からコンタクトメタル53Aと表面メタル53Bとが積層された構造を有している。ゲートパッド52およびソースパッド53のコンタクトメタル52A,53Aは、たとえば、Al/Si積層膜、W(タングステン)、Al/Si/Cu積層膜等からなり、表面メタル52B,53Bは、たとえば、Al/Si積層膜、Al/Si/Cu積層膜等からなる。
n+型基板54の裏面には、その全域を覆うように、ドレイン電極66が形成されている。このドレイン電極66は、全ての単位セルCに対して共通の電極となっている。
第2の実施形態に係る半導体装置1では、一表面の中央部にゲートパッド52が配置されている。また、ゲートパッド52を中心として放射方向に配置された複数の単位セルCのうち、ゲートパッド52に近い側の単位セルC(中央側単位セルCc)のゲート電極61(共通ゲート電極61c)がゲートパッド52に電気的に接続されている。そして、放射方向に隣接する単位セルCのゲート電極61は互いに接続されている。
第2の実施形態に係る半導体装置1では、一表面の中央部にゲートパッド52が配置されている。また、ゲートパッド52を中心として放射方向に配置された複数の単位セルCのうち、ゲートパッド52に近い側の単位セルC(中央側単位セルCc)のゲート電極61(共通ゲート電極61c)がゲートパッド52に電気的に接続されている。そして、放射方向に隣接する単位セルCのゲート電極61は互いに接続されている。
したがって、第2の実施形態に係る半導体装置51によれば、前述した従来の半導体装置に比べて、ゲートパット52から、ゲートパット52からの距離が最も遠い単位セルCまでのゲート配線長(ゲート電極長)を短くすることができる。これにより、ゲートパッド52からの距離が遠い単位セルCへのゲート入力信号の信号伝播時間を短くできるので、ゲート入力信号に対する出力遅延時間を短くすることができる。
前述の第1の実施形態または第2の実施形態に係る前記半導体装置1,51を、インバータ回路等の電子回路として機能させる場合には、予め配線が形成された配線基板に複数の半導体装置が実装される。
図7Aは、前述の第1または第2の実施形態に係る前記半導体装置1,51が、配線基板に実装された状態を示す模式的な平面図である。図7Bは、図7Aの模式的な正面図である。図7Aおよび図7Bでは、説明の便宜上、配線基板上に1つの半導体装置1,51が実装された状態を示している。
図7Aは、前述の第1または第2の実施形態に係る前記半導体装置1,51が、配線基板に実装された状態を示す模式的な平面図である。図7Bは、図7Aの模式的な正面図である。図7Aおよび図7Bでは、説明の便宜上、配線基板上に1つの半導体装置1,51が実装された状態を示している。
配線基板101は、平面視で一方向に長い矩形状に形成されている。配線基板101の一表面には、ドレイン金属パターン102と、ソース金属パターン103と、ゲート金属パターン104とが形成されている。ソース金属パターン103とドレイン金属パターン102とは、平面視において、配線基板101の長辺に沿う方向に間隔をおいて配置されている。ソース金属パターン103は、配線基板101の一方の短辺寄りに配置されており、平面視で、配線基板101の短辺に平行な方向に長い矩形状である。ドレイン金属パターン102は、ソース金属パターン103と配線基板101の他方の短辺との間に配置されており、平面視円形状である。平面視において、ドレイン金属パターン102の直径は、半導体装置1,51の直径より若干大きい。ゲート金属パターン104は、平面視で矩形状であり、配線基板101上の1つの長辺とドレイン金属パターン102との間の領域に配置されている。金属パターン102,103,104は、たとえば、銅またはアルミニウムからなる。
ドレイン金属パターン102上に、半導体装置1,51のドレイン電極が、半田105により接合されている。半導体装置1,51のソースパッド3,53は、複数のボンディングワイヤ106によって、ソース金属パターン103に接続されている。半導体装置1,51のゲートパッド2,52は、ボンディングワイヤ107によって、ゲート金属パターン104に接続されている。ボンディングワイヤ106,107による接続は、たとえば、ワイヤボンディング装置によって行われる。
半導体装置1,51のドレイン金属パターン102への接合は、たとえば、次のようにして行われる。すなわち、ドレイン金属パターン102の表面に半田105の材料である半田ペーストを塗布する。次に、半導体装置1,51のドレイン電極をドレイン金属パターン102の表面に対向させて、半田ペースト上に半導体装置1,51を載せる。その後、半田ペーストを加熱して、半田ペーストを溶融させる。これにより、半導体装置1,51のドレイン電極が、半田105を介してドレイン金属パターン102に接合される。
このように、半導体装置1,51のドレイン電極を半田105によってドレイン金属パターン102に接合する際には、加熱によりペースト状の半田が溶融される。このため、半田の流動によって、半導体装置1,51がドレイン金属パターン102上で回転するおそれがある。
前述した従来の半導体装置では、ドレイン金属パターンへの半導体装置の接合時に、半導体装置が回転した場合には、半導体装置におけるゲートパッドが存在している領域およびソースパッドが存在している領域の、ドレイン金属パターンに対する位置が変化してしまう。そうすると、ゲートパッドおよびソースパッドへのボンディングワイヤのボンディング位置(ワイヤボンディング装置に設定されるボンディング座標)を、半導体装置の回転に合わせて補正しなければならなくなるので、ボンディング作業効率が低下する。特に、複数の半導体装置が配線基板に実装されるインバータ回路等の電子回路においては、半導体装置毎に前記ボンディング位置の補正が必要となるおそれがあり、ボンディング作業効率が大幅に低下するおそれがある。
前述した従来の半導体装置では、ドレイン金属パターンへの半導体装置の接合時に、半導体装置が回転した場合には、半導体装置におけるゲートパッドが存在している領域およびソースパッドが存在している領域の、ドレイン金属パターンに対する位置が変化してしまう。そうすると、ゲートパッドおよびソースパッドへのボンディングワイヤのボンディング位置(ワイヤボンディング装置に設定されるボンディング座標)を、半導体装置の回転に合わせて補正しなければならなくなるので、ボンディング作業効率が低下する。特に、複数の半導体装置が配線基板に実装されるインバータ回路等の電子回路においては、半導体装置毎に前記ボンディング位置の補正が必要となるおそれがあり、ボンディング作業効率が大幅に低下するおそれがある。
これに対して、前述の第1の実施形態または第2の実施形態に係る前記半導体装置1,51においては、ゲートパッド2,52は半導体装置1,51の表面の中央部に配置され、ソースパッド3,53はゲートパッド2,52を取り囲むように配置されている。また、ゲートパッド2,52は平面視で半導体装置1,51の表面の中心を中心とする円形に形成され、ソースパッド3,53は、平面視で半導体装置1,51の表面の中心を中心とする円環状に形成されている。
このため、ドレイン金属パターン102への半導体装置1,51の接合時に半導体装置1,51が回転したとしても、半導体装置1,51におけるゲートパッド2,52が存在している領域およびソースパッド3,53が存在している領域の、ドレイン金属パターン102に対する位置はほとんど変化しない。このため、半導体装置1,51の配線基板101への実装時に半導体装置1,51が回転した場合でも、ゲートパッド2,52およびソースパッド3,53へのボンディングワイヤ107,106のボンディング位置の補正を極力行わなくて済むようになる。これにより、半導体装置1,51のゲートパッド2,52およびソースパッド3,53にボンディングワイヤ107,106を接合するためのボンディング作業効率が向上する。ボンディングワイヤ107,106の代わりに、フレーム状の接続金属部材が用いられる場合も同様である。
図8は、この発明の第3の実施形態に係る半導体装置を示す模式的な斜視図である。この半導体装置81は、平面視正方形のチップ状である。半導体装置81の表面の中央部には、ゲートパッド82が形成されている。ゲートパッド82は、平面視において、半導体装置81の表面の中心を中心とした円形状である。半導体装置81の表面には、ゲートパッド82を取り囲むように、ソースパッド83が形成されている。ソースパッド83は、平面視において、半導体装置81の表面の中心を中心とした円環状である。ゲートパッド82とソースパッド83との間には間隔があり、これらは互いに絶縁されている。半導体装置81の表面の裏面には、ドレイン電極(図示略)が形成されている。
半導体装置81の内部構造は、半導体装置81に含まれている半導体層の平面視形状が正方形状であること以外は、前述の第1または第2の実施形態に係る半導体装置1,51の内部構造と同様であるので、その説明を省略する。
図9Aは、図8の半導体装置81が、配線基板に実装された状態を示す模式的な平面図である。図9Bは、図9Aの模式的な正面図である。図9Aおよび図9Bでは、説明の便宜上、配線基板上に1つの半導体装置81が実装された状態を示している。
図9Aは、図8の半導体装置81が、配線基板に実装された状態を示す模式的な平面図である。図9Bは、図9Aの模式的な正面図である。図9Aおよび図9Bでは、説明の便宜上、配線基板上に1つの半導体装置81が実装された状態を示している。
配線基板201は、平面視で一方向に長い矩形状に形成されている。配線基板201の一表面には、ドレイン金属パターン202と、ソース金属パターン203と、ゲート金属パターン204とが形成されている。ソース金属パターン203とドレイン金属パターン202とは、平面視において、配線基板201の長辺に沿う方向に間隔をおいて配置されている。ソース金属パターン203は、配線基板201の一方の短辺寄りに配置されており、平面視で、配線基板201の短辺に平行な方向に長い矩形状である。ドレイン金属パターン202は、ソース金属パターン203と配線基板201の他方の短辺との間に配置されており、平面視正方形状である。平面視において、ドレイン金属パターン202の一辺の長さは、半導体装置81の一辺の長さより若干大きい。ゲート金属パターン204は、平面視で矩形状であり、配線基板201上の1つの長辺とドレイン金属パターン202との間の領域に配置されている。金属パターン202,203,204は、たとえば、銅またはアルミニウムからなる。
ドレイン金属パターン202上に、半導体装置81のドレイン電極が、半田205により接合されている。図9Aおよび図9Bの例では、半田205はドレイン金属パターン202の上面全体に拡がっている。半導体装置81のソースパッド83は、複数のボンディングワイヤ206によって、ソース金属パターン203に接続されている。半導体装置81のゲートパッド82は、ボンディングワイヤ207によって、ゲート金属パターン204に接続されている。ボンディングワイヤ206,207による接続は、たとえば、ワイヤボンディング装置によって行われる。
このような構成においても、半導体装置81をドレイン金属パターン202に接合する際には、半導体装置81が回転する場合がある。しかし、たとえ半導体装置81が回転したとしても、半導体装置81におけるゲートパッド82が存在している領域およびソースパッド83が存在している領域の、ドレイン金属パターン202に対する位置はほとんど変化しない。このため、半導体装置81の配線基板201への実装時に半導体装置81が回転した場合でも、ゲートパッド82およびソースパッド83へのボンディングワイヤ207,206のボンディング位置の補正を極力行わなくて済むようになる。これにより、半導体装置81のゲートパッド82およびソースパッド83にボンディングワイヤ207,206を接合するためのボンディング作業効率が向上する。
さらに、この半導体装置81は平面視正方形状であり、ドレイン金属パターン202も平面視正方形状であるため、これらが平面視円形状に形成されている場合に比べて、ドレイン金属パターン202への半導体装置81の接合時における半導体装置81の回転量が制限される。たとえば、図10に示すように、半導体装置81が鎖線で示す状態から矢印Aの方向に回転した場合、半導体装置81のコーナがドレイン金属パターン202の辺の真上に位置する状態(実線で示す状態)までしか、半導体装置81は回転しない。これは、ドレイン金属パターン202上の溶融状態の半田ペーストの表面張力によって、ドレイン金属パターン202表面外方への半導体装置81のはみ出しが抑制されるからである。
以上、この発明の第1〜第3の実施形態について説明したが、この発明はさらに他の形態で実施することもできる。たとえば、この発明は、一表面にゲートパッドとドレインパッドとが形成されるMOSFET等の半導体装置に対しても適用することができる。この場合、平面視におけるゲートパッドの形状および配置は、前述の第1〜第3の実施形態におけるゲートパッド2,52,82の形状および配置と同様となり、ドレインパッドの形状および配置は、前述の第1〜第3の実施形態におけるソースパッド3,53,83の形状および配置と同様となる。
また、この発明は、一表面にゲートパッドとエミッタパッドとが形成されるIGBTにも、適用することができる。この場合、IGBTのゲートパッドが前述の第1〜第3の実施形態におけるゲートパッド2,52,82に対応し、IGBTのエミッタパッドが前述の第1〜第3の実施形態におけるソースパッド3,53,83に対応する。
また、この発明は、一表面にゲートパッドとコレクタパッドとが形成されるIGBTにも、適用することができる。この場合、IGBTのゲートパッドの平面視における形状および配置は、前述の第1〜第3の実施形態におけるゲートパッド2,52,82の形状および配置と同様となり、IGBTのコレクタパッドの平面視における形状および配置は、前述の第1〜第3の実施形態におけるソースパッド3,53,83の形状および配置と同様となる。
また、この発明は、一表面にゲートパッドとコレクタパッドとが形成されるIGBTにも、適用することができる。この場合、IGBTのゲートパッドの平面視における形状および配置は、前述の第1〜第3の実施形態におけるゲートパッド2,52,82の形状および配置と同様となり、IGBTのコレクタパッドの平面視における形状および配置は、前述の第1〜第3の実施形態におけるソースパッド3,53,83の形状および配置と同様となる。
また、前述の第1〜第3の実施形態においては、単位セルの平面視形状は、正六角形状であるが、正六角形状以外の多角形状、円形状、楕円形状等、正六角形状以外の形状であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
1,51,81…半導体装置、2,52,82…ゲートパッド、3,53,83…ソースパッド、4,54…n+型基板、5,55…n−型エピタキシャル層、6…p−型ボディ層、C…単位セル
Claims (5)
- 半導体層と、前記半導体層に形成され、MOS電界効果トランジスタ素子または絶縁ゲート型バイポーラトランジスタ素子であるトランジスタ素子をそれぞれ構成する複数の単位セルとを含む半導体装置であって、
前記半導体層上に配置され、前記半導体層の厚さ方向から見た平面視において、前記半導体層の中心を中心とする円形状のゲートパッドと、
前記半導体層上において、前記ゲートパッドを取り囲むように配置され、前記平面視において、前記半導体層の中心を中心とする円環状の主電極パッドとを含む、半導体装置。 - 前記トランジスタ素子がMOS電界効果トランジスタ素子であり、前記主電極パッドがソースパッドである、請求項1に記載の半導体装置。
- 前記複数の単位セルは、前記平面視において、前記ゲートパッドを中心として放射方向に並んで配置されており、
放射方向に並んで配置された前記複数の単位セルのうち、前記ゲートパッドに近い側の単位セルのゲート電極が前記ゲートパッドに電気的に接続され、放射方向に隣接する単位セルのゲート電極が互いに接続されている、請求項1に記載の半導体装置。 - 前記単位セルが、前記平面視で多角形状である請求項3に記載の半導体装置。
- 前記単位セルが、前記平面視で正六角形状である請求項4に記載の半導体装置。
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