JP2015204375A - 半導体装置 - Google Patents

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恭英 武田
Takahide Takeda
恭英 武田
恭之 脇田
Yasuyuki Wakita
恭之 脇田
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Abstract

【課題】ゲート入力信号に対する出力遅延時間を短くすることができる半導体装置を提供する。
【解決手段】ｎ＋型基板４、ｎ−型エピタキシャル層５およびｐ−型ボディ層６から構成される半導体層上に、ゲートパッド２が配置されている。ゲートパッド２は、平面視において、半導体層の中央部に配置されている。半導体層には、トレンチ型ＭＯＳＦＥＴ素子を構成する単位セルＣが、複数設けられている。複数の単位セルＣは、平面視において、ゲートパッド２を中心として放射方向に配列されており、ゲートパッド２に最も近い単位セルＣ（中央側単位セルＣｃ）のゲート電極１１は、ゲートパッド２に電気的に接続されている。放射方向に隣接する単位セルＣのゲート電極１１は互いに接続されている。
【選択図】図２

Description

この発明は、モータ駆動用のインバータ回路等に用いられる半導体装置に関する。
モータ駆動用のインバータ回路等に用いられる半導体装置として、ＭＯＳ電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor; MOSFET）素子または絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor; IGBT)素子であるトランジスタ素子が形成された半導体装置が知られている。ＭＯＳＦＥＴ素子が形成された従来の半導体装置は、平面視で四角形状をしており、その一方の表面にソースパッドおよびゲートパッドが形成され、他方の表面にドレイン電極が形成されている。ソースパッドは、半導体装置の表面のほぼ全域を覆うように形成され、ゲートパッドは半導体装置の表面の１つのコーナ部または一辺に沿う縁部の中央部に形成されている。
半導体装置の内部には、ＭＯＳＦＥＴ素子をそれぞれ構成する複数の単位セルが行列状に配置されている。複数の単位セルに対応したゲート電極は、各単位セルの中央部を取り囲むように、格子状に配置されている。ゲート電極は、ゲートパッドに近い部分において、ゲートパッドに電気的に接続されている。
特開２００１−１０２５７６号公報 特開２００５−３３０７３号公報 特公平５−６３０９８号公報 特開２００９−６４９９５号公報
前述した従来の半導体装置では、ゲートパッドからの距離が遠い単位セルへのゲート入力信号の信号伝播時間が長くなるため、ゲート入力信号に対する出力遅延時間が長いという問題がある。
この発明の目的は、ゲート入力信号に対する出力遅延時間を短くすることができる半導体装置を提供することである。
請求項１記載の発明は、半導体層（４，５，６；５４，５５）と、前記半導体層上に配置され、前記半導体層の厚さ方向から見た平面視で前記半導体層の中央部に形成されたゲートパッド（２，５２，８２）と、前記半導体層に形成され、ＭＯＳ電界効果トランジスタ素子または絶縁ゲート型バイポーラトランジスタ素子であるトランジスタ素子をそれぞれ構成し、前記平面視において、前記ゲートパッドを中心として放射方向に並んで配置された複数の単位セル（Ｃ）とを含み、放射方向に並んで配置された前記複数の単位セルのうち、前記ゲートパッドに近い側の単位セルのゲート電極が前記ゲートパッドに電気的に接続され、放射方向に隣接する単位セルのゲート電極が互いに接続されている、半導体装置（１，５１，８１）である。なお、括弧内の英数字は、後述の実施形態における対応構成要素等を表すが、むろん、この発明の範囲は当該実施形態に限定されない。以下、この項において同じ。
この発明では、一表面の１つのコーナ部または一辺に沿う縁部の中央部にゲートパッドが形成されている従来の半導体装置に比べて、ゲートパッドから、ゲートパッドからの距離が最も遠い単位セルまでのゲート配線長（ゲート電極長）を短くすることができる。これにより、ゲートパッドからの距離が遠い単位セルへのゲート入力信号の信号伝播時間を短くできるので、ゲート入力信号に対する出力遅延時間を短くすることができる。
請求項２記載の発明は、前記単位セルが、前記平面視で多角形状である請求項１に記載の半導体装置である。
請求項３記載の発明は、前記単位セルが、前記平面視で正六角形状である請求項２に記載の半導体装置。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な平面図である。 図２は、図１のII-II線に沿う模式的な部分拡大断面図である。 図３は、単位セルのレイアウトを示す模式的な部分拡大平面図である。 図４は、本発明の第２の実施形態に係る半導体装置の模式的な平面図である。 図５は、図４のV-V線に沿う模式的な部分拡大断面図である。 図６は、単位セルのレイアウトを示す模式的な部分拡大平面図である。 図７Ａは、第１または第２の実施形態に係る前記半導体装置が、配線基板に実装された状態を示す模式的な平面図であり、図７Ｂは、図７Ａの模式的な正面図である。 図８は、第３の実施形態に係る半導体装置を示す模式的な斜視図である。 図９Ａは、第３実施形態に係る半導体装置が、配線基板に実装された状態を示す模式的な平面図であり、図９Ｂは、図９Ａの模式的な正面図である。 図１０は、第３実施形態に係る半導体装置を配線基板に実装する際に、その回転量が制限されることを説明するための模式的な平面図である。
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な平面図である。図２は、図１のII-II線に沿う模式的な部分拡大断面図である。図３は、単位セルのレイアウトを示す模式的な部分拡大平面図である。ただし、図３においては、ｐ−型ボディ層６（図２参照）上に形成された構成は省略されている。
半導体装置１は、トレンチ型ＭＯＳＦＥＴであり、平面視円形のチップ状である。半導体装置１の表面の中央部には、ゲートパッド２が形成されている。ゲートパッド２は、平面視において、円形状であり、その中心は半導体装置１の表面の中心と一致する。半導体装置１の表面には、ゲートパッド２を取り囲むように、ソースパッド３が形成されている。ソースパッド３は、平面視において、円環状であり、その中心は半導体装置１の表面の中心と一致する。ゲートパッド２とソースパッド３との間には間隔があり、これらは互いに絶縁されている。
ソースパッド３の下方には、トレンチ型ＭＯＳＦＥＴ素子を構成する単位セルＣが、複数設けられている。各単位セルＣは、平面視正六角形状である。複数の単位セル１は、平面視において、ゲートパッド２を中心として放射方向に配列されている。言い換えれば、複数の単位セルＣは、ハニカム状に配置されている。平面視において、ゲートパッド２を中心として放射方向に配置された各単位セル列において、ゲートパッド２に最も近い単位セルＣを「中央側単位セルＣｃ」という場合がある。半導体装置１に対する単位セルＣの実際の大きさは、図１に示されている大きさよりも小さい。したがって、半導体装置１に形成されている単位セルＣの実際の数は図１に示されている数よりもはるかに多い。
半導体装置１は、Ｓｉからなるｎ＋型基板４を含んでいる。ｎ＋型基板４の表面に、ｎ−型エピタキシャル層５が形成されている。ｎ−型エピタキシャル層５は、ｎ＋型基板４よりも低濃度のＳｉからなる。さらに、ｎ−型エピタキシャル層５上には、ｐ−型ボディ層６が形成されている。ｐ−型ボディ層６は、たとえば、ｎ−型エピタキシャル層５にｐ型不純物を注入して形成される。ｐ−型ボディ層６におけるゲートパッド２に対向する部分を含む中央領域の厚さは、ｐ−型ボディ層６における他の領域の厚さよりも厚く形成されている。
第１の実施形態では、ｎ＋型基板４、ｎ−型エピタキシャル層５およびｐ−型ボディ層６が、この発明の「半導体層」を構成している。前記半導体層は、平面視で円形状である。
ｐ−型ボディ層６およびｎ−型エピタキシャル層５には、ｐ−型ボディ層６の表面からｎ＋型基板４へ向かって掘り下がったゲートトレンチ７が形成されている。ゲートトレンチ７は、平面視正六角環状の網目を有する網目状に形成されている。これにより、ｐ−型ボディ層６およびｎ−型エピタキシャル層５には、ゲートトレンチ７によって区画された複数の単位セルＣが形成されている。各単位セルＣは、ゲートトレンチ７における平面視正六角環状の部分によって取り囲まれている。平面視において、中央側単位セルＣｃを区画している正六角環状のゲートトレンチ７のうち、ゲートパッド２に近い部分を、「中央側トレンチ７ｃ」という場合がある。平面視において、中央側トレンチ７ｃは、ｐ−型ボディ層６の厚肉部の領域に配置され、中央側トレンチ７ｃ以外のゲートトレンチ７は、ｐ−型ボディ層６の薄肉部の領域に配置されている。
ｐ−型ボディ層６の表層部には、中央側トレンチ７ｃ以外のゲートトレンチ７に沿ってｎ＋型ソース領域８が形成されている。ｎ＋型ソース領域８は、ボディ層６の表層部の周縁部に沿って形成されているので、単位セルＣが平面視正六角形状である場合、中央側単位セルＣｃ以外の単位セルＣ内において、平面視正六角環状に形成されることになる。中央側トレンチ７ｃ沿いにはｎ＋型ソース領域は形成されていないので、中央側単位セルＣｃ内においては、ｎ＋型ソース領域８は、平面視において一部が欠如した正六角環状（有端正六角環状）に形成されることになる。
中央側単位セルＣｃ以外の単位セルＣ内において、ｎ＋型ソース領域８に取り囲まれた領域には、ｐ＋型コンタクト領域９が形成されている。中央側単位セルＣｃ内においては、ｎ＋型ソース領域８によってほぼ取り囲まれた領域にｐ＋型コンタクト領域９が形成されている。ｐ＋型コンタクト領域９は、ｐ−型ボディ層６に接するように形成されている。
中央側トレンチ７ｃ以外のゲートトレンチ７は、ｎ＋型ソース領域８の表面から、ｎ＋型ソース領域８およびｐ−型ボディ層６を貫通してｎ−型エピタキシャル層５に至る深さに形成されている。中央側トレンチ７ｃの深さは、それ以外のゲートトレンチ７の深さと同じであるが、ｐ−型ボディ層６の厚肉部に形成されているため、中央側トレンチ７ｃの最深端は、ｐ−型ボディ層６内にあり、ｎ−型エピタキシャル層５に達していない。
ゲートトレンチ７の内壁面には、ゲート絶縁膜１０が形成されている。ゲート絶縁膜１０は、たとえば、酸化シリコン膜からなる。ゲートトレンチ７内には、ゲート絶縁膜１０に接するようにゲート電極１１が埋め込まれている。ゲート電極１１は、たとえば、不純物がドーピングされたポリシリコンからなる。したがって、ゲート電極１１は、平面視において、複数の中央側トレンチ７ｃによって囲まれた領域を中心として、正六角環状の網目を有する網目状に広がっている。そして、ゲート電極１１におけるから、平面視正六角環状の部分が、単位セルＣのｐ−型ボディ層６を取り囲んでいる。
ゲート電極１１の表面（上面）を覆うように、絶縁膜１２が形成されている。ただし、中央側トレンチ７ｃ内のゲート電極１１に関しては、平面視において、ゲート電極１１の表面におけるゲートパッド２中心から遠い縁部のみを覆うように、絶縁膜１２は形成されている。ゲート絶縁膜１０と絶縁膜１２とは一体化されている。
ｐ−型ボディ層６の厚肉部の表層部には、中央側トレンチ７ｃによって囲まれた領域に、絶縁膜１３が形成されている。絶縁膜１３上および複数の中央側トレンチ７ｃ内のゲート電極１１の表面（絶縁膜１２で覆われていない部分）上には、複数の中央側トレンチ７ｃ内のゲート電極１１をゲートパッド２に接続するためのゲート配線膜１４が形成されている。ゲート配線膜１４は、複数の中央側トレンチ７ｃ内のゲート電極１１に接続されている。ゲート配線膜１４は、たとえば、不純物がドーピングされたポリシリコンからなる。ゲート配線膜１４を覆うように、絶縁膜１５が形成されている。
ｎ＋型ソース領域８の一部、中央側単位セルＣｃ内のｐ＋型コンタクト領域９の一部、中央側単位セルＣｃ内において表面が露出しているｐ−型ボディ層６および絶縁膜１２，１５を覆うように、層間絶縁膜１６が形成されている。層間絶縁膜１６および絶縁膜１５には、それらを貫通するゲート・コンタクトホール１７が形成されている。ゲート・コンタクトホール１７は、平面視において、ゲート配線膜１４のほぼ中央に形成されており、ゲート配線膜１４の一部を露出させるように形成されている。
また、層間絶縁膜１６には、それを貫通するソース・コンタクトホール１８が形成されている。ソース・コンタクトホール１８は、平面視において、各単位セルＣのｐ−型ボディ層６のほぼ中央に形成されている。中央側単位セルＣｃにおいては、ソース・コンタクトホール１８は、ｐ＋型コンタクト領域９の一部およびｎ＋型ソース領域８の一部を露出させるように形成されている。中央側単位セルＣｃ以外の単位セルＣにおいては、ソース・コンタクトホール１８は、ｐ＋型コンタクト領域９の全部およびｎ＋型ソース領域８の一部を露出させるように形成されている。
層間絶縁膜１６上には、ゲートパッド２とソースパッド３とが形成されている。言い換えれば、ｎ＋型基板４、ｎ−型エピタキシャル層５およびｐ−型ボディ層６から構成される半導体層４，５，６上に、ゲートパッド２とソースパッド３とが配置されている。ゲートパッド２は、前記半導体層４，５，６の中央部に配置されており、平面視において、円形状であり、その中心は前記半導体層４，５，６の中心と一致する。ソースパッド３は、ゲートパッド２を取り囲むように配置されており、平面視において、円環状であり、その中心は前記半導体層４，５，６の中心と一致する。
ゲートパッド２は、ゲート・コンタクトホール１７を介して、ゲート配線膜１４に接触している。ゲート配線膜１４はゲート電極６１に接続されているので、ゲートパッド２は各単位セルＣを区画しているゲート電極６１に電気的に接続されている。ゲートパッド２は、ゲート配線膜１４との接触側からコンタクトメタル２Ａと表面メタル２Ｂとが積層された構造を有している。
ソースパッド３は、各ソース・コンタクトホール１８を介して、全ての単位セルＣのｐ＋型コンタクト領域９およびｎ＋型ソース領域８に一括して接触している。つまり、ソースパッド３は、全ての単位セルＣに対して共通のパッドとなっている。ソースパッド３は、ｐ＋型コンタクト領域９およびｎ＋型ソース領域８との接触側からコンタクトメタル３Ａと表面メタル３Ｂとが積層された構造を有している。ゲートパッド５２およびソースパッド５３のコンタクトメタル２Ａ，３Ａは、たとえば、Ａｌ／Ｓｉ積層膜、Ｗ（タングステン）、Ａｌ／Ｓｉ／Ｃｕ積層膜等からなり、表面メタル２Ｂ，３Ｂは、たとえば、Ａｌ／Ｓｉ積層膜、Ａｌ／Ｓｉ／Ｃｕ積層膜等からなる。
ｎ＋型基板４の裏面には、その全域を覆うように、ドレイン電極１９が形成されている。このドレイン電極１９は、全ての単位セルＣに対して共通の電極となっている。
第１の実施形態に係る半導体装置１では、一表面の中央部にゲートパッド２が配置されている。また、ゲートパッド２を中心として放射方向に配置された複数の単位セルＣのうち、ゲートパッド２に近い側の単位セルＣ（中央側単位セルＣｃ）のゲート電極１１がゲート配線膜１４を介してゲートパッド２に電気的に接続されている。そして、放射方向に隣接する単位セルＣのゲート電極１１は互いに接続されている。
したがって、第１の実施形態に係る半導体装置１によれば、一表面の１つのコーナ部または一辺に沿う縁部の中央部にゲートパッドが形成されている従来の半導体装置に比べて、ゲートパッド２から、ゲートパッド２からの距離が最も遠い単位セルＣまでのゲート配線長（ゲート電極長）を短くすることができる。これにより、ゲートパッド２からの距離が遠い単位セルＣへのゲート入力信号の信号伝播時間を短くできるので、ゲート入力信号に対する出力遅延時間を短くすることができる。
図４は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。図５は、図４のV-V線に沿う模式的な部分拡大断面図である。図６は、単位セルのレイアウトを示す模式的な部分拡大平面図である。ただし、図６においては、ｎ−型エピタキシャル層５５（図５参照）上に形成された構成は省略されている。
半導体装置５１は、プレーナ型ＭＯＳＦＥＴであり、平面視円形のチップ状である。半導体装置５１の表面の中央部には、ゲートパッド５２が形成されている。ゲートパッド５２は、平面視において、円形状であり、その中心は半導体装置５１の表面の中心と一致する。半導体装置５１の表面には、ゲートパッド５２を取り囲むように、ソースパッド５３が形成されている。ソースパッド５３は、平面視において、円環状であり、その中心は半導体装置５１の表面の中心と一致する。ゲートパッド５２とソースパッド５３との間には間隔があり、これらは互いに絶縁されている。
ソースパッド５３の下方には、プレーナ型ＭＯＳＦＥＴ素子の単位セルＣが、複数設けられている。各単位セルＣは、平面視正六角形状である。複数の単位セル１は、平面視において、ゲートパッド５２を中心として放射方向に配列されている。言い換えれば、複数の単位セルＣは、ハニカム状に配置されている。平面視において、ゲートパッド２を中心として放射方向に配置された各単位セル列において、ゲートパッド２に最も近い単位セルＣを「中央側単位セルＣｃ」という場合がある。半導体装置５１に対する単位セルＣの実際の大きさは、図４に示されている大きさよりも小さい。したがって、半導体装置５１に形成されている単位セルＣの実際の数は図４に示されている数よりもはるかに多い。
半導体装置５１は、Ｓｉからなるｎ＋型基板５４と、ｎ＋型基板５４上に形成され、Ｓｉからなるｎ−型エピタキシャル層５５とを含む。第２の実施形態では、ｎ＋型基板５４およびｎ−型エピタキシャル層５５が、この発明の「半導体層」を構成している。前記半導体層は、平面視で円形状である。ｎ−型エピタキシャル層５５の表層部に、複数の単位セルＣが配列されている。
各単位セルＣは、ｐ−型ウェル５６と、ｎ＋型ソース領域５７と、ｐ＋型コンタクト領域５８とを含んでいる。ｐ−型ウェル５６は、ｎ−型エピタキシャル層５５の表層部に形成されている。各単位セルＣのｐ−型ウェル５６は、たとえば、平面視で対応する単位セルＣと相似の正六角形状に形成されている。ただし、複数の中央側単位セルＣｃのｐ−型ウェル５６は、それらの中央側単位セルＣｃに囲まれた領域に形成されたｐ−型ウェル５６と一体的に形成されている。以下において、複数の中央側単位セルＣｃに囲まれた領域に形成されたｐ−型ウェル５６と、複数の中央側単位セルＣｃのｐ−型ウェル５６とを包括して、「共通ｐ−型ウェル５６ｃ」という場合がある。
各単位セルＣのｎ＋型ソース領域５７は、対応するｐ−型ウェル５６の内方の領域において、ｐ−型ウェル５６の表層部に形成されている。中央側単位セルＣｃ以外の単位セルＣのｎ＋型ソース領域５７は、たとえば、平面視で対応するｐ−型ウェル５６に相似の正六角環状に形成されている。中央側単位セルＣｃのｎ＋型ソース領域５７は、平面視で、対応するｐ−型ウェル５６の６辺のうち、ゲートパッド５２側の辺以外の辺に沿って形成されており、一部が欠如した正六角環状（有端正六角環状）に形成されている。
中央側単位セルＣｃ以外の単位セルＣのｐ＋型コンタクト領域５８は、対応するｐ−型ウェル５６の表層部において、ｎ＋型ソース領域５７に取り囲まれた領域に形成されている。中央側単位セルＣｃのｐ＋型コンタクト領域５８は、対応するｐ−型ウェル５６の表層部において、ｎ＋型ソース領域５７にほぼ取り囲まれた領域に形成されている。共通ｐ−型ウェル５６ｃの表層部の中央部には、ｐ＋領域５９が形成されている。ｐ＋領域５９は、各中央側単位セルＣｃの内側に延びた部分を有している。
ｎ−型エピタキシャル層５５の表面には、各単位セルＣの境界線に沿ってゲート絶縁膜６０が形成されている。ゲート絶縁膜６０は、ｐ＋領域５９を覆うように形成されたゲート絶縁膜６０（以下、「共通ゲート絶縁膜６０ｃ」という場合がある。）を含んでいる。この共通ゲート絶縁膜６０ｃの一部が、中央側単位セルＣｃにおけるゲートパッド５２に近い辺に沿って形成されたゲート絶縁膜６０を構成している。共通ゲート絶縁膜６０ｃ以外のゲート絶縁膜６０は、隣り合う単位セルＣに跨っており、ｐ−型ウェル５６におけるソース領域５７を取り囲んでいる部分およびソース領域５７の外周縁を覆っている。
ゲート絶縁膜６０上には、ゲート電極６１が形成されている。ゲート電極６１は、たとえば、不純物がドーピングされたポリシリコンからなる。以下において、ゲート電極６１のうち、共通ゲート絶縁膜６０ｃ上に形成されたゲート電極６１を「共通ゲート電極６１ｃ」という場合がある。ゲート電極６１は、平面視で、共通ゲート電極６１ｃを中心として正六角環状の網目を有する網目状に広がっている。そして、ゲート電極６１における平面視正六角環状の部分が、単位セルＣのｐ−型ウェル５６を取り囲んでいる。
ゲート電極６１を覆うように、絶縁膜６２が形成されている。絶縁膜６２は、ゲート絶縁膜６０と一体化している。さらに、ｎ＋型ソース領域５７の一部および絶縁膜６０，６２を覆うように、層間絶縁膜６３が形成されている。層間絶縁膜６３および共通ゲート電極６１ｃ上に形成された絶縁膜６２には、それらを貫通するゲート・コンタクトホール６４が形成されている。ゲート・コンタクトホール６４は、平面視において、共通ゲート電極６１ｃのほぼ中央に形成されており、共通ゲート電極６１ｃの一部を露出させるように形成されている。
また、層間絶縁膜６３には、それを貫通するソース・コンタクトホール６５が形成されている。ソース・コンタクトホール６５は、平面視において、各単位セルＣのｐ−型ウェル５６のほぼ中央に形成されており、ｐ＋型コンタクト領域５８およびｎ＋型ソース領域５７の一部を露出させるように形成されている。
層間絶縁膜６３上には、ゲートパッド５２と、ソースパッド５３とが形成されている。言い換えれば、ｎ＋型基板５４およびｎ−型エピタキシャル層５５から構成される半導体層５４，５５上に、ゲートパッド５２とソースパッド５３とが配置されている。ゲートパッド５２は、前記半導体層５４，５５の中央部に配置されており、平面視において、円形状であり、その中心は前記半導体層５４，５５の中心と一致する。ソースパッド３は、ゲートパッド５２を取り囲むように配置されており、平面視において、円環状であり、その中心は前記半導体層５４，５５の中心と一致する。
ゲートパッド５２は、ゲート・コンタクトホール６４を介して、共通ゲート電極６１ｃに接触している。共通ゲート電極６１ｃは、他のゲート電極６１に繋がっているので、ゲートパッド５２はすべての単位セルＣに対応するゲート電極６１に電気的に接続されている。ゲートパッド５２は、共通ゲート電極６１ｃとの接触側からコンタクトメタル５２Ａと表面メタル５２Ｂとが積層された構造を有している。
ソースパッド５３は、各ソース・コンタクトホール６５を介して、全ての単位セルＣのｐ＋型コンタクト領域５８およびｎ＋型ソース領域５７に一括して接触している。つまり、ソースパッド５３は、全ての単位セルＣに対して共通のパッドとなっている。ソースパッド５３は、ｐ＋型コンタクト領域５８およびｎ＋型ソース領域５７との接触側からコンタクトメタル５３Ａと表面メタル５３Ｂとが積層された構造を有している。ゲートパッド５２およびソースパッド５３のコンタクトメタル５２Ａ，５３Ａは、たとえば、Ａｌ／Ｓｉ積層膜、Ｗ（タングステン）、Ａｌ／Ｓｉ／Ｃｕ積層膜等からなり、表面メタル５２Ｂ，５３Ｂは、たとえば、Ａｌ／Ｓｉ積層膜、Ａｌ／Ｓｉ／Ｃｕ積層膜等からなる。
ｎ＋型基板５４の裏面には、その全域を覆うように、ドレイン電極６６が形成されている。このドレイン電極６６は、全ての単位セルＣに対して共通の電極となっている。
第２の実施形態に係る半導体装置１では、一表面の中央部にゲートパッド５２が配置されている。また、ゲートパッド５２を中心として放射方向に配置された複数の単位セルＣのうち、ゲートパッド５２に近い側の単位セルＣ（中央側単位セルＣｃ）のゲート電極６１（共通ゲート電極６１ｃ）がゲートパッド５２に電気的に接続されている。そして、放射方向に隣接する単位セルＣのゲート電極６１は互いに接続されている。
したがって、第２の実施形態に係る半導体装置５１によれば、前述した従来の半導体装置に比べて、ゲートパット５２から、ゲートパット５２からの距離が最も遠い単位セルＣまでのゲート配線長（ゲート電極長）を短くすることができる。これにより、ゲートパッド５２からの距離が遠い単位セルＣへのゲート入力信号の信号伝播時間を短くできるので、ゲート入力信号に対する出力遅延時間を短くすることができる。
前述の第１の実施形態または第２の実施形態に係る前記半導体装置１，５１を、インバータ回路等の電子回路として機能させる場合には、予め配線が形成された配線基板に複数の半導体装置が実装される。
図７Ａは、前述の第１または第２の実施形態に係る前記半導体装置１，５１が、配線基板に実装された状態を示す模式的な平面図である。図７Ｂは、図７Ａの模式的な正面図である。図７Ａおよび図７Ｂでは、説明の便宜上、配線基板上に１つの半導体装置１，５１が実装された状態を示している。
配線基板１０１は、平面視で一方向に長い矩形状に形成されている。配線基板１０１の一表面には、ドレイン金属パターン１０２と、ソース金属パターン１０３と、ゲート金属パターン１０４とが形成されている。ソース金属パターン１０３とドレイン金属パターン１０２とは、平面視において、配線基板１０１の長辺に沿う方向に間隔をおいて配置されている。ソース金属パターン１０３は、配線基板１０１の一方の短辺寄りに配置されており、平面視で、配線基板１０１の短辺に平行な方向に長い矩形状である。ドレイン金属パターン１０２は、ソース金属パターン１０３と配線基板１０１の他方の短辺との間に配置されており、平面視円形状である。平面視において、ドレイン金属パターン１０２の直径は、半導体装置１，５１の直径より若干大きい。ゲート金属パターン１０４は、平面視で矩形状であり、配線基板１０１上の１つの長辺とドレイン金属パターン１０２との間の領域に配置されている。金属パターン１０２，１０３，１０４は、たとえば、銅またはアルミニウムからなる。
ドレイン金属パターン１０２上に、半導体装置１，５１のドレイン電極が、半田１０５により接合されている。半導体装置１，５１のソースパッド３，５３は、複数のボンディングワイヤ１０６によって、ソース金属パターン１０３に接続されている。半導体装置１，５１のゲートパッド２，５２は、ボンディングワイヤ１０７によって、ゲート金属パターン１０４に接続されている。ボンディングワイヤ１０６，１０７による接続は、たとえば、ワイヤボンディング装置によって行われる。
半導体装置１，５１のドレイン金属パターン１０２への接合は、たとえば、次のようにして行われる。すなわち、ドレイン金属パターン１０２の表面に半田１０５の材料である半田ペーストを塗布する。次に、半導体装置１，５１のドレイン電極をドレイン金属パターン１０２の表面に対向させて、半田ペースト上に半導体装置１，５１を載せる。その後、半田ペーストを加熱して、半田ペーストを溶融させる。これにより、半導体装置１，５１のドレイン電極が、半田１０５を介してドレイン金属パターン１０２に接合される。
このように、半導体装置１，５１のドレイン電極を半田１０５によってドレイン金属パターン１０２に接合する際には、加熱によりペースト状の半田が溶融される。このため、半田の流動によって、半導体装置１，５１がドレイン金属パターン１０２上で回転するおそれがある。
前述した従来の半導体装置では、ドレイン金属パターンへの半導体装置の接合時に、半導体装置が回転した場合には、半導体装置におけるゲートパッドが存在している領域およびソースパッドが存在している領域の、ドレイン金属パターンに対する位置が変化してしまう。そうすると、ゲートパッドおよびソースパッドへのボンディングワイヤのボンディング位置（ワイヤボンディング装置に設定されるボンディング座標）を、半導体装置の回転に合わせて補正しなければならなくなるので、ボンディング作業効率が低下する。特に、複数の半導体装置が配線基板に実装されるインバータ回路等の電子回路においては、半導体装置毎に前記ボンディング位置の補正が必要となるおそれがあり、ボンディング作業効率が大幅に低下するおそれがある。
これに対して、前述の第１の実施形態または第２の実施形態に係る前記半導体装置１，５１においては、ゲートパッド２，５２は半導体装置１，５１の表面の中央部に配置され、ソースパッド３，５３はゲートパッド２，５２を取り囲むように配置されている。また、ゲートパッド２，５２は平面視で半導体装置１，５１の表面の中心を中心とする円形に形成され、ソースパッド３，５３は、平面視で半導体装置１，５１の表面の中心を中心とする円環状に形成されている。
このため、ドレイン金属パターン１０２への半導体装置１，５１の接合時に半導体装置１，５１が回転したとしても、半導体装置１，５１におけるゲートパッド２，５２が存在している領域およびソースパッド３，５３が存在している領域の、ドレイン金属パターン１０２に対する位置はほとんど変化しない。このため、半導体装置１，５１の配線基板１０１への実装時に半導体装置１，５１が回転した場合でも、ゲートパッド２，５２およびソースパッド３，５３へのボンディングワイヤ１０７，１０６のボンディング位置の補正を極力行わなくて済むようになる。これにより、半導体装置１，５１のゲートパッド２，５２およびソースパッド３，５３にボンディングワイヤ１０７，１０６を接合するためのボンディング作業効率が向上する。ボンディングワイヤ１０７，１０６の代わりに、フレーム状の接続金属部材が用いられる場合も同様である。
図８は、この発明の第３の実施形態に係る半導体装置を示す模式的な斜視図である。この半導体装置８１は、平面視正方形のチップ状である。半導体装置８１の表面の中央部には、ゲートパッド８２が形成されている。ゲートパッド８２は、平面視において、半導体装置８１の表面の中心を中心とした円形状である。半導体装置８１の表面には、ゲートパッド８２を取り囲むように、ソースパッド８３が形成されている。ソースパッド８３は、平面視において、半導体装置８１の表面の中心を中心とした円環状である。ゲートパッド８２とソースパッド８３との間には間隔があり、これらは互いに絶縁されている。半導体装置８１の表面の裏面には、ドレイン電極（図示略）が形成されている。
半導体装置８１の内部構造は、半導体装置８１に含まれている半導体層の平面視形状が正方形状であること以外は、前述の第１または第２の実施形態に係る半導体装置１，５１の内部構造と同様であるので、その説明を省略する。
図９Ａは、図８の半導体装置８１が、配線基板に実装された状態を示す模式的な平面図である。図９Ｂは、図９Ａの模式的な正面図である。図９Ａおよび図９Ｂでは、説明の便宜上、配線基板上に１つの半導体装置８１が実装された状態を示している。
配線基板２０１は、平面視で一方向に長い矩形状に形成されている。配線基板２０１の一表面には、ドレイン金属パターン２０２と、ソース金属パターン２０３と、ゲート金属パターン２０４とが形成されている。ソース金属パターン２０３とドレイン金属パターン２０２とは、平面視において、配線基板２０１の長辺に沿う方向に間隔をおいて配置されている。ソース金属パターン２０３は、配線基板２０１の一方の短辺寄りに配置されており、平面視で、配線基板２０１の短辺に平行な方向に長い矩形状である。ドレイン金属パターン２０２は、ソース金属パターン２０３と配線基板２０１の他方の短辺との間に配置されており、平面視正方形状である。平面視において、ドレイン金属パターン２０２の一辺の長さは、半導体装置８１の一辺の長さより若干大きい。ゲート金属パターン２０４は、平面視で矩形状であり、配線基板２０１上の１つの長辺とドレイン金属パターン２０２との間の領域に配置されている。金属パターン２０２，２０３，２０４は、たとえば、銅またはアルミニウムからなる。
ドレイン金属パターン２０２上に、半導体装置８１のドレイン電極が、半田２０５により接合されている。図９Ａおよび図９Ｂの例では、半田２０５はドレイン金属パターン２０２の上面全体に拡がっている。半導体装置８１のソースパッド８３は、複数のボンディングワイヤ２０６によって、ソース金属パターン２０３に接続されている。半導体装置８１のゲートパッド８２は、ボンディングワイヤ２０７によって、ゲート金属パターン２０４に接続されている。ボンディングワイヤ２０６，２０７による接続は、たとえば、ワイヤボンディング装置によって行われる。
このような構成においても、半導体装置８１をドレイン金属パターン２０２に接合する際には、半導体装置８１が回転する場合がある。しかし、たとえ半導体装置８１が回転したとしても、半導体装置８１におけるゲートパッド８２が存在している領域およびソースパッド８３が存在している領域の、ドレイン金属パターン２０２に対する位置はほとんど変化しない。このため、半導体装置８１の配線基板２０１への実装時に半導体装置８１が回転した場合でも、ゲートパッド８２およびソースパッド８３へのボンディングワイヤ２０７，２０６のボンディング位置の補正を極力行わなくて済むようになる。これにより、半導体装置８１のゲートパッド８２およびソースパッド８３にボンディングワイヤ２０７，２０６を接合するためのボンディング作業効率が向上する。
さらに、この半導体装置８１は平面視正方形状であり、ドレイン金属パターン２０２も平面視正方形状であるため、これらが平面視円形状に形成されている場合に比べて、ドレイン金属パターン２０２への半導体装置８１の接合時における半導体装置８１の回転量が制限される。たとえば、図１０に示すように、半導体装置８１が鎖線で示す状態から矢印Ａの方向に回転した場合、半導体装置８１のコーナがドレイン金属パターン２０２の辺の真上に位置する状態（実線で示す状態）までしか、半導体装置８１は回転しない。これは、ドレイン金属パターン２０２上の溶融状態の半田ペーストの表面張力によって、ドレイン金属パターン２０２表面外方への半導体装置８１のはみ出しが抑制されるからである。
以上、この発明の第１〜第３の実施形態について説明したが、この発明はさらに他の形態で実施することもできる。たとえば、この発明は、一表面にゲートパッドとドレインパッドとが形成されるＭＯＳＦＥＴ等の半導体装置に対しても適用することができる。この場合、平面視におけるゲートパッドの形状および配置は、前述の第１〜第３の実施形態におけるゲートパッド２，５２，８２の形状および配置と同様となり、ドレインパッドの形状および配置は、前述の第１〜第３の実施形態におけるソースパッド３，５３，８３の形状および配置と同様となる。
また、この発明は、一表面にゲートパッドとエミッタパッドとが形成されるＩＧＢＴにも、適用することができる。この場合、ＩＧＢＴのゲートパッドが前述の第１〜第３の実施形態におけるゲートパッド２，５２，８２に対応し、ＩＧＢＴのエミッタパッドが前述の第１〜第３の実施形態におけるソースパッド３，５３，８３に対応する。
また、この発明は、一表面にゲートパッドとコレクタパッドとが形成されるＩＧＢＴにも、適用することができる。この場合、ＩＧＢＴのゲートパッドの平面視における形状および配置は、前述の第１〜第３の実施形態におけるゲートパッド２，５２，８２の形状および配置と同様となり、ＩＧＢＴのコレクタパッドの平面視における形状および配置は、前述の第１〜第３の実施形態におけるソースパッド３，５３，８３の形状および配置と同様となる。
また、前述の第１〜第３の実施形態においては、単位セルの平面視形状は、正六角形状であるが、正六角形状以外の多角形状、円形状、楕円形状等、正六角形状以外の形状であってもよい。
また、前述の第１〜第３の実施形態においては、ゲートパッド２，５２，８２の平面視形状は円形状であるが、多角形状等、円形以外の形状であってもよい。また、ソースパッド３，５３，８３の平面視形状は円環状であるが、多角環状等、円環状以外の形状であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１，５１，８１…半導体装置、２，５２，８２…ゲートパッド、３，５３，８３…ソースパッド、４，５４…ｎ＋型基板、５，５５…ｎ−型エピタキシャル層、６…ｐ−型ボディ層、Ｃ…単位セル

Claims (3)

  1. 半導体層と、
    前記半導体層上に配置され、前記半導体層の厚さ方向から見た平面視で前記半導体層の中央部に形成されたゲートパッドと、
    前記半導体層に形成され、ＭＯＳ電界効果トランジスタ素子または絶縁ゲート型バイポーラトランジスタ素子であるトランジスタ素子をそれぞれ構成し、前記平面視において、前記ゲートパッドを中心として放射方向に並んで配置された複数の単位セルとを含み、
    放射方向に並んで配置された前記複数の単位セルのうち、前記ゲートパッドに近い側の単位セルのゲート電極が前記ゲートパッドに電気的に接続され、放射方向に隣接する単位セルのゲート電極が互いに接続されている、半導体装置。
  2. 前記単位セルが、前記平面視で多角形状である請求項１に記載の半導体装置。
  3. 前記単位セルが、前記平面視で正六角形状である請求項２に記載の半導体装置。
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