JP2023049845A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 オン抵抗の低減を図りつつ、半導体チップの反りが増大することを抑制できるようにする。【解決手段】パッド配置領域Reとアクティブ領域Rbとが重なった領域では、表面電極となるソース電極113の上に分離絶縁膜を介してパッド12a~12eが配置されることで、配線電極材料が2層積まれた2層配線電極構造とする。そして、アクティブ領域Rbのうちのパッド配置領域Reと重なっていない領域では、表面電極となるソース電極113が1層の配線電極材料によって構成された1層配線電極構造とする。【選択図】図2B
Description
本発明は、チップ表面にパッドが設けられる半導体装置およびその製造方法に関するものである。
従来より、スイッチング素子などの半導体素子を半導体チップに作り込んだ半導体装置がある(例えば、特許文献1参照)。このような半導体装置では、半導体素子として動作させられるアクティブ領域が半導体チップの中心を含めた広範囲に配置されている。そして、半導体チップのうちアクティブ領域とは異なる領域、具体的にはアクティブ領域に隣接して半導体チップの一辺に沿った領域をパッド配置領域として、このパッド配置領域にパッドが並べられた構造とされる。
しかしながら、上記の半導体装置では、アクティブ領域とパッド配置領域とを別々の領域としているため、パッド配置領域が半導体素子を動作させられない領域となる。このため、パッド配置領域が備えられる分、半導体チップの全面積に対するアクティブ領域の割合が少なくなり、半導体素子のオン抵抗をあまり小さくできない。
そこで、本発明者らは、アクティブ領域を広げ、パッド配置領域におけるパッドの下方もアクティブ領域とするという構造を見出した。このような構成とすれば、半導体チップの全面積に対するアクティブ領域の割合を多くでき、半導体素子のオン抵抗を低下させることが可能になる。
このような構造の半導体装置とする場合、パッド配置領域の下方に半導体素子が形成されることになるため、半導体素子に接続される電極を構成する配線電極材料の上に、さらにパッドを構成する配線電極材料が重ねて配置されることになる。つまり、半導体素子に接続される1層目の下層配線電極の上に、2層目の上層配線電極が積層されることになる。そして、パッド配置領域では、下層配線電極と上層配線電極とを絶縁する必要があるため、これらの間に絶縁膜を配置し、アクティブ領域のうちパッド配置領域と重ならない領域では、下層配線電極と上層配線電極とが接続されるようにすることが考えられる。
ところが、本発明者らの鋭意検討の結果、配線電極材料が重ねて配置されることで厚くなりすぎ、高温時に半導体チップに発生する反りが増大するということが判った。
本発明は上記点に鑑みて、オン抵抗の低減を図りつつ、半導体チップの反りが増大することを抑制できる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載の発明は、半導体チップ(10)にて構成される半導体装置であって、半導体素子が形成されると共に、半導体チップの一面側において半導体素子と接続され、配線電極材料によって構成された表面電極(113)が配置されるアクティブ領域(Ra)と、半導体チップの一面に対する法線方向においてアクティブ領域と重なって備えられ、配線電極材料によって構成されたパッド(12a~12e)が配置されるパッド配置領域(Re)と、を有している。そして、パッド配置領域とアクティブ領域とが重なった領域では、表面電極の上に分離絶縁膜(116)を介してパッドが配置されることで、配線電極材料が2層積まれた2層配線電極構造とされ、アクティブ領域のうちのパッド配置領域と重なっていない領域では、表面電極が1層の配線電極材料によって構成された1層配線電極構造とされている。
このように、半導体チップの一面側において、配線電極材料によって構成される部分のうち最も大面積となる表面電極が1層配線構造とされている。つまり、パッドが配置された位置では、表面電極の上にパッドが積層された2層配線電極構造とされていても、表面電極のみ配置される位置では、積層構造とせずに1層配線電極構造とされるようにしている。このため、半導体チップの高温時の反りの増大を抑制することが可能となる。したがって、パッド配置領域の下方に半導体素子を形成することで半導体チップの広い範囲をアクティブ領域してオン抵抗の低減を図りつつ、半導体チップの反りが増大することを抑制することが可能となる。
請求項10に記載の発明は、半導体基板に対して半導体素子を形成した半導体チップ(10)にて構成される半導体装置の製造方法であって、半導体基板に対して半導体素子を形成したのち、半導体基板の一面側に層間絶縁膜(112)を形成すると共に該層間絶縁膜に対してコンタクトホール(112a~112c)を形成することと、コンタクトホール内を含む層間絶縁膜の上に、1層目の配線電極材料で構成される下層配線電極を形成すると共にパターニングすることで、半導体素子が形成されたアクティブ領域(Rb)に半導体素子と接続される表面電極(113)を形成することと、表面電極の上に分離絶縁膜(116)を形成することと、分離絶縁膜の上に2層目の配線電極材料で構成される上層配線電極を形成すると共にパターニングすることで、アクティブ領域と重なるパッド配置領域(Re)にパッド(12a~12e)を形成することと、を含んでいる。そして、パッドを形成することでは、アクティブ領域のうちパッド配置領域と重ならない領域では表面電極の上に形成された上層配線電極を除去することで表面電極を下層配線電極によって構成される1層配線電極構造とし、アクティブ領域のうちのパッド配置領域と重なる領域では表面電極の上にパッドが配置されることで下層配線電極と上層配線電極の2層配線電極構造とする。
このように、パッドを形成する際に、アクティブ領域のうちパッド配置領域と重ならない領域では表面電極の上に形成された上層配線電極を除去することで表面電極を下層配線電極によって構成される1層配線電極構造としている。そして、アクティブ領域のうちのパッド配置領域と重なる領域では表面電極の上にパッドが配置されることで下層配線電極と上層配線電極の2層配線電極構造としている。したがって、パッド配置領域の下方に半導体素子を形成することで半導体チップの広い範囲をアクティブ領域してオン抵抗の低減を図りつつ、半導体チップの反りが増大することを抑制することが可能な半導体装置を製造できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について説明する。まず、図1を参照して、本実施形態にかかる半導体装置をパワーモジュールに適用した場合を例に挙げて説明する。
第1実施形態について説明する。まず、図1を参照して、本実施形態にかかる半導体装置をパワーモジュールに適用した場合を例に挙げて説明する。
図1に示すパワーモジュールは、本実施形態の半導体装置に相当する半導体チップ10を内蔵したものであり、例えばモータ駆動のためのスイッチング装置として用いられる。具体的には、パワーモジュールは、半導体チップ10、ヒートシンク20、ヒートシンク30等を備えている。また、半導体チップ10、ヒートシンク20およびヒートシンク30は、第1~第3接合材50a~50cを含む接合材50によって接合されている。そして、これらがモールド樹脂60によって封止された構成とされている。
具体的には、半導体チップ10のうち紙面下方に位置する一面側を下面、紙面上方に位置する下面と反対の一面側を上面として、半導体チップ10の下面とヒートシンク20の上面との間は第1接合材50aによって接合されている。ヒートシンク20は、金属層21と絶縁層22および金属層23が順に積層された積層体によって構成されており、金属層23側が第1接合材50aを介して半導体チップ10の下面と接合されている。また、半導体チップ10の上面とヒートシンク30との間は第2接合材50bや第3接合材50cによって接合されている。ヒートシンク30は、金属層31と絶縁層32および金属層33が順に積層された積層体によって構成されており、金属層33が複数の接続部33a、33bに分割されている。そして、分割された複数の接続部33a、33b側が第2接合材50bや第3接合材50cを介して半導体チップ10の上面と接合されている。
接続部33aは、後述するように、図2Aに示す半導体チップ10のアクティブ領域Rbの表面電極に相当するソース電極113と接続され、接続部33bは、半導体チップ10のパッド配置領域Reの各パッド12a~12eと接続される。図1では、接続部33bを1つだけ示しているが、パッド12a~12eの数分備えられている。また、接続部33aは、図示しない引出部を備えており、引出部がモールド樹脂60から引き出されることで外部と電気的に接続可能になっている。また、各接続部33bも、図示しない引出部を備えており、引出部がモールド樹脂60から引き出されることで外部と電気的に接続可能になっている。金属層23も、図示しない引出部を備えており、引出部がモールド樹脂60から引き出されることで外部と電気的に接続可能になっている。
本実施形態の場合、第1~第3接合材50a~50cを含む接合材50は、導電材料である鉛フリーはんだ等の接合用金属や導電性接着剤によって構成されている。そして、接合材50により、半導体チップ10、ヒートシンク20およびヒートシンク30の相互間が物理的にも電気的にも接続された形態とされている。
このような構成により、半導体チップ10の上面では、第2接合材50bや第3接合材50cおよびヒートシンク30を介して外部との電気的接続が行われると共に放熱が行われる。また、半導体チップ10の下面では、第1接合材50aからヒートシンク20を介して外部との電気的接続が行われると共に放熱が行われる。
半導体チップ10は、炭化珪素(SiC)などの半導体基板に対して半導体素子を形成した半導体装置であり、例えば四角形の薄板状とされている。半導体チップ10は、SiC以外の材料で構成されていても構わない。ただし、SiCの場合、高耐圧な半導体素子が適用されるために他の材料で構成する場合よりも半導体チップ10が高温になる可能性があり、反りの影響が大きくなり得る。このため、半導体チップ10をSiCで構成する場合に、本開示を適用するのが好ましい。
半導体チップ10に形成する半導体素子としては、例えば縦型MOSFET、縦型IGBT(絶縁ゲート型バイポーラトランジスタ)などが挙げられる。本実施形態の場合、詳細構造については後述するが、半導体チップ10には、縦型MOSFETを形成してある。
半導体チップ10の上面における一部に接続部33aが接合され、半導体チップ10のうち接続部33aと接続される部分よりも外側に複数の接続部33bが接続されている。半導体チップ10のうちのアクティブ領域Rbに備えられる表面電極、すなわち縦型MOSFETにおけるソース電極113が接続部33aに接続されている。また、半導体チップ10のうちのパッド配置領域Reに備えられる各パッド12a~12eが接続部33bと接続されている。図1では、接続部33bを1つだけ示しているが、パッド12a~12eの数分備えられている。一方、半導体チップ10の裏面には裏面電極、すなわち縦型MOSFETの場合のドレイン電極114が形成され、裏面電極の全面がヒートシンク20における金属層23と接続されている。
ヒートシンク20は、絶縁層22によって絶縁層22の両面に配置される金属層21と金属層23との間を絶縁しつつ、金属層21および金属層23を銅などの熱伝達率の高い金属で構成することで高い放熱性を得ている。金属層21と金属層23とが絶縁されているため、金属層21側をモールド樹脂60から露出させて放熱が行われ易い放熱面としつつも、金属層23が外部から絶縁されている。
ヒートシンク30は、絶縁層32によって絶縁層32の両面に配置される金属層31と金属層33との間を絶縁しつつ、金属層31および金属層33を銅などの熱伝達率の高い金属で構成することで高い放熱性を得ている。金属層31と金属層33とが絶縁されているため、金属層31側をモールド樹脂60から露出させて放熱が行われ易い放熱面としつつも、金属層33が外部から絶縁されている。また、金属層33を複数に分割して接続部33a、33bを構成している。接続部33bは、従来ではボンディングワイヤによって構成される部分であるが、ここもヒートシンク30に含まれる金属層33の一部によって構成することで高い放熱性が得られるようにしている。
モールド樹脂60は、半導体チップ10、ヒートシンク20、ヒートシンク30などを封止している。モールド樹脂60からは、ヒートシンク20やヒートシンク30の一面や、図示していないが金属層23や金属層33の引出部の一端が露出させられている。そして、露出させられた各引出部の一端において、外部と電気的に接続可能とされている。
次に、このように構成される半導体装置における半導体チップ10の詳細構造について説明する。
図2Aおよび図2Bに示すように、半導体チップ10は上面形状が四角形の板状で構成されている。半導体チップ10には、内部領域Ra、アクティブ領域Rb、繋ぎ領域Rc、外周領域Rdおよびパッド配置領域Reが設けられている。
内部領域Raは、半導体チップ10のうちの中央部を含む領域で、後述する表面電極に相当するソース電極113が露出させられた部分である。この部分がソースパッド11とされる。
アクティブ領域Rbは、半導体チップ10のうち半導体素子が動作させられる領域である。本実施形態では、アクティブ領域Rbに半導体素子として縦型MOSFETが形成されている。アクティブ領域Rbは、内部領域Raを囲みつつ、半導体チップ10の外縁から所定距離内側に離れた位置まで形成され、本実施形態では四角形状の領域とされている。
繋ぎ領域Rcは、アクティブ領域Rbと外周領域Rdとの間に設けられる領域であり、例えば四角形枠体形状とされており、後述するゲートライナーを構成するゲート配線層120などが備えられる。
外周領域Rdは、アクティブ領域Rbおよび繋ぎ領域Rcを囲むように、半導体チップ10の外縁の全周にわたって配置され、外周耐圧構造などが備えられる領域であり、本実施形態では四角形枠体形状とされている。
パッド配置領域Reは、各種パッド12a~12eが配置される領域である。パッド配置領域Reは、アクティブ領域Rbのうちの一部、ここでは四角形状とされたアクティブ領域Rbのうちの一辺、図2Aにおいては紙面下方側の辺に沿う領域とされている。そして、パッド配置領域Reは、半導体チップ10を法線方向から見た上面視において、アクティブ領域Rbと重なるように形成されている。
本実施形態の場合、図中二点鎖線とした部分が繋ぎ領域Rcとされ、繋ぎ領域Rcの内側がアクティブ領域Rb、外側が外周領域Rdとなっている。また、図中一点鎖線で囲んだ部分がパッド配置領域Reとされている。
さらに、半導体チップ10のうちのアクティブ領域Rbと重なるパッド配置領域Re内に、感温素子が形成された感温素子領域13が備えられ、感温素子による温度検出に基づいて半導体素子による温度上昇が把握できるようになっている。
なお、パッド配置領域Reには、複数のパッド12a~12eが備えられている。本実施形態の場合、パッド配置領域Reには、紙面左側からカソードパッド12a、アノードパッド12b、ゲートパッド12c、第1センスパッド12d、第2センスパッド12eが備えられている。これらは、アクティブ領域Rbに備えられる縦型MOSFETの各部や感温素子領域13に備えられる感温素子の各部と電気的に接続される。これら各パッド12a~12eが接続部33bに接続されることで、接続部33bに備えられた引出部を介して外部との電気的接続が行えるようになっている。
また、半導体チップ10は、図3および図4に示す断面構成となっており、アクティブ領域Rbには縦型MOSFETが形成されている。
半導体チップ10には、SiもしくはSiC等の半導体材料で構成されたn+型基板101が用いられており、n+型基板101の主表面上には、n+型基板101よりも低不純物濃度のn-型低濃度層102がエピタキシャル成長させられている。
〔アクティブ領域Rbの構成〕
図3および図4に示すように、アクティブ領域Rbでは、n-型低濃度層102には、n+型基板101から離れた位置において、一方向を長手方向としてストライプ状に配置されたJFET部102aが形成されている。JFET部102aを含めてn-型低濃度層102を同じ不純物濃度としてもよいが、ここではJFET部102aをn-型低濃度層102の他の部分より高不純物濃度とすることで、より低オン抵抗が図れるようにしている。
図3および図4に示すように、アクティブ領域Rbでは、n-型低濃度層102には、n+型基板101から離れた位置において、一方向を長手方向としてストライプ状に配置されたJFET部102aが形成されている。JFET部102aを含めてn-型低濃度層102を同じ不純物濃度としてもよいが、ここではJFET部102aをn-型低濃度層102の他の部分より高不純物濃度とすることで、より低オン抵抗が図れるようにしている。
各JFET部102aの間にはp型の第1ディープ層103が形成されており、第1ディープ層103も一方向を長手方向としてストライプ状に配置されている。これらJFET部102aおよび第1ディープ層103は同じ厚みで構成されている。
また、JFET部102aおよび第1ディープ層103の上には、これらの長手方向と交差する方向を長手方向として幅広に形成された電流拡散層104と、電流拡散層104よりも幅狭に形成された第2ディープ層105とが交互に繰り返し配置されている。そして、第2ディープ層105が第1ディープ層103と連結されている。さらに、電流拡散層104および第2ディープ層105の上には、p型ベース領域106が形成され、p型ベース領域106の上には、n+型ソース領域107およびp+型コンタクト領域108が形成されている。n+型ソース領域107は、p型ベース領域106のうち電流拡散層104と対応する部分の上に形成されており、p+型コンタクト領域108は、p型ベース領域106のうち第2ディープ層105と対応する部分の上に形成されている。
p型ベース領域106およびn+型ソース領域107を貫通して電流拡散層104に達するゲートトレンチ109が形成されている。このゲートトレンチ109の側面と接するように上述したp型ベース領域106およびn+型ソース領域107が配置されている。ゲートトレンチ109は、図3の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図3には2本しか示していないが、ゲートトレンチ109は、複数本が紙面左右方向に等間隔に配置され、それぞれ第2ディープ層105の間に挟まれるように配置されていてストライプ状とされている。
また、p型ベース領域106のうちゲートトレンチ109の側面に位置している部分は、縦型MOSFETの作動時にn+型ソース領域107と電流拡散層104との間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ109の内壁面にゲート絶縁膜110が形成されている。ゲート絶縁膜110の表面にはドープドPoly-Siで構成されたゲート電極111が形成されており、これらゲート絶縁膜110およびゲート電極111がゲートトレンチ109内に埋め込まれている。これにより、トレンチゲート構造が構成されている。
なお、図4に示されるように、図2の紙面左右方向に沿ってトレンチゲート構造が延設されており、図3に示すように、図2の紙面上下方向にトレンチゲート構造が複数本並べられている。そして、図示していないが、図2の紙面左右方向において、アクティブ領域Rbよりも外側までトレンチゲート構造が張り出すように形成されている。また、ゲートトレンチ109の側面にn+型ソース領域107が形成されることになるが、n+型ソース領域107はアクティブ領域Rbに形成され、それよりも外側には形成されていない。このため、アクティブ領域Rb内においてのみチャネル領域が形成されるようになっている。
n+型ソース領域107やp+型コンタクト領域108およびトレンチゲート構造の表面には、層間絶縁膜112が形成されている。そして、アクティブ領域Rbでは、層間絶縁膜112の上に、表面電極に相当するソース電極113が形成されている。ソース電極113は、1層目の配線電極材料で構成される下層配線電極をパターニングすることで形成され、2層目の配線電極材料で構成される上層配線電極については除去されていて1層配線構造とされている。
層間絶縁膜112のうちn+型ソース領域107やp+型コンタクト領域108と対応する位置にはコンタクトホール112aが形成されている。これにより、図3に示すように、ソース電極113がコンタクトホール112aを通じてn+型ソース領域107やp+型コンタクト領域108と電気的に接触されている。
また、n+型基板101の裏面側、つまりソース電極113が形成された側と反対側の一面にはn+型基板101と電気的に接続された裏面電極に相当するドレイン電極114が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETが構成されており、縦型MOSFETが複数セル配置されることでアクティブ領域Rbが構成されている。そして、図3に示すように半導体チップ10の表面がパッシベーション膜115で覆われ、パッシベーション膜115のうちのソース電極113と対応する部分が除去されて開口させられている。このソース電極113と対応する部分においてパッシベーション膜115が開口させられた部分が内部領域Raであり、ソース電極113のうちの露出部分がソースパッド11となる。
また、アクティブ領域Rbのうちパッド配置領域Reと重なっている部分においても、図4に示すように、概ねアクティブ領域Rbのうちパッド配置領域Reと重なっていない部分と同様の構成とされている。ただし、アクティブ領域Rbのうちパッド配置領域Reと重なっている部分においては、ソース電極113の表面に分離絶縁膜116が配置されており、この分離絶縁膜116の上にパッド12a~12eが形成されている。図4では、ゲートパッド12cが配置された部分の断面を示してあるが、他のパッド12a、12b、12d、12eについても分離絶縁膜116を介してソース電極113の上に形成されている。パッド12a~12eは、2層目の配線電極である上層配線電極をパターニングすることで形成されている。このため、図2Bに示すように、アクティブ領域Rbのうちパッド配置領域Reと重なっている部分では、ソース電極113とパッド12a~12eが積層された2層配線電極構造になっている。
また、パッシベーション膜115のうちパッド配置領域Reに備えられる各パッド12a~12eと対応する部分も除去されて開口させられている。このため、各パッド12a~12eに対して接続部33bが接続可能とされている。
また、アクティブ領域Rbに重ねて配置された感温素子領域13においては、感温素子として例えば感温ダイオードが形成されている。感温ダイオードは、例えばポリシリコンに対してp型不純物やn型不純物をイオン注入してPNダイオードを複数段形成することにより構成されている。そして、感温ダイオードのカソードがカソードパッド12aに接続され、アノードがアノードパッド12bに接続されることで、半導体チップ10の温度に応じた電気信号が出力されるようになっている。
なお、パッド配置領域Reに備えられた他のパッド12c~12eについては、縦型MOSFETの各部に電気的に接続される。ゲートパッド12cについては、ゲートライナーを構成する後述のゲート配線層120を介してゲート電極111と電気的に接続される。これにより、ゲートパッド12cを通じてゲート電極111に対してゲート電圧の印加が行われるようになっている。ゲート配線層120は、例えば繋ぎ領域Rc内、つまり半導体チップ10の外縁近傍においてアクティブ領域Rbを囲む四角形枠体形状で形成され、ゲートパッド12cの近傍まで引き回された構造とされる。第1センスパッド12dと第2センスパッド12eは、縦型MOSFETのソース電極113に接続されるものである。具体的には、アクティブ領域Rbにおいて複数セル形成される縦型MOSFETのうちの殆どはソース-ドレインを通じてモータなどの負荷への電流供給を行うメインセルとされるが、一部はメインセルに流れる電流測定用のセンスセルとされる。第1センスパッド12dは、センスセル側のソース電極113に接続され、センスセル側の縦型MOSFETのソース-ドレイン間に流れる電流を外部に出力することで、メインセルに流れる電流を測定できるようにしている。第2センスパッド12eは、メインセル側のソース電極113に接続され、第2センスパッド12eを通じてソース電位を外部に出力している。
〔繋ぎ領域Rcの構成〕
図3に示すように、繋ぎ領域Rcにおいても、外周領域Rdの近傍の位置まで、n-型低濃度層102の上にJFET部102aや第1ディープ層103が形成された構成とされている。ただし、これらの上には電流拡散層104が無くされており、第2ディープ層105のみ形成されている。また、トレンチゲート構造は形成されておらず、第2ディープ層105の上にも、p型ベース領域106およびp+型コンタクト領域108のみが形成されている。
図3に示すように、繋ぎ領域Rcにおいても、外周領域Rdの近傍の位置まで、n-型低濃度層102の上にJFET部102aや第1ディープ層103が形成された構成とされている。ただし、これらの上には電流拡散層104が無くされており、第2ディープ層105のみ形成されている。また、トレンチゲート構造は形成されておらず、第2ディープ層105の上にも、p型ベース領域106およびp+型コンタクト領域108のみが形成されている。
また、p型ベース領域106およびp+型コンタクト領域108の上に形成されたゲート絶縁膜110の上に、ゲート電極111から引き出されたドープドPoly-Siで構成されたゲート引出部111aが形成されている。そして、ゲート引出部111aを覆うように層間絶縁膜112が形成されており、さらに層間絶縁膜112の上にゲート配線層120が形成されている。このゲート配線層120がゲートライナーを構成しており、例えばアクティブ領域Rbを囲むように四角形枠体形状に引き回されてゲートパッド12cに接続されている。また、層間絶縁膜112のうちゲート配線層120と対応する位置にはコンタクトホール112bが形成されており、コンタクトホール112bを通じてゲート配線層120とゲート引出部111aとが電気的に接続されている。
さらに、ゲート配線層120よりも外周領域Rd側において、層間絶縁膜112の上にホール引抜層130が形成されている。層間絶縁膜112のうちホール引抜層130と対応する位置にはコンタクトホール112cが形成されており、コンタクトホール112cを通じてホール引抜層130がp+型コンタクト領域108と電気的に接続されている。
繋ぎ領域Rcに形成されたゲート配線層120とホール引抜層130についても、図2Bおよび図3に示すように、1層目の配線電極である下層配線電極や2層目の配線電極である上層配線電極をパターニングすることで構成している。そして、本実施形態の場合、ゲート配線層120とホール引抜層130については、下層配線電極と上層配線電極の2層配線電極構造としている。
なお、パッド12a~12eをソース電極113から電気的に分離するために、下層配線電極と上層配線電極との間に上記した分離絶縁膜116が形成される。このため、ゲート配線層120とホール引抜層130については、下層配線電極と上層配線電極との間に形成される分離絶縁膜116を除去して下層配線電極と上層配線電極とが電気的に接続されるようにしている。このように、ゲート配線層120とホール引抜層130を2層配線電極構造とすることで、配線抵抗を低減することが可能になる。
なお、図3や図4とは別断面において、ゲート配線層120についてはゲートパッド12cに接続されており、ホール引抜層130については接地電位とされる部位、例えば第2センスパッド12eに接続されている。
〔外周領域Rdの構成〕
外周領域Rdでは、p型ベース領域106および第2ディープ層105が除去されていて凹部140が形成されている。この凹部140の底面の位置に、アクティブ領域Rbを囲むように複数本のp型ガードリング150が配置されている。p型ガードリング150が備えられることで、等電位線がよりアクティブ領域Rbの外側に拡がって終端させられるようになり、電界集中を緩和して外周領域Rdでの耐圧が確保されるようになっている。
外周領域Rdでは、p型ベース領域106および第2ディープ層105が除去されていて凹部140が形成されている。この凹部140の底面の位置に、アクティブ領域Rbを囲むように複数本のp型ガードリング150が配置されている。p型ガードリング150が備えられることで、等電位線がよりアクティブ領域Rbの外側に拡がって終端させられるようになり、電界集中を緩和して外周領域Rdでの耐圧が確保されるようになっている。
そして、外周領域Rdについては、全域、パッシベーション膜115で覆われており、表面が保護されている。以上のようにして、本実施形態の半導体装置に相当する半導体チップ10が備えられたパワーモジュールが構成されている。
このパワーモジュールは、例えば、金属層23を介してドレイン電極114に対して10V程度の電圧を印加すると共に、接続部33aを介してソース電極113を接地電位とし、接続部33bを介してゲート電極111に対して所定電圧を印加することで作動する。すなわち、ゲート電極111にゲート電圧が印加されると、p型ベース領域106のうちトレンチゲート構造に接する部分にチャネル領域が形成される。これにより、縦型MOSFETがオンし、ソース-ドレイン間に電流を流すという動作を行う。
そして、ドレイン電極114に対して高電圧が印加された場合などにおいても、第1ディープ層103が第2ディープ層105およびp型ベース領域106を通じてソース電位に固定されているため、等電位線がトレンチゲート構造までせり上がることが抑制される。また、外周領域Rdにおいては、p型ガードリング150などの外周耐圧構造が備えられることで等電位線がより外周側まで導かれ、電界集中が緩和されるようになっている。これにより、高耐圧な縦型MOSFETを実現することが可能となっている。
ここで、縦型MOSFETが上記のように動作させられる際には、半導体チップ10が高温になるため、半導体チップ10に配線電極により構成される各部の厚みが厚いと、高温時に反りを増大させることになる。しかしながら、本実施形態では、パッシベーション膜115を最も大きな面積開口させて構成したパッドであるソースパッド11、つまりソース電極113の厚みを薄くしている。このため、高温時の反りの増大を抑制することが可能となる。
具体的には、上記したソース電極113、ゲート配線層120、ホール引抜層130およびパッド12a~12eについては、1層目の配線電極である下層配線電極や2層目の配線電極である上層配線電極をパターニングすることで構成されている。そして、本実施形態の場合、ゲート配線層120とホール引抜層130については、下層配線電極と上層配線電極の2層配線電極構造としているが、ソース電極113については、上層配線電極を除去して下層配線電極を残した1層配線電極構造としている。また、パッド12a~12eについては、上層配線電極による1層配線電極構造としている。
このように、半導体チップ10の表面側において、配線電極材料によって構成される部分のうち最も大面積となるソース電極113が1層配線構造とされている。つまり、パッド12a~12eが配置された位置では、ソース電極113の上に各パッド12a~12eが積層された2層配線電極構造とされていても、ソース電極113のみ配置される位置では、積層構造とせずに1層配線電極構造とされるようにしている。このため、半導体チップ10の高温時の反りの増大を抑制することが可能となる。
したがって、パッド配置領域Reの下方に半導体素子を形成することで半導体チップ10の広い範囲をアクティブ領域Rbしてオン抵抗の低減を図りつつ、半導体チップ10の反りが増大することを抑制することが可能となる。そして、半導体チップ10の反りの増大を抑制することで、反りに起因する半導体素子特性の悪化を抑制でき、さらなるオン抵抗の低減を図ることも可能となる。また、接続部33bを通じても放熱が行えるため、アクティブ領域Rbをパッド配置領域Reと重なるようにレイアウトしても、その部分での発熱も接続部33bを通じて放熱できる。
実際に本実施形態の構造を作製し、本実施形態の構造とした場合とソース電極113も2層配線電極構造とする比較例とについて、オン抵抗の変化を調べた。作製した本実施形態の構造は、図3および図4に示した構造である。また、比較例については、図5および図6に示した構造としている。すなわち、図5および図6に示すように、パッド12a~12eだけでなく、ソース電極113やゲート配線層120およびホール引抜層130についても、すべて2層配線電極構造としてある。
図7は、そのオン抵抗の評価結果を示している。具体的には、ドレイン電極114に10Vを印加しつつ、ソース電極113を接地電位とし、ソース-ドレイン間に所定の電流値の電流が流れるようにゲート電圧を調整して、それぞれの場合のオン抵抗を測定した。ここでは、それぞれの場合について、4つの異なる特性の縦型MOSFETを作製した。その結果、いずれの特性の縦型MOSFETとした場合であっても、本実施形態の構造とした場合の方がソース電極113も2層配線電極構造とする場合と比較して、5%程度オン抵抗が低減していた。この評価結果からも、本実施形態の構造とすることで、オン抵抗のさらなる低減が図れていることが判る。これは、以下の理由によると推定される。すなわち、2層配線電極構造とする場合、下層配線電極の表面に酸化層が形成され、下層配線電極と上層配線電極との間の接触抵抗が高くなってオン抵抗が増加してしまう。これに対して、本実施形態の構造の場合、後述するように分離絶縁膜116を成膜したときにソース電極113の上に酸化層が形成されても、その上に形成した上層配線電極を除去するときに酸化層を除去できる。このため、ソース電極113の接触抵抗が減少し、オン抵抗が減少させられたと考えられる。
続いて、このように構成される半導体チップ10、つまり半導体装置の製造方法について説明する。ただし、半導体装置の製造方法のうち、半導体素子の形成や層間絶縁膜112の形成工程、コンタクトホール112a~112cの形成工程などについては公知となっている手法を用いれば良いし、どのような手法で行っても良い。このため、コンタクトホール112a~112cの形成工程の後工程についてのみ説明する。
まず、図8のフローチャートに示されるように、半導体素子を形成したのち層間絶縁膜112の形成および層間絶縁膜112に対するコンタクトホール112a~112cの形成工程を行う。そして、その後に示す各工程を行うことでソース電極113、ゲート配線層120、ゲート引出部111aおよびパッド12a~12eの形成工程を行う。
具体的には、コンタクトホール112a~112e内を含めて層間絶縁膜112の上に下層配線電極を成膜する。例えば、下層配線電極として、主たる材料がAlSiなどの配線電極材料をスパッタリングにより成膜する。このとき、半導体層の上に直接配線電極材料を形成するのではなく、下地層としてバリアメタル層を形成するために、例えばTi/TiNの積層構造などをスパッタリングにより成膜した上で下層配線電極を形成すると好ましい。次に、下層配線電極の上にレジストを塗布したのち、露光・現像処理を行ってレジストマスクを形成する。そして、レジストマスクを用いて下層配線電極をウェットエッチングし、下地層を形成していれば下地層をドライエッチングする。その後、レジストマスクの剥離および洗浄処理を行ったのち、シンタリングを行う。これにより、下層配線電極のパターニングが完了し、ソース電極113が形成されると共に、ゲート配線層120とホール引抜層130のうちの下層配線電極によって構成される部分が形成される。
続いて、分離絶縁膜116を成膜する。例えば、分離絶縁膜116を構成する絶縁材料としてUSG(Undoped Silicate Glass)などのシリコン酸化膜もしくはシリコン窒化膜をデポジションする。シリコン酸化膜もしくはシリコン窒化膜を用いることで、的確に下層配線電極と上層配線電極とを絶縁できる。また、シリコン窒化膜を用いると、下層配線電極のうちシリコン窒化膜で覆われている部分の酸化を抑制できるという効果も得られる。また、分離絶縁膜116の上にレジストを塗布したのち、露光・現像処理を行ってレジストマスクを形成する。そして、レジストマスクを用いてドライエッチングを行うことで分離絶縁膜116をパターニングする。このとき、パッド12a~12eの形成予定領域には分離絶縁膜116が残るようにし、それ以外のソース電極113の表面やゲート配線層120とホール引抜層130のうちの下層配線電極で構成される部分の表面には分離絶縁膜116が残らないようにする。その後、レジストマスクの剥離および洗浄処理を行うことで、所望パターンとされた分離絶縁膜116が形成される。
さらに、分離絶縁膜116の上を含めて、ソース電極113などの下層配線電極によって構成される部分などを覆うように上層配線電極を成膜する。例えば、上層配線電極として、AlSiなどの配線電極材料をスパッタリングにより成膜する。このときにも、直接配線電極材料を形成するのではなく、下地層としてバリアメタル層を形成するために、例えばTi/TiNの積層構造などをスパッタリングにより成膜した上で上層配線電極を形成すると好ましい。次に、上層配線電極の上にレジストを塗布したのち、露光・現像処理を行ってレジストマスクを形成する。そして、レジストマスクを用いて上層配線電極をウェットエッチングし、下地層を形成していれば下地層をドライエッチングする。その後、レジストマスクの剥離および洗浄処理を行ったのち、シンタリングを行う。これにより、上層配線電極のパターニングが完了し、ゲート配線層120とホール引抜層130のうち上層配線電極で構成される部分が形成されると共に、パッド12a~12eが形成される。
なお、上層配線電極のパターニングについては、上層配線電極を除去する際のエッチング時間を制御することなどによって下層配線電極の除去を防ぐことができるが、下地層となるバリアメタル層を形成する場合、それをエッチングストッパーとすれば良い。また、分離絶縁膜116を形成する際にソース電極113の表面に酸化層が形成され得るが、上層配線電極を除去する際に酸化層も同時に除去できる。このため、ソース電極113の接触抵抗を低減でき、オン抵抗低減を図ることが可能となる。
この後は、例えばPIQ(Polyimideisoindoloquinazolinedione)などで構成されるパッシベーション膜115の形成工程、裏面電極としてドレイン電極114の形成工程、ダイシングによるチップ化工程などを経て、半導体チップ10を製造することができる。
(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対して2層配線電極構造とする領域を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
第2実施形態について説明する。本実施形態は、第1実施形態に対して2層配線電極構造とする領域を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図9に示すように、本実施形態では、パッド配置領域Reにおけるパッド12a~12eの位置のみ2層配線電極構造としており、その他の領域についてはすべて1層配線電極構造としている。具体的には、図10に示すように、本実施形態では、アクティブ領域Rbのうちパッド配置領域Reと重ならない位置のソース電極113だけでなく、ゲート配線層120とホール引抜層130についても1層配線電極構造としている。
このような構造とすれば、ゲート配線層120とホール引抜層130についても薄く構成できるため、より高温時の反りの増大を抑制することが可能となる。また、第1実施形態のように、ゲート配線層120とホール引抜層130を2層配線電極構造とする場合には、下層配線電極と上層配線電極との間に形成される分離絶縁膜116を除去する必要がある。しかしながら、下層配線電極のみによって構成する場合には、ゲート配線層120のうちゲートパッド12cに接続される部分やホール引抜層130のうち第2センスパッド12eに接続される部分以外では、分離絶縁膜116を除去しなくても良い。このため、分離絶縁膜116をシリコン窒化膜で構成する場合であれば、よりゲート配線層120やホール引抜層130が酸化されることを抑制できる。
(第3実施形態)
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して2層配線電極構造とする領域の割合を設定するものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して2層配線電極構造とする領域の割合を設定するものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。
上記したように、第1実施形態では、パッド12a~12eが配置された領域とゲート配線層120およびホール引抜層130を2層配線電極構造としている。また、第2実施形態では、パッド12a~12eが配置された領域を2層配線電極構造としている。この2層配線電極構造とする領域の面積については、アクティブ領域Rbの面積の30%以下にすると好ましい。具体的には、高温時での半導体チップ10の反りは、2層配線電極構造とする領域が大きいほど増加する。また、アクティブ領域Rbの面積が発熱する部分の面積となる。アクティブ領域Rbの面積と2層配線電極構造とする領域の面積とに相関関係があり、アクティブ領域Rbの面積に対する2層配線電極構造とする領域の面積の割合が30%以下になると、半導体チップ10の反りの増加をより好ましい範囲内にできていた。
このため、アクティブ領域Rbの面積に対する2層配線電極構造とする領域の面積の割合が30%以下になるように、それぞれのレイアウトを設定することで、半導体チップ10の反りの増加をより抑制することが可能となる。
(第4実施形態)
第4実施形態について説明する。本実施形態は、第1~第3実施形態に対して半導体チップ10におけるパッドレイアウトを規定するものであり、その他については第1~第3実施形態と同様であるため、第1~第3実施形態と異なる部分についてのみ説明する。
第4実施形態について説明する。本実施形態は、第1~第3実施形態に対して半導体チップ10におけるパッドレイアウトを規定するものであり、その他については第1~第3実施形態と同様であるため、第1~第3実施形態と異なる部分についてのみ説明する。
図11に示すように、本実施形態では、半導体チップ10に形成されるパッド12a~12eおよびソースパッド11を構成する内部領域Raのレイアウトが直線Lを中心とした線対称となるようにする。直線Lは、半導体チップ10の中心線のうち、四角形状とされたソースパッド11を構成する内部領域Raの中心を通る中心線である。この直線Lを中心として、ソースパッド11自身が線対称になっていると共に、パッド12a~12eが線対称になっている。
このような構成にすると、半導体チップ10の反りが直線Lを中心として均一になる。このため、反りを予測しやすくなり、反りを考慮した設計が容易になる。
(第5実施形態)
第5実施形態について説明する。本実施形態は、第1~第4実施形態に対して半導体チップ10におけるパッド数を規定するものであり、その他については第1~第4実施形態と同様であるため、第1~第4実施形態と異なる部分についてのみ説明する。
第5実施形態について説明する。本実施形態は、第1~第4実施形態に対して半導体チップ10におけるパッド数を規定するものであり、その他については第1~第4実施形態と同様であるため、第1~第4実施形態と異なる部分についてのみ説明する。
図12に示すように、本実施形態では、ソースパッド11を構成する内部領域Raに加えてゲートパッド12cを備えているが、他のパッド12a、12b、12d、12eについては備えておらず、2層配線電極構造のパッド数を1つのみとしている。
半導体チップ10の反りは、2層配線電極構造とする領域の面積に応じて増大する。このため、2層配線電極構造のパッド数を少なくするのが好ましく、5個以下とするのが望ましい。さらに、第1~第4実施形態では2層配線電極構造のパッド数を5個としているが、それより少ないパッド数にするとより好ましい。このため、本実施形態のように、パッド数を5個未満、特に最も少ない1つとすることで、半導体チップ10の反りの増大をより抑制することが可能となる。
なお、本実施形態では、ゲートパッド12cを四角形状とされた半導体チップ10の一辺の中央部に沿って配置し、その周囲を囲むようにソースパッド11を構成する内部領域Raを紙面下方が開口する凹形状で構成している。また、第4実施形態と同様に、ソースパッド11自身が線対称になっていると共に、パッド12a~12eが直線Lを対象として線対称になっている。しかしながら、これは2層配線電極構造のパッド数を5個以下とする場合の半導体チップ10のレイアウトの一例を示したのであり、パッド数が条件を満たしていれば他のレイアウトであっても構わない。
(他の実施形態)
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記各実施形態では、アクティブ領域Rb内に備えられる半導体素子として縦型MOSFETを例に挙げているが、縦型IGBTやダイオードなどの他の素子であっても良いし、複数種類の素子が組み合わせて備えられたものであっても良い。
また、半導体装置を構成する半導体チップ10の一例を挙げたが、図3Aとは異なる他の構造の半導体装置であっても良い。すなわち、アクティブ領域Rbに備えられるソース電極113などの表面電極に加えて、パッド配置領域Reに配置されるパッド12a~12eを有し、パッド12a~12eを2層配線電極構造としつつ、表面電極を1層配線電極構造としていれば良い。
また、上記各実施形態では、パッド配置領域Reの全域がアクティブ領域Rbと重なるようにする場合について説明したが、パッド配置領域Reの全域ではなく、少なくとも一部がアクティブ領域Rbと重なる構造であってもよい。
また、上記各実施形態において、1層配線電極構造や2層配線電極構造とは、AlSiなどの配線電極材料の積層数を示したものである。ここで言う積層数には、バリアメタル層などの配線電極材料ではない金属層については含まれない。
10…半導体チップ、11…ソースパッド、12a~12e…パッド、
112…層間絶縁膜、113…ソース電極、116…分離絶縁膜
120…ゲート配線層、Ra…内部領域、Rb…アクティブ領域、Rc…繋ぎ領域
Rd…外周領域、Re…パッド配置領域
112…層間絶縁膜、113…ソース電極、116…分離絶縁膜
120…ゲート配線層、Ra…内部領域、Rb…アクティブ領域、Rc…繋ぎ領域
Rd…外周領域、Re…パッド配置領域
Claims (10)
- 半導体チップ(10)にて構成される半導体装置であって、
半導体素子が形成されると共に、前記半導体チップの一面側において前記半導体素子に接続され、配線電極材料によって構成された表面電極(113)が配置されるアクティブ領域(Ra)と、
前記半導体チップの一面に対する法線方向において前記アクティブ領域と重なって備えられ、前記配線電極材料によって構成されたパッド(12a~12e)が配置されるパッド配置領域(Re)と、を有し、
前記パッド配置領域と前記アクティブ領域とが重なった領域では、前記表面電極の上に分離絶縁膜(116)を介して前記パッドが配置されることで、前記配線電極材料が2層積まれた2層配線電極構造とされ、
前記アクティブ領域のうちの前記パッド配置領域と重なっていない領域では、前記表面電極が1層の前記配線電極材料によって構成された1層配線電極構造とされている、半導体装置。 - 前記パッドには、前記配線電極材料によって構成されていると共に前記半導体素子に接続される配線層(120、130)が接続されており、
前記配線層も、1層の前記配線電極材料によって構成された1層配線電極構造とされている、請求項1に記載の半導体装置。 - 前記アクティブ領域の面積に対して、前記2層配線電極構造とされている領域の面積が30%以下になっている、請求項1または2に記載の半導体装置。
- 前記表面電極の中心を通る前記半導体チップの中心線である直線(L)に対して、前記表面電極および前記パッドが線対称にレイアウトされている、請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記パッドが5個以下とされている、請求項1ないし4のいずれか1つに記載の半導体装置。
- 前記分離絶縁膜がシリコン酸化膜により構成されている、請求項1ないし5のいずれか1つに記載の半導体装置。
- 前記分離絶縁膜がシリコン窒化膜により構成されている、請求項1ないし5のいずれか1つに記載の半導体装置。
- 前記配線電極材料がAlSiにて構成されている、請求項1ないし7のいずれか1つに記載の半導体装置。
- 前記半導体チップは、炭化珪素で構成された半導体基板に対して前記半導体素子を形成したものである、請求項1ないし8のいずれか1つに記載の半導体装置。
- 半導体基板に対して半導体素子を形成した半導体チップ(10)にて構成される半導体装置の製造方法であって、
前記半導体基板に対して前記半導体素子を形成したのち、前記半導体基板の一面側に層間絶縁膜(112)を形成すると共に該層間絶縁膜に対してコンタクトホール(112a~112c)を形成することと、
前記コンタクトホール内を含む前記層間絶縁膜の上に、1層目の配線電極材料で構成される下層配線電極を形成すると共にパターニングすることで、前記半導体素子が形成されたアクティブ領域(Rb)に前記半導体素子と接続される表面電極(113)を形成することと、
前記表面電極の上に分離絶縁膜(116)を形成することと、
前記分離絶縁膜の上に2層目の配線電極材料で構成される上層配線電極を形成すると共にパターニングすることで、前記アクティブ領域と重なるパッド配置領域(Re)にパッド(12a~12e)を形成することと、を含み、
前記パッドを形成することでは、前記アクティブ領域のうち前記パッド配置領域と重ならない領域では前記表面電極の上に形成された前記上層配線電極を除去することで前記表面電極を前記下層配線電極によって構成される1層配線電極構造とし、前記アクティブ領域のうちの前記パッド配置領域と重なる領域では前記表面電極の上に前記パッドが配置されることで前記下層配線電極と前記上層配線電極の2層配線電極構造とする、半導体装置の製造方法。
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