JP2008109008A - 半導体装置 - Google Patents

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Abstract

【課題】ディスクリート半導体のチップにおいて、電流経路上の第１電極および第２電極を、半導体基板の第１主面側に設け、フリップチップ実装を可能にしたものが知られている。しかし、基板内を水平方向にも電流が流れるため、基板が矩形の場合には水平方向の電流経路が増加し、抵抗が増加する問題があった。
【解決手段】基板内の水平方向の電流経路を、基板（チップ）の短辺に沿った方向に形成する。例えば、入力端子側となる素子領域と、出力端子側となる電流の取りだし領域を、チップの短辺に沿って並べるレイアウトを採用する。更に、入出力端子にそれぞれ接続する第１バンプ電極および第２バンプ電極を設け、これらをチップの短辺に沿って配置する。これにより、基板内の水平方向の電流経路はその幅が広く長さが短く形成されるので、基板の水平方向の抵抗を低減することができる。
【選択図】 図１

Description

本発明は半導体装置に係り、特にフリップチップ実装において低抵抗化が実現できる半導体装置に関する。
ディスクリート半導体の半導体装置（半導体チップ）は、入力端子と出力端子にそれぞれ接続する電極がチップの両主面（表面と裏面）に設けられているものが多いが、例えばＭＯＳＦＥＴにおいて、チップの一主面側に入力端子および出力端子にそれぞれ接続するソース電極、ドレイン電極、および制御端子に接続するゲート電極を設けて、フリップチップ実装を可能にする構造が知られている（例えば特許文献１参照）。
また、１チップにドレイン端子を共通として２つのＭＯＳＦＥＴを集積化し、チップの一主面にソース電極およびゲート電極を設ける構造も知られている。この場合実装方法はフリップチップ実装に限らないが、２つのＭＯＳＦＥＴのソース電極がそれぞれ入力端子および出力端子に接続するため、特許文献１と同様にチップの一主面側に入力端子および出力端子に接続する電極が設けられた構造となる（例えば特許文献２参照）。
図９を参照し、一主面側に入出力端子が設けられる半導体装置として、１チップに２つのＭＯＳＦＥＴを集積化した半導体装置を例に説明する。
図９は、平面図である。半導体装置３０は、第１ＭＯＳＦＥＴ３１、第２ＭＯＳＦＥＴ３２を１チップに集積化したものである。第１ＭＯＳＦＥＴ３１は各トランジスタに接続する第１ソース電極３５と第１ゲートパッド電極３３を有する。また、第２ＭＯＳＦＥＴ３２も各トランジスタに接続する第２ソース電極３６と第２ゲートパッド電極３４とを有する。
２つのＭＯＳＦＥＴの基板（ドレイン領域）は共通である。第１ＭＯＳＦＥＴ３１、第２ＭＯＳＦＥＴ３２はチップの中心線Ｘ−Ｘに対して例えば線対称に配置され、第1ゲートパッド電極３３、第２ゲートパッド電極３４は独立してチップのコーナー部分に配置される。
チップの第１主面Ｓｆ１に、第１ソース端子Ｓ１に接続する第１ソース電極３５および第１ソースバンプ電極３５ｂが設けられ、第２ソース端子Ｓ２に接続する第２ソース電極３６、第２ソースバンプ電極３６ｂが設けられる。同様に、第１ゲート端子Ｇ１に接続する第１ゲートパッド電極３３および第１ゲートバンプ電極３３ｂ、第２ゲート端子Ｇ２に接続する第２ゲートパッド電極３４および第２ゲートバンプ電極３４ｂが設けられる。
この場合、ドレイン電極は共通で外部に導出されず、２つのＭＯＳＦＥＴ３１、３２のゲート電極に印加する制御信号と、第１ソース電極３５および第２ソース電極３６に印加する電位差によって、電流経路を形成する。すなわち、第１ソースバンプ電極３５ｂがＭＯＳＦＥＴ３０の入力端子（または出力端子）に接続する電極であり、第２ソースバンプ電極３６ｂがＭＯＳＥＴ３０の出力端子（または入力端子）に接続する電極となる。
特開２００２−３６８２１８号公報 特開２００２−１１８２５８号公報（図５）
図１０は、上記の特許文献１の如く、ディスクリート半導体のＭＯＳＦＥＴにおいて、第１主面Ｓｆ１側に入力端子ＩＮに接続する電極（例えばソース電極Ｓ）および出力端子ＯＵＴに接続する電極（例えばドレイン電極Ｄ）を設けた場合の電流経路の概略を示す図である。
基板は高濃度半導体基板ＨＳに低濃度半導体層ＬＳを積層し、低濃度半導体層ＬＳ表面にＭＯＳＦＥＴの素子領域ｅが設けられる。
チップの第１主面Ｓｆ１側にソース電極Ｓおよびドレイン電極Ｄを設ける構造では、主に第１主面Ｓｆ１側のソース電極Ｓから低濃度半導体層ＬＳ、高濃度半導体基板ＨＳに達し、再び低濃度半導体層ＬＳからドレイン電極Ｄに至る電流経路が形成される。すなわち、電流経路ＣＰ’は、主に基板の垂直方向の成分となる第１電流経路ＣＰ１’と、主に基板の水平方向の成分となる第２電流経路ＣＰ２’を有する。従って、ＭＯＳＦＥＴのソース電極Ｓからドレイン電極Ｄに向かう電流経路ＣＰ’の抵抗成分は、基板の垂直方向の抵抗Ｒａ、Ｒｃ、および基板の水平方向の抵抗Ｒｂの合成抵抗となる。
例えば、図１０の構造において、第２主面Ｓｆ２側に金属層が設けられる場合には、水平方向の電流経路は低抵抗である金属層およびその付近に形成され、水平方向の抵抗Ｒｂも低減できる。しかし、フリップチップ実装されるベアチップ等において、第２主面Ｓｆ２側に金属層が設けられない場合には、第２電流経路ＣＰ２’は主に高濃度半導体基板（例えばシリコン基板）ＨＳに形成される。高濃度半導体基板ＨＳは金属層より抵抗値が高いため、水平方向の抵抗Ｒｂは、第２電流経路ＣＰ２’の形状依存性が高くなる。
水平方向の電流経路の形状とはチップ（半導体基板）の形状で決まり、特にチップの平面形状が図９の如く略矩形の場合には、この形状が抵抗Ｒｂの値に大きく影響する。
図１１は、図９に示したＭＯＳＦＥＴの、第２電流経路を概略で示した図である。
図９の場合、入力端子と接続する、例えば２つの第１ソースバンプ電極３５ｂが第１ＭＯＳＦＥＴ３１上に配置される。また出力端子と接続する、例えば２つの第２ソースバンプ電極３６ｂが第２ＭＯＳＦＥＴ３２上に配置される。すなわち、第１ソースバンプ電極３５ｂから第２ソースバンプ電極３６ｂの間に矢印の如く第２電流経路ＣＰ２’が形成される。
このように、チップの平面形状が矩形で、チップの第１主面Ｓｆ１側に入出力端子に接続する電極を配置する半導体装置では、電流の流れる方向において一端から他端となる、第２電流経路ＣＰ２’の長さＬ’が長いほど、また第２電流経路ＣＰ２’の幅Ｗ’が狭いほど、水平方向の抵抗Ｒｂは大きくなり、装置全体の抵抗が増大してしまう問題があった。
本発明はかかる課題に鑑みてなされ、一主面における平面形状が長辺および短辺からなる略矩形である半導体基板と、前記半導体基板に設けられたディスクリート半導体の素子領域と、該素子領域の入力端子および出力端子にそれぞれ接続し、前記半導体基板の一主面に設けられた第１電極および第２電極と、前記第１電極から前記第２電極までの前記半導体基板に形成される電流経路の前記一主面に略垂直な成分である第１電流経路と、前記電流経路の前記一主面に略水平な成分である第２電流経路とを具備し、前記第２電流経路の主たる方向を前記短辺に沿って形成することにより解決するものである。
本発明によれば、第１に、チップの形状が矩形でチップの第１主面側に入出力端子に接続する電極が設けられる半導体装置において、基板の水平方向の電流経路がチップの短辺方向に沿って形成されるように素子領域を配置することにより、基板の水平方向の抵抗を低減できる。
第２に、入出力端子にそれぞれ接続する第１および第２バンプ電極を設け、最も近接する第１バンプ電極と第２バンプ電極を結ぶ直線がチップ短辺に平行になるように配置することにより、第１主面側に設けられる各電極間の抵抗を低減できる。
第３に、基板の水平方向の電流経路の形状依存性が大きくなる、特に、フリップチップ実装されるベアチップにおいて、第２主面側に設ける金属層を省き、低コストを実現した半導体装置の場合に、装置の抵抗低減に大きく寄与できる。
本発明の実施の形態を図１から図８を参照して詳細に説明する。
本発明の半導体装置は、半導体基板と、素子領域と、第１電極と、第２電極とから構成され、第１電極と第２電極を半導体基板の第１主面に設け、第１電極から半導体基板の内部を通り第２電極に至る電流経路が形成されるものである。
素子領域には、ディスクリート半導体の素子が形成される。ディスクリート半導体とは個別半導体とも呼ばれ、単機能の半導体素子の総称である。一例として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、等に代表される電界効果型トランジスタ、バイポーラトランジスタ、ダイオード、サイリスタなどである。
図１から図５を参照し、第１の実施形態として素子領域にｎチャネル型のＭＯＳＦＥＴが形成され、第１主面Ｓｆ１側にソース電極およびドレイン電極が設けられる場合を例に示す。
図１は、本実施形態のＭＯＳＦＥＴ１００を示す概略図であり、図１（Ａ）が平面図であり、図１（Ｂ）は図１（Ａ）のａ−ａ線の断面概略図である。
図１（Ａ）の如く、半導体基板（半導体チップ）１０は、第１主面Ｓｆ１およびそれに対向する第２主面（ここでは不図示）を有する。半導体基板１０の形状は例えば長辺Ｌｅと短辺Ｓｅを有する略矩形であり、一例として長辺Ｌｅが１．５ｍｍ、短辺Ｓｅが１．０ｍｍである。
半導体基板１０の第１主面Ｓｆ１には、破線の如くＭＯＳＦＥＴの素子領域２０が設けられる。素子領域２０上には所望の開口部を有する絶縁膜などを介して素子領域２０と接続するソース電極１７が設けられる。また、第１主面Ｓｆ１にはドレイン電極１８、ゲートパッド電極１９が設けられ、これらも所望の開口部を有する絶縁膜などを介して素子領域２０と電気的に接続する。
ソース電極１７、ドレイン電極１８、ゲートパッド電極１９は、バンプ電極やボンディングワイヤ、金属板等の接続手段を介して、外部端子となるリードフレームや回路基板に接続する。
具体的には、例えばソース電極１７が入力端子ＩＮに接続し、ドレイン電極１８が出力端子ＯＵＴに接続し、ゲートパッド電極１９が制御端子ＣＴＬに接続する。従って、半導体基板１０内には、ソース電極１７からドレイン電極１８までの電流経路が形成される。尚、本実施形態において入出力端子がそれぞれ接続するソース電極１７およびドレイン電極１８を入れ替えても等価である。
図１（Ｂ）を参照して電流経路ＣＰについて説明する。
詳細は後述するが、半導体基板１０は高濃度半導体基板１と低濃度半導体層２を積層してなり、低濃度半導体層２表面にＭＯＳＦＥＴの素子領域２０が設けられる。
本実施形態では、既述の如く第１主面Ｓｆ１側に入力端子に接続するソース電極１７および出力端子に接続するドレイン電極１８が配置される。従って電流経路ＣＰは、ソース電極１７からドレイン電極１８までの半導体基板１０に形成される。
より詳細には、電流経路ＣＰは、第１主面Ｓｆ１に略垂直な成分である第１電流経路ＣＰ１と、第１主面Ｓｆ１に略水平な成分である第２電流経路ＣＰ２を有する。第１電流経路ＣＰ１は、ソース電極１７から低濃度半導体層２を通り高濃度半導体基板１に達する経路と高濃度半導体基板１から低濃度半導体層２を通りドレイン電極１８に至る経路である。また第２電流経路は、ソース電極１７の下方の主に高濃度半導体基板１およびその近傍の低濃度半導体層からドレイン電極１８下方の主に高濃度半導体基板１およびその近傍の低濃度半導体層まで、半導体基板１０の水平方向に形成される経路である。
本実施形態では、図１（Ａ）（Ｂ）の如く、第２電流経路ＣＰ２の主たる方向が、半導体基板（チップ）１０の短辺Ｓｅに沿って形成されるように、すなわち、第２電流経路ＣＰ２において電流が流れる方向が短辺Ｓｅの延在方向となり、電流が流れる幅が長辺Ｌｅの延在方向となるように、半導体基板１０の素子領域２０等のレイアウトを設計する。
最も簡素な例で説明すると、半導体基板１０を、長辺Ｌｅに沿ったラインで第１領域ｒ１と第２領域ｒ２に便宜上区画し（２点鎖線参照）、第１領域ｒ１には、第２電流経ＣＰ２の形成方向（電流が流れる方向）において一端（入力側）となる素子領域２０およびソース電極１７を設ける。第２領域ｒ２には第２電流経路ＣＰ２の形成方向において他端（出力側）となるドレイン電極１８、および素子領域２０とドレイン電極１８とを接続する導電路（例えば高濃度不純物領域）２２を設ける。第１領域ｒ１（素子領域２０）と第２領域ｒ２（導電路２２）が半導体基板１０の短辺Ｓｅに沿って並ぶように配置することにより、第２電流経路ＣＰ２は、半導体基板１０の短辺Ｓｅに沿った方向に形成される。
半導体基板１０は矩形であるため、半導体基板１０の短辺Ｓｅに沿った方向に形成することにより第２電流経路ＣＰ２は、その幅Ｗが広く、長さＬが短くなる。例えば、図１（Ａ）のレイアウトでは、第２電流経路ＣＰ２の幅Ｗは、長辺Ｌｅに沿って広く確保することが可能となり、長さＬは短辺Ｓｅ以下に短くできる。
従って、例えば図１１の如く、半導体基板１０の長辺Ｌｅ方向の長さＬ’と短辺Ｓｅ方向の幅Ｗ’を有する第２電流経路ＣＰ２’を形成する場合と比較して、本実施形態の第２電流経路ＣＰ２の抵抗を低減できる。
尚、本実施形態では、第２電流経路ＣＰ２が明らかに異なる複数方向に形成される場合は、主な第２電流経路ＣＰ２の方向が短辺Ｓｅに沿った方向であればよい。
また、本実施形態では、図１（Ａ）の如くソース電極１７が素子領域２０と電気的に接続する多数の第１コンタクト部（例えばソース領域）ＣＨ１’と、ドレイン電極１８が素子領域２０と電気的に接続する第２コンタクト部ＣＨ２（例えば導電路のドレイン電極１８とのコンタクト領域）を有する。ここでは、第１コンタクト部ＣＨ１’は、基板１０の第１領域ｒ１上の絶縁膜（不図示）に多数設けられ、第２コンタクト部ＣＨ２’は、基板１０の第２領域ｒ２上の絶縁膜（不図示）に設けられる。第２コンタクト部ＣＨ２’は第１コンタクト部ＣＨ１’より大きく、例えばドレイン電極１８より若干小さい面積で絶縁膜が開口され、ここでは２つのドレイン電極１８の下方に１つずつ設けられる。そして、複数の第１コンタクト部ＣＨ１’および第２コンタクト部ＣＨ２’のうち、最も近接する１組の第１コンタクト部ＣＨ１および第２コンタクト部ＣＨ２が、短辺Ｓｅに沿った方向に配置される。これにより、第２電流経路ＣＰ２の主たる方向が短辺Ｓｅに沿って形成される。
このように第１および第２コンタクト部ＣＨ１’、ＣＨ２’に接続する構成であれば、ソース電極１７およびドレイン電極１８のパターンおよび配置は上記の例に限らない。
更に図１（Ａ）では素子領域２０の長辺Ｌｅ’が半導体基板の長辺Ｌｅとほぼ同等の矩形状の場合を示したが、第２電流経路ＣＰ２が半導体基板１０の短辺Ｓｅに沿った方向に形成されれば、素子領域２０のパターンも図示したものに限らない。
次に図２の平面図を参照し、本実施形態において、ソース電極１７およびドレイン電極１８にそれぞれ接続するバンプ電極を設ける場合を示す。
ソース電極１７およびドレイン電極１８、ゲートパッド電極１９上には、それぞれ丸印の如く外部接続電極となるソースバンプ電極２７、ドレインバンプ電極２８、ゲートバンプ電極２９が設けられる。ソースバンプ電極２７およびドレインバンプ電極２８は、それぞれＭＯＳＦＥＴの入力端子ＩＮ及び出力端子ＯＵＴに接続する。ゲートバンプ電極２９は制御端子ＣＴＬに接続する。
図２ではソースバンプ電極２７およびドレインバンプ電極２８は、例えば２個ずつ設けられ、すなわちソースバンプ電極２７ａ、２７ｂ、およびドレインバンプ電極２８ａ、２８ｂ、ゲートバンプ電極２９の計５個が配置される場合を示す。尚各バンプ電極２７、２８、２９の数は図示したものに限らない。
但し、本実施形態では、このようにバンプ電極を設ける場合には、入出力端子にそれぞれ接続するバンプ電極間において、最も近接する第１バンプ電極（ソースバンプ電極２７）および第２バンプ電極（ドレインバンプ電極２８）を結ぶ直線が短辺Ｓｅに平行になるように短辺Ｓｅに沿って配置する
例えば、図２の如く第１バンプ電極および第２バンプ電極が複数存在した場合に、第１バンプ電極および第２バンプ電極の組み合わせの中で最も近接する１組（ソースバンプ電極２７ａおよびドレインバンプ電極２８ａ）を短辺Ｓｅに沿った方向に配置する。これにより、第２電流経路ＣＰ２の主たる方向が短辺Ｓｅに沿って形成される。
第１主面Ｓｆ１側の各電極（ソース電極１７、ドレイン電極１８、ソースバンプ電極２８、ドレインバンプ電極２９）も半導体装置の抵抗に大きく関わる。例えば第１主面Ｓｆ１側で各電極やこれに接続する配線を引き回すと、水平方向の抵抗成分も増加してしまう。
本実施形態では、第１コンタクト部ＣＨ１および第２コンタクト部ＣＨ２に加え、最も近接する第１バンプ電極（ソースバンプ電極）および第２バンプ電極（ドレインバンプ電極２８）を短辺Ｓｅに沿った方向に並べて配置する。
これにより、短辺Ｓｅに沿って形成された第２電流経路ＣＰ２を、第１主面Ｓｆ１の表面において水平方向に引き回すことなく、外部端子（入力端子ＩＮおよび出力端子ＯＵＴ）に接続することができる。これにより、各電極においても、水平方向の抵抗をできる限り小さくすることができ、装置の低抵抗化に大きく寄与する。
図３は、上記のＭＯＳＦＥＴのより詳細な断面を示す図であり、図２のｂ−ｂ線に相当する断面図である。
半導体基板１０は、第１主面Ｓｆ１および第２主面Ｓｆ２を有し、ＭＯＳＦＥＴ１００の素子領域２０が設けられる。
すなわち半導体基板１０は、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を設けてドレイン領域とする。第１主面Ｓｆ１となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。
トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状にパターニングする。
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセルとなり、これが多数個集まってＭＯＳＦＥＴの素子領域２０を構成している。
尚本実施形態では便宜上、最外周のＭＯＳトランジスタのセルの配置領域までを素子領域２０として説明する。素子領域２０の外周には、高濃度のｐ型不純物領域であるガードリング２１が設けられる。
ゲート電極１３は層間絶縁膜１６で被覆され、ソース電極１７はアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。ソース電極１７は素子領域２０上を覆って半導体基板１０の第１主面Ｓｆ１側に設けられ、層間絶縁膜１６間に設けた多数のコンタクトホール（第１コンタクト部ＣＨ１’）を介してソース領域１５およびボディ領域１４と接続する。
ゲート電極１３は、連結部１３ｃにより基板上に引き出され、半導体基板の周囲を取り巻くゲート連結電極１９まで延在され、ゲートパッド電極（ここでは不図示）に接続する。
ソース電極１７上は窒化膜２３が設けられ、窒化膜２３の所定の領域を開口してＵＢＭ（Under Bump Metal）２４を設ける。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ２．４μｍ）、金（Ａｕ：厚さ５００Å）をこの順で積層した金属層である。また窒化膜２３上には、ＵＢＭ２４が露出するソルダーレジスト２５を設け、ＵＢＭ２４を下地電極とするスクリーン印刷によりソースバンプ電極２７を設ける。ソースバンプ電極２７の直径は約２５０μｍである。尚、図３においては説明の都合上ソースバンプ電極２７は素子領域２０端部に配置した場合を示すが、実際には素子領域２０に均一にソース電位が印加されるよう配置される。
ドレイン電極１８は、半導体基板１０の第１主面Ｓｆ１側に設けられる。ドレイン電極１８は、ソース電極１７と同じ（例えばＡｌ）金属層により所望の形状にパターンニングされ、ソース電極１７と離間して配置される。ドレイン電極１８上にも、ソースバンプ電極２７と同様にドレインバンプ電極２８を設ける。
ドレイン電極１８の下方には、素子領域２０からの電流を引き出す導電路２２が設けられる。導電路２２は、例えばｎ型の高濃度不純物領域（ｎ＋型不純物領域）２２ａおよび、第２コンタクト部ＣＨ２となるｎ＋型不純物領域２２ｂよりなる。導電路２２は、ｎ−型半導体層２表面からｎ＋型シリコン半導体基板１に達している。ドレイン電極１８は、導電路２２を介して、素子領域２０のドレイン領域（ｎ−型半導体層２およびｎ＋型シリコン半導体基板１）と接続する。
フリップチップ実装されるベアチップの場合、裏面（第２主面Ｓｆ２）の金属層を設けて抵抗を低減する構成が知られている。しかし、裏面の金属層は電極として使用するわけではないため、特にコストがシビアな製品においては裏面の金属層を省く場合がある。本実施形態を採用することにより、このように裏面に金属層を設けず、低コスト化を実現した半導体装置においても、低抵抗化が図れるものである。
図４には上記の半導体基板（半導体チップ）１０の実装例として、回路基板（プリント基板）等にフリップチップ実装した側面図を示す。これはチップの短辺Ｓｅ方向から見た側面図である。尚、半導体基板１０の素子領域２０等の図示は省略する。
所定の導電パターン５２を設けた回路基板５１に、半導体チップ１０をフェイスダウンで配置し、ソースバンプ電極２７、ドレインバンプ電極２８、ゲートバンプ電極（ここでは不図示）と対応する導電パターン５２の位置あわせを行い、熱による半田リフローや、加圧状態での超音波振動を用いて接着・接続されている。
既述の如く、本実施形態では入力端子に接続するソース電極（ソースバンプ電極２７）と、出力端子に接続するドレイン電極（ドレインバンプ電極２８）とが第１主面Ｓｆ１側に設けられる。従って、ＭＯＳＦＥＴ１００の動作時には図４の矢印の如く、主にソース電極（ソースバンプ電極２７）から半導体基板１０（素子領域２０、ｎ−型半導体層２、ｎ＋型シリコン半導体基板１、導電路２２）を経由して、ドレイン電極（ドレインバンプ電極２８）に至る電流経路が形成される。
本実施形態によれば、半導体装置の抵抗に大きく影響を及ぼす第２電流経路ＣＰ２が半導体基板１０の短辺Ｓｅに沿った方向に形成されるように、素子領域２０および導電路２２が配置される。また、それぞれ入出力端子に接続し、最も近接する第１コンタクト部ＣＨ１と第２コンタクト部ＣＨ２、更にはそれぞれ入出力端子に接続し、最も近接するソースバンプ電極２７およびドレインバンプ電極２８を、短辺Ｓｅに沿って並べて配置する（図１参照）。
これにより、第２電流経路ＣＰ２の幅Ｗが半導体基板１０の長辺Ｌｅに沿って広く確保でき、長さＬを短辺Ｓｅ以下にできるので、基板の水平方向の抵抗Ｒｂを大幅に低減でき、半導体装置の低抵抗化に大きく寄与できる。
尚、半導体基板（チップ）１０が実装される回路基板側の端子レイアウトにより、外部接続電極となるバンプ電極は、図２のパターンで配置できない場合がある。しかし、各電極やバンプ電極は、第１主面Ｓｆ１上で例えば多層電極構造を採用することにより素子領域２０と接続することは可能である。
図５を参照して説明する。図５は、多層電極構造の一例を示す平面図であり、素子領域２０の各電極を２層電極構造とした場合を示す。図５（Ａ）が１層目の電極を示す図であり、図５（Ｂ）が１層目および２層目の電極を示す図であり、図５（Ｃ）が２層目とバンプ電極を示す図である。尚、半導体基板１０は図１と同様であり、第１領域ｒ１および第２領域ｒ２で区画され、第１領域ｒ１に素子領域２０が設けられ、第２領域ｒ２に導電路（不図示）が設けられるとする。また、ゲートパッド電極およびゲートバンプ電極についての図示は省略するが、所望の位置（例えば短辺Ｓｅに沿った位置）等に配置されるとする。
図５（Ａ）の如く、１層目の電極構造は、基板１０上を覆う絶縁膜（不図示）に第１コンタクト部ＣＨ１’および第２コンタクト部ＣＨ２が設けられ、これらの上にそれぞれ１層目の第１ソース電極１７１、第１ドレイン電極１８１が配置される。
図５（Ｂ）の如く、１層目と２層目の電極構造は、それぞれの電極層が交差するように配置される。すなわち、第１ソース電極１７１、第１ドレイン電極１８１上に更に絶縁膜（不図示）を配置し、所望の位置を開口してスルーホールＴＨを設ける。スルーホールＴＨは、第１ソース電極１７１側と第１ドレイン電極１８１側にそれぞれ１つ設けられる。２層目の第２ソース電極１７２および第２ドレイン電極１８２は、それぞれが、第１ソース電極１７１および第１ドレイン電極１８１と交差するように配置される。
そして図５（Ｃ）の如く、第２ソース電極１７２上にソースバンプ電極２７ａ、２７ｂが設けられ、第２ドレイン電極１８２上にドレインバンプ電極２８ａ、２８ｂが設けられる。
この場合、引き回しによる配線抵抗が若干大きくなるが、図１の如く、半導体基板１０の短辺Ｓｅに沿って第２電流経路ＣＰ２が形成されるように第１領域ｒ１（素子領域２０）および第２領域ｒ２がレイアウトされているため（図５（Ａ）参照）、基板の水平方向の抵抗Ｒｂの低減による半導体装置の低抵抗化に寄与できる。
次に、図６から図８を参照して本発明の第２の実施形態について説明する。尚、第１の実施形態と同一構成要素は同一符号とし、重複する部分はその説明を省略する。
半導体基板（半導体チップ）１０に設ける素子領域２０として、ディスクリート（単機能）半導体であれば、その数は複数でもよい。第２の実施形態は、第１のＭＯＳＦＥＴ１００ａおよび第２のＭＯＳＦＥＴ１００ｂの２つの素子領域２０ａ、２０ｂを、ドレインを共通として１つの半導体基板（半導体チップ）１０に集積化した場合を例に説明する。
スイッチング用途の半導体装置（ＭＯＳＦＥＴ）として、オンオフの切り替えを行うのみでなく、例えば二次電池（ＬＩＢ：Lithium Ion Battery）の保護回路に採用されるＭＯＳＦＥＴの如く、電流経路の方向（電流が流れる方向）を切り替えるものが知られている。
図６は、双方向の電流経路を切り替え可能な半導体装置（スイッチング素子）をＭＯＳＦＥＴで構成した場合の一例を示す回路図である。
スイッチング素子２００は、それぞれ多数のＭＯＳトランジスタセルにより構成される第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂを、それぞれのドレインＤを共通として直列に接続する。そしてそれぞれのゲート端子Ｇ１、Ｇ２にゲート信号を印加して両ＭＯＳＦＥＴを制御し、第１ソース端子Ｓ１、第２ソース端子Ｓ２に印加する電位差に応じて電流経路を切り替える。
第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂはそれぞれ寄生ダイオードを有している。例えば、制御信号により第１ＭＯＳＦＥＴ１００ａをオフし、第２ＭＯＳＦＥＴ１００ｂをオンする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より高電位にすることで、第１ＭＯＳＦＥＴ１００ａの寄生ダイオードと第２ＭＯＳＦＥＴ１００ｂによりｄ１方向の電流経路を形成する。
また、制御信号により第１ＭＯＳＦＥＴ１００ａをオンし、第２ＭＯＳＦＥＴ１００ｂをオフする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より低電位にすることで、第１ＭＯＳＦＥＴ１００ａと第２ＭＯＳＦＥＴ１００ｂの寄生ダイオードによりｄ２方向の電流経路を形成する。
さらに、ゲート端子Ｇ１とゲート端子Ｇ２を共にオンすることで、寄生ダイオードを介さずに電流経路を形成する。
図７は、上記のスイッチング素子２００の一例を示す図であり、図７（Ａ）の平面図はスイッチング素子２００の入出力端子および制御端子と接続する各電極を示している。また図７（Ｂ）は、図７（Ａ）のｃ−ｃ線断面概略図である。
図７（Ａ）を参照し、長辺Ｌｅおよび短辺Ｓｅを有する略矩形の半導体基板（チップ）１０に、同一の第１素子領域２０ａと第２素子領域２０ｂが設けられる。第１素子領域２０ａは第１ＭＯＳＦＥＴ１００ａの素子領域であり、第２素子領域２０ｂは第２ＭＯＳＦＥＴ１００ｂの素子領域である。
例えば、半導体基板１０の長辺Ｌｅに沿った方向に延在する中心線Ｘ−Ｘに対して線対称に第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂの素子領域２０ａ、２０ｂを配置する。またそれぞれに第１ソース電極１７ａ、第２ソース電極１７ｂ、第1ゲートパッド電極１９ａ、第２ゲートパッド電極１９ｂが設けられる。
第１ＭＯＳＦＥＴ１００ａのソース領域（不図示）は、第１素子領域２０ａ上を覆う第１ソース電極１７ａと接続する。第１ＭＯＳＦＥＴ１００ａのゲート電極（不図示）は半導体基板１０の周辺部に延在され第１ゲートパッド電極１９ａと接続する。第２ＭＯＳＦＥＴ１００ｂも同様である。
図７（Ｂ）を参照し、第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂは、第１主面Ｓｆ１と第２主面Ｓｆ２を有する同一の半導体基板１０に設けられる。すなわち半導体基板１０の第１素子領域２０ａに第１ＭＯＳＦＥＴ１００ａが設けられ、第２素子領域２０ｂに第２ＭＯＳＦＥＴ１００ｂが設けられる。これにより、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂは、ドレイン領域が共通となっている。
それぞれの素子領域２０ａ、２０ｂを構成するＭＯＳトランジスタは第１の実施形態と同様であるので説明は省略するが、第２の実施形態ではドレイン端子は外部に導出せず、ドレイン電極も設けられない。
すなわち、第１主面Ｓｆ１側には、第１ソース電極１７ａ、第１ゲートパッド電極１９ａ、第２ソース電極１７ｂ、第２ゲートパッド電極１９ｂのみが設けられる。これらの電極部分の詳細な構造は第１の実施形態と同様である。また、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂの構成は、同一である。
このように第２の実施形態では第１ソース電極１７ａおよび第２ソース電極１７ｂが、いずれも半導体基板１０の第１主面Ｓｆ１側に設けられ、入出力端子と接続する第１電極および第２電極となり、この間に電流経路が形成される。
具体的には、第１ゲートパッド電極１９ａおよび第２ゲートパッド電極１９ｂに印加される制御信号により、例えば第１ＭＯＳＦＥＴ１００ａをオフし、第２ＭＯＳＦＥＴ１００ｂをオンする。このとき第１ソース電極１７ａの電位を第２ソース電極１７ｂの電位より高くすることにより、図のｄ１方向に電流経路が形成される。一方、制御信号により第１ＭＯＳＦＥＴ１００ａをオンし、第２ＭＯＳＦＥＴ１００ｂをオフして第１ソース電極１７ａの電位を第２ソース電極１７ｂの電位より低くするとｄ１方向と逆のｄ２方向に電流経路が形成される。また、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂを共にオンし、第１ソース電極１７ａと第２ソース電極１７ｂの電位差により寄生ダイオードを介さずに、ｄ１方向またはｄ２方向に電流経路を形成する。
つまり、第２の実施形態では、電流経路は第１ＭＯＳＦＥＴ１００ａの第１ソース電極１７ａから半導体基板１０を介して第２ＭＯＳＦＥＴ１００ｂの第２ソース電極１７ｂに（またはその逆方向に）形成される。
このとき、第２電流経路ＣＰ２の主たる方向が、半導体基板（チップ）１０の短辺Ｓｅに沿って形成されるように、半導体基板１０の素子領域２０a、２０ｂ等のレイアウトを設計する。
最も簡素な例で説明すると、半導体基板１０を、長辺Ｌｅに沿って延在する中心線Ｘ−Ｘで第１領域ｒ１と第２領域ｒ２に便宜上区画し、第１領域ｒ１には第２電流経路ＣＰ２の一端となる第１素子領域２０ａおよび第１ソース電極１７ａを設け、第２領域ｒ２には第２電流経路ＣＰ２の他端となる第２素子領域２０ｂおよび第２ソース電極１７ｂを設ける。第１領域ｒ１（第１素子領域２０ａ）と第２領域ｒ２（第２素子領域２０ｂ）が半導体基板１０の短辺Ｓｅに沿って並ぶように配置することにより、第２電流経路ＣＰ２は、半導体基板１０の短辺Ｓｅに沿った方向に形成される。これにより第２電流経路ＣＰ２の水平方向の抵抗Ｒｂを大幅に低減することができる。
図８は、図７の半導体装置に丸印の如くバンプ電極を配置した場合を示す。
第１ソース電極１７ａ上には、これと接続する第１ソースバンプ電極２７ａ（２７ａ１、２７ａ２）を設ける。また第２ソース電極１７ｂ上には、これと接続する第２ソースバンプ電極２７ｂ（２７ｂ１、２７ｂ２）を設ける。同様に第１ゲートパッド電極１９ａ、第２ゲートパッド電極１９ｂ上には、それぞれ第１ゲートバンプ電極２９ａおよび、第２ゲートバンプ電極２９ｂを設ける。
また、第１ソース電極１７ａと第１素子領域２０ａを接続する第１コンタクト部ＣＨ１’、および第２ソース電極１７ｂと第２素子領域２０ｂを接続する第２コンタクト部ＣＨ２’を有する。そして、本実施形態では第１コンタクト部ＣＨ１’および第２コンタクト部ＣＨ２’のうち最も近接する１組の第１コンタクト部ＣＨ１、および第２コンタクト部ＣＨ２を短辺Ｓｅに平行になるように短辺Ｓｅに沿って並べて配置する。
ここではソースバンプ電極２７ａ、２７ｂは、例えば２個ずつ設けられる場合を示すが、各バンプ電極２７a、２７ｂ、２９ａ、２９ｂの数は図示したものに限らない。
但し、このようにバンプ電極を設ける場合には、入出力端子にそれぞれ接続するバンプ電極間において、最も近接する第１バンプ電極（第１ソースバンプ電極２７ａ１）および第２バンプ電極（第２ソースバンプ電極２７ｂ１）を短辺Ｓｅに平行になるように短辺Ｓｅに沿って配置する。
これにより、短辺Ｓｅに沿って形成された第２電流経路ＣＰ２を、第１主面Ｓｆ１の表面において水平方向に引き回すことなく、外部端子（入力端子および出力端子）に接続することができる。これにより、各電極においても、水平方向の抵抗をできる限り小さくすることができ、装置の低抵抗化に大きく寄与する。
以上、本実施形態の一例としてｎチャネル型ＭＯＳＦＥＴを例に説明したが、これに限らず、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。また、これに限らずバイポーラトランジスタやダイオードであっても同様に実施でき、同様の効果が得られる。
例えば、バイポーラトランジスタの場合は以下の通りである。素子領域は、コレクタ領域となる一導電型半導体基板に逆導電型のベース領域を設け、ベース領域表面に一導電型のエミッタ領域が設けられる。この素子領域２０を図１の如く第１領域ｒ１に配置し、コレクタ領域に接続する導電路２２を第２領域ｒ１に配置する。またエミッタ領域に接続するエミッタ電極、およびコレクタ領域に接続するコレクタ電極はそれぞれ、図１のソース電極１７およびドレイン電極１８のパターンで配置される。この場合ベース領域に接続するベース電極は、図１のゲートパッド電極１９のパターンで設けられる。バンプ電極を設ける場合は図２と同様であり、エミッタバンプ電極、コレクタバンプ電極、ベースバンプ電極はそれぞれ、ソースバンプ電極２７、ドレインバンプ電極２８およびゲートバンプ電極２９の位置に配置される。
これにより、図１と同様に第２電流経路ＣＰ２が基板１０の短辺Ｓｅに沿った方向に形成される。
また、ダイオードの場合は以下の通りである。カソード電極が接続する一導電型半導体基板にアノード電極が接続する逆導電型不純物領域を設けた素子領域２０を図１の如く第１領域ｒ１に配置し、一導電型半導体基板に接続する導電路２２を第２領域ｒ１に配置する。アノード電極およびカソード電極はそれぞれ、図１のソース電極１７およびドレイン電極１８のパターンで配置される。バンプ電極を設ける場合は図２と同様であり、アノードバンプ電極、カソードバンプ電極はそれぞれ、ソースバンプ電極２７、ドレインバンプ電極２８の位置に配置される。
これにより、図１と同様に第２電流経路ＣＰ２が基板１０の短辺Ｓｅに沿った方向に形成される。
本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）側面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する側面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する回路図である。 本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）側面図である。 本発明の半導体装置を説明する平面図である。 従来の半導体装置を説明する平面図である。 従来の半導体装置を説明する側面図である。 従来の半導体装置を説明する平面図である。
符号の説明
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０ 半導体基板（半導体チップ）
１１ ゲート絶縁膜
１３ ゲート電極
１３ｃ 連結部
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７、１７ａ、１７ｂ ソース電極
１８ ドレイン電極
１９、１９ａ、１９ｂ ゲートパッド電極
２０、２０ａ、２０ｂ 素子領域
２２ 導電路
２３ 窒化膜
２４ ＵＢＭ
２５ ソルダーレジスト
２７、２７ａ、２７ｂ ソースバンプ電極
２８、２８ａ、２８ｂ ドレインバンプ電極
２９、２９ａ、２９ｂ ゲートバンプ電極
５１ 回路基板
５２ 導電パターン
Ｓｆ１ 第１主面
Ｓｆ２ 第２主面
２００ スイッチング素子
１００、１００ａ、１００ｂ ＭＯＳＦＥＴ
Ｓ、Ｓ１、Ｓ２ ソース端子（電極）
Ｇ、Ｇ１、Ｇ２ ゲート端子（電極）
Ｄ ドレイン端子（電極）

Claims (5)

  1. 一主面における平面形状が長辺および短辺からなる略矩形である半導体基板と、
    前記半導体基板に設けられたディスクリート半導体の素子領域と、
    該素子領域の入力端子および出力端子にそれぞれ接続し、前記半導体基板の一主面に設けられた第１電極および第２電極と、
    前記第１電極から前記第２電極までの前記半導体基板に形成される電流経路の前記一主面に略垂直な成分である第１電流経路と、
    前記電流経路の前記一主面に略水平な成分である第２電流経路とを具備し、
    前記第２電流経路の主たる方向を前記短辺に沿って形成することを特徴とする半導体装置。
  2. 前記第１電極と前記素子領域が接続する第１コンタクト部と、前記第２電極と前記素子領域が接続する第２コンタクト部を有し、最も近接する前記第１コンタクト部および前記第２コンタクト部を前記短辺に沿って配置することを特徴とする請求項１に記載の半導体装置。
  3. 前記一主面側に、前記第１電極および前記第２電極にそれぞれ接続する第１バンプ電極および第２バンプ電極を設けることを特徴とする請求項１に記載の半導体装置。
  4. 最も近接する前記第１バンプ電極および前記第２バンプ電極を結ぶ直線が前記短辺に平行になるように配置することを特徴とする請求項３に記載の半導体装置。
  5. 他の主面が露出したベアチップ状の前記半導体基板と、該半導体基板がフリップチップ実装される回路基板を有することを特徴とする請求項１に記載の半導体装置。
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