KR20080038022A - 반도체 장치 - Google Patents

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KR20080038022A
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데쯔야 요시다
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산요덴키가부시키가이샤
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Abstract

디스크리트 반도체의 칩에서, 전류 경로 상의 제1 전극 및 제2 전극을, 반도체 기판의 제1 주면측에 형성하고, 플립 칩 실장을 가능하게 한 것이 알려져 있다. 그러나, 기판 내를 수평 방향으로도 전류가 흐르기 때문에, 기판이 사각형인 경우에는 수평 방향의 전류 경로가 증가하여, 저항이 증가하는 문제가 있었다. 상기 문제를 해결하기 위해, 본 발명에서는, 기판 내의 수평 방향의 전류 경로를, 기판(칩)의 짧은 변을 따른 방향으로 형성한다. 예를 들면, 입력 단자측으로 되는 소자 영역과, 출력 단자측으로 되는 전류의 취출 영역을, 칩의 짧은 변을 따라 배열하는 레이아웃을 채용한다. 또한, 입출력 단자에 각각 접속하는 제1 범프 전극 및 제2 범프 전극을 형성하고, 이들을 칩의 짧은 변을 따라 배치한다. 이에 의해, 기판 내의 수평 방향의 전류 경로는 그 폭이 넓고 길이가 짧게 형성되므로, 기판의 수평 방향의 저항을 저감할 수 있다.
실리콘 반도체 기판, 반도체층, 채널층, 트렌치, 게이트 절연막, 게이트 전극

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 플립 칩 실장에서 저저항화를 실현할 수 있는 반도체 장치에 관한 것이다.
디스크리트 반도체의 반도체 장치(반도체 칩)는, 입력 단자와 출력 단자에 각각 접속하는 전극이 칩의 양 주면(표면과 이면)에 형성되어 있는 것이 많은데, 예를 들면 MOSFET에서, 칩의 일 주면측에 입력 단자 및 출력 단자에 각각 접속하는 소스 전극, 드레인 전극, 및 제어 단자에 접속하는 게이트 전극을 형성하여, 플립 칩 실장을 가능하게 하는 구조가 알려져 있다(예를 들면 특허 문헌1 참조).
또한, 1칩에 드레인 단자를 공통으로 하여 2개의 MOSFET를 집적화하고, 칩의 일 주면에 소스 전극 및 게이트 전극을 형성하는 구조도 알려져 있다. 이 경우 실장 방법은 플립 칩 실장에 한하지 않지만, 2개의 MOSFET의 소스 전극이 각각 입력 단자 및 출력 단자에 접속하기 때문에, 특허 문헌1과 마찬가지로 칩의 일 주면측에 입력 단자 및 출력 단자에 접속하는 전극이 형성된 구조로 된다(예를 들면 특허 문헌2 참조).
도 9를 참조하여, 일 주면측에 입출력 단자가 형성되는 반도체 장치로서, 1 칩에 2개의 MOSFET를 집적화한 반도체 장치를 예로 설명한다.
도 9는, 평면도이다. 반도체 장치(30)는, 제1 MOSFET(31), 제2 MOSFET(32)를 1칩에 집적화한 것이다. 제1 MOSFET(31)는 각 트랜지스터에 접속하는 제1 소스 전극(35)과 제1 게이트 패드 전극(33)을 갖는다. 또한, 제2 MOSFET(32)도 각 트랜지스터에 접속하는 제2 소스 전극(36)과 제2 게이트 패드 전극(34)을 갖는다.
2개의 MOSFET의 기판(드레인 영역)은 공통이다. 제1 MOSFET(31), 제2 MOSFET(32)는 칩의 중심선 X-X에 대하여 예를 들면 선대칭으로 배치되고, 제1 게이트 패드 전극(33), 제2 게이트 패드 전극(34)은 독립하여 칩의 코너 부분에 배치된다.
칩의 제1 주면 Sf1에, 제1 소스 단자 S1에 접속하는 제1 소스 전극(35) 및 제1 소스 범프 전극(35b)이 형성되고, 제2 소스 단자 S2에 접속하는 제2 소스 전극(36), 제2 소스 범프 전극(36b)이 형성된다. 마찬가지로, 제1 게이트 단자 G1에 접속하는 제1 게이트 패드 전극(33) 및 제1 게이트 범프 전극(33b), 제2 게이트 단자 G2에 접속하는 제2 게이트 패드 전극(34) 및 제2 게이트 범프 전극(34b)이 형성된다.
이 경우, 드레인 전극은 공통으로 외부에 도출되지 않고, 2개의 MOSFET(31, 32)의 게이트 전극에 인가하는 제어 신호와, 제1 소스 전극(35) 및 제2 소스 전극(36)에 인가하는 전위차에 의해, 전류 경로를 형성한다. 즉, 제1 소스 범프 전극(35b)이 MOSFET(30)의 입력 단자(또는 출력 단자)에 접속하는 전극이고, 제2 소스 범프 전극(36b)이 MOSFET(30)의 출력 단자(또는 입력 단자)에 접속하는 전극으 로 된다.
[특허 문헌1] 일본 특개 2002-368218호 공보
[특허 문헌2] 일본 특개 2002-118258호 공보(도 5)
도 10은, 상기의 특허 문헌1과 같이, 디스크리트 반도체의 MOSFET에서, 제1 주면 Sf1측에 입력 단자 IN에 접속하는 전극(예를 들면 소스 전극 S) 및 출력 단자 OUT에 접속하는 전극(예를 들면 드레인 전극 D)을 형성한 경우의 전류 경로의 개략을 도시하는 도면이다.
기판은 고농도 반도체 기판 HS에 저농도 반도체층 LS를 적층하고, 저농도 반도체층 LS 표면에 MOSFET의 소자 영역 e가 형성된다.
칩의 제1 주면 Sf1측에 소스 전극 S 및 드레인 전극 D를 형성하는 구조에서는, 주로 제1 주면 Sf1측의 소스 전극 S로부터 저농도 반도체층 LS, 고농도 반도체 기판 HS에 도달하고, 다시 저농도 반도체층 LS로부터 드레인 전극 D에 이르는 전류 경로가 형성된다. 즉, 전류 경로 CP'는, 주로 기판의 수직 방향의 성분으로 되는 제1 전류 경로 CP1'와, 주로 기판의 수평 방향의 성분으로 되는 제2 전류 경로 CP2'를 갖는다. 따라서, MOSFET의 소스 전극 S로부터 드레인 전극 D를 향하는 전류 경로 CP'의 저항 성분은, 기판의 수직 방향의 저항 Ra, Rc, 및 기판의 수평 방향의 저항 Rb의 합성 저항으로 된다.
예를 들면, 도 10의 구조에서, 제2 주면 Sf2측에 금속층이 형성되는 경우에 는, 수평 방향의 전류 경로는 저저항인 금속층 및 그 부근에 형성되어, 수평 방향의 저항 Rb도 저감할 수 있다. 그러나, 플립 칩 실장되는 베어 칩 등에서, 제2 주면 Sf2측에 금속층이 형성되지 않은 경우에는, 제2 전류 경로 CP2'는 주로 고농도 반도체 기판(예를 들면 실리콘 기판) HS에 형성된다. 고농도 반도체 기판 HS는 금속층보다 저항값이 높기 때문에, 수평 방향의 저항 Rb는, 제2 전류 경로 CP2'의 형상 의존성이 높아진다.
수평 방향의 전류 경로의 형상이란 칩(반도체 기판)의 형상으로 결정되고, 특히 칩의 평면 형상이 도 9와 같이 대략 사각형인 경우에는, 이 형상이 저항 Rb의 값에 크게 영향을 준다.
도 11은, 도 9에 도시한 MOSFET의, 제2 전류 경로를 개략적으로 도시한 도면이다.
도 9의 경우, 입력 단자와 접속하는, 예를 들면 2개의 제1 소스 범프 전극(35b)이 제1 MOSFET(31) 상에 배치된다. 또한 출력 단자와 접속하는, 예를 들면 2개의 제2 소스 범프 전극(36b)이 제2 MOSFET(32) 상에 배치된다. 즉, 제1 소스 범프 전극(35b)으로부터 제2 소스 범프 전극(36b) 사이에 화살표와 같이 제2 전류 경로 CP2'가 형성된다.
이와 같이, 칩의 평면 형상이 사각형이고, 칩의 제1 주면 Sf1측에 입출력 단자에 접속하는 전극을 배치하는 반도체 장치에서는, 전류가 흐르는 방향에서 일단으로부터 타단으로 되는, 제2 전류 경로 CP2'의 길이 L'가 길수록, 또한 제2 전류 경로 CP2'의 폭 W'가 좁을수록, 수평 방향의 저항 Rb는 커져서, 장치 전체의 저항 이 증대하게 된다는 문제가 있었다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 일 주면에서의 평면 형상이 긴 변 및 짧은 변으로 이루어지는 대략 사각형인 반도체 기판과, 상기 반도체 기판에 형성된 디스크리트 반도체의 소자 영역과, 그 소자 영역의 입력 단자 및 출력 단자에 각각 접속하고, 상기 반도체 기판의 일 주면에 형성된 제1 전극 및 제2 전극과, 상기 제1 전극으로부터 상기 제2 전극까지의 상기 반도체 기판에 형성되는 전류 경로의 상기 일 주면에 대략 수직인 성분인 제1 전류 경로와, 상기 전류 경로의 상기 일 주면에 대략 수평인 성분인 제2 전류 경로를 구비하고, 상기 제2 전류 경로의 주된 방향을 상기 짧은 변을 따라 형성함으로써 해결하는 것이다.
본 발명에 따르면, 첫째, 칩의 형상이 사각형이고 칩의 제1 주면측에 입출력 단자에 접속하는 전극이 형성되는 반도체 장치에서, 기판의 수평 방향의 전류 경로가 칩의 짧은 변 방향을 따라서 형성되도록 소자 영역을 배치함으로써, 기판의 수평 방향의 저항을 저감할 수 있다.
둘째, 입출력 단자에 각각 접속하는 제1 및 제2 범프 전극을 형성하고, 가장 근접하는 제1 범프 전극과 제2 범프 전극을 연결하는 직선이 칩 짧은 변에 평행하게 되도록 배치함으로써, 제1 주면측에 형성되는 각 전극 간의 저항을 저감할 수 있다.
셋째, 기판의 수평 방향의 전류 경로의 형상 의존성이 커지는, 특히, 플립 칩 실장되는 베어 칩에서, 제2 주면측에 형성하는 금속층을 생략하고, 저코스트를 실현한 반도체 장치의 경우에, 장치의 저항 저감에 크게 기여할 수 있다.
본 발명의 실시 형태를 도 1 내지 도 8을 참조하여 상세히 설명한다.
본 발명의 반도체 장치는, 반도체 기판과, 소자 영역과, 제1 전극과, 제2 전극으로 구성되고, 제1 전극과 제2 전극을 반도체 기판의 제1 주면에 형성하고, 제1 전극으로부터 반도체 기판의 내부를 통과하여 제2 전극에 이르는 전류 경로가 형성되는 것이다.
소자 영역에는, 디스크리트 반도체의 소자가 형성된다. 디스크리트 반도체란 개별 반도체라고도 불리며, 단기능의 반도체 소자의 총칭이다. 일례로서, MOSFET(Metal 0xide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor) 등으로 대표되는 전계 효과형 트랜지스터, 바이폴라 트랜지스터, 다이오드, 사이리스터 등이다.
도 1 내지 도 5를 참조하여, 제1 실시 형태로서 소자 영역에 n채널형의 MOSFET가 형성되고, 제1 주면 Sf1측에 소스 전극 및 드레인 전극이 형성되는 경우를 예로 나타낸다.
도 1은 본 실시 형태의 MOSFET(100)를 도시한 개략도로서, 도 1의 (A)가 평면도이며, 도 1의 (B)는 도 1의 (A)의 a-a선의 단면 개략도이다.
도 1의 (A)와 같이, 반도체 기판(반도체 칩)(10)은, 제1 주면 Sf1 및 그에 대향하는 제2 주면(여기서는 도시하지 않음)을 갖는다. 반도체 기판(10)의 형상은 예를 들면 긴 변 Le와 짧은 변 Se를 갖는 대략 사각형이며, 일례로서 긴 변 Le가1.5㎜, 짧은 변 Se가 1.0㎜이다.
반도체 기판(10)의 제1 주면 Sf1에는, 파선과 같이 MOSFET의 소자 영역(20)이 형성된다. 소자 영역(20) 상에는 원하는 개구부를 갖는 절연막 등을 통하여 소자 영역(20)과 접속하는 소스 전극(17)이 형성된다. 또한, 제1 주면 Sf1에는 드레인 전극(18), 게이트 패드 전극(19)이 형성되고, 이들도 원하는 개구부를 갖는 절연막 등을 통하여 소자 영역(20)과 전기적으로 접속한다.
소스 전극(17), 드레인 전극(18), 게이트 패드 전극(19)은, 범프 전극이나 본딩 와이어, 금속판 등의 접속 수단을 통하여, 외부 단자로 되는 리드 프레임이나 회로 기판에 접속한다.
구체적으로는, 예를 들면 소스 전극(17)이 입력 단자 IN에 접속하고, 드레인 전극(18)이 출력 단자 OUT에 접속하고, 게이트 패드 전극(19)이 제어 단자 CTL에 접속한다. 따라서, 반도체 기판(10) 내에는, 소스 전극(17)으로부터 드레인 전극(18)까지의 전류 경로가 형성된다. 또한, 본 실시 형태에서 입출력 단자가 각각 접속하는 소스 전극(17) 및 드레인 전극(18)을 교체하여도 등가이다.
도 1의 (B)를 참조하여 전류 경로 CP에 대하여 설명한다.
상세한 것은 후술하지만, 반도체 기판(10)은 고농도 반도체 기판(1)과 저농도 반도체층(2)을 적층하여 이루어지고, 저농도 반도체층(2) 표면에 MOSFET의 소자 영역(20)이 형성된다.
본 실시 형태에서는, 이미 전술한 바와 같이 제1 주면 Sf1측에 입력 단자에 접속하는 소스 전극(17) 및 출력 단자에 접속하는 드레인 전극(18)이 배치된다. 따라서 전류 경로 CP는, 소스 전극(17)으로부터 드레인 전극(18)까지의 반도체 기판(10)에 형성된다.
보다 상세하게는, 전류 경로 CP는, 제1 주면 Sf1에 대략 수직인 성분인 제1 전류 경로 CP1과, 제1 주면 Sf1에 대략 수평인 성분인 제2 전류 경로 CP2를 갖는다. 제1 전류 경로 CP1은, 소스 전극(17)으로부터 저농도 반도체층(2)을 통과하여 고농도 반도체 기판(1)에 도달하는 경로와 고농도 반도체 기판(1)으로부터 저농도 반도체층(2)을 통과하여 드레인 전극(18)에 이르는 경로이다. 또한 제2 전류 경로는, 소스 전극(17)의 하방의 주로 고농도 반도체 기판(1) 및 그 근방의 저농도 반도체층으로부터 드레인 전극(18) 하방의 주로 고농도 반도체 기판(1) 및 그 근방의 저농도 반도체층까지, 반도체 기판(10)의 수평 방향으로 형성되는 경로이다.
본 실시 형태에서는, 도 1의 (A), (B)와 같이, 제2 전류 경로 CP2의 주된 방향이, 반도체 기판(칩)(10)의 짧은 변 Se를 따라 형성되도록, 즉, 제2 전류 경로 CP2에서 전류가 흐르는 방향이 짧은 변 Se의 연장 방향으로 되고, 전류가 흐르는 폭이 긴 변 Le의 연장 방향으로 되도록, 반도체 기판(10)의 소자 영역(20) 등의 레이아웃을 설계한다.
가장 간소한 예로 설명하면, 반도체 기판(10)을, 긴 변 Le를 따른 라인에서 제1 영역 r1과 제2 영역 r2에 편의상 구획하고(이점 쇄선 참조), 제1 영역 r1에는, 제2 전류 경로 CP2의 형성 방향(전류가 흐르는 방향)에서 일단(입력측)으로 되는 소자 영역(20) 및 소스 전극(17)을 형성한다. 제2 영역 r2에는 제2 전류 경로 CP2 의 형성 방향에서 타단(출력측)으로 되는 드레인 전극(18), 및 소자 영역(20)과 드레인 전극(18)을 접속하는 도전로(예를 들면 고농도 불순물 영역)(22)를 형성한다. 제1 영역 r1(소자 영역(20))과 제2 영역 r2(도전로(22))가 반도체 기판(10)의 짧은 변 Se를 따라 배열하도록 배치함으로써, 제2 전류 경로 CP2는, 반도체 기판(10)의 짧은 변 Se를 따른 방향으로 형성된다.
반도체 기판(10)은 사각형이기 때문에, 반도체 기판(10)의 짧은 변 Se를 따른 방향으로 형성함으로써 제2 전류 경로 CP2는, 그 폭 W가 넓고, 길이 L이 짧아진다. 예를 들면, 도 1의 (A)의 레이아웃에서는, 제2 전류 경로 CP2의 폭 W는, 긴 변 Le를 따라 넓게 확보하는 것이 가능해져서, 길이 L은 짧은 변 Se 이하로 짧게 할 수 있다.
따라서, 예를 들면 도 11과 같이, 반도체 기판(10)의 긴 변 Le 방향의 길이 L'와 짧은 변 Se 방향의 폭 W'를 갖는 제2 전류 경로 CP2'를 형성하는 경우와 비교하여, 본 실시 형태의 제2 전류 경로 CP2의 저항을 저감할 수 있다.
또한, 본 실시 형태에서는, 제2 전류 경로 CP2가 분명히 서로 다른 복수 방향으로 형성되는 경우에는, 주된 제2 전류 경로 CP2의 방향이 짧은 변 Se를 따른 방향이면 된다.
또한, 본 실시 형태에서는, 도 1의 (A)와 같이 소스 전극(17)이 소자 영역(20)과 전기적으로 접속하는 다수의 제1 컨택트부(예를 들면 소스 영역 상의 컨택트홀) CH1'와, 드레인 전극(18)이 소자 영역(20)과 전기적으로 접속하는 제2 컨택트부 CH2(예를 들면 도전로와 드레인 전극(18)의 컨택트홀)를 갖는다. 여기에서 는, 제1 컨택트부 CH1'는, 기판(10)의 제1 영역 r1 상의 절연막(도시하지 않음)에 다수 형성되고, 제2 컨택트부 CH2'는, 기판(10)의 제2 영역 r2 상의 절연막(도시하지 않음)에 형성된다. 제2 컨택트부 CH2'는 제1 컨택트부 CH1'보다 크게, 예를 들면 드레인 전극(18)보다 약간 작은 면적으로 절연막이 개구되고, 여기에서는 2개의 드레인 전극(18)의 하방에 하나씩 형성된다. 그리고, 복수의 제1 컨택트부 CH1' 및 제2 컨택트부 CH2' 중, 가장 근접하는 1조의 제1 컨택트부 CH1 및 제2 컨택트부 CH2가, 짧은 변 Se를 따른 방향으로 배치된다. 이에 의해, 제2 전류 경로 CP2의 주된 방향이 짧은 변 Se를 따라 형성된다.
이와 같이 제1 및 제2 컨택트부 CH1', CH2'에 접속하는 구성이면, 소스 전극(17) 및 드레인 전극(18)의 패턴 및 배치는 상기의 예에 한하지 않는다.
또한 도 1의 (A)에서는 소자 영역(20)의 긴 변 Le'가 반도체 기판의 긴 변 Le와 거의 동등한 사각 형상인 경우를 나타냈지만, 제2 전류 경로 CP2가 반도체 기판(10)의 짧은 변 Se를 따른 방향으로 형성되면, 소자 영역(20)의 패턴도 도시한 것에 한하지 않는다.
다음으로 도 2의 평면도를 참조하여, 본 실시 형태에서, 소스 전극(17) 및 드레인 전극(18)에 각각 접속하는 범프 전극을 형성하는 경우를 나타낸다.
소스 전극(17) 및 드레인 전극(18), 게이트 패드 전극(19) 상에는, 각각 동그라미 표시와 같이 외부 접속 전극으로 되는 소스 범프 전극(27), 드레인 범프 전극(28), 게이트 범프 전극(29)이 형성된다. 소스 범프 전극(27) 및 드레인 범프 전극(28)은, 각각 MOSFET의 입력 단자 IN 및 출력 단자 OUT에 접속한다. 게이트 범프 전극(29)은 제어 단자 CTL에 접속한다.
도 2에서는 소스 범프 전극(27) 및 드레인 범프 전극(28)은, 예를 들면 2개씩 형성되고, 즉 소스 범프 전극(27a, 27b), 및 드레인 범프 전극(28a, 28b), 게이트 범프 전극(29)의 계 5개가 배치되는 경우를 나타낸다. 또한 각 범프 전극(27, 28, 29)의 수는 도시한 것에 한하지 않는다.
단, 본 실시 형태에서는, 이와 같이 범프 전극을 형성하는 경우에는, 입출력 단자에 각각 접속하는 범프 전극 사이에서, 가장 근접하는 제1 범프 전극(소스 범프 전극(27)) 및 제2 범프 전극(드레인 범프 전극(28))을 연결하는 직선이 짧은 변 Se에 평행하게 되도록 짧은 변 Se를 따라 배치한다.
예를 들면, 도 2와 같이 제1 범프 전극 및 제2 범프 전극이 복수 존재한 경우에, 제1 범프 전극 및 제2 범프 전극의 조합 중에서 가장 근접하는 1조(소스 범프 전극(27a) 및 드레인 범프 전극(28a))를 짧은 변 Se를 따른 방향으로 배치한다. 이에 의해, 제2 전류 경로 CP2의 주된 방향이 짧은 변 Se를 따라 형성된다.
제1 주면 Sf1측의 각 전극(소스 전극(17), 드레인 전극(18), 소스 범프 전극(28), 드레인 범프 전극(29))도 반도체 장치의 저항에 크게 관여한다. 예를 들면 제1 주면 Sf1측에서 각 전극이나 이에 접속하는 배선을 주회하면, 수평 방향의 저항 성분도 증가하게 된다.
본 실시 형태에서는, 제1 컨택트부 CH1 및 제2 컨택트부 CH2 외에, 가장 근접하는 제1 범프 전극(소스 범프 전극) 및 제2 범프 전극(드레인 범프 전극(28))을 짧은 변 Se를 따른 방향으로 배열하여 배치한다.
이에 의해, 짧은 변 Se를 따라 형성된 제2 전류 경로 CP2를, 제1 주면 Sf1의 표면에서 수평 방향으로 주회하는 일 없이, 외부 단자(입력 단자 IN 및 출력 단자 OUT)에 접속할 수 있다. 이에 의해, 각 전극에서도, 수평 방향의 저항을 가능한 한 작게 할 수 있어, 장치의 저저항화에 크게 기여한다.
도 3은, 상기의 MOSFET의 보다 상세한 단면을 도시하는 도면으로서, 도 2의 b-b선에 상당하는 단면도이다.
반도체 기판(10)은, 제1 주면 Sf1 및 제2 주면 Sf2를 갖고, MOSFET(10)의 소자 영역(20)이 형성된다.
즉 반도체 기판(10)은, n+형 실리콘 반도체 기판(1) 상에 n-형 반도체층(예를 들면 n-형 에피택셜층(2))을 형성하여 드레인 영역으로 한다. 제1 주면 Sf1로 되는 n-형 반도체층(2) 표면에는 p형의 불순물 영역인 채널층(4)을 형성한다.
트렌치(7)는, 채널층(4)을 관통해서 n-형 반도체층(2)까지 도달시킨다. 트렌치(7)는, 일반적으로는 제1 주면 Sf1의 평면 패턴에서 격자 형상 또는 스트라이프 형상으로 패터닝한다.
트렌치(7)의 내벽에는 게이트 산화막(11)을 형성한다. 게이트 산화막(11)의 막 두께는, MOSFET의 구동 전압에 따라서 수백Å 정도로 한다. 또한, 트렌치(7) 내부에는 도전 재료를 매설하여 게이트 전극(13)을 형성한다. 도전 재료는 예를 들면 폴리실리콘이며, 그 폴리실리콘에는, 저저항화를 도모하기 위해 예를 들면 n형 불순물이 도입되어 있다.
소스 영역(15)은, 트렌치(7)에 인접한 채널층(4) 표면에 n형 불순물을 주입 한 n+형 불순물 영역이다. 또한, 인접하는 소스 영역(15) 사이의 채널층(4) 표면에는, p+형 불순물의 확산 영역인 보디 영역(14)을 형성하여, 기판의 전위를 안정화시킨다. 이에 의해 인접하는 트렌치(7)로 둘러싸여진 부분이 MOS 트랜지스터의 1개의 셀로 되고, 이것이 다수개 모여서 MOSFET의 소자 영역(20)을 구성하고 있다.
또한 본 실시 형태에서는 편의 상, 최외주의 MOS 트랜지스터의 셀의 배치 영역까지를 소자 영역(20)으로서 설명한다. 소자 영역(20)의 외주에는, 고농도의 p형 불순물 영역인 가드링(21)이 형성된다.
게이트 전극(13)은 층간 절연막(16)으로 피복되고, 소스 전극(17)은 알루미늄(Al) 등을 스퍼터하여 원하는 형상으로 패터닝한 금속 전극이다. 소스 전극(17)은 소자 영역(20) 상을 덮어 반도체 기판(10)의 제1 주면 Sf1측에 형성되고, 층간 절연막(16) 사이에 형성한 다수의 컨택트홀(제1 컨택트부 CH1')을 통하여 소스 영역(15) 및 보디 영역(14)과 접속한다.
게이트 전극(13)은, 연결부(13c)에 의해 기판 상에 인출되고, 반도체 기판의 주위를 둘러싸는 게이트 연결 전극(19)까지 연장되고, 게이트 패드 전극(여기서는 도시하지 않음)에 접속한다.
소스 전극(17) 상은 질화막(23)이 형성되고, 질화막(23)의 소정의 영역을 개구하여 UBM(Under Bump Metal)(24)을 형성한다. UBM(24)은, 예를 들면 무전해 도금에 의해 하층으로부터 니켈(Ni: 두께 2.4㎛), 금(Au: 두께 500Å)을 이 순으로 적층한 금속층이다. 또한 질화막(23) 상에는, UBM(24)이 노출하는 솔더 레지스트(25)를 형성하고, UBM(24)을 기초 전극으로 하는 스크린 인쇄에 의해 소스 범프 전극(27)을 형성한다. 소스 범프 전극(27)의 직경은 약 250㎛이다. 또한, 도 3에서는 설명의 형편 상 소스 범프 전극(27)은 소자 영역(20) 끝부에 배치한 경우를 나타내지만, 실제로는 소자 영역(20)에 균일하게 소스 전위가 인가되도록 배치된다.
드레인 전극(18)은, 반도체 기판(10)의 제1 주면 Sf1측에 형성된다. 드레인 전극(18)은, 소스 전극(17)과 동일한(예를 들면 Al) 금속층에 의해 원하는 형상으로 패터닝되고, 소스 전극(17)과 이격하여 배치된다. 드레인 전극(18) 상에도, 소스 범프 전극(27)과 마찬가지로 드레인 범프 전극(28)을 형성한다.
드레인 전극(18)의 하방에는, 소자 영역(20)으로부터의 전류를 인출하는 도전로(22)가 형성된다. 도전로(22)는, 예를 들면 n형의 고농도 불순물 영역(n+형 불순물 영역)(22a) 및, 제2 컨택트부 CH2로 되는 n+형 불순물 영역(22b)으로 이루어진다. 도전로(22)는, n-형 반도체층(2) 표면으로부터 n+형 실리콘 반도체 기판(1)에 도달하고 있다. 드레인 전극(18)은, 도전로(22)를 통하여, 소자 영역(20)의 드레인 영역(n-형 반도체층(2) 및 n+형 실리콘 반도체 기판(1))과 접속한다.
플립플롭 실장되는 베어 칩의 경우, 이면(제2 주면 Sf2)의 금속층을 형성하여 저항을 저감하는 구성이 알려져 있다. 그러나, 이면의 금속층은 전극으로서 사용하는 것은 아니기 때문에, 특히 코스트가 시비어한 제품에서는 이면의 금속층을 생략하는 경우가 있다. 본 실시 형태를 채용함으로써, 이와 같이 이면에 금속층을 형성하지 않고, 저코스트화를 실현한 반도체 장치에서도, 저저항화를 도모할 수 있는 것이다.
도 4에는 상기의 반도체 기판(반도체 칩)(10)의 실장예로서, 회로 기판(프린트 기판) 등에 플립 칩 실장한 측면도를 나타낸다. 이는 칩의 짧은 변 Se 방향으로부터 본 측면도이다. 또한, 반도체 기판(10)의 소자 영역(20) 등의 도시는 생략한다.
소정의 도전 패턴(52)을 형성한 회로 기판(51)에, 반도체 칩(10)을 페이스 다운으로 배치하고, 소스 범프 전극(27), 드레인 범프 전극(28), 게이트 범프 전극(여기서는 도시하지 않음)과 대응하는 도전 패턴(52)의 위치 정렬을 행하고, 열에 의한 땜납 리플로우나, 가압 상태에서의 초음파 진동을 이용하여 접착·접속되어 있다.
이미 전술한 바와 같이, 본 실시 형태에서는 입력 단자에 접속하는 소스 전극(소스 범프 전극(27))과, 출력 단자에 접속하는 드레인 전극(드레인 범프 전극(28))이 제1 주면 Sf1측에 형성된다. 따라서, MOSFET(100)의 동작 시에는 도 4의 화살표와 같이, 주로 소스 전극(소스 범프 전극(27))으로부터 반도체 기판(10)(소자 영역(20), n-형 반도체층(2), n+형 실리콘 반도체 기판(1), 도전로(22))을 경유하여, 드레인 전극(드레인 범프 전극(28))에 이르는 전류 경로가 형성된다.
본 실시 형태에 따르면, 반도체 장치의 저항에 크게 영향을 미치는 제2 전류 경로 CP2가 반도체 기판(10)의 짧은 변 Se를 따른 방향으로 형성되도록, 소자 영역(20) 및 도전로(22)가 배치된다. 또한, 각각 입출력 단자에 접속하고, 가장 근접하는 제1 컨택트부 CH1과 제2 컨택트부 CH2, 또한 각각 입출력 단자에 접속하고, 가장 근접하는 소스 범프 전극(27) 및 드레인 범프 전극(28)을, 짧은 변 Se를 따라 배열하여 배치한다(도 1 참조).
이에 의해, 제2 전류 경로 CP2의 폭 W가 반도체 기판(10)의 긴 변 Le를 따라 넓게 확보할 수 있어, 길이 L을 짧은 변 Se 이하로 할 수 있으므로, 기판의 수평 방향의 저항 Rb를 대폭 저감할 수 있어서, 반도체 장치의 저저항화에 크게 기여할 수 있다.
또한, 반도체 기판(칩)(10)이 실장되는 회로 기판측의 단자 레이아웃에 의해, 외부 접속 전극으로 되는 범프 전극은, 도 2의 패턴으로 배치할 수 없는 경우가 있다. 그러나, 각 전극이나 범프 전극은, 제1 주면 Sf1 상에서 예를 들면 다층 전극 구조를 채용함으로써 소자 영역(20)과 접속하는 것은 가능하다.
도 5를 참조하여 설명한다. 도 5는, 다층 전극 구조의 일례를 도시하는 평면도로서, 소자 영역(20)의 각 전극을 2층 전극 구조로 한 경우를 나타낸다. 도 5의 (A)가 1층째의 전극을 도시하는 도면이고, 도 5의 (B)가 1층째 및 2층째의 전극을 도시하는 도면이고, 도 5의 (C)가 2층째와 범프 전극을 도시하는 도면이다. 또한, 반도체 기판(10)은 도 1과 마찬가지로서, 제1 영역 r1 및 제2 영역 r2로 구획되고, 제1 영역 r1에 소자 영역(20)이 형성되고, 제2 영역 r2에 도전로(도시하지 않음)가 형성되는 것으로 한다. 또한, 게이트 패드 전극 및 게이트 범프 전극에 대한 도시는 생략하지만, 원하는 위치(예를 들면 짧은 변 Se를 따른 위치) 등에 배치되는 것으로 한다.
도 5의 (A)와 같이, 1층째의 전극 구조는, 기판(10) 상을 덮는 절연막(도시하지 않음)에 제1 컨택트부 CH1' 및 제2 컨택트부 CH2가 형성되고, 이들 위에 각각 1층째의 제1 소스 전극(171), 제1 드레인 전극(181)이 배치된다.
도 5의 (B)와 같이, 1층째와 2층째의 전극 구조는, 각각의 전극층이 교차하도록 배치된다. 즉, 제1 소스 전극(171), 제1 드레인 전극(181) 상에 절연막(도시하지 않음)을 더 배치하고, 원하는 위치를 개구하여 쓰루홀 TH를 형성한다. 쓰루홀 TH는, 제1 소스 전극(171)측과 제1 드레인 전극(181)측에 각각 하나 형성된다. 2층째의 제2 소스 전극(172) 및 제2 드레인 전극(182)은, 각각이, 제1 소스 전극(171) 및 제1 드레인 전극(181)과 교차하도록 배치된다.
그리고 도 5의 (C)와 같이, 제2 소스 전극(172) 상에 소스 범프 전극(27a, 27b)이 형성되고, 제2 드레인 전극(182) 상에 드레인 범프 전극(28a, 28b)이 형성된다.
이 경우, 주회에 의한 배선 저항이 약간 커지지만, 도 1과 같이, 반도체 기판(10)의 짧은 변 Se를 따라 제2 전류 경로 CP2가 형성되도록 제1 영역 r1(소자 영역(20)) 및 제2 영역 r2가 레이아웃되어 있기 때문에(도 5의 (A) 참조), 기판의 수평 방향의 저항 Rb의 저감에 의한 반도체 장치의 저저항화에 기여할 수 있다.
다음으로, 도 6 내지 도 8을 참조하여 본 발명의 제2 실시 형태에 대하여 설명한다. 또한, 제1 실시 형태와 동일 구성 요소는 동일 부호로 하고, 중복하는 부분은 그 설명을 생략한다.
반도체 기판(반도체 칩)(10)에 형성하는 소자 영역(20)으로서, 디스크리트(단기능) 반도체이면, 그 수는 복수이어도 된다. 제2 실시 형태는, 제1 MOSFET(100a) 및 제2 MOSFET(100b)의 2개의 소자 영역(20a, 20b)을, 드레인을 공통 으로 하여 1개의 반도체 기판(반도체 칩)(10)에 집적화한 경우를 예로 설명한다.
스위칭 용도의 반도체 장치(MOSFET)로서, 온 오프의 절환을 행할 뿐만 아니라, 예를 들면 이차 전지(LIB:Lithium Ion Battery)의 보호 회로에 채용되는 MOSFET와 같이, 전류 경로의 방향(전류가 흐르는 방향)을 절환하는 것이 알려져 있다.
도 6은, 쌍방향의 전류 경로를 절환 가능한 반도체 장치(스위칭 소자)를 MOSFET로 구성한 경우의 일례를 도시하는 회로도이다.
스위칭 소자(200)는, 각각 다수의 MOS 트랜지스터 셀에 의해 구성되는 제1 MOSFET(100a) 및 제2 MOSFET(100b)를, 각각의 드레인 D를 공통으로 하여 직렬로 접속한다. 그리고 각각의 게이트 단자 G1, G2에 게이트 신호를 인가하여 양 MOSFET를 제어하고, 제1 소스 단자 S1, 제2 소스 단자 S2에 인가하는 전위차에 따라서 전류 경로를 절환한다.
제1 MOSFET(100a) 및 제2 MOSFET(100b)는 각각 기생 다이오드를 갖고 있다. 예를 들면, 제어 신호에 의해 제1 MOSFET(100a)를 오프하고, 제2 MOSFET(100b)를 온한다. 그리고 제1 소스 단자 S1을 제2 소스 단자 S2보다 고전위로 함으로써, 제1 MOSFET(100a)의 기생 다이오드와 제2 MOSFET(100b)에 의해 d1 방향의 전류 경로를 형성한다.
또한, 제어 신호에 의해 제1 MOSFET(100a)를 온하고, 제2 MOSFET(100b)를 오프한다. 그리고 제1 소스 단자 S1을 제2 소스 단자 S2보다 저전위로 함으로써, 제1 MOSFET(100a)와 제2 MOSFET(100b)의 기생 다이오드에 의해 d2 방향의 전류 경로 를 형성한다.
또한, 게이트 단자 G1과 게이트 단자 G2를 모두 온함으로써, 기생 다이오드를 통하지 않고 전류 경로를 형성한다.
도 7은, 상기의 스위칭 소자(200)의 일례를 도시하는 도면이며, 도 7의 (A)의 평면도는 스위칭 소자(200)의 입출력 단자 및 제어 단자와 접속하는 각 전극을 나타내고 있다. 또한 도 7의 (B)는, 도 7의 (A)의 c-c선 단면 개략도이다.
도 7의 (A)를 참조하여, 긴 변 Le 및 짧은 변 Se를 갖는 대략 사각형의 반도체 기판(칩)(10)에, 동일한 제1 소자 영역(20a)과 제2 소자 영역(20b)이 형성된다. 제1 소자 영역(20a)은 제1 MOSFET(100a)의 소자 영역이며, 제2 소자 영역(20b)은 제2 MOSFET(100b)의 소자 영역이다.
예를 들면, 반도체 기판(10)의 긴 변 Le를 따른 방향으로 연장하는 중심선 X-X에 대하여 선대칭으로 제1 MOSFET(100a), 제2 MOSFET(100b)의 소자 영역(20a, 20b)을 배치한다. 또한 각각에 제1 소스 전극(17a), 제2 소스 전극(17b), 제1 게이트 패드 전극(19a), 제2 게이트 패드 전극(19b)이 형성된다.
제1 MOSFET(100a)의 소스 영역(도시하지 않음)은, 제1 소자 영역(20a) 상을 덮는 제1 소스 전극(17a)과 접속한다. 제1 MOSFET(100a)의 게이트 전극(도시하지 않음)은 반도체 기판(10)의 주변부에 연장되어 제1 게이트 패드 전극(19a)과 접속한다. 제2 MOSFET(100b)도 마찬가지이다.
도 7의 (B)를 참조하여, 제1 MOSFET(100a), 제2 MOSFET(100b)는, 제1 주면 Sf1과 제2 주면 Sf2를 갖는 동일한 반도체 기판(10)에 형성된다. 즉 반도체 기 판(10)의 제1 소자 영역(20a)에 제1 MOSFET(100a)가 형성되고, 제2 소자 영역(20b)에 제2 MOSFET(100b)가 형성된다. 이에 의해, 제1 MOSFET(100a) 및 제2 MOSFET(100b)는, 드레인 영역이 공통으로 되어 있다.
각각의 소자 영역(20a, 20b)을 구성하는 MOS 트랜지스터는 제1 실시 형태와 마찬가지이므로 설명은 생략하지만, 제2 실시 형태에서는 드레인 단자는 외부에 도출하지 않고, 드레인 전극도 형성되지 않는다.
즉, 제1 주면 Sf1측에는, 제1 소스 전극(17a), 제1 게이트 패드 전극(19a), 제2 소스 전극(17b), 제2 게이트 패드 전극(19b)만이 형성된다. 이들의 전극 부분의 상세한 구조는 제1 실시 형태와 마찬가지이다. 또한, 제1 MOSFET(100a) 및 제2 MOSFET(100b)의 구성은, 동일하다.
이와 같이 제2 실시 형태에서는 제1 소스 전극(17a) 및 제2 소스 전극(17b)이, 모두 반도체 기판(10)의 제1 주면 Sf1측에 형성되어, 입출력 단자와 접속하는 제1 전극 및 제2 전극으로 되고, 그 사이에 전류 경로가 형성된다.
구체적으로는, 제1 게이트 패드 전극(19a) 및 제2 게이트 패드 전극(19b)에 인가되는 제어 신호에 의해, 예를 들면 제1 MOSFET(100a)를 오프하고, 제2 MOSFET(100b)를 온한다. 이 때 제1 소스 전극(17a)의 전위를 제2 소스 전극(17b)의 전위보다 높게 함으로써, 도면의 d1 방향으로 전류 경로가 형성된다. 한편, 제어 신호에 의해 제1 MOSFET(100a)를 온하고, 제2 MOSFET(100b)를 오프하여 제1 소스 전극(17a)의 전위를 제2 소스 전극(17b)의 전위보다 낮게 하면 d1 방향과 반대인 d2 방향으로 전류 경로가 형성된다. 또한, 제1 MOSFET(100a) 및 제2 MOSFET(100b)를 모두 온하고, 제1 소스 전극(17a)과 제2 소스 전극(17b)의 전위차에 의해 기생 다이오드를 통하지 않고, d1 방향 또는 d2 방향으로 전류 경로를 형성한다.
즉, 제2 실시 형태에서는, 전류 경로는 제1 MOSFET(100a)의 제1 소스 전극(17a)으로부터 반도체 기판(10)을 통하여 제2 MOSFET(100b)의 제2 소스 전극(17b)으로(또는 그 역 방향으로) 형성된다.
이 때, 제2 전류 경로 CP2의 주된 방향이, 반도체 기판(칩)(10)의 짧은 변 Se를 따라 형성되도록, 반도체 기판(10)의 소자 영역(20a, 20b) 등의 레이아웃을 설계한다.
가장 간소한 예로 설명하면, 반도체 기판(10)을, 긴 변 Le를 따라 연장하는 중심선 X-X에서 제1 영역 r1과 제2 영역 r2에 편의상 구획하고, 제1 영역 r1에는 제2 전류 경로 CP2의 일단으로 되는 제1 소자 영역(20a) 및 제1 소스 전극(17a)을 형성하고, 제2 영역 r2에는 제2 전류 경로 CP2의 타단으로 되는 제2 소자 영역(20b) 및 제2 소스 전극(17b)을 형성한다. 제1 영역 r1(제1 소자 영역(20a))과 제2 영역 r2(제2 소자 영역(20b))가 반도체 기판(10)의 짧은 변 Se를 따라 배열하도록 배치함으로써, 제2 전류 경로 CP2는, 반도체 기판(10)의 짧은 변 Se를 따른 방향으로 형성된다. 이에 의해 제2 전류 경로 CP2의 수평 방향 Rb를 대폭 저감할 수 있다.
도 8은, 도 7의 반도체 장치에 동그라미 표시와 같이 범프 전극을 배치한 경우를 나타낸다.
제1 소스 전극(17a) 상에는, 이와 접속하는 제1 소스 범프 전극(27a(27a1, 27a2))을 형성한다. 또한 제2 소스 전극(17b) 상에는, 이와 접속하는 제2 소스 범프 전극(27b(27b1, 27b2))을 형성한다. 마찬가지로 제1 게이트 패드 전극(19a), 제2 게이트 패드 전극(19b) 상에는, 각각 제1 게이트 범프 전극(29a) 및, 제2 게이트 범프 전극(29b)을 형성한다.
또한, 제1 소스 전극(17a)과 제1 소자 영역(20a)을 접속하는 제1 컨택트부 CH1', 및 제2 소스 전극(17b)과 제2 소자 영역(20b)을 접속하는 제2 컨택트부 CH2'를 갖는다. 그리고, 본 실시 형태에서는 제1 컨택트부 CH1' 및 제2 컨택트부 CH2'중 가장 근접하는 1조의 제1 컨택트부 CH1, 및 제2 컨택트부 CH2를 짧은 변 Se에 평행하게 되도록 짧은 변 Se를 따라 배열하여 배치한다.
여기서는 소스 범프 전극(27a, 27b)은, 예를 들면 2개씩 형성되는 경우를 나타내지만, 각 범프 전극(27a, 27b, 29a, 29b)의 수는 도시한 것에 한하지 않는다.
단, 이와 같이 범프 전극을 형성하는 경우에는, 입출력 단자에 각각 접속하는 범프 전극 사이에서, 가장 근접하는 제1 범프 전극(제1 소스 범프 전극(27a1)) 및 제2 범프 전극(제2 소스 범프 전극(27b1))을 짧은 변 Se에 평행하게 되도록 짧은 변 Se를 따라 배치한다.
이에 의해, 짧은 변 Se를 따라 형성된 제2 전류 경로 CP2를, 제1 주면 Sf1의 표면에서 수평 방향으로 주회하는 일 없이, 외부 단자(입력 단자 및 출력 단자)에 접속할 수 있다. 이에 의해, 각 전극에서도, 수평 방향의 저항을 가능한 한 작게 할 수 있어, 장치의 저저항화에 크게 기여한다.
이상, 본 실시 형태의 일례로서 n채널형 MOSFET를 예로 설명했지만, 이에 한하지 않고, 도전형을 반대로 한 p채널형 MOSFET이어도 마찬가지로 실시할 수 있다. 또한, 이에 한하지 않고 바이폴라 트랜지스터나 다이오드이어도 마찬가지로 실시할 수 있어, 마찬가지의 효과가 얻어진다.
예를 들면, 바이폴라 트랜지스터의 경우는 이하와 같다. 소자 영역은, 콜렉터 영역으로 되는 일 도전형 반도체 기판에 역도전형의 베이스 영역을 형성하고, 베이스 영역 표면에 일 도전형의 에미터 영역이 형성된다. 이 소자 영역(20)을 도 1과 같이 제1 영역 r1에 배치하고, 콜렉터 영역에 접속하는 도전로(22)를 제2 영역 r2에 배치한다. 또한 에미터 영역에 접속하는 에미터 전극, 및 콜렉터 영역에 접속하는 콜렉터 전극은 각각, 도 1의 소스 전극(17) 및 드레인 전극(18)의 패턴으로 배치된다. 이 경우 베이스 영역에 접속하는 베이스 전극은, 도 1의 게이트 패드 전극(19)의 패턴으로 형성된다. 범프 전극을 형성하는 경우에는 도 2와 마찬가지로서, 에미터 범프 전극, 콜렉터 범프 전극, 베이스밴드 전극은 각각, 소스 범프 전극(27), 드레인 범프 전극(28) 및 게이트 범프 전극(29)의 위치에 배치된다.
이에 의해, 도 1과 마찬가지로 제2 전류 경로 CP2가 기판(10)의 짧은 변 Se를 따른 방향으로 형성된다.
또한, 다이오드의 경우는 이하와 같다. 캐소드 전극이 접속하는 일 도전형 반도체 기판에 애노드 전극이 접속하는 역도전형 불순물 영역을 형성한 소자 영역(20)을 도 1과 같이 제1 영역 r1에 배치하고, 일 도전형 반도체 기판에 접속하는 도전로(22)를 제2 영역 r2에 배치한다. 애노드 전극 및 캐소드 전극은 각각, 도 1 의 소스 전극(17) 및 드레인 전극(18)의 패턴으로 배치된다. 범프 전극을 형성하는 경우에는 도 2와 마찬가지로서, 애노드 범프 전극, 캐소드 범프 전극은 각각, 소스 범프 전극(27), 드레인 범프 전극(28)의 위치에 배치된다.
이에 의해, 도 1과 마찬가지로 제2 전류 경로 CP2가 기판(10)의 짧은 변 Se를 따른 방향으로 형성된다.
도 1은 본 발명의 제1 실시 형태의 반도체 장치를 설명하는 (A) 평면도, (B) 측면도.
도 2는 본 발명의 제1 실시 형태의 반도체 장치를 설명하는 평면도.
도 3은 본 발명의 제1 실시 형태의 반도체 장치를 설명하는 단면도.
도 4는 본 발명의 제1 실시 형태의 반도체 장치를 설명하는 측면도.
도 5는 본 발명의 제1 실시 형태의 반도체 장치를 설명하는 평면도.
도 6은 본 발명의 제2 실시 형태의 반도체 장치를 설명하는 회로도.
도 7은 본 발명의 제2 실시 형태의 반도체 장치를 설명하는 (A) 평면도, (B) 측면도.
도 8은 본 발명의 제2 실시 형태의 반도체 장치를 설명하는 평면도.
도 9는 종래의 반도체 장치를 설명하는 평면도.
도 10은 종래의 반도체 장치를 설명하는 측면도.
도 11은 종래의 반도체 장치를 설명하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : n+형 실리콘 반도체 기판
2 : n-형 반도체층
4 : 채널층
7 : 트렌치
10 : 반도체 기판(반도체 칩)
11 : 게이트 절연막
13 : 게이트 전극
13c : 연결부
14 : 보디 영역
15 : 소스 영역
16 : 층간 절연막
17, 17a, 17b : 소스 전극
18 : 드레인 전극
19, 19a, 19b : 게이트 패드 전극
20, 20a, 20b : 소자 영역
22 : 도전로
23 : 질화막
24 : UBM
25 : 솔더 레지스트
27, 27a, 27b : 소스 범프 전극
28, 28a, 28b : 드레인 범프 전극
29, 29a, 29b : 게이트 범프 전극
51 : 회로 기판
52 : 도전 패턴
Sf1 : 제1 주면
Sf2 : 제2 주면
200 : 스위칭 소자
100, 100a, 100b : MOSFETS
S1, S2 : 소스 단자(전극)
G, G1, G2 : 게이트 단자(전극)
D : 드레인 단자(전극)

Claims (5)

  1. 일 주면에서의 평면 형상이 긴 변 및 짧은 변으로 이루어지는 대략 사각형인 반도체 기판과,
    상기 반도체 기판에 형성된 디스크리트 반도체의 소자 영역과,
    상기 소자 영역의 입력 단자 및 출력 단자에 각각 접속하고, 상기 반도체 기판의 일 주면에 형성된 제1 전극 및 제2 전극과,
    상기 제1 전극으로부터 상기 제2 전극까지의 상기 반도체 기판에 형성되는 전류 경로의 상기 일 주면에 대략 수직인 성분인 제1 전류 경로와,
    상기 전류 경로의 상기 일 주면에 대략 수평인 성분인 제2 전류 경로를 구비하고,
    상기 제2 전류 경로의 주된 방향을 상기 짧은 변을 따라 형성하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 전극과 상기 소자 영역이 접속하는 제1 컨택트부와, 상기 제2 전극과 상기 소자 영역이 접속하는 제2 컨택트부를 갖고, 가장 근접하는 상기 제1 컨택트부 및 상기 제2 컨택트부를 상기 짧은 변을 따라 배치하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 일 주면측에, 상기 제1 전극 및 상기 제2 전극에 각각 접속하는 제1 범프 전극 및 제2 범프 전극을 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    가장 근접하는 상기 제1 범프 전극 및 상기 제2 범프 전극을 연결하는 직선이 상기 짧은 변에 평행하게 되도록 배치하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    다른 주면이 노출한 베어 칩 형상의 상기 반도체 기판과, 그 반도체 기판이 플립 칩 실장되는 회로 기판을 갖는 것을 특징으로 하는 반도체 장치.
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