JP2011129662A - 半導体装置 - Google Patents

Abstract

【課題】電流経路上の第１電極および第２電極を、半導体基板の第１主面側に設け、フリップチップ実装を可能にしたディスクリート半導体チップにおいて、バンプ方式により同一径のバンプ電極を設ける場合、チップシュリンクを進めると１枚のウエハ当たりのバンプ電極数が多くなり、コストが高くなる問題がある。あまた、バンプ電極から遠いセルではＡｌ電極層などのシート抵抗の影響を受け動作が不均一になる問題がある。
【解決手段】Ａｌ電極層（第１電極および第２電極）上のそれぞれのバンプ電極の形成領域となる絶縁膜の開口部（第１開口部および第２開口部）を、異なる大きさに設ける。第１開口部及び第２開口部にはそれぞれを覆う下地金属層を設ける。また、印刷方式により、第１開口部および第２開口部の大きさに対応したバンプ電極をそれぞれ設ける。
【選択図】 図１

Description

本発明は半導体装置に係り、特にバンプ電極を有する半導体装置の均一動作化を向上させることにより、オン抵抗を低減した半導体装置に関する。

ディスクリート半導体の半導体装置（半導体チップ）は、入力端子と出力端子にそれぞれ接続する電極がチップの両主面（表面と裏面）に設けられているものが多いが、例えばＭＯＳＦＥＴにおいて、チップの一主面側に入力端子および出力端子にそれぞれ接続するソース電極、ドレイン電極、および制御端子に接続するゲート電極を設けて、フリップチップ実装を可能にする構造が知られている（例えば特許文献１参照）。

また、１チップにドレイン端子を共通として２つのＭＯＳＦＥＴを集積化し、チップの一主面にソース電極およびゲート電極を設ける構造も知られている。この場合、２つのＭＯＳＦＥＴのソース電極がそれぞれ入力端子および出力端子に接続するため、特許文献１と同様にチップの一主面側に入力端子および出力端子に接続する電極が設けられた構造となる（例えば特許文献２参照）。

図８を参照し、一主面側に入出力端子が設けられる半導体装置として、１チップに２つのＭＯＳＦＥＴを集積化した半導体装置を例に説明する。図８（Ａ）は平面図であり、図８（Ｂ）は、図８（Ａ）のｃ−ｃ線断面図である。

図８を参照して、半導体装置１３１は、第１ＭＯＳＦＥＴ１３１ａ、第２ＭＯＳＦＥＴ１３１ｂを１チップに集積化したものである。第１ＭＯＳＦＥＴ１３１ａは素子領域１３７ａの各トランジスタに接続するソース電極１３５ａとゲートパッド電極１３３ａを有する。また、第２ＭＯＳＦＥＴ１３１ｂも素子領域１３７ｂの各トランジスタに接続するソース電極１３５ｂとゲートパッド電極１３３ｂとを有する。

２つのＭＯＳＦＥＴの基板（ドレイン領域）は共通である。第１ＭＯＳＦＥＴ１３１ａ、第２ＭＯＳＦＥＴ１３１ｂのゲートパッド電極１３３ａ、ゲートパッド電極１３３ｂは独立してそれぞれのチップごとに配置される。

第１ＭＯＳＦＥＴ１３１ａではチップの第１主面Ｓｆ１に、ソース電極１３５ａに接続するソースバンプ電極１３６ａが設けられ、ゲートパッド電極１３３ａに接続するゲートバンプ電極１３４ａが設けられる。

第１ＭＯＳＦＥＴ１３１ａのソース電極１３５ａおよびゲートパッド電極１３３ａ上に絶縁膜１４５が設けられ、絶縁膜１４５にはバンプ電極（ソースバンプ電極１３６ａおよびゲートバンプ電極１３４ａ）の径に対応させた開口部ＯＰが設けられる。それぞれの開口部ＯＰは下地金属層１４６で覆われ、下地金属層１４６に各バンプ電極が固着している。ソースバンプ電極１３６ａおよびゲートバンプ電極１３４ａは、同一径の略球体の半田バンプであり、ソース電極１３５ａおよびゲートパッド電極１３３ａごとに１個ずつ設けられる。最表面は、各バンプ電極の形成領域を除き、保護膜１４７で被覆される。

第２ＭＯＳＦＥＴ１３１ｂ側も同様に、ソース電極１３５ｂ上にソースバンプ電極１３６ｂが設けられ、ゲートパッド電極１３３ｂ上にゲートバンプ電極１３４ｂが設けられる。これらの構成は、第１ＭＯＳＦＥＴ１３１ａと同様である。

２つのＭＯＳＦＥＴのドレインは共通であり、例えばｎ＋型シリコン半導体基板１４１にｎ−型半導体層１４２を積層してドレイン領域とする。ソース電極１３５ａ下方の素子領域１３７ａには、ＭＯＳＦＥＴのトランジスタセルが多数設けられる。セルの構造は既知のものと同様であるので、図示は省略するが、その構成は以下の通りである。ｎ−型半導体層２表面にｐ型のチャネル層を設け、チャネル層を貫通するトレンチを設ける。トレンチ内壁を絶縁膜で被覆し、トレンチ内にゲート電極を埋設する。トレンチに隣接したｎ−型半導体層２表面にｎ＋型ソース領域を設け、ｎ＋型ソース領域間のチャネル層表面にｐ＋型ボディ領域を設ける。トレンチに囲まれた領域が１つのセルとなる。

特開２００２−３６８２１８号公報 特開２００２−１１８２５８号公報

以下、第１ＭＯＳＦＥＴ１３１ａと第２ＭＯＳＦＥＴ１３１ｂの構成は同様なので、主に第１ＭＯＳＦＥＴ１３１ａについて説明する。

従来構造では、第１ＭＯＳＦＥＴ１３１ａの各バンプ電極（ソースバンプ電極１３６ａ、ゲートバンプ電極１３４ａ）は、同一径の同一形状の半田ボールを、下地電極層１４６上に実装していくドロップ方式によって形成されている。そして、絶縁膜の開口部ＯＰと、下地電極層１４６は、半田ボールと同等の直径を有する例えば円形であり、チップ上の全ての開口部ＯＰと下地電極層１４６の面積と形状は、同等である。

また、上記の半導体装置１３１の場合、第１ＭＯＳＦＥＴ１３１ａのソース電極１３５ａと、第２ＭＯＳＦＥＴ１３１ｂのソース電極１３５ｂが半導体装置１３１を流れる電流経路となり、Ａｌ層などで形成されるソース電極１３５ａ、１３５ｂ、各セルを均一動作させるべく可能な限り素子領域１３７ａ、１３７ｂ上を大面積で覆って設けられる。

しかし、ソースバンプ電極１３６ａ、１３６ｂは、ゲートバンプ電極１３４ａ、１３４ｂと同一径の半田ボールであり、大面積のソース電極１３５ａ、１３５ｂに対しては局所的に配置されることとなるため、ソース電極１３５ａ、１３５ｂ（Ａｌ層など）のシート抵抗の影響を受け、ソースバンプ電極１３６ａ、１３６ｂからの距離の差によって素子領域３７のセルが均一動作しにくい問題がある。

図８の場合には、入力端子となる例えばソースバンプ電極１３６ａから基板内部（共通のドレイン領域）を経由し、出力端子となる例えばソースバンプ電極１３６ｂに至る電流経路が形成される。

このとき、ソースバンプ電極１３６ａ、１３６ｂ直下のセルに比べて、バンプ電極から遠い領域ｒ１のセルでは、ソース電極１３５ａ、１３５ｂ内を基板の水平方向に流れる経路が長くなるため、その分抵抗が増加する。

低抵抗のセルは動作が良好であるが、高抵抗のセルは動作が鈍くこの偏りが大きくなると、素子領域１３７ａ、１３７ｂ内のセルが均一動作しにくい状態となる。これにより、スイッチング特性が悪化する問題がある。

また、局所的に設けられるバンプ電極部分において、放熱性が悪くなる問題もある。

この場合、ソースバンプ電極１３６ａ、１３６ｂを複数設けることも考えられるが、バンプ電極同士の離間距離はブリッジを起こさない程度に確保する必要があり、セルの不均一動作を解消するには至らない。

更に、図８では共通ドレイン型ＭＯＳＦＥＴを示したが、ドレイン電極をソース電極層およびゲート電極層と同一主面に引き出すアップドレイン構造のＭＯＳＦＥＴや、ドレイン電極を裏面に設ける通常のＭＯＳＦＥＴでも同様の問題が生じる。

本発明はかかる課題に鑑みてなされ、第１主面および第２主面を有する半導体基板と、前記半導体基板に設けられたディスクリート半導体の素子領域と、前記第１主面側に設けられて前記素子領域に接続する第１の電極と、前記第１主面側に設けられて前記素子領域に接続し、前記第１の電極より面積の大きい第２の電極と、前記第１の電極および前記第２の電極上に設けられた絶縁膜と、前記第１の電極上の前記絶縁膜の一部に設けられた第１開口部と、前記第２の電極上の前記絶縁膜の一部に設けられ前記第１開口部より面積の大きい第２開口部と、前記第１開口部を覆う第１下地金属層と、前記第２開口部を覆う第２下地金属層と、を具備し、前記第１下地金属層および前記第２下地金属層は、いずれも曲率を有する形状であり、前記第２下地金属層の形状が有する曲率を第１下地金属層の形状が有する曲率と同等かそれより小さくすることにより解決するものである。

本発明によれば、第１に、半導体基板の同一主面に設けられる第１電極と第２電極のうち、面積の大きい第２電極上の絶縁膜の開口部（第２開口部）を大きく設けることで、下地金属層、バンプ電極を、第１電極上のそれらより大きくできる。例えばゲートパッド電極より大きいソース電極を有するＭＯＳＦＥＴにおいて、ソース電極上の下地金属層およびバンプ電極を、ゲートパッド電極上より大きくすると、電流経路の少なくとも一端となるソースバンプ電極直下に位置するセルの数を増やすことができ、素子領域の動作の均一化が向上できる。その際、第２下地金属層のコーナー部の曲率を、第１下地金属層の曲率と同等以下にすることで、第２下地金属層とバンプ電極の間の応力集中を防止することができる。それにより、応力集中に起因して発生する、トランジスタの破壊を防止することができる。

第２に、半導体チップと実装基板を接続するバンプ電極の面積が大きくなるので、オン抵抗を低減でき、かつ、放熱性が向上する。

第３に、バンプ電極は半田印刷方式で形成されるため、ドロップ方式で複数のバンプ電極を形成するより、素子領域上のバンプ電極の占有面積を大きく確保することができる。

本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）回路図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する側面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 本発明の半導体装置を説明する側面図である。 本発明の半導体装置を説明する平面図である。 従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。

本発明の実施の形態を図１から図７を参照して詳細に説明する。

本発明の半導体装置は、半導体基板１０と、素子領域２０と、第１の電極１７と、第２の電極１８と、絶縁膜２３と、第１開口部ＯＰ１と、第２開口部ＯＰ２と、を有する。

図１は、本実施形態の半導体装置１００を示す図であり、図１（Ａ）が平面図であり、図１（Ｂ）が回路図である。

図１（Ａ）を参照して、半導体基板１０は、第１主面Ｓｆ１および第２主面（ここでは不図示）を有し、第１主面Ｓｆ１側に、ディスクリート半導体の素子が形成される素子領域２０を有する。ディスクリート半導体とは個別半導体とも呼ばれ、単機能の半導体素子の総称であり、以下、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例に説明する。

半導体基板（半導体チップ）１０に設ける素子領域２０として、ディスクリート（単機能）半導体であれば、その数は複数でもよい。第１の実施形態は、第１のＭＯＳＦＥＴ１００ａおよび第２のＭＯＳＦＥＴ１００ｂの２つの素子領域２０ａ、２０ｂを、ドレインを共通として１つの半導体基板（半導体チップ）１０に集積化した場合を示す。

スイッチング用途の半導体装置として、オンオフの切り替えを行うのみでなく、例えば二次電池（ＬＩＢ：Lithium Ion Battery）用保護素子に採用されるＭＯＳＦＥＴの如く、電流経路の方向（電流が流れる方向）を切り替えるものが知られている。

図１（Ｂ）の回路図を参照して、双方向の電流経路を切り替え可能な半導体装置（スイッチング素子）をＭＯＳＦＥＴで構成した場合の一例を説明する。

半導体装置１００は、それぞれ多数のＭＯＳトランジスタセルにより構成される第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂを、それぞれのドレインＤを共通として直列に接続する。そしてそれぞれのゲート端子Ｇ１、Ｇ２にゲート信号を印加して両ＭＯＳＦＥＴを制御し、第１ソース端子Ｓ１、第２ソース端子Ｓ２に印加する電位差に応じて電流経路を切り替える。

第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂはそれぞれ寄生ダイオードを有している。例えば、制御信号により第１ＭＯＳＦＥＴ１００ａをオフし、第２ＭＯＳＦＥＴ１００ｂをオンする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より高電位にすることで、第１ＭＯＳＦＥＴ１００ａの寄生ダイオードと第２ＭＯＳＦＥＴ１００ｂによりｄ１方向の電流経路を形成する。

また、制御信号により第１ＭＯＳＦＥＴ１００ａをオンし、第２ＭＯＳＦＥＴ１００ｂをオフする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より低電位にすることで、第１ＭＯＳＦＥＴ１００ａと第２ＭＯＳＦＥＴ１００ｂの寄生ダイオードによりｄ２方向の電流経路を形成する。

さらに、ゲート端子Ｇ１とゲート端子Ｇ２を共にオンすることで、寄生ダイオードを介さずに電流経路を形成する。

再び図１（Ａ）を参照して、第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂは、第１主面Ｓｆ１と第２主面Ｓｆ２を有する１つの半導体基板１０に設けられる。すなわち半導体基板１０の第１素子領域２０ａに第１ＭＯＳＦＥＴ１００ａが設けられ、第２素子領域２０ｂに第２ＭＯＳＦＥＴ１００ｂが設けられる。これにより、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂは、ドレイン領域が共通となる。

第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂはチップの中心線Ｘ−Ｘに対して例えば線対称に配置され、それぞれにゲートパッド電極１７ａ、ゲートパッド電極１７ｂ、ソース電極１８ａ、ソース電極１８ｂが設けられる。ここでは、素子領域２０ａ、２０ｂはそれぞれソース電極１８ａ、１８ｂと重畳する領域とする。

第１ＭＯＳＦＥＴ１００ａのゲート電極（不図示）は半導体基板１０上に引き出され、半導体基板１０の周辺部に延在する連結部（不図示）を介してゲート配線１７ｗａと接続し、ゲート配線１７ｗａはゲートパッド電極１７ａに接続する。ゲートパッド電極１７ａは、たとえば円形又は八角形である。ゲートパッド電極１７ａ上には絶縁膜（たとえば窒化膜）が設けられ、絶縁膜に例えば円形又は八角形の第１開口部ＯＰ１１が設けられる。第１開口部ＯＰ１１を介して、ゲートパッド電極１７ａ上でこれとコンタクトする第１下地金属層（Under Bump Metal：以下ＵＢＭ）２４１ａを設ける。第１ＵＢＭ２４１ａは例えば円形である。

第１ＭＯＳＦＥＴ１００ａのソース領域（不図示）は、第１素子領域２０ａ上を覆うソース電極１８ａと接続する。ソース電極１８ａは例えば略矩形、または、図１（Ａ）の如く矩形の例えば長辺の一部がゲートパッド電極１７ａの一部に沿ってこれを囲むように延在した略凹型形状である。ソース電極１８ａは、全てのセルを覆って第１素子領域２０ａ上に設けられ、その面積は、ゲートパッド電極１７ａの面積より大きい。

ソース電極１８ａ上には絶縁膜（たとえば窒化膜）が設けられ、絶縁膜にたとえば略矩形の第２開口部ＯＰ１２が設けられる。第２開口部ＯＰ１２を介して、ソース電極１８ａ上でこれとコンタクトする第２下地金属層（ＵＢＭ）２４２ａを設ける。

第２ＵＢＭ２４２ａは例えば、コーナー部となる４分の１円弧と、これらをつなげる４つの辺からなる角丸四角形状である。この場合の４分の１円弧の曲率Ｒ２は、第１ＵＢＭ２４１ａの（４分の１円弧の）曲率Ｒ１と同等かそれより小さいとする。

第２ＵＢＭ２４２ａの形状が複数の曲率を有する形状で、それらの値が異なる場合には、全てのコーナー部の曲率が、第１ＵＢＭ２４１ａの曲率Ｒ１と同等以下とする。

第２ＭＯＳＦＥＴ１００ｂは、第１ＭＯＳＦＥＴ１００ａと同一の構成である。すなわち、ゲート電極（不図示）は半導体基板１０上に引き出され、半導体基板１０の周辺部に延在する連結部（不図示）を介してゲート配線１７ｗｂと接続し、ゲート配線１７ｗｂはゲートパッド電極１７ｂに接続する。ゲートパッド電極１７ｂは絶縁膜の第１開口部ＯＰ２１を介して、第１ＵＢＭ２４１ｂとコンタクトする。

第２ＭＯＳＦＥＴ１００ｂのソース領域（不図示）は、ソース電極１８ｂと接続し、ソース電極１８ａは第２開口部ＯＰ２２を介して、その上に設けられた第２ＵＢＭ２４２ｂとコンタクトする。

図２は、図１（Ａ）のａ−ａ線断面図である。図２（Ａ）がチップ全体の概要図であり、図２（Ｂ）が第１素子領域２０ａの各セルの拡大図である。

第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂの構成は同じであるので、以下第１ＭＯＳＦＥＴについて説明する。

半導体基板１０は、第１主面Ｓｆ１および第２主面Ｓｆ２を有し、第１主面Ｓｆ１側に第１ＭＯＳＦＥＴ１００ａの第１素子領域２０ａが設けられる。

半導体基板１０は、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を設けてドレイン領域とする。第１主面Ｓｆ１となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。

トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状にパターニングする。

トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。

ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセルとなり、これが多数個集まって第１ＭＯＳＦＥＴ１００ａの第１素子領域２０ａを構成している。本実施形態では、第１素子領域２０ａは全てソース電極１８ａで覆われており、以下、ソース電極１８ａの形成領域を素子領域と称する。

ゲート電極１３は層間絶縁膜１６で被覆され、ソース電極１８ａはアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。ソース電極１８ａは第１素子領域２０ａ上を覆って半導体基板１０の第１主面Ｓｆ１側に設けられ、層間絶縁膜１６間のコンタクトホールを介してソース領域１５およびボディ領域１４と接続する。

ゲート電極１３は、連結部（不図示）により基板上に引き出され、半導体基板の周囲を取り巻くゲート配線１７ｗａまで延在され、ゲートパッド電極１７ａに接続する（図１(Ａ)参照）。

ゲートパッド電極１７ａは例えば保護ダイオード（不図示）上に設けられてこの一端に接続する。保護ダイオードの他端はソース電極１８ａと接続する。

ゲートパッド電極１７ａ上はその端部を覆うように絶縁膜（窒化膜）２３が設けられ、絶縁膜２３の所定の領域に、ゲートパッド電極１７ａの大部分の領域が露出する第１開口部ＯＰ１１を設ける。

ここで、第１開口部ＯＰ１１は、ゲートパッド電極１７a上において、絶縁膜２３に対するフォトリソグラフィ工程や、エッチング工程のあわせ余裕度を考慮した領域を残して、可能な限り大面積でゲートパッド電極１７aが露出するように設けられる。

第１開口部ＯＰ１１は、第１下地金属層（第１ＵＢＭ）２４１ａによって完全に覆われ、第１ＵＢＭ２４１ａはゲートパッド電極１７ａとコンタクトする。第１ＵＢＭ２４１ａは、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ２．４μｍ）、金（Ａｕ：厚さ５００Å）をこの順で積層した金属層である。第１開口部ＯＰ１１および第１ＵＢＭ２４１ａは例えば円形または八角形状である。

ソース電極１８ａは、全てのセルを覆って第１素子領域２０ａ上に設けられ、その面積は、ゲートパッド電極１７ａの面積より大きい。

ソース電極１８ａの上は絶縁膜（窒化膜）２３が設けられ、絶縁膜２３の所定の領域に、ソース電極１８ａの大部分の領域が露出する第２開口部ＯＰ１２を設ける。ここで、第２開口部ＯＰ１２は、絶縁膜２３に対するフォトリソグラフィ工程や、エッチング工程のあわせ余裕度も考慮してソース電極１８ａの端部上を絶縁するために必要な領域を残して、可能な限り大面積でソース電極１８ａが露出するように設けられる。

これにより、第２ＵＢＭ２４２ａは、第２開口部ＯＰ１２を覆いこれと同様の形状に設けられる。すなわち第２ＵＢＭ２４２の面積も、第１開口部ＯＰ１１を覆う第１ＵＢＭ２４１より大きく、その形状も可能な限りソース電極１８ａの形状に沿った形状となる。

第２開口部ＯＰ１２は、第２下地金属層（第２ＵＢＭ）２４２ａによって覆われ、第２ＵＢＭ２４２ａはソース電極１８ａとコンタクトする。第２ＵＢＭ２４２ａの構成は、第１ＵＢＭ２４１ａと同様である。

再び図１（Ａ）を参照し、本実施形態では、ソース電極１８ａを覆う絶縁膜２３に設けられる第２開口部ＯＰ１２が、ゲートパッド電極１７ａ上の第１開口部ＯＰ１１より大きく、ソース電極１８ａの大部分の面積が露出するようにする。

第１ＵＢＭ２４１ａは、たとえば円形である。第２ＵＢＭ２４２ａは、第２開口部ＯＰ１２を覆う形状に設けられる。すなわち第２ＵＢＭ２４２の面積も、第１開口部ＯＰ１１を覆う第１ＵＢＭ２４１より大きく、その形状も可能な限りソース電極１８ａの形状に沿った形状となる。

但し、既述の如く第２ＵＢＭ２４２ａのコーナー部は曲率Ｒ２を有し、第１ＵＢＭ２４１ａの曲率Ｒ１と同程度以下とする。第２開口部ＯＰ１２およびソース電極１８ａのコーナー部の形状においては、この限りでない。

第２ＭＯＳＦＥＴ１００ｂにおいても、ゲートパッド電極１７ｂ上の絶縁膜２３に第１開口部ＯＰ２１が設けられ、ソース電極１８ｂ上の絶縁膜２３に第２開口部ＯＰ２２が設けられる。第１開口部ＯＰ２１、第２開口部ＯＰ２２を覆い、ゲートパッド電極１７ｂおよびソース電極１８ｂ上にこれらとそれぞれコンタクトする第１ＵＢＭ２４１ｂ、第２ＵＢＭ２４２ｂを設ける。ソース電極１８ｂ上の第２開口部ＯＰ２２および第２ＵＢＭ２４２ｂは、ゲートパッド電極１７ｂ上の第１開口部ＯＰ２１および第１ＵＢＭ２４１ｂより大きい。そして、第２開口部ＯＰ２および第２ＵＢＭ２４２ｂは、ゲートパッド電極１７ｂ上の第１開口部ＯＰ１および第１ＵＢＭ２４１ｂより大きく、可能な限りソース電極１８ｂの形状に沿った形状とする（図１（Ａ）参照）。

但し、第２ＵＢＭ２４２ｂのコーナー部の曲率Ｒ２は、第１ＵＢＭ２４１ｂの曲率Ｒ１と同程度以下とする。第２開口部ＯＰ２２およびソース電極１８ｂのコーナー部の形状においては、この限りでない。

第１の実施形態ではドレイン端子は外部に導出せず、ドレイン電極も設けられないが、半導体基板１０の第２主面Ｓｆ２側には、基板内を流れる電流の抵抗を低減するために、所望の金属層１９が設けられる。

図３は、半導体装置１００の実装例を示す断面図である。実装基板１５０には、銅（Ｃｕ）のスクリーン印刷などにより所望の形状の導電パターン１５１が設けられ、各導電パターン１５１には実装半田１５２が設けられる。

半導体装置（半導体チップ）１００は第１主面Ｓｆ１側が、実装基板１５０の導電パターン１５１に対向するように配置され、実装半田１５２によって第１ＵＢＭ２４１ａ、２４１ｂと第２ＵＢＭ２４２ａ、２４２ｂがそれぞれ対応する導電パターン１５１と固着され、フリップチップ実装される。

半導体装置１００は、図１の矢印の如く、第１ＭＯＳＦＥＴ１００ａのソース電極１８ａから半導体基板１０を通り第２ＭＯＳＦＥＴ１００ｂのソース電極１８ｂに至る電流経路が形成される。本実施形態では電流経路の両端の電極上の、絶縁膜２３の開口部（第２開口部ＯＰ１２、ＯＰ２２）をゲートパッド電極１７ａ、１７ｂ上より大きく確保することにより、ここに無電解メッキで形成されるＵＢＭ（第２ＵＢＭ２４２ａ、２４２ｂ）の面積を大きく確保できる。これにより、第１素子領域２０ａおよび第２素子領域２０ｂにおいてセルの均一動作性を向上させることができる。

従来構造（図８）では、ソース電極１３５ａ、１３５ｂ上の開口部ＯＰおよびＵＢＭ１４６が、ゲートパッド電極１３３ａ、１３３ｂ側と同等の面積及び形状であった。したがって、ソース電極１３５ａ、１３５ｂが素子領域の全てを覆う大きさに設けられていても、開口部ＯＰおよびＵＢＭ１４６は局所的に配置されることとなり、ソースバンプ電極１３６ａ、１３６ｂ直下のセルと、ソースバンプ電極１３６ａ、１３６ｂから離間したセルでは、ソース電極１３５ａ、１３５ｂに起因する抵抗値が異なる問題があった。

しかし本実施形態によれば、ソース電極１７ａ、１７ｂ上の開口部（第２開口部ＯＰ１２、ＯＰ２２）とＵＢＭ（第２ＵＢＭ２４２ａ、２４２ｂ）を、従来より大きく確保できるので、セルの均一動作性を向上させることができる。

また、実装基板に実装した場合、実装半田で固着する面積が従来より広くなるので、装置全体としてオン抵抗が低減し、放熱性を向上させることができる。

ここで、図２のごとく、第２ＵＢＭ２４２ａは、ソース電極１８ａを介して、内部のトランジスタと接続しているため、第２ＵＢＭ２４２ａにおいて、例えば実装半田１５２との応力の違いによって、応力集中が発生すると、その応力はソース電極１８ａを介して層間絶縁膜１６にクラックを生じさせ、ソース電極１８ａとトレンチ７に埋設されたゲート電極１３がショートする不良が発生することがある。尚、第２ＭＯＳＦＥＴ１００ｂ側でも同様である。

第２ＵＢＭ２４２ａの面積を大きくすることによって、第２ＵＢＭ２４２ａのコーナー部の位置が半導体基板およびチップ内の周辺部に位置することになり、コーナー部の曲率Ｒ２が大きくなるほど、応力集中が発生する場合が多くなる。一方で、円形の第１ＵＢＭ２４１ａの形状と大きさは、従来と同等である。

そこで、本実施形態では、第２ＵＢＭ２４２ａ、２４２ｂのコーナー部の曲率Ｒ２を、第１ＵＢＭ２４１ｂの曲率Ｒ１と同程度以下とすることで応力集中の発生によるトランジスタの破壊も防止できる。

図４は、第２ＵＢＭ２４２ａ、２４２ｂの他の形状を示す図である。

第２ＵＢＭ２４２ａは例えば、コーナー部となる４分の１円弧（２分の１円弧）と、これらをつなげる２つの辺からなる略楕円形状である。この場合の４分の１円弧の曲率Ｒ２は、第１ＵＢＭ２４１ａの（４分の１円弧の）曲率Ｒ１と同等かそれより小さいとする。

第２ＵＢＭ２４２ａの形状が複数の曲率を有する形状で、それらの値が異なる場合、いずれの形状の曲率も、第１ＵＢＭ２４１ａの曲率Ｒ１と同等以下とする。

これ以外の構成は、図１の構成と同様であるので説明は省略する。

図５は、本発明の第２の実施形態を示す図である。図５（Ａ）が平面図であり、図５（Ｂ）が図５（Ａ）のｂ−ｂ線断面図である。

半導体装置１００は、第１ＵＢＭ２４１ａ、２４１ｂおよび第２ＵＢＭ２４２ａ、２４２ｂ上にバンプ電極が設けられてもよい。

バンプ電極は、第１ＵＢＭ２４１ａ、２４１ｂおよび第２ＵＢＭ２４２ａ、２４２ｂの面積に応じた開口部を有するマスクを設け、スクリーン印刷方式で半田を供給して設ける。ドロップ方式と異なり、第１ＵＢＭ２４１ａ、２４１ｂおよび第２ＵＢＭ２４２ａ、２４２ｂの面積に対応した（同等の）固着面積を有するバンプ電極が、それぞれのＵＢＭ毎に１つずつ設けられる。

詳細には、第１ＭＯＳＦＥＴ１００ａでは窒化膜２３上に、第１ＵＢＭ２４１ａ、第２ＵＢＭ２４２ａが露出する。窒化膜２３上には保護膜２５を設ける。保護膜２５の材料としては、ソルダーレジストやポリイミドがある。、第１ＵＢＭ２４１ａ、第２ＵＢＭ２４２ａを下地電極とするスクリーン印刷により第１ＵＢＭ２４１ａ上にゲートバンプ電極２７ａを設け、第２ＵＢＭ２４２ａ上にソースバンプ電極２８ａを設ける。

ゲートバンプ電極２７ａは、第１ＵＢＭ２４１ａおよび第１開口部ＯＰ１１の面積および形状に応じて平面形状において円形で、ほぼボール状に設けられる。

一方ソースバンプ電極２８ａは、第２ＵＢＭ２４２ａの形状に応じた形状と大きさに設けられる。一例としてここでは半導体基板１０の中央に近い部分と、遠い部分で非対称の形状とする。

第２ＭＯＳＦＥＴ１００ｂにおいても同様に、ゲートバンプ電極２７ｂが、第１ＵＢＭ２４１ｂおよび第１開口部ＯＰ２１の面積および形状に応じてほぼボール状に設けられ、ソースバンプ電極２８ｂが、第２ＵＢＭ２４２ｂの形状に応じた形状と大きさに設けられる。

第２の実施形態では、ソースバンプ電極２８ａ、２８ｂが、第２ＵＢＭ２４２ａ、２４２ｂと同等の面積に設けられ、第２開口部ＯＰ１２、２２もこれらと略同等に開口されているため、ソース電極１８ａ、１８ｂ部分における抵抗を低減でき、半田の面積の拡大によって放熱性を向上させることができる。

また、第１ＭＯＳＦＥＴ１００ａにおいて、第１ＵＢＭ２４１ａは、例えば円形である。第２ＵＢＭ２４２ａは、例えば、曲率Ｒ２の第１コーナー部Ｃ１と、曲率Ｒ２より小さい曲率Ｒ３の第２コーナー部Ｃ２を有し、半導体基板１０（半導体チップ）の中心部Ｃから第２コーナー部Ｃ２までの距離Ｌ２が中心部Ｃから第１コーナー部Ｃ１までの距離Ｌ１より大きい形状である。

ここで距離Ｌ１、Ｌ２は、中心部Ｃから各コーナー部の曲線上で最も中心部Ｃから離間した点までの距離をいう。

より具体的には、第２ＵＢＭ２４２ａは、半導体基板１０の中央部Ｃに近い側の第１コーナー部Ｃ１は４分の１円弧とこれらをつなげる辺からなり、半導体基板１０の中央部から遠い側の第２コーナー部Ｃ２は２分の１円弧による形状となっている。この場合の半導体基板１０の中央部に近い側の４分の１円弧の曲率Ｒ２と、半導体基板１０の中央部から遠い側の２分の１円弧の曲率Ｒ３は、第１ＵＢＭ２４１ａの曲率Ｒ１と比べると、Ｒ１≧Ｒ２≧Ｒ３の関係になっている。

第２ＵＢＭ２４２ａの面積を大きくすることによってその上に設けられるソースバンプ電極２８ａとの応力の違いによる影響が増し、第１コーナー部Ｃ１および第２コーナー部Ｃ２（以下総称してコーナー部）のそれぞれの曲率Ｒ２、Ｒ３が大きくなるほど、ソースバンプ電極２８ａとの応力の違いによる応力集中の発生が多くなる。一方で、円形の第１ＵＢＭ２４１ａの形状と大きさは、応力集中が問題とならない従来と同等である。

本実施形態のごとく、第２ＵＢＭ２４２ａの形状（コーナー部）が有する曲率Ｒ２、Ｒ３を、第１ＵＢＭ２４１ａの形状（円形）が有する曲率Ｒ１と同等以下とすることにより、第２ＵＢＭ２４２ａと、これに接続するソースバンプ電極２８ａへの応力集中を防止し、それによるトランジスタの不良発生を防止することができる。

より詳細には、第２ＵＢＭ２４２ａが複数の曲率Ｒ２、Ｒ３を有する形状であり、これらの値が異なる場合には、最も大きい曲率Ｒ２が、第１ＵＢＭ２４１ａの曲率Ｒ１と同等以下とする。

さらに、最も小さい曲率Ｒ３が適用される第２コーナー部Ｃ２は、半導体基板１０の中心より離れたところになるようにする。これは、半導体基板１０（半導体チップ）の中心部から離れるほど、応力によるひずみの量が増えるからである。

このようにパターンニングすることで、第２ＵＢＭ２４２ａ、２４２ｂとソースバンプ電極２８ａ、２８ｂ間の応力集中を防止することができ、それにより、応力集中に起因して発生する、トランジスタの破壊を防止することができるものである。

第２ＭＯＳＦＥＴ１００ｂにおいても、同様の構成である。すなわち、第１ＵＢＭ２４１ｂは例えば円形である。第２ＵＢＭ２４２ｂは、半導体基板１０の中央部に近い側の第１コーナー部Ｃ１は４分の１円弧とこれらをつなげる辺からなり、半導体基板１０（半導体チップ）の中央部から遠い側の第２コーナー部Ｃ２は２分の１円弧による形状となっている。この場合の半導体基板１０（半導体チップ）の中央部に近い側の４分の１円弧の曲率Ｒ２と、半導体基板１０の中央部から遠い側の２分の１円弧の曲率Ｒ３は、第１ＵＢＭ２４１ｂの曲率Ｒ１と比べると、Ｒ１≧Ｒ２≧Ｒ３の関係になっている。

このように本実施形態は、第２ＵＢＭ２４２ａ、２４２ｂと、その上に設けるソースバンプ電極２８ａ、２８ｂの面積を大きくすることにより、抵抗低減による素子領域の動作の均一化を向上でき、放熱性を向上できるものである。

更に、第２ＵＢＭ２４２ａ、２４２ｂのコーナー部の曲率を、第１ＵＢＭ２４１ａ、２４１ｂの曲率と同等以下にすることで、第２ＵＢＭ２４２ａ、２４２ｂとソースバンプ電極２８ａ、２８ｂ間の応力集中を防止することができ、それにより、応力集中に起因して発生する、トランジスタの破壊を防止することができるものである。

したがって、第２ＵＢＭ２４２ａ、２４２ｂは、応力集中の問題がなければ、第１の実施形態に示す角丸四角形状であってもよく、また、第１ＭＯＳＦＥＴ１００ａの第２ＵＢＭ２４２ａと、第１ＭＯＳＦＥＴ１００ｂの第２ＵＢＭ２４２ｂとが異なる形状であってもよい。

また、バンプ電極を設けない第１の実施形態において、下地金属層の形状を第２の実施形態の下地金属層の形状としてもよい。

図６は、半導体装置１００の実装例を示す断面図である。実装基板１５０には、銅（Ｃｕ）のスクリーン印刷などにより所望の形状の導電パターン１５１が設けられる。各バンプ電極２７ａ、２７ｂ、２８ａ、２８ｂが、対応する導電パターン１５１と対向配置され、熱による半田リフローや、加圧状態での超音波振動を用いて接着・接続され、半導体装置１００が実装基板１５０にフリップチップ実装される。

図７を参照して、第３の実施形態について説明する。

第３の実施形態は、半導体基板１０の第１主面Ｓｆ１側にソース電極１８、ゲートパッド電極１７およびドレイン電極１９が設けられるいわゆるアップドレイン構造のＭＯＳＦＥＴ２１０である。

ドレイン電極１９は、ソース電極１８と同じ（例えばＡｌ）金属層により所望の形状にパターンニングされ、ソース電極１８と離間して配置される。ソース電極１８およびドレイン電極１９間に、ゲート配線１７ｗが延在し、ゲート配線１７ｗはゲートパッド電極１７に接続する。ゲートパッド電極１７上には第１開口部ＯＰ１および第１ＵＢＭ２４１が設けられる。ソース電極１８上には、第２開口部ＯＰ２、第２ＵＢＭ２４２が設けられる。これらは第１の実施形態と同様である。

ドレイン電極１９上は絶縁膜（窒化膜）が設けられ、絶縁膜の所定の領域に、略矩形のドレイン電極１９の大部分の領域が露出する略矩形の第３開口部ＯＰ３を設ける。

第３開口部ＯＰ３を覆って第３ＵＢＭ２４３が設けられる。第３開口部ＯＰ３および第３ＵＢＭ２４３は、ゲートパッド電極１７上の第１開口部ＯＰ１および第１ＵＢＭ２４１より大きく、可能な限りドレイン電極１９の形状に沿った形状とする。

第３ＵＢＭ２４３は、例えば４分の１円弧と、これらをつなげる４つの辺からなる角丸四角形状に設けられる。コーナー部の曲率Ｒ３は、第１ＵＢＭ２４１の曲率Ｒ１と同程度以下とする。第３ＵＢＭ２４３が複数の曲率を有する形状で、これらの値が異なる場合、いずれの曲率も第１ＵＢＭ２４１の曲率Ｒ１と同程度以下とする。

また、図示は省略するが、第２の実施形態の如く、第１ＵＢＭ２４１、第２ＵＢＭ２４２、第３ＵＢＭ２４３上に、これらと同等の面積及び同様の形状を有するゲートバンプ電極、ソースバンプ電極およびドレインバンプ電極をそれぞれ設けてもよい。

ゲートバンプ電極は、第１ＵＢＭ２４１と同等の円形に設けられる。ソースバンプ電極およびドレインバンプ電極は、それぞれ、第２ＵＢＭ２４２および第３ＵＢＭ２４３と同等の形状（第１ＵＢＭ２４１ｂの曲率と同等以下の４分の１円弧と、これらをつなげる４つの辺からなる角丸四角形状）に設けられる。

第２ＵＢＭ２４２、第３ＵＢＭ２４３のコーナー部の曲率Ｒ２、Ｒ３、を、第１ＵＢＭ２４１の曲率Ｒ１と同等以下とすることにより、第２ＵＢＭ２４２と、これに接続するソースバンプ電極および、第３ＵＢＭ２４３と、これに接続するドレインバンプ電極の接着性を向上させることができる。

第３の実施形態では、基板を流れる電流経路の両端となるソース電極１８およびドレイン電極１９にコンタクトする第２ＵＢＭ２４２、第３ＵＢＭ２４３（及びソースバンプ電極、ドレインバンプ電極）の面積を大きくできるので、ソース電極１８およびドレイン電極１９内を基板の水平方向に流れる電流の抵抗を低減でき、セルの均一動作化が図れる。また、従来より面積の大きいソースバンプ電極２８、ドレインバンプ電極２９を設けることにより、放熱性も向上する。

以上、ＭＯＳＦＥＴの場合を例に説明したが、これに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、接合型ＦＥＴに代表される電界効果型トランジスタ（ＦＥＴ）、であっても同様に実施でき、同様の効果を得られる。また、バイポーラトランジスタにおいても、ベース電極上の絶縁膜に設けた開口部と、ベース電極に接続する下地金属層（及びバンプ電極）よりもエミッタ電極、コレクタ電極のそれぞれの上の絶縁膜に設けた開口部とエミッタ電極、コレクタ電極に接続する下地金属層（及びバンプ電極）を大きくすることで同様の効果を得られる。

１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０ 半導体基板（半導体チップ）
１１ ゲート絶縁膜
１３ ゲート電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７、１７ａ、１７ｂ ゲートパッド電極
１８、１８ａ、１８ｂ ソース電極
１９ ドレイン電極
２０、２０ａ、２０ｂ 素子領域
２３ 窒化膜
２４１、２４１ａ、２４１ｂ 第１ＵＢＭ
２４２、２４２ａ、２４２ｂ 第２ＵＢＭ
２４３ 第３ＵＢＭ
２５ 保護膜
２７ ゲートバンプ電極
２８ ソースバンプ電極
２９ ドレインバンプ電極
Ｓｆ１ 第１主面
Ｓｆ２ 第２主面
２００ スイッチング素子
１００、１００ａ、１００ｂ ＭＯＳＦＥＴ

Claims (8)

1. 第１主面および第２主面を有する半導体基板と、
   前記半導体基板に設けられたディスクリート半導体の素子領域と、
   前記第１主面側に設けられて前記素子領域に接続する第１の電極と、
   前記第１主面側に設けられて前記素子領域に接続し、前記第１の電極より面積の大きい第２の電極と、
   前記第１の電極および前記第２の電極上に設けられた絶縁膜と、
   前記第１の電極上の前記絶縁膜の一部に設けられた第１開口部と、
   前記第２の電極上の前記絶縁膜の一部に設けられ前記第１開口部より面積の大きい第２開口部と、
   前記第１開口部を覆う第１下地金属層と、
   前記第２開口部を覆う第２下地金属層と、を具備し、
   前記第１下地金属層および前記第２下地金属層は、いずれも曲率を有する形状であり、前記第２下地金属層の形状が有する曲率が前記第１下地金属層の形状が有する曲率と同等かそれより小さいことを特徴とする半導体装置。
2. 前記第１開口部と前記第２開口部は異なる形状を有することを特徴とする請求項１に記載の半導体装置。
3. 前記第２下地金属層は、第１の曲率の第１コーナー部と、前記第１の曲率より小さい第２の曲率の第２コーナー部を有し、前記半導体基板の中心部から前記第２コーナー部までの距離が前記中心から前記第１コーナー部までの距離より大きいことを特徴とする請求項２に記載の半導体装置。
4. 前記下地金属層上にそれぞれ、該下地金属層の面積及び形状に対応した異なる大きさのバンプ電極を設けることを特徴とする請求項４に記載の半導体装置。
5. 前記第２の電極は、電流経路の一端となることを特徴とする請求項５に記載の半導体装置。
6. 導電パターンを形成した実装基板に前記第１主面側を対向させて実装されることを特徴とする請求項６に記載の半導体装置。
7. 前記第１の電極と前記第２の電極をそれぞれ二次電池用保護素子の端子として用いる請求項１に記載の半導体装置。
8. 前記半導体基板に、同一構造の２つのＭＯＳＦＥＴの前記素子領域が設けられることを特徴とする請求項７に記載の半導体装置。

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