JP2015095550A - 半導体装置 - Google Patents

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Abstract

【課題】従来の半導体装置は、ソース電極間抵抗を十分に小さくすることができない問題があった。
【解決手段】一実施の形態によれば、半導体装置は、第１のトランジスタＭＯＳ１が形成される第１の領域と、第２のトランジスタＭＯＳ２が形成される第２の領域と、をそれぞれ２以上の領域に分離し、かつ、第１の領域と第２の領域とを交互に配置する。また、一実施の形態にかかる半導体装置では、第２の領域を、第１の領域よりも、総面積が大きく設定する又は分離数を多く設定する。そして、一実施の形態にかかる半導体装置では、第２の領域に第１のトランジスタＭＯＳ１のゲートパッドＧ１及び第２のトランジスタＭＯＳ２のゲートパッドＧ２を設ける。
【選択図】図１

Description

本発明は半導体装置に関し、例えば、トレンチ型パワートランジスタを含む半導体装置に関する。
従来から、リチウムイオン（Ｌｉ＋）電池保護用のＣＳＰ（Chip Size Package）タイプのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（ＥＦＬＩＰ：Ecologically Flip chip MOSFET for Lithium-Ion battery Protection）の開発が進められている。このようなＭＯＳＦＥＴとして、裏面に金属板又は金属膜からなるドレイン電極を配置した１チップデュアル型ＭＯＳＦＥＴ構造が知られている（特許文献１〜３）。
特許文献１に記載の半導体装置では、チップが４つの領域に分割され、ＦＥＴ１とＦＥＴ２とが交互に配置されている。ＦＥＴ１、ＦＥＴ２はそれぞれコの字型となっており、ＦＥＴ１とＦＥＴ２とは嵌め合わされている。ＦＥＴ１、ＦＥＴ２のゲートパッドＧ１、Ｇ２は、それぞれＦＥＴ１、ＦＥＴ２の領域内において、チップの対向する角部に形成されている。
特許文献２には、特許文献１よりも多くのＭＯＳ１領域とＭＯＳ２領域とが交互に配置され、チップの片側にゲートパッドＧ１、Ｇ２が配置された１チップデュアル型ＭＯＳＦＥＴ構造が開示されている。
特許文献３には、第１領域、第２領域、第３領域の３つの領域に分割された半導体チップと、半導体チップの裏面に設けられた共通のドレイン電極と、を有する半導体装置が開示されている。そして、特許文献３に記載の半導体装置では、第２領域は、第１領域と第３領域との間に形成され、第１領域及び第３領域に第１ＭＯＳＦＥＴが形成され、第２領域に第２ＭＯＳＦＥＴが形成される。
特表２００４−５０２２９３号公報 特許第３９１７１４４号明細書 特願２０１２−１２１５０３号公報
１チップデュアル型ＭＯＳＦＥＴは、２つのＭＯＳＦＥＴを有し、それらのソース電極間抵抗ＲＳＳＯＮを１つの性能指標としている。しかしながら、特許文献１〜３に記載の技術では、ソース電極間抵抗ＲＳＳＯＮを十分に低減できない問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第１のトランジスタが形成される第１の領域と、第２のトランジスタが形成される第２の領域と、をそれぞれ２以上の領域に分離し、かつ、第１の領域と第２の領域とを交互に配置する。また、一実施の形態にかかる半導体装置では、第２の領域を、第１の領域よりも、総面積が大きく設定する又は分離数を多く設定する。そして、一実施の形態にかかる半導体装置では、第２の領域に第１のトランジスタのゲートパッド及び第２のトランジスタのゲートパッドを設ける。
前記一実施の形態によれば、半導体装置のソース電極間抵抗を低減することができる。
実施の形態１にかかる半導体装置のレイアウトの概略図である。 実施の形態１にかかる半導体装置の実装状態を説明する概略図である。 図１のＩＩＩ−ＩＩＩ線に沿った半導体装置の断面図である。 図１のＩＶ−ＩＶ線に沿った半導体装置の断面図である。 図１のＶ−Ｖ線に沿った半導体装置の断面図である。 実施の形態１にかかる半導体装置に流れる電流経路を説明する図である。 実施の形態１にかかる半導体装置のバックメタル層を削除した場合のＩＩＩ−ＩＩＩ線に沿った半導体装置の断面図である。 図７に示した半導体装置の動作を説明する図である。 実施の形態１にかかる半導体装置の比較例となる半導体装置のレイアウトの概略図である。 実施の形態１にかかる半導体装置のソース電極間電圧を説明するグラフである。 実施の形態１にかかる半導体装置のソース電極間電圧を説明するグラフである。 実施の形態２にかかる半導体装置のレイアウトの概略図である。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿った半導体装置の断面図である。 実施の形態３にかかる半導体装置のレイアウトの概略図である。 実施の形態３にかかる半導体装置のゲートパッド部分のレイアウトの概略図である。 実施の形態４にかかる半導体装置のレイアウトの概略図である。 実施の形態５にかかる半導体装置のレイアウトの第１の例の概略図である。 実施の形態５にかかる半導体装置のレイアウトの第２の例の概略図である。 実施の形態５にかかる半導体装置のレイアウトの第３の例の概略図である。 実施の形態５にかかる半導体装置のレイアウトの第４の例の概略図である。 実施の形態５にかかる半導体装置のレイアウトの第５の例の概略図である。 実施の形態５にかかる半導体装置のレイアウトの第６の例の概略図である。 図１７〜図２２に示した半導体装置の実装状態を説明する概略図である。 実施の形態５にかかる半導体装置のレイアウトの第７の例の概略図である。 実施の形態５にかかる半導体装置のレイアウトの第８の例の概略図である。 図２４、図２５に示した半導体装置の実装状態を説明する概略図である。 実施の形態５にかかる半導体装置のレイアウトの第９の例の概略図である。 実施の形態５にかかる半導体装置のレイアウトの第１０の例の概略図である。 図２７、図２８に示した半導体装置の実装状態を説明する概略図である。 実施の形態６にかかる半導体装置のレイアウトの第１の例の概略図である。 実施の形態６にかかる半導体装置のレイアウトの第２の例の概略図である。 実施の形態６にかかる半導体装置のレイアウトの第３の例の概略図である。 実施の形態６にかかる半導体装置のレイアウトの第４の例の概略図である。 実施の形態６にかかる半導体装置のレイアウトの第５の例の概略図である。 実施の形態６にかかる半導体装置のレイアウトの第６の例の概略図である。 実施の形態６にかかる半導体装置のレイアウトの第７の例の概略図である。 実施の形態６にかかる半導体装置のレイアウトの第８の例の概略図である。 実施の形態６にかかる半導体装置のレイアウトの第９の例の概略図である。 実施の形態６にかかる半導体装置のレイアウトの第１０の例の概略図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
実施の形態に係る半導体装置は、裏面に共通のドレイン電極を持つ、１チップデュアル型ＭＯＳＦＥＴに関するものである。そして、実施の形態にかかる半導体装置は、２つのＭＯＳＦＥＴのゲートパッドの配置により実装性を高めることができる。また、実施の形態にかかる半導体装置は、第１のトランジスタＭＯＳ１を第１の領域に形成し、第２のトランジスタＭＯＳ２を第２の領域に形成し、第１の領域及び第２の領域をそれぞれ複数の領域に分割し、この分割された領域を第１の領域と第２の領域とを交互に配置する。これにより、実施の形態にかかる半導体装置は、ソース電極間抵抗ＲＳＳＯＮを低減することができる。
また、以下では、第１の領域と第２の領域とが交互に配置される方向を第１の方向（以下、Ｘ方向と称す）、一の領域の長手方向を第２の方向（以下、Ｙ方向と称す）、半導体チップの厚み方向を第３の方向（以下、Ｚ方向と称す）として実施の形態の説明を行う。
また、半導体装置は、半導体基板と半導体基板の上層に形成されている配線層とを含む半導体チップを含む。以下では、半導体基板のうちトランジスタの活性領域が形成されている面を半導体基板の表面、表面に対向する面を半導体基板の裏面と称す。さらに、半導体チップの面のうち配線層が形成されている側の面を半導体チップの表面、半導体基板の裏面を半導体チップの裏面と称す。
実施の形態１
実施の形態１にかかる半導体装置１のレイアウトの概略図を図１に示す。図１に示すように、実施の形態１にかかる半導体装置１は、半導体基板上に第１のトランジスタＭＯＳ１と、第２のトランジスタＭＯＳ２とが形成される。そして、半導体装置１は、半導体チップの表面に第１のトランジスタのソースパッドＳ１及びゲートパッドＧ１と、第２のトランジスタのソースパッドＳ２及びゲートパッドＧ１と、が形成される。このソースパッド及びゲートパッドは、半導体装置１を搭載する実装基板との接続端子である。つまり、実施の形態１にかかる半導体装置１は、半導体チップの表面側が実装基板に面するフリップチップ実装されるものである。
また、図１に示すように、実施の形態１にかかる半導体装置１は、半導体基板が第１のトランジスタＭＯＳ１が形成される第１の領域と、第２のトランジスタが形成される第２の領域とを有する。そして、第１の領域と第２の領域は、それぞれ２以上の領域に分離されている。実施の形態１では、第２の領域は、第１の領域よりも総面積が大きくなるように設定される。また、別の観点では、第２の領域は、第１の領域よりも分離数が多くなるように設定される。図１に示す例では、分離された各領域の幅（Ｘ方向の長さ）と高さ（Ｙ方向の長さ）をほぼ同じに設定し、第２の領域の分離数を第１の領域の分離数よりも多く設定することで、第２の領域の総面積を第１の領域よりも大きくした。そして、実施の形態１にかかる半導体装置１では、分離された第１の領域と分離された第２の領域とが、Ｘ方向において交互に配置する。
なお、第１の領域の面積及び第２の領域の面積は、対応するトランジスタの活性領域（ソース拡散層が形成されている領域）の面積により規定される。図１に示す例では、ゲート配線１１、１２の内側の領域にトランジスタの活性領域が形成されているものとする。また、実施の形態１にかかる半導体装置１では、第１の領域の分離数を２、第２の領域の分離数を３とした。この分離数は、第１の領域の分離数と第２の領域の分離数の総数が５以上であることが好ましい。
また、実施の形態１にかかる半導体装置１では、総面積が大きな（又は、分離数が多い）第２の領域に第１のトランジスタＭＯＳ１のゲートパッドＧ１と、第２のトランジスタＭＯＳ２のゲートパッドＧ２とを形成する。ゲートパッドＧ１とゲートパッドＧ２は、半導体チップの外周に沿って配置される。実施の形態１では、第２の領域の分離された領域毎にソースパッドＳ２がＹ方向に並ぶソースパッド列が形成され、ゲートパッドＧ１及びゲートパッドＧ２は、複数のソースパッド列のうち異なるソースパッド列に配置される。図１に示す例では、ゲートパッドＧ１及びゲートパッド２が、第２の領域のうち最も外側に配置される領域に配置される。また、図１に示す例では、ゲートパッドＧ１及びゲートパッドＧ２は、ソースパッド列のうちＹ方向の略中央に配置される。
また、図１に示すように、実施の形態１にかかる半導体装置１は、第１のトランジスタＭＯＳ１のゲート配線１１を、分離された第１の領域に亘って連続して形成する。このゲート配線１１は、ゲートパッドＧ１に接続される。また、実施の形態１にかかる半導体装置１は、第２のトランジスタＭＯＳ２のゲート配線１２を、分離された第１の領域に亘って連続して形成する。このゲート配線１２は、ゲートパッドＧ２に接続される。ゲート配線１１、１２は、ゲートパッドに与えられた電圧をトランジスタの活性領域中に形成されるトレンチ型ゲート電極（不図示）に分配する。
また、実施の形態１にかかる半導体装置１では、また、第１の領域に第１のトランジスタＭＯＳ１のソースに接続される第１のソースパッド（例えば、ソースパッドＳ１）が形成され、第２の領域に第２のトランジスタＭＯＳ２のソースに接続される第２のソースパッド（例えば、ソースパッドＳ２）が形成される。そして、ソースパッドＳ２は、ソースパッドＳ１の総面積よりも大きくなるように形成される、又は、ソースパッドＳ１の数よりも多くなるように形成される。
つまり、実施の形態１にかかる半導体装置１は、半導体チップ上に、２以上の領域に分離された第１の領域と、を設定し、半導体チップ上に、第１の領域よりも総面積が大きく、かつ、２以上の領域に分離され、分離された領域が前記第１の領域と交互に配置される第２の領域を設定することで各領域が決定される。そして、半導体装置１は、第１の領域に第１のトランジスタＭＯＳ１を形成し、第２の領域に第２のトランジスタＭＯＳ２を形成し、第２の領域上に、第１のトランジスタＭＯＳ１のゲートパッドＧ１及び第２のトランジスタＭＯＳ２のゲートパッドＧ２を形成することで製造される。なお、第２の領域は、第１の領域よりも分離数が多い領域として設定することもできる。
また、実施の形態１にかかる半導体装置１は、第１のトランジスタＭＯＳ１のゲート配線１１を、第１のトランジスタＭＯＳ１のゲートパッドＧ１に接続され、かつ、分離された第１の領域に亘って連続して形成されるように製造される。また、半導体装置１では、第２のトランジスタＭＯＳ２のゲート配線１２を、第２のトランジスタＭＯＳ２のゲートパッドＧ２に接続され、かつ、分離された第２の領域に亘って連続して形成されるように製造される。
続いて、実施の形態１にかかる半導体装置１の実装について説明する。そこで、実施の形態１にかかる半導体装置の実装状態を説明する概略図を図２に示す。図２では、半導体装置１のソースパッドＳ１、Ｓ２、ゲートパッドＧ１、Ｇ２に加えて、実装基板上に設けられる基板ソースパターン１３、１４及び基板ゲートパターン１５、１６と、これらパターンに接続される実装基板上のソース配線及びゲート制御配線を示した。
図２に示すように、実施の形態１にかかる半導体装置１では、ソースパッドＳ１、Ｓ２が半導体チップのＹ方向に延在するように列状に配置される。また、実施の形態１にかかる半導体装置１では、ゲートパッドＧ１、Ｇ２が半導体チップのＸ方向の両端に配置される。そのため、ソースパッドに接続されるソース配線は、他のソース配線が互いに跨ぐことなく配線される。また、ゲートパッドに接続されるゲート制御配線もソース配線及び他のゲート制御配線を跨ぐことなく配線される。
つまり、実施の形態１にかかる半導体装置１を用いることで、実装基板上の配線を単層の配線で形成することができる。これにより、半導体装置１を用いたシステムでは、実装基板上の配線の抵抗を削減して、実装状態でのソース電極間抵抗ＲＳＳＯＮを低減することができる。
続いて、実施の形態１にかかる半導体装置１のトランジスタの構造について説明する。そこで、図１に示した半導体装置１の断面図を図３〜図５に示す。図３は、図１のＩＩＩ−ＩＩＩ線に沿った半導体装置の断面図である。
図３に示すＩＩＩ−ＩＩＩ線上には、ソースパッドＳ１、Ｓ２が配置される。そのため、図３に示す断面図では、実施の形態１にかかる半導体装置１の第１のトランジスタＭＯＳ１及び第２のトランジスタＭＯＳ２に加えて、ソースパッドＳ１、Ｓ２が示される。
図３に示すように、半導体装置１は、半導体基板２１、エピタキシャル層２２、第２導電型拡散層２３、第１導電型拡散層２４、ＥＱＲ配線２５、ゲート配線１１、１２、ソース配線２６、ソースパッド２７、縦型トランジスタ構造２８、バックメタル層２９を有する。
半導体基板２１は、例えばＳｉからなる半導体基板である。半導体基板２１は、結晶成長により形成される。半導体基板２１としては、これに限定されず、ＧａＮ、ＳｉＣ、ＩｎＰ、ＧａＡｓなど化合物半導体あるいはそれらの固溶体であってもよい。半導体装置１では、半導体基板２１として第１導電型の半導体基板を用いる。なお、第１導電型がｎ層である場合、第２導電型はｐ層であり、その逆であってもよい。
半導体基板１４の表面上には、第１導電型のエピタキシャル層２２、第２導電型拡散層２３、第１導電型拡散層２４が順次Ｚ方向に積層されている。エピタキシャル層２２は、拡散もしくはイオン注入などの手法で結晶成長と共に形成される。第２導電型拡散層２３、第１導電型拡散層２４は、いずれもエピタキシャル層２２中にイオン注入もしくは拡散などの手法で形成される。
第１導電型拡散層２４、第２導電型拡散層２３、エピタキシャル層２２には、第１導電型拡散層２４からエピタキシャル層２２に到達する複数のゲートトレンチが形成されており、この部分に縦型トランジスタ構造２８が形成されている。
ゲートトレンチには、ポリシリコンなどからなるゲート電極と、ゲート絶縁膜と、層間絶縁膜が形成されている(不図示)。また、第１導電型拡散層２４はソース領域、第２導電型拡散層２３はチャネル領域（ベース領域とも言う）、第１導電型の半導体基板２１およびエピタキシャル層２２はドレイン領域として働く。
第１のトランジスタＭＯＳ１が形成される第１の領域では、第１導電型拡散層２４の縦型トランジスタ構造２８が形成された領域の上に、第１のトランジスタＭＯＳ１のソースに接続されるソース配線２６ａが形成されている。また、第２のトランジスタＭＯＳ２が啓之江される第２の領域では、第１導電型拡散層２４の縦型トランジスタ構造２８が形成された領域の上にソース配線２６ｂが形成される。
そして、ソース配線２６ａの上にはソースパッドＳ１が形成され、ソース配線２６ｂ上にはソースパッドＳ２が設けられている。半導体基板２１の第１の面（例えば、表面）に対向する第２の面（例えば、裏面）側には、金属膜からなるバックメタル層２９が設けられている。
最も半導体チップの外側に位置するソース配線２６ａの外側には、ソース配線２６ａから近い側から順にゲート配線１１、ＥＱＲ配線２５が設けられている。また、ソース配線２６ａとソース配線２６ｂとの間には、ソース配線２６ａに近い側にゲート配線１１が設けられ、ソース配線２６ｂに近い側にゲート配線２６が設けられている。
バックメタル層２９は、Ｔｉ−Ａｇ、あるいはＴｉ−Ｎｉ−Ａｇのメタル積層構成、または、Ｔｉ−Ａｕ、あるいはＴｉ−Ｎｉ−Ａｕのメタル積層構成とするのが望ましい。特に、実施の形態のＭＯＳＦＥＴにおいては、裏面メタル抵抗がＲＳＳＯＮに顕著に寄与するため、裏面メタル構成のシート抵抗値として、５０ｍΩ／□以下にすることが望ましく、より好ましくは、３０ｍΩ／□以下にすることが望ましい。
なお、縦型トランジスタ構造２８は、半導体チップの表面のソース配線２６ａ、ソース配線２６ｂ、裏面のバックメタル層２９に対して垂直な方向に電流を流す構造であれば、ＵＭＯＳ（U-shape Metal-Oxide-Semiconductor）構造のほか、ＤＭＯＳ（Double-Diffused Metal-Oxide Semiconductor）構造であっても構わない。
続いて、図１のＩＶ−ＩＶ線に沿った半導体装置の断面構造について説明する。そこで、図４に図１のＩＶ−ＩＶ線に沿った半導体装置の断面図を示す。ＩＶ−ＩＶ線に沿った半導体装置１には、ソースパッドＳ１、Ｓ２が配置されていない。そのため、図４に示すように、半導体装置１のＩＶ−ＩＶ線に沿った断面構造では、図３に示した断面構造からソースパッド２７ａ、２７ｂを削除した構成となる。
続いて、図１のＶ−Ｖ線に沿った半導体装置の断面構造について説明する。そこで、図５に図１のＶ−Ｖ線に沿った半導体装置の断面図を示す。Ｖ−Ｖ線に沿った半導体装置１には、ソースパッドＳ１、Ｓ２に加えてゲートパッドＧ１、Ｇ２が配置される。そのため、図５に示す断面図では、半導体チップの最も外側の第２の領域の第１導電型拡散層２４の上層に酸化膜層３０が形成される。そして、酸化膜層３０の上層にゲートパッド３１が形成される。また、酸化膜層３０の両側の領域にはソース配線２６ｂが形成され、このソース配線２６ｂの下に縦型トランジスタ構造２８が形成される。なお、実施の形態１では、図面右側に位置するゲートパッド３１がゲートパッドＧ１であり、図面左側に位置するゲートパッド３１がゲートパッドＧ２である。
続いて、実施の形態１にかかる半導体装置１の動作について説明する。そこで、図６に実施の形態１にかかる半導体装置１に流れる電流経路を説明する図を示す。なお、図６では、図１のＩＩＩ−ＩＩＩ線に沿った断面図に電流経路を追記した。図６に示すように、実施の形態１にかかる半導体装置１は、第２のトランジスタＭＯＳ２のソースに流入した電流が、第１のトランジスタＭＯＳ１と第２のトランジスタＭＯＳ２とに共通に設けられる半導体基板２１及びバックメタル層２９を介して第１のトランジスタＭＯＳ１のソースに流れる。
このとき、半導体基板２１のチップ抵抗Ｒ（ｃｈｉｐ）よりもバックメタル層２９の裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）の方が抵抗値が小さいため、図６に示した半導体装置１では、半導体基板２１に流れる電流Ｉ１よりもバックメタル層２９に流れる電流Ｉ２の方が大きくなる。また、実施の形態１にかかる半導体装置１では、第１の領域の分離数と第２の領域の分離数が多いため、第１のトランジスタＭＯＳ１と第２のトランジスタＭＯＳ２との距離Ｌｓｕｂが近い。そのため、実施の形態１にかかる半導体装置１では、電流経路の距離を短くして、チップ抵抗Ｒ（ｃｈｉｐ）及び裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）を小さくすることができる。また、実施の形態１にかかる半導体装置１では、第１の領域の分離数と第２の領域の分離数が多いため、チップ抵抗Ｒ（ｃｈｉｐ）及び裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）の並列数を多く設定できる。これにより、実施の形態１にかかる半導体装置１では、半導体チップ全体の電流経路の抵抗の並列数を増やして電流経路の抵抗値を小さくすることができる。
なお、図３〜図６に示した半導体装置１は、バックメタル層２９を削除することもできる。そこで、実施の形態１にかかる半導体装置１のバックメタル層を削除した場合のＩＩＩ−ＩＩＩ線に沿った半導体装置の断面図を図７に示す。図７に示すように、この場合の半導体装置１は、図３に示した断面図のトランジスタ構造及び配線構造を有するものの、バックメタル層２９は設けられていない。
また、図７に示した断面構造を有する半導体装置１の電流経路について説明する。そこで、図８に図７に示した半導体装置の動作を説明する図を示す。図８に示すように、バックメタル層がない場合、第１のトランジスタＭＯＳ１から第２のトランジスタＭＯＳ２に流れる電流は、電流Ｉ１のみとなる。この場合であっても、実施の形態１にかかる半導体装置１は、第１のトランジスタＭＯＳ１と第２のトランジスタＭＯＳ２との距離Ｌｓｕｂｇを短くできるため、第１のトランジスタＭＯＳ１から第２のトランジスタＭＯＳ２への電流経路の長さを短くすることができる。
上記説明したように、実施の形態１にかかる半導体装置１では、トランジスタ間の距離を短くすることでソース電極間抵抗ＲＳＳＯＮを小さくすることができる。このソース電極間抵抗ＲＳＳＯＮについて更に詳細に説明する。そこで、実施の形態１にかかる半導体装置１の比較例となる半導体装置１００のレイアウトの概略図を図９に示す。
図９に示すように、半導体装置１００は、第１のトランジスタＭＯＳ１が形成される第１の領域（ゲート配線１０１で囲まれる領域）と、第２のトランジスタＭＯＳ２が形成される第２の領域（ゲート配線１０２で囲まれる領域）と、を有する。そして、半導体装置１００では、１つの第１の領域を２つの第２の領域で挟むレイアウトとなっている。
続いて、図１０及び図１１に、図９に示した比較例（以下、半導体装置１００）のソース電極間抵抗ＲＳＳＯＮと実施の形態１にかかる半導体装置１のソース電極間抵抗ＲＳＳＯＮとの測定結果を示す。なお、図１０及び図１１では、後述する実施の形態５で説明するゲートパッドＧ１、Ｇ２のレイアウトの変形例に関するソース電極間抵抗ＲＳＳＯＮも示した。
図１０は、半導体チップの裏面にバックメタル層を設けた半導体装置のソース電極間抵抗ＲＳＳＯＮを示すものである。図１０に示すように、実施の形態１にかかる半導体装置１のソース電極間抵抗ＲＳＳＯＮは、比較例にかかる半導体装置１００よりも小さくなる。また、実施の形態５にかかる半導体装置５においても、比較例にかかる半導体装置１００よりもソース電極間抵抗ＲＳＳＯＮは小さくなる。
図１１は、半導体チップの裏面にバックメタル層を削除した半導体装置のソース電極間抵抗ＲＳＳＯＮを示すものである。図１１に示すように、バックメタル層を有していない場合は、ソース電極間抵抗ＲＳＳＯＮの比較例にかかる半導体装置１００との差が図１０に示した例よりも更に大きくなっている。また、比較例にかかる半導体装置１００では、バックメタル層のをなくすことにより、ソース電極間抵抗ＲＳＳＯＮが約３倍大きくなるが、実施の形態１にかかる半導体装置１では、バックメタル層をなくすことによるソース電極間抵抗ＲＳＳＯＮの差は１．５倍程度に抑制される。
上記説明より、実施の形態１にかかる半導体装置１は、第１のトランジスタＭＯＳ１が形成される第１の領域と、第２のトランジスタＭＯＳ２が形成される第２の領域とを、それぞれ複数の領域に分離して設ける。また、半導体装置１は、第１の領域と第２の領域とがＸ方向に交互に並ぶように配置する。そして、半導体装置１は、ゲートパッドＧ１及びゲートパッドＧ２を、総面積が大きい又は分離数が多い第２の領域に配置する。
これにより、実施の形態１にかかる半導体装置１は、総面積が小さい又は分離数が少ない側の第１の領域に設けた第１のトランジスタの活性領域全体を有効に利用することができる。これにより、実施の形態１にかかる半導体装置１は、ソース電極間抵抗ＲＳＳＯＮを小さくすることができる。
また、実施の形態１にかかる半導体装置１は、ゲートパッドＧ１及びゲートパッドＧ２を半導体チップの外周に沿った領域に設ける。これにより、半導体装置１は、半導体装置１を実装する実装基板上のソース配線を単層配線で形成することができる。そして、半導体装置１を実装したシステムでは、実装基板上の配線抵抗を削減することができる。また、実装基板上の配線を簡単化できることで、実施の形態１にかかる半導体装置１は、実装を容易化することができる。
また、実施の形態１にかかる半導体装置１は、第１の領域の分離数と、第２の領域の分離数と、をそれぞれ２以上とする。これにより、実施の形態１にかかる半導体装置１は、第１のトランジスタＭＯＳ１と第２のトランジスタＭＯＳ２との距離Ｌｓｕｂを短くして、第１のトランジスタＭＯＳ１から第２のトランジスタＭＯＳ２への電流経路を短くする。さらに、半導体装置１は、第１のトランジスタＭＯＳ１から第２のトランジスタＭＯＳ２への電流経路のうち横方向の経路の並列数を増やし、この電流経路の抵抗値を低減することができる。これにより、実施の形態１にかかる半導体装置１は、ソース電極間抵抗ＲＳＳＯＮを小さくすることができる。
実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１の変形例となる半導体装置２について説明する。そこで、実施の形態２にかかる半導体装置２のレイアウトの概略図を図１２に示す。
実施の形態１にかかる半導体装置１では、第１の領域及び第２の領域に形成されるトランジスタの活性領域内に設けられるトレンチ型ゲート電極をＹ方向に設けた。一方、実施の形態２にかかる半導体装置２では、第１の領域の活性領域に設けられるトレンチ型ゲート電極を第１の方向（例えば、Ｘ方向）に延在するように形成し、第２の領域の活性領域に設けられるトレンチ型ゲート電極を第２の方向に延在するように形成する。図１２では、トレンチ型ゲート電極をゲート配線１１で囲まれる領域内の縦線、及び、ゲート配線１２で囲まれる領域内の横線で示した。
また、図１２のＸＩＩＩ−ＸＩＩＩ線に沿った半導体装置の断面図を図１３に示した。図１３に示す実施の形態２にかかる半導体装置２のトレンチ型ゲート電極に沿った断面図では、第１のトランジスタＭＯＳ１のソース配線の下部に設けられるトレンチ型ゲート電極４０は、略長方形となる。一方、半導体装置２の第２のトランジスタＭＯＳ２のソース配線の下部に設けられるトレンチ型ゲート電極４１は、複数の溝に分けて形成される形状となる。
上記説明より、実施の形態２にかかる半導体装置２は、第１の領域に形成されるトレンチ型ゲート電極が延在する方向と、第２の領域に形成されるトレンチ型ゲート電極が延在する方向と、が直交する。これにより、実施の形態２にかかる半導体装置２は、半導体チップ内の応力を均一化して、半導体チップのそりを軽減することができる。第１の領域と第２の領域との分離数が多くなると半導体チップは、Ｘ方向に長くなる傾向があり、半導体チップの面内応力の不均一にともなうそりが大きな問題となる。そのため、半導体装置２のように半導体チップの面内応力の均一化によるそりを解消する効果は大きい。
実施の形態３
実施の形態３では、実施の形態１にかかる半導体装置１の変形例となる半導体装置３について説明する。そこで、実施の形態３にかかる半導体装置３のレイアウトの概略図を図１４に示す。
図１４に示すように、実施の形態３にかかる半導体装置３では、ゲートパッドＧ１及びゲートパッドＧ２が多角形状を有する。より具体的には、半導体装置３では、ゲートパッドＧ１、Ｇ２を構成する配線層が４角よりも角数が多い多角形状を有する。図１４に示す例では、ゲートパッドＧ１、Ｇ２は、六角形の形状を有する。
そこで、実施の形態３にかかる半導体装置のゲートパッド部分のレイアウトの概略図を図１５に示し、ゲートパッドの形状をさらに詳細に説明する。図１５では、ゲートパッドＧ２の形状を示した。ゲートパッドを構成する配線層は、の周囲には、ソース配線が配置される。そのため、ゲートパッドを多角形とすることで、ゲートパッド配線の周囲のソース配線をゲートパッドの形状に合わせて緩やかな角部を有する形状とすることができる。なお、ゲートパッド配線の下部には、その下の配線との電気的接続を確保するためのビア５０が設けられる。
これにより、実施の形態３にかかる半導体装置３では、ゲートパッドの周囲に配置されるソース配線における電流の流れの効率を向上させて、ソース配線の抵抗値を下げることができる。また、ソース配線の角部をなめらかな形状とすることで、電流集中を緩和してエレクトロマイグレーションによる配線の破損を低減することができる。
実施の形態４
実施の形態４では、実施の形態１にかかる半導体装置１の変形例となる半導体装置４について説明する。そこで、実施の形態４にかかる半導体装置４のレイアウトの概略図を図１６に示す。図１６に示すように、実施の形態４にかかる半導体装置４では、ソースパッドＳ１、Ｓ２が、分離された領域毎に連続した形状を有する。
このように、分割された領域毎にソースパッドＳ１、Ｓ２を連続した形状とすることで、ソースパッドＳ１、Ｓ２と実装基板上のパターンとの接触面積が増加し、ソース電極間抵抗ＲＳＳＯＮを小さくすることができる。
実施の形態５
実施の形態５では、実施の形態１にかかる半導体装置１のゲートパッド及びゲート配線の配置を変更した半導体装置について説明する。まず、ゲート配線の配置を変更した実施の形態５にかかる半導体装置５ａ〜５ｆのレイアウトの概略図を図１７〜図２２に示す。
図１７に示す半導体装置５ａは、ゲートパッドＧ１、Ｇ２を３つに分離された第２の領域のうち真ん中に位置する第２の領域に配置したものである。つまり、図１７に示す例は、ゲートパッドＧ１、Ｇ２を複数のソースパッド列のうち同じソースパッド列に配置される例を示すものである。また、図１７に示すように、半導体装置５ａにおいても、ゲートパッドＧ１、Ｇ２は、半導体チップの外周に最も近い位置に配置される。
図１８に示す半導体装置５ｂは、図１７に示した半導体装置５ａのゲート配線１１のうち図面上部に位置する部分を削除し、第１の領域をゲート配線１１で囲まない形状としたものである。
図１９に示す半導体装置５ｃは、図１８に示した半導体装置５ｂのゲート配線１１を第１の領域のうち図面下部にのみ設けたものである。
図２０に示す半導体装置５ｄは、図１９に示した半導体装置５ｃのゲート配線１２のうちゲート配線１１と面する部分を削除したものである。
図２１に示す半導体装置５ｅは、図１７に示した半導体装置５ａのゲート配線１２のうちゲート配線１１と面する部分を削除したものである。
図２２に示す半導体装置５ｆは、図２１に示した半導体装置５ｅのゲート配線１１のうち図面上部に位置する部分を削除し、第１の領域をゲート配線１１で囲まない形状としたものである。
ここで、図１７〜図２２に示した半導体装置５ａ〜５ｆの実装状態を説明する概略図を図２３に示す。図２３に示すように、半導体装置５ａ〜５ｆを実装する基板においても、実装基板上のソース配線は、他のソース配線を跨ぐことなく配線することができる。一方、半導体装置５ａ〜５ｆを実装する実装基板では、ゲート配線は、ソース配線を跨ぐように多層配線とする必要がある。
続いて、ゲートパッドの位置を変更した実施の形態５にかかる半導体装置６ａ、６ｂのレイアウトの概略図を図２４、図２５に示す。
図２４に示す半導体装置６ａは、半導体装置１のゲートパッドＧ１、Ｇ２を図面上最も上のソースパッドの位置にずらしたものである。
図２５に示す半導体装置６ｂは、図２４の半導体装置６ａのゲート配線１２のうちゲート配線１１と面する部分を削除したものである。
ここで、図２４、図２５に示した半導体装置６ａ、６ｂの実装状態を説明する概略図を図２６に示す。図２６に示すように、半導体装置６ａ、６ｂを実装する基板においても、実装基板上のソース配線は、他のソース配線を跨ぐことなく配線することができる。また、半導体装置６ａ、６ｂを実装する実装基板では、ゲート配線も、ソース配線及び他のゲート配線を跨ぐことなく単層配線とすることができる。
続いて、ゲートパッドの位置を変更した実施の形態５にかかる半導体装置７ａ、７ｂのレイアウトの概略図を図２７、図２８に示す。
図２７に示す半導体装置７ａは、半導体装置１のゲートパッドＧ１、Ｇ２を半導体チップの対角線上に配置したものである。
図２８に示す半導体装置７ｂは、図２７の半導体装置７ａのゲート配線１２のうちゲート配線１１と面する部分を削除したものである。
ここで、図２７、図２８に示した半導体装置７ａ、７ｂの実装状態を説明する概略図を図２９に示す。図２９に示すように、半導体装置７ａ、７ｂを実装する基板においても、実装基板上のソース配線は、他のソース配線を跨ぐことなく配線することができる。また、半導体装置７ａ、７ｂを実装する実装基板では、ゲート配線も、ソース配線及び他のゲート配線を跨ぐことなく単層配線とすることができる。
実施の形態５では、実施の形態１にかかる半導体装置１のゲート配線及びゲートパッドの配置の変形例について説明した。このような変更を行っても、図１０及び図１１に示すように、ソース電極間抵抗ＲＳＳＯＮは、実施の形態１にかかる半導体装装置１と大きくは変わらない。
実施の形態６
実施の形態６では、実施の形態１にかかる半導体装置１の領域の分離数を増やした例について説明する。まず、第１の領域の分離数を３、第２の領域の分離数を４とした半導体装置のレイアウトの概略図を図３０〜図３３に示す。
図３０、図３１に示す例では、ゲートパッドを図面上部に配置例を示す。つまり、図３０に示した例は、図２４に示した半導体装置６ａの領域分離数を７とした例である。また、図３１に示した例は、図２５に示した半導体装置６ｂの領域分離数を７とした例である。
図３２、図３３に示す例では、ゲートパッドを半導体チップの対角線上に配置した。つまり、図３２に示した例は、図２７に示した半導体装置７ａの領域分離数を７とした例である。また、図３１に示した例は、図２８に示した半導体装置７ｂの領域分離数を７とした例である。
続いて、第１の領域の分離数を４、第２の領域の分離数を５とした半導体装置のレイアウトの概略図を図３４〜図３９に示す。
図３４、図３５に示す例では、ゲートパッドを図面上部に配置例を示す。つまり、図３４に示した例は、図２４に示した半導体装置６ａの領域分離数を９とした例である。また、図３５に示した例は、図２５に示した半導体装置６ｂの領域分離数を９とした例である。
図３６、図３７に示す例では、ゲートパッドを半導体チップの対角線上に配置した。つまり、図３６に示した例は、図２７に示した半導体装置７ａの領域分離数を９とした例である。また、図３７に示した例は、図２８に示した半導体装置７ｂの領域分離数を９とした例である。
図３８、図３９に示す例では、ゲートパッドをソースパッド列の真ん中に配置した例を示す。つまり、図３８に示した例は、図１に示した半導体装置１の領域分離数を９とした例である。また、図３９に示した例は、図２８に示した半導体装置９ｅのゲート配線１２のうちゲート配線１１と面する部分を削除したものである。
実施の形態９では、実施の形態１にかかる半導体装置１の領域の分離数を増やした変形例について説明した。分離数を増やすことで、第１のトランジスタＭＯＳ１と第２のトランジスタＭＯＳ２との距離が小さく、さらに、電流経路の並列数が増加するため、半導体装置のソース電極間配線をさらに低下させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。例えば、上記実施の形態は、以下の観点を含む
（付記１）
半導体チップ上に、２以上の領域に分離された第１の領域と、を設定し、
前記半導体チップ上に、前記第１の領域よりも総面積が大きく、かつ、２以上の領域に分離され、分離された領域が前記第１の領域と交互に配置される第２の領域を設定し、
前記第１の領域に第１のトランジスタを形成し、
前記第２の領域に第２のトランジスタを形成し、
前記第２の領域上に、前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドを形成する半導体装置の製造方法。
（付記２）
前記第１のトランジスタのゲート配線を、前記第１のトランジスタのゲートパッドに接続され、かつ、分離された前記第１の領域に亘って連続して形成し、
前記第２のトランジスタのゲート配線を、前記第２のトランジスタのゲートパッドに接続され、かつ、分離された前記第２の領域に亘って連続して形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記第１のトランジスタ及び前記第２のトランジスタは、トレンチ型トランジスタである付記１に記載の半導体装置の製造方法。
（付記４）
前記第２の領域の分離数は、前記第１の領域の分離数よりも多い付記１に記載の半導体装置の製造方法。
（付記５）
前記第１の領域には、前記第１のトランジスタのソースに接続される複数の第１のソースパッドを形成し、
前記第２の領域には、前記第２のトランジスタのソースに接続され、前記第１のソースパッドの数よりも多い数の複数の第２のソースパッドを形成する付記１に記載の半導体装置の製造方法。
（付記６）
前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドは、前記半導体チップの外周に沿って配置される付記１に記載の半導体装置。
（付記７）
前記第１の領域に、第１の方向に延在し、前記ゲートパッドと接続されるトレンチ型ゲート電極を形成し、
前記第１の領域に、前記第１の方向と直交する第２の方向に延在し、前記ゲートパッドと接続されるトレンチ型ゲート電極を形成する付記１に記載の半導体装置。
（付記８）
半導体チップ上に、２以上の領域に分離された第１の領域と、を設定し、
前記半導体チップ上に、前記第１の領域よりも領域数が多く、かつ、２以上の領域に分離され、分離された領域が前記第１の領域と交互に配置される第２の領域を設定し、
前記第１の領域に第１のトランジスタを形成し、
前記第２の領域に第２のトランジスタを形成し、
前記第２の領域上に、前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドを形成する半導体装置の製造方法。
（付記９）
前記第１のトランジスタのゲート配線を、前記第１のトランジスタのゲートパッドに接続され、かつ、分離された前記第１の領域に亘って連続して形成し、
前記第２のトランジスタのゲート配線を、前記第２のトランジスタのゲートパッドに接続され、かつ、分離された前記第２の領域に亘って連続して形成する付記８に記載の半導体装置の製造方法。
（付記１０）
前記第１のトランジスタ及び前記第２のトランジスタは、トレンチ型トランジスタである付記８に記載の半導体装置の製造方法。
（付記１１）
前記第２の領域の総面積は、前記第１の領域の総面積よりも多い付記８に記載の半導体装置の製造方法。
（付記１２）
前記第１の領域には、前記第１のトランジスタのソースに接続される複数の第１のソースパッドを形成し、
前記第２の領域には、前記第２のトランジスタのソースに接続され、前記第１のソースパッドの数よりも多い数の複数の第２のソースパッドを形成する付記８に記載の半導体装置の製造方法。
（付記１３）
前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドは、前記半導体チップの外周に沿って配置される付記８に記載の半導体装置。
（付記１４）
前記第１の領域に、第１の方向に延在し、前記ゲートパッドと接続されるトレンチ型ゲート電極を形成し、
前記第１の領域に、前記第１の方向と直交する第２の方向に延在し、前記ゲートパッドと接続されるトレンチ型ゲート電極を形成する付記８に記載の半導体装置。
１〜４ 半導体装置
５ａ〜５ｆ 半導体装置
６ａ、６ｂ 半導体装置
７ａ、７ｂ 半導体装置
８ａ、８ｂ 半導体装置
９ａ〜９ｆ 半導体装置
１１、１２ ゲート配線
１３、１４ 基板ソースパターン
１５、１６ 基板ゲートパターン
２１ 半導体基板
２２ エピタキシャル層
２３ 第２導電型拡散層
２４ 第１導電型拡散層
２５ ＥＱＲ配線
２６ ソース配線
２７ ソースパッド
２８ 縦型トランジスタ構造
２９ バックメタル層
３０ 酸化膜層
４０、４１ トレンチ型ゲート電極
５０ ビア
Ｇ１、Ｇ２ ゲートパッド
Ｓ１、Ｓ１ ソースパッド
ＭＯＳ１ 第１のトランジスタ
ＭＯＳ２ 第２のトランジスタ

Claims (18)

  1. ２以上の領域に分離された領域に第１のトランジスタが形成される第１の領域と、
    ２以上の領域に分離された領域に第２のトランジスタが形成される第２の領域と、を有し、
    前記第２の領域は、前記第１の領域よりも総面積が大きく、
    前記第１の領域及び前記第２の領域は分離された領域が交互に配置され、
    前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドは、前記第２の領域に形成される半導体装置。
  2. 前記第１のトランジスタのゲート配線は、前記第１のトランジスタのゲートパッドに接続され、かつ、分離された前記第１の領域に亘って連続して形成され、
    前記第２のトランジスタのゲート配線は、前記第２のトランジスタのゲートパッドに接続され、かつ、分離された前記第２の領域に亘って連続して形成される請求項１に記載の半導体装置。
  3. 前記第１のトランジスタ及び前記第２のトランジスタは、トレンチ型トランジスタであって、前記第１のトランジスタのソースから流入した電流は、前記半導体装置の基板領域を介して、前記第２のトランジスタのソースから出力される請求項１に記載の半導体装置。
  4. 前記第２の領域の領域数は、前記第１の領域の領域数よりも多く、
    前記第１の領域の分離数と前記第２の領域の分離数の総数は、５以上である請求項１に記載の半導体装置。
  5. 前記第１の領域には、前記第１のトランジスタのソースに接続される第１のソースパッドが形成され、
    前記第２の領域には、前記第２のトランジスタのソースに接続される第２のソースパッドが形成され、
    前記第２のソースパッドは、前記第１のソースパッドの総面積よりも大きい、又は、前記第１のソースパッドの数よりも多い請求項１に記載の半導体装置。
  6. 前記第１のソースパッドと前記第２のソースパッドは、分離された領域毎に連続した形状を有する請求項５に記載の半導体装置。
  7. 前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドは、前記第１のトランジスタ及び前記第２のトランジスタが形成される半導体チップの外周に沿って配置される請求項１に記載の半導体装置。
  8. 前記第２の領域は、前記第２のトランジスタのソースパッドが連続して配置される複数のソースパッド列を有し、
    前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドは、前記複数のソースパッド列のうち同じソースパッド列に配置される請求項７に記載の半導体装置。
  9. 前記第１のトランジスタのゲートパッドと、前記第２のトランジスタのゲートパッドは、前記半導体チップの対角線上に配置される請求項７に記載の半導体装置。
  10. 前記第２の領域は、前記第２のトランジスタのソースパッドが連続して配置される複数のソースパッド列を有し、
    前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドは、前記複数のソースパッド列のうち異なるソースパッド列に配置される請求項７に記載の半導体装置。
  11. 前記第１の領域及び前記第２の領域には、それぞれ前記ゲートパッドに接続されるトレンチ型ゲート電極が形成され、
    前記第１の領域に形成される前記トレンチ型ゲート電極と、前記第２の領域に形成される前記トレンチ型ゲート電極は、互いに直交する方向に延在するように形成される請求項１に記載の半導体装置。
  12. 前記ゲートパッドが形成される配線は、多角形状を有する請求項１に記載の半導体装置。
  13. 前記第１のトランジスタ及び前記第２のトランジスタが形成される半導体チップの面のうち前記ゲートパッドが設けられる第１の面と対向する第２の面にバックメタル層を更に有する請求項１に記載の半導体装置。
  14. ２以上の領域に分離された領域に第１のトランジスタが形成される第１の領域と、
    ２以上の領域に分離された領域に第２のトランジスタが形成される第２の領域と、を有し、
    前記第２の領域は、前記第１の領域よりも領域数が多く、
    前記第１の領域及び前記第２の領域は分離された領域が交互に配置され、
    前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドは、前記第２の領域に形成される半導体装置。
  15. 前記第１のトランジスタのゲート配線は、前記第１のトランジスタのゲートパッドに接続され、かつ、分離された前記第１の領域に亘って連続して形成され、
    前記第２のトランジスタのゲート配線は、前記第２のトランジスタのゲートパッドに接続され、かつ、分離された前記第２の領域に亘って連続して形成される請求項１４に記載の半導体装置。
  16. 前記第１のトランジスタ及び前記第２のトランジスタは、トレンチ型トランジスタであって、前記第１のトランジスタのソースから流入した電流は、前記半導体装置の基板領域を介して、前記第２のトランジスタのソースから出力される請求項１４に記載の半導体装置。
  17. 前記第２の領域の総面積は、前記第１の領域の総面積よりも大きく、
    前記第１の領域の分離数と前記第２の領域の分離数の総数は、５以上である請求項１４に記載の半導体装置。
  18. 半導体チップ上に、２以上の領域に分離された第１の領域と、を設定し、
    前記半導体チップ上に、前記第１の領域よりも総面積が大きく、かつ、２以上の領域に分離され、分離された領域が前記第１の領域と交互に配置される第２の領域を設定し、
    前記第１の領域に第１のトランジスタを形成し、
    前記第２の領域に第２のトランジスタを形成し、
    前記第２の領域上に、前記第１のトランジスタのゲートパッド及び前記第２のトランジスタのゲートパッドを形成する半導体装置の製造方法。
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