KR102606591B1 - 반도체 장치, 전지 보호 회로, 및, 파워 매니지먼트 회로 - Google Patents

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  • Emergency Protection Circuit Devices (AREA)

Abstract

페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치(1)이며, 반도체층(40)과, 반도체층(40) 내에 형성된 N(N은 3 이상의 정수)개의 세로형 MOS 트랜지스터를 구비하고, N개의 세로형 MOS 트랜지스터 각각은, 반도체층(40)의 상면에, 당해 세로형 MOS 트랜지스터의 게이트 전극에 전기적으로 접속된 게이트 패드와, 당해 세로형 MOS 트랜지스터의 소스 전극에 전기적으로 접속된 1 이상의 소스 패드를 갖고, 반도체층(40)은, 반도체 기판(32)을 갖고, 반도체 기판(32)은, N개의 세로형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고, 반도체층(40)을 평면에서 보았을 때의, N개의 세로형 MOS 트랜지스터 각각의 면적은, N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 크다.

Description

반도체 장치, 전지 보호 회로, 및, 파워 매니지먼트 회로{SEMICONDUCTOR DEVICE, BATTERY PROTECTOIN CIRCUIT, AND POWER MANAGEMENT CIRCUIT}
본 개시는, 세로형 트랜지스터를 비롯한 반도체 장치, 전지 보호 회로, 및, 파워 매니지먼트 회로에 관한 것이다. 또한, 세로형 트랜지스터란, 세로형의, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), BJT(Bipolar Junction Transistor) 등을 말한다.
종래, 드레인 영역을 공통으로 하는 복수의 세로형 MOS 트랜지스터를 구비하는 반도체 장치가 알려져 있다(예를 들면, 특허문헌 1 참조).
일본국 특허공개 평1-179456호 공보
드레인 영역을 공통으로 하는 복수의 세로형 MOS 트랜지스터를 구비하는 반도체 장치에 있어서, 국소적인 발열을 억제할 것이 요망된다.
이에, 본 개시는, 국소적인 발열을 억제할 수 있는 반도체 장치 등을 제공하는 것을 목적으로 한다.
본 개시의 일 양태에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서, 반도체층과, 상기 반도체층 내에 형성된 N(N은 3 이상의 정수)개의 세로형 MOS 트랜지스터를 구비하고, 상기 N개의 세로형 MOS 트랜지스터 각각은, 상기 반도체층의 상면에, 당해 세로형 MOS 트랜지스터의 게이트 전극에 전기적으로 접속된 게이트 패드와, 당해 세로형 MOS 트랜지스터의 소스 전극에 전기적으로 접속된 1 이상의 소스 패드를 갖고, 상기 반도체층은, 반도체 기판을 갖고, 상기 반도체 기판은, 상기 N개의 세로형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고, 상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 MOS 트랜지스터 각각의 면적은, 상기 N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 크다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 반도체 장치와, 상기 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중 1개의 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드와 접속된 제1 단자와, 양극과 음극 중 한쪽의 제1 극이, 상기 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중, 상기 단자 접속 세로형 MOS 트랜지스터를 제외한 N-1개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 N-1개의 전지 셀을 구비하고, 상기 N-1개의 전지 셀에 있어서의 상기 제1 극의 극성은 같다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 제1 반도체 장치와, 상기 제2 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개인 제2 반도체 장치와, 서로 직렬 접속된 N-1개의 전지 셀과, 상기 제1 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중 1개의 제1 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드, 및, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중 1개의 제2 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드와 접속된 제1 단자와, 상기 N-1개의 전지 셀의 음극과 접속된 제2 단자와, 상기 N-1개의 전지 셀 중, 상기 직렬 접속에 있어서의 양극 측 단부에 위치하는 전지 셀의 양극과 접속된 제3 단자를 구비하고, 상기 N-1개의 전지 셀 각각의 양극은, 상기 제1 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중, 상기 제1 단자 접속 세로형 MOS 트랜지스터를 제외한 N-1개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속되고, 상기 N-1개의 전지 셀 중, 상기 직렬 접속에 있어서의 음극 측 단부에 위치하는 제1 전지 셀의 양극과, 상기 직렬 접속에 있어서 상기 제1 전지 셀의 옆에 위치하는 제2 전지 셀의 음극 각각은, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 제2 단자 접속 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속되고, 상기 제1 전지 셀과 상기 제2 전지 셀은, 상기 제2 반도체 장치를 통하여 직렬 접속된다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 제1 반도체 장치와, 상기 제2 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개인 제2 반도체 장치와, 서로 직렬 접속된 N개의 전지 셀과, 상기 제1 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중 1개의 제1 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드, 및, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중 1개의 제2 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드와 접속된 제1 단자와, 상기 N개의 전지 셀의 음극과 접속된 제2 단자와, 상기 N개의 전지 셀 중, 상기 직렬 접속에 있어서의 양극 측 단부에 위치하는 전지 셀의 양극과 접속된 제3 단자를 구비하고, 상기 N개의 전지 셀 중, 상기 직렬 접속에 있어서의 음극 측 단부에 위치하는 제1 전지 셀을 제외한 N-1개의 전지 셀 각각의 양극은, 상기 제1 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중, 상기 제1 단자 접속 세로형 MOS 트랜지스터를 제외한 N-1개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속되고, 상기 N개의 전지 셀 중, 상기 직렬 접속에 있어서의 음극 측 단부에 위치하는 제1 전지 셀의 양극과, 상기 N개의 전지 셀 중, 상기 직렬 접속에 있어서 상기 제1 전지 셀의 옆에 위치하는 제2 전지 셀의 음극 각각은, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 제2 단자 접속 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속되고, 상기 제1 전지 셀과 상기 제2 전지 셀은, 상기 제2 반도체 장치를 통하여 직렬 접속된다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 제1 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개이고, 구비하는 특정 세로형 MOS 트랜지스터의 수가 1개인 제1 반도체 장치와, 상기 제2 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개이고, 구비하는 특정 세로형 MOS 트랜지스터의 수가 1개인 제2 반도체 장치와, 상기 제1 반도체 장치가 구비하는 상기 1개의 특정 세로형 MOS 트랜지스터의 하나의 소스 패드와 접속된 제1 단자와, 상기 제1 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 1개의 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된, 제2 단자 및 제3 단자와, 상기 제2 반도체 장치가 구비하는 상기 1개의 특정 세로형 MOS 트랜지스터의 하나의 소스 패드와 접속된 제4 단자와, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 1개의 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된, 제5 단자 및 제6 단자를 구비하고, 상기 제3 단자는, 1 이상의 전지 셀의 양극과 접속하기 위한 단자이고, 상기 제6 단자는, 상기 1 이상의 전지 셀의 음극과 접속하기 위한 단자이고, 상기 제1 단자와 상기 제2 단자와 상기 제4 단자와 상기 제5 단자는, 파워 매니지먼트 회로에 접속하기 위한 단자이고, 상기 파워 매니지먼트 회로는, 상기 제2 단자와 상기 제5 단자를 통하여, 충전 시에는 상기 1 이상의 전지 셀에 충전 전류를 흐르게 하며, 방전 시에는 상기 1 이상의 전지 셀로부터 방전 전류를 수취한다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개이고, 구비하는 특정 세로형 MOS 트랜지스터의 수가 1개인 반도체 장치와, 상기 반도체 장치가 구비하는 상기 1개의 특정 세로형 MOS 트랜지스터의 하나의 소스 패드, 및, 상기 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 1개의 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 한쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된 제1 단자와, 상기 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 1개의 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 다른 쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된 제2 단자와, 제3 단자와, 제4 단자를 구비하고, 상기 제1 단자는, 1 이상의 전지 셀의 양극과 접속하기 위한 단자이고, 상기 제3 단자는, 상기 1 이상의 전지 셀의 음극과 접속하기 위한 단자이고, 상기 제2 단자와 상기 제4 단자는, 파워 매니지먼트 회로에 접속하기 위한 단자이고, 상기 파워 매니지먼트 회로는, 상기 제2 단자와 상기 제4 단자를 통하여, 충전 시에는 상기 1 이상의 전지 셀에 충전 전류를 흐르게 하며, 방전 시에는 상기 1 이상의 전지 셀로부터 방전 전류를 수취한다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 제1 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 X(X는 1 이상의 정수)+Y(Y는 2 이상의 정수)개인 제1 반도체 장치와, 상기 제2 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 1+Y개인 제2 반도체 장치와, 상기 제1 반도체 장치가 구비하는 X+Y개 중 X개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 X개의 제1 단자와, 상기 제1 반도체 장치가 구비하는 X+Y개 중 상기 X개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 Y개의 제2 단자와, 상기 제2 반도체 장치가 구비하는 1+Y개 중 1개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드와 접속된 제3 단자와, 상기 제2 반도체 장치가 구비하는 1+Y개 중, 상기 1개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 Y개의 제4 단자를 구비하고, 상기 X개의 제1 단자는, X개의 전지 셀의 양극 각각과 접속하기 위한 단자이고, 상기 제3 단자는, 상기 X개의 전지 셀의 음극과 접속하기 위한 단자이고, 상기 Y개의 제2 단자와 상기 Y개의 제4 단자는, Y개의 파워 매니지먼트 회로 각각과 접속하기 위한 단자이고, 상기 Y개의 파워 매니지먼트 회로 각각은, 상기 Y개의 제2 단자 중 1개와 상기 Y개의 제4 단자 중 1개를 통하여, 충전 시에는 상기 X개의 전지 셀 중 적어도 1개의 전지 셀에 충전 전류를 흐르게 하며, 방전 시에는 상기 적어도 1개의 전지 셀로부터 방전 전류를 수취한다.
본 개시의 일 양태에 따른 파워 매니지먼트 회로는, 상기 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 X(X는 1 이상의 정수)+Y(Y는 2 이상의 정수)개인 반도체 장치와, 상기 반도체 장치가 구비하는 X+Y개 중 X개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 X개의 단자와, 상기 반도체 장치가 구비하는 X+Y개 중, 상기 X개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 Y개의 회로를 구비하고, 상기 X개의 단자 각각은, X개의 외부 회로 각각에 접속되기 위한 단자이고, 상기 Y개의 회로 각각은, 서로 전원 분리되어 있다.
본 개시의 일 양태에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서, 반도체층과, 상기 반도체층 내에 형성된 N(N은 3 이상의 정수)개의 세로형 트랜지스터를 구비하고, 상기 N개의 세로형 트랜지스터 각각은, 상기 반도체층의 상면에, 당해 세로형 트랜지스터의 도통을 제어하는 제어 전극에 전기적으로 접속된 제어 패드와, 당해 세로형 트랜지스터가, 외부로부터 전류를 유입하거나, 또는 외부로 전류를 유출하는 외부 접속 전극에 전기적으로 접속된 1 이상의 외부 접속 패드를 갖고, 상기 반도체층은, 반도체 기판을 갖고, 상기 반도체 기판의, 상기 N개의 세로형 트랜지스터가 형성된 한쪽의 주면(主面)과 배향(背向)하는, 다른 쪽의 주면 측에, 상기 N개의 세로형 트랜지스터에 공통되는 공통 전극을 구비하고, 상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 트랜지스터 각각의 면적은, 상기 N개의 세로형 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 크다.
본 개시의 일 양태에 따른 반도체 장치 등에 의하면, 국소적인 발열을 억제할 수 있는 반도체 장치 등을 제공할 수 있다.
도 1은, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 단면도이다.
도 2는, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 3은, 실시 형태 1에 따른 반도체 장치의 회로 구성의 일례를 나타내는 회로도이다.
도 4a는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 4b는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 5는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 6은, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 7a는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 7b는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 8은, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 9는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 10a는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 10b는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 10c는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 10d는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11a는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11b는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11c는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11d는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11e는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11f는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11g는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11h는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11i는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 11j는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 12는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 13a는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 13b는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 14a는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 14b는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 15는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 16은, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 17은, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 18은, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 19는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 20은, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 21a는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 21b는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 21c는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 21d는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 21e는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 21f는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 21g는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 21h는, 실시 형태 1에 따른 반도체 장치의 평면도이다.
도 22a는, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 단면도이다.
도 22b는, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 23은, 실시 형태 1에 따른 반도체 장치의 구조의 일례를 나타내는 단면도이다.
도 24는, 실시 형태 2에 따른 전지 보호 시스템의 구성의 일례를 나타내는 회로도이다.
도 25a는, 실시 형태 2에 따른 전지 보호 시스템이 전지 셀을 충전하는 모습을 나타내는 모식도이다.
도 25b는, 실시 형태 2에 따른 전지 보호 시스템이 전지 셀을 방전하는 모습을 나타내는 모식도이다.
도 26은, 실시 형태 2에 따른 전지 보호 시스템의 구성의 일례를 나타내는 회로도이다.
도 27은, 실시 형태 2에 따른 전지 보호 시스템의 구성의 일례를 나타내는 회로도이다.
도 28은, 실시 형태 3에 따른 전지 보호 시스템의 구성의 일례를 나타내는 회로도이다.
도 29a는, 실시 형태 3에 따른 전지 보호 시스템이 N개의 전지 셀을 직렬 충전하는 모습을 나타내는 모식도이다.
도 29b는, 실시 형태 3에 따른 전지 보호 시스템이 N개의 전지 셀을 방전하는 모습을 나타내는 모식도이다.
도 29c는, 실시 형태 3에 따른 전지 보호 시스템이 N개의 전지 셀을 병렬 충전하는 모습을 나타내는 모식도이다.
도 30a는, 실시 형태 3에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 30b는, 종래예에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 31a는, 실시 형태 3에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 31b는, 종래예에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 32a는, 실시 형태 3에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 32b는, 종래예에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 33a는, 실시 형태 3에 따른 전지 보호 시스템이 3개의 전지 셀을 직렬 충전하는 모습을 나타내는 모식도이다.
도 33b는, 실시 형태 3에 따른 전지 보호 시스템이 3개의 전지 셀의 직렬 충전을 중지하고, 1개의 전지 셀의 양극의 전압의 외부로의 공급을 개시하는 모습을 나타내는 모식도이다.
도 33c는, 실시 형태 3에 따른 전지 보호 시스템이 1개의 전지 셀을 충전하는 모습을 나타내는 모식도이다.
도 33d는, 실시 형태 3에 따른 전지 보호 시스템이 3개의 전지 셀을 병렬 방전하는 모습을 나타내는 모식도이다.
도 34는, 실시 형태 4에 따른 전지 보호 시스템의 구성의 일례를 나타내는 회로도이다.
도 35a는, 실시 형태 4에 따른 전지 보호 시스템이 N-1개의 전지 셀을 직렬 충전하는 모습을 나타내는 모식도이다.
도 35b는, 실시 형태 4에 따른 전지 보호 시스템이 N-1개의 전지 셀을 방전하는 모습을 나타내는 모식도이다.
도 35c는, 실시 형태 4에 따른 전지 보호 시스템이 N-1개의 전지 셀을 병렬 충전하는 모습을 나타내는 모식도이다.
도 36은, 실시 형태 4에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 37a는, 실시 형태 4에 따른 반도체 장치의 평면도의 일례이다.
도 37b는, 실시 형태 4에 따른 반도체 장치의 평면도의 일례이다.
도 38a는, 실시 형태 4에 따른 반도체 장치의 평면도의 일례이다.
도 38b는, 실시 형태 4에 따른 반도체 장치의 평면도의 일례이다.
도 39는, 실시 형태 4에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 40은, 실시 형태 4에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 41a는, 실시 형태 4에 따른 전지 보호 시스템이 3개의 전지 셀을 직렬 충전하는 모습을 나타내는 모식도이다.
도 41b는, 실시 형태 4에 따른 전지 보호 시스템이 3개의 전지 셀의 직렬 충전을 중지하고, 1개의 전지 셀의 양극의 전압의 외부로의 공급을 개시하는 모습을 나타내는 모식도이다.
도 41c는, 실시 형태 4에 따른 전지 보호 시스템이 1개의 전지 셀을 충전하는 모습을 나타내는 모식도이다.
도 41d는, 실시 형태 4에 따른 전지 보호 시스템이 3개의 전지 셀을 병렬 충전하는 모습을 나타내는 모식도이다.
도 42는, 실시 형태 5에 따른 전지 보호 시스템의 구성의 일례를 나타내는 모식도이다.
도 43은, 실시 형태 6에 따른 전지 보호 시스템의 구성의 일례를 나타내는 모식도이다.
도 44는, 실시 형태 7에 따른 전지 보호 시스템의 구성의 일례를 나타내는 모식도이다.
도 45는, 실시 형태 8에 따른 파워 매니지먼트 시스템의 구성의 일례를 나타내는 모식도이다.
도 46은, 실시 형태 9에 따른 파워 매니지먼트 시스템의 구성의 일례를 나타내는 모식도이다.
(본 개시의 일 양태를 얻기에 이른 경위)
발명자들은, 드레인 영역을 공통으로 하는 복수의 세로형 MOS 트랜지스터로서, 최대 사양 전류가 서로 상이한 복수의 세로형 MOS 트랜지스터를 구비하는 반도체 장치의 개발을 진행하고 있다.
그 중에서, 발명자들은, 최대 사양 전류가 서로 상이한 복수의 세로형 MOS 트랜지스터 사이에서, 각 세로형 MOS 트랜지스터에 최대 사양 전류를 흐르게 하는 경우에, 그들의 도통 저항이 같은 경우에는, 최대 사양 전류가 큰 세로형 MOS 트랜지스터의 영역의 국소적인 발열량 쪽이, 최대 사양 전류가 작은 세로형 MOS 트랜지스터의 영역의 국소적인 발열량보다 커지는 것을 알아차렸다. 그리고, 이에 의하여, 반도체 장치에 국소적인 발열이 발생한다고 하는 바람직하지 않은 현상이 발생하는 것을 확인했다.
이에, 발명자들은, 드레인 영역을 공통으로 하는 복수의 세로형 MOS 트랜지스터를 구비하는 반도체 장치에 있어서, 국소적인 발열을 억제할 수 있는 반도체 장치를 실현하기 위하여, 예의, 실험, 검토를 거듭했다.
일반적으로, 도통 저항이 R[Ω]이 되는 트랜지스터에 전류 I[A]를 흐르게 하는 경우에 있어서의 트랜지스터의 발열량은, R×I2에 비례한다.
이 때문에, 발명자들은, 드레인 영역을 공통으로 하는 복수의 세로형 MOS 트랜지스터를 구비하는 반도체 장치에 있어서 국소적인 발열을 억제하기 위해서는, 각 세로형 MOS 트랜지스터의 최대 사양 전류에 따라, 각 세로형 MOS 트랜지스터의 도통 저항을, 최대 사양 전류가 보다 큰 세로형 MOS 트랜지스터일수록, 보다 작게 하는 것이 유효하다는 지견을 얻었다.
이에, 발명자들은, 이 지견에 의거하여, 추가로, 실험, 검토를 거듭했다. 그 결과, 발명자들은, 하기 본 개시에 따른 반도체 장치 등에 상도했다.
본 개시의 일 양태에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서, 반도체층과, 상기 반도체층 내에 형성된 N(N은 3 이상의 정수)개의 세로형 MOS 트랜지스터를 구비하고, 상기 N개의 세로형 MOS 트랜지스터 각각은, 상기 반도체층의 상면에, 당해 세로형 MOS 트랜지스터의 게이트 전극에 전기적으로 접속된 게이트 패드와, 당해 세로형 MOS 트랜지스터의 소스 전극에 전기적으로 접속된 1 이상의 소스 패드를 갖고, 상기 반도체층은, 반도체 기판을 갖고, 상기 반도체 기판은, 상기 N개의 세로형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고, 상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 MOS 트랜지스터 각각의 면적은, 상기 N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 크다.
상기 구성의 반도체 장치에 의하면, 세로형 MOS 트랜지스터의 최대 사양 전류가 클수록, 반도체층을 평면에서 보았을 때의 면적이 커진다.
일반적으로, 세로형 MOS 트랜지스터의 도통 저항은, 반도체층을 평면에서 보았을 때의 면적에 반비례한다. 이 때문에, 상기 구성의 반도체 장치에 있어서, 최대 사양 전류가 보다 큰 세로형 MOS 트랜지스터일수록, 도통 저항이 보다 작아진다.
따라서, 상기 구성의 반도체 장치에 의하면, 국소적인 발열을 억제할 수 있는 반도체 장치를 제공할 수 있다.
또, 상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 MOS 트랜지스터 각각의 면적은, 상기 N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류의 2승에 비례한다고 해도 된다.
또, 상기 N개의 세로형 MOS 트랜지스터 각각의, 최대 사양 전류를 흐르게 할 때의 도통 저항은, 상기 N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류의 2승에 반비례한다고 해도 된다.
또, 상기 N개의 세로형 MOS 트랜지스터 중 1개는, 최대 사양 전류가, 상기 N개의 세로형 MOS 트랜지스터 중 K(K는, 2 이상 N-1 이하의 정수)개의 세로형 MOS 트랜지스터의 최대 사양 전류의 합과 같은 특정 세로형 MOS 트랜지스터라고 해도 된다.
또, 상기 N개의 세로형 MOS 트랜지스터 중 적어도 1개는, 갖는 상기 1 이상의 소스 패드가 하나의 소스 패드인 특정 세로형 MOS 트랜지스터이고, 상기 반도체층을 평면에서 보았을 때, 상기 적어도 1개의 특정 세로형 MOS 트랜지스터 각각이 갖는 상기 게이트 패드 및 상기 하나의 소스 패드는, 정원형이며, 상기 N개의 세로형 MOS 트랜지스터 각각이 갖는 상기 게이트 패드 및 상기 1 이상의 소스 패드 중에, 상기 적어도 1개의 특정 세로형 MOS 트랜지스터 각각이 갖는 상기 게이트 패드 및 상기 하나의 소스 패드보다 유의하게 면적이 작은 게이트 패드 및 소스 패드가 존재하지 않는다고 해도 된다.
또, 상기 반도체 장치는, 상기 반도체층을 평면에서 보았을 때 직사각형이고, 상기 N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 1 이상의 전류 경로 각각에 있어서의, 당해 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접한다고 해도 된다.
또, 상기 반도체 장치는, 상기 반도체층을 평면에서 보았을 때 장방형이고, 상기 반도체층을 평면에서 보았을 때, 상기 1 이상의 전류 경로 각각에 있어서의, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제2 출입구 세로형 MOS 트랜지스터의 경계선은, 상기 반도체 장치의 장변에 평행이라고 해도 된다.
또, 상기 반도체층을 평면에서 보았을 때, 상기 1 이상의 전류 경로 각각에 있어서의, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제2 출입구 세로형 MOS 트랜지스터의 경계선은, 상기 반도체 장치의 4개의 변 중 어느 것에 대해서도 평행이 아니라고 해도 된다.
또, 상기 반도체층을 평면에서 보았을 때, 상기 1 이상의 전류 경로 각각에 있어서의, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제2 출입구 세로형 MOS 트랜지스터의 경계선은, 상기 반도체 장치의 4개의 변 중, 제1 변에 평행한 선분과, 상기 제1 변에 직교하는 제2 변에 평행한 선분이 번갈아 접속되어 이루어진다고 해도 된다.
또, 상기 N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 제1 전류 경로에 있어서의, 당해 제1 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고, 상기 N개의 세로형 MOS 트랜지스터 중, 상기 사양에 의하여 정해지는 제2 전류 경로에 있어서의, 당해 제2 전류 경로의 입구 또는 출구에 위치하는 상기 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제3 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고, 상기 N개의 세로형 MOS 트랜지스터 중, 상기 사양에 의하여 정해지는 제3 전류 경로에 있어서의, 당해 제3 전류 경로의 입구 또는 출구에 위치하는 상기 제2 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 상기 제3 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고, 상기 제3 출입구 세로형 MOS 트랜지스터의 상기 게이트 패드는, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제2 출입구 세로형 MOS 트랜지스터의 경계선의 연장선 상에 위치한다고 해도 된다.
또, 상기 N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 제1 전류 경로에 있어서의, 당해 제1 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고, 상기 N개의 세로형 MOS 트랜지스터 중, 상기 사양에 의하여 정해지는 제2 전류 경로에 있어서의, 당해 제2 전류 경로의 입구 또는 출구에 위치하는 상기 제2 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제3 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제3 출입구 세로형 MOS 트랜지스터에 의하여 정해지는 전류 경로는, 상기 사양에 의하여 정해지는 전류 경로 중 어느 것에도 해당하지 않고, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제3 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고, 상기 제3 출입구 세로형 MOS 트랜지스터의 상기 게이트 패드는, 상기 제2 출입구 세로형 MOS 트랜지스터와 상기 제3 출입구 세로형 MOS 트랜지스터의 경계선보다, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제3 출입구 세로형 MOS 트랜지스터의 경계선의 근방에 위치한다고 해도 된다.
또한, 추가로, 상기 반도체층의 상면에, 상기 반도체 기판에 전기적으로 접속된 드레인 패드를 구비한다고 해도 된다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 반도체 장치와, 상기 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중 1개의 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드와 접속된 제1 단자와, 양극과 음극 중 한쪽의 제1 극이, 상기 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중, 상기 단자 접속 세로형 MOS 트랜지스터를 제외한 N-1개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 N-1개의 전지 셀을 구비하고, 상기 N-1개의 전지 셀에 있어서의 상기 제1 극의 극성은 같다.
상기 구성의 전지 보호 회로에 의하면, 국소적인 발열을 억제할 수 있는 제1 반도체 장치를 구비하는 전지 보호 회로를 제공할 수 있다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 제1 반도체 장치와, 상기 제2 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개인 제2 반도체 장치와, 서로 직렬 접속된 N-1개의 전지 셀과, 상기 제1 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중 1개의 제1 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드, 및, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중 1개의 제2 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드와 접속된 제1 단자와, 상기 N-1개의 전지 셀의 음극과 접속된 제2 단자와, 상기 N-1개의 전지 셀 중, 상기 직렬 접속에 있어서의 양극 측 단부에 위치하는 전지 셀의 양극과 접속된 제3 단자를 구비하고, 상기 N-1개의 전지 셀 각각의 양극은, 상기 제1 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중, 상기 제1 단자 접속 세로형 MOS 트랜지스터를 제외한 N-1개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속되고, 상기 N-1개의 전지 셀 중, 상기 직렬 접속에 있어서의 음극 측 단부에 위치하는 제1 전지 셀의 양극과, 상기 직렬 접속에 있어서 상기 제1 전지 셀의 옆에 위치하는 제2 전지 셀의 음극 각각은, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 제2 단자 접속 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속되고, 상기 제1 전지 셀과 상기 제2 전지 셀은, 상기 제2 반도체 장치를 통하여 직렬 접속된다.
상기 구성의 전지 보호 회로에 의하면, 국소적인 발열을 억제할 수 있는 제1 반도체 장치 및 제2 반도체 장치를 구비하는 전지 보호 회로를 제공할 수 있다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 제1 반도체 장치와, 상기 제2 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개인 제2 반도체 장치와, 서로 직렬 접속된 N개의 전지 셀과, 상기 제1 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중 1개의 제1 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드, 및, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중 1개의 제2 단자 접속 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드와 접속된 제1 단자와, 상기 N개의 전지 셀의 음극과 접속된 제2 단자와, 상기 N개의 전지 셀 중, 상기 직렬 접속에 있어서의 양극 측 단부에 위치하는 전지 셀의 양극과 접속된 제3 단자를 구비하고, 상기 N개의 전지 셀 중, 상기 직렬 접속에 있어서의 음극 측 단부에 위치하는 제1 전지 셀을 제외한 N-1개의 전지 셀 각각의 양극은, 상기 제1 반도체 장치가 구비하는 상기 N개의 세로형 MOS 트랜지스터 중, 상기 제1 단자 접속 세로형 MOS 트랜지스터를 제외한 N-1개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속되고, 상기 N개의 전지 셀 중, 상기 직렬 접속에 있어서의 음극 측 단부에 위치하는 제1 전지 셀의 양극과, 상기 N개의 전지 셀 중, 상기 직렬 접속에 있어서 상기 제1 전지 셀의 옆에 위치하는 제2 전지 셀의 음극 각각은, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 제2 단자 접속 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속되고, 상기 제1 전지 셀과 상기 제2 전지 셀은, 상기 제2 반도체 장치를 통하여 직렬 접속된다.
상기 구성의 전지 보호 회로에 의하면, 국소적인 발열을 억제할 수 있는 제1 반도체 장치 및 제2 반도체 장치를 구비하는 전지 보호 회로를 제공할 수 있다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 제1 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개이고, 구비하는 특정 세로형 MOS 트랜지스터의 수가 1개인 제1 반도체 장치와, 상기 제2 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개이고, 구비하는 특정 세로형 MOS 트랜지스터의 수가 1개인 제2 반도체 장치와, 상기 제1 반도체 장치가 구비하는 상기 1개의 특정 세로형 MOS 트랜지스터의 하나의 소스 패드와 접속된 제1 단자와, 상기 제1 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 1개의 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된, 제2 단자 및 제3 단자와, 상기 제2 반도체 장치가 구비하는 상기 1개의 특정 세로형 MOS 트랜지스터의 하나의 소스 패드와 접속된 제4 단자와, 상기 제2 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 1개의 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된, 제5 단자 및 제6 단자를 구비하고, 상기 제3 단자는, 1 이상의 전지 셀의 양극과 접속하기 위한 단자이고, 상기 제6 단자는, 상기 1 이상의 전지 셀의 음극과 접속하기 위한 단자이고, 상기 제1 단자와 상기 제2 단자와 상기 제4 단자와 상기 제5 단자는, 파워 매니지먼트 회로에 접속하기 위한 단자이고, 상기 파워 매니지먼트 회로는, 상기 제2 단자와 상기 제5 단자를 통하여, 충전 시에는 상기 1 이상의 전지 셀에 충전 전류를 흐르게 하며, 방전 시에는 상기 1 이상의 전지 셀로부터 방전 전류를 수취한다.
상기 구성의 전지 보호 회로에 의하면, 국소적인 발열을 억제할 수 있는 제1 반도체 장치 및 제2 반도체 장치를 구비하는 전지 보호 회로를 제공할 수 있다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 3개이고, 구비하는 특정 세로형 MOS 트랜지스터의 수가 1개인 반도체 장치와, 상기 반도체 장치가 구비하는 상기 1개의 특정 세로형 MOS 트랜지스터의 하나의 소스 패드, 및, 상기 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 1개의 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 한쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된 제1 단자와, 상기 반도체 장치가 구비하는 상기 3개의 세로형 MOS 트랜지스터 중, 상기 1개의 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 다른 쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된 제2 단자와, 제3 단자와, 제4 단자를 구비하고, 상기 제1 단자는, 1 이상의 전지 셀의 양극과 접속하기 위한 단자이고, 상기 제3 단자는, 상기 1 이상의 전지 셀의 음극과 접속하기 위한 단자이고, 상기 제2 단자와 상기 제4 단자는, 파워 매니지먼트 회로에 접속하기 위한 단자이고, 상기 파워 매니지먼트 회로는, 상기 제2 단자와 상기 제4 단자를 통하여, 충전 시에는 상기 1 이상의 전지 셀에 충전 전류를 흐르게 하며, 방전 시에는 상기 1 이상의 전지 셀로부터 방전 전류를 수취한다.
상기 구성의 전지 보호 회로에 의하면, 국소적인 발열을 억제할 수 있는 제1 반도체 장치를 구비하는 전지 보호 회로를 제공할 수 있다.
본 개시의 일 양태에 따른 전지 보호 회로는, 상기 제1 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 X(X는 1 이상의 정수)+Y(Y는 2 이상의 정수)개인 제1 반도체 장치와, 상기 제2 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 1+Y개인 제2 반도체 장치와, 상기 제1 반도체 장치가 구비하는 X+Y개 중 X개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 X개의 제1 단자와, 상기 제1 반도체 장치가 구비하는 X+Y개 중 상기 X개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 Y개의 제2 단자와, 상기 제2 반도체 장치가 구비하는 1+Y개 중 1개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드와 접속된 제3 단자와, 상기 제2 반도체 장치가 구비하는 1+Y개 중, 상기 1개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 Y개의 제4 단자를 구비하고, 상기 X개의 제1 단자는, X개의 전지 셀의 양극 각각과 접속하기 위한 단자이고, 상기 제3 단자는, 상기 X개의 전지 셀의 음극과 접속하기 위한 단자이고, 상기 Y개의 제2 단자와 상기 Y개의 제4 단자는, Y개의 파워 매니지먼트 회로 각각과 접속하기 위한 단자이고, 상기 Y개의 파워 매니지먼트 회로 각각은, 상기 Y개의 제2 단자 중 1개와 상기 Y개의 제4 단자 중 1개를 통하여, 충전 시에는 상기 X개의 전지 셀 중 적어도 1개의 전지 셀에 충전 전류를 흐르게 하며, 방전 시에는 상기 적어도 1개의 전지 셀로부터 방전 전류를 수취한다.
상기 구성의 전지 보호 회로에 의하면, 국소적인 발열을 억제할 수 있는 제1 반도체 장치 및 제2 반도체 장치를 구비하는 전지 보호 회로를 제공할 수 있다.
본 개시의 일 양태에 따른 파워 매니지먼트 회로는, 상기 반도체 장치로서, 구비하는 세로형 MOS 트랜지스터의 수가 X(X는 1 이상의 정수)+Y(Y는 2 이상의 정수)개인 반도체 장치와, 상기 반도체 장치가 구비하는 X+Y개 중 X개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 X개의 단자와, 상기 반도체 장치가 구비하는 X+Y개 중, 상기 X개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 상기 1 이상의 소스 패드 각각과 접속된 Y개의 회로를 구비하고, 상기 X개의 단자 각각은, X개의 외부 회로 각각에 접속되기 위한 단자이고, 상기 Y개의 회로 각각은, 서로 전원 분리되어 있다.
상기 구성의 파워 매니지먼트 회로에 의하면, 국소적인 발열을 억제할 수 있는 제1 반도체 장치를 구비하는 파워 매니지먼트 회로를 제공할 수 있다.
본 개시의 일 양태에 따른 반도체 장치는, 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서, 반도체층과, 상기 반도체층 내에 형성된 N(N은 3 이상의 정수)개의 세로형 트랜지스터를 구비하고, 상기 N개의 세로형 트랜지스터 각각은, 상기 반도체층의 상면에, 당해 세로형 트랜지스터의 도통을 제어하는 제어 전극에 전기적으로 접속된 제어 패드와, 당해 세로형 트랜지스터가, 외부로부터 전류를 유입하거나, 또는 외부로 전류를 유출하는 외부 접속 전극에 전기적으로 접속된 1 이상의 외부 접속 패드를 갖고, 상기 반도체층은, 반도체 기판을 갖고, 상기 반도체 기판의, 상기 N개의 세로형 트랜지스터가 형성된 한쪽의 주면과 배향하는, 다른 쪽의 주면 측에, 상기 N개의 세로형 트랜지스터에 공통되는 공통 전극을 구비하고, 상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 트랜지스터 각각의 면적은, 상기 N개의 세로형 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 크다.
상기 구성의 반도체 장치에 의하면, 세로형 트랜지스터의 최대 사양 전류가 클수록, 반도체층을 평면에서 보았을 때의 면적이 커진다.
일반적으로, 세로형 트랜지스터의 도통 저항은, 반도체층을 평면에서 보았을 때의 면적에 반비례한다. 이 때문에, 상기 구성의 반도체 장치에 있어서, 최대 사양 전류가 보다 큰 세로형 트랜지스터일수록, 도통 저항이 보다 작아진다.
따라서, 상기 구성의 반도체 장치에 의하면, 국소적인 발열을 억제할 수 있는 반도체 장치를 제공할 수 있다.
또, 상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 트랜지스터 각각의 면적은, 상기 N개의 세로형 트랜지스터 각각의 최대 사양 전류의 2승에 비례한다고 해도 된다.
또, 상기 N개의 세로형 트랜지스터 각각의, 최대 사양 전류를 흐르게 할 때의 도통 저항은, 상기 N개의 세로형 트랜지스터 각각의 최대 사양 전류의 2승에 반비례한다고 해도 된다.
또, 상기 반도체층의 상면 측에, 상기 공통 전극에 전기적으로 접속된 공통 단자를 구비한다고 해도 된다.
또, 상기 N개의 세로형 트랜지스터 각각이 갖는 상기 1 이상의 외부 접속 패드 각각은, 상기 N개의 세로형 트랜지스터로부터 외부로 전류가 유출되는 외부 출력 단자이고, 상기 공통 단자는, 상기 N개의 세로형 트랜지스터에 외부로부터 전류가 유입되는 외부 입력 단자라고 해도 된다.
이하, 본 개시의 일 양태에 따른 반도체 장치 등의 구체예에 대하여, 도면을 참조하면서 설명한다. 여기서 나타내는 실시 형태는, 모두 본 개시의 일 구체예를 나타내는 것이다. 따라서, 이하의 실시 형태에서 나타내어지는 수치, 형상, 구성 요소, 구성 요소의 배치 및 접속 형태, 그리고, 단계(공정) 및 단계의 순서 등은, 일례이며 본 개시를 한정하는 취지는 아니다. 또, 각 도면은, 모식도이며, 반드시 엄밀하게 도시된 것은 아니다. 각 도면에 있어서, 실질적으로 동일한 구성에 대해서는 동일한 부호를 붙이고 있고, 중복되는 설명은 생략 또는 간략화한다.
(실시 형태 1)
[1-1. 반도체 장치의 구조]
이하, 실시 형태 1에 따른 반도체 장치의 구조에 대하여 설명한다. 실시 형태 1에 따른 반도체 장치는, N(N은 3 이상의 정수)개의 세로형 MOS(Metal Oxide Semiconductor) 트랜지스터가 형성된, 페이스 다운 실장이 가능한 칩 사이즈 패키지(Chip Size Package: CSP)형의 반도체 디바이스이다. 상기 N개의 세로형 MOS 트랜지스터는, 이른바, 트렌치형 MOSFET(Field Effect Transistor)이다.
본 개시에 있어서는, 실시예에서는, 세로형 트랜지스터의 일례로서, 세로형 MOS 트랜지스터를 이용하여 설명하지만, 세로형 트랜지스터로서는, 세로형 MOS 트랜지스터에 한정될 필요는 없고, 예를 들면, BJT여도 되고 IGBT여도 된다. BJT인 경우는, 본 개시에 있어서의, 소스를 이미터로, 드레인을 컬렉터로, 보디를 베이스로 각각 대체하면 된다. 또, 본 개시에 있어서의, 도통을 제어하는 게이트 전극은, 베이스 전극으로 대체하면 된다. 마찬가지로, IGBT인 경우에는, 본 개시에 있어서의, 소스를 이미터로, 드레인을 컬렉터로 각각 대체하면 된다.
도 1은, 실시 형태 1에 따른 반도체 장치(1)의 구조의 일례를 나타내는 단면도이다. 도 2는, 반도체 장치(1)의 구조의 일례를 나타내는 평면도이다. 도 1은, 도 2의 I-I에 있어서의 절단면을 나타낸다. 도 3은, 반도체 장치(1)의 회로 구성의 일례를 나타내는 회로도이다.
설명의 편의상, 도 1~도 3은, N이 3인 경우의 반도체 장치(1)를 도시하는 도면으로 되어 있고, 또, 도 1~도 3을 이용하여 행하는 설명에 있어서, N이 3이라고 하여 설명하고 있지만, 반도체 장치(1)는, N이 3 이상이면, 반드시 N이 3인 경우에 한정될 필요는 없다.
도 1~도 3에 나타내는 바와 같이, 반도체 장치(1)는, 반도체층(40)과, 금속층(30)과, 보호층(35)과, 반도체층(40) 내의 영역(A1)에 형성된 제1 세로형 MOS 트랜지스터(10)(이하, 「트랜지스터(10)」라고도 칭한다.)와, 반도체층(40) 내의 영역(A2)에 형성된 제2 세로형 MOS 트랜지스터(20)(이하, 「트랜지스터(20)」라고도 칭한다.)와, 반도체층(40) 내의 영역(A3)에 형성된 제3 세로형 MOS 트랜지스터(37)(이하, 「트랜지스터(37)」라고도 칭한다.)를 구비한다.
또한, 도 1에는 도시되어 있지 않지만, 본 명세서에 있어서, 제N 세로형 트랜지스터가 형성되는 반도체층(40) 내의 영역을, 영역(AN)이라고도 칭한다.
설명의 편의상, 도 1은, 반도체층(40)을 평면에서 보았을 때, 반도체 장치(1) 및 반도체층(40)이, 직사각형인 경우의 반도체 장치(1)를 도시하는 도면으로 되어 있지만, 반도체 장치(1)는, 반도체층(40)을 평면에서 보았을 때, 반도체 장치(1) 및 반도체층(40)이 직사각형인 구성에 한정되지 않는다.
반도체층(40)은, 반도체 기판(32)과 저농도 불순물층(33)과 산화막(34)이 적층되어 구성된다.
반도체 기판(32)은, 반도체층(40)의 하면 측에 배치되고, 제1 도전형의 불순물을 포함하는 실리콘으로 이루어진다.
저농도 불순물층(33)은, 반도체층(40)의 상면 측에 배치되고, 반도체 기판(32)에 접촉하여 형성되며, 반도체 기판(32)의 제1 도전형의 불순물의 농도보다 낮은 농도의 제1 도전형의 불순물을 포함한다. 저농도 불순물층(33)은, 예를 들면, 에피택셜 성장에 의하여 반도체 기판(32) 상에 형성되어도 된다.
산화막(34)은, 반도체층(40)의 상면에 배치되고, 저농도 불순물층(33)에 접촉하여 형성된다.
보호층(35)은, 반도체층(40)의 상면에 접촉하여 형성되며, 반도체층(40)의 상면의 적어도 일부를 피복한다.
금속층(30)은, 반도체 기판(32)의 하면에 접촉하여 형성되고, 은, 구리, 니켈, 또는, 이들의 합금으로 이루어져도 되고, 전극으로서 기능하는 것이 가능한, 도전율이 양호한 금속 재료로 이루어져도 된다. 또한, 금속층(30)에는, 금속 재료의 제조 공정에 있어서 불순물로서 혼입되는 금속 이외의 원소가 미량으로 포함되어 있어도 된다.
도 2에 나타내는 바와 같이, 트랜지스터(10)는, 반도체층(40)을 평면에서 보았을 때의 영역(A1) 내의 반도체층(40)의 상면에, 페이스 다운 실장 시에 실장 기판에 접합재를 통하여 접합되는, 1 이상(여기에서는 5개)의 제1 소스 패드(111)(여기에서는, 제1 소스 패드(111a, 111b, 111c, 111d, 및, 111e)), 및, 제1 게이트 패드(119)를 갖는다. 또, 트랜지스터(20)는, 반도체층(40)을 평면에서 보았을 때의 영역(A2) 내의 반도체층(40)의 상면에, 페이스 다운 실장 시에 실장 기판에 접합재를 통하여 접합되는, 1 이상(여기에서는 5개)의 제2 소스 패드(121)(여기에서는, 제2 소스 패드(121a, 121b, 121c, 121d, 및, 121e)), 및, 제2 게이트 패드(129)를 갖는다. 또, 트랜지스터(37)는, 반도체층(40)을 평면에서 보았을 때의 영역(A3) 내의 반도체층(40)의 상면에, 페이스 다운 실장 시에 실장 기판에 접합재를 통하여 접합되는, 1 이상(여기에서는 2개)의 제3 소스 패드(131)(여기에서는, 제3 소스 패드(131a, 및, 131b)), 및, 제3 게이트 패드(139)를 갖는다.
제1 소스 패드(111) 각각, 제2 소스 패드(121) 각각, 및, 제3 소스 패드(131) 각각은, 반도체층(40)을 평면에서 보았을 때, 장방형, 장원형, 또는, 정원형이다. 또한, 본 명세서에 있어서, 장방형, 장원형의 단부 형상은, 각형(장방형에 대응), 반원형(장원형에 대응)에 한정되지 않고, 다각형형이어도 된다. 제1 게이트 패드(119), 제2 게이트 패드(129), 및, 제3 게이트 패드(139)는, 반도체층(40)을 평면에서 보았을 때, 정원형이다.
또한, 1 이상의 제1 소스 패드(111)의 수 및 형상, 1 이상의 제2 소스 패드(121)의 수 및 형상, 및, 1 이상의 제3 소스 패드(131)의 수 및 형상은, 각각, 반드시, 도 2에 예시된 대로의 수 및 형상에 한정될 필요는 없다.
도 1 및 도 2에 나타내는 바와 같이, 저농도 불순물층(33)의 제1 영역(A1)에는, 제1 도전형과 상이한 제2 도전형의 불순물을 포함하는 제1 보디 영역(18)이 형성되어 있다. 제1 보디 영역(18)에는, 제1 도전형의 불순물을 포함하는 제1 소스 영역(14), 제1 게이트 도체(15), 및 제1 게이트 절연막(16)이 형성되어 있다. 제1 소스 전극(11)은 부분(12)과 부분(13)으로 이루어지고, 부분(12)은, 부분(13)을 통하여 제1 소스 영역(14) 및 제1 보디 영역(18)에 접속되어 있다. 제1 게이트 도체(15)는, 제1 게이트 패드(119)에 전기적으로 접속된다.
제1 소스 전극(11)의 부분(12)은, 페이스 다운 실장에 있어서의 리플로 시에 땜납과 접합되는 층이고, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(12)의 표면에는, 금 등의 도금이 실시되어도 된다.
제1 소스 전극(11)의 부분(13)은, 부분(12)과 반도체층(40)을 접속하는 층이고, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
저농도 불순물층(33)의 제2 영역(A2)에는, 제2 도전형의 불순물을 포함하는 제2 보디 영역(28)이 형성되어 있다. 제2 보디 영역(28)에는, 제1 도전형의 불순물을 포함하는 제2 소스 영역(24), 제2 게이트 도체(25), 및 제2 게이트 절연막(26)이 형성되어 있다. 제2 소스 전극(21)은 부분(22)과 부분(23)으로 이루어지고, 부분(22)은, 부분(23)을 통하여 제2 소스 영역(24) 및 제2 보디 영역(28)에 접속되어 있다. 제2 게이트 도체(25)는, 제2 게이트 패드(129)에 전기적으로 접속된다.
제2 소스 전극(21)의 부분(22)은, 페이스 다운 실장에 있어서의 리플로 시에 땜납과 접합되는 층이고, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(22)의 표면에는, 금 등의 도금이 실시되어도 된다.
제2 소스 전극(21)의 부분(23)은, 부분(22)과 반도체층(40)을 접속하는 층이고, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
저농도 불순물층(33)의 제3 영역(A3)에는, 저농도 불순물층(33)의 제1 영역(A1), 및, 저농도 불순물층(33)의 제2 영역(A2)과 동일하게, 제2 도전형의 불순물을 포함하는 제3 보디 영역(도시하지 않음)이 형성되어 있다. 제3 보디 영역에는, 제1 도전형의 불순물을 포함하는 제3 소스 영역(도시하지 않음), 제3 게이트 도체(도시하지 않음), 및 제3 게이트 절연막(도시하지 않음)이 형성되어 있다. 제3 소스 전극(31)(도 1, 도 2에는 도시하지 않음, 도 3 참조)은 제1 부분(도시하지 않음)과 제2 부분(도시하지 않음)으로 이루어지고, 제1 부분은, 제2 부분을 통하여 제3 소스 영역(도시하지 않음) 및 제3 보디 영역에 접속되어 있다. 제3 게이트 도체는, 제3 게이트 패드(139)에 전기적으로 접속된다.
제3 소스 전극(31)의 제1 부분은, 페이스 다운 실장에 있어서의 리플로 시에 땜납과 접합되는 층이고, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 제1 부분의 표면에는, 금 등의 도금이 실시되어도 된다.
제3 소스 전극(31)의 제2 부분은, 제1 부분과 반도체층(40)을 접속하는 층이고, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
트랜지스터(10), 트랜지스터(20), 및, 트랜지스터(37)의 상기 구성에 의하여, 저농도 불순물층(33)과 반도체 기판(32)은, 트랜지스터(10)의 제1 드레인 영역, 트랜지스터(20)의 제2 드레인 영역, 및, 트랜지스터(37)의 제3 드레인 영역이 공통화된, 공통 드레인 영역으로서 기능한다. 즉, 반도체 기판(32)은, N개의(여기에서는 3개의) 세로형 MOS 트랜지스터의 공통 드레인 영역으로서 기능한다.
도 1에 나타내는 바와 같이, 제1 보디 영역(18)은, 개구를 갖는 산화막(34)으로 덮이고, 산화막(34)의 개구를 통하여, 제1 소스 영역(14)에 접속되는 제1 소스 전극(11)의 부분(13)이 설치되어 있다. 산화막(34) 및 제1 소스 전극의 부분(13)은, 개구를 갖는 보호층(35)으로 덮이고, 보호층(35)의 개구를 통하여 제1 소스 전극의 부분(13)에 접속되는 부분(12)이 설치되어 있다.
제2 보디 영역(28)은, 개구를 갖는 산화막(34)으로 덮이고, 산화막(34)의 개구를 통하여, 제2 소스 영역(24)에 접속되는 제2 소스 전극(21)의 부분(23)이 설치되어 있다. 산화막(34) 및 제2 소스 전극의 부분(23)은, 개구를 갖는 보호층(35)으로 덮이고, 보호층(35)의 개구를 통하여 제2 소스 전극의 부분(23)에 접속되는 부분(22)이 설치되어 있다.
제3 보디 영역은, 제1 보디 영역(18), 및, 제2 보디 영역(28)과 동일하게, 개구를 갖는 산화막(34)으로 덮이고, 산화막(34)의 개구를 통하여, 제3 소스 영역에 접속되는 제3 소스 전극(31)의 제2 부분이 설치되어 있다. 산화막(34) 및 제3 소스 전극의 제2 부분은, 개구를 갖는 보호층(35)으로 덮이고, 보호층(35)의 개구를 통하여 제3 소스 전극의 제2 부분에 접속되는 제1 부분이 설치되어 있다.
따라서, 1 이상의 제1 소스 패드(111), 1 이상의 제2 소스 패드(121), 및, 1 이상의 제3 소스 패드(131)는, 각각, 제1 소스 전극(11), 제2 소스 전극(21), 및, 제3 소스 전극(31)이 반도체 장치(1)의 상면에 부분적으로 노출된 영역, 이른바 단자의 부분을 가리킨다. 마찬가지로, 제1 게이트 패드(119), 제2 게이트 패드(129), 및, 제3 게이트 패드(139)는, 각각, 제1 게이트 전극(19)(도 1, 도 2에는 도시하지 않음, 도 3 참조), 제2 게이트 전극(29)(도 1, 도 2에는 도시하지 않음, 도 3 참조), 및, 제3 게이트 전극(39)(도 1, 도 2에는 도시하지 않음, 도 3 참조)이 반도체 장치(1)의 상면에 부분적으로 노출된 영역, 이른바 단자의 부분을 가리킨다.
반도체 장치(1)에 있어서, 예를 들면, 제1 도전형을 N형, 제2 도전형을 P형으로 하고, 제1 소스 영역(14), 제2 소스 영역(24), 제3 소스 영역, 반도체 기판(32), 및, 저농도 불순물층(33)은 N형 반도체이며, 또한, 제1 보디 영역(18) 및 제2 보디 영역(28), 및, 제3 보디 영역은 P형 반도체여도 된다.
또, 반도체 장치(1)에 있어서, 예를 들면, 제1 도전형을 P형, 제2 도전형을 N형으로 하고, 제1 소스 영역(14), 제2 소스 영역(24), 제3 소스 영역, 반도체 기판(32), 및, 저농도 불순물층(33)은 P형 반도체이며, 또한, 제1 보디 영역(18), 제2 보디 영역(28), 및, 제3 보디 영역은 N형 반도체여도 된다.
이하의 설명에서는, 트랜지스터(10)와 트랜지스터(20)와 트랜지스터(37)(즉, N개의 세로형 MOS 트랜지스터 모두)가, 제1 도전형을 N형, 제2 도전형을 P형으로 한, 이른바 N채널형 트랜지스터인 경우로 하여, 반도체 장치(1)의 도통 동작에 대하여 설명한다.
반도체 장치(1)에 있어서, 제1 소스 전극(11)에 고전압 및 제2 소스 전극(21)에 저전압을 인가하고, 제2 소스 전극(21)을 기준으로 하여 제2 게이트 전극(29)에 임곗값 이상의 전압을 인가하면, 제2 보디 영역(28) 중의 제2 게이트 절연막(26)의 근방에 도통 채널이 형성된다. 그 결과, 제1 소스 전극(11)-제1 보디 영역(18)-저농도 불순물층(33)-반도체 기판(32)-금속층(30)-반도체 기판(32)-저농도 불순물층(33)-제2 보디 영역(28)에 형성된 도통 채널-제2 소스 영역(24)-제2 소스 전극(21)이라고 하는 경로에서 주전류가 흘러 당해 경로가 도통 상태가 된다. 또한, 이 주전류 경로에 있어서의, 제1 보디 영역(18)과 저농도 불순물층(33)의 접촉면에는 PN 접합이 있고, 도 3에 나타내는 바와 같이, 보디 다이오드로서 기능하고 있다.
마찬가지로, 반도체 장치(1)에 있어서, 제2 소스 전극(21)에 고전압 및 제1 소스 전극(11)에 저전압을 인가하고, 제1 소스 전극(11)을 기준으로 하여 제1 게이트 전극(19)에 임곗값 이상의 전압을 인가하면, 제1 보디 영역(18) 중의 제1 게이트 절연막(16)의 근방에 도통 채널이 형성된다. 그 결과, 제2 소스 전극(21)-제2 보디 영역(28)-저농도 불순물층(33)-반도체 기판(32)-금속층(30)-반도체 기판(32)-저농도 불순물층(33)-제1 보디 영역(18)에 형성된 도통 채널-제1 소스 영역(14)-제1 소스 전극(11)이라고 하는 경로에서 주전류가 흘러 당해 경로가 도통 상태가 된다. 또한, 이 주전류 경로에 있어서의, 제2 보디 영역(28)과 저농도 불순물층(33)의 접촉면에는 PN 접합이 있고, 도 3에 나타내는 바와 같이, 보디 다이오드로서 기능하고 있다.
마찬가지로, 반도체 장치(1)에 있어서, 제1 소스 전극(11)에 고전압 및 제3 소스 전극(31)에 저전압을 인가하고, 제3 소스 전극(31)을 기준으로 하여 제3 게이트 전극(39)에 임곗값 이상의 전압을 인가하면, 제1 소스 전극(11)으로부터 제3 소스 전극(31)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
마찬가지로, 반도체 장치(1)에 있어서, 제3 소스 전극(31)에 고전압 및 제1 소스 전극(11)에 저전압을 인가하고, 제1 소스 전극(11)을 기준으로 하여 제1 게이트 전극(19)에 임곗값 이상의 전압을 인가하면, 제3 소스 전극(31)으로부터 제1 소스 전극(11)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
마찬가지로, 반도체 장치(1)에 있어서, 제2 소스 전극(21)에 고전압 및 제3 소스 전극(31)에 저전압을 인가하고, 제3 소스 전극(31)을 기준으로 하여 제3 게이트 전극(39)에 임곗값 이상의 전압을 인가하면, 제2 소스 전극(21)으로부터 제3 소스 전극(31)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
마찬가지로, 반도체 장치(1)에 있어서, 제3 소스 전극(31)에 고전압 및 제2 소스 전극(21)에 저전압을 인가하고, 제2 소스 전극(21)을 기준으로 하여 제2 게이트 전극(29)에 임곗값 이상의 전압을 인가하면, 제3 소스 전극(31)으로부터 제2 소스 전극(21)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
마찬가지로, 반도체 장치(1)에 있어서, 제1 소스 전극(11) 및 제2 소스 전극(21)에 고전압, 그리고, 제3 소스 전극(31)에 저전압을 인가하고, 제3 소스 전극(31)을 기준으로 하여 제3 게이트 전극(39)에 임곗값 이상의 전압을 인가하면, 제1 소스 전극(11) 및 제2 소스 전극(21)으로부터 제3 소스 전극(31)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
마찬가지로, 반도체 장치(1)에 있어서, 제3 소스 전극(31)에 고전압, 그리고, 제1 소스 전극(11) 및 제2 소스 전극(21)에 저전압을 인가하고, 제1 소스 전극(11)을 기준으로 하여 제1 게이트 전극(19)에 임곗값 이상의 전압을 인가하고, 제2 소스 전극(21)을 기준으로 하여 제2 게이트 전극(29)에 임곗값 이상의 전압을 인가하면, 제3 소스 전극(31)으로부터 제1 소스 전극(11) 및 제2 소스 전극(21)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
마찬가지로, 반도체 장치(1)에 있어서, 제2 소스 전극(21) 및 제3 소스 전극(31)에 고전압, 그리고, 제1 소스 전극(11)에 저전압을 인가하고, 제1 소스 전극(11)을 기준으로 하여 제1 게이트 전극(19)에 임곗값 이상의 전압을 인가하면, 제2 소스 전극(21) 및 제3 소스 전극(31)으로부터 제1 소스 전극(11)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
마찬가지로, 반도체 장치(1)에 있어서, 제1 소스 전극(11)에 고전압, 그리고, 제2 소스 전극(21) 및 제3 소스 전극(31)에 저전압을 인가하고, 제2 소스 전극(21)을 기준으로 하여 제2 게이트 전극(29)에 임곗값 이상의 전압을 인가하고, 제3 소스 전극(31)을 기준으로 하여 제3 게이트 전극(39)에 임곗값 이상의 전압을 인가하면, 제1 소스 전극(11)으로부터 제2 소스 전극(21) 및 제3 소스 전극(31)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
마찬가지로, 반도체 장치(1)에 있어서, 제3 소스 전극(31) 및 제1 소스 전극(11)에 고전압, 그리고, 제2 소스 전극(21)에 저전압을 인가하고, 제2 소스 전극(21)을 기준으로 하여 제2 게이트 전극(29)에 임곗값 이상의 전압을 인가하면, 제3 소스 전극(31) 및 제1 소스 전극(11)으로부터 제2 소스 전극(21)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
마찬가지로, 반도체 장치(1)에 있어서, 제2 소스 전극(21)에 고전압, 그리고, 제3 소스 전극(31) 및 제1 소스 전극(11)에 저전압을 인가하고, 제3 소스 전극(31)을 기준으로 하여 제3 게이트 전극(39)에 임곗값 이상의 전압을 인가하고, 제1 소스 전극(11)을 기준으로 하여 제1 게이트 전극(19)에 임곗값 이상의 전압을 인가하면, 제2 소스 전극(21)으로부터 제3 소스 전극(31) 및 제1 소스 전극(11)으로의 경로에서 주전류가 흘러, 당해 경로가 도통 상태가 된다.
[1-2. 최대 사양 전류와 평면에서 보았을 때의 트랜지스터의 면적의 관계]
N개의 세로형 MOS 트랜지스터(여기에서는, 제1 세로형 MOS 트랜지스터(10)와, 제2 세로형 MOS 트랜지스터(20)와, 제3 세로형 MOS 트랜지스터(37)의 3개) 각각은, 최대 사양 전류가 규정되어 있다. 사양이란, 해당하는 트랜지스터의 제품 사양을 말하고, 최대 사양 전류란, 통상, 해당하는 트랜지스터의 제품 사양서에 기재되는 값을 말한다. 사양서에 기재되는 값으로서는, 최대 정격 전류여도 되고, 최대 정격 전류의 50%에 상당하는 전류여도 된다. 최대 정격 전류의 50%라고 하는 것은, 통상, 제품 사양서에서 도통 저항을 평가할 때의 전류값으로서 기재되는 것이다. 이 의미에서는 최대 사양 전류를 최대 정격 전류의 50%에 한정하는 일 없이, 제품 사양서에서 도통 저항을 평가할 때에 기재되는 전류값이라고 이해해도 된다. 또한, 제품 사양서에 기재된 도통 저항이란, 이른바 온 저항이어도 된다.
반도체층(40)을 평면에서 보았을 때의, N개의 세로형 MOS 트랜지스터 각각의 면적은, N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 커지고 있다.
그런데, 본 명세서에서는, 반도체층(40)을 평면에서 보았을 때, 제N 세로형 MOS 트랜지스터를 구성하는 것은 모두 제N 영역(AN)에 구비된다고 정의한다. 즉, 제N 세로형 MOS 트랜지스터의 면적이란, 제N 영역(AN)의 면적으로 봐도 된다. 또, 상기 정의에 의하면, 반도체층(40)을 평면에서 보았을 때, N개의 세로형 MOS 트랜지스터를 구비하는 반도체 장치(1)는, N개의 영역으로 분할되어 있고, 어느 영역에도 속하지 않는 개소는 존재하지 않게 되는 것을 언급해 둔다.
또, 제N 세로형 MOS 트랜지스터의 면적은 인접하는 다른 세로형 MOS 트랜지스터와의 경계에 의하여 규정된다. 여기서, 경계란, 반도체층(40)을 평면에서 보았을 때, 예를 들면, 제1 세로형 MOS 트랜지스터(10)와 제2 세로형 MOS 트랜지스터(20)가 인접할 때, 제1 소스 전극(11)의 부분(13)과, 제2 소스 전극(21)의 부분(23)의 간격의 중앙 위치를 거치는 가상 직선이라고 이해해도 되고, 당해 중앙 위치에 설치되는 경우가 있는 EQR(EQui potential Ring)이라고 불리는, 전류를 통하게 하는 기능을 갖지 않는 금속 배선인 것으로 이해해도 되고, 또, 유한의 폭이 되지만 당해 간격 그 자체라고 이해해도 된다. 당해 간격의 경우여도, 육안 혹은 저배율에서의 외관에서는 선으로서 인식할 수 있다.
또, 반도체층(40)을 평면에서 보았을 때의, 제N 세로형 MOS 트랜지스터의 면적이란, 제N 세로형 MOS 트랜지스터의 액티브 영역의 면적을 말하는 것이어도 된다. 세로형 MOS 트랜지스터의 액티브 영역이란, 세로형 MOS 트랜지스터의 보디 영역 중, 세로형 MOS 트랜지스터가 도통 상태가 되는 경우에 주전류가 흐르는 영역을 말한다.
여기에서는, 반도체층(40)을 평면에서 보았을 때, 각 세로형 MOS 트랜지스터의 액티브 영역은, 각 세로형 MOS 트랜지스터의 보디 영역의 범위와 거의 동일하다. 또, 반도체층(40)을 평면에서 보았을 때, 각 세로형 MOS 트랜지스터의 보디 영역의 범위는, 각 세로형 MOS 트랜지스터가 형성되어 있는 영역의 범위(즉, 세로형 MOS 트랜지스터가 트랜지스터(10)인 경우에는 영역(A1), 트랜지스터(20)인 경우에는 영역(A2), 트랜지스터(37)인 경우에는 영역(A3))와 거의 동일하다. 이 때문에, 반도체층(40)을 평면에서 보았을 때, 각 세로형 MOS 트랜지스터의 액티브 영역의 면적과 각 세로형 MOS 트랜지스터가 형성되어 있는 영역의 범위는 거의 동일하다.
이하, 제1 세로형 MOS 트랜지스터(10)의 최대 사양 전류를 I1, 제2 세로형 MOS 트랜지스터(20)의 최대 사양 전류를 I2, …, 제N 세로형 MOS 트랜지스터의 최대 사양 전류를 IN이라고도 칭하고, 반도체층(40)을 평면에서 보았을 때의, 제1 세로형 MOS 트랜지스터(10)의 면적을 S1, 제2 세로형 MOS 트랜지스터(20)의 면적을 S2, …, 제N 세로형 MOS 트랜지스터의 면적을 SN이라고도 칭하고, 제1 세로형 MOS 트랜지스터(10)에 최대 사양 전류 I1이 흐를 때의 도통 저항을 R1, 제2 세로형 MOS 트랜지스터(20)에 최대 사양 전류 I2가 흐를 때의 도통 저항을 R2, …, 제N 세로형 MOS 트랜지스터에 최대 사양 전류 IN이 흐를 때의 도통 저항을 RN이라고도 칭한다.
본 개시에 있어서, 반도체층(40)을 평면에서 보았을 때의, N개의 세로형 MOS 트랜지스터의 면적은, N개의 세로형 MOS 트랜지스터의 최대 사양 전류의 2승에 비례하고 있다. 즉, S1:S2:…:SN=I12:I22:…:IN2로 되어 있다.
일반적으로, 반도체층(40)을 평면에서 보았을 때의 세로형 MOS 트랜지스터의 면적과 세로형 MOS 트랜지스터의 도통 저항은 반비례한다. 이 때문에, N개의 세로형 MOS 트랜지스터의 도통 저항은, N개의 세로형 MOS 트랜지스터의 최대 사양 전류의 2승에 반비례하고 있다. 즉, 1/R1:1/R2:…:1/RN=I12:I22:…:IN2로 되어 있다.
각 세로형 MOS 트랜지스터에서의 발열량은, 각 세로형 MOS 트랜지스터에 의한 전력 손실 P=R×I2로 구해진다.
상술한 바와 같이, 상기 구성의 반도체 장치(1)는, N개의 세로형 MOS 트랜지스터의 도통 저항이, N개의 세로형 MOS 트랜지스터의 최대 사양 전류의 2승에 반비례하고 있다.
이 때문에, 상기 구성의 반도체 장치(1)에 있어서, 각 세로형 MOS 트랜지스터에 최대 사양 전류를 흐르게 할 때에 있어서의 각 세로형 MOS 트랜지스터의 발열량은 같아진다.
따라서, 상기 구성의 반도체 장치(1)에 의하면, 국소적인 발열을 억제할 수 있다.
또, 상기 구성의 반도체 장치(1)에서는, 상정하는 용도로서 대전류를 흐르게 할 필요가 없는 전류 경로에는, 처음부터 불필요한 크기의 세로형 MOS 트랜지스터를 할당하는 일 없이, 적절한 크기의 세로형 MOS 트랜지스터를 설치할 수 있기 때문에, 반도체 장치 자체의 소형화를 실현할 수 있는 이점도 있다.
그런데, 도통 저항은, 통상, N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는, 어느 전류 경로에 있어서, 한쪽의 입구 또는 출구에 위치하는 출입구 세로형 MOS 트랜지스터로부터, 다른 쪽의 출구 또는 입구에 위치하는 출입구 세로형 MOS 트랜지스터까지 흐르는, 당해 전류 경로에 있어서의 도통 저항으로서 측정된다. 이 때문에 상술한 제N 세로형 MOS 트랜지스터 단체에 주목한, 최대 사양 전류 IN이 흐를 때의 도통 저항 RN이라고 하는 것은, 당해 트랜지스터의 제품 사양서에 기재가 있고, 제N 세로형 MOS 트랜지스터가 한쪽의 출입구 세로형 MOS 트랜지스터가 되는 것과 같은 전류 경로에 주목했을 때, 제N 세로형 MOS 트랜지스터에 최대 사양 전류 IN이 흐를 때의 당해 전류 경로의 도통 저항을, 제N 세로형 MOS 트랜지스터의 면적과, 당해 전류 경로의 다른 쪽이 되는 출입구 세로형 MOS 트랜지스터의 면적의 합을 분모로 한, 당해 전류 경로의 다른 쪽이 되는 출입구 세로형 MOS 트랜지스터의 면적에 비례하도록 나눔으로써 구해진다. 예를 들면, 제1 세로형 MOS 트랜지스터(면적 S1, 최대 사양 전류 I1, 그때의 도통 저항 R1)와 제2 세로형 MOS 트랜지스터(면적 S2, 최대 사양 전류 I2>I1, 그때의 도통 저항 R2)의 사이를 흐르는 전류 경로가 사양에 의하여 정해지는 것이고, 제1 세로형 MOS 트랜지스터와 제2 세로형 MOS 트랜지스터의 사이를 전류 I1이 흐를 때의 당해 전류 경로의 도통 저항이 R12인 경우, R1=R12×S2/(S1+S2)의 관계가 성립한다.
[1-3. 반도체 장치의 바람직한 형상]
N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 1 이상의 전류 경로 각각에 있어서의, 각 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터는, 반도체층(40)을 평면에서 보았을 때, 서로 인접하는 것이 바람직하다.
이에 의하여, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 사이에 끼어 있는 다른 세로형 MOS 트랜지스터에 최대 사양 전류가 흐르고 있는 타이밍에, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터 사이의 전류 경로에도 전류가 흘러 버림으로써, 다른 세로형 MOS 트랜지스터가, 최대 사양 전류가 흐르고 있는 이상으로 발열해 버리는 것이 억제된다.
도 4a와 도 4b는, 각각, N이 3인 경우의 반도체 장치(1)의 평면도이며, 사양에 의하여 정해지는 전류 경로가, (1) 제1 세로형 MOS 트랜지스터(Tr1)와 제2 세로형 MOS 트랜지스터(Tr2)의 사이에 흐르는 전류 경로와, (2) 제1 세로형 MOS 트랜지스터(Tr1)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로의 2개의 전류 경로이며, (3) 제2 세로형 MOS 트랜지스터(Tr2)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로가, 사양에 의하여 정해지는 전류 경로가 아닐 때의 반도체 장치(1)의 형상의 일례를 나타내는 평면도이다.
도 4a에 나타내는 반도체 장치(1)의 형상에 의하면, 사양에 의하여 정해지는 한쪽의 전류 경로의 입구 또는 출구에 위치하는 Tr1과 Tr2가 서로 인접하고, 사양에 의하여 정해지는 다른 쪽의 전류 경로의 입구 또는 출구에 위치하는 Tr1과 Tr3이 서로 인접하고 있다.
이에 대하여, 도 4b에 나타내는 반도체 장치(1)의 형상에 의하면, 사양에 의하여 정해지는 한쪽의 전류 경로의 입구 또는 출구에 위치하는 Tr1과 Tr2가 서로 인접하고 있지만, 사양에 의하여 정해지는 다른 쪽의 전류 경로의 입구 또는 출구에 위치하는 Tr1과 Tr3이 서로 인접하고 있지 않다. 그리고, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr3의 사이에 흐르는 전류 경로 상에, Tr2가 위치하고 있다.
이 때문에, Tr1과 Tr2의 사이에 흐르는 전류 경로와 Tr1과 Tr3의 사이에 흐르는 전류 경로가 중복되게 되어, Tr2에 최대 사양 전류가 흐르고 있는 타이밍에 Tr3에도 최대 사양 전류가 흘러 버림으로써, Tr2가, Tr2에만 Tr2의 최대 사양 전류가 흐르고 있는 이상으로 발열해 버린다.
이 때문에, 도 4a에 나타내는 반도체 장치(1)의 형상 쪽이, 도 4b에 나타내는 반도체 장치(1)의 형상보다 바람직하다고 할 수 있다.
그런데, 사양에 의하여 정해지는 전류 경로란, 해당하는 트랜지스터의 제품 사양서에서 도통 저항(온 저항)이 나타내어지는 전류 경로를 말한다. N개의 세로형 MOS 트랜지스터의 임의의 조합을 자유롭게 전류 경로로 하는 것은 아니고, 용도에 따라 1 이상의 전류 경로와, 각각의 출입구 세로형 MOS 트랜지스터에 있어서의 최대 사양 전류가 설계되어 있고, 제품 사양서에 기재되게 된다.
또한, 본 명세서에 있어서, 이하, 제1 세로형 MOS 트랜지스터를 Tr1, 제2 세로형 MOS 트랜지스터를 Tr2, …, 제N 세로형 MOS 트랜지스터를 TrN이라고도 칭한다.
또, 반도체 장치(1)가 반도체층(40)을 평면에서 보았을 때 장방형인 경우에는, 반도체층(40)을 평면에서 보았을 때, 사양에 의하여 정해지는 1 이상의 전류 경로 각각에 있어서의, 각 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터의 경계선은, 반도체 장치(1)의 장변에 평행인 쪽이, 반도체 장치(1)의 단변에 평행인 것보다 바람직하다.
이에 의하여, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터 사이의 전류가 흐르는 범위를, 비교적 넓게 할 수 있다. 즉, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터에 의하여 정해지는 전류 경로의 도통 저항을 비교적 낮게 할 수 있다.
도 5는, 도 4a, 도 4b와 동일하게, N이 3인 경우의 반도체 장치(1)의 평면도이며, 사양에 의하여 정해지는 전류 경로가, (1) 제1 세로형 MOS 트랜지스터(Tr1)와 제2 세로형 MOS 트랜지스터(Tr2)의 사이에 흐르는 전류 경로와, (2) 제1 세로형 MOS 트랜지스터(Tr1)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로의 2개의 전류 경로이며, (3) 제2 세로형 MOS 트랜지스터(Tr2)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로가, 사양에 의하여 정해지는 전류 경로가 아닐 때의 반도체 장치(1)의 형상의 일례를 나타내는 평면도이다.
도 5에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 장변에 평행이다.
이에 대하여, 도 4a에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 단변에 평행이다.
이 때문에, 반도체층(40)을 평면에서 보았을 때, 도 5에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선 쪽이, 도 4a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선보다 길어지고, 또한, 도 5에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선 쪽이, 도 4a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선보다 길어진다.
이 때문에, 도 5에 나타내는 반도체 장치(1)의 형상 쪽이, 도 4a에 나타내는 반도체 장치(1)의 형상보다 바람직하다고 할 수 있다.
또, 반도체층(40)을 평면에서 보았을 때, 사양에 의하여 정해지는 1 이상의 전류 경로 각각에 있어서의, 각 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터의 경계선은, 반도체 장치(1)의 4개 변 중 어느 것에 대해서도 평행이 아닌 것인 쪽이, 반도체 장치(1)의 4개의 변 중 어느 하나에 대하여 평행인 것보다 바람직하다.
이에 의하여, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터 사이의 전류가 흐르는 범위를, 비교적 넓게 할 수 있다. 즉, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터에 의하여 정해지는 전류 경로의 도통 저항을 비교적 낮게 할 수 있다.
도 6은, 도 4a, 도 4b, 도 5와 동일하게, N이 3인 경우의 반도체 장치(1)의 평면도이며, 사양에 의하여 정해지는 전류 경로가, (1) 제1 세로형 MOS 트랜지스터(Tr1)와 제2 세로형 MOS 트랜지스터(Tr2)의 사이에 흐르는 전류 경로와, (2) 제1 세로형 MOS 트랜지스터(Tr1)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로의 2개의 전류 경로이며, (3) 제2 세로형 MOS 트랜지스터(Tr2)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로가, 사양에 의하여 정해지는 전류 경로가 아닐 때의 반도체 장치(1)의 형상의 일례를 나타내는 평면도이다.
도 6에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 4개 변 중 어느 것에 대해서도 평행이 아니다. 즉, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 4개 변 중 어느 것에 대해서도 비스듬하게 되어 있다.
이에 대하여, 도 4a에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 4개의 변 중 어느 하나에 대하여 평행이다.
이 때문에, 반도체층(40)을 평면에서 보았을 때, 도 6에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선 쪽이, 도 4a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선보다 길어지고, 또한, 도 6에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선 쪽이, 도 4a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선보다 길어진다.
이 때문에, 도 6에 나타내는 반도체 장치(1)의 형상 쪽이, 도 4a에 나타내는 반도체 장치(1)의 형상보다 바람직하다고 할 수 있다.
도 7a와 도 7b는, 각각, N이 3인 경우의 반도체 장치(1)의 평면도이며, 사양에 의하여 정해지는 전류 경로가, (1) 제1 세로형 MOS 트랜지스터(Tr1)와 제2 세로형 MOS 트랜지스터(Tr2)의 사이에 흐르는 전류 경로와, (2) 제1 세로형 MOS 트랜지스터(Tr1)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로와, (3) 제2 세로형 MOS 트랜지스터(Tr2)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로의 3개의 전류 경로일 때의 반도체 장치(1)의 형상의 일례를 나타내는 평면도이다.
도 7a에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, Tr1과 Tr3의 경계선, 및, Tr2와 Tr3의 경계선은, 반도체 장치(1)의 4개의 변 중 어느 하나에 대하여 평행이다.
이에 대하여, 도 7b에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 4개 변 중 어느 것에 대해서도 평행이 아니다. 즉, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 4개 변 중 어느 것에 대해서도 비스듬하게 되어 있다.
이 때문에, 반도체층(40)을 평면에서 보았을 때, 도 7b에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선 쪽이, 도 7a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선보다 길어지고, 또한, 도 7b에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선 쪽이, 도 7a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선보다 길어진다. 나아가서는, 도 7b에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr2와 Tr3의 경계선 쪽이, 도 7a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr2와 Tr3의 경계선보다 길어진다.
이 때문에, 도 7b에 나타내는 반도체 장치(1)의 형상 쪽이, 도 7a에 나타내는 반도체 장치(1)의 형상보다 바람직하다고 할 수 있다.
또, 반도체층(40)을 평면에서 보았을 때, 사양에 의하여 정해지는 1 이상의 전류 경로 각각에 있어서의, 각 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터의 경계선은, 반도체 장치(1)의 4개의 변 중, 제1 변에 평행한 선분과, 제1 변에 직교하는 제2 변에 평행한 선분이 번갈아 접속되어 이루어지는 것인 쪽이, 반도체 장치(1)의 4개의 변 중 어느 하나에 대하여 평행한 1개의 선분인 것보다 바람직하다.
이에 의하여, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터 사이의 전류가 흐르는 범위를, 넓게 할 수 있다. 즉, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터에 의하여 정해지는 전류 경로의 도통 저항을 낮게 할 수 있다.
도 8은, 도 4a, 도 4b, 도 5, 도 6과 동일하게, N이 3인 경우의 반도체 장치(1)의 평면도이며, 사양에 의하여 정해지는 전류 경로가, (1) 제1 세로형 MOS 트랜지스터(Tr1)와 제2 세로형 MOS 트랜지스터(Tr2)의 사이에 흐르는 전류 경로와, (2) 제1 세로형 MOS 트랜지스터(Tr1)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로의 2개의 전류 경로이며, (3) 제2 세로형 MOS 트랜지스터(Tr2)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로가, 사양에 의하여 정해지는 전류 경로가 아닐 때의 반도체 장치(1)의 형상의 일례를 나타내는 평면도이다.
도 8에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 4개의 변 중, 제1 변에 평행한 선분과, 제1 변에 직교하는 제2 변에 평행한 선분이 번갈아 접속되어 이루어진다. 즉, 이들 경계선은, 반도체층(40)을 평면에서 보았을 때, 계단 형상이 된다.
이에 대하여, 도 4a에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 4개의 변 중 어느 하나에 대하여 평행한 1개의 선분이다.
이 때문에, 반도체층(40)을 평면에서 보았을 때, 도 8에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선 쪽이, 도 4a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선보다 길어지고, 또한, 도 8에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선 쪽이, 도 4a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선보다 길어진다.
이 때문에, 도 8에 나타내는 반도체 장치(1)의 형상 쪽이, 도 4a에 나타내는 반도체 장치(1)의 형상보다 바람직하다고 할 수 있다.
도 9는, 도 7a, 도 7b와 동일하게, 각각, N이 3인 경우의 반도체 장치(1)의 평면도이며, 사양에 의하여 정해지는 전류 경로가, (1) 제1 세로형 MOS 트랜지스터(Tr1)와 제2 세로형 MOS 트랜지스터(Tr2)의 사이에 흐르는 전류 경로와, (2) 제1 세로형 MOS 트랜지스터(Tr1)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로와, (3) 제2 세로형 MOS 트랜지스터(Tr2)와 제3 세로형 MOS 트랜지스터(Tr3)의 사이에 흐르는 전류 경로의 3개의 전류 경로일 때의 반도체 장치(1)의 형상의 일례를 나타내는 평면도이다.
도 9에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 4개의 변 중, 제1 변에 평행한 선분과, 제1 변에 직교하는 제2 변에 평행한 선분이 번갈아 접속되어 이루어진다. 즉, 이들 경계선은, 반도체층(40)을 평면에서 보았을 때, 계단 형상이 된다.
이에 대하여, 도 7a에 나타내는 반도체 장치(1)의 형상에 의하면, 반도체층(40)을 평면에서 보았을 때, Tr1과 Tr2의 경계선, 및, Tr1과 Tr3의 경계선은, 반도체 장치(1)의 4개의 변 중 어느 하나에 대하여 평행한 1개의 선분이다.
이 때문에, 반도체층(40)을 평면에서 보았을 때, 도 9에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선 쪽이, 도 7a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr2의 경계선보다 길어지고, 또한, 도 9에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선 쪽이, 도 7a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr1과 Tr3의 경계선보다 길어진다. 나아가서는, 도 9에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr2와 Tr3의 경계선 쪽이, 도 7a에 나타내는 반도체 장치(1)의 형상에 있어서의 Tr2와 Tr3의 경계선보다 길어진다.
이 때문에, 도 9에 나타내는 반도체 장치(1)의 형상 쪽이, 도 7a에 나타내는 반도체 장치(1)의 형상보다 바람직하다고 할 수 있다.
[1-4. 반도체 장치의 형상의 구체예]
이하, 반도체 장치(1)의 형상의 구체예에 대하여, 도면을 이용하여 예시한다.
이하의 도면에 있어서, XA(X는, 숫자)라는 기재는, 그 장소에 위치하는 세로형 MOS 트랜지스터의 최대 사양 전류[A]를 의미한다.
도 10a, 도 10b, 도 10c, 도 10d는, 각각, N이 3인 경우의 반도체 장치(1)의 평면도이다.
반도체층(40)을 평면에서 보았을 때의, 제1 세로형 MOS 트랜지스터(10)의 면적을 S1, 제2 세로형 MOS 트랜지스터(20)의 면적을 S2, …, 제N 세로형 MOS 트랜지스터의 면적을 SN으로 한다.
도 10a는, I1=I2=I3의 경우의 일례이다. 이 예에서는, I1=1[A], I2=1[A], I3=1[A]로 되어 있다. 이 때문에, S1:S2:S3=12:12:12로 되어 있다.
도 10b는, I1=I2>I3의 경우의 일례이다. 이 예에서는, I1=1.5[A], I2=1.5[A], I3=1[A]로 되어 있다. 이 때문에, S1:S2:S3=1.52:1.52:12로 되어 있다.
도 10c는, I1>I2=I3의 경우의 일례이다. 이 예에서는, I1=2[A], I2=1[A], I3=1[A]로 되어 있다. 이 때문에, S1:S2:S3=22:12:12로 되어 있다.
도 10d는, I1>I2>I3의 경우의 일례이다. 이 예에서는, I1=3[A], I2=2[A], I3=1[A]로 되어 있다. 이 때문에, S1:S2:S3=32:22:12로 되어 있다.
도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 도 11f, 도 11g, 도 11h, 도 11i, 도 11j는, 각각, N이 4인 경우의 반도체 장치(1)의 평면도이다.
도 11a, 도 11b는, I1=I2=I3=I4의 경우의 일례이다. 이 예에서는, I1=1[A], I2=1[A], I3=1[A], I4=1[A]로 되어 있다. 이 때문에, S1:S2:S3:S4=12:12:12:12로 되어 있다.
도 11c, 도 11d는, I1=I2=I3>I4의 경우의 일례이다. 이 예에서는, I1=1[A], I2=1[A], I3=1[A], I4=0.3[A]으로 되어 있다. 이 때문에, S1:S2:S3:S4=12:12:12:0.32로 되어 있다.
도 11e는, I1=I2>I3=I4의 경우의 일례이다. 이 예에서는, I1=1[A], I2=1[A], I3=0.6[A], I4=0.6[A]으로 되어 있다. 이 때문에, S1:S2:S3:S4=12:12:0.62:0.62로 되어 있다.
도 11f는, I1>I2=I3=I4, 또한, I1≠I2+I3+I4의 경우의 일례이다. 이 예에서는, I1=1.5[A], I2=0.8[A], I3=0.8[A], I4=0.8[A]로 되어 있다. 이 때문에, S1:S2:S3:S4=1.52:0.82:0.82:0.82로 되어 있다.
도 11g는, I1>I2=I3=I4, 또한, I1=I2+I3+I4의 경우의 일례이다. 이 예에서는, I1=3[A], I2=1[A], I3=1[A], I4=1[A]로 되어 있다. 이 때문에, S1:S2:S3:S4=32:12:12:12로 되어 있다.
도 11h는, I1>I2>I3=I4의 경우의 일례이다. 이 예에서는, I1=1.4[A], I2=1.1[A], I3=0.5[A], I4=0.5[A]로 되어 있다. 이 때문에, S1:S2:S3:S4=1.42:1.12:0.52:0.52로 되어 있다.
도 11i는, I1>I2>I3>I4, 또한, I1=I2+I3+I4의 경우의 일례이다. 이 예에서는, I1=2.5[A], I2=1.3[A], I3=0.7[A], I4=0.5[A]로 되어 있다. 이 때문에, S1:S2:S3:S4=2.52:1.32:0.72:0.52로 되어 있다.
도 11j는, I1>I2>I3>I4, 또한, I1≠I2+I3+I4의 경우의 일례이다. 이 예에서는, I1=1.7[A], I2=1.3[A], I3=0.7[A], I4=0.5[A]로 되어 있다. 이 때문에, S1:S2:S3:S4=1.72:1.32:0.72:0.52로 되어 있다.
이하, N개의 세로형 MOS 트랜지스터의 최대 사양 전류가 특정 조건을 만족하는 반도체 장치(1)에 대하여 설명한다. 편의상, 이 반도체 장치(1)를, 제1 특정 반도체 장치라고도 칭한다.
제1 특정 반도체 장치는, N개의 세로형 MOS 트랜지스터 중 1개가, 이하의 조건을 만족하는 특정 세로형 MOS 트랜지스터인 반도체 장치(1)를 말한다. 그 조건이란, 최대 사양 전류가, N개의 세로형 MOS 트랜지스터 중 K(K는, 2 이상 N-1 이하의 정수)개의 세로형 MOS 트랜지스터의 최대 사양 전류의 합과 동일하다고 하는 조건이다.
이와 같은 제1 특정 반도체 장치는, 특정 세로형 MOS 트랜지스터와, 각 상기 K개의 세로형 MOS 트랜지스터 사이의 전류 경로 각각에 대하여, 각 상기 K개의 세로형 MOS 트랜지스터의 최대 사양 전류를 흐르게 한 경우에, 특정 세로형 MOS 트랜지스터에 흐르는 전류가, 그 특정 세로형 MOS 트랜지스터의 최대 사양 전류가 되는 관계가 되어 있는 경우에 적합하다.
N이 4인 경우의 제1 특정 반도체 장치의 형상의 구체예는, 예를 들면, 도 11g, 도 11i에 예시된다.
이하, N개의 세로형 MOS 트랜지스터의 최대 사양 전류와 소스 패드의 수 및 형상이 특정 조건을 만족하는 반도체 장치(1)에 대하여 설명한다. 편의상, 이 반도체 장치(1)를, 제2 특정 반도체 장치라고도 칭한다.
제2 특정 반도체 장치는, N개의 세로형 MOS 트랜지스터 중 적어도 1개가, 이하의 조건을 만족하는 특정 세로형 MOS 트랜지스터인 반도체 장치(1)를 말한다. 그 조건이란, 갖는 소스 패드가 1개이며, 반도체층(40)을 평면에서 보았을 때, 갖는 게이트 패드 및 소스 패드가, 정원형이며, N개의 세로형 MOS 트랜지스터 각각이 갖는 게이트 패드 및 소스 패드 중에, 특정 세로형 MOS 트랜지스터가 갖는 게이트 패드 및 소스 패드보다 유의하게 면적이 작은 게이트 패드 및 소스 패드가 존재하지 않는다고 하는 조건이다.
이와 같은 제2 특정 반도체 장치는, 특정 세로형 MOS 트랜지스터를, N개의 세로형 MOS 트랜지스터의 공통 드레인 영역의 전압을 모니터하는 트랜지스터로서 이용하는 경우에 적합하다. 이것은, 특정 세로형 MOS 트랜지스터는, 대전류를 흐르게 할 필요가 없고, 미소한 전류를 흐르게 할 수만 있으면 되기 때문에, 특정 세로형 MOS 트랜지스터의 소스 패드는, 필요 최소한의 수(즉 1개)이고, 또한, 최소 사이즈로 충분하다. 그리고, 특정 세로형 MOS 트랜지스터의 소스 패드를, 1개이고 또한 최소 사이즈로 함으로써, 다른 세로형 MOS 트랜지스터의 소스 패드용 영역을 최대한으로 확보할 수 있기 때문이다.
도 12는, 제2 특정 반도체 장치의 소스 패드의 구성의 일례를 나타내는 평면도이다.
도 12는, N이 3이며, 특정 세로형 MOS 트랜지스터의 수가 1인 경우의 예이며, 영역(A3) 내에 형성된 제3 세로형 MOS 트랜지스터가 특정 세로형 MOS 트랜지스터이며, 영역(A1) 내에 형성된 제1 세로형 MOS 트랜지스터와 영역(A2) 내에 형성된 제2 세로형 MOS 트랜지스터가, 특정 세로형 MOS 트랜지스터가 아닌 세로형 MOS 트랜지스터로 되어 있는 경우의 예로 되어 있다.
도 12에 나타내는 바와 같이, 특정 세로형 MOS 트랜지스터인 제3 세로형 MOS 트랜지스터가 갖는 소스 패드는 제3 소스 패드(131) 중 1개뿐이고, 반도체층(40)을 평면에서 보았을 때, 3개의 세로형 MOS 트랜지스터가 갖는 소스 패드 및 게이트 패드 중에, 특정 세로형 MOS 트랜지스터인 제3 세로형 MOS 트랜지스터가 갖는 제3 소스 패드(131) 및 제3 게이트 패드(139)보다 유의하게 면적이 작은 소스 패드 및 게이트 패드가 존재하고 있지 않다.
이하, 제2 특정 반도체 장치의 형상의 구체예에 대하여, 도면을 이용하여 예시한다.
도 13a, 도 13b는, 각각, N이 3이고, 특정 세로형 MOS 트랜지스터의 수가 1이며, 제3 세로형 MOS 트랜지스터가 특정 세로형 MOS 트랜지스터인 경우의 반도체 장치(1)의 평면도이다.
도 13a는, I1=I2의 경우의 일례이다. 이 예에서는, I1=1[A], I2=1[A], I3≪1[A]로 되어 있다.
도 13b는, I1>I2의 경우의 일례이다. 이 예에서는, I1=3[A], I2=2[A], I3≪1[A]로 되어 있다.
도 14a, 도 14b는, 각각, N이 4이고, 특정 세로형 MOS 트랜지스터의 수가 2이며, 제3 세로형 MOS 트랜지스터와 제4 세로형 MOS 트랜지스터가 특정 세로형 MOS 트랜지스터인 경우의 반도체 장치(1)의 평면도이다.
도 14a는, I1=I2의 경우의 일례이다. 이 예에서는, I1=1[A], I2=1[A], I3≪1[A], I4≪1[A]로 되어 있다.
도 14b는, I1>I2의 경우의 일례이다. 이 예에서는, I1=3[A], I2=2[A], I3≪1[A], I4≪1[A]로 되어 있다.
이하, 반도체 장치(1)에 있어서의 게이트 패드의 바람직한 배치 위치에 대하여 설명한다.
(1) N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 제1 전류 경로에 있어서의, 제1 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터는, 반도체층(40)을 평면에서 보았을 때 서로 인접하고, (2) N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 제2 전류 경로에 있어서의, 제2 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제3 출입구 세로형 MOS 트랜지스터는, 반도체층(40)을 평면에서 보았을 때 서로 인접하고, (3) N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 제3 전류 경로에 있어서의, 제3 전류 경로의 입구 또는 출구에 위치하는 제2 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제3 출입구 세로형 MOS 트랜지스터는, 반도체층(40)을 평면에서 보았을 때 서로 인접하는 경우에는, 제3 출입구 세로형 MOS 트랜지스터의 게이트 패드는, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계선의 연장선 상에 위치하는 것이 바람직하다.
도 15는, N이 3인 경우의 반도체 장치(1)이며, 상기 바람직한 위치에 제3 출입구 세로형 MOS 트랜지스터의 게이트 패드(139)가 배치된 반도체 장치(1)의 평면도이다.
도 15에 나타내는 바와 같이, 제3 출입구 세로형 MOS 트랜지스터인 제3 세로형 MOS 트랜지스터의 게이트 패드(139)는, 반도체층(40)을 평면에서 보았을 때, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계선의 연장선 상에 위치하고 있다.
상기 위치에 제3 출입구 세로형 MOS 트랜지스터의 게이트 패드(139)를 배치함으로써, 반도체층(40)을 평면에서 보았을 때, 제2 전류 경로 및 제3 전류 경로 상의 제3 영역(A3)에 제3 출입구 세로형 MOS 트랜지스터의 소스 패드(131)를 배치하기 위한 영역을 최대한 확보할 수 있게 되기 때문에, 제2 전류 경로 및 제3 전류 경로의 저항값을 억제할 수 있다.
또, 이때, 제3 출입구 세로형 MOS 트랜지스터 쪽이, 제1 출입구 세로형 MOS 트랜지스터 및 제2 출입구 세로형 MOS 트랜지스터보다, 최대 사양 전류가 작은 경우에는, 제1 출입구 세로형 MOS 트랜지스터의 게이트 패드는, 제1 출입구 세로형 MOS 트랜지스터와 제3 출입구 세로형 MOS 트랜지스터의 경계 부근에 배치하지 않는 것이 바람직하고, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드는, 제2 출입구 세로형 MOS 트랜지스터와 제3 출입구 세로형 MOS 트랜지스터의 경계 부근에 배치하지 않는 것이 바람직하다.
도 16은, 도 15에 나타내는 반도체 장치(1)에 있어서, 제3 출입구 세로형 MOS 트랜지스터 쪽이, 제1 출입구 세로형 MOS 트랜지스터 및 제2 출입구 세로형 MOS 트랜지스터보다, 최대 사양 전류가 작은 경우에, 제1 출입구 세로형 MOS 트랜지스터의 게이트 패드(119)와, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 배치가 바람직하지 않은 영역을 기재한, 반도체 장치(1)의 평면도이다.
도 16에 있어서, 영역 B1은, 제1 출입구 세로형 MOS 트랜지스터의 게이트 패드(119)와, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 배치가 바람직하지 않은 영역이다.
또한, 반도체층(40)을 평면에서 보았을 때의, 제1 출입구 세로형 MOS 트랜지스터의, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계선에 대하여 직교하는 방향에 있어서의 폭이, 제1 출입구 세로형 MOS 트랜지스터의 게이트 패드(119)의 직경의 2배를 초과하여 큰 경우에는, 제1 출입구 세로형 MOS 트랜지스터의 게이트 패드(119)는, 또한, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계 부근에 배치하지 않는 것이 바람직하다.
상기 위치에 제1 출입구 세로형 MOS 트랜지스터의 게이트 패드(119)를 배치하지 않음으로써, 게이트 패드(119)가, 제1 전류 경로에 흐르는 전류의 방해가 되는 것이 억제되기 때문에, 제1 전류 경로의 저항값을 억제할 수 있다.
마찬가지로, 반도체층(40)을 평면에서 보았을 때의, 제2 출입구 세로형 MOS 트랜지스터의, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계선에 대하여 직교하는 방향에 있어서의 폭이, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 직경의 2배를 초과하여 큰 경우에는, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)는, 또한, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계 부근에 배치하지 않는 것이 바람직하다.
상기 위치에 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)를 배치하지 않음으로써, 게이트 패드(129)가, 제1 전류 경로에 흐르는 전류의 방해가 되는 것이 억제되기 때문에, 제1 전류 경로의 저항값을 억제할 수 있다.
도 17은, 도 15에 나타내는 반도체 장치(1)에 있어서, 반도체층(40)을 평면에서 보았을 때의, 제1 출입구 세로형 MOS 트랜지스터의, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계선에 대하여 직교하는 방향에 있어서의 폭이, 제1 출입구 세로형 MOS 트랜지스터의 게이트 패드(119)의 직경의 2배를 초과하여 크고, 또한, 제2 출입구 세로형 MOS 트랜지스터의, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계선에 대하여 직교하는 방향에 있어서의 폭이, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 직경의 2배를 초과하여 큰 경우에 있어서의, 제1 출입구 세로형 MOS 트랜지스터의 게이트 패드(119)와, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 배치가 바람직하지 않은 영역을 기재한, 반도체 장치(1)의 평면도이다.
도 17에 있어서, 영역 B2는, 제1 출입구 세로형 MOS 트랜지스터의 게이트 패드(119)의 배치가 바람직하지 않은 영역이며, 영역 B3은, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 배치가 바람직하지 않은 영역이다.
또, (1) N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 제1 전류 경로에 있어서의, 제1 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터는, 반도체층(40)을 평면에서 보았을 때 서로 인접하고, (2) N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 제2 전류 경로에 있어서의, 제2 전류 경로의 입구 또는 출구에 위치하는 제2 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제3 출입구 세로형 MOS 트랜지스터는, 반도체층(40)을 평면에서 보았을 때 서로 인접하고, (3) 제1 출입구 세로형 MOS 트랜지스터와 제3 출입구 세로형 MOS 트랜지스터에 의하여 정해지는 전류 경로는, 사양에 의하여 정해지는 전류 경로 중 어느 것에도 해당하지 않고, 제1 출입구 세로형 MOS 트랜지스터와 제3 출입구 세로형 MOS 트랜지스터는, 반도체층(40)을 평면에서 보았을 때 서로 인접하고 있는 경우에는, 제3 출입구 세로형 MOS 트랜지스터의 게이트 패드는, 제2 출입구 세로형 MOS 트랜지스터와 제3 세로형 MOS 트랜지스터의 경계선보다, 제1 출입구 세로형 MOS 트랜지스터와 제3 세로형 MOS 트랜지스터의 경계선의 근방에 위치하는 것이 바람직하다.
도 18은, N이 3인 경우의 반도체 장치(1)이며, 상기 바람직한 위치에 제3 출입구 세로형 MOS 트랜지스터의 게이트 패드가 배치된 반도체 장치(1)의 평면도이다.
도 18에 나타내는 바와 같이, 제3 출입구 세로형 MOS 트랜지스터인 제3 세로형 MOS 트랜지스터의 게이트 패드(139)는, 반도체층(40)을 평면에서 보았을 때, 제2 출입구 세로형 MOS 트랜지스터와 제3 세로형 MOS 트랜지스터의 경계선보다, 제1 출입구 세로형 MOS 트랜지스터와 제3 세로형 MOS 트랜지스터의 경계선의 근방에 위치하고 있다.
상기 위치에 제3 출입구 세로형 MOS 트랜지스터의 게이트 패드(139)를 배치함으로써, 반도체층(40)을 평면에서 보았을 때, 제2 전류 경로 상의 제3 영역(A3)에 제3 출입구 세로형 MOS 트랜지스터의 소스 패드를 배치하기 위한 영역을 최대한 확보할 수 있게 되기 때문에, 제2 전류 경로의 저항값을 억제할 수 있다.
또, 이때, 제3 출입구 세로형 MOS 트랜지스터 쪽이, 제1 출입구 세로형 MOS 트랜지스터 및 제2 출입구 세로형 MOS 트랜지스터보다, 최대 사양 전류가 작은 경우에는, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드는, 제2 출입구 세로형 MOS 트랜지스터와 제3 출입구 세로형 MOS 트랜지스터의 경계 부근에 배치하지 않는 것이 바람직하다.
도 19는, 도 18에 나타내는 반도체 장치(1)에 있어서, 제3 출입구 세로형 MOS 트랜지스터 쪽이, 제1 출입구 세로형 MOS 트랜지스터 및 제2 출입구 세로형 MOS 트랜지스터보다, 최대 사양 전류가 작은 경우에, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 배치가 바람직하지 않은 영역을 기재한, 반도체 장치(1)의 평면도이다.
도 19에 있어서, 영역 B4는, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 배치가 바람직하지 않은 영역이다.
또한, 반도체층(40)을 평면에서 보았을 때의, 제2 출입구 세로형 MOS 트랜지스터의, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계선에 대하여 직교하는 방향에 있어서의 폭이, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 직경의 2배를 초과하여 큰 경우에는, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)는, 또한, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계 부근에 배치하지 않는 것이 바람직하다.
상기 위치에 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)를 배치하지 않음으로써, 게이트 패드(129)가, 제1 전류 경로에 흐르는 전류의 방해가 되는 것이 억제되기 때문에, 제1 전류 경로의 저항값을 억제할 수 있다.
도 20은, 도 18에 나타내는 반도체 장치(1)에 있어서, 반도체층(40)을 평면에서 보았을 때의, 제2 출입구 세로형 MOS 트랜지스터의, 제1 출입구 세로형 MOS 트랜지스터와 제2 출입구 세로형 MOS 트랜지스터의 경계선에 대하여 직교하는 방향에 있어서의 폭이, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 직경의 2배를 초과하여 큰 경우에 있어서의, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 배치가 바람직하지 않은 영역을 기재한, 반도체 장치(1)의 평면도이다.
도 20에 있어서, 영역 B5는, 제2 출입구 세로형 MOS 트랜지스터의 게이트 패드(129)의 배치가 바람직하지 않은 영역이다.
이하, 다양한 형상의 반도체 장치(1)에 있어서의, 게이트 패드의 배치가 바람직하지 않은 영역의 구체예에 대하여, 도면을 이용하여 예시한다.
도 21a, 도 21b, 도 21c, 도 21d, 도 21e, 도 21f, 도 21g, 도 21h는, 각각, 반도체 장치(1)의 평면도이다.
도 21a, 도 21b, 도 21c, 도 21d, 도 21e, 도 21f, 도 21g, 도 21h에서는, 게이트 패드의 배치가 바람직하지 않은 영역을, 해칭으로 둘러싼 영역으로서 도시하고 있다.
[1-5. 공통 드레인 영역에 접속된 패드를 갖는 구성예]
반도체 장치(1)는, 또한, 반도체층(40)의 상면에, N개의 세로형 MOS 트랜지스터의 공통 드레인 영역에 접속된 드레인 패드를 갖는 구성이어도 된다.
도 22a는, 드레인 패드를 추가로 갖는 구성의 반도체 장치(1)의 구조의 일례를 나타내는 단면도이다. 도 22b는, 드레인 패드를 추가로 갖는 구성의 반도체 장치(1)의 구조의 일례를 나타내는 평면도이다. 도 22a는, 도 22b에 있어서의 I-I에 있어서의 단면도를 나타낸다.
도 22b에 나타내는 바와 같이, 반도체 장치(1)는 드레인 패드(141)를 추가로 가져도 된다.
드레인 패드(141)를 추가로 갖는 반도체 장치(1)는, 도 22a에 나타내는 바와 같이, 고농도 불순물층(38)과, 드레인 전극(81)을 구비한다.
드레인 전극(81)은, 부분(82)과 부분(83)으로 이루어지고, 부분(82)은, 부분(83)을 통하여 고농도 불순물층(38)(후술)에 접속되어 있다.
드레인 전극(81)의 부분(82)은, 제1 소스 전극(11)의 부분(12)과 동일하게, 페이스 다운 실장에 있어서의 리플로 시에 땜납과 접합되는 층이고, 한정되지 않는 일례로서, 니켈, 티탄, 텅스텐, 팔라듐 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다. 부분(82)의 표면에는, 금 등의 도금이 실시되어도 된다.
드레인 전극(81)의 부분(83)은, 부분(82)과 고농도 불순물층(38)을 접속하는 층이고, 한정되지 않는 일례로서, 알루미늄, 구리, 금, 은 중 어느 1개 이상을 포함하는 금속 재료로 구성되어도 된다.
드레인 패드(141)는, 드레인 전극(81)이 반도체 장치(1)의 상면에 부분적으로 노출된 영역, 이른바 단자의 부분을 가리킨다.
고농도 불순물층(38)은, 반도체층(40) 내에 있어서, 반도체 기판(32), 저농도 불순물층(33), 및, 부분(83)에 접촉하여 형성되며, 반도체 기판(32)의 제1 도전형의 불순물의 농도보다 높은 농도의 제1 도전형의 불순물을 포함한다.
이 때문에, 고농도 불순물층(38)은, N개의 세로형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하는 반도체 기판(32) 및 저농도 불순물층(33)과, 드레인 전극(81)을 전기적으로 접속한다.
그런데, 여기까지의 설명은, 세로형 MOS 트랜지스터에 의거하여 행했지만, 본 개시는 이에 한정될 필요는 없다. 세로형 MOS 트랜지스터를, 세로형 트랜지스터로 해도 유효하다. 세로형 트랜지스터란, 세로형 MOS 트랜지스터 외에, 세로형 바이폴라 트랜지스터(BJT)와 세로형 절연 게이트형 바이폴라 트랜지스터(IGBT)를 들 수 있다. 당업자에게 있어서 BJT나 IGBT의 기본적인 구조 및 기능에 대해서는 잘 알려져 있기 때문에 상세 설명은 생략하지만, MOS 트랜지스터와의 유사성은 다음과 같이 이해할 수 있다. 즉, 세로형 BJT인 경우는, 상기 설명에 있어서, 소스를 이미터로, 드레인을 컬렉터로, 보디를 베이스로 대체하여 이해할 수 있다. 또, 게이트 전극은 베이스 전극으로 대체할 수 있다. 세로형 IGBT의 경우는, 상기 설명에 있어서, 소스를 이미터로, 드레인을 컬렉터로 대체하여 이해할 수 있다. 또한, 세로형이란, 반도체 장치의 수직 방향으로 채널이 형성되고, 전류가 흐르는 구조인 것을 말한다.
또한, 반도체 장치(1)가 세로형 트랜지스터인 경우, 드레인 패드를 갖는 대신에, 반도체층(40)의 하면에 접촉하여 형성된 금속층(30)(즉, N개의 세로형 트랜지스터에 공통되는 공통 전극)과 접속하고, 반도체층(40)의 상면 측으로 인회(引回)되어 형성되는 공통 단자를 갖는 구성이더라도 상관없다. N개의 세로형 트랜지스터는, 원래 반도체층(40)의 상면 측에, 세로형 트랜지스터의 도통을 제어하는 제어 전극(세로형 MOS 트랜지스터의 예에서는, 게이트 전극)과 접속하는 제어 패드(세로형 MOS 트랜지스터의 예에서는 게이트 패드)와, N개의 세로형 트랜지스터가, 외부로부터 전류를 유입하거나, 또는 외부로 전류를 유출하는 외부 접속 전극(세로형 MOS 트랜지스터의 예에서는 소스 전극)과 접속하는 1 이상의 외부 접속 패드(세로형 MOS 트랜지스터의 예에서는 소스 패드)가 구비된다. N개의 세로형 트랜지스터로 이루어지는 반도체 장치(1)에 있어서는, 공통 단자를 N개의 세로형 트랜지스터에 외부로부터 전류가 유입되는 외부 입력 단자로 하고, 또한, N개의 세로형 트랜지스터 각각이 갖는 1 이상의 외부 접속 패드 각각을 N개의 세로형 트랜지스터로부터 외부로 전류가 유출되는 외부 출력 단자로 해도 된다. 반도체층(40)의 하면이란, N개의 세로형 트랜지스터가 형성된 한쪽의 주면과 배향하는, 다른 쪽의 주면이다.
도 23은, 반도체 장치(1)가 세로형 트랜지스터인 경우에 있어서, 공통 단자를 추가로 갖는 구성의 반도체 장치(1)의 구조의 일례를 나타내는 단면도이다.
도 23에 나타내는 바와 같이, 반도체 장치(1)는, 반도체 장치(1)가 세로형 트랜지스터인 경우에, 공통 단자(300)를 추가로 갖는 구성이어도 된다.
(실시 형태 2)
이하, 실시 형태 2에 따른 전지 보호 시스템에 대하여 설명한다.
[2-1. 전지 보호 시스템의 구성]
도 24는, 실시 형태 2에 따른 전지 보호 시스템(100)의 구성의 일례를 나타내는 회로도이다.
도 24에 나타내는 바와 같이, 전지 보호 시스템(100)은, 전지 보호 회로(50)와, 충방전 제어 IC(60)를 구비한다.
또, 전지 보호 회로(50)는, 제1 반도체 장치(1a)와, 제2 반도체 장치(1b)와, N-1개의 전지 셀(5)과, 제1 단자(61)와, 제2 단자(62)를 구비한다.
충방전 제어 IC(60)는, 제1 반도체 장치(1a)와 제2 반도체 장치(1b)를 제어하고, N-1개의 전지 셀(5)의 충방전을 제어한다.
제1 반도체 장치(1a)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, N개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태(ON 상태)와 비도통 상태(OFF 상태)는, 충방전 제어 IC(60)에 의하여 제어된다.
도 24 이후에 있어서, 제어 IC로부터 뻗어 각 반도체 장치까지 도달하는 화살표는, 각 반도체 장치를 제어하는 신호가 제어 IC로부터 발신되고 있는 것을 나타내고 있다. 실제는, 제어 IC와, 각 반도체 장치를 구성하는 세로형 MOS 트랜지스터 각각의 게이트 패드가 전기적으로 접속되고, 각각의 세로형 MOS 트랜지스터의 도통 상태를 제어하는 것이지만, 도 24 이후에서는 그 표시의 번잡함을 피하기 위하여 화살표를 이용하고 있다.
제2 반도체 장치(1b)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, N개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 충방전 제어 IC(60)에 의하여 제어된다.
제1 단자(61)는, 제1 반도체 장치(1a)가 구비하는 N개의 세로형 MOS 트랜지스터 중 1개의 단자 접속 세로형 MOS 트랜지스터(2a)의 1 이상의 소스 패드와 접속된다.
제2 단자(62)는, 제2 반도체 장치(1b)가 구비하는 N개의 세로형 MOS 트랜지스터 중 1개의 단자 접속 세로형 MOS 트랜지스터(2b)의 1 이상의 소스 패드와 접속된다.
N-1개의 전지 셀(5)은, 각각의 양극이, 제1 반도체 장치(1a)가 구비하는 N개의 세로형 MOS 트랜지스터 중, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
또, N-1개의 전지 셀(5)은, 각각의 음극이, 제2 반도체 장치(1b)가 구비하는 N개의 세로형 MOS 트랜지스터 중, 단자 접속 세로형 MOS 트랜지스터(2b)를 제외한 N-1개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
[2-2. 전지 보호 시스템의 동작]
이하, 상기 구성의 전지 보호 시스템(100)이 행하는 동작에 대하여 설명한다.
도 25a는, 전지 보호 시스템(100)이 N-1개의 전지 셀(5)을 충전하는 모습을 나타내는 모식도이다. 도 25a에 있어서, 파선의 화살표 각각은, N-1개의 전지 셀(5) 각각의 충전 경로를 나타낸다.
충방전 제어 IC(60)는, 충전 시에, 제1 반도체 장치(1a)의, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터(도 25a 중의 파선으로 둘러싸인 세로형 MOS 트랜지스터)를 도통 상태로 하고, 제2 반도체 장치(1b)의 단자 접속 세로형 MOS 트랜지스터(2b)를 도통 상태로 함으로써, N-1개의 전지 셀(5)을 동시에, 병렬로 충전한다.
또, 도 25a에는 도시하고 있지 않지만, 충방전 제어 IC(60)는, N-1개의 전지 셀(5) 중 1개, 또는, N-1개 모두가 아닌 복수 개의 전지 셀(5)만을 선택적으로 동시에, 병렬로 충전해도 된다.
충방전 제어 IC(60)는, 충전 시에 있어서, 충전에 관련된 이상을 검지한 경우에, 제2 반도체 장치(1b)의 단자 접속 세로형 MOS 트랜지스터(2b)를 도통 상태로부터 비도통 상태로 변경함으로써, N-1개의 전지 셀(5)의 충전을 정지한다.
이에 의하여, N-1개의 전지 셀(5)은, 충전에 관련된 이상에 의한 악영향으로부터 보호된다.
또, 충방전 제어 IC(60)는, 충전 시에 있어서, 충전에 관련된 이상을 검지한 경우에, 제1 반도체 장치(1a)의, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터(도 25a 중의 파선으로 둘러싸인 세로형 MOS 트랜지스터) 중, 검지한 이상에 관계하는 전지 셀(5)이 접속되는 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, 해당하는 전지 셀(5)의 충전을 정지한다.
이에 의하여, 해당하는 전지 셀(5)은, 충전에 관련된 이상에 의한 악영향으로부터 보호된다.
도 25b는, 전지 보호 시스템(100)이 N-1개의 전지 셀(5)을 방전하는 모습을 나타내는 모식도이다. 도 25b에 있어서, 파선의 화살표 각각은, N-1개의 전지 셀(5) 각각의 방전 경로를 나타낸다.
충방전 제어 IC(60)는, 방전 시에, 제2 반도체 장치(1b)의, 단자 접속 세로형 MOS 트랜지스터(2b)를 제외한 N-1개의 세로형 MOS 트랜지스터(도 25b 중의 파선으로 둘러싸인 세로형 MOS 트랜지스터)를 도통 상태로 하고, 제1 반도체 장치(1a)의 단자 접속 세로형 MOS 트랜지스터(2a)를 도통 상태로 함으로써, N-1개의 전지 셀(5)을 동시에, 병렬로 방전한다.
또, 도 25b에는 도시하고 있지 않지만, 충방전 제어 IC(60)는, N-1개의 전지 셀(5) 중 1개, 또는, N-1개 모두가 아닌 복수 개의 전지 셀(5)만을 선택적으로 동시에, 병렬로 방전해도 된다.
충방전 제어 IC(60)는, 방전 시에 있어서, 방전에 관련된 이상을 검지한 경우에, 제1 반도체 장치(1a)의 단자 접속 세로형 MOS 트랜지스터(2a)를 도통 상태로부터 비도통 상태로 변경함으로써, N-1개의 전지 셀(5)의 방전을 정지한다.
이에 의하여, N-1개의 전지 셀(5)은, 방전에 관련된 이상에 의한 악영향으로부터 보호된다.
또, 충방전 제어 IC(60)는, 방전 시에 있어서, 방전에 관련된 이상을 검지한 경우에, 제2 반도체 장치(1b)의, 단자 접속 세로형 MOS 트랜지스터(2b)를 제외한 N-1개의 세로형 MOS 트랜지스터(도 25b 중의 파선으로 둘러싸인 세로형 MOS 트랜지스터) 중, 검지한 이상에 관계하는 전지 셀(5)이 접속되는 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, 해당하는 전지 셀(5)의 방전을 정지한다.
이에 의하여, 해당하는 전지 셀(5)은, 방전에 관련된 이상에 의한 악영향으로부터 보호된다.
본 실시 형태 2에 있어서의 반도체 장치(1a)에 대하여 서술해 둔다. 반도체 장치(1a)의 제품 사양서에서는, N개 있는 세로형 MOS 트랜지스터 중, 단자 접속 세로형 MOS 트랜지스터(2a)와 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터가, 각각 한쪽과 다른 쪽의 출입구 세로형 MOS 트랜지스터가 되는, N-1의 전류 경로가 정해진다. 단자 접속 세로형 MOS 트랜지스터(2a)는, 정해진 N-1의 전류 경로 모두에 있어서 공통된, 한쪽 또는 다른 쪽의 출입구 세로형 MOS 트랜지스터이다. 실시 형태 2에 있어서는, 규정된 N-1의 전류 경로는 전기적으로 등가이기 때문에, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터에 있어서 각각의 최대 사양 전류(이것을 Ia[A]라 한다)는 동일하다. 또한, 단자 접속 세로형 MOS 트랜지스터(2a)의 최대 사양 전류(이것을 In[A]이라 한다)는, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류 Ia의 합과 같아진다(In=Ia×(N-1)). 따라서, 반도체 장치(1a)는, 단자 접속 세로형 MOS 트랜지스터(2a)를 특정 세로형 MOS 트랜지스터로 하는, 제1 특정 반도체 장치이다.
또, 반도체 장치(1a)의 제품 사양서에서는, 단자 접속 세로형 MOS 트랜지스터(2a)에 최대 사양 전류 In이 흐르고, 또한, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 트랜지스터 각각에 최대 사양 전류 Ia가 흐를 때의, 정해진 N-1의 전류 경로 각각의 도통 저항(온 저항)이 기재된다. N-1개의 전류 경로는 전기적으로 등가이기 때문에 도통 저항(온 저항, 이것을 Ran[Ω]이라 한다)은 모두 동일하다. 이 때문에 제품 사양서에서는, 중복을 피하여 1의 도통 저항만을 기재하는 경우가 있다. 또한, 도통 저항(온 저항)을 평가할 때의 전류값은, N개의 세로형 MOS 트랜지스터 각각에 대하여 제품 사양서에 기재된다. 도통 저항(온 저항)을 평가할 때의 전류값은, N개의 세로형 MOS 트랜지스터 각각에 대하여 규정되는 최대 정격 전류의 50%의 전류값 또는 당해 최대 정격 전류 이하의 전류값이다. 도통 저항을 평가할 때에, N개의 세로형 MOS 트랜지스터 각각에 흐르게 하는 전류값으로서 제품 사양서에 기재되는 전류값을, N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류라고 이해해도 된다. 또, 제품 사양서에 기재되는 N개의 세로형 MOS 트랜지스터 각각의 최대 정격 전류를, N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류라고 이해해도 된다.
그런데, N-1의 전류 경로를 전기적으로 등가인 것으로 하기 위하여, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터의 면적(이것을 Sa라 한다)을 모두 동일하게 하고, 또한 단자 접속 세로형 MOS 트랜지스터(2a)의 면적(이것을 Sn이라 한다)은, N개의 세로형 MOS 트랜지스터 중에서 가장 큰 면적으로 하는 것이 바람직하다(Sn>Sa). 이것은, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터의 최대 사양 전류가 모두 같고, 또한, 단자 접속 세로형 MOS 트랜지스터(2a)의 최대 사양 전류가 가장 크기 때문이다. 또 말하자면, Sa:Sn=Ia2:In2의 관계가 성립하는 것이 바람직하고, Sa:Sn=1:(N-1)2의 관계가 성립하는 것이 바람직하다. 또 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터의, 최대 사양 전류 Ia가 흐를 때의, 단체로서의 도통 저항 Ra(Ra=Ran×Sn/(Sa+Sn))와, 단자 접속 세로형 MOS 트랜지스터(2a)의, 최대 사양 전류 In=Ia×(N-1)이 흐를 때의, 단체로서의 도통 저항 Rn(Rn=Ran×Sa/(Sa+Sn))에 대하여, Ia2:In2=1/Ra:1/Rn이 성립하는 것이 바람직하다. 이와 같은 관계가 성립함으로써, 반도체 장치(1a)에 있어서, 국소적인 발열을 억제할 수 있다.
또한, 실시 형태 2에 있어서, 전지 보호 시스템(100)은, N-1개의 전지 셀(5)의 양극 측에 제1 반도체 장치(1a)를 구비하고, 음극 측에 제2 반도체 장치(1b)를 구비하는 구성에 대하여 설명했다. 이에 대하여, 실시 형태 2에 따른 전지 보호 시스템은, N-1개의 전지 셀(5)의 양극 측에 제1 반도체 장치(1a)만을 구비하는 구성이어도 되고, N-1개의 전지 셀(5)의 음극 측에 제2 반도체 장치(1b)만을 구비하는 구성이어도 된다.
도 26은, N-1개의 전지 셀(5)의 양극 측에 제1 반도체 장치(1a)를 구비하는 구성의, 실시 형태 2에 따른 전지 보호 시스템(100a)의 구성의 일례를 나타내는 회로도이다.
도 26에 나타내는 바와 같이, 전지 보호 시스템(100a)은, 전지 보호 시스템(100)으로부터, 전지 보호 회로(50)가 전지 보호 회로(50a)로 변경되고, 충방전 제어 IC(60)가 충전 제어 IC(60a)로 변경되어 구성된다.
또, 전지 보호 회로(50a)는, 전지 보호 회로(50)로부터, 제2 반도체 장치(1b)가 삭제되고, 제2 단자(62)의 접속처가, 단자 접속 세로형 MOS 트랜지스터(2b)의 1 이상의 소스 패드로부터, N-1개의 전지 셀(5)의 음극으로 변경되어 구성된다.
충전 제어 IC(60a)는, 제1 반도체 장치(1a)를 제어하여, N-1개의 전지 셀(5)의 충전을 제어한다.
충전 제어 IC(60a)는, 충전 시에, 제1 반도체 장치(1a)의, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터를 도통 상태로 함으로써, N-1개의 전지 셀(5)을 동시에, 병렬로 충전한다.
또, 도 26에는 도시하고 있지 않지만, 충전 제어 IC(60a)는, N-1개의 전지 셀(5) 중 1개, 또는, N-1개 모두가 아닌 복수 개의 전지 셀(5)만을 선택적으로 동시에, 병렬로 충전해도 된다.
충전 제어 IC(60a)는, 충전 시에 있어서, 충전에 관련된 이상을 검지한 경우에, 제1 반도체 장치(1a)의, 단자 접속 세로형 MOS 트랜지스터(2a)를 제외한 N-1개의 세로형 MOS 트랜지스터 중, 검지한 이상에 관계하는 전지 셀(5)이 접속되는 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, 해당하는 전지 셀(5)의 충전을 정지한다.
이에 의하여, 해당하는 전지 셀(5)은, 충전에 관련된 이상에 의한 악영향으로부터 보호된다.
도 27은, N-1개의 전지 셀(5)의 음극 측에 제2 반도체 장치(1b)를 구비하는 구성의, 실시 형태 2에 따른 전지 보호 시스템(100b)의 구성의 일례를 나타내는 회로도이다.
도 27에 나타내는 바와 같이, 전지 보호 시스템(100b)은, 전지 보호 시스템(100)으로부터, 전지 보호 회로(50)가 전지 보호 회로(50b)로 변경되고, 충방전 제어 IC(60)가 방전 제어 IC(60b)로 변경되어 구성된다.
또, 전지 보호 회로(50b)는, 전지 보호 회로(50)로부터, 제1 반도체 장치(1a)가 삭제되고, 제1 단자(61)의 접속처가, 단자 접속 세로형 MOS 트랜지스터(2a)의 1 이상의 소스 패드로부터, N-1개의 전지 셀(5)의 양극으로 변경되어 구성된다.
방전 제어 IC(60b)는, 제2 반도체 장치(1b)를 제어하고, N-1개의 전지 셀(5)의 방전을 제어한다.
방전 제어 IC(60b)는, 방전 시에, 제2 반도체 장치(1b)의, 단자 접속 세로형 MOS 트랜지스터(2b)를 제외한 N-1개의 세로형 MOS 트랜지스터를 도통 상태로 함으로써, N-1개의 전지 셀(5)을 동시에, 병렬로 방전한다.
또, 도 27에는 도시하고 있지 않지만, 방전 제어 IC(60b)는, N-1개의 전지 셀(5) 중 1개, 또는, N-1개 모두가 아닌 복수 개의 전지 셀(5)만을 선택적으로 동시에, 병렬로 방전해도 된다.
방전 제어 IC(60b)는, 방전 시에 있어서, 방전에 관련된 이상을 검지한 경우에, 제2 반도체 장치(1b)의, 단자 접속 세로형 MOS 트랜지스터(2b)를 제외한 N-1개의 세로형 MOS 트랜지스터 중, 검지한 이상에 관계하는 전지 셀(5)이 접속되는 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, 해당하는 전지 셀(5)의 충전을 정지한다.
이에 의하여, 해당하는 전지 셀(5)은, 방전에 관련된 이상에 의한 악영향으로부터 보호된다.
(실시 형태 3)
이하, 실시 형태 3에 따른 전지 보호 시스템에 대하여 설명한다.
[3-1. 전지 보호 시스템의 구성]
도 28은, 실시 형태 3에 따른 전지 보호 시스템(100c)의 구성의 일례를 나타내는 회로도이다.
도 28에 나타내는 바와 같이, 전지 보호 시스템(100c)은, 전지 보호 회로(50c)와, 충방전 제어 IC(60c)를 구비한다.
또, 전지 보호 회로(50c)는, 제1 반도체 장치(1c)와, 제2 반도체 장치(1d)와, N개의 전지 셀(5)과, 2N-2개의 반도체 스위치 장치(9)와, 제1 단자(61c)와, 제2 단자(62c)와, 제3 단자(63c)를 구비한다.
충방전 제어 IC(60c)는, 제1 반도체 장치(1c)와 제2 반도체 장치(1d)와 2N-2개의 반도체 스위치 장치(9)를 제어하고, N개의 전지 셀(5)의 충방전을 제어한다.
제1 반도체 장치(1c)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, N개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 충방전 제어 IC(60c)에 의하여 제어된다.
제2 반도체 장치(1d)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, 3개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 충방전 제어 IC(60c)에 의하여 제어된다.
2N-2개의 반도체 스위치 장치(9)는, 각각, 서로 드레인 영역을 공통으로 하는 2개의 세로형 MOS 트랜지스터를 구비하고, 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 충방전 제어 IC(60c)에 의하여 제어된다.
2N-2개의 반도체 스위치 장치(9)는, 각각, 한쪽의 세로형 MOS 트랜지스터가 도통 상태가 되면, 다른 쪽의 세로형 MOS 트랜지스터의 소스 전극으로부터, 한쪽의 세로형 MOS 트랜지스터의 소스 전극으로의 전류 경로가 도통 상태가 되고, 다른 쪽의 세로형 MOS 트랜지스터가 도통 상태가 되면, 한쪽의 세로형 MOS 트랜지스터의 소스 전극으로부터, 다른 쪽의 세로형 MOS 트랜지스터의 소스 전극으로의 전류 경로가 도통 상태가 된다.
N개의 전지 셀은, 서로 직렬 접속된다. 실시 형태 3에 있어서, 서로 직렬 접속되는 N개의 전지 셀 중, 음극 측 단부에 위치하는 전지 셀(5a)을 제외한 N-1개의 전지 셀(5)은, 반도체 스위치 장치(9)를 통하여 직렬 접속되고, 전지 셀(5a)과, 직렬 접속에 있어서 전지 셀(5a)의 옆에 위치하는 전지 셀(5b)은, 제2 반도체 장치(1d)를 통하여 직렬 접속된다.
제1 단자(61c)는, 제1 반도체 장치(1c)가 구비하는 N개의 세로형 MOS 트랜지스터 중 1개의 단자 접속 세로형 MOS 트랜지스터(2c)의 1 이상의 소스 패드, 및, 제2 반도체 장치(1d)가 구비하는 3개의 세로형 MOS 트랜지스터 중 1개의 단자 접속 세로형 MOS 트랜지스터(2d)의 1 이상의 소스 패드와 접속된다.
제2 단자(62c)는, N개의 전지 셀(5)의 음극과 접속된다. 실시 형태 3에 있어서, 각 전지 셀(5)의 음극과 제2 단자(62c)는, 반도체 스위치 장치(9)를 통하여 접속된다.
제3 단자(63c)는, 서로 직렬 접속되는 N개의 전지 셀(5) 중, 양극 측 단부에 위치하는 전지 셀(5c)의 양극과 접속된다.
N개의 전지 셀(5) 중, 전지 셀(5a)을 제외한 N-1개의 전지 셀(5) 각각의 양극이, 제1 반도체 장치(1c)가 구비하는 N개의 세로형 MOS 트랜지스터 중, 단자 접속 세로형 MOS 트랜지스터(2c)를 제외한 N-1개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
전지 셀(5a)의 양극과, 전지 셀(5b)의 음극 각각은, 제2 반도체 장치(1d)가 구비하는 3개의 세로형 MOS 트랜지스터 중, 단자 접속 세로형 MOS 트랜지스터(2d)를 제외한 2개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
[3-2. 전지 보호 시스템의 동작]
이하, 상기 구성의 전지 보호 시스템(100c)이 행하는 동작에 대하여 설명한다.
도 29a는, 전지 보호 시스템(100c)이 N개의 전지 셀(5)을 직렬 충전하는 모습을 나타내는 모식도이다. 도 29a에 있어서, 파선의 화살표는, N개의 전지 셀(5)의 충전 경로를 나타낸다.
충방전 제어 IC(60c)는, 직렬 충전 시에, N개의 전지 셀(5) 중, 전지 셀(5a)을 제외한 N-1개의 전지 셀(5)의 사이에 끼어 있는 N-2개의 반도체 스위치 장치(9)의, 전지 셀(5)의 양극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 하고, 제2 반도체 장치(1d)의, 전지 셀(5a)의 양극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 하고, 전지 셀(5a)와 제2 단자(62c)의 사이에 끼어 있는 반도체 스위치 장치(9)의, 제2 단자(62c) 측에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 함으로써, N개의 전지 셀(5)을 동시에, 직렬로 충전한다.
충방전 제어 IC(60c)는, 직렬 충전 시에 있어서, 충전에 관련된 이상을 검지한 경우에, 예를 들면, 제2 반도체 장치(1d)의, 전지 셀(5a)의 양극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, N개의 전지 셀의 충전을 정지한다.
이에 의하여, N개의 전지 셀(5)은, 충전에 관련된 이상에 의한 악영향으로부터 보호된다. 또 직렬 충전 시에 전지 셀(5a)의 음극이 접속된 반도체 스위치 장치(9)의, 제2 단자(62c)에 접속되어 있는 측의 세로형 MOS 트랜지스터가 도통 상태로부터 비도통 상태로 전환됨으로써 직렬 충전이 정지했을 때에는, 제2 반도체 장치(1d)의, 단자 접속 세로형 MOS 트랜지스터(2d)로부터, 전지 셀(5a)의 양극 측의 전압을 제1 단자(61c)를 통하여 외부에 계속 공급하는 것이 가능해진다.
도 29b는, 전지 보호 시스템(100c)이 N개의 전지 셀(5)을 방전하는 모습을 나타내는 모식도이다. 도 29b에 있어서, 파선의 화살표 각각은, N개의 전지 셀(5) 각각의 방전 경로를 나타낸다.
충방전 제어 IC(60c)는, 방전 시에, N개의 전지 셀(5)의 음극 각각과 제2 단자(62c)의 사이에 끼어 있는 N개의 반도체 스위치 장치(9)의, 전지 셀(5)의 음극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 하고, 제2 반도체 장치(1d)의 단자 접속 세로형 MOS 트랜지스터(2d)를 도통 상태로 하고, 제1 반도체 장치(1c)의 단자 접속 세로형 MOS 트랜지스터(2c)를 도통 상태로 함으로써, N개의 전지 셀(5)을 동시에, 병렬로 방전한다.
또, 도 29b에는 도시하고 있지 않지만, 충방전 제어 IC(60c)는, N개의 전지 셀(5) 중 1개, 또는, N개 모두가 아닌 복수 개의 전지 셀(5)만을 선택적으로 동시에, 병렬로 방전해도 된다.
충방전 제어 IC(60c)는, 방전 시에 있어서, 방전에 관련된 이상을 검지한 경우에, 예를 들면, N개의 전지 셀(5)의 음극 각각과 제2 단자(62c)의 사이에 끼어 있는 N개의 반도체 스위치 장치(9) 중, 검지한 이상에 관계하는 전지 셀(5)의 음극이 접속된 반도체 스위치 장치(9)의, 전지 셀(5)의 음극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, 해당하는 전지 셀(5)의 방전을 정지한다.
이에 의하여, 해당하는 전지 셀(5)은, 방전에 관련된 이상에 의한 악영향으로부터 보호된다.
도 29c는, 전지 보호 시스템(100c)이 N개의 전지 셀(5)을 병렬 충전하는 모습을 나타내는 모식도이다. 도 29c에 있어서, 파선의 화살표 각각은, N개의 전지 셀(5) 각각의 충전 경로를 나타낸다.
충방전 제어 IC(60c)는, 병렬 충전 시에, N개의 전지 셀(5)의 음극 각각과 제2 단자(62c)의 사이에 끼어 있는 N개의 반도체 스위치 장치(9)의, 제2 단자(62c)에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 하고, 제2 반도체 장치(1d)의, 전지 셀(5a)의 양극에 접속된 세로형 MOS 트랜지스터를 도통 상태로 하고, 제1 반도체 장치(1c)의, 단자 접속 세로형 MOS 트랜지스터(2c)를 제외한 N-1개의 세로형 MOS 트랜지스터를 도통 상태로 함으로써, N개의 전지 셀(5)을 동시에, 병렬로 충전한다.
또, 도 29c에는 도시하고 있지 않지만, 충방전 제어 IC(60c)는, N개의 전지 셀(5) 중 1개, 또는, N개 모두가 아닌 복수 개의 전지 셀(5)만을 선택적으로 동시에, 병렬로 충전해도 된다.
충방전 제어 IC(60c)는, 병렬 충전 시에 있어서, 충전에 관련된 이상을 검지한 경우에, 예를 들면, N개의 전지 셀(5)의 음극 각각과 제2 단자(62c)의 사이에 끼어 있는 N개의 반도체 스위치 장치(9) 중, 검지한 이상에 관계하는 전지 셀(5)의 음극이 접속된 반도체 스위치 장치(9)의, 제2 단자(62c)에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, 해당하는 전지 셀(5)의 충전을 정지한다.
이에 의하여, 해당하는 전지 셀(5)은, 충전에 관련된 이상에 의한 악영향으로부터 보호된다.
본 실시 형태 3에 있어서의 제2 반도체 장치(1d)에 대하여 서술해 둔다. 제2 반도체 장치(1d)의 제품 사양서에서는, 3개 있는 세로형 MOS 트랜지스터 중, 어느 2개를 선택해도, 한쪽 또는 다른 쪽의 출입구 세로형 MOS 트랜지스터가 되는, 3의 전류 경로가 정해진다. 본 실시 형태 3에 있어서는, 전지 셀(5b)의 음극에 접속된 세로형 MOS 트랜지스터와, 전지 셀(5a)의 양극에 접속된 세로형 MOS 트랜지스터를 한쪽 또는 다른 쪽의 출입구 세로형 MOS 트랜지스터로 하는 전류 경로는, 도 29a에서 나타낸 바와 같이 직렬 충전에 이용되기 때문에 대전류를 통전한다. 그러나 단자 접속 세로형 MOS 트랜지스터(2d)를 한쪽 또는 다른 쪽의 출입구 세로형 MOS 트랜지스터로 하는, 2 각각의 전류 경로에서는 대전류를 통전할 필요가 없다. 따라서 전지 셀(5b)의 음극에 접속된 세로형 MOS 트랜지스터와, 전지 셀(5a)의 양극에 접속된 세로형 MOS 트랜지스터의 최대 사양 전류는 같고(이것을 Ia[A]라 한다), 단자 접속 세로형 MOS 트랜지스터(2d)의 최대 사양 전류(이것을 It[A]라 한다)보다 크다(Ia>It).
제2 반도체 장치(1d)의 제품 사양서에서는, 정해지는 3의 전류 경로에 있어서 각각의 도통 저항(온 저항)이 기재된다. 전지 셀(5b)의 음극에 접속된 세로형 MOS 트랜지스터와, 전지 셀(5a)의 양극에 접속된 세로형 MOS 트랜지스터를 한쪽 또는 다른 쪽의 출입구 세로형 MOS 트랜지스터로 하는 전류 경로에서는, Ia가 흐를 때의 도통 저항(온 저항, 이것을 Raa[Ω]라 한다)이 기재된다. 또 전지 셀(5b)의 음극에 접속된 세로형 MOS 트랜지스터와, 단자 접속 세로형 MOS 트랜지스터(2d)를 한쪽 또는 다른 쪽의 출입구 세로형 MOS 트랜지스터로 하는 전류 경로에서는, It가 흐를 때의 도통 저항(온 저항, 이것을 Rat[Ω]라 한다)이 기재된다. 마찬가지로, 전지 셀(5a)의 양극에 접속된 세로형 MOS 트랜지스터와, 단자 접속 세로형 MOS 트랜지스터(2d)를 한쪽 또는 다른 쪽의 출입구 세로형 MOS 트랜지스터로 하는 전류 경로에서는, It가 흐를 때의 도통 저항(온 저항, Rat[Ω])이 기재된다. 단자 접속 세로형 MOS 트랜지스터(2d)를 한쪽 또는 다른 쪽의 출입구 세로형 MOS 트랜지스터로 하는, 2 각각의 전류 경로는 등가이기 때문에 제품 사양서에서는 중복을 피하여 1의 도통 저항만을 기재하는 경우가 있다. 또한, 도통 저항(온 저항)을 평가할 때의 전류값은, 3개의 세로형 MOS 트랜지스터 각각에 대하여 제품 사양서에 기재된다. 도통 저항(온 저항)을 평가할 때의 전류값은, 3개의 세로형 MOS 트랜지스터 각각에 대하여 규정되는 최대 정격 전류의 50%의 전류값 또는 당해 최대 정격 전류 이하의 전류값이다. 도통 저항을 평가할 때에, 3개의 세로형 MOS 트랜지스터 각각에 흐르게 하는 전류값으로서 제품 사양서에 기재되는 전류값을, 3개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류라고 이해해도 된다. 또 제품 사양서에 기재되는 3개의 세로형 MOS 트랜지스터 각각의 최대 정격 전류를, 3개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류라고 이해해도 지장없다.
대전류를 통전하게 되는, 전지 셀(5b)의 음극에 접속된 세로형 MOS 트랜지스터와, 전지 셀(5a)의 양극에 접속된 세로형 MOS 트랜지스터는, 각각 같은 면적(이것을 Sa라 한다)을 갖고, 또한 대전류를 흐르게 할 필요가 없는 단자 접속 세로형 MOS 트랜지스터(2d)의 면적(이것을 St라 한다)은, 3개의 세로형 MOS 트랜지스터 중에서 가장 작은 면적으로 하는 것이 바람직하다(St<Sa). 또 말하자면 Sa:St=Ia2:It2의 관계가 성립하는 것이 바람직하다. 또 전지 셀(5b)의 음극에 접속된 세로형 MOS 트랜지스터와, 전지 셀(5a)의 양극에 접속된 세로형 MOS 트랜지스터에, 최대 사양 전류 Ia가 흐를 때의, 각각의 세로형 MOS 트랜지스터 단체로서의 도통 저항 Ra(Ra=Raa/2)와, 단자 접속 세로형 MOS 트랜지스터(2d)의, 최대 사양 전류 It가 흐를 때의, 단체로서의 도통 저항 Rt(Rt=Rat×Sa/(Sa+Sn))에 대하여, Ia2:It2=1/Ra:1/Rt가 성립하는 것이 바람직하다. 이와 같은 관계가 성립함으로써, 제2 반도체 장치(1d)에 있어서, 국소적인 발열을 억제할 수 있다.
[3-3. 전지 보호 회로의 구체예]
이하, 전지 보호 회로(50c)의 구체예에 대하여, 종래예와 비교하면서 도면을 이용하여 설명한다.
도 30a, 도 31a, 도 32a는, 반도체 장치(1)를 이용하는, 실시 형태 3에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 30b, 도 31b, 도 32b는, 반도체 장치(1)를 이용하지 않는, 즉, 반도체 스위치 장치(9)만으로 회로를 구성하는, 종래예에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 30a는, 2개의 전지 셀(5)의 직렬 충전과 병렬 방전을 실현할 수 있는 실시 형태 3에 따른 전지 보호 회로의 일례인 제1 개시예를 나타내는 회로도이며, 도 30b는, 동일한 기능을 실현할 수 있는 종래예에 따른 전지 보호 회로의 일례인 제1 종래예를 나타내는 회로도이다.
도 30a와 도 30b를 비교함으로써 알 수 있는 바와 같이, 제1 개시예 쪽이, 제1 종래예보다, 적은 부품 점수로, 동일한 기능을 실현할 수 있다.
도 31a는, 3개의 전지 셀(5)의 직렬 충전과 병렬 방전을 실현할 수 있는, 실시 형태 3에 따른 전지 보호 회로의 일례인 제2 개시예를 나타내는 회로도이며, 도 31b는, 동일한 기능을 실현할 수 있는 종래예에 따른 전지 보호 회로의 일례인 제2 종래예를 나타내는 회로도이다.
도 31a와 도 31b를 비교함으로써 알 수 있는 바와 같이, 제2 개시예 쪽이, 제2 종래예보다, 적은 부품 점수로, 동일한 기능을 실현할 수 있다.
도 32a는, 4개의 전지 셀(5)의 직렬 충전과 병렬 방전을 실현할 수 있는, 실시 형태 3에 따른 전지 보호 회로의 일례인 제3 개시예를 나타내는 회로도이며, 도 32b는, 동일한 기능을 실현할 수 있는 종래예에 따른 전지 보호 회로의 일례인 제3 종래예를 나타내는 회로도이다.
도 32a와 도 32b를 비교함으로써 알 수 있는 바와 같이, 제3 개시예 쪽이, 제3 종래예보다, 적은 부품 점수로, 동일한 기능을 실현할 수 있다.
이하, 제2 개시예에 있어서의 대표적인 동작에 대하여, 도면을 이용하여 설명한다.
도 33a는, 제2 개시예에 따른 전지 보호 회로(50ca)가 3개의 전지 셀(5)을 직렬 충전하는 모습을 나타내는 모식도이다.
도 33a에 나타내는 바와 같이, 전지 보호 회로(50ca)는, 제3 단자(63c)에 15V가 인가되고, 제2 단자(62c)가 접지됨으로써, 전지 셀(5cc)과 전지 셀(5cb)과 전지 셀(5ca)을 직렬 충전하면서, 제1 단자(61c)로부터, 전지 셀(5ca)의 양극 측의 전압을 외부에 공급할 수 있다.
도 33b는, 전지 보호 회로(50ca)가, 3개의 전지 셀(5)의 직렬 충전을 정지하고, 제1 단자(61c)로부터, 전지 셀(5ca)의 양극 측의 전압의 외부로의 공급을 개시하는 모습을 나타내는 모식도이다.
도 33c는, 전지 보호 회로(50ca)가, 전지 셀(5ca)을 충전하는 모습을 나타내는 모식도이다.
도 33c에 나타내는 바와 같이, 전지 보호 회로(50ca)는, 제3 단자(63c)에 5V가 인가되고, 제2 단자(62c)가 접지됨으로써, 전지 셀(5ca)을 충전하면서, 제1 단자(61c)로부터, 전지 셀(5ca)의 양극 측의 전압을 외부에 공급할 수 있다.
도 33d는, 전지 보호 회로(50ca)가 3개의 전지 셀(5)을 병렬 방전하는 모습을 나타내는 모식도이다.
(실시 형태 4)
이하, 실시 형태 4에 따른 전지 보호 시스템에 대하여 설명한다.
[4-1. 전지 보호 시스템의 구성]
도 34는, 실시 형태 4에 따른 전지 보호 시스템(100d)의 구성의 일례를 나타내는 회로도이다.
도 34에 나타내는 바와 같이, 전지 보호 시스템(100d)은, 전지 보호 회로(50d)와, 충방전 제어 IC(60d)를 구비한다.
또, 전지 보호 회로(50d)는, 제1 반도체 장치(1e)와, 제2 반도체 장치(1f)와, N-1개의 전지 셀(5)과, 2N-4개의 반도체 스위치 장치(9)와, 제1 단자(61d)와, 제2 단자(62d)와, 제3 단자(63d)를 구비한다.
충방전 제어 IC(60d)는, 제1 반도체 장치(1e)와 제2 반도체 장치(1f)와 2N-4개의 반도체 스위치 장치(9)를 제어하고, N개-1의 전지 셀(5)의 충방전을 제어한다.
제1 반도체 장치(1e)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, N개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 충방전 제어 IC(60d)에 의하여 제어된다.
제2 반도체 장치(1f)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, 3개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 충방전 제어 IC(60d)에 의하여 제어된다.
2N-4개의 반도체 스위치 장치(9)는, 충방전 제어 IC(60d)에 의하여 제어된다.
N-1개의 전지 셀은, 서로 직렬 접속된다. 실시 형태 4에 있어서, 서로 직렬 접속되는 N-1개의 전지 셀 중, 음극 측 단부에 위치하는 전지 셀(5d)을 제외한 N-2개의 전지 셀(5)은, 반도체 스위치 장치(9)를 통하여 직렬 접속되고, 전지 셀(5d)과, 직렬 접속에 있어서 전지 셀(5d)의 옆에 위치하는 전지 셀(5e)은, 제2 반도체 장치(1f)를 통하여 직렬 접속된다.
제1 단자(61d)는, 제1 반도체 장치(1e)가 구비하는 N개의 세로형 MOS 트랜지스터 중 1개의 단자 접속 세로형 MOS 트랜지스터(2e)의 1 이상의 소스 패드, 및, 제2 반도체 장치(1f)가 구비하는 3개의 세로형 MOS 트랜지스터 중 1개의 단자 접속 세로형 MOS 트랜지스터(2f)의 1 이상의 소스 패드와 접속된다.
제2 단자(62d)는, N-1개의 전지 셀(5)의 음극과 접속된다. 실시 형태 4에 있어서, 각 전지 셀(5)의 음극과 제2 단자(62d)는, 반도체 스위치 장치(9)를 통하여 접속된다.
제3 단자(63d)는, 서로 직렬 접속되는 N-1개의 전지 셀(5) 중, 양극 측 단부에 위치하는 전지 셀(5f)과 접속된다.
N-1개의 전지 셀(5) 각각의 양극이, 제1 반도체 장치(1e)가 구비하는 N개의 세로형 MOS 트랜지스터 중, 단자 접속 세로형 MOS 트랜지스터(2e)를 제외한 N-1개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
전지 셀(5d)의 양극과, 전지 셀(5e)의 음극 각각은, 제2 반도체 장치(1f)가 구비하는 3개의 세로형 MOS 트랜지스터 중, 단자 접속 세로형 MOS 트랜지스터(2f)를 제외한 2개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
[4-2. 전지 보호 시스템의 동작]
이하, 상기 구성의 전지 보호 시스템(100d)이 행하는 동작에 대하여 설명한다.
도 35a는, 전지 보호 시스템(100d)이 N-1개의 전지 셀(5)을 직렬 충전하는 모습을 나타내는 모식도이다. 도 35a에 있어서, 파선의 화살표는, N-1개의 전지 셀(5)의 충전 경로를 나타낸다.
충방전 제어 IC(60d)는, 직렬 충전 시에, N-1개의 전지 셀(5) 중, 전지 셀(5d)을 제외한 N-2개의 전지 셀(5)의 사이에 끼어 있는 N-3개의 반도체 스위치 장치(9)의, 전지 셀(5)의 양극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 하고, 제2 반도체 장치(1f)의, 전지 셀(5d)의 양극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 하고, 전지 셀(5d)와 제2 단자(62d)의 사이에 끼어 있는 반도체 스위치 장치(9)의, 제2 단자(62d) 측에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 함으로써, N-1개의 전지 셀(5)을 동시에, 직렬로 충전한다.
충방전 제어 IC(60d)는, 직렬 충전 시에 있어서, 충전에 관련된 이상을 검지한 경우에, 예를 들면, 제2 반도체 장치(1f)의, 전지 셀(5d)의 양극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, N-1개의 전지 셀의 충전을 정지한다.
이에 의하여, N-1개의 전지 셀(5)은, 충전에 관련된 이상에 의한 악영향으로부터 보호된다.
도 35b는, 전지 보호 시스템(100d)이 N-1개의 전지 셀(5)을 방전하는 모습을 나타내는 모식도이다. 도 35b에 있어서, 파선의 화살표 각각은, N-1개의 전지 셀(5) 각각의 방전 경로를 나타낸다.
충방전 제어 IC(60d)는, 방전 시에, N-1개의 전지 셀(5)의 음극 각각과 제2 단자(62d)의 사이에 끼어 있는 N-1개의 반도체 스위치 장치(9)의, 전지 셀(5)의 음극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 하고, 제1 반도체 장치(1e)의 단자 접속 세로형 MOS 트랜지스터(2e)를 도통 상태로 함으로써, N-1개의 전지 셀(5)을 동시에, 병렬로 방전한다.
또, 도 35b에는 도시하고 있지 않지만, 충방전 제어 IC(60d)는, N-1개의 전지 셀(5) 중 1개, 또는, N-1개 모두가 아닌 복수 개의 전지 셀(5)만을 선택적으로 동시에, 병렬로 방전해도 된다.
충방전 제어 IC(60d)는, 방전 시에 있어서, 방전에 관련된 이상을 검지한 경우에, 예를 들면, N-1개의 전지 셀(5)의 음극 각각과 제2 단자(62d)의 사이에 끼어 있는 N-1개의 반도체 스위치 장치(9) 중, 검지한 이상에 관계하는 전지 셀(5)의 음극이 접속된 반도체 스위치 장치(9)의, 전지 셀(5)의 음극에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, 해당하는 전지 셀(5)의 방전을 정지한다.
이에 의하여, 해당하는 전지 셀(5)은, 방전에 관련된 이상에 의한 악영향으로부터 보호된다.
도 35c는, 전지 보호 시스템(100d)이 N-1개의 전지 셀(5)을 병렬 충전하는 모습을 나타내는 모식도이다. 도 35c에 있어서, 파선의 화살표 각각은, N-1개의 전지 셀(5) 각각의 충전 경로를 나타낸다.
충방전 제어 IC(60d)는, 병렬 충전 시에, N-1개의 전지 셀(5)의 음극 각각과 제2 단자(62d)의 사이에 끼어 있는 N-1개의 반도체 스위치 장치(9)의, 제2 단자(62d)에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로 하고, 제1 반도체 장치(1e)의, 단자 접속 세로형 MOS 트랜지스터(2e)를 제외한 N-1개의 세로형 MOS 트랜지스터를 도통 상태로 함으로써, N-1개의 전지 셀(5)을 동시에, 병렬로 충전한다.
또, 도 35c에는 도시하고 있지 않지만, 충방전 제어 IC(60d)는, N-1개의 전지 셀(5) 중 1개, 또는, N-1개 모두가 아닌 복수 개의 전지 셀(5)만을 선택적으로 동시에, 병렬로 충전해도 된다.
충방전 제어 IC(60d)는, 병렬 충전 시에 있어서, 충전에 관련된 이상을 검지한 경우에, 예를 들면, N-1개의 전지 셀(5)의 음극 각각과 제2 단자(62d)의 사이에 끼어 있는 N-1개의 반도체 스위치 장치(9) 중, 검지한 이상에 관계하는 전지 셀(5)의 음극이 접속된 반도체 스위치 장치(9)의, 제2 단자(62d)에 접속되어 있는 측의 세로형 MOS 트랜지스터를 도통 상태로부터 비도통 상태로 변경함으로써, 해당하는 전지 셀(5)의 충전을 정지한다.
이에 의하여, 해당하는 전지 셀(5)은, 충전에 관련된 이상에 의한 악영향으로부터 보호된다.
[4-3. 전지 보호 회로의 구체예]
이하, 전지 보호 회로(50d)의 구체예에 대하여, 종래예와 비교하면서 도면을 이용하여 설명한다.
도 36, 도 39, 도 40은, 반도체 장치(1)를 이용하는, 실시 형태 4에 따른 전지 보호 회로의 구체예를 나타내는 회로도이다.
도 36은, 2개의 전지 셀(5)의 직렬 충전과 병렬 방전을 실현할 수 있는, 실시 형태 4에 따른 전지 보호 회로의 일례인 제4 개시예를 나타내는 회로도이다. 도 30b에 나타내는 제1 종래예는, 동일한 기능을 갖는, 반도체 장치(1)를 이용하지 않는 전지 보호 회로의 예이다.
도 36과 도 30b를 비교함으로써 알 수 있는 바와 같이, 제4 개시예 쪽이, 제1 종래예보다, 적은 부품 점수로, 동일한 기능을 실현할 수 있다.
도 37a와 도 37b는, 제4 개시예에 있어서의 제1 반도체 장치(1)의 평면도의 일례이다.
도 37a와 도 37b에 나타내는 바와 같이, 제1 반도체 장치(1)에 있어서의, 단자 접속 세로형 MOS 트랜지스터의 면적 S1과, 다른 2개의 세로형 MOS 트랜지스터의 면적 S2와 S3의 관계는, S1:S2:S3=4:1:1인 것이 바람직하다.
도 38a와 도 38b는, 제4 개시예에 있어서의 제2 반도체 장치(1)의 평면도의 일례이다.
도 38a와 도 38b에 나타내는 바와 같이, 제2 반도체 장치(1)에 있어서의, 단자 접속 세로형 MOS 트랜지스터의 면적 S1은, 다른 2개의 세로형 MOS 트랜지스터의 면적 S2와 S3보다 작은 것, 및, 다른 2개의 세로형 MOS 트랜지스터의 면적 S2와 S3이 같은 것이 바람직하다.
도 39는, 3개의 전지 셀(5)의 직렬 충전과 병렬 방전을 실현할 수 있는, 실시 형태 4에 따른 전지 보호 회로의 일례인 제5 개시예를 나타내는 회로도이다. 도 31b에 나타내는 제2 종래예는, 동일한 기능을 갖는, 반도체 장치(1)를 이용하지 않는 전지 보호 회로의 예이다.
도 39와 도 31b를 비교함으로써 알 수 있는 바와 같이, 제5 개시예 쪽이, 제2 종래예보다, 적은 부품 점수로, 동일한 기능을 실현할 수 있다.
도 40은, 4개의 전지 셀(5)의 직렬 충전과 병렬 방전을 실현할 수 있는, 실시 형태 4에 따른 전지 보호 회로의 일례인 제6 개시예를 나타내는 회로도이다. 도 32b에 나타내는 제3 종래예는, 동일한 기능을 갖는, 반도체 장치(1)를 이용하지 않는 전지 보호 회로의 예이다.
도 40과 도 32b를 비교함으로써 알 수 있는 바와 같이, 제6 개시예 쪽이, 제3 종래예보다, 적은 부품 점수로, 동일한 기능을 실현할 수 있다.
이하, 제5 개시예에 있어서의 대표적인 동작에 대하여, 도면을 이용하여 설명한다.
도 41a는, 제5 개시예에 따른 전지 보호 회로(50da)가 3개의 전지 셀(5)을 직렬 충전하는 모습을 나타내는 모식도이다.
도 41a에 나타내는 바와 같이, 전지 보호 회로(50da)는, 제3 단자(63d)에 15V가 인가되고, 제2 단자(62d)가 접지됨으로써, 전지 셀(5dc)과 전지 셀(5db)과 전지 셀(5da)을 직렬 충전하면서, 제1 단자(61d)로부터, 전지 셀(5da)의 양극 측의 전압을 외부에 공급할 수 있다.
도 41b는, 전지 보호 회로(50da)가, 3개의 전지 셀(5)의 직렬 충전을 정지하고, 제1 단자(61d)로부터, 전지 셀(5da)의 양극 측의 전압의 외부로의 공급을 개시하는 모습을 나타내는 모식도이다.
도 41c는, 전지 보호 회로(50da)가, 전지 셀(5da)을 충전하는 모습을 나타내는 모식도이다.
도 41c에 나타내는 바와 같이, 전지 보호 회로(50da)는, 제3 단자(63d)에 5V가 인가되고, 제2 단자(62d)가 접지됨으로써, 전지 셀(5da)을 충전하면서, 제1 단자(61d)로부터, 전지 셀(5da)의 양극 측의 전압을 외부에 공급할 수 있다.
도 41d는, 전지 보호 회로(50da)가 3개의 전지 셀(5)을 병렬 방전하는 모습을 나타내는 모식도이다.
(실시 형태 5)
이하, 실시 형태 5에 따른 전지 보호 시스템에 대하여 설명한다.
도 42는, 실시 형태 5에 따른 전지 보호 시스템(100e)의 구성의 일례를 나타내는 회로도이다.
도 42에 나타내는 바와 같이, 전지 보호 시스템(100e)은, 전지 보호 회로(50e)와, 전지 셀(5)과, 파워 매니지먼트 회로(80)를 구비한다. 파워 매니지먼트 회로(80)는, 이것에 추가로 접속되는 도시하지 않은 본체 기기의 기능 회로에 전력을 급전하는 기능을 갖는 IC를 구비한다. 또한, 본체 기기의 기능 회로란 예를 들면, Bluetooth(등록 상표) 회로, Wi-Fi(등록 상표) 회로, LiDAR 회로 등의 기능 회로이다.
또, 전지 보호 회로(50e)는, 제1 반도체 장치(1ea)와, 제2 반도체 장치(1eb)와, 보호 IC(70ea)와, 보호 IC(70eb)와, 제1 단자(71)와, 제2 단자(72)와, 제3 단자(73)와, 제4 단자(74)와, 제5 단자(75)와, 제6 단자(76)를 구비한다.
보호 IC(70ea)는, 전지 셀(5)의 전압에 의거하여, 제1 반도체 장치(1ea)를 제어하고, 전지 셀(5)의 충방전을 제어한다.
보호 IC(70eb)는, 전지 셀(5)의 전압에 의거하여, 제2 반도체 장치(1eb)를 제어하고, 전지 셀(5)의 충방전을 제어한다.
제1 반도체 장치(1ea)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1) 중, 특정 세로형 MOS 트랜지스터를 구비하는 타입의 제2 특정 반도체 장치(1)이다. 제1 반도체 장치(1ea)는, 3개의 세로형 MOS 트랜지스터를 구비하고, 그 중의 1개가, 특정 세로형 MOS 트랜지스터이다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 보호 IC(70ea)에 의하여 제어된다. 특정 세로형 MOS 트랜지스터만, 특정 세로형 MOS 트랜지스터의 출력 전압을 받아들이는, 파워 매니지먼트 회로(80) 내의 IC에 의하여, 도통 상태와 비도통 상태를 제어해도 된다.
제2 반도체 장치(1eb)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1) 중, 특정 세로형 MOS 트랜지스터를 구비하는 타입의 제2 특정 반도체 장치(1)이다. 제1 반도체 장치(1eb)는, 3개의 세로형 MOS 트랜지스터를 구비하고, 그 중의 1개가, 특정 세로형 MOS 트랜지스터이다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 보호 IC(70eb)에 의하여 제어된다. 특정 세로형 MOS 트랜지스터만, 특정 세로형 MOS 트랜지스터의 출력 전압을 받아들이는, 파워 매니지먼트 회로(80) 내의 IC에 의하여, 도통 상태와 비도통 상태를 제어해도 된다.
제1 단자(71)는, 제1 반도체 장치(1ea)의 특정 세로형 MOS 트랜지스터의 소스 패드와 접속된다. 또한, 제1 반도체 장치(1ea)의 특정 세로형 MOS 트랜지스터의 소스 패드와 제1 단자(71)의 사이에는, 전류를 제한하는 저항기가 구비되어도 된다.
제2 단자(72)는, 제1 반도체 장치(1ea)가 구비하는 3개의 세로형 MOS 트랜지스터 중, 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 한쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된다. 또한, 제1 반도체 장치(1ea)의 특정 세로형 MOS 트랜지스터의 소스 패드와 제2 단자(72)의 사이에는, 전류를 제한하는 저항기가 구비되어도 된다.
제3 단자(73)는, 제1 반도체 장치(1ea)가 구비하는 3개의 세로형 MOS 트랜지스터 중, 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 다른 쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된다.
제4 단자(74)는, 제2 반도체 장치(1eb)의 특정 세로형 MOS 트랜지스터의 소스 패드와 접속된다.
제5 단자(75)는, 제2 반도체 장치(1eb)가 구비하는 3개의 세로형 MOS 트랜지스터 중, 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 한쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된다.
제6 단자(76)는, 제2 반도체 장치(1eb)가 구비하는 3개의 세로형 MOS 트랜지스터 중, 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 다른 쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된다.
전지 셀(5)은, 양극이 제3 단자(73)에 접속되고, 음극이 제6 단자(76)에 접속된다.
파워 매니지먼트 회로(80)는, 제1 단자(71)와 제2 단자(72)와 제4 단자(74)와 제5 단자(75)에 접속되고, 제2 단자(72)와 제5 단자(75)를 통하고, 전지 보호 회로(50e)를 통하여, 충전 시에는 전지 셀(5)에 충전 전류를 흐르게 하며, 방전 시에는 전지 셀(5)로부터 방전 전류를 수취한다. 또, 파워 매니지먼트 회로(80)는, 제1 단자(71)와 제4 단자(74)를 통하여, 전지 셀(5)의 전압을 모니터할 수 있는 정도의 전류를 수취한다.
또한, 실시 형태 5에 있어서, 전지 보호 시스템(100e)은, 전지 보호 회로(50e)가, 보호 IC(70ea)와, 보호 IC(70eb)를 구비하는 것으로 설명했지만, 전지 보호 시스템(100e)은, 반드시, 전지 보호 회로(50e)가, 보호 IC(70ea)와 보호 IC(70eb)를 구비하는 구성에 한정될 필요는 없다.
전지 보호 시스템(100e)은, 예를 들면, 전지 보호 회로(50e)의 외부에 있어서, 보호 IC(70ea)와 보호 IC(70eb)를 구비하는 구성이어도 된다.
(실시 형태 6)
이하, 실시 형태 6에 따른 전지 보호 시스템에 대하여 설명한다.
도 43은, 실시 형태 6에 따른 전지 보호 시스템(100f)의 구성의 일례를 나타내는 회로도이다.
도 43에 나타내는 바와 같이, 전지 보호 시스템(100f)은, 전지 보호 회로(50f)와, 전지 셀(5)과, 파워 매니지먼트 회로(80f)를 구비한다. 파워 매니지먼트 회로(80f)는, 이것에 추가로 접속되는 도시하지 않은 본체 기기의 기능 회로에 전력을 급전하는 기능을 갖는 IC를 구비한다.
또한, 본체 기기의 기능 회로란 예를 들면, Bluetooth(등록 상표) 회로, Wi-Fi(등록 상표) 회로, LiDAR 회로 등의 기능 회로이다.
또, 전지 보호 회로(50f)는, 제1 반도체 장치(1fa)와, 반도체 스위치 장치(9)와, 보호 IC(70fa)와, 보호 IC(70fb)와, 제1 단자(71f)와, 제2 단자(72f)와, 제3 단자(73f)와, 제4 단자(74f)를 구비한다.
보호 IC(70fa)는, 전지 셀(5)의 전압에 의거하여, 제1 반도체 장치(1fa)를 제어하고, 전지 셀(5)의 충방전을 제어한다.
보호 IC(70fb)는, 전지 셀(5)의 전압에 의거하여, 반도체 스위치 장치(9)를 제어하고, 전지 셀(5)의 충방전을 제어한다.
제1 반도체 장치(1fa)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1) 중, 특정 세로형 MOS 트랜지스터를 구비하는 타입의 제2 특정 반도체 장치(1)이다. 제1 반도체 장치(1fa)는, 3개의 세로형 MOS 트랜지스터를 구비하고, 그 중의 1개가, 특정 세로형 MOS 트랜지스터이다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 보호 IC(70fa)에 의하여 제어된다. 특정 세로형 MOS 트랜지스터를 경유하는 전류 경로는, 전지 셀(5)에 통상의 충전 전류보다 작은 전류로 충전을 행할 때에 사용된다. 또, 특정 세로형 MOS 트랜지스터를 경유하는 전류 경로는, 전지 셀(5)로부터 통상의 방전 전류보다 작은 전류로 방전을 행할 때에 사용된다. 작은 전류란, 특정 세로형 MOS 트랜지스터의 도통 저항이나, 특정 세로형 MOS 트랜지스터의 소스 패드 측에 구비하는 저항기에 의하여 조정되는 것이어도 되고, 특정 세로형 MOS 트랜지스터의 게이트 패드에 인가하는 전압을 펄스적으로 제어하여 조정되는 것이어도 된다.
반도체 스위치 장치(9)는, 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태가, 보호 IC(70fb)에 의하여 제어된다.
제1 단자(71f)는, 제1 반도체 장치(1fa)가 구비하는 3개의 세로형 MOS 트랜지스터 중, 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 한쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다. 또한, 제1 단자(71f)와 제1 반도체 장치(1fa)의 사이에는, 센스 저항기나, 그 외의 전지 보호 회로가 있어도 된다.
제2 단자(72f)는, 제1 반도체 장치(1fa)가 구비하는 3개의 세로형 MOS 트랜지스터 중, 특정 세로형 MOS 트랜지스터를 제외한 2개의 세로형 MOS 트랜지스터 중 다른 쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
제3 단자(73f)는, 반도체 스위치 장치(9)가 구비하는 2개의 세로형 MOS 트랜지스터 중 한쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된다.
제4 단자(74f)는, 반도체 스위치 장치(9)가 구비하는 2개의 세로형 MOS 트랜지스터 중 다른 쪽의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된다.
전지 셀(5)은, 양극이 제1 단자(71f)에 접속되고, 음극이 제3 단자(73f)에 접속된다.
파워 매니지먼트 회로(80f)는, 제2 단자(72f)와 제4 단자(74f)에 접속되고, 제2 단자(72f)와 제4 단자(74f)를 통하고, 전지 보호 회로(50f)를 통하여, 충전 시에는 전지 셀(5)에 충전 전류를 흐르게 하며, 방전 시에는 전지 셀(5)로부터 방전 전류를 수취한다.
또한, 실시 형태 6에 있어서, 전지 보호 시스템(100f)은, 전지 보호 회로(50f)가, 보호 IC(70fa)와, 보호 IC(70fb)를 구비하는 것으로 설명했지만, 전지 보호 시스템(100f)은, 반드시, 전지 보호 회로(50f)가, 보호 IC(70fa)와, 보호 IC(70fb)를 구비하는 구성에 한정될 필요는 없다.
전지 보호 시스템(100f)은, 예를 들면, 전지 보호 회로(50f)의 외부에 있어서, 보호 IC(70fa)와, 보호 IC(70fb)를 구비하는 구성이어도 된다.
(실시 형태 7)
이하, 실시 형태 7에 따른 전지 보호 시스템에 대하여 설명한다.
도 44는, 실시 형태 7에 따른 전지 보호 시스템(100g)의 구성의 일례를 나타내는 회로도이다.
도 44에 나타내는 바와 같이, 전지 보호 시스템(100g)은, 전지 보호 회로(50g)와, X(X는 1 이상의 정수)개의 전지 셀(5)과, Y(Y는 2 이상의 정수)개의 파워 매니지먼트 회로(80g)를 구비한다. 파워 매니지먼트 회로(80g)는, 이것에 추가로 접속되는 도시하지 않은 본체 기기의 기능 회로에 전력을 급전하는 기능을 갖는 IC를 구비한다.
또한, 본체 기기의 기능 회로란 예를 들면, Bluetooth(등록 상표) 회로, Wi-Fi(등록 상표) 회로, LiDAR 회로 등의 기능 회로이다.
*또, 전지 보호 회로(50g)는, 제1 반도체 장치(1ga)와, 제2 반도체 장치(1gb)와, 보호 IC(70ga)와, 보호 IC(70gb)와, X개의 제1 단자(71g)와, Y개의 제2 단자(72g)와, 제3 단자(73g)와, Y개의 제4 단자(74g)를 구비한다.
보호 IC(70ga)는, X개의 전지 셀(5)의 각 전압에 의거하여, 제1 반도체 장치(1ga)를 제어하고, X개의 전지 셀(5)의 충방전을 제어한다.
보호 IC(70gb)는, X개의 전지 셀(5)의 각 전압에 의거하여, 제2 반도체 장치(1gb)를 제어하고, X개의 전지 셀(5)의 충방전을 제어한다.
제1 반도체 장치(1ga)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, X+Y개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 보호 IC(70ga)에 의하여 제어된다.
제2 반도체 장치(1gb)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, 1+Y개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 보호 IC(70gb)에 의하여 제어된다.
X개의 제1 단자(71g)는, 각각, 제1 반도체 장치(1ga)가 구비하는 X+Y개의 세로형 MOS 트랜지스터 중 X개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
Y개의 제2 단자(72g)는, 각각, 제1 반도체 장치(1ga)가 구비하는 X+Y개의 세로형 MOS 트랜지스터 중 상기 X개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
제3 단자(73g)는, 제2 반도체 장치(1gb)가 구비하는 1+Y개의 세로형 MOS 트랜지스터 중 1개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드와 접속된다.
Y개의 제4 단자(74g)는, 각각, 제2 반도체 장치(1gb)가 구비하는 1+Y개의 세로형 MOS 트랜지스터 중 상기 1개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
X개의 전지 셀(5)은, 각각의 양극이 X개의 제1 단자(71g) 각각에 접속되고, 각각의 음극이 제3 단자(73g)에 접속된다.
Y개의 파워 매니지먼트 회로(80g)는, 각각, Y개의 제2 단자(72g) 각각, 및, Y개의 제4 단자(74g) 각각에 접속되고, Y개의 제2 단자(72g) 중 1개와 Y개의 제4 단자(74g) 중 1개를 통하고, 전지 보호 회로(50g)를 통하여, 충전 시에는 X개의 전지 셀(5) 중 적어도 1개의 전지 셀(5)에 충전 전류를 흐르게 하며, 방전 시에는 X개의 전지 셀(5) 중 적어도 1개의 전지 셀(5)로부터 방전 전류를 수취한다.
상기 구성의 전지 보호 시스템(100g)은, Y개의 파워 매니지먼트 회로(80g)를 이용한, X개의 전지 셀(5)의 충방전을 실현할 수 있다.
예를 들면, 1개의 파워 매니지먼트 회로(80g)가 공급하는 충전 전류가 6A인 경우, 반도체 장치(1gb)에 구비되는 1+Y개의 세로형 MOS 트랜지스터 중, 제3 단자(73g)와 접속하는 세로형 MOS 트랜지스터에는, (6A×Y)A의 전류가 흐르기 때문에, 반도체 장치(1gb)에 구비되는 1+Y개의 세로형 MOS 트랜지스터 중, 제4 단자(74g)와 접속하는 세로형 MOS 트랜지스터 1개에 비하여, 제3 단자(73g)와 접속하는 세로형 MOS 트랜지스터는, 반도체 장치의 평면에서 보았을 때, (6A×Y)의 2승배의 면적을 가짐으로써, 국소적인 발열을 피하고, 최적의 크기로 반도체 장치(1gb)를 실현할 수 있다.
또, 상기 구성의 전지 보호 시스템(100g)은, 보호 IC(70ga) 또는 보호 IC(70gb)가, X개의 전지 셀(5) 중 어느 하나의 충전에 관련된 이상 또는 방전에 관련된 이상을 검지한 경우에, 제1 반도체 장치(1ga) 또는 제2 반도체 장치(1gb)를 제어함으로써, 해당하는 전지 셀(5)의 충전 또는 방전을 정지한다.
이에 의하여, 해당하는 전지 셀(5)은, 충전에 관련된 이상 또는 방전에 관련된 이상에 의한 악영향으로부터 보호된다.
또한, 실시 형태 7에 있어서, 전지 보호 시스템(100g)은, 전지 보호 회로(50g)가, 보호 IC(70ga)와 보호 IC(70gb)를 구비하는 것으로 설명했지만, 전지 보호 시스템(100g)은, 반드시, 전지 보호 회로(50g)가, 보호 IC(70ga)와 보호 IC(70gb)를 구비하는 구성에 한정될 필요는 없다.
전지 보호 시스템(100g)은, 예를 들면, 전지 보호 회로(50g)의 외부에 있어서, 보호 IC(70ga)와 보호 IC(70gb)를 구비하는 구성이어도 된다.
(실시 형태 8)
이하, 실시 형태 8에 따른 파워 매니지먼트 시스템에 대하여 설명한다.
도 45는, 실시 형태 8에 따른 파워 매니지먼트 시스템(200)의 구성의 일례를 나타내는 회로도이다.
도 45에 나타내는 바와 같이, 파워 매니지먼트 시스템(200)은, 파워 매니지먼트 회로(51)와, X(X는 1 이상의 정수)개의 외부 회로(8)(도 45 중의 외부 회로(8a)~외부 회로(8d)가 대응)를 구비한다.
또, 파워 매니지먼트 회로(51)는, 제1 반도체 장치(1h)와, Y(Y는 2 이상의 정수)개의 회로(6)(도 45 중의 회로(6a)~회로(6d))가 대응)와, 제어부(7)와, X개의 단자(71h)를 구비한다.
제어부(7)는, 제1 반도체 장치(1h)를 제어하고, X개의 외부 회로(8)와, Y개의 회로(6)의 접속 상태를 제어한다.
제1 반도체 장치(1h)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, X+Y개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 제어부(7)에 의하여 제어된다.
X개의 단자(71h)는, 각각, 제1 반도체 장치(1h)가 구비하는 X+Y개의 세로형 MOS 트랜지스터 중 X개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
Y개의 회로(6)는, 각각, 제1 반도체 장치(1h)가 구비하는 X+Y개의 세로형 MOS 트랜지스터 중 상기 X개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다. 실시 형태 8에 있어서, 제1 반도체 장치(1h)가 구비하는 X+Y개의 세로형 MOS 트랜지스터 중 상기 Y개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각은, Y개의 회로(6) 각각의 전원 단자에 접속한다.
Y개의 회로(6)는, 예를 들면, Bluetooth(등록 상표) 회로, Wi-Fi(등록 상표) 회로, LiDAR 회로 등의 본체 기기의 기능 회로와, 공급 전력을 전지 셀에 충전 가능한 전압으로 변환하는 전압 변환 회로, 혹은, 본체 기기의 보호 기능 회로를 갖는 전지 셀 등이 접속되어 있다. 각 회로(6)는 전원 분리되어 있고, 반도체 장치(1)를 통하여 서로 접속된다.
X개의 외부 회로(8)는, 각각, X개의 단자(71h) 각각과 접속된다. 실시 형태 8에 있어서, X개의 외부 회로(8)는, 전원 공급원 회로 또는 전원 수급처 회로이며, X개의 단자(71h) 각각은, 전원 공급원 회로 또는 전원 수급처 회로인 X개의 외부 회로(8)의 전원 단자에 접속한다.
X개의 외부 회로(8)는, 전원 공급원 회로로서, 예를 들면, AC 어댑터, USB 5V 회로, 와이어리스 충전기 등이며, 전원 수급처 회로로서, 예를 들면, 외부 디바이스 등이다.
상기 구성의 파워 매니지먼트 시스템(200)은, X개의 외부 회로(8) 중 전원 공급원 회로로부터, Y개의 회로(6) 중 어느 하나로의 전원 공급, 및, Y개의 회로(6) 중 어느 하나로부터 X개의 외부 회로(8) 중 전원 수급처 회로로의 전원 공급을 실현할 수 있다. 외부 회로(8)로부터 전지 셀에 충전 가능한 전압으로 충전 전류가 공급되는 경우는, 반도체 장치(1h)를 통하여 전지 보호 기능을 갖는 전지 셀을 구비한 회로(6)에, 직접적으로 충전 전류가 공급됨으로써, 전압 변환 회로를 통과시킬 때에 발생하는 전력 손실을 회피한 고효율 충전을 실현할 수 있다. 외부 회로(8)로부터 전지 셀에 충전할 수 없는 전압으로 충전 전류가 공급되려고 하는 경우는, 직접적으로 전지 보호 기능을 갖는 전지 셀을 구비한 회로(6)에 충전하지 않고, 반도체 장치(1h)를 통하여, 당해 전압은, 전압을 변환하는 기능을 구비한 회로(6)에 공급되어 전지 셀에 공급할 수 있는 전압으로 변환된다. 그리고 나서, 전지 셀에 공급할 수 있는 전압으로, 전지 보호 기능을 갖는 전지 셀을 구비한 회로(6)에 충전 전류가 공급된다.
또한, 실시 형태 8에 있어서, 파워 매니지먼트 시스템(200)은, 파워 매니지먼트 회로(51)가, 제어부(7)를 구비하는 것으로 설명했지만, 파워 매니지먼트 시스템(200)은, 반드시, 파워 매니지먼트 회로(51)가, 제어부(7)를 구비하는 구성에 한정될 필요는 없다.
파워 매니지먼트 시스템(200)은, 예를 들면, 파워 매니지먼트 회로(51)의 외부에 있어서, 제어부(7)를 구비하는 구성이어도 된다.
(실시 형태 9)
이하, 실시 형태 9에 따른 파워 매니지먼트 시스템에 대하여 설명한다.
도 46은, 실시 형태 9에 따른 파워 매니지먼트 시스템(200a)의 구성의 일례를 나타내는 회로도이다.
도 46에 나타내는 바와 같이, 파워 매니지먼트 시스템(200a)은, 파워 매니지먼트 회로(51a)와, 전원 회로(8e)를 구비한다.
또, 파워 매니지먼트 회로(51a)는, 제1 반도체 장치(1i)와, Y(Y는 2 이상의 정수)개의 회로(6a)(도 46 중의 회로(6aa)~회로(6ad))가 대응)와, 제어부(7a)와, DC/DC 회로(90)와, 단자(71i)를 구비한다.
DC/DC 회로(90)는, 전원 회로(8e)의 출력 전압을, Y개의 회로(6a)가 이용하는 전압으로 변환한다.
제어부(7a)는, 제1 반도체 장치(1i)를 제어하고, DC/DC 회로(90)와, Y개의 회로(6)의 접속 상태를 제어한다.
제1 반도체 장치(1i)는, 실시 형태 1에 있어서 그 상세를 설명한 반도체 장치(1)이며, 1+Y개의 세로형 MOS 트랜지스터를 구비한다. 각 세로형 MOS 트랜지스터의 도통 상태와 비도통 상태는, 제어부(7a)에 의하여 제어된다.
단자(71i)는, DC/DC 회로(90)의 한쪽의 단자(전압 입력 단자)에 접속된다.
DC/DC 회로(90)의 다른 쪽의 단자(전압 출력 단자)는, 제1 반도체 장치(1i)가 구비하는 1+Y개의 세로형 MOS 트랜지스터 중 1개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다.
Y개의 회로(6a)는, 각각, 제1 반도체 장치(1i)가 구비하는 1+Y개의 세로형 MOS 트랜지스터 중 상기 1개의 세로형 MOS 트랜지스터를 제외한 Y개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각과 접속된다. 실시 형태 9에 있어서, 제1 반도체 장치(1i)가 구비하는 1+Y개의 세로형 MOS 트랜지스터 중 상기 Y개의 세로형 MOS 트랜지스터의 1 이상의 소스 패드 각각은, Y개의 회로(6a) 각각의 전원 단자에 접속하는 것으로 설명한다.
Y개의 회로(6a)는, 예를 들면, Bluetooth(등록 상표) 회로, Wi-Fi(등록 상표) 회로, LiDAR 회로 등의, 다른 회로와는 전원 분리되어 있는 회로이다.
전원 회로(8e)는, 단자(71i)에 접속되어, 단자(71i)에 전압을 출력한다.
상기 구성의 파워 매니지먼트 시스템(200a)은, DC/DC 회로(90)에 의하여 변환된 전압을, Y개의 회로(6a) 중, 전압을 공급할 필요가 있는 회로(6a)에 한정하여 공급할 수 있다.
이에 의하여, Y개의 회로(6a)에 의한 전력의 소비를 억제할 수 있다.
(보충)
이상, 본 개시의 일 양태에 따른 반도체 장치, 전지 보호 회로, 및, 파워 매니지먼트 회로에 대하여, 실시 형태 1~실시 형태 9에 의거하여 설명했지만, 본 개시는, 이들 실시 형태에 한정되는 것은 아니다. 본 개시의 취지를 벗어나지 않는 한, 당업자가 생각해 내는 각종 변형을 이들 실시 형태에 실시한 것이나, 상이한 실시 형태에 있어서의 구성 요소를 조합하여 구축되는 형태도, 본 개시의 1개 또는 복수의 양태의 범위 내에 포함되어도 된다.
본 개시는, 반도체 장치, 전지 보호 회로, 및, 파워 매니지먼트 회로 등에 널리 이용 가능하다.
1, 1a, 1b, 1c, 1d, 1e, 1f, 1ea, 1eb, 1fa, 1ga, 1gb, 1h, 1i: 반도체 장치
2a, 2b, 2c, 2d, 2e, 2f: 단자 접속 세로형 MOS 트랜지스터
5, 5a, 5b, 5c, 5d, 5e, 5f, 5ca, 5cb, 5cc, 5da, 5db, 5dc: 전지 셀
6, 6a, 6b, 6c, 6d, 6aa, 6ab, 6ac, 6ad: 회로
7, 7a: 제어부
8, 8a, 8b, 8c, 8d: 외부 회로
8e: 전원 회로
9: 반도체 스위치 장치
10: 트랜지스터(제1 세로형 MOS 트랜지스터)
11: 제1 소스 전극
12, 13, 22, 23, 82, 83: 부분
14: 제1 소스 영역
15: 제1 게이트 도체
16: 제1 게이트 절연막
18: 제1 보디 영역
19: 제1 게이트 전극
20: 트랜지스터(제2 세로형 MOS 트랜지스터)
21: 제2 소스 전극
24: 제2 소스 영역
25: 제2 게이트 도체
26: 제2 게이트 절연막
28: 제2 보디 영역
29: 제2 게이트 전극
30: 금속층
31: 제3 소스 전극
32: 반도체 기판
33: 저농도 불순물층
34: 산화막
35: 보호층
37: 트랜지스터(제3 세로형 MOS 트랜지스터)
38: 고농도 불순물층
39: 제3 게이트 전극
40: 반도체층
50, 50a, 50b, 50c, 50d, 50e, 50f, 50g, 50ca, 50da: 전지 보호 회로
51, 51a: 파워 매니지먼트 회로
60, 60c, 60d: 충방전 제어 IC
60a: 충전 제어 IC
60b: 방전 제어 IC
61, 61c, 61d, 71, 71f, 71g: 제1 단자
62, 62c, 62d, 72, 72f, 72g: 제2 단자
63c, 63d, 73, 73f, 73g: 제3 단자
70ea, 70eb, 70fa, 70fb, 70ga, 70gb: 보호 IC
71h, 71i: 단자
74, 74f, 74g: 제4 단자
75: 제5 단자
76: 제6 단자
80, 80f, 80g: 파워 매니지먼트 회로
81: 드레인 전극
90: DC/DC 회로
100, 100a, 100b, 100c, 100d, 100e, 100f, 100g: 전지 보호 시스템
111, 111a, 111b, 111c, 111d, 111e: 제1 소스 패드
119: 제1 게이트 패드(게이트 패드)
121, 121a, 121b, 121c, 121d, 121e: 제2 소스 패드
129: 제2 게이트 패드(게이트 패드)
131, 131a, 131b: 제3 소스 패드
139: 제3 게이트 패드(게이트 패드)
141: 드레인 패드
200, 200a: 파워 매니지먼트 시스템
300: 공통 단자
A1, A2, A3, B1, B2, B3, B4, B5: 영역

Claims (15)

  1. 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서,
    반도체층과,
    상기 반도체층 내에 형성된, 제1 세로형 MOS 트랜지스터와 제2 세로형 MOS 트랜지스터와 제3 세로형 MOS 트랜지스터를 포함하는 N(N은 3 이상의 정수)개의 세로형 MOS 트랜지스터를 구비하고,
    상기 N개의 세로형 MOS 트랜지스터 각각은, 상기 반도체층의 상면에, 당해 세로형 MOS 트랜지스터의 게이트 전극에 전기적으로 접속된 게이트 패드와, 당해 세로형 MOS 트랜지스터의 소스 전극에 전기적으로 접속된 소스 패드를 갖고,
    상기 반도체층은, 반도체 기판을 갖고,
    상기 반도체 기판은, 상기 N개의 세로형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고,
    상기 반도체 장치는, 상기 반도체층을 평면에서 보았을 때, 제1 외주변과, 각각 상기 제1 외주변에 인접하는 제2 외주변 및 제3 외주변과, 상기 제1 외주변에 대향하는 제4 외주변을 갖는 직사각형이고,
    상기 반도체층을 평면에서 보았을 때, 상기 제1 세로형 MOS 트랜지스터는,
    상기 제1 외주변에 전체 길이가 포함되는 제1 변과, 상기 제2 외주변에 전체 길이가 포함되며, 상기 제1 변에 인접하는 제2 변과, 상기 제3 외주변에 전체 길이가 포함되며, 상기 제1 변에 인접하는 제3 변을 갖는 다각형이고,
    상기 제1 외주변과 상기 제1 변의 사이, 상기 제2 외주변과 상기 제2 변의 사이, 및, 상기 제3 외주변과 상기 제3 변의 사이 각각에는, 상기 N개의 세로형 MOS 트랜지스터 중 다른 세로형 MOS 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때, 상기 제2 세로형 MOS 트랜지스터는,
    상기 제2 외주변에 전체 길이가 포함되는 제4 변과, 상기 제4 외주변에 전체 길이가 포함되며, 상기 제4 변에 인접하는 제5 변을 갖는 다각형이고,
    상기 제2 외주변과 상기 제4 변의 사이, 및, 상기 제4 외주변과 상기 제5 변의 사이 각각에는, 상기 N개의 세로형 MOS 트랜지스터 중 다른 세로형 MOS 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때, 상기 제3 세로형 MOS 트랜지스터는,
    상기 제3 외주변에 전체 길이가 포함되는 제6 변과, 상기 제4 외주변에 전체 길이가 포함되며, 상기 제6 변에 인접하는 제7 변을 갖는 다각형이고,
    상기 제3 외주변과 상기 제6 변의 사이, 및, 상기 제4 외주변과 상기 제7 변의 사이 각각에는, 상기 N개의 세로형 MOS 트랜지스터 중 다른 세로형 MOS 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 MOS 트랜지스터 각각의 면적은, 상기 N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 크고,
    상기 반도체층을 평면에서 보았을 때, 상기 제1 세로형 MOS 트랜지스터의 면적을 S1, 상기 제2 세로형 MOS 트랜지스터의 면적을 S2, 상기 제3 세로형 MOS 트랜지스터의 면적을 S3으로 하는 경우에, S1>S2=S3, 또는, S1<S2=S3인,
    반도체 장치.
  2. 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서,
    반도체층과,
    상기 반도체층 내에 형성된, 제1 세로형 MOS 트랜지스터와 제2 세로형 MOS 트랜지스터와 제3 세로형 MOS 트랜지스터를 포함하는 N(N은 3 이상의 정수)개의 세로형 MOS 트랜지스터를 구비하고,
    상기 N개의 세로형 MOS 트랜지스터 각각은, 상기 반도체층의 상면에, 당해 세로형 MOS 트랜지스터의 게이트 전극에 전기적으로 접속된 게이트 패드와, 당해 세로형 MOS 트랜지스터의 소스 전극에 전기적으로 접속된 소스 패드를 갖고,
    상기 반도체층은, 반도체 기판을 갖고,
    상기 반도체 기판은, 상기 N개의 세로형 MOS 트랜지스터의 공통 드레인 영역으로서 기능하고,
    상기 반도체 장치는, 상기 반도체층을 평면에서 보았을 때, 제1 외주변과, 각각 상기 제1 외주변에 인접하는 제2 외주변 및 제3 외주변과, 상기 제1 외주변에 대향하는 제4 외주변을 갖는 직사각형이고,
    상기 반도체층을 평면에서 보았을 때, 상기 제1 세로형 MOS 트랜지스터는,
    상기 제1 외주변에 전체 길이가 포함되는 제1 변과, 상기 제2 외주변에 전체 길이가 포함되며, 상기 제1 변에 인접하는 제2 변과, 상기 제3 외주변에 전체 길이가 포함되며, 상기 제1 변에 인접하는 제3 변을 갖는 다각형이고,
    상기 제1 외주변과 상기 제1 변의 사이, 상기 제2 외주변과 상기 제2 변의 사이, 및, 상기 제3 외주변과 상기 제3 변의 사이 각각에는, 상기 N개의 세로형 MOS 트랜지스터 중 다른 세로형 MOS 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때, 상기 제2 세로형 MOS 트랜지스터는,
    상기 제2 외주변에 전체 길이가 포함되는 제4 변과, 상기 제4 외주변에 전체 길이가 포함되며, 상기 제4 변에 인접하는 제5 변을 갖는 다각형이고,
    상기 제2 외주변과 상기 제4 변의 사이, 및, 상기 제4 외주변과 상기 제5 변의 사이 각각에는, 상기 N개의 세로형 MOS 트랜지스터 중 다른 세로형 MOS 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때, 상기 제3 세로형 MOS 트랜지스터는,
    상기 제3 외주변에 전체 길이가 포함되는 제6 변과, 상기 제4 외주변에 전체 길이가 포함되며, 상기 제6 변에 인접하는 제7 변을 갖는 다각형이고,
    상기 제3 외주변과 상기 제6 변의 사이, 및, 상기 제4 외주변과 상기 제7 변의 사이 각각에는, 상기 N개의 세로형 MOS 트랜지스터 중 다른 세로형 MOS 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 MOS 트랜지스터 각각의 면적은, 상기 N개의 세로형 MOS 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 크고,
    상기 제1 세로형 MOS 트랜지스터의 최대 사양 전류를 IM1, 상기 제2 세로형 MOS 트랜지스터의 최대 사양 전류를 IM2, 상기 제3 세로형 MOS 트랜지스터의 최대 사양 전류를 IM3으로 하는 경우에, IM1>IM2=IM3, 또는, IM1<IM2=IM3인,
    반도체 장치.
  3. 청구항 2에 있어서,
    IM2+IM3=IM1인, 반도체 장치.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 N개의 세로형 MOS 트랜지스터 중 1개는, 최대 사양 전류가, 상기 N개의 세로형 MOS 트랜지스터 중 K(K는, 2 이상 N-1 이하의 정수)개의 세로형 MOS 트랜지스터의 최대 사양 전류의 합과 같은 특정 세로형 MOS 트랜지스터인, 반도체 장치.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 N개의 세로형 MOS 트랜지스터 중 적어도 1개는, 갖는 상기 소스 패드가 하나의 소스 패드인 특정 세로형 MOS 트랜지스터이고,
    상기 반도체층을 평면에서 보았을 때, 상기 적어도 1개의 특정 세로형 MOS 트랜지스터 각각이 갖는 상기 게이트 패드 및 상기 하나의 소스 패드는, 정원형이며, 상기 N개의 세로형 MOS 트랜지스터 각각이 갖는 상기 게이트 패드 및 상기의 소스 패드 중에, 상기 적어도 1개의 특정 세로형 MOS 트랜지스터 각각이 갖는 상기 게이트 패드 및 상기 하나의 소스 패드보다 유의하게 면적이 작은 게이트 패드 및 소스 패드가 존재하지 않는, 반도체 장치.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 반도체 장치는, 상기 반도체층을 평면에서 보았을 때 직사각형이고,
    상기 N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 1 이상의 전류 경로 각각에 있어서의, 당해 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하는, 반도체 장치.
  7. 청구항 6에 있어서,
    상기 반도체 장치는, 상기 반도체층을 평면에서 보았을 때 장방형이고,
    상기 반도체층을 평면에서 보았을 때, 상기 1 이상의 전류 경로 각각에 있어서의, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제2 출입구 세로형 MOS 트랜지스터의 경계선은, 상기 반도체 장치의 장변에 평행인, 반도체 장치.
  8. 청구항 6에 있어서,
    상기 반도체층을 평면에서 보았을 때, 상기 1 이상의 전류 경로 각각에 있어서의, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제2 출입구 세로형 MOS 트랜지스터의 경계선은, 상기 반도체 장치의 4개의 변 중 어느 것에 대해서도 평행이 아닌, 반도체 장치.
  9. 청구항 6에 있어서,
    상기 반도체층을 평면에서 보았을 때, 상기 1 이상의 전류 경로 각각에 있어서의, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제2 출입구 세로형 MOS 트랜지스터의 경계선은, 상기 반도체 장치의 4개의 변 중, 제1 변에 평행한 선분과, 상기 제1 변에 직교하는 제2 변에 평행한 선분이 번갈아 접속되어 이루어지는, 반도체 장치.
  10. 청구항 1 또는 청구항 2에 있어서,
    상기 N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 제1 전류 경로에 있어서의, 당해 제1 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고,
    상기 N개의 세로형 MOS 트랜지스터 중, 상기 사양에 의하여 정해지는 제2 전류 경로에 있어서의, 당해 제2 전류 경로의 입구 또는 출구에 위치하는 상기 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제3 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고,
    상기 N개의 세로형 MOS 트랜지스터 중, 상기 사양에 의하여 정해지는 제3 전류 경로에 있어서의, 당해 제3 전류 경로의 입구 또는 출구에 위치하는 상기 제2 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 상기 제3 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고,
    상기 제3 출입구 세로형 MOS 트랜지스터의 상기 게이트 패드는, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제2 출입구 세로형 MOS 트랜지스터의 경계선의 연장선 상에 위치하는, 반도체 장치.
  11. 청구항 1 또는 청구항 2에 있어서,
    상기 N개의 세로형 MOS 트랜지스터 중, 사양에 의하여 정해지는 제1 전류 경로에 있어서의, 당해 제1 전류 경로의 입구 또는 출구에 위치하는 제1 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제2 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고,
    상기 N개의 세로형 MOS 트랜지스터 중, 상기 사양에 의하여 정해지는 제2 전류 경로에 있어서의, 당해 제2 전류 경로의 입구 또는 출구에 위치하는 상기 제2 출입구 세로형 MOS 트랜지스터와, 출구 또는 입구에 위치하는 제3 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고,
    상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제3 출입구 세로형 MOS 트랜지스터에 의하여 정해지는 전류 경로는, 상기 사양에 의하여 정해지는 전류 경로 중 어느 것에도 해당하지 않고,
    상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제3 출입구 세로형 MOS 트랜지스터는, 상기 반도체층을 평면에서 보았을 때 서로 인접하고,
    상기 제3 출입구 세로형 MOS 트랜지스터의 상기 게이트 패드는, 상기 제2 출입구 세로형 MOS 트랜지스터와 상기 제3 출입구 세로형 MOS 트랜지스터의 경계선보다, 상기 제1 출입구 세로형 MOS 트랜지스터와 상기 제3 출입구 세로형 MOS 트랜지스터의 경계선의 근방에 위치하는, 반도체 장치.
  12. 청구항 1 또는 청구항 2에 있어서,
    추가로, 상기 반도체층의 상면에, 상기 반도체 기판에 전기적으로 접속된 드레인 패드를 구비하는, 반도체 장치.
  13. 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서,
    반도체층과,
    상기 반도체층 내에 형성된, 제1 세로형 트랜지스터와 제2 세로형 트랜지스터와 제3 세로형 트랜지스터를 포함하는 N(N은 3 이상의 정수)개의 세로형 트랜지스터를 구비하고,
    상기 N개의 세로형 트랜지스터 각각은, 상기 반도체층의 상면에, 당해 세로형 트랜지스터의 도통을 제어하는 제어 전극에 전기적으로 접속된 제어 패드와, 당해 세로형 트랜지스터가, 외부로부터 전류를 유입하거나, 또는 외부로 전류를 유출하는 외부 접속 전극에 전기적으로 접속된 외부 접속 패드를 갖고,
    상기 반도체층은, 반도체 기판을 갖고,
    상기 반도체 기판의, 상기 N개의 세로형 트랜지스터가 형성된 한쪽의 주면(主面)과 배향(背向)하는, 다른 쪽의 주면 측에, 상기 N개의 세로형 트랜지스터에 공통되는 공통 전극을 구비하고,
    상기 반도체 장치는, 상기 반도체층을 평면에서 보았을 때, 제1 외주변과, 각각 상기 제1 외주변에 인접하는 제2 외주변 및 제3 외주변과, 상기 제1 외주변에 대향하는 제4 외주변을 갖는 직사각형이고,
    상기 반도체층을 평면에서 보았을 때, 상기 제1 세로형 트랜지스터는,
    상기 제1 외주변에 전체 길이가 포함되는 제1 변과, 상기 제2 외주변에 전체 길이가 포함되며, 상기 제1 변에 인접하는 제2 변과, 상기 제3 외주변에 전체 길이가 포함되며, 상기 제1 변에 인접하는 제3 변을 갖는 다각형이고,
    상기 제1 외주변과 상기 제1 변의 사이, 상기 제2 외주변과 상기 제2 변의 사이, 및, 상기 제3 외주변과 상기 제3 변의 사이 각각에는, 상기 N개의 세로형 트랜지스터 중 다른 세로형 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때, 상기 제2 세로형 트랜지스터는,
    상기 제2 외주변에 전체 길이가 포함되는 제4 변과, 상기 제4 외주변에 전체 길이가 포함되며, 상기 제4 변에 인접하는 제5 변을 갖는 다각형이고,
    상기 제2 외주변과 상기 제4 변의 사이, 및, 상기 제4 외주변과 상기 제5 변의 사이 각각에는, 상기 N개의 세로형 트랜지스터 중 다른 세로형 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때, 상기 제3 세로형 트랜지스터는,
    상기 제3 외주변에 전체 길이가 포함되는 제6 변과, 상기 제4 외주변에 전체 길이가 포함되며, 상기 제6 변에 인접하는 제7 변을 갖는 다각형이고,
    상기 제3 외주변과 상기 제6 변의 사이, 및, 상기 제4 외주변과 상기 제7 변의 사이 각각에는, 상기 N개의 세로형 트랜지스터 중 다른 세로형 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 트랜지스터 각각의 면적은, 상기 N개의 세로형 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 크고,
    상기 반도체층을 평면에서 보았을 때, 상기 제1 세로형 트랜지스터의 면적을 S1, 상기 제2 세로형 트랜지스터의 면적을 S2, 상기 제3 세로형 트랜지스터의 면적을 S3으로 하는 경우에, S1>S2=S3, 또는, S1<S2=S3인,
    반도체 장치.
  14. 페이스 다운 실장이 가능한 칩 사이즈 패키지형의 반도체 장치로서,
    반도체층과,
    상기 반도체층 내에 형성된, 제1 세로형 트랜지스터와 제2 세로형 트랜지스터와 제3 세로형 트랜지스터를 포함하는 N(N은 3 이상의 정수)개의 세로형 트랜지스터를 구비하고,
    상기 N개의 세로형 트랜지스터 각각은, 상기 반도체층의 상면에, 당해 세로형 트랜지스터의 도통을 제어하는 제어 전극에 전기적으로 접속된 제어 패드와, 당해 세로형 트랜지스터가, 외부로부터 전류를 유입하거나, 또는 외부로 전류를 유출하는 외부 접속 전극에 전기적으로 접속된 외부 접속 패드를 갖고,
    상기 반도체층은, 반도체 기판을 갖고,
    상기 반도체 기판의, 상기 N개의 세로형 트랜지스터가 형성된 한쪽의 주면과 배향하는, 다른 쪽의 주면 측에, 상기 N개의 세로형 트랜지스터에 공통되는 공통 전극을 구비하고,
    상기 반도체 장치는, 상기 반도체층을 평면에서 보았을 때, 제1 외주변과, 각각 상기 제1 외주변에 인접하는 제2 외주변 및 제3 외주변과, 상기 제1 외주변에 대향하는 제4 외주변을 갖는 직사각형이고,
    상기 반도체층을 평면에서 보았을 때, 상기 제1 세로형 트랜지스터는,
    상기 제1 외주변에 전체 길이가 포함되는 제1 변과, 상기 제2 외주변에 전체 길이가 포함되며, 상기 제1 변에 인접하는 제2 변과, 상기 제3 외주변에 전체 길이가 포함되며, 상기 제1 변에 인접하는 제3 변을 갖는 다각형이고,
    상기 제1 외주변과 상기 제1 변의 사이, 상기 제2 외주변과 상기 제2 변의 사이, 및, 상기 제3 외주변과 상기 제3 변의 사이 각각에는, 상기 N개의 세로형 트랜지스터 중 다른 세로형 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때, 상기 제2 세로형 트랜지스터는,
    상기 제2 외주변에 전체 길이가 포함되는 제4 변과, 상기 제4 외주변에 전체 길이가 포함되며, 상기 제4 변에 인접하는 제5 변을 갖는 다각형이고,
    상기 제2 외주변과 상기 제4 변의 사이, 및, 상기 제4 외주변과 상기 제5 변의 사이 각각에는, 상기 N개의 세로형 트랜지스터 중 다른 세로형 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때, 상기 제3 세로형 트랜지스터는,
    상기 제3 외주변에 전체 길이가 포함되는 제6 변과, 상기 제4 외주변에 전체 길이가 포함되며, 상기 제6 변에 인접하는 제7 변을 갖는 다각형이고,
    상기 제3 외주변과 상기 제6 변의 사이, 및, 상기 제4 외주변과 상기 제7 변의 사이 각각에는, 상기 N개의 세로형 트랜지스터 중 다른 세로형 트랜지스터가 끼이지 않고,
    상기 반도체층을 평면에서 보았을 때의, 상기 N개의 세로형 트랜지스터 각각의 면적은, 상기 N개의 세로형 트랜지스터 각각의 최대 사양 전류에 따라, 최대 사양 전류가 클수록 크고,
    상기 제1 세로형 트랜지스터의 최대 사양 전류를 IM1, 상기 제2 세로형 트랜지스터의 최대 사양 전류를 IM2, 상기 제3 세로형 트랜지스터의 최대 사양 전류를 IM3으로 하는 경우에, IM1>IM2=IM3, 또는, IM1<IM2=IM3인,
    반도체 장치.
  15. 청구항 14에 있어서,
    IM2+IM3=IM1인, 반도체 장치.
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