CN116646351A - 半导体装置、电池保护电路及电源管理电路 - Google Patents

半导体装置、电池保护电路及电源管理电路 Download PDF

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Abstract

一种能够面朝下安装的芯片尺寸封装型的半导体装置(1)，具备半导体层(40)和形成在半导体层(40)内的N(N是3以上的整数)个纵型MOS晶体管；N个纵型MOS晶体管分别在半导体层(40)的上表面具备与该纵型MOS晶体管的栅极电极电连接的栅极焊盘以及与该纵型MOS晶体管的源极电极电连接的1个以上的源极焊盘；半导体层(40)具有半导体衬底(32)；半导体衬底(32)作为N个纵型MOS晶体管的共通漏极区域发挥功能；半导体层(40)的平面图中的N个纵型MOS晶体管各自的面积与N个纵型MOS晶体管各自的最大规格电流对应，最大规格电流越大则越大。

Description

半导体装置、电池保护电路及电源管理电路
本申请是申请日为2022年3月5日、发明名称为“半导体装置、电池保护电路及电源管理电路”的中国专利申请的分案申请。
技术领域
本公开涉及以纵型晶体管为代表的半导体装置、电池保护电路及电源管理电路。另外，纵型晶体管是指纵型的MOSFET(Metal Oxide Semiconductor Field EffectTransistor(金属氧化物半导体场效应晶体管))、IGBT(Insulated Gate BipolarTransistor(绝缘栅双极型晶体管))、BJT(Bipolar Junction Transistor(双极结型晶体管))等。
背景技术
以往，已知具备使漏极区域共通的多个纵型MOS晶体管的半导体装置(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开平1－179456号公报
发明内容
发明要解决的课题
在具备使漏极区域共通的多个纵型MOS晶体管的半导体装置中，希望抑制局部性发热。
因此，本公开的目的在于，提供能够抑制局部性发热的半导体装置等。
用来解决课题的手段
本公开的一技术方案的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，具备：半导体层；以及N个纵型MOS晶体管，形成在上述半导体层内，N是3以上的整数；上述N个纵型MOS晶体管分别在上述半导体层的上表面具有与该纵型MOS晶体管的栅极电极电连接的栅极焊盘、以及与该纵型MOS晶体管的源极电极电连接的1个以上的源极焊盘；上述半导体层具有半导体衬底；上述半导体衬底作为上述N个纵型MOS晶体管的共通漏极区域发挥功能；与上述N个纵型MOS晶体管各自的最大规格电流对应地，最大规格电流越大则上述半导体层的平面图中的上述N个纵型MOS晶体管各自的面积越大。
本公开的一技术方案的电池保护电路，具备：上述半导体装置；第1端子，与上述半导体装置具备的上述N个纵型MOS晶体管中的1个端子连接纵型MOS晶体管的上述1个以上的源极焊盘连接；以及N－1个电池单元，正极和负极中的一方的第1极与上述半导体装置具备的上述N个纵型MOS晶体管中的除了上述端子连接纵型MOS晶体管以外的N－1个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述N－1个电池单元的上述第1极的极性相同。
本公开的一技术方案的电池保护电路，具备：上述第1半导体装置；上述第2半导体装置，具备的纵型MOS晶体管的数量为3个；N－1个电池单元，相互串联连接；第1端子，与上述第1半导体装置具备的上述N个纵型MOS晶体管之一的第1端子连接纵型MOS晶体管的上述1个以上的源极焊盘、以及上述第2半导体装置具备的3个上述纵型MOS晶体管之一的第2端子连接纵型MOS晶体管的上述1个以上的源极焊盘相连接；第2端子，与上述N－1个电池单元的负极连接；以及第3端子，与上述N－1个电池单元中的位于上述串联连接中的正极侧端部处的电池单元的正极连接；上述N－1个电池单元各自的正极与上述第1半导体装置具备的上述N个纵型MOS晶体管中的除了上述第1端子连接纵型MOS晶体管以外的N－1个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述N－1个电池单元中的位于上述串联连接中的负极侧端部处的第1电池单元的正极和在上述串联连接中位于上述第1电池单元的旁边的第2电池单元的负极，分别与上述第2半导体装置具备的3个上述纵型MOS晶体管中的除了上述第2端子连接纵型MOS晶体管以外的2个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述第1电池单元和上述第2电池单元经由上述第2半导体装置而串联连接。
本公开的一技术方案的电池保护电路，具备：上述第1半导体装置；上述第2半导体装置，具备的纵型MOS晶体管的数量为3个；N个电池单元，相互串联连接；第1端子，与上述第1半导体装置具备的上述N个纵型MOS晶体管之一的第1端子连接纵型MOS晶体管的上述1个以上的源极焊盘、以及上述第2半导体装置具备的3个上述纵型MOS晶体管之一的第2端子连接纵型MOS晶体管的上述1个以上的源极焊盘相连接；第2端子，与上述N个电池单元的负极连接；以及第3端子，与上述N个电池单元中的位于上述串联连接中的正极侧端部处的电池单元的正极连接；上述N个电池单元中的除了位于上述串联连接中的负极侧端部处的第1电池单元以外的N－1个电池单元各自的正极，与上述第1半导体装置具备的上述N个纵型MOS晶体管中的除了上述第1端子连接纵型MOS晶体管以外的N－1个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述N个电池单元中的位于上述串联连接中的负极侧端部处的第1电池单元的正极和上述N个电池单元中的在上述串联连接中位于上述第1电池单元的旁边的第2电池单元的负极，分别与上述第2半导体装置具备的3个上述纵型MOS晶体管中的除了上述第2端子连接纵型MOS晶体管以外的2个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述第1电池单元和上述第2电池单元经由上述第2半导体装置而串联连接。
本公开的一技术方案的电池保护电路，具备：上述第1半导体装置，具备的纵型MOS晶体管的数量为3个，具备的特定纵型MOS晶体管的数量为1个；上述第2半导体装置，具备的纵型MOS晶体管的数量为3个，具备的特定纵型MOS晶体管的数量为1个；第1端子，与上述第1半导体装置具备的1个上述特定纵型MOS晶体管的1个源极焊盘连接；第2端子及第3端子，与上述第1半导体装置具备的3个上述纵型MOS晶体管中的除了上述1个特定纵型MOS晶体管以外的2个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；第4端子，与上述第2半导体装置具备的1个上述特定纵型MOS晶体管的1个源极焊盘连接；以及第5端子及第6端子，与上述第2半导体装置具备的3个上述纵型MOS晶体管中的除了上述1个特定纵型MOS晶体管以外的2个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述第3端子是用来与1个以上的电池单元的正极连接的端子；上述第6端子是用来与上述1个以上的电池单元的负极连接的端子；上述第1端子、上述第2端子、上述第4端子和上述第5端子是用来与电源管理电路连接的端子；上述电源管理电路经由上述第2端子和上述第5端子，在充电时使充电电流流向上述1个以上的电池单元，在放电时从上述1个以上的电池单元接受放电电流。
本公开的一技术方案的电池保护电路，具备：上述半导体装置，具备的纵型MOS晶体管的数量为3个，具备的特定纵型MOS晶体管的数量为1个；第1端子，与上述半导体装置具备的1个上述特定纵型MOS晶体管的1个源极焊盘以及上述半导体装置具备的3个上述纵型MOS晶体管中的除了1个上述特定纵型MOS晶体管以外的2个纵型MOS晶体管的一方的纵型MOS晶体管的1个以上的源极焊盘连接；第2端子，与上述半导体装置具备的3个上述纵型MOS晶体管中的除了1个上述特定纵型MOS晶体管以外的2个纵型MOS晶体管的另一方的纵型MOS晶体管的1个以上的源极焊盘连接；第3端子；以及第4端子；上述第1端子是用来与1个以上的电池单元的正极连接的端子；上述第3端子是用来与上述1个以上的电池单元的负极连接的端子；上述第2端子和上述第4端子是用来与电源管理电路连接的端子；上述电源管理电路经由上述第2端子和上述第4端子，在充电时使充电电流流向上述1个以上的电池单元，在放电时从上述1个以上的电池单元接受放电电流。
本公开的一技术方案的电池保护电路，具备：上述第1半导体装置，具备的纵型MOS晶体管的数量为X+Y个，X是1以上的整数，Y是2以上的整数；上述第2半导体装置，具备的纵型MOS晶体管的数量为1+Y个；X个第1端子，与上述第1半导体装置具备的X+Y个中的X个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；Y个第2端子，与上述第1半导体装置具备的X+Y个中的除了上述X个纵型MOS晶体管以外的Y个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；第3端子，与上述第2半导体装置具备的1+Y个中的1个纵型MOS晶体管的上述1个以上的源极焊盘连接；以及Y个第4端子，与上述第2半导体装置具备的1+Y个中的除了上述1个纵型MOS晶体管以外的Y个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述X个第1端子是用来与X个电池单元的正极各自连接的端子；上述第3端子是用来与上述X个电池单元的负极连接的端子；上述Y个第2端子和上述Y个第4端子是用来与Y个电源管理电路各自连接的端子；上述Y个电源管理电路分别经由上述Y个第2端子中的1个和上述Y个第4端子中的1个，在充电时使充电电流流向上述X个电池单元中的至少1个电池单元，在放电时从上述至少1个电池单元接受放电电流。
本公开的一技术方案的电源管理电路，具备：上述半导体装置，具备的纵型MOS晶体管的数量为X+Y个，X是1以上的整数，Y是2以上的整数；X个端子，与上述半导体装置具备的X+Y个中的X个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；以及Y个电路，与上述半导体装置具备的X+Y个中的除了上述X个纵型MOS晶体管以外的Y个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述X个端子分别是用来与X个外部电路分别连接的端子；上述Y个电路分别相互被电源分离。
本公开的一技术方案的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，具备：半导体层；以及N个纵型晶体管，形成在上述半导体层内，N是3以上的整数；上述N个纵型晶体管分别在上述半导体层的上表面具有与控制该纵型晶体管的导通的控制电极电连接的控制焊盘、以及与该纵型晶体管从外部流入电流或向外部流出电流的外部连接电极电连接的1个以上的外部连接焊盘；上述半导体层具有半导体衬底；在上述半导体衬底的与形成有上述N个纵型晶体管的一方的主面背对的另一方的主面侧，具备对上述N个纵型晶体管共通的共通电极；与上述N个纵型晶体管各自的最大规格电流对应地，最大规格电流越大则上述半导体层的平面图中的上述N个纵型晶体管各自的面积越大。
发明效果
根据本公开的一技术方案的半导体装置等，能够提供能够抑制局部性发热的半导体装置等。
附图说明
图1是表示实施方式1的半导体装置的构造的一例的剖视图。
图2是表示实施方式1的半导体装置的构造的一例的平面图。
图3是表示实施方式1的半导体装置的电路结构的一例的电路图。
图4A是实施方式1的半导体装置的平面图。
图4B是实施方式1的半导体装置的平面图。
图5是实施方式1的半导体装置的平面图。
图6是实施方式1的半导体装置的平面图。
图7A是实施方式1的半导体装置的平面图。
图7B是实施方式1的半导体装置的平面图。
图8是实施方式1的半导体装置的平面图。
图9是实施方式1的半导体装置的平面图。
图10A是实施方式1的半导体装置的平面图。
图10B是实施方式1的半导体装置的平面图。
图10C是实施方式1的半导体装置的平面图。
图10D是实施方式1的半导体装置的平面图。
图11A是实施方式1的半导体装置的平面图。
图11B是实施方式1的半导体装置的平面图。
图11C是实施方式1的半导体装置的平面图。
图11D是实施方式1的半导体装置的平面图。
图11E是实施方式1的半导体装置的平面图。
图11F是实施方式1的半导体装置的平面图。
图11G是实施方式1的半导体装置的平面图。
图11H是实施方式1的半导体装置的平面图。
图11I是实施方式1的半导体装置的平面图。
图11J是实施方式1的半导体装置的平面图。
图12是实施方式1的半导体装置的平面图。
图13A是实施方式1的半导体装置的平面图。
图13B是实施方式1的半导体装置的平面图。
图14A是实施方式1的半导体装置的平面图。
图14B是实施方式1的半导体装置的平面图。
图15是实施方式1的半导体装置的平面图。
图16是实施方式1的半导体装置的平面图。
图17是实施方式1的半导体装置的平面图。
图18是实施方式1的半导体装置的平面图。
图19是实施方式1的半导体装置的平面图。
图20是实施方式1的半导体装置的平面图。
图21A是实施方式1的半导体装置的平面图。
图21B是实施方式1的半导体装置的平面图。
图21C是实施方式1的半导体装置的平面图。
图21D是实施方式1的半导体装置的平面图。
图21E是实施方式1的半导体装置的平面图。
图21F是实施方式1的半导体装置的平面图。
图21G是实施方式1的半导体装置的平面图。
图21H是实施方式1的半导体装置的平面图。
图22A是表示实施方式1的半导体装置的构造的一例的剖视图。
图22B是表示实施方式1的半导体装置的构造的一例的平面图。
图23是表示实施方式1的半导体装置的构造的一例的剖视图。
图24是表示实施方式2的电池保护系统的结构的一例的电路图。
图25A是表示实施方式2的电池保护系统将电池单元充电的状况的示意图。
图25B是表示实施方式2的电池保护系统将电池单元放电的状况的示意图。
图26是表示实施方式2的电池保护系统的结构的一例的电路图。
图27是表示实施方式2的电池保护系统的结构的一例的电路图。
图28是表示实施方式3的电池保护系统的结构的一例的电路图。
图29A是表示实施方式3的电池保护系统将N个电池单元串联充电的状况的示意图。
图29B是表示实施方式3的电池保护系统将N个电池单元放电的状况的示意图。
图29C是表示实施方式3的电池保护系统将N个电池单元并联充电的状况的示意图。
图30A是表示实施方式3的电池保护电路的具体例的电路图。
图30B是表示以往例的电池保护电路的具体例的电路图。
图31A是表示实施方式3的电池保护电路的具体例的电路图。
图31B是表示以往例的电池保护电路的具体例的电路图。
图32A是表示实施方式3的电池保护电路的具体例的电路图。
图32B是表示以往例的电池保护电路的具体例的电路图。
图33A是表示实施方式3的电池保护系统将3个电池单元串联充电的状况的示意图。
图33B是表示实施方式3的电池保护系统将3个电池单元的串联充电中止、开始1个电池单元的正极的电压向外部的供给的状况的示意图。
图33C是表示实施方式3的电池保护系统将1个电池单元充电的状况的示意图。
图33D是表示实施方式3的电池保护系统将3个电池单元并联充电的状况的示意图。
图34是表示实施方式4的电池保护系统的结构的一例的电路图。
图35A是表示实施方式4的电池保护系统将N－1个电池单元串联充电的状况的示意图。
图35B是表示实施方式4的电池保护系统将N－1个电池单元放电的状况的示意图。
图35C是表示实施方式4的电池保护系统将N－1个电池单元并联充电的状况的示意图。
图36是表示实施方式4的电池保护电路的具体例的电路图。
图37A是实施方式4的半导体装置的平面图的一例。
图37B是实施方式4的半导体装置的平面图的一例。
图38A是实施方式4的半导体装置的平面图的一例。
图38B是实施方式4的半导体装置的平面图的一例。
图39是表示实施方式4的电池保护电路的具体例的电路图。
图40是表示实施方式4的电池保护电路的具体例的电路图。
图41A是表示实施方式4的电池保护系统将3个电池单元串联充电的状况的示意图。
图41B是表示实施方式4的电池保护系统将3个电池单元的串联充电中止、开始1个电池单元的正极的电压向外部的供给的状况的示意图。
图41C是表示实施方式4的电池保护系统将1个电池单元充电的状况的示意图。
图41D是表示实施方式4的电池保护系统将3个电池单元并联充电的状况的示意图。
图42是表示实施方式5的电池保护系统的结构的一例的示意图。
图43是表示实施方式6的电池保护系统的结构的一例的示意图。
图44是表示实施方式7的电池保护系统的结构的一例的示意图。
图45是表示实施方式8的电源管理系统的结构的一例的示意图。
图46是表示实施方式9的电源管理系统的结构的一例的示意图。
具体实施方式
(达成本公开的一技术方案的经过)
本发明的发明人推进了具备多个纵型MOS晶体管的半导体装置的开发，该多个纵型MOS晶体管是使漏极区域共通的多个纵型MOS晶体管，并且最大规格电流互不相同。
其中，本发明的发明人注意到，在最大规格电流互不相同的多个纵型MOS晶体管间，在使最大规格电流流过各纵型MOS晶体管的情况下，在它们的导通电阻相等的情况下，最大规格电流大的纵型MOS晶体管的区域的局部发热量比最大规格电流小的纵型MOS晶体管的区域的局部发热量大。并且，由此确认到会发生在半导体装置中发生局部性发热这样的不好的现象。
因此，本发明的发明人为了在具备使漏极区域共通的多个纵型MOS晶体管的半导体装置中实现能够抑制局部性发热的半导体装置，专门反复进行了实验、研究。
通常，使电流I[A]流过导通电阻为R[Ω]的晶体管的情况下的晶体管的发热量与R×I2成比例。
因此，本发明的发明人得到了如下的认识：为了在具备使漏极区域共通的多个纵型MOS晶体管的半导体装置中抑制局部性发热，根据各纵型MOS晶体管的最大规格电流，对于最大规格电流越大的纵型MOS晶体管，使纵型MOS晶体管的导通电阻越小是有效的。
因此，本发明的发明人基于该认识进一步反复进行了实验、研究。结果，本发明的发明人想到了下述有关本公开的半导体装置等。
本公开的一技术方案的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，具备：半导体层；以及N个纵型MOS晶体管，形成在上述半导体层内，N是3以上的整数；上述N个纵型MOS晶体管分别在上述半导体层的上表面具有与该纵型MOS晶体管的栅极电极电连接的栅极焊盘、以及与该纵型MOS晶体管的源极电极电连接的1个以上的源极焊盘；上述半导体层具有半导体衬底；上述半导体衬底作为上述N个纵型MOS晶体管的共通漏极区域发挥功能；与上述N个纵型MOS晶体管各自的最大规格电流对应地，最大规格电流越大则上述半导体层的平面图中的上述N个纵型MOS晶体管各自的面积越大。
根据上述结构的半导体装置，纵型MOS晶体管的最大规格电流越大，半导体层的平面图中的面积越大。
通常，纵型MOS晶体管的导通电阻与半导体层的平面图中的面积成反比例。因此，在上述结构的半导体装置中，最大规格电流越大的纵型MOS晶体管，其导通电阻越小。
因而，根据上述结构的半导体装置，能够提供能够抑制局部性发热的半导体装置。
此外，也可以是，上述半导体层的平面图中的上述N个纵型MOS晶体管各自的面积与上述N个纵型MOS晶体管各自的最大规格电流的平方成比例。
此外，也可以是，上述N个纵型MOS晶体管各自的流过最大规格电流时的导通电阻与上述N个纵型MOS晶体管各自的最大规格电流的平方成反比例。
此外，也可以是，上述N个纵型MOS晶体管中的1个，是最大规格电流等于上述N个纵型MOS晶体管中的K个纵型MOS晶体管的最大规格电流之和的特定纵型MOS晶体管，K是2以上且N－1以下的整数。
此外，也可以是，上述N个纵型MOS晶体管中的至少1个，是所具有的上述1个以上的源极焊盘为1个源极焊盘的特定纵型MOS晶体管；在上述半导体层的平面图中，上述至少1个特定纵型MOS晶体管分别具有的上述栅极焊盘及上述1个源极焊盘是正圆形，在上述N个纵型MOS晶体管分别具有的上述栅极焊盘及上述1个以上的源极焊盘之中，不存在与上述至少1个特定纵型MOS晶体管分别具有的上述栅极焊盘及上述1个源极焊盘相比面积刻意减小的栅极焊盘及源极焊盘。
此外，也可以是，上述半导体装置在上述半导体层的平面图中是矩形；在上述N个纵型MOS晶体管中，由规格决定的1个以上的电流路径各自中的位于该电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第2出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻。
此外，也可以是，上述半导体装置在上述半导体层的平面图中是长方形；在上述半导体层的平面图中，上述1个以上的电流路径各自中的上述第1出入口纵型MOS晶体管与上述第2出入口纵型MOS晶体管的边界线平行于上述半导体装置的长边。
此外，也可以是，在上述半导体层的平面图中，上述1个以上的电流路径各自中的上述第1出入口纵型MOS晶体管与上述第2出入口纵型MOS晶体管的边界线相对于上述半导体装置的4个边的哪个都不平行。
此外，也可以是，在上述半导体层的平面图中，上述1个以上的电流路径各自中的上述第1出入口纵型MOS晶体管与上述第2出入口纵型MOS晶体管的边界线通过将平行于上述半导体装置的4个边中的第1边的线段以及平行于与上述第1边正交的第2边的线段交替地连接而形成。
此外，也可以是，在上述N个纵型MOS晶体管中，由规格决定的第1电流路径中的位于该第1电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第2出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；在上述N个纵型MOS晶体管中，由上述规格决定的第2电流路径中的位于该第2电流路径的入口或出口处的上述第1出入口纵型MOS晶体管和位于出口或入口处的第3出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；在上述N个纵型MOS晶体管中，由上述规格决定的第3电流路径中的位于该第3电流路径的入口或出口处的上述第2出入口纵型MOS晶体管和位于出口或入口处的上述第3出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；上述第3出入口纵型MOS晶体管的上述栅极焊盘位于上述第1出入口纵型MOS晶体管与上述第2出入口纵型MOS晶体管的边界线的延长线上。
此外，也可以是，在上述N个纵型MOS晶体管中，由规格决定的第1电流路径中的位于该第1电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第2出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；在上述N个纵型MOS晶体管中，由上述规格决定的第2电流路径中的位于该第2电流路径的入口或出口处的上述第2出入口纵型MOS晶体管和位于出口或入口处的第3出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；由上述第1出入口纵型MOS晶体管和上述第3出入口纵型MOS晶体管决定的电流路径与由上述规格决定的电流路径的哪一个都不相符；上述第1出入口纵型MOS晶体管和上述第3出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；上述第3出入口纵型MOS晶体管的上述栅极焊盘，相比于上述第2出入口纵型MOS晶体管与上述第3出入口纵型MOS晶体管的边界线而言，更靠上述第1出入口纵型MOS晶体管与上述第3出入口纵型MOS晶体管的边界线的附近。
此外，也可以是，在上述半导体层的上表面，还具备与上述半导体衬底电连接的漏极焊盘。
本公开的一技术方案的电池保护电路，具备：上述半导体装置；第1端子，与上述半导体装置具备的上述N个纵型MOS晶体管中的1个端子连接纵型MOS晶体管的上述1个以上的源极焊盘连接；以及N－1个电池单元，正极和负极中的一方的第1极与上述半导体装置具备的上述N个纵型MOS晶体管中的除了上述端子连接纵型MOS晶体管以外的N－1个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述N－1个电池单元的上述第1极的极性相同。
根据上述结构的电池保护电路，能够提供具备能够抑制局部性发热的第1半导体装置的电池保护电路。
本公开的一技术方案的电池保护电路，具备：上述第1半导体装置；上述第2半导体装置，具备的纵型MOS晶体管的数量为3个；N－1个电池单元，相互串联连接；第1端子，与上述第1半导体装置具备的上述N个纵型MOS晶体管之一的第1端子连接纵型MOS晶体管的上述1个以上的源极焊盘、以及上述第2半导体装置具备的3个上述纵型MOS晶体管之一的第2端子连接纵型MOS晶体管的上述1个以上的源极焊盘相连接；第2端子，与上述N－1个电池单元的负极连接；以及第3端子，与上述N－1个电池单元中的位于上述串联连接中的正极侧端部处的电池单元的正极连接；上述N－1个电池单元各自的正极与上述第1半导体装置具备的上述N个纵型MOS晶体管中的除了上述第1端子连接纵型MOS晶体管以外的N－1个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述N－1个电池单元中的位于上述串联连接中的负极侧端部处的第1电池单元的正极和在上述串联连接中位于上述第1电池单元的旁边的第2电池单元的负极，分别与上述第2半导体装置具备的3个上述纵型MOS晶体管中的除了上述第2端子连接纵型MOS晶体管以外的2个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述第1电池单元和上述第2电池单元经由上述第2半导体装置而串联连接。
根据上述结构的电池保护电路，能够提供具备能够抑制局部性发热的第1半导体装置及第2半导体装置的电池保护电路。
本公开的一技术方案的电池保护电路，具备：上述第1半导体装置；上述第2半导体装置，具备的纵型MOS晶体管的数量为3个；N个电池单元，相互串联连接；第1端子，与上述第1半导体装置具备的上述N个纵型MOS晶体管之一的第1端子连接纵型MOS晶体管的上述1个以上的源极焊盘、以及上述第2半导体装置具备的3个上述纵型MOS晶体管之一的第2端子连接纵型MOS晶体管的上述1个以上的源极焊盘相连接；第2端子，与上述N个电池单元的负极连接；以及第3端子，与上述N个电池单元中的位于上述串联连接中的正极侧端部处的电池单元的正极连接；上述N个电池单元中的除了位于上述串联连接中的负极侧端部处的第1电池单元以外的N－1个电池单元各自的正极，与上述第1半导体装置具备的上述N个纵型MOS晶体管中的除了上述第1端子连接纵型MOS晶体管以外的N－1个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述N个电池单元中的位于上述串联连接中的负极侧端部处的第1电池单元的正极和上述N个电池单元中的在上述串联连接中位于上述第1电池单元的旁边的第2电池单元的负极，分别与上述第2半导体装置具备的3个上述纵型MOS晶体管中的除了上述第2端子连接纵型MOS晶体管以外的2个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述第1电池单元和上述第2电池单元经由上述第2半导体装置而串联连接。
根据上述结构的电池保护电路，能够提供具备能够抑制局部性发热的第1半导体装置及第2半导体装置的电池保护电路。
本公开的一技术方案的电池保护电路，具备：上述第1半导体装置，具备的纵型MOS晶体管的数量为3个，具备的特定纵型MOS晶体管的数量为1个；上述第2半导体装置，具备的纵型MOS晶体管的数量为3个，具备的特定纵型MOS晶体管的数量为1个；第1端子，与上述第1半导体装置具备的1个上述特定纵型MOS晶体管的1个源极焊盘连接；第2端子及第3端子，与上述第1半导体装置具备的3个上述纵型MOS晶体管中的除了上述1个特定纵型MOS晶体管以外的2个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；第4端子，与上述第2半导体装置具备的1个上述特定纵型MOS晶体管的1个源极焊盘连接；以及第5端子及第6端子，与上述第2半导体装置具备的3个上述纵型MOS晶体管中的除了上述1个特定纵型MOS晶体管以外的2个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述第3端子是用来与1个以上的电池单元的正极连接的端子；上述第6端子是用来与上述1个以上的电池单元的负极连接的端子；上述第1端子、上述第2端子、上述第4端子和上述第5端子是用来与电源管理电路连接的端子；上述电源管理电路经由上述第2端子和上述第5端子，在充电时使充电电流流向上述1个以上的电池单元，在放电时从上述1个以上的电池单元接受放电电流。
根据上述结构的电池保护电路，能够提供具备能够抑制局部性发热的第1半导体装置及第2半导体装置的电池保护电路。
本公开的一技术方案的电池保护电路，具备：上述半导体装置，具备的纵型MOS晶体管的数量为3个，具备的特定纵型MOS晶体管的数量为1个；第1端子，与上述半导体装置具备的1个上述特定纵型MOS晶体管的1个源极焊盘以及上述半导体装置具备的3个上述纵型MOS晶体管中的除了1个上述特定纵型MOS晶体管以外的2个纵型MOS晶体管的一方的纵型MOS晶体管的1个以上的源极焊盘连接；第2端子，与上述半导体装置具备的3个上述纵型MOS晶体管中的除了1个上述特定纵型MOS晶体管以外的2个纵型MOS晶体管的另一方的纵型MOS晶体管的1个以上的源极焊盘连接；第3端子；以及第4端子；上述第1端子是用来与1个以上的电池单元的正极连接的端子；上述第3端子是用来与上述1个以上的电池单元的负极连接的端子；上述第2端子和上述第4端子是用来与电源管理电路连接的端子；上述电源管理电路经由上述第2端子和上述第4端子，在充电时使充电电流流向上述1个以上的电池单元，在放电时从上述1个以上的电池单元接受放电电流。
根据上述结构的电池保护电路，能够提供具备能够抑制局部性发热的第1半导体装置的电池保护电路。
本公开的一技术方案的电池保护电路，具备：上述第1半导体装置，具备的纵型MOS晶体管的数量为X+Y个，X是1以上的整数，Y是2以上的整数；上述第2半导体装置，具备的纵型MOS晶体管的数量为1+Y个；X个第1端子，与上述第1半导体装置具备的X+Y个中的X个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；Y个第2端子，与上述第1半导体装置具备的X+Y个中的除了上述X个纵型MOS晶体管以外的Y个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；第3端子，与上述第2半导体装置具备的1+Y个中的1个纵型MOS晶体管的上述1个以上的源极焊盘连接；以及Y个第4端子，与上述第2半导体装置具备的1+Y个中的除了上述1个纵型MOS晶体管以外的Y个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述X个第1端子是用来与X个电池单元的正极各自连接的端子；上述第3端子是用来与上述X个电池单元的负极连接的端子；上述Y个第2端子和上述Y个第4端子是用来与Y个电源管理电路各自连接的端子；上述Y个电源管理电路分别经由上述Y个第2端子中的1个和上述Y个第4端子中的1个，在充电时使充电电流流向上述X个电池单元中的至少1个电池单元，在放电时从上述至少1个电池单元接受放电电流。
根据上述结构的电池保护电路，能够提供具备能够抑制局部性发热的第1半导体装置及第2半导体装置的电池保护电路。
本公开的一技术方案的电源管理电路，具备：上述半导体装置，具备的纵型MOS晶体管的数量为X+Y个，X是1以上的整数，Y是2以上的整数；X个端子，与上述半导体装置具备的X+Y个中的X个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；以及Y个电路，与上述半导体装置具备的X+Y个中的除了上述X个纵型MOS晶体管以外的Y个纵型MOS晶体管的上述1个以上的源极焊盘的各自连接；上述X个端子分别是用来与X个外部电路分别连接的端子；上述Y个电路分别相互被电源分离。
根据上述结构的电源管理电路，能够提供具备能够抑制局部性发热的第1半导体装置的电源管理电路。
本公开的一技术方案的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，具备：半导体层；以及N个纵型晶体管，形成在上述半导体层内，N是3以上的整数；上述N个纵型晶体管分别在上述半导体层的上表面具有与控制该纵型晶体管的导通的控制电极电连接的控制焊盘、以及与该纵型晶体管从外部流入电流或向外部流出电流的外部连接电极电连接的1个以上的外部连接焊盘；上述半导体层具有半导体衬底；在上述半导体衬底的与形成有上述N个纵型晶体管的一方的主面背对的另一方的主面侧，具备对上述N个纵型晶体管共通的共通电极；与上述N个纵型晶体管各自的最大规格电流对应地，最大规格电流越大则上述半导体层的平面图中的上述N个纵型晶体管各自的面积越大。
根据上述结构的半导体装置，纵型晶体管的最大规格电流越大，半导体层的平面图中的面积越大。
通常，纵型晶体管的导通电阻与半导体层的平面图中的面积成反比例。因此，在上述结构的半导体装置中，最大规格电流越大，纵型晶体管的导通电阻越小。
因而，根据上述结构的半导体装置，能够提供能够抑制局部性发热的半导体装置。
此外，也可以是，上述半导体层的平面图中的上述N个纵型晶体管各自的面积与上述N个纵型晶体管各自的最大规格电流的平方成比例。
此外，也可以是，上述N个纵型晶体管各自的流过最大规格电流时的导通电阻与上述N个纵型晶体管各自的最大规格电流的平方成反比例。
此外，也可以是，在上述半导体层的上表面侧，具备与上述共通电极电连接的共通端子。
此外，也可以是，上述N个纵型晶体管各自具有的上述1个以上的外部连接焊盘分别是从上述N个纵型晶体管向外部流出电流的外部输出端子；上述共通端子是从外部向上述N个纵型晶体管流入电流的外部输入端子。
以下，参照附图对本公开的一技术方案的半导体装置等的具体例进行说明。这里表示的实施方式均表示本公开的一具体例。因而，以下实施方式中表示的数值、形状、构成要素、构成要素的配置及连接形态、以及步骤(工序)及步骤的顺序等作为一例而并不意欲限定本公开。此外，各图是示意图，并不一定严格地图示。在各图中，对于实质上相同的结构赋予相同的标号，将重复的说明省略或简化。
(实施方式1)
[1－1.半导体装置的构造]
以下，对实施方式1的半导体装置的构造进行说明。实施方式1的半导体装置是形成有N(N为3以上的整数)个纵型MOS(Metal Oxide Semiconductor)晶体管的、能够面朝下安装的芯片尺寸封装(Chip Size Package：CSP)型的半导体器件。上述N个纵型MOS晶体管是所谓的沟槽型MOSFET(Field Effect Transistor)。
在本公开中，在实施例中，作为纵型晶体管的一例而使用纵型MOS晶体管进行说明，但纵型晶体管并不需要限定于纵型MOS晶体管，例如也可以是BJT，也可以是IBGT。在是BJT的情况下，分别将本公开中的源极改称作发射极、将漏极改称作集电极、将体(body)改称作基极即可。此外，本公开中的对导通进行控制的栅极电极改称作基极电极即可。同样，在是IGBT的情况下，分别将本公开中的源极改称作发射极、将漏极改称作集电极即可。
图1是表示实施方式1的半导体装置1的构造的一例的剖视图。图2是表示半导体装置1的构造的一例的平面图。图1表示图2的I－I切断面。图3是表示半导体装置1的电路结构的一例的电路图。
为了说明的方便，图1～图3成为图示N是3的情况下的半导体装置1的图，此外，在使用图1～图3进行的说明中，假设N是3而进行说明，但半导体装置1只要N是3以上即可，并不需要一定限定为N是3的情况。
如图1～图3所示，半导体装置1具备半导体层40、金属层30、保护层35、在半导体层40内的区域A1形成的第1纵型MOS晶体管10(以下也称作“晶体管10”)、在半导体层40内的区域A2形成的第2纵型MOS晶体管20(以下也称作“晶体管20”)、和在半导体层40内的区域A3形成的第3纵型MOS晶体管37(以下也称作“晶体管37”)。
另外，虽然在图1中没有图示，但在本说明书中，将形成第N纵型晶体管的半导体层40内的区域也称作区域AN。
为了说明的方便，图1成为图示半导体装置1及半导体层40在半导体层40的平面图中是矩形的情况下的半导体装置1的图，但半导体装置1并不限定于半导体装置1及半导体层40在半导体层40的平面图中是矩形的结构。
半导体层40将半导体衬底32、低浓度杂质层33和氧化膜34层叠而构成。
半导体衬底32配置在半导体层40的下表面侧，由包含第1导电型的杂质的硅构成。
低浓度杂质层33配置在半导体层40的上表面侧，与半导体衬底32接触而形成，包含比半导体衬底32的第1导电型的杂质的浓度低浓度的第1导电型的杂质。低浓度杂质层33例如可以通过外延生长而形成在半导体衬底32上。
氧化膜34配置在半导体层40的上表面，与低浓度杂质层33接触而形成。
保护层35与半导体层40的上表面接触而形成，将半导体层40的上表面的至少一部分覆盖。
金属层30与半导体衬底32的下表面接触而形成，可以由银、铜、镍或它们的合金构成，也可以由能够作为电极发挥功能的导电率良好的金属材料构成。另外，在金属层30中，也可以微量地含有在金属材料的制造工序中作为杂质混入的金属以外的元素。
如图2所示，晶体管10在半导体层40的平面图中的区域A1内的半导体层40的上表面处具有在面朝下安装时经由接合件而与安装衬底接合的1个以上(这里是5个)第1源极焊盘111(这里是第1源极焊盘111a、111b、111c、111d及111e)以及第1栅极焊盘119。此外，晶体管20在半导体层40的平面图中的区域A2内的半导体层40的上表面处具有在面朝下安装时经由接合件而与安装衬底接合的1个以上(这里是5个)第2源极焊盘121(这里是第2源极焊盘121a、121b、121c、121d及121e)以及第2栅极焊盘129。此外，晶体管37在半导体层40的平面图中的区域A3内的半导体层40的上表面处具有在面朝下安装时经由接合件而与安装衬底接合的1个以上(这里是两个)第3源极焊盘131(这里是第3源极焊盘131a及131b)以及第3栅极焊盘139。
第1源极焊盘111的各自、第2源极焊盘121的各自及第3源极焊盘131的各自在半导体层40的平面图中是长方形、长圆形或正圆形。另外，在本说明书中，长方形、长圆形的端部形状并不限定于方型(对应于长方形)、半圆型(对应于长圆形)，也可以是多边形。第1栅极焊盘119、第2栅极焊盘129及第3栅极焊盘139在半导体层40的平面图中是正圆形。
另外，1个以上的第1源极焊盘111的数量及形状、1个以上的第2源极焊盘121的数量及形状、以及1个以上的第3源极焊盘131的数量及形状分别不需要一定限定于图2所例示那样的数量及形状。
如图1及图2所示，在低浓度杂质层33的第1区域A1，形成有包含与第1导电型不同的第2导电型的杂质的第1体区域18。在第1体区域18中，形成有包含第1导电型的杂质的第1源极区域14、第1栅极导体15及第1栅极绝缘膜16。第1源极电极11由部分12和部分13构成，部分12经由部分13而与第1源极区域14及第1体区域18连接。第1栅极导体15与第1栅极焊盘119电连接。
第1源极电极11的部分12是在面朝下安装中的回流时与焊料接合的层，作为不被限定的一例，可以由包含镍、钛、钨、钯中的任1种以上的金属材料构成。对于部分12的表面，可以施以金等的镀层。
第1源极电极11的部分13是将部分12与半导体层40连接的层，作为不被限定的一例，可以由包含铝、铜、金、银中的任1种以上的金属材料构成。
在低浓度杂质层33的第2区域A2，形成有包含第2导电型的杂质的第2体区域28。在第2体区域28中，形成有包含第1导电型的杂质的第2源极区域24、第2栅极导体25及第2栅极绝缘膜26。第2源极电极21由部分22和部分23构成，部分22经由部分23而与第2源极区域24及第2体区域28连接。第2栅极导体25与第2栅极焊盘129电连接。
第2源极电极21的部分22是在面朝下安装中的回流时与焊料接合的层，作为不被限定的一例，可以由包含镍、钛、钨、钯中的任1种以上的金属材料构成。对于部分22的表面，可以施以金等的镀层。
第2源极电极21的部分23是将部分22与半导体层40连接的层，作为不被限定的一例，可以由包含铝、铜、金、银中的任1种以上的金属材料构成。
在低浓度杂质层33的第3区域A3，与低浓度杂质层33的第1区域A1及低浓度杂质层33的第2区域A2同样，形成有包含第2导电型的杂质的第3体区域(未图示)。在第3体区域中，形成有包含第1导电型的杂质的第3源极区域(未图示)、第3栅极导体(未图示)及第3栅极绝缘膜(未图示)。第3源极电极31(在图1、图2中没有图示，参照图3)由第1部分(未图示)和第2部分(未图示)构成，第1部分经由第2部分而与第3源极区域(未图示)及第3体区域连接。第3栅极导体与第3栅极焊盘139电连接。
第3源极电极31的第1部分是在面朝下安装中的回流时与焊料接合的层，作为不被限定的一例，可以由包含镍、钛、钨、钯中的任1种以上的金属材料构成。对于第1部分的表面，可以施以金等的镀层。
第3源极电极31的第2部分是将第1部分与半导体层40连接的层，作为不被限定的一例，可以由包含铝、铜、金、银中的任1种以上的金属材料构成。
根据晶体管10、晶体管20及晶体管37的上述结构，低浓度杂质层33和半导体衬底32作为将晶体管10的第1漏极区域、晶体管20的第2漏极区域及晶体管37的第3漏极区域共通化了的共通漏极区域发挥功能。即，半导体衬底32作为N个(这里是3个)纵型MOS晶体管的共通漏极区域发挥功能。
如图1所示，第1体区域18被具有开口的氧化膜34覆盖，设有穿过氧化膜34的开口而与第1源极区域14连接的第1源极电极11的部分13。氧化膜34及第1源极电极的部分13被具有开口的保护层35覆盖，设有穿过保护层35的开口而与第1源极电极的部分13连接的部分12。
第2体区域28被具有开口的氧化膜34覆盖，设有穿过氧化膜34的开口而与第2源极区域24连接的第2源极电极21的部分23。氧化膜34及第2源极电极的部分23被具有开口的保护层35覆盖，设有穿过保护层35的开口而与第2源极电极的部分23连接的部分22。
第3体区域与第1体区域18及第2体区域28同样，被具有开口的氧化膜34覆盖，设有穿过氧化膜34的开口而与第3源极区域连接的第3源极电极31的第2部分。氧化膜34及第3源极电极的第2部分被具有开口的保护层35覆盖，设有穿过保护层35的开口而与第3源极电极的第2部分连接的第1部分。
因而，1个以上的第1源极焊盘111、1个以上的第2源极焊盘121及1个以上的第3源极焊盘131分别是指，第1源极电极11、第2源极电极21及第3源极电极31在半导体装置1的上表面局部地露出的区域、所谓的端子的部分。同样，第1栅极焊盘119、第2栅极焊盘129及第3栅极焊盘139分别是指，第1栅极电极19(在图1、图2中没有图示，参照图3)、第2栅极电极29(在图1、图2中没有图示，参照图3)及第3栅极电极39(在图1、图2中没有图示，参照图3)在半导体装置1的上表面局部地露出的区域、所谓的端子的部分。
在半导体装置1中，例如可以将第1导电型设为N型，将第2导电型设为P型，第1源极区域14、第2源极区域24、第3源极区域、半导体衬底32及低浓度杂质层33是N型半导体，并且第1体区域18及第2体区域28及第3体区域是P型半导体。
此外，在半导体装置1中，例如也可以将第1导电型设为P型，将第2导电型设为N型，第1源极区域14、第2源极区域24、第3源极区域、半导体衬底32及低浓度杂质层33是P型半导体，并且第1体区域18及第2体区域28及第3体区域是N型半导体。
在以下的说明中，假设晶体管10、晶体管20和晶体管37(即，N个纵型MOS晶体管的全部)是以第1导电型为N型、以第2导电型为P型的所谓N沟道型晶体管的情况，对半导体装置1的导通动作进行说明。
在半导体装置1中，如果对第1源极电极11施加高电压并对第2源极电极21施加低电压，以第2源极电极21为基准对第2栅极电极29施加阈值以上的电压，则在第2体区域28中的第2栅极绝缘膜26的附近形成导通沟道。结果，以第1源极电极11－第1体区域18－低浓度杂质层33－半导体衬底32－金属层30－半导体衬底32－低浓度杂质层33－形成于第2体区域28的导通沟道－第2源极区域24－第2源极电极21这样的路径流过主电流从而该路径成为导通状态。另外，在该主电流路径中的第1体区域18与低浓度杂质层33的接触面处存在PN结，如图3所示，作为体二极管发挥功能。
同样，在半导体装置1中，如果对第2源极电极21施加高电压并对第1源极电极11施加低电压，以第1源极电极11为基准对第1栅极电极19施加阈值以上的电压，则在第1体区域18中的第1栅极绝缘膜16的附近形成导通沟道。结果，以第2源极电极21－第2体区域28－低浓度杂质层33－半导体衬底32－金属层30－半导体衬底32－低浓度杂质层33－形成于第1体区域18的导通沟道－第1源极区域14－第1源极电极11这样的路径流过主电流从而该路径成为导通状态。另外，在该主电流路径中的第2体区域28与低浓度杂质层33的接触面处存在PN结，如图3所示，作为体二极管发挥功能。
同样，在半导体装置1中，如果对第1源极电极11施加高电压并对第3源极电极31施加低电压，以第3源极电极31为基准对第3栅极电极39施加阈值以上的电压，则以从第1源极电极11向第3源极电极31的路径流过主电流，该路径成为导通状态。
同样，在半导体装置1中，如果对第3源极电极31施加高电压并对第1源极电极11施加低电压，以第1源极电极11为基准对第1栅极电极19施加阈值以上的电压，则以从第3源极电极31向第1源极电极11的路径流过主电流，该路径成为导通状态。
同样，在半导体装置1中，如果对第2源极电极21施加高电压并对第3源极电极31施加低电压，以第3源极电极31为基准对第3栅极电极39施加阈值以上的电压，则以从第2源极电极21向第3源极电极31的路径流过主电流，该路径成为导通状态。
同样，在半导体装置1中，如果对第3源极电极31施加高电压并对第2源极电极21施加低电压，以第2源极电极21为基准对第2栅极电极29施加阈值以上的电压，则以从第3源极电极31向第2源极电极21的路径流过主电流，该路径成为导通状态。
同样，在半导体装置1中，如果对第1源极电极11及第2源极电极21施加高电压并对第3源极电极31施加低电压，以第3源极电极31为基准对第3栅极电极39施加阈值以上的电压，则以从第1源极电极11及第2源极电极21向第3源极电极31的路径流过主电流，该路径成为导通状态。
同样，在半导体装置1中，如果对第3源极电极31施加高电压并对第1源极电极11及第2源极电极21施加低电压，以第1源极电极11为基准对第1栅极电极19施加阈值以上的电压，以第2源极电极21为基准对第2栅极电极29施加阈值以上的电压，则以从第3源极电极31向第1源极电极11及第2源极电极21的路径流过主电流，该路径成为导通状态。
同样，在半导体装置1中，如果对第2源极电极21及第3源极电极31施加高电压并对第1源极电极11施加低电压，以第1源极电极11为基准对第1栅极电极19施加阈值以上的电压，则以从第2源极电极21及第3源极电极31向第1源极电极11的路径流过主电流，该路径成为导通状态。
同样，在半导体装置1中，如果对第1源极电极11施加高电压并对第2源极电极21及第3源极电极31施加低电压，以第2源极电极21为基准对第2栅极电极29施加阈值以上的电压，以第3源极电极31为基准对第3栅极电极39施加阈值以上的电压，则以从第1源极电极11向第2源极电极21及第3源极电极31的路径流过主电流，该路径成为导通状态。
同样，在半导体装置1中，如果对第3源极电极31及第1源极电极11施加高电压并对第2源极电极21施加低电压，以第2源极电极21为基准对第2栅极电极29施加阈值以上的电压，则以从第3源极电极31及第1源极电极11向第2源极电极21的路径流过主电流，该路径成为导通状态。
同样，在半导体装置1中，如果对第2源极电极21施加高电压并对第3源极电极31及第1源极电极11施加低电压，以第3源极电极31为基准对第3栅极电极39施加阈值以上的电压，以第1源极电极11为基准对第1栅极电极19施加阈值以上的电压，则以从第2源极电极21向第3源极电极31及第1源极电极11的路径流过主电流，该路径成为导通状态。
[1－2.最大规格电流与平面图中的晶体管的面积的关系]
N个纵型MOS晶体管(这里是第1纵型MOS晶体管10、第2纵型MOS晶体管20和第3纵型MOS晶体管37这三个)分别被规定了最大规格电流。规格是对应的晶体管的产品规格，最大规格电流通常是在对应的晶体管的产品规格书中记载的值。作为在规格书中记载的值，可以是最大额定电流，也可以是相当于最大额定电流的50％的电流。最大额定电流的50％通常是在产品规格书中作为评价导通电阻时的电流值所记载的值。在该意义下，不是将最大规格电流限制为最大额定电流的50％，而是可以理解为在产品规格书中在评价导通电阻时所记载的电流值。另外，产品规格书中记载的导通电阻可以是所谓的接通电阻(onresistance)。
对应于N个纵型MOS晶体管各自的最大规格电流，最大规格电流越大，则半导体层40的平面图中的N个纵型MOS晶体管各自的面积越大。
此外，在本说明书中，定义为：在半导体层40的平面图中，构成第N纵型MOS晶体管的部分全部设置于第N区域AN。即，第N纵型MOS晶体管的面积可以看作第N区域AN的面积。此外，根据上述定义，事先声明以下情况：在半导体层40的平面图中，具备N个纵型MOS晶体管的半导体装置1被分割为N个区域，不存在哪个区域都不属于的部位。
此外，第N纵型MOS晶体管的面积由与相邻的其他纵型MOS晶体管的边界规定。这里，所谓边界，在半导体层40的平面图中，例如当第1纵型MOS晶体管10与第2纵型MOS晶体管20相邻时，可以理解为是沿着第1源极电极11的部分13与第2源极电极21的部分23之间的间隔的中央位置的假想直线，也可以理解为是有时设在该中央位置处的被称作EQR(EQuipotential Ring，等势环)的不具有使电流通过的功能的金属布线，还可以理解为是有限的宽度的该间隔本身。在该间隔的情况下，也在肉眼或低倍率下的外观中能够识别为线。
此外，半导体层40的平面图中的第N纵型MOS晶体管的面积也可以是第N纵型MOS晶体管的有源区域的面积。纵型MOS晶体管的有源区域是指，纵型MOS晶体管的体区域中的、在纵型MOS晶体管成为导通状态的情况下流过主电流的区域。
这里，在半导体层40的平面图中，各纵型MOS晶体管的有源区域与各纵型MOS晶体管的体区域的范围大致相同。此外，在半导体层40的平面图中，各纵型MOS晶体管的体区域的范围与形成有各纵型MOS晶体管的区域的范围(即，在纵型MOS晶体管是晶体管10的情况下为区域A1，在是晶体管20的情况下为区域A2，在是晶体管37的情况下为区域A3)大致相同。因此，在半导体层40的平面图中，各纵型MOS晶体管的有源区域的面积与形成有各纵型MOS晶体管的区域的范围大致相同。
以下，也将第1纵型MOS晶体管10的最大规格电流称作I1，将第2纵型MOS晶体管20的最大规格电流称作I2，…，将第N纵型MOS晶体管的最大规格电流称作IN，在半导体层40的平面图中，也将第1纵型MOS晶体管10的面积称作S1，将第2纵型MOS晶体管20的面积称作S2，…，将第N纵型MOS晶体管的面积称作SN，也将在第1纵型MOS晶体管10中流过最大规格电流I1时的导通电阻称作R1，将在第2纵型MOS晶体管20中流过最大规格电流I2时的导通电阻称作R2，…，将在第N纵型MOS晶体管中流过最大规格电流IN时的导通电阻称作RN。
在本公开中，半导体层40的平面图中的N个纵型MOS晶体管的面积与N个纵型MOS晶体管的最大规格电流的平方成比例。即，S1：S2：…：SN＝I12：I22：…：IN2。
通常，半导体层40的平面图中的纵型MOS晶体管的面积与纵型MOS晶体管的导通电阻成反比例。因此，N个纵型MOS晶体管的导通电阻与N个纵型MOS晶体管的最大规格电流的平方成反比例。即，1/R1：1/R2：…：1/RN＝I12：I22：…：IN2。
各纵型MOS晶体管的发热量通过各纵型MOS晶体管的电力损耗P＝R×I2求出。
如上述那样，在上述结构的半导体装置1中，N个纵型MOS晶体管的导通电阻与N个纵型MOS晶体管的最大规格电流的平方成反比例。
因此，在上述结构的半导体装置1中，在各纵型MOS晶体管中流过最大规格电流时的各纵型MOS晶体管的发热量相等。
因而，根据上述结构的半导体装置1，能够抑制局部性发热。
此外，在上述结构的半导体装置1中，在设为设想的用途而不需要流过大电流的电流路径中，不是从开始就分配不需要的大小的纵型MOS晶体管，而是能够设置适当的大小的纵型MOS晶体管，所以还有能够实现半导体装置自身的小型化的优点。
此外，导通电阻通常作为在N个纵型MOS晶体管中的由规格决定的某个电流路径中从一方的位于入口或出口的出入口纵型MOS晶体管流动至另一方的位于出口或入口的出入口纵型MOS晶体管的对应电流路径中的导通电阻来测定。因此，着眼于上述的第N纵型MOS晶体管单体的、流过最大规格电流IN时的导通电阻RN在该晶体管的产品规格书中有所记载，当着眼于第N纵型MOS晶体管成为一方的出入口纵型MOS晶体管那样的电流路径时，将在第N纵型MOS晶体管中流过最大规格电流IN时的该电流路径的导通电阻，与以第N纵型MOS晶体管的面积与成为该电流路径的另一方的出入口纵型MOS晶体管的面积之和为分母的、成为该电流路径的另一方的出入口纵型MOS晶体管的面积成比例地分配而求出。例如，在流过第1纵型MOS晶体管(面积S1、最大规格电流I1、此时的导通电阻R1)与第2纵型MOS晶体管(面积S2、最大规格电流I2>I1、此时的导通电阻R2)之间的电流路径是由规格决定的、并且在第1纵型MOS晶体管与第2纵型MOS晶体管之间流过电流I1时的对应电流路径的导通电阻是R12的情况下，R1＝R12×S2/(S1+S2)的关系成立。
[1－3.半导体装置的优选的形状]
N个纵型MOS晶体管中，由规格决定的1个以上的电流路径各自中的位于各电流路径的入口或出口的第1出入口纵型MOS晶体管和位于出口或入口的第2出入口纵型MOS晶体管优选的是在半导体层40的平面图中相互相邻。
由此，抑制了以下情况，即：在夹在第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管之间的其他纵型MOS晶体管中流过最大规格电流的时点，在第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管之间的电流路径中也流过电流，从而其他纵型MOS晶体管以流过最大规格电流以上的程度发热。
图4A和图4B分别是N为3的情况下的半导体装置1的平面图，是表示由规格决定的电流路径是(1)在第1纵型MOS晶体管(Tr1)与第2纵型MOS晶体管(Tr2)之间流动的电流路径、和(2)在第1纵型MOS晶体管(Tr1)与第3纵型MOS晶体管(Tr3)之间流动的电流路径这两个电流路径、(3)在第2纵型MOS晶体管(Tr2)与第3纵型MOS晶体管(Tr3)之间流动的电流路径不是由规格决定的电流路径时的半导体装置1的形状的一例的平面图。
根据图4A所示的半导体装置1的形状，位于由规格决定的一方的电流路径的入口或出口处的Tr1和Tr2相互相邻，位于由规格决定的另一方的电流路径的入口或出口处的Tr1和Tr3相互相邻。
相对于此，根据图4B所示的半导体装置1的形状，虽然位于由规格决定的一方的电流路径的入口或出口处的Tr1和Tr2相互相邻，但位于由规格决定的另一方的电流路径的入口或出口处的Tr1和Tr3不相互相邻。并且，在半导体层40的平面图中，Tr2位于在Tr1与Tr3之间流动的电流路径上。
因此，在Tr1与Tr2之间流动的电流路径和在Tr1与Tr3之间流动的电流路径重复，在Tr2中流过最大规格电流的时点，在Tr3中也流过最大规格电流，从而Tr2以仅在Tr2中流过Tr2的最大规格电流以上的程度发热。
因此，可以说图4A所示的半导体装置1的形状比图4B所示的半导体装置1的形状更为优选。
此外，由规格决定的电流路径是在对应的晶体管的产品规格书中呈现导通电阻(接通电阻)的电流路径。不是将N个纵型MOS晶体管的任意的组合自由地设为电流路径，而是根据用途设计1个以上的电流路径和各个出入口纵型MOS晶体管的最大规格电流，记载在产品规格书中。
另外，在本说明书中，以下也将第1纵型MOS晶体管称作Tr1，将第2纵型MOS晶体管称作Tr2，…，将第N纵型MOS晶体管称作TrN。
此外，在半导体装置1在半导体层40的平面图中是长方形的情况下，在半导体层40的平面图中，关于由规格决定的1个以上的电流路径各自中的位于各电流路径的入口或出口处的第1出入口纵型MOS晶体管与位于出口或入口处的第2出入口纵型MOS晶体管的边界线，与半导体装置1的长边平行更优选于与半导体装置1的短边平行。
由此，能够使第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管之间的电流流动的范围较大。即，能够使由第1出入口纵型MOS晶体管和第2出入口纵型MOS晶体管决定的电流路径的导通电阻较低。
图5与图4A、图4B同样，是N为3的情况下的半导体装置1的平面图，是表示由规格决定的电流路径是(1)在第1纵型MOS晶体管(Tr1)与第2纵型MOS晶体管(Tr2)之间流动的电流路径、和(2)在第1纵型MOS晶体管(Tr1)与第3纵型MOS晶体管(Tr3)之间流动的电流路径这两个电流路径、(3)在第2纵型MOS晶体管(Tr2)与第3纵型MOS晶体管(Tr3)之间流动的电流路径不是由规格决定的电流路径时的半导体装置1的形状的一例的平面图。
根据图5所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线以及Tr1与Tr3的边界线与半导体装置1的长边平行。
相对于此，根据图4A所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线以及Tr1与Tr3的边界线与半导体装置1的短边平行。
因此，在半导体层40的平面图中，图5所示的半导体装置1的形状下的Tr1与Tr2的边界线比图4A所示的半导体装置1的形状下的Tr1与Tr2的边界线长，并且，图5所示的半导体装置1的形状下的Tr1与Tr3的边界线比图4A所示的半导体装置1的形状下的Tr1与Tr3的边界线长。
因此，可以说，图5所示的半导体装置1的形状比图4A所示的半导体装置1的形状更为优选。
此外，在半导体层40的平面图中，关于由规格决定的1个以上的电流路径各自中的、位于各电流路径的入口或出口处的第1出入口纵型MOS晶体管与位于出口或入口处的第2出入口纵型MOS晶体管的边界线，相对于半导体装置1的4个边的哪个都不平行更优选于相对于半导体装置1的4个边的某个平行。
由此，能够使第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管之间的电流流动的范围较大。即，能够使由第1出入口纵型MOS晶体管和第2出入口纵型MOS晶体管决定的电流路径的导通电阻较低。
图6与图4A、图4B、图5同样，是N为3的情况下的半导体装置1的平面图，是表示由规格决定的电流路径是(1)在第1纵型MOS晶体管(Tr1)与第2纵型MOS晶体管(Tr2)之间流动的电流路径、和(2)在第1纵型MOS晶体管(Tr1)与第3纵型MOS晶体管(Tr3)之间流动的电流路径这两个电流路径、(3)在第2纵型MOS晶体管(Tr2)与第3纵型MOS晶体管(Tr3)之间流动的电流路径不是由规格决定的电流路径时的半导体装置1的形状的一例的平面图。
根据图6所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线以及Tr1与Tr3的边界线相对于半导体装置1的4个边的哪个都不平行。即，Tr1与Tr2的边界线以及Tr1与Tr3的边界线相对于半导体装置1的4个边的哪个都倾斜。
相对于此，根据图4A所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线以及Tr1与Tr3的边界线相对于半导体装置1的4个边的某个平行。
因此，在半导体层40的平面图中，图6所示的半导体装置1的形状下的Tr1与Tr2的边界线比图4A所示的半导体装置1的形状下的Tr1与Tr2的边界线长，并且，图6所示的半导体装置1的形状下的Tr1与Tr3的边界线比图4A所示的半导体装置1的形状下的Tr1与Tr3的边界线长。
因此，可以说，图6所示的半导体装置1的形状比图4A所示的半导体装置1的形状更为优选。
图7A和图7B分别是N为3的情况下的半导体装置1的平面图，是表示由规格决定的电流路径是(1)在第1纵型MOS晶体管(Tr1)与第2纵型MOS晶体管(Tr2)之间流动的电流路径、(2)在第1纵型MOS晶体管(Tr1)与第3纵型MOS晶体管(Tr3)之间流动的电流路径、和(3)在第2纵型MOS晶体管(Tr2)与第3纵型MOS晶体管(Tr3)之间流动的电流路径这三个电流路径时的半导体装置1的形状的一例的平面图。
根据图7A所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线、Tr1与Tr3的边界线以及Tr2与Tr3的边界线相对于半导体装置1的4个边的某个平行。
相对于此，根据图7B所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线以及Tr1与Tr3的边界线相对于半导体装置1的4个边的哪个都不平行。即，Tr1与Tr2的边界线以及Tr1与Tr3的边界线相对于半导体装置1的4个边的哪个都倾斜。
因此，在半导体层40的平面图中，图7B所示的半导体装置1的形状下的Tr1与Tr2的边界线比图7A所示的半导体装置1的形状下的Tr1与Tr2的边界线长，并且，图7B所示的半导体装置1的形状下的Tr1与Tr3的边界线比图7A所示的半导体装置1的形状下的Tr1与Tr3的边界线长。进而，图7B所示的半导体装置1的形状下的Tr2与Tr3的边界线比图7A所示的半导体装置1的形状下的Tr2与Tr3的边界线长。
因此，可以说，图7B所示的半导体装置1的形状比图7A所示的半导体装置1的形状更为优选。
此外，在半导体层40的平面图中，关于由规格决定的1个以上的电流路径各自中的位于各电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第2出入口纵型MOS晶体管的边界线，与半导体装置1的4个边中的第1边平行的线段和平行于与第1边正交的第2边的线段交替地连接而成的边界线更优选于边界线是相对于半导体装置1的4个边的某个平行的1条线段的情况。
由此，能够使第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管之间的电流流动的范围变大。即，能够使由第1出入口纵型MOS晶体管和第2出入口纵型MOS晶体管决定的电流路径的导通电阻变低。
图8与图4A、图4B、图5、图6同样，是N为3的情况下的半导体装置1的平面图，是表示由规格决定的电流路径是(1)在第1纵型MOS晶体管(Tr1)与第2纵型MOS晶体管(Tr2)之间流动的电流路径、和(2)在第1纵型MOS晶体管(Tr1)与第3纵型MOS晶体管(Tr3)之间流动的电流路径这两个电流路径、(3)在第2纵型MOS晶体管(Tr2)与第3纵型MOS晶体管(Tr3)之间流动的电流路径不是由规格决定的电流路径时的半导体装置1的形状的一例的平面图。
根据图8所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线以及Tr1与Tr3的边界线将与半导体装置1的4个边中的第1边平行的线段和平行于与第1边正交的第2边的线段交替地连接而成。即，这些边界线在半导体层40的平面图中为阶梯状。
相对于此，根据图4A所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线以及Tr1与Tr3的边界线是相对于半导体装置1的4个边的某个平行的1条线段。
因此，在半导体层40的平面图中，图8所示的半导体装置1的形状下的Tr1与Tr2的边界线比图4A所示的半导体装置1的形状下的Tr1与Tr2的边界线长，并且，图8所示的半导体装置1的形状下的Tr1与Tr3的边界线比图4A所示的半导体装置1的形状下的Tr1与Tr3的边界线长。
因此，可以说，图8所示的半导体装置1的形状比图4A所示的半导体装置1的形状更为优选。
图9与图7A、图7B同样，分别是N为3的情况下的半导体装置1的平面图，是表示由规格决定的电流路径是(1)在第1纵型MOS晶体管(Tr1)与第2纵型MOS晶体管(Tr2)之间流动的电流路径、(2)在第1纵型MOS晶体管(Tr1)与第3纵型MOS晶体管(Tr3)之间流动的电流路径、和(3)在第2纵型MOS晶体管(Tr2)与第3纵型MOS晶体管(Tr3)之间流动的电流路径这三个电流路径时的半导体装置1的形状的一例的平面图。
根据图9所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线以及Tr1与Tr3的边界线将与半导体装置1的4个边中的第1边平行的线段和平行于与第1边正交的第2边的线段交替地连接而成。即，这些边界线在半导体层40的平面图中为阶梯状。
相对于此，根据图7A所示的半导体装置1的形状，在半导体层40的平面图中，Tr1与Tr2的边界线以及Tr1与Tr3的边界线是相对于半导体装置1的4个边的某个平行的1条线段。
因此，在半导体层40的平面图中，图9所示的半导体装置1的形状下的Tr1与Tr2的边界线比图7A所示的半导体装置1的形状下的Tr1与Tr2的边界线长，并且，图9所示的半导体装置1的形状下的Tr1与Tr3的边界线比图7A所示的半导体装置1的形状下的Tr1与Tr3的边界线长。进而，图9所示的半导体装置1的形状下的Tr2与Tr3的边界线比图7A所示的半导体装置1的形状下的Tr2与Tr3的边界线长。
因此，可以说，图9所示的半导体装置1的形状比图7A所示的半导体装置1的形状更为优选。
[1－4.半导体装置的形状的具体例]
以下，使用附图对半导体装置1的形状的具体例进行例示。
在以下的图中，XA(X是数字)这一记载是指位于该位置的纵型MOS晶体管的最大规格电流[A]。
图10A、图10B、图10C、图10D分别是N为3的情况下的半导体装置1的平面图。
在半导体层40的平面图中，设第1纵型MOS晶体管10的面积为S1，设第2纵型MOS晶体管20的面积为S2，…，设第N纵型MOS晶体管的面积为SN。
图10A是I1＝I2＝I3的情况下的一例，在该例中，I1＝1[A]，I2＝1[A]，I3＝1[A]。因此，为S1：S2：S3＝12：12：12。
图10B是I1＝I2>I3的情况下的一例。在该例中，I1＝1.5[A]，I2＝1.5[A]，I3＝1[A]。因此，为S1：S2：S3＝1.52：1.52：12。
图10C是I1>I2＝I3的情况下的一例。在该例中，I1＝2[A]，I2＝1[A]，I3＝1[A]。因此，为S1：S2：S3＝22：12：12。
图10D是I1>I2>I3的情况下的一例。在该例中，I1＝3[A]，I2＝2[A]，I3＝1[A]。因此，为S1：S2：S3＝32：22：12。
图11A、图11B、图11C、图11D、图11E、图11F、图11G、图11H、图11I、图11J分别是N为4的情况下的半导体装置1的平面图。
图11A、图11B是I1＝I2＝I3＝I4的情况下的一例。在该例中，I1＝1[A]，I2＝1[A]，I3＝1[A]，I4＝1[A]。因此，为S1：S2：S3：S4＝12：12：12：12。
图11C、图11D是I1＝I2＝I3>I4的情况下的一例。在该例中，为I1＝1[A]，I2＝1[A]，I3＝1[A]，I4＝0.3[A]。因此，为S1：S2：S3：S4＝12：12：12：0.32。
图11E是I1＝I2>I3＝I4的情况下的一例。在该例中，I1＝1[A]，I2＝1[A]，I3＝0.6[A]，I4＝0.6[A]。因此，为S1：S2：S3：S4＝12：12：0.62：0.62。
图11F是I1>I2＝I3＝I4并且I1≠I2+I3+I4的情况下的一例。在该例中，I1＝1.5[A]，I2＝0.8[A]，I3＝0.8[A]，I4＝0.8[A]。因此，为S1：S2：S3：S4＝1.52：0.82：0.82：0.82。
图11G是I1>I2＝I3＝I4并且I1＝I2+I3+I4的情况下的一例。在该例中，I1＝3[A]，I2＝1[A]，I3＝1[A]，I4＝1[A]。因此，为S1：S2：S3：S4＝32：12：12：12。
图11H是I1>I2>I3＝I4的情况下的一例。在该例中，I1＝1.4[A]，I2＝1.1[A]，I3＝0.5[A]，I4＝0.5[A]。因此，为S1：S2：S3：S4＝1.42：1.12：0.52：0.52。
图11I是I1>I2>I3>I4并且I1＝I2+I3+I4的情况下的一例。在该例中，为I1＝2.5[A]，I2＝1.3[A]，I3＝0.7[A]，I4＝0.5[A]。因此，为S1：S2：S3：S4＝2.52：1.32：0.72：0.52。
图11J是I1>I2>I3>I4并且I1≠I2+I3+I4的情况下的一例。在该例中，I1＝1.7[A]，I2＝1.3[A]，I3＝0.7[A]，I4＝0.5[A]。因此，为S1：S2：S3：S4＝1.72：1.32：0.72：0.52。
以下，对N个纵型MOS晶体管的最大规格电流满足特定条件的半导体装置1进行说明。为了方便，也将该半导体装置1称作第1特定半导体装置。
第1特定半导体装置是指N个纵型MOS晶体管中的1个是满足以下条件的特定纵型MOS晶体管的半导体装置1。该条件是如下条件：最大规格电流与N个纵型MOS晶体管中的K(K是2以上N－1以下的整数)个纵型MOS晶体管的最大规格电流之和相等。
这样的第1特定半导体装置适合于成为以下关系的情况：在对于特定纵型MOS晶体管与各个上述K个纵型MOS晶体管之间的电流路径分别流过了各个上述K个纵型MOS晶体管的最大规格电流的情况下，流过特定纵型MOS晶体管的电流为该特定纵型MOS晶体管的最大规格电流。
N为4的情况下的第1特定半导体装置的形状的具体例例如在图11G、图11I中例示。
以下，对N个纵型MOS晶体管的最大规格电流和源极焊盘的数量及形状满足特定条件的半导体装置1进行说明。为了方便，也将该半导体装置1称作第2特定半导体装置。
第2特定半导体装置是指N个纵型MOS晶体管中的至少1个是满足以下条件的特定纵型MOS晶体管的半导体装置1。该条件是如下条件：具有的源极焊盘是1个，在半导体层40的平面图中，具有的栅极焊盘及源极焊盘是正圆形，在N个纵型MOS晶体管各自具有的栅极焊盘及源极焊盘中，不存在与特定纵型MOS晶体管具有的栅极焊盘及源极焊盘相比面积刻意减小的栅极焊盘及源极焊盘。
这样的第2特定半导体装置适合于利用特定纵型MOS晶体管作为对N个纵型MOS晶体管的共通漏极区域的电压进行监视的晶体管的情况。这是因为，特定纵型MOS晶体管不需要流过大电流，能够流过微小的电流即可，所以特定纵型MOS晶体管的源极焊盘为所需最小限度的数量(即1个)并且最小尺寸就足够。并且，通过将特定纵型MOS晶体管的源极焊盘设为1个且最小尺寸，能够最大限度地确保其他纵型MOS晶体管的源极焊盘用的区域。
图12是表示第2特定半导体装置的源极焊盘的结构的一例的平面图。
图12是N为3、特定纵型MOS晶体管的数量为1的情况下的例子，是形成在区域A3内的第3纵型MOS晶体管为特定纵型MOS晶体管、形成在区域A1内的第1纵型MOS晶体管和形成在区域A2内的第2纵型MOS晶体管为不是特定纵型MOS晶体管的纵型MOS晶体管的情况下的例子。
如图12所示，作为特定纵型MOS晶体管的第3纵型MOS晶体管具有的源极焊盘仅为第3源极焊盘131这1个，在半导体层40的平面图中，在3个纵型MOS晶体管具有的源极焊盘及栅极焊盘之中，不存在与作为特定纵型MOS晶体管的第3纵型MOS晶体管具有的第3源极焊盘131及第3栅极焊盘139相比面积刻意减小的源极焊盘及栅极焊盘。
以下，使用附图，对第2特定半导体装置的形状的具体例进行例示。
图13A、图13B分别是N为3、特定纵型MOS晶体管的数量为1、第3纵型MOS晶体管为特定纵型MOS晶体管的情况下的半导体装置1的平面图。
图13A是I1＝I2的情况下的一例。在该例中，I1＝1[A]，I2＝1[A]，I3＜＜1[A]。
图13B是I1>I2的情况下的一例。在该例中，I1＝3[A]，I2＝2[A]，I3＜＜1[A]。
图14A、图14B分别是N为4、特定纵型MOS晶体管的数量为2、第3纵型MOS晶体管和第4纵型MOS晶体管为特定纵型MOS晶体管的情况下的半导体装置1的平面图。
图14A是I1＝I2的情况下的一例。在该例中，I1＝1[A]，I2＝1[A]，I3＜＜1[A]，I4＜＜1[A]。
图14B是I1>I2的情况下的一例。在该例中，I1＝3[A]，I2＝2[A]，I3＜＜1[A]，I4＜＜1[A]。
以下，对半导体装置1中的栅极焊盘的优选的配置位置进行说明。
(1)在N个纵型MOS晶体管中，由规格决定的第1电流路径中的位于第1电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第2出入口纵型MOS晶体管在半导体层40的平面图中相互相邻，(2)在N个纵型MOS晶体管中，由规格决定的第2电流路径中的位于第2电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第3出入口纵型MOS晶体管在半导体层40的平面图中相互相邻，(3)在N个纵型MOS晶体管中，由规格决定的第3电流路径中的位于第3电流路径的入口或出口处的第2出入口纵型MOS晶体管和位于出口或入口处的第3出入口纵型MOS晶体管在半导体层40的平面图中相互相邻的情况下，优选的是，第3出入口纵型MOS晶体管的栅极焊盘位于第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管的边界线的延长线上。
图15是N为3的情况下的在上述优选的位置配置有第3出入口纵型MOS晶体管的栅极焊盘139的半导体装置1的平面图。
如图15所示，在半导体层40的平面图中，作为第3出入口纵型MOS晶体管的第3纵型MOS晶体管的栅极焊盘139位于第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管的边界线的延长线上。
通过将第3出入口纵型MOS晶体管的栅极焊盘139配置在上述位置，在半导体层40的平面图中，能够在第2电流路径及第3电流路径上的第3区域A3中最大限度确保用来配置第3出入口纵型MOS晶体管的源极焊盘131的区域，所以能够抑制第2电流路径及第3电流路径的电阻值。
此外，此时，在第3出入口纵型MOS晶体管与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管相比最大规格电流小的情况下，第1出入口纵型MOS晶体管的栅极焊盘优选的是不配置在第1出入口纵型MOS晶体管与第3出入口纵型MOS晶体管的边界附近，第2出入口纵型MOS晶体管的栅极焊盘优选的是不配置在第2出入口纵型MOS晶体管与第3出入口纵型MOS晶体管的边界附近。
图16是记载了在图15所示的半导体装置1中在第3出入口纵型MOS晶体管与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管相比最大规格电流小的情况下第1出入口纵型MOS晶体管的栅极焊盘119和第2出入口纵型MOS晶体管的栅极焊盘129的配置不优选的区域的半导体装置1的平面图。
在图16中，区域B1是第1出入口纵型MOS晶体管的栅极焊盘119和第2出入口纵型MOS晶体管的栅极焊盘129的配置不优选的区域。
另外，半导体层40的平面图中的第1出入口纵型MOS晶体管的在与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管的边界线正交的方向上的宽度较大而超过了第1出入口纵型MOS晶体管的栅极焊盘119的直径的2倍的情况下，进一步优选的是，第1出入口纵型MOS晶体管的栅极焊盘119不配置在第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管的边界附近。
通过不将第1出入口纵型MOS晶体管的栅极焊盘119配置在上述位置，栅极焊盘119成为在第1电流路径中流动的电流的妨碍的情况得以抑制，所以能够抑制第1电流路径的电阻值。
同样，半导体层40的平面图中的第2出入口纵型MOS晶体管的在与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管的边界线正交的方向上的宽度较大而超过了第2出入口纵型MOS晶体管的栅极焊盘129的直径的2倍的情况下，进一步优选的是，第2出入口纵型MOS晶体管的栅极焊盘129不配置在第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管的边界附近。
通过不将第2出入口纵型MOS晶体管的栅极焊盘129配置在上述位置，栅极焊盘129成为在第1电流路径中流动的电流的妨碍的情况得以抑制，所以能够抑制第1电流路径的电阻值。
图17是记载了图15所示的半导体装置1中的以下的不优选的区域的半导体装置1的平面图，该区域是：在半导体层40的平面图中，第1出入口纵型MOS晶体管的在与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管的边界线正交的方向上的宽度较大而超过第1出入口纵型MOS晶体管的栅极焊盘119的直径的2倍、并且第2出入口纵型MOS晶体管的在与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管的边界线正交的方向上的宽度较大而超过第2出入口纵型MOS晶体管的栅极焊盘129的直径的2倍的情况下，第1出入口纵型MOS晶体管的栅极焊盘119和第2出入口纵型MOS晶体管的栅极焊盘129的配置不优选的区域。
在图17中，区域B2是第1出入口纵型MOS晶体管的栅极焊盘119的配置不优选的区域，区域B3是第2出入口纵型MOS晶体管的栅极焊盘129的配置不优选的区域。
此外，(1)在N个纵型MOS晶体管中，由规格决定的第1电流路径中的位于第1电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第2出入口纵型MOS晶体管在半导体层40的平面图中相互相邻，(2)在N个纵型MOS晶体管中，由规格决定的第2电流路径中的位于第2电流路径的入口或出口处的第2出入口纵型MOS晶体管和位于出口或入口处的第3出入口纵型MOS晶体管在半导体层40的平面图中相互相邻，(3)由第1出入口纵型MOS晶体管和第3出入口纵型MOS晶体管决定的电流路径与由规格决定的电流路径的哪个都不对应，第1出入口纵型MOS晶体管和第3出入口纵型MOS晶体管在半导体层40的平面图中相互相邻的情况下，第3出入口纵型MOS晶体管的栅极焊盘优选的是，相比于第2出入口纵型MOS晶体管与第3纵型MOS晶体管的边界线，更靠第1出入口纵型MOS晶体管与第3纵型MOS晶体管的边界线的附近。
图18是N为3的情况下在上述优选的位置配置有第3出入口纵型MOS晶体管的栅极焊盘的半导体装置1的平面图。
如图18所示，在半导体层40的平面图中，作为第3出入口纵型MOS晶体管的第3纵型MOS晶体管的栅极焊盘139，相比于第2出入口纵型MOS晶体管与第3纵型MOS晶体管的边界线，更靠第1出入口纵型MOS晶体管与第3纵型MOS晶体管的边界线的附近。
通过将第3出入口纵型MOS晶体管的栅极焊盘139配置在上述位置，在半导体层40的平面图中，能够最大限度确保在第2电流路径上的第3区域A3中用来配置第3出入口纵型MOS晶体管的源极焊盘的区域，所以能够抑制第2电流路径的电阻值。
此外，此时，在第3出入口纵型MOS晶体管与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管相比最大规格电流小的情况下，优选的是，第2出入口纵型MOS晶体管的栅极焊盘不配置在第2出入口纵型MOS晶体管与第3出入口纵型MOS晶体管的边界附近。
图19是记载了在图18所示的半导体装置1中在第3出入口纵型MOS晶体管与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管相比最大规格电流小的情况下、第2出入口纵型MOS晶体管的栅极焊盘129的配置不优选的区域的半导体装置1的平面图。
在图19中，区域B4是第2出入口纵型MOS晶体管的栅极焊盘129的配置不优选的区域。
另外，在半导体层40的平面图中，第2出入口纵型MOS晶体管的在与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管的边界线正交的方向上的宽度较大而超过第2出入口纵型MOS晶体管的栅极焊盘129的直径的2倍的情况下，进一步优选的是，第2出入口纵型MOS晶体管的栅极焊盘129不配置在第1出入口纵型MOS晶体管与第2出入口纵型MOS晶体管的边界附近。
通过不将第2出入口纵型MOS晶体管的栅极焊盘129配置在上述位置，栅极焊盘129成为在第1电流路径中流动的电流的妨碍的情况得以抑制，所以能够抑制第1电流路径的电阻值。
图20是记载了在图18所示的半导体装置1中在半导体层40的平面图中的第2出入口纵型MOS晶体管的在与第1出入口纵型MOS晶体管及第2出入口纵型MOS晶体管的边界线正交的方向上的宽度较大而超过第2出入口纵型MOS晶体管的栅极焊盘129的直径的2倍的情况下的、第2出入口纵型MOS晶体管的栅极焊盘129的配置不优选的区域的半导体装置1的平面图。
在图20中，区域B5是第2出入口纵型MOS晶体管的栅极焊盘129的配置不优选的区域。
以下，使用附图，例示各种各样的形状的半导体装置1中的栅极焊盘的配置不优选的区域的具体例。
图21A、图21B、图21C、图21D、图21E、图21F、图21G、图21H分别是半导体装置1的平面图。
在图21A、图21B、图21C、图21D、图21E、图21F、图21G、图21H中，将栅极焊盘的配置不优选的区域作为由阴影包围的区域来图示。
[1－5.具有与共通漏极区域连接的焊盘的结构例]
半导体装置1可以是还在半导体层40的上表面具有与N个纵型MOS晶体管的共通漏极区域连接的漏极焊盘的结构。
图22A是表示还具有漏极焊盘的结构的半导体装置1的构造的一例的剖视图。图22B是表示还具有漏极焊盘的结构的半导体装置1的构造的一例的平面图。图22A表示图22B中的I－I剖视图。
如图22B所示，半导体装置1也可以还具有漏极焊盘141。
还具有漏极焊盘141的半导体装置1如图22A所示，具备高浓度杂质层38和漏极电极81。
漏极电极81由部分82和部分83构成，部分82经由部分83而与高浓度杂质层38(后述)连接。
漏极电极81的部分82，与第1源极电极11的部分12同样，是在面朝下安装中的回流时与焊料接合的层，作为不被限定的一例，可以由包含镍、钛、钨、钯中的任1种以上的金属材料构成。对于部分82的表面，可以施以金等的镀层。
漏极电极81的部分83是将部分82与高浓度杂质层38连接的层，作为不被限定的一例，可以由包含铝、铜、金、银中的任1种以上的金属材料构成。
漏极焊盘141是指漏极电极81在半导体装置1的上表面局部地露出的区域、所谓端子的部分。
高浓度杂质层38在半导体层40内与半导体衬底32、低浓度杂质层33及部分83接触而形成，含有比半导体衬底32的第1导电型的杂质的浓度高浓度的第1导电型的杂质。
因此，高浓度杂质层38将作为N个纵型MOS晶体管的共通漏极区域发挥功能的半导体衬底32及低浓度杂质层33与漏极电极81电连接。
此外，到此为止的说明是基于纵型MOS晶体管进行的，但本公开不需要限定于此。使纵型MOS晶体管成为纵型晶体管也是有效的。纵型晶体管除了纵型MOS晶体管以外，还能够举出纵型双极型晶体管(BJT)和纵型绝缘栅双极型晶体管(IGBT)。对于本领域技术人员而言，BJT及IGBT的基本构造及功能是周知的所以省略详细说明，但与MOS晶体管的类似性能够如以下这样理解。即，在是纵型BJT的情况下，在上述说明中，能够将源极改称作发射极、将漏极改称作集电极、将体改称作基极来理解。此外，栅极电极能够改称作基极电极。在纵型IGBT的情况下，在上述说明中，能够将源极改称作发射极、将漏极改称作集电极来理解。另外，纵型是指在半导体装置的垂直方向上形成沟道而流过电流的构造。
另外，在半导体装置1是纵型晶体管的情况下，也可以不具有漏极焊盘，而是具有与接触于半导体层40的下表面而形成的金属层30(即，对于N个纵型晶体管共通的共通电极)连接、向半导体层40的上表面侧引绕而形成的共通端子。N个纵型晶体管原本在半导体层40的上表面侧具备控制焊盘(在纵型MOS晶体管的例子中是栅极焊盘)和1个以上的外部连接焊盘(在纵型MOS晶体管的例子中是源极焊盘)，所述控制焊盘与控制纵型晶体管的导通的控制电极(在纵型MOS晶体管的例子中是栅极电极)连接，所述1个以上的外部连接焊盘与N个纵型晶体管从外部流入电流或使电流向外部流出的外部连接电极(在纵型MOS晶体管的例子中是源极电极)连接。在由N个纵型晶体管构成的半导体装置1中，也可以将共通端子设为电流从外部向N个纵型晶体管流入的外部输入端子，进而将N个纵型晶体管分别具有的1个以上的外部连接焊盘的各自设为电流从N个纵型晶体管向外部流出的外部输出端子。所谓半导体层40的下表面，是与形成有N个纵型晶体管的一方的主面背对的另一方的主面。
图23是表示在半导体装置1是纵型晶体管的情况下还具有共通端子的结构的半导体装置1的构造的一例的剖视图。
如图23所示，半导体装置1可以是在半导体装置1是纵型晶体管的情况下还具有共通端子300的结构。
(实施方式2)
以下，对实施方式2的电池保护系统进行说明。
[2－1.电池保护系统的结构]
图24是表示实施方式2的电池保护系统100的结构的一例的电路图。
如图24所示，电池保护系统100具备电池保护电路50和充放电控制IC60。
此外，电池保护电路50具备第1半导体装置1a、第2半导体装置1b、N－1个电池单元5、第1端子61和第2端子62。
充放电控制IC60控制第1半导体装置1a和第2半导体装置1b，控制N－1个电池单元5的充放电。
第1半导体装置1a是在实施方式1中说明了其详细情况的半导体装置1，具备N个纵型MOS晶体管。各纵型MOS晶体管的导通状态(ON状态)和非导通状态(OFF状态)由充放电控制IC60控制。
在图24以后，从控制IC延伸并到达各半导体装置的箭头表示从控制IC发送对各半导体装置进行控制的信号这一情况。实际上是将控制IC与构成各半导体装置的纵型MOS晶体管各自的栅极焊盘电连接来控制各个纵型MOS晶体管的导通状态，但在图24以后为了避免表示的复杂而使用箭头。
第2半导体装置1b是在实施方式1中说明了其详细情况的半导体装置1，具备N个纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由充放电控制IC60控制。
第1端子61与第1半导体装置1a具备的N个纵型MOS晶体管中的1个端子连接纵型MOS晶体管2a的1个以上的源极焊盘连接。
第2端子62与第2半导体装置1b具备的N个纵型MOS晶体管中的1个端子连接纵型MOS晶体管2b的1个以上的源极焊盘连接。
N个电池单元5各自的正极与第1半导体装置1a具备的N个纵型MOS晶体管中的除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管的1个以上的源极焊盘分别连接。
此外，N个电池单元5各自的负极与第2半导体装置1b具备的N个纵型MOS晶体管中的除了端子连接纵型MOS晶体管2b以外的N－1个纵型MOS晶体管的1个以上的源极焊盘分别连接。
[2－2.电池保护系统的动作]
以下，对上述结构的电池保护系统100进行的动作进行说明。
图25A是表示电池保护系统100将N－1个电池单元5充电的状况的示意图。在图25A中，虚线箭头分别表示N－1个电池单元5各自的充电路径。
充放电控制IC60在充电时将第1半导体装置1a的除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管(图25A中的由虚线包围的纵型MOS晶体管)设为导通状态，将第2半导体装置1b的端子连接纵型MOS晶体管2b设为导通状态，从而将N－1个电池单元5同时并联地充电。
此外，虽然在图25A中没有图示，但充放电控制IC60也可以在N－1个电池单元5中有选择地仅将1个或不是N－1个全部的多个电池单元5同时并联地充电。
充放电控制IC60在充电时检测到与充电有关的异常的情况下，将第2半导体装置1b的端子连接纵型MOS晶体管2b从导通状态变更为非导通状态，从而将N－1个电池单元5的充电停止。
由此，保护N－1个电池单元5免受因与充电有关的异常带来的不良影响。
此外，充放电控制IC60在充电时检测到与充电有关的异常的情况下，将第1半导体装置1a的除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管(图25A中的由虚线包围的纵型MOS晶体管)中的连接着与检测到的异常有关的电池单元5的纵型MOS晶体管从导通状态变更为非导通状态，从而将对应的电池单元5的充电停止。
由此，保护对应的电池单元5免受因与充电有关的异常带来的不良影响。
图25B是表示电池保护系统100将N－1个电池单元5放电的状况的示意图。在图25B中，虚线箭头分别表示N－1个电池单元5各自的放电路径。
充放电控制IC60在放电时将第2半导体装置1b的除了端子连接纵型MOS晶体管2b以外的N－1个纵型MOS晶体管(图25B中的由虚线包围的纵型MOS晶体管)设为导通状态，将第1半导体装置1a的端子连接纵型MOS晶体管2a设为导通状态，从而将N－1个电池单元5同时并联地放电。
此外，虽然在图25B中没有图示，但充放电控制IC60也可以在N－1个电池单元5中有选择地仅将1个或不是N－1个全部的多个电池单元5同时并联地放电。
充放电控制IC60在放电时检测到与放电有关的异常的情况下，将第1半导体装置1a的端子连接纵型MOS晶体管2a从导通状态变更为非导通状态，从而将N－1个电池单元5的放电停止。
由此，保护N－1个电池单元5免受因与放电有关的异常带来的不良影响。
此外，充放电控制IC60在放电时检测到与放电有关的异常的情况下，将第2半导体装置1b的除了端子连接纵型MOS晶体管2b以外的N－1个纵型MOS晶体管(图25B中的由虚线包围的纵型MOS晶体管)中的连接着与检测到的异常有关的电池单元5的纵型MOS晶体管从导通状态变更为非导通状态，从而将对应的电池单元5的放电停止。
由此，保护对应的电池单元5免受因与放电有关的异常带来的不良影响。
对于本实施方式2中的半导体装置1a进行叙述。在半导体装置1a的产品规格书中，设定了N个纵型MOS晶体管中的端子连接纵型MOS晶体管2a和除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管分别成为一方和另一方出入口纵型MOS晶体管的N－1个电流路径。端子连接纵型MOS晶体管2a是对于所设定的N－1个电流路径的全部共通的一方或另一方的出入口纵型MOS晶体管。在实施方式2中，由于所规定的N－1个电流路径在电气上是等价的，所以除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管各自的最大规格电流(将其设为Ia[A])相等。进而，端子连接纵型MOS晶体管2a的最大规格电流(将其设为In[A])与除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管各自的最大规格电流Ia之和相等(In＝Ia×(N－1))。因而，半导体装置1a是将端子连接纵型MOS晶体管2a作为特定纵型MOS晶体管的第1特定半导体装置。
此外，在半导体装置1a的产品规格书中，记载了在端子连接纵型MOS晶体管2a中流过最大规格电流In、在除了端子连接纵型MOS晶体管2a以外的N－1个纵型晶体管各自中流过最大规格电流Ia时的、所设定的N－1个电流路径各自的导通电阻(接通电阻)。N－1个电流路径由于在电气上是等价的所以导通电阻(接通电阻，将其设为Ran[Ω])全部相等。因此，在产品规格书中，有避免重复而仅记载1个导通电阻的情况。另外，对于N个纵型MOS晶体管分别在产品规格书中记载对导通电阻(接通电阻)进行评价时的电流值。对导通电阻(接通电阻)进行评价时的电流值是对于N个纵型MOS晶体管分别规定的最大额定电流的50％的电流值或该最大额定电流以下的电流值。在评价导通电阻时，可以将作为在N个纵型MOS晶体管的各自中流动的电流值而在产品规格书中记载的电流值理解为N个纵型MOS晶体管各自的最大规格电流。此外，也可以将在产品规格书中记载的N个纵型MOS晶体管各自的最大额定电流理解为N个纵型MOS晶体管各自的最大规格电流。
此外，为了使N－1个电流路径在电气上等价，优选的是，使除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管的面积(将其设为Sa)全部相等，进而使端子连接纵型MOS晶体管2a的面积(将其设为Sn)在N个纵型MOS晶体管中为最大的面积(Sn>Sa)。这是因为，除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管的最大规格电流全部相等，进而端子连接纵型MOS晶体管2a的最大规格电流最大。进一步讲，优选的是Sa：Sn＝Ia2：In2的关系成立，优选的是Sa：Sn＝1：(N－1)2的关系成立。此外，关于除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管的流过最大规格电流Ia时的作为单体的导通电阻Ra(Ra＝Ran×Sn/(Sa+Sn))、以及端子连接纵型MOS晶体管2a的流过最大规格电流In＝Ia×(N－1)时的作为单体的导通电阻Rn(Rn＝Ran×Sa/(Sa+Sn))，优选的是Ia2：In2＝1/Ra：1/Rn成立。通过成立这样的关系，在半导体装置1a中能够抑制局部性发热。
另外，在实施方式2中，关于电池保护系统100在N－1个电池单元5的正极侧具备第1半导体装置1a、在负极侧具备第2半导体装置1b的结构进行了说明。相对于此，实施方式2的电池保护系统也可以是仅在N－1个电池单元5的正极侧具备第1半导体装置1a的结构，也可以是仅在N－1个电池单元5的负极侧具备第2半导体装置1b的结构。
图26是表示在N－1个电池单元5的正极侧具备第1半导体装置1a的结构的、实施方式2的电池保护系统100a的结构的一例的电路图。
如图26所示，电池保护系统100a从电池保护系统100将电池保护电路50变更为电池保护电路50a、将充放电控制IC60变更为充电控制IC60a而构成。
此外，电池保护电路50a从电池保护电路50将第2半导体装置1b去除、将第2端子62的连接目标从端子连接纵型MOS晶体管2b的1个以上的源极焊盘变更为N－1个电池单元5的负极而构成。
充电控制IC60a控制第1半导体装置1a，控制N－1个电池单元5的充电。
充电控制IC60a在充电时将第1半导体装置1a的除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管设为导通状态，从而将N－1个电池单元5同时并联地充电。
此外，虽然在图26中没有图示，但充电控制IC60a也可以在N－1个电池单元5中有选择地仅将1个或不是N－1个全部的多个电池单元5同时并联地充电。
充电控制IC60a在充电时检测到与充电有关的异常的情况下，将第1半导体装置1a的除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管中的连接着与检测到的异常有关的电池单元5的纵型MOS晶体管从导通状态变更为非导通状态，将对应的电池单元5的充电停止。
由此，保护对应的电池单元5免受因与充电有关的异常带来的不良影响。
图27是表示在N－1个电池单元5的负极侧具备第2半导体装置1b的结构的、实施方式2的电池保护系统100b的结构的一例的电路图。
如图27所示，电池保护系统100b从电池保护系统100将电池保护电路50变更为电池保护电路50b、将充放电控制IC60变更为放电控制IC60b而构成。
此外，电池保护电路50b从电池保护电路50将第1半导体装置1a去除、将第1端子61的连接目标从端子连接纵型MOS晶体管2a的1个以上的源极焊盘变更为N－1个电池单元5的正极而构成。
放电控制IC60b控制第2半导体装置1b，控制N－1个电池单元5的放电。
放电控制IC60b在放电时将第2半导体装置1b的除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管设为导通状态，将N－1个电池单元5同时并联地放电。
此外，虽然在图27中没有图示，但放电控制IC60b也可以在N－1个电池单元5中有选择地仅将1个或不是N－1个全部的多个电池单元5同时并联地放电。
放电控制IC60b在放电时检测到与放电有关的异常的情况下，将第2半导体装置1b的除了端子连接纵型MOS晶体管2b以外的N－1个纵型MOS晶体管中的连接着与检测到的异常有关的电池单元5的纵型MOS晶体管从导通状态变更为非导通状态，从而将对应的电池单元5的充电停止。
由此，保护对应的电池单元5免受因与放电有关的异常带来的不良影响。
(实施方式3)
以下，对实施方式3的电池保护系统进行说明。
[3－1.电池保护系统的结构]
图28是表示实施方式3的电池保护系统100c的结构的一例的电路图。
如图28所示，电池保护系统100c具备电池保护电路50c和充放电控制IC60c。
此外，电池保护电路50c具备第1半导体装置1c、第2半导体装置1d、N个电池单元5、2N－2个半导体开关装置9、第1端子61c、第2端子62c和第3端子63c。
充放电控制IC60c控制第1半导体装置1c、第2半导体装置1d和2N－2个半导体开关装置9，控制N个电池单元5的充放电。
第1半导体装置1c是在实施方式1中说明了其详细情况的半导体装置1，具备N个纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由充放电控制IC60c控制。
第2半导体装置1d是在实施方式1中说明了其详细情况的半导体装置1，具备3个纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由充放电控制IC60c控制。
2N－2个半导体开关装置9分别具备相互将漏极区域设为共通的两个纵型MOS晶体管，各纵型MOS晶体管的导通状态和非导通状态由充放电控制IC60c控制。
2N－2个半导体开关装置9分别在一方的纵型MOS晶体管成为导通状态的情况下从另一方的纵型MOS晶体管的源极电极向一方的纵型MOS晶体管的源极电极的电流路径成为导通状态，在另一方的纵型MOS晶体管成为导通状态的情况下从一方的纵型MOS晶体管的源极电极向另一方的纵型MOS晶体管的源极电极的电流路径成为导通状态。
N个电池单元相互串联连接。在实施方式3中，在相互串联连接的N个电池单元中，除了位于负极侧端部的电池单元5a以外的N－1个电池单元5经由半导体开关装置9串联连接，电池单元5a和在串联连接中位于电池单元5a旁边的电池单元5b经由第2半导体装置1d串联连接。
第1端子61c与第1半导体装置1c具备的N个纵型MOS晶体管中的1个端子连接纵型MOS晶体管2c的1个以上的源极焊盘、以及第2半导体装置1d具备的3个纵型MOS晶体管中的1个端子连接纵型MOS晶体管2d的1个以上的源极焊盘连接。
第2端子62c与N个电池单元5的负极连接。在实施方式3中，各电池单元5的负极与第2端子62c经由半导体开关装置9连接。
第3端子63c与相互串联连接的N个电池单元5中的位于正极侧端部的电池单元5c的正极连接。
N个电池单元5中的除了电池单元5a以外的N－1个电池单元5各自的正极与第1半导体装置1c具备的N个纵型MOS晶体管中的除了端子连接纵型MOS晶体管2c以外的N－1个纵型MOS晶体管的1个以上的源极焊盘分别连接。
电池单元5a的正极和电池单元5b的负极分别与第2半导体装置1d具备的3个纵型MOS晶体管中的除了端子连接纵型MOS晶体管2d以外的2个纵型MOS晶体管的1个以上的源极焊盘分别连接。
[3－2.电池保护系统的动作]
以下，对上述结构的电池保护系统100c进行的动作进行说明。
图29A是表示电池保护系统100c将N个电池单元5串联充电的状况的示意图。在图29A中，虚线的箭头表示N个电池单元5的充电路径。
充放电控制IC60c在串联充电时将夹在N个电池单元5中的除了电池单元5a以外的N－1个电池单元5之间的N－2个半导体开关装置9的与电池单元5的正极连接的一侧的纵型MOS晶体管设为导通状态，将第2半导体装置1d的与电池单元5a的正极连接的一侧的纵型MOS晶体管设为导通状态，将夹在电池单元5a与第2端子62c之间的半导体开关装置9的与第2端子62c侧连接的一侧的纵型MOS晶体管设为导通状态，从而将N个电池单元5同时串联地充电。
充放电控制IC60c在串联充电时检测到与充电有关的异常的情况下，例如将第2半导体装置1d的与电池单元5a的正极连接的一侧的纵型MOS晶体管从导通状态变更为非导通状态，从而将N个电池单元的充电停止。
由此，保护N个电池单元5免受由与充电有关的异常带来的不良影响。此外，当通过将串联充电时与电池单元5a的负极连接的半导体开关装置9的与第2端子62c连接的一侧的纵型MOS晶体管从导通状态切换为非导通状态从而停止了串联充电时，能够从第2半导体装置1d的端子连接纵型MOS晶体管2d将电池单元5a的正极侧的电压经由第1端子61c向外部持续供给。
图29B是表示电池保护系统100c将N个电池单元5放电的状况的示意图。在图29B中，虚线的箭头分别表示N个电池单元5各自的放电路径。
充放电控制IC60c在放电时将夹在N个电池单元5各自的负极与第2端子62c之间的N个半导体开关装置9的与电池单元5的负极连接的一侧的纵型MOS晶体管设为导通状态，将第2半导体装置1d的端子连接纵型MOS晶体管2d设为导通状态，将第1半导体装置1c的端子连接纵型MOS晶体管2c设为导通状态，从而将N个电池单元5同时并联地放电。
此外，虽然在图29B中没有图示，但充放电控制IC60c也可以在N个电池单元5中有选择地仅将1个或不是N个全部的多个电池单元5同时并联地充电。
充放电控制IC60c在放电时检测到与放电有关的异常的情况下，例如将夹在N个电池单元5各自的负极与第2端子62c之间的N个半导体开关装置9中的连接着与检测到的异常有关的电池单元5的负极的半导体开关装置9的与电池单元5的负极连接的一侧的纵型MOS晶体管从导通状态变更为非导通状态，从而将对应的电池单元5的放电停止。
由此，保护对应的电池单元5免受由与放电有关的异常带来的不良影响。
图29C是表示电池保护系统100c将N个电池单元5并联充电的状况的示意图。在图29C中，虚线的箭头分别表示N个电池单元5各自的充电路径。
充放电控制IC60c在并联充电时将夹在N个电池单元5各自的负极与第2端子62c之间的N个半导体开关装置9的与第2端子62c连接的一侧的纵型MOS晶体管设为导通状态，将第2半导体装置1d的与电池单元5a的正极连接的纵型MOS晶体管设为导通状态，将第1半导体装置1c的除了端子连接纵型MOS晶体管2a以外的N－1个纵型MOS晶体管设为导通状态，从而将N个电池单元5同时并联地充电。
此外，虽然在图29C中没有图示，但充放电控制IC60c也可以在N个电池单元5中有选择地仅将1个或不是N个全部的多个电池单元5同时并联地充电。
充放电控制IC60c在并联充电时检测到与充电有关的异常的情况下，例如将夹在N个电池单元5各自的负极与第2端子62c之间的N个半导体开关装置9中的连接着与检测到的异常有关的电池单元5的负极的半导体开关装置9的与第2端子62c连接的一侧的纵型MOS晶体管从导通状态变更为非导通状态，从而将对应的电池单元5的充电停止。
由此，保护对应的电池单元5免受由与充电有关的异常带来的不良影响。
对本实施方式3的第2半导体装置1d进行叙述。在第2半导体装置1d的产品规格书中，设定了不论在3个纵型MOS晶体管中选择哪两个都成为一方或另一方的出入口纵型MOS晶体管的三个电流路径。在本实施方式3中，将与电池单元5b的负极连接的纵型MOS晶体管以及与电池单元5a的正极连接的纵型MOS晶体管作为一方或另一方的出入口纵型MOS晶体管的电流路径由于如图29A所示那样被用于串联充电，所以通过大电流。但是，在将端子连接纵型MOS晶体管2d作为一方或另一方的出入口纵型MOS晶体管的两个电流路径的各自中，不需要通过大电流。因而，与电池单元5b的负极连接的纵型MOS晶体管以及与电池单元5a的正极连接的纵型MOS晶体管的最大规格电流相等(将其设为Ia[A])，比端子连接纵型MOS晶体管2d的最大规格电流(将其设为It[A])大(Ia>It)。
在第2半导体装置1d的产品规格书中，记载了所设定的3个电流路径各自的导通电阻(接通电阻)。对于将与电池单元5b的负极连接的纵型MOS晶体管以及与电池单元5a的正极连接的纵型MOS晶体管作为一方或另一方的出入口纵型MOS晶体管的电流路径，记载了流过Ia时的导通电阻(接通电阻，将其设为Raa[Ω])。此外，对于将与电池单元5b的负极连接的纵型MOS晶体管和端子连接纵型MOS晶体管2d作为一方或另一方的出入口纵型MOS晶体管的电流路径，记载了流过It时的导通电阻(接通电阻，将其设为Rat[Ω])。同样，对于将与电池单元5a的正极连接的纵型MOS晶体管和端子连接纵型MOS晶体管2d作为一方或另一方的出入口纵型MOS晶体管的电流路径，记载了流过It时的导通电阻(接通电阻，Rat[Ω])。由于将端子连接纵型MOS晶体管2d作为一方或另一方的出入口纵型MOS晶体管的两个电流路径分别是等价的，所以在产品规格书中有避免重复而仅记载1个导通电阻的情况。另外，对于3个纵型MOS晶体管分别在产品规格书中记载了对导通电阻(接通电阻)进行评价时的电流值。对导通电阻(接通电阻)进行评价时的电流值，是对于3个纵型MOS晶体管分别规定的最大额定电流的50％的电流值或该最大额定电流以下的电流值。在评价导通电阻时，可以将作为在3个纵型MOS晶体管的各自中流动的电流值而在产品规格书中记载的电流值理解为3个纵型MOS晶体管各自的最大规格电流。此外，也可以将在产品规格书中记载的3个纵型MOS晶体管各自的最大额定电流理解为3个纵型MOS晶体管各自的最大规格电流。
通过大电流的与电池单元5b的负极连接的纵型MOS晶体管以及与电池单元5a的正极连接的纵型MOS晶体管分别具有相同的面积(将其设为Sa)，进而，不需要流过大电流的端子连接纵型MOS晶体管2d的面积(将其设为St)优选的是设为在3个纵型MOS晶体管中最小的面积(St<Sa)。进一步讲，优选的是Sa：St＝Ia2：It2的关系成立。此外，关于在与电池单元5b的负极连接的纵型MOS晶体管以及与电池单元5a的正极连接的纵型MOS晶体管中流过最大规格电流Ia时的作为各个纵型MOS晶体管单体的导通电阻Ra(Ra＝Raa/2)、以及端子连接纵型MOS晶体管2d的流过最大规格电流It时的作为单体的导通电阻Rt(Rt＝Rat×Sa/(Sa+Sn))，优选的是Ia2：It2＝1/Ra：1/Rt成立。通过成立这样的关系，在第2半导体装置1d中能够抑制局部性发热。
[3－3.电池保护电路的具体例]
以下，一边与以往例比较，一边使用附图对电池保护电路50c的具体例进行说明。
图30A、图31A、图32A是表示利用半导体装置1的、实施方式3的电池保护电路的具体例的电路图。
图30B、图31B、图32B是表示不利用半导体装置1即仅由半导体开关装置9构成电路的、以往例的电池保护电路的具体例的电路图。
图30A是表示能够实现两个电池单元5的串联充电和并联放电的实施方式3的电池保护电路的一例即第1公开例的电路图，图30B是表示能够实现同样功能的以往例的电池保护电路的一例即第1以往例的电路图。
通过将图30A与图30B比较可知，第1公开例与第1以往例相比能够以更少的零件个数实现同样的功能。
图31A是表示能够实现3个电池单元5的串联充电和并联放电的实施方式3的电池保护电路的一例即第2公开例的电路图，图31B是表示能够实现同样功能的以往例的电池保护电路的一例即第2以往例的电路图。
通过将图31A与图31B比较可知，第2公开例与第2以往例相比能够以更少的零件个数实现同样的功能。
图32A是表示能够实现4个电池单元5的串联充电和并联放电的实施方式3的电池保护电路的一例即第3公开例的电路图，图32B是表示能够实现同样功能的以往例的电池保护电路的一例即第3以往例的电路图。
通过将图32A与图32B比较可知，第3公开例与第3以往例相比能够以更少的零件个数实现同样的功能。
以下，使用附图，对第2公开例的代表性的动作进行说明。
图33A是表示第2公开例的电池保护电路50ca将3个电池单元5串联充电的状况的示意图。
如图33A所示，电池保护电路50ca通过在第3端子63c上施加15V、将第2端子62c接地，能够一边将电池单元5cc、电池单元5cb和电池单元5ca串联充电，一边从第1端子61c将电池单元5ca的正极侧的电压向外部供给。
图33B是表示电池保护电路50ca将3个电池单元5的串联充电停止、从第1端子61c使电池单元5ca的正极侧的电压向外部的供给开始的状况的示意图。
图33C是表示电池保护电路50ca将电池单元5ca充电的状况的示意图。
如图33C所示，电池保护电路50ca通过在第3端子63c上施加5V、将第2端子62c接地，能够一边将电池单元5ca充电，一边从第1端子61c将电池单元5ca的正极侧的电压向外部供给。
图33D是表示电池保护电路50ca将3个电池单元5并联放电的状况的示意图。
(实施方式4)
以下，对实施方式4的电池保护系统进行说明。
[4－1.电池保护系统的结构]
图34是表示实施方式4的电池保护系统100d的结构的一例的电路图。
如图34所示，电池保护系统100d具备电池保护电路50d和充放电控制IC60d。
此外，电池保护电路50d具备第1半导体装置1e、第2半导体装置1f、N－1个电池单元5、2N－4个半导体开关装置9、第1端子61d、第2端子62d和第3端子63d。
充放电控制IC60d控制第1半导体装置1e、第2半导体装置1f和2N－4个半导体开关装置9，控制N－1个电池单元5的充放电。
第1半导体装置1e是在实施方式1中说明了其详细情况的半导体装置1，具备N个纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由充放电控制IC60d控制。
第2半导体装置1f是在实施方式1中说明了其详细情况的半导体装置1，具备3个纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由充放电控制IC60d控制。
2N－4个半导体开关装置9由充放电控制IC60d控制。
N－1个电池单元相互串联连接。在实施方式4中，相互串联连接的N－1个电池单元中的除了位于负极侧端部的电池单元5d以外的N－2个电池单元5经由半导体开关装置9串联连接，电池单元5d和在串联连接中位于电池单元5d旁边的电池单元5e经由第2半导体装置1f串联连接。
第1端子61d与第1半导体装置1e具备的N个纵型MOS晶体管中的1个端子连接纵型MOS晶体管2e的1个以上的源极焊盘以及第2半导体装置1f具备的3个纵型MOS晶体管中的1个端子连接纵型MOS晶体管2f的1个以上的源极焊盘连接。
第2端子62d与N－1个电池单元5的负极连接。在实施方式4中，各电池单元5的负极与第2端子62d经由半导体开关装置9连接。
第3端子63d与相互串联连接的N－1个电池单元5中的位于正极侧端部的电池单元5f连接。
N－1个电池单元5各自的正极与第1半导体装置1e具备的N个纵型MOS晶体管中的除了端子连接纵型MOS晶体管2e以外的N－1个纵型MOS晶体管的1个以上的源极焊盘分别连接。
电池单元5d的正极和电池单元5e的负极分别与第2半导体装置1f具备的3个纵型MOS晶体管中的除了端子连接纵型MOS晶体管2f以外的两个纵型MOS晶体管的1个以上的源极焊盘分别连接。
[4－2.电池保护系统的动作]
以下，对上述结构的电池保护系统100d进行的动作进行说明。
图35A是表示电池保护系统100d将N－1个电池单元5串联充电的状况的示意图。图35A中，虚线的箭头表示N－1个电池单元5的充电路径。
充放电控制IC60d在串联充电时将夹在N－1个电池单元5中的除了电池单元5d以外的N－2个电池单元5之间的N－3个半导体开关装置9的与电池单元5的正极连接的一侧的纵型MOS晶体管设为导通状态，将第2半导体装置1f的与电池单元5d的正极连接的一侧的纵型MOS晶体管设为导通状态，将夹在电池单元5d与第2端子62d之间的半导体开关装置9的与第2端子62d侧连接的一侧的纵型MOS晶体管设为导通状态，从而将N－1个电池单元5同时串联地充电。
充放电控制IC60d在串联充电时检测到与充电有关的异常的情况下，例如将第2半导体装置1f的与电池单元5d的正极连接的一侧的纵型MOS晶体管从导通状态变更为非导通状态，从而将N－1个电池单元的充电停止。
由此，保护N－1个电池单元5免受由与充电有关的异常带来的不良影响。
图35B是表示电池保护系统100d将N－1个电池单元5放电的状况的示意图。图35B中，虚线的箭头分别表示N－1个电池单元5各自的放电路径。
充放电控制IC60d在放电时将夹在N－1个电池单元5各自的负极与第2端子62d之间的N－1个半导体开关装置9的与电池单元5的负极连接的一侧的纵型MOS晶体管设为导通状态，将第1半导体装置1e的端子连接纵型MOS晶体管2e设为导通状态，从而将N－1个电池单元5同时并联地放电。
此外，虽然在图35B中没有图示，但充放电IC60d也可以在N－1个电池单元5中有选择地仅将1个或不是N－1个全部的多个电池单元5同时并联地放电。
充放电控制IC60d在放电时检测到与放电有关的异常的情况下，例如将夹在N－个电池单元5各自的负极与第2端子62d之间的N－1个半导体开关装置9中的连接着与检测到的异常有关的电池单元5的负极的半导体开关装置9的与电池单元5的负极连接的一侧的纵型MOS晶体管从导通状态变更为非导通状态，从而将对应的电池单元5的放电停止。
由此，保护对应的电池单元5免受由与放电有关的异常带来的不良影响。
图35C是表示电池保护系统100d将N－1个电池单元5并联充电的状况的示意图。在图35C中，虚线的箭头分别表示N－1个电池单元5各自的充电路径。
充放电控制IC60d在并联充电时将夹在N－1个电池单元5各自的负极与第2端子62d之间的N－1个半导体开关装置9的与第2端子62d连接的一侧的纵型MOS晶体管设为导通状态，将第1半导体装置1e的除了端子连接纵型MOS晶体管2e以外的N－1个纵型MOS晶体管设为导通状态，从而将N－1个电池单元5同时并联地充电。
此外，虽然在图35C中没有图示，但充放电IC60d也可以在N－1个电池单元5中有选择地仅将1个或不是N－1个全部的多个电池单元5同时并联地充电。
充放电控制IC60d在并联充电时检测到与充电有关的异常的情况下，例如将夹在N－1个电池单元5各自的负极与第2端子62d之间的N－1个半导体开关装置9中的连接着与检测到的异常有关的电池单元5的负极的半导体开关装置9的与第2端子62d连接的一侧的纵型MOS晶体管从导通状态变更为非导通状态，从而将对应的电池单元5的充电停止。
由此，保护对应的电池单元5免受由与充电有关的异常带来的不良影响。
[4－3.电池保护电路的具体例]
以下，一边与以往例比较，一边使用附图对电池保护电路50d的具体例进行说明。
图36、图39、图40是表示利用半导体装置1的、实施方式4的电池保护电路的具体例的电路图。
图36是表示能够实现两个电池单元5的串联充电和并联放电的、实施方式4的电池保护电路的一例即第4公开例的电路图。图30B所示的第1以往例是具有同样功能的不利用半导体装置1的电池保护电路的例子。
通过将图36与图30B比较可知，第4公开例与第1以往例相比，能够以较少的零件个数实现同样的功能。
图37A和图37B是第4公开例的第1半导体装置1的平面图的一例。
如图37A和图37B所示，第1半导体装置1的端子连接纵型MOS晶体管的面积S1与其他两个纵型MOS晶体管的面积S2和S3的关系优选的是S1：S2：S3＝4：1：1。
图38A和图38B是第4公开例的第2半导体装置1的平面图的一例。
如图38A和图38B所示，第2半导体装置1的端子连接纵型MOS晶体管的面积S1优选的是，比其他两个纵型MOS晶体管的面积S2和S3小、以及与其他两个纵型MOS晶体管的面积S2和S3相等。
图39是表示能够实现3个电池单元5的串联充电和并联放电的、实施方式4的电池保护电路的一例即第5公开例的电路图。图31B所示的第2以往例是具有同样功能的不利用半导体装置1的电池保护电路的例子。
通过将图39与图31B比较可知，第5公开例与第2以往例相比，能够以较少的零件个数实现同样的功能。
图40是表示能够实现4个电池单元5的串联充电和并联放电的、实施方式4的电池保护电路的一例即第6公开例的电路图。图32B所示的第3以往例是具有同样功能的不利用半导体装置1的电池保护电路的例子。
通过将图40与图32B比较可知，第6公开例与第3以往例相比，能够以较少的零件个数实现同样的功能。
以下，使用附图，对第5公开例的代表性的动作进行说明。
图41A是表示第5公开例的电池保护电路50da将3个电池单元5串联充电的状况的示意图。
如图41A所示，电池保护电路50da通过在第3端子63d上施加15V、将第2端子62d接地，能够一边将电池单元5dc、电池单元5db和电池单元5da串联充电，一边从第1端子61d将电池单元5da的正极侧的电压向外部供给。
图41B是表示电池保护电路50da将3个电池单元5的串联充电停止、从第1端子61d使电池单元5da的正极侧的电压向外部的供给开始的状况的示意图。
图41C是表示电池保护电路50da将电池单元5da充电的状况的示意图。
如图41C所示，电池保护电路50da通过在第3端子63d上施加5V、将第2端子62d接地，能够一边将电池单元5da充电，一边从第1端子61d将电池单元5da的正极侧的电压向外部供给。
图41D是表示电池保护电路50da将3个电池单元5并联放电的状况的示意图。
(实施方式5)
以下，对实施方式5的电池保护系统进行说明。
图42是表示实施方式5的电池保护系统100e的结构的一例的电路图。
如图42所示，电池保护系统100e具备电池保护电路50e、电池单元5和电源管理电路80。电源管理电路80具备具有向与其进一步连接的未图示的主体设备的功能电路供电的功能的IC。另外，主体设备的功能电路例如是Bluetooth(注册商标)电路、Wi－Fi(注册商标)电路、LiDAR电路等功能电路。
此外，电池保护电路50e具备第1半导体装置1ea、第2半导体装置1eb、保护IC70ea、保护IC70eb、第1端子71、第2端子72、第3端子73、第4端子74、第5端子75和第6端子76。
保护IC70ea基于电池单元5的电压，控制第1半导体装置1ea，控制电池单元5的充放电。
保护IC70eb基于电池单元5的电压，控制第2半导体装置1eb，控制电池单元5的充放电。
第1半导体装置1ea是在实施方式1中说明了其详细情况的半导体装置1中的具备特定纵型MOS晶体管的类型的第2特定半导体装置1。第1半导体装置1ea具备3个纵型MOS晶体管，其中的1个是特定纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由保护IC70ea控制。也可以是，仅特定纵型MOS晶体管由接受特定纵型MOS晶体管的输出电压的电源管理电路80内的IC控制导通状态和非导通状态。
第2半导体装置1eb是在实施方式1中说明了其详细情况的半导体装置1中的具备特定纵型MOS晶体管的类型的第2特定半导体装置1。第1半导体装置1eb具备3个纵型MOS晶体管，其中的1个是特定纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由保护IC70eb控制。也可以是，仅特定纵型MOS晶体管由接受特定纵型MOS晶体管的输出电压的电源管理电路80内的IC控制导通状态和非导通状态。
第1端子71与第1半导体装置1ea的特定纵型MOS晶体管的源极焊盘连接。另外，也可以在第1半导体装置1ea的特定纵型MOS晶体管的源极焊盘与第1端子71之间具备限制电流的电阻器。
第2端子72与第1半导体装置1ea具备的3个纵型MOS晶体管中的除了特定纵型MOS晶体管以外的两个纵型MOS晶体管的一方的纵型MOS晶体管的1个以上的源极焊盘连接。另外，也可以在第1半导体装置1ea的特定纵型MOS晶体管的源极焊盘与第2端子72之间具备限制电流的电阻器。
第3端子73与第1半导体装置1ea具备的3个纵型MOS晶体管中的除了特定纵型MOS晶体管以外的两个纵型MOS晶体管的另一方的纵型MOS晶体管的1个以上的源极焊盘连接。
第4端子74与第2半导体装置1eb的特定纵型MOS晶体管的源极焊盘连接。
第5端子75与第2半导体装置1eb具备的3个纵型MOS晶体管中的除了特定纵型MOS晶体管以外的两个纵型MOS晶体管的一方的纵型MOS晶体管的1个以上的源极焊盘连接。
第6端子76与第2半导体装置1eb具备的3个纵型MOS晶体管中的除了特定纵型MOS晶体管以外的两个纵型MOS晶体管的另一方的纵型MOS晶体管的1个以上的源极焊盘连接。
电池单元5的正极与第3端子73连接，负极与第6端子76连接。
电源管理电路80与第1端子71、第2端子72、第4端子74和第5端子75连接，经由第2端子72和第5端子75，经过电池保护电路50e，在充电时使充电电流流向电池单元5，在放电时从电池单元5接受放电电流。此外，电源管理电路80经由第1端子71和第4端子74，接受能够监视电池单元5的电压的程度的电流。
另外，在实施方式5中，假设电池保护系统100e的电池保护电路50e具备保护IC70ea和保护IC70eb进行了说明，但电池保护系统100e并不需要一定限定于电池保护电路50e具备保护IC70ea和保护IC70eb的结构。
电池保护系统100e例如也可以是在电池保护电路50e的外部具备保护IC70ea和保护IC70eb的结构。
(实施方式6)
以下，对实施方式6的电池保护系统进行说明。
图43是表示实施方式6的电池保护系统100f的结构的一例的电路图。
如图43所示，电池保护系统100f具备电池保护电路50f、电池单元5和电源管理电路80f。电源管理电路80f具备具有向与其进一步连接的未图示的主体设备的功能电路供电的功能的IC。
另外，主体设备的功能电路例如是Bluetooth(注册商标)电路、Wi－Fi(注册商标)电路、LiDAR电路等功能电路。
此外，电池保护电路50f具备第1半导体装置1fa、半导体开关装置9、保护IC70fa、保护IC70fb、第1端子71f、第2端子72f、第3端子73f和第4端子74f。
保护IC70fa基于电池单元5的电压，控制第1半导体装置1fa，控制电池单元5的充放电。
保护IC70fb基于电池单元5的电压，控制半导体开关装置9，控制电池单元5的充放电。
第1半导体装置1fa是在实施方式1中说明了其详细情况的半导体装置1中的具备特定纵型MOS晶体管的类型的第2特定半导体装置1。第1半导体装置1fa具备3个纵型MOS晶体管，其中的1个是特定纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由保护IC70fa控制。在以比通常的充电电流小的电流对电池单元5进行充电时使用经由特定纵型MOS晶体管的电流路径。此外，在以比通常的放电电流小的电流从电池单元5进行放电时使用经由特定纵型MOS晶体管的电流路径。所谓小的电流，可以是通过特定纵型MOS晶体管的导通电阻、特定纵型MOS晶体管的源极焊盘侧具备的电阻器而被调整的电流，也可以是脉冲性地控制对特定纵型MOS晶体管的栅极焊盘施加的电压而被调整的电流。
半导体开关装置9的各纵型MOS晶体管的导通状态和非导通状态由保护IC70fb控制。
第1端子71f与第1半导体装置1fa具备的3个纵型MOS晶体管中的除了特定纵型MOS晶体管以外的两个纵型MOS晶体管的一方的纵型MOS晶体管的1个以上的源极焊盘分别连接。另外，在第1端子71f与第1半导体装置1fa之间，也可以有感测电阻器及其他电池保护电路。
第2端子72f与第1半导体装置1fa具备的3个纵型MOS晶体管中的除了特定纵型MOS晶体管以外的两个纵型MOS晶体管的另一方的纵型MOS晶体管的1个以上的源极焊盘分别连接。
第3端子73f与半导体开关装置9具备的两个纵型MOS晶体管的一方的纵型MOS晶体管的1个以上的源极焊盘连接。
第4端子74f与半导体开关装置9具备的两个纵型MOS晶体管的另一方的纵型MOS晶体管的1个以上的源极焊盘连接。
电池单元5的正极与第1端子71f连接，负极与第3端子73f连接。
电源管理电路80f与第2端子72f及第4端子74f连接，经由第2端子72f和第4端子74f，经过电池保护电路50f，在充电时使充电电流流向电池单元5，在放电时从电池单元5接受放电电流。
另外，在实施方式6中，假设电池保护系统100f的电池保护电路50f具备保护IC70fa和保护IC70fb进行了说明，但电池保护系统100f并不需要一定限定于电池保护电路50f具备保护IC70fa和保护IC70fb的结构。
电池保护系统100f例如也可以是在电池保护电路50f的外部具备保护IC70fa和保护IC70fb的结构。
(实施方式7)
以下，对实施方式7的电池保护系统进行说明。
图44是表示实施方式7的电池保护系统100g的结构的一例的电路图。
如图44所示，电池保护系统100g具备电池保护电路50g、X(X是1以上的整数)个电池单元5、和Y(Y是2以上的整数)个电源管理电路80g。电源管理电路80g具备具有向与其进一步连接的未图示的主体设备的功能电路供电的功能的IC。
另外，主体设备的功能电路例如是Bluetooth(注册商标)电路、Wi－Fi(注册商标)电路、LiDAR电路等功能电路。
此外，电池保护电路50g具备第1半导体装置1ga、第2半导体装置1gb、保护IC70ga、保护IC70gb、X个第1端子71g、Y个第2端子72g、第3端子73g和Y个第4端子74g。
保护IC70ga基于X个电池单元5的各电压，控制第1半导体装置1ga，控制X个电池单元5的充放电。
保护IC70gb基于X个电池单元5的各电压，控制第2半导体装置1gb，控制X个电池单元5的充放电。
第1半导体装置1ga是在实施方式1中说明了其详细情况的半导体装置1，具备X+Y个纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由保护IC70ga控制。
第2半导体装置1gb是在实施方式1中说明了其详细情况的半导体装置1，具备1+Y个纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由保护IC70gb控制。
X个第1端子71g分别与第1半导体装置1ga具备的X+Y个纵型MOS晶体管中的X个纵型MOS晶体管的1个以上的源极焊盘分别连接。
Y个第2端子72g分别与第1半导体装置1ga具备的X+Y个纵型MOS晶体管中的除了上述X个纵型MOS晶体管以外的Y个纵型MOS晶体管的1个以上的源极焊盘分别连接。
第3端子73g与第2半导体装置1gb具备的1+Y个纵型MOS晶体管中的1个纵型MOS晶体管的1个以上的源极焊盘连接。
Y个第4端子74g分别与第2半导体装置1gb具备的1+Y个纵型MOS晶体管中的除了上述1个纵型MOS晶体管以外的Y个纵型MOS晶体管的1个以上的源极焊盘分别连接。
X个电池单元5各自的正极与X个第1端子71g分别连接，各自的负极与第3端子73g连接。
Y个电源管理电路80g分别与Y个第2端子72g的各自及Y个第4端子74g的各自连接，经由Y个第2端子72g中的1个和Y个第4端子74g中的1个，经过电池保护电路50g，在充电时使充电电流流向X个电池单元5中的至少1个电池单元5，在放电时从X个电池单元5中的至少1个电池单元5接受放电电流。
上述结构的电池保护系统100g能够实现利用了Y个电源管理电路80g的X个电池单元5的充放电。
例如，在1个电源管理电路80g供给的充电电流是6A的情况下，在半导体装置1gb所具备的X+Y个纵型MOS晶体管中的与第3端子73g连接的纵型MOS晶体管中，流过(6A×Y)A的电流，因此，在半导体装置1gb所具备的X+Y个纵型MOS晶体管中，与第3端子73g连接的纵型MOS晶体管相比于与第4端子74g连接的纵型MOS晶体管的1个而言，在半导体装置的平面图中，具有(6A×Y)的平方倍的面积，能够避免局部性发热，以最优的大小实现半导体装置1gb。
此外，上述结构的电池保护系统100g，在保护IC70ga或保护IC70gb检测到X个电池单元5的某个的与充电有关的异常或与放电有关的异常的情况下，通过控制第1半导体装置1ga或第2半导体装置1gb，将对应的电池单元5的充电或放电停止。
由此，保护对应的电池单元5免受由与充电有关的异常或与放电有关的异常带来的不良影响。
另外，在实施方式7中，假设电池保护系统100g的电池保护电路50g具备保护IC70ga和保护IC70gb进行了说明，但电池保护系统100g并不需要一定限定于电池保护电路50g具备保护IC70ga和保护IC70gb的结构。
电池保护系统100g例如也可以是在电池保护电路50g的外部具备保护IC70ga和保护IC70gb的结构。
(实施方式8)
以下，对实施方式8的电源管理系统进行说明。
图45是表示实施方式8的电源管理系统200的结构的一例的电路图。
如图45所示，电源管理系统200具备电源管理电路51和X(X是1以上的整数)个外部电路8(对应图45中的外部电路8a～外部电路8d)。
此外，电源管理电路51具备第1半导体装置1h、Y(Y是2以上的整数)个电路6(对应图45中的电路6a～电路6d)、控制部7和X个端子71h。
控制部7控制第1半导体装置1h，控制X个外部电路8与Y个电路6的连接状态。
第1半导体装置1h是在实施方式1中说明了其详细情况的半导体装置1，具备X+Y个纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由控制部7控制。
X个端子71h分别与第1半导体装置1h具备的X+Y个纵型MOS晶体管中的X个纵型MOS晶体管的1个以上的源极焊盘的各自连接。
Y个电路6分别与第1半导体装置1h具备的X+Y个纵型MOS晶体管中的除了上述X个纵型MOS晶体管以外的Y个纵型MOS晶体管的1个以上的源极焊盘的各自连接。在实施方式8中，第1半导体装置1h具备的X+Y个纵型MOS晶体管中的上述Y个纵型MOS晶体管的1个以上的源极焊盘分别与Y个电路6各自的电源端子连接。
Y个电路6例如将Bluetooth(注册商标)电路、Wi－Fi(注册商标)电路、LiDAR电路等主体设备的功能电路、和向能够将供给电力对电池单元充电的电压进行变换的电压变换电路或附带主体设备的保护功能电路的电池单元等相连接。各电路6被电源分离，经由半导体装置1相互连接。
X个外部电路8分别与X个端子71h的各自连接。在实施方式8中，X个外部电路8是电源供给源电路或电源受供目标电路，X个端子71h分别与作为电源供给源电路或电源受供目标电路的X个外部电路8的电源端子连接。
X个外部电路8，作为电源供给源电路，例如是AC适配器、USB5V电路、无线充电器等，作为电源受供目标电路，例如是外部器件等。
上述结构的电源管理系统200能够实现从X个外部电路8中的电源供给源电路向Y个电路6的某个的电源供给、以及从Y个电路6的某个向X个外部电路8中的电源受供目标电路的电源供给。在从外部电路8以能够对电池单元充电的电压供给充电电流的情况下，通过经由半导体装置1h对具备附带电池保护功能的电池单元的电路6直接供给充电电流，能够实现避免了在经过电压变换电路时发生的电力损耗的高效率充电。在欲从外部电路8以无法对电池单元充电的电压供给充电电流的情况下，不直接对具备附带电池保护功能的电池单元的电路6充电，而是经由半导体装置1h将该电压供给到具备将电压变换的功能的电路6中，向能够对电池单元供给的电压变换。然后，以能够对电池单元供给的电压向具备附带电池保护功能的电池单元的电路6供给充电电流。
另外，在实施方式8中，假设电源管理系统200的电源管理电路51具备控制部7进行了说明，但电源管理系统200不需要一定限定于电源管理电路51具备控制部7的结构。
电源管理系统200例如也可以是在电源管理电路51的外部具备控制部7的结构。
(实施方式9)
以下，对实施方式9的电源管理系统进行说明。
图46是表示实施方式9的电源管理系统200a的结构的一例的电路图。
如图46所示，电源管理系统200a具备电源管理电路51a和电源电路8e。
此外，电源管理电路51a具备第1半导体装置1i、Y(Y是2以上的整数)个电路6a(对应图46中的电路6aa～电路6ad))、控制部7a、DC/DC电路90和端子71i。
DC/DC电路90将电源电路8e的输出电压变换为Y个电路6a所利用的电压。
控制部7a控制第1半导体装置1i，控制DC/DC电路90与Y个电路6的连接状态。
第1半导体装置1i是在实施方式1中说明了其详细情况的半导体装置1，具备1+Y个纵型MOS晶体管。各纵型MOS晶体管的导通状态和非导通状态由控制部7a控制。
端子71i与DC/DC电路90的一方的端子(电压输入端子)连接。
DC/DC电路90的另一方的端子(电压输出端子)与第1半导体装置1i具备的1+Y个纵型MOS晶体管中的1个纵型MOS晶体管的1个以上的源极焊盘分别连接。
Y个电路6a分别与第1半导体装置1i具备的1+Y个纵型MOS晶体管中的除了上述1个纵型MOS晶体管以外的Y个纵型MOS晶体管的1个以上的源极焊盘的各自连接。在实施方式9中，假设第1半导体装置1i具备的1+Y个纵型MOS晶体管中的上述Y个纵型MOS晶体管的1个以上的源极焊盘分别与Y个电路6a各自的电源端子连接而进行说明。
Y个电路6a例如是Bluetooth(注册商标)电路、Wi－Fi(注册商标)电路、LiDAR电路等与其他电路电源分离的电路。
电源电路8e与端子71i连接，对端子71i输出电压。
上述结构的电源管理系统200a能够将由DC/DC电路90变换后的电压限定于Y个电路6a中的需要供给电压的电路6a而进行供给。
由此，能够抑制由Y个电路6a带来的耗电。
(补充)
以上，对于本公开的一技术方案的半导体装置、电池保护电路及电源管理电路，基于实施方式1～实施方式9进行了说明，但本公开并不限定于这些实施方式。只要不脱离本公开的主旨，对这些实施方式施以本领域技术人员想到的各种变形后的形态、或将不同实施方式的构成要素组合而构建的形态也包含在本公开的一个或多个技术方案的范围内。
工业实用性
本公开能够广泛地应用于半导体装置、电池保护电路及电源管理电路等。
标号说明
1、1a、1b、1c、1d、1e、1f、1ea、1eb、1fa、1ga、1gb、1h、1i 半导体装置
2a、2b、2c、2d、2e、2f 端子连接纵型MOS晶体管
5、5a、5b、5c、5d、5e、5f、5ca、5cb、5cc、5da、5db、5dc 电池单元
6、6a、6b、6c、6d、6aa、6ab、6ac、6ad 电路
7、7a 控制部
8、8a、8b、8c、8d 外部电路
8e 电源电路
9 半导体开关装置
10 晶体管(第1纵型MOS晶体管)
11 第1源极电极
12、13、22、23、82、83 部分
14 第1源极区域
15 第1栅极导体
16 第1栅极绝缘膜
18 第1体区域
19 第1栅极电极
20 晶体管(第2纵型MOS晶体管)
21 第2源极电极
24 第2源极区域
25 第2栅极导体
26 第2栅极绝缘膜
28 第2体区域
29 第2栅极电极
30 金属层
31 第3源极电极
32 半导体衬底
33 低浓度杂质层
34 氧化膜
35 保护层
37 晶体管(第3纵型MOS晶体管)
38 高浓度杂质层
39 第3栅极电极
40 半导体层
50、50a、50b、50c、50d、50e、50f、50g、50ca、50da 电池保护电路
51、51a 电源管理电路
60、60c、60d 充放电控制IC
60a 充电控制IC
60b 放电控制IC
61、61c、61d、71、71f、71g 第1端子
62、62c、62d、72、72f、72g 第2端子
63c、63d、73、73f、73g 第3端子
70ea、70eb、70fa、70fb、70ga、70gb 保护IC
71h、71i 端子
74、74f、74g 第4端子
75 第5端子
76 第6端子
80、80f、80g 电源管理电路
81 漏极电极
90 DC/DC电路
100、100a、100b、100c、100d、100e、100f、100g 电池保护系统
111、111a、111b、111c、111d、111e 第1源极焊盘
119 第1栅极焊盘(栅极焊盘)
121、121a、121b、121c、121d、121e 第2源极焊盘
129第2栅极焊盘(栅极焊盘)
131、131a、131b 第3源极焊盘
139 第3栅极焊盘(栅极焊盘)
141 漏极焊盘
200、200a 电源管理系统
300 共通端子
A1、A2、A3、B1、B2、B3、B4、B5 区域

Claims (15)

1.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具备：
半导体层；以及
N个纵型MOS晶体管，形成在上述半导体层内，包括第1纵型MOS晶体管、第2纵型MOS晶体管和第3纵型MOS晶体管，N是3以上的整数；
上述N个纵型MOS晶体管分别在上述半导体层的上表面具有与该纵型MOS晶体管的栅极电极电连接的栅极焊盘、以及与该纵型MOS晶体管的源极电极电连接的源极焊盘；
上述半导体层具有半导体衬底；
上述半导体衬底作为上述N个纵型MOS晶体管的共通漏极区域发挥功能；
在上述半导体层的平面图中，上述半导体装置是具有第1外周边、分别与上述第1外周边相邻的第2外周边及第3外周边、以及与上述第1外周边对置的第4外周边的矩形；
在上述半导体层的平面图中，上述第1纵型MOS晶体管，
是具有全长与上述第1外周边面对的第1边、全长与上述第2外周边面对并且与上述第1边相邻的第2边、以及全长与上述第3外周边面对并且与上述第1边相邻的第3边的多边形；
在上述第1外周边与上述第1边之间、上述第2外周边与上述第2边之间以及上述第3外周边与上述第3边之间，分别没有夹着上述N个纵型MOS晶体管中的其他纵型MOS晶体管；
在上述半导体层的平面图中，上述第2纵型MOS晶体管，
是具有全长与上述第2外周边面对的第4边、以及全长与上述第4外周边面对并且与上述第4边相邻的第5边的多边形；
在上述第2外周边与上述第4边之间以及上述第4外周边与上述第5边之间，分别没有夹着上述N个纵型MOS晶体管中的其他纵型MOS晶体管；
在上述半导体层的平面图中，上述第3纵型MOS晶体管，
是具有全长与上述第3外周边面对的第6边、以及全长与上述第4外周边面对并且与上述第6边相邻的第7边的多边形；
在上述第3外周边与上述第6边之间以及上述第4外周边与上述第7边之间，分别没有夹着上述N个纵型MOS晶体管中的其他纵型MOS晶体管；
与上述N个纵型MOS晶体管各自的最大规格电流对应地，最大规格电流越大则上述半导体层的平面图中的上述N个纵型MOS晶体管各自的面积越大；
在上述半导体层的平面图中将上述第1纵型MOS晶体管的面积设为S1、将上述第2纵型MOS晶体管的面积设为S2、将上述第3纵型MOS晶体管的面积设为S3的情况下，S1>S2＝S3或者S1<S2＝S3。
2.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具备：
半导体层；以及
N个纵型MOS晶体管，形成在上述半导体层内，包括第1纵型MOS晶体管、第2纵型MOS晶体管和第3纵型MOS晶体管，N是3以上的整数；
上述N个纵型MOS晶体管分别在上述半导体层的上表面具有与该纵型MOS晶体管的栅极电极电连接的栅极焊盘、以及与该纵型MOS晶体管的源极电极电连接的源极焊盘；
上述半导体层具有半导体衬底；
上述半导体衬底作为上述N个纵型MOS晶体管的共通漏极区域发挥功能；
在上述半导体层的平面图中，上述半导体装置是具有第1外周边、分别与上述第1外周边相邻的第2外周边及第3外周边、以及与上述第1外周边对置的第4外周边的矩形；
在上述半导体层的平面图中，上述第1纵型MOS晶体管，
是具有全长与上述第1外周边面对的第1边、全长与上述第2外周边面对并且与上述第1边相邻的第2边、以及全长与上述第3外周边面对并且与上述第1边相邻的第3边的多边形；
在上述第1外周边与上述第1边之间、上述第2外周边与上述第2边之间以及上述第3外周边与上述第3边之间，分别没有夹着上述N个纵型MOS晶体管中的其他纵型MOS晶体管；
在上述半导体层的平面图中，上述第2纵型MOS晶体管，
是具有全长与上述第2外周边面对的第4边、以及全长与上述第4外周边面对并且与上述第4边相邻的第5边的多边形；
在上述第2外周边与上述第4边之间以及上述第4外周边与上述第5边之间，分别没有夹着上述N个纵型MOS晶体管中的其他纵型MOS晶体管；
在上述半导体层的平面图中，上述第3纵型MOS晶体管，
是具有全长与上述第3外周边面对的第6边、以及全长与上述第4外周边面对并且与上述第6边相邻的第7边的多边形；
在上述第3外周边与上述第6边之间以及上述第4外周边与上述第7边之间，分别没有夹着上述N个纵型MOS晶体管中的其他纵型MOS晶体管；
与上述N个纵型MOS晶体管各自的最大规格电流对应地，最大规格电流越大则上述半导体层的平面图中的上述N个纵型MOS晶体管各自的面积越大；
将上述第1纵型MOS晶体管的最大规格电流设为IM1、将上述第2纵型MOS晶体管的最大规格电流设为IM2、将上述第3纵型MOS晶体管的最大规格电流设为IM3的情况下，IM1>IM2＝IM3或者IM1<IM2＝IM3。
3.如权利要求2所述的半导体装置，其特征在于，
IM2+IM3＝IM1。
4.如权利要求1或2所述的半导体装置，其特征在于，
上述N个纵型MOS晶体管中的1个，是最大规格电流等于上述N个纵型MOS晶体管中的K个纵型MOS晶体管的最大规格电流之和的特定纵型MOS晶体管，K是2以上且N－1以下的整数。
5.如权利要求1或2所述的半导体装置，其特征在于，
上述N个纵型MOS晶体管中的至少1个，是所具有的上述源极焊盘为1个源极焊盘的特定纵型MOS晶体管；
在上述半导体层的平面图中，至少1个上述特定纵型MOS晶体管分别具有的上述栅极焊盘及上述1个源极焊盘是正圆形，在上述N个纵型MOS晶体管分别具有的上述栅极焊盘及上述源极焊盘之中，不存在与至少1个上述特定纵型MOS晶体管分别具有的上述栅极焊盘及上述1个源极焊盘相比面积刻意减小的栅极焊盘及源极焊盘。
6.如权利要求1或2所述的半导体装置，其特征在于，
上述半导体装置在上述半导体层的平面图中是矩形；
在上述N个纵型MOS晶体管中，由规格决定的1个以上的电流路径各自中的位于该电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第2出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻。
7.如权利要求6所述的半导体装置，其特征在于，
上述半导体装置在上述半导体层的平面图中是长方形；
在上述半导体层的平面图中，上述1个以上的电流路径各自中的上述第1出入口纵型MOS晶体管与上述第2出入口纵型MOS晶体管的边界线平行于上述半导体装置的长边。
8.如权利要求6所述的半导体装置，其特征在于，
在上述半导体层的平面图中，上述1个以上的电流路径各自中的上述第1出入口纵型MOS晶体管与上述第2出入口纵型MOS晶体管的边界线相对于上述半导体装置的4个边的哪个都不平行。
9.如权利要求6所述的半导体装置，其特征在于，
在上述半导体层的平面图中，上述1个以上的电流路径各自中的上述第1出入口纵型MOS晶体管与上述第2出入口纵型MOS晶体管的边界线通过将平行于上述半导体装置的4个边中的第1边的线段以及平行于与上述第1边正交的第2边的线段交替地连接而形成。
10.如权利要求1或2所述的半导体装置，其特征在于，
在上述N个纵型MOS晶体管中，由规格决定的第1电流路径中的位于该第1电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第2出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；
在上述N个纵型MOS晶体管中，由上述规格决定的第2电流路径中的位于该第2电流路径的入口或出口处的上述第1出入口纵型MOS晶体管和位于出口或入口处的第3出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；
在上述N个纵型MOS晶体管中，由上述规格决定的第3电流路径中的位于该第3电流路径的入口或出口处的上述第2出入口纵型MOS晶体管和位于出口或入口处的上述第3出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；
上述第3出入口纵型MOS晶体管的上述栅极焊盘位于上述第1出入口纵型MOS晶体管与上述第2出入口纵型MOS晶体管的边界线的延长线上。
11.如权利要求1或2所述的半导体装置，其特征在于，
在上述N个纵型MOS晶体管中，由规格决定的第1电流路径中的位于该第1电流路径的入口或出口处的第1出入口纵型MOS晶体管和位于出口或入口处的第2出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；
在上述N个纵型MOS晶体管中，由上述规格决定的第2电流路径中的位于该第2电流路径的入口或出口处的上述第2出入口纵型MOS晶体管和位于出口或入口处的第3出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；
由上述第1出入口纵型MOS晶体管和上述第3出入口纵型MOS晶体管决定的电流路径与由上述规格决定的电流路径的哪一个都不相符；
上述第1出入口纵型MOS晶体管和上述第3出入口纵型MOS晶体管在上述半导体层的平面图中彼此相邻；
上述第3出入口纵型MOS晶体管的上述栅极焊盘，相比于上述第2出入口纵型MOS晶体管与上述第3出入口纵型MOS晶体管的边界线而言，更靠上述第1出入口纵型MOS晶体管与上述第3出入口纵型MOS晶体管的边界线的附近。
12.如权利要求1或2所述的半导体装置，其特征在于，
在上述半导体层的上表面，还具备与上述半导体衬底电连接的漏极焊盘。
13.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具备：
半导体层；以及
N个纵型晶体管，形成在上述半导体层内，包括第1纵型晶体管、第2纵型晶体管和第3纵型晶体管，N是3以上的整数；
上述N个纵型晶体管分别在上述半导体层的上表面具有与控制该纵型晶体管的导通的控制电极电连接的控制焊盘、以及与该纵型晶体管从外部流入电流或向外部流出电流的外部连接电极电连接的外部连接焊盘；
上述半导体层具有半导体衬底；
在上述半导体衬底的、与形成有上述N个纵型晶体管的一方的主面背对的另一方的主面侧，具备对上述N个纵型晶体管共通的共通电极；
在上述半导体层的平面图中，上述半导体装置是具有第1外周边、分别与上述第1外周边相邻的第2外周边及第3外周边、以及与上述第1外周边对置的第4外周边的矩形；
在上述半导体层的平面图中，上述第1纵型晶体管，
是具有全长与上述第1外周边面对的第1边、全长与上述第2外周边面对并且与上述第1边相邻的第2边、以及全长与上述第3外周边面对并且与上述第1边相邻的第3边的多边形；
在上述第1外周边与上述第1边之间、上述第2外周边与上述第2边之间以及上述第3外周边与上述第3边之间，分别没有夹着上述N个纵型晶体管中的其他纵型晶体管；
在上述半导体层的平面图中，上述第2纵型晶体管，
是具有全长与上述第2外周边面对的第4边、以及全长与上述第4外周边面对并且与上述第4边相邻的第5边的多边形；
在上述第2外周边与上述第4边之间以及上述第4外周边与上述第5边之间，分别没有夹着上述N个纵型晶体管中的其他纵型晶体管；
在上述半导体层的平面图中，上述第3纵型晶体管，
是具有全长与上述第3外周边面对的第6边、以及全长与上述第4外周边面对并且与上述第6边相邻的第7边的多边形；
在上述第3外周边与上述第6边之间以及上述第4外周边与上述第7边之间，分别没有夹着上述N个纵型晶体管中的其他纵型晶体管；
与上述N个纵型晶体管各自的最大规格电流对应地，最大规格电流越大则上述半导体层的平面图中的上述N个纵型晶体管各自的面积越大；
在上述半导体层的平面图中将上述第1纵型晶体管的面积设为S1、将上述第2纵型晶体管的面积设为S2、将上述第3纵型晶体管的面积设为S3的情况下，S1>S2＝S3或者S1<S2＝S3。
14.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具备：
半导体层；以及
N个纵型晶体管，形成在上述半导体层内，包括第1纵型晶体管、第2纵型晶体管和第3纵型晶体管，N是3以上的整数；
上述N个纵型晶体管分别在上述半导体层的上表面具有与控制该纵型晶体管的导通的控制电极电连接的控制焊盘、以及与该纵型晶体管从外部流入电流或向外部流出电流的外部连接电极电连接的外部连接焊盘；
上述半导体层具有半导体衬底；
在上述半导体衬底的、与形成有上述N个纵型晶体管的一方的主面背对的另一方的主面侧，具备对上述N个纵型晶体管共通的共通电极；
在上述半导体层的平面图中，上述半导体装置是具有第1外周边、分别与上述第1外周边相邻的第2外周边及第3外周边、以及与上述第1外周边对置的第4外周边的矩形；
在上述半导体层的平面图中，上述第1纵型晶体管，
是具有全长与上述第1外周边面对的第1边、全长与上述第2外周边面对并且与上述第1边相邻的第2边、以及全长与上述第3外周边面对并且与上述第1边相邻的第3边的多边形；
在上述第1外周边与上述第1边之间、上述第2外周边与上述第2边之间以及上述第3外周边与上述第3边之间，分别没有夹着上述N个纵型晶体管中的其他纵型晶体管；
在上述半导体层的平面图中，上述第2纵型晶体管，
是具有全长与上述第2外周边面对的第4边、以及全长与上述第4外周边面对并且与上述第4边相邻的第5边的多边形；
在上述第2外周边与上述第4边之间以及上述第4外周边与上述第5边之间，分别没有夹着上述N个纵型晶体管中的其他纵型晶体管；
在上述半导体层的平面图中，上述第3纵型晶体管，
是具有全长与上述第3外周边面对的第6边、以及全长与上述第4外周边面对并且与上述第6边相邻的第7边的多边形；
在上述第3外周边与上述第6边之间以及上述第4外周边与上述第7边之间，分别没有夹着上述N个纵型晶体管中的其他纵型晶体管；
与上述N个纵型晶体管各自的最大规格电流对应地，最大规格电流越大则上述半导体层的平面图中的上述N个纵型晶体管各自的面积越大；
将上述第1纵型晶体管的最大规格电流设为IM1、将上述第2纵型晶体管的最大规格电流设为IM2、将上述第3纵型晶体管的最大规格电流设为IM3的情况下，IM1>IM2＝IM3或者IM1<IM2＝IM3。
15.如权利要求14所述的半导体装置，其特征在于，
IM2+IM3＝IM1。
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