JP7324603B2 - 半導体装置 - Google Patents
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Description
この半導体装置によれば、感温ダイオード構造が基板の内部に作りこまれている。これにより、感温ダイオード構造に起因する半導体装置の大型化を抑制できる。
図1は、本発明の第1実施形態に係る半導体装置1を1つの方向から見た斜視図である。以下では、半導体装置1がハイサイド側のスイッチングデバイスである形態例について説明するが、半導体装置1はハイサイド側のスイッチングデバイスに限定されるものではない。半導体装置1は、各種構造の電気的な接続形態や機能を調整することにより、ローサイド側のスイッチングデバイスとしても提供されることができる。
第1主面3および第2主面4は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。側面5Aおよび側面5Cは、第1方向Xに沿って延び、第1方向Xに交差する第2方向Yに互いに対向している。側面5Bおよび側面5Dは、第2方向Yに沿って延び、第1方向Xに互いに対向している。第2方向Yは、より具体的には、第1方向Xに直交している。
面積SINに対する面積SOUTの比SOUT/SINは、1以上10以下であってもよい(1<SOUT/SIN≦10)。比SOUT/SINは、1以上2以下、2以上4以下、4以上6以下、6以上8以下、または、8以上10以下であってもよい。入力領域7の平面形状および出力領域6の平面形状は、任意であり、特定の形状に限定されない。むろん、比SOUT/SINは、0を超えて1未満であってもよい。
入力領域7は、制御回路の一例としてのコントロールIC(Integrated Circuit)10を含む。コントロールIC10は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーMISFET9を駆動制御するゲート制御信号を生成する回路を含む。コントロールIC10は、パワーMISFET9と共に所謂IPD(Intelligent Power Device)を形成している。IPDは、IPM(Intelligent Power Module)とも称される。
半導体層2の上には、複数(この形態では6つ)の電極11,12,13,14,15、16が形成されている。図1では、ハッチングによって複数の電極11~16が示されている。複数の電極11~16は、導線(たとえばボンディングワイヤ)等によって外部接続される端子電極として形成されている。複数の電極11~16の個数、配置および平面形状は任意であり、図1に示される形態に限定されない。
ドレイン電極11は、半導体層2の第2主面4の上に形成されている。ドレイン電極11は、半導体層2の第2主面4に電気的に接続されている。ドレイン電極11は、パワーMISFET9のドレインや、コントロールIC10の各種回路に電源電圧VBを伝達する。
入力電極13、基準電圧電極14、ENABLE電極15およびSENSE電極16は、第1主面3において入力領域7の上にそれぞれ形成されている。入力電極13は、コントロールIC10を駆動するための入力電圧を伝達する。
半導体層2の上には、制御配線の一例としてのゲート制御配線17がさらに形成されている。ゲート制御配線17は、出力領域6および入力領域7に選択的に引き回されている。ゲート制御配線17は、出力領域6においてパワーMISFET9のゲートに電気的に接続され、入力領域7においてコントロールIC10に電気的に接続されている。
オン信号Vonは、パワーMISFET9のゲート閾値電圧Vth以上(Vth<Von)である。オフ信号Voffは、パワーMISFET9のゲート閾値電圧Vth未満(Voff<Vth)である。オフ信号Voffは、基準電圧(たとえばグランド電圧)であってもよい。
この形態では、2つの第1ゲート制御配線17Aが異なる領域に引き回されている。また、2つの第2ゲート制御配線17Bが異なる領域に引き回されている。また、2つの第3ゲート制御配線17Cが異なる領域に引き回されている。
ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16およびゲート制御配線17は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種をそれぞれ含んでいてもよい。
ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16およびゲート制御配線17は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。
半導体装置1は、ドレイン電極11、ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16、ゲート制御配線17、パワーMISFET9およびコントロールIC10を含む。
入力電極13は、MCU(Micro Controller Unit)、DC/DCコンバータ、LDO(Low Drop Out)等に接続されてもよい。入力電極13は、コントロールIC10に入力電圧を提供する。入力電圧は、1V以上10V以下であってもよい。基準電圧電極14は、基準電圧配線に接続される。基準電圧電極14は、パワーMISFET9およびコントロールIC10に基準電圧を提供する。
パワーMISFET9のゲートは、ゲート制御配線17を介してコントロールIC10(後述するゲート制御回路25)に接続されている。パワーMISFET9のドレインは、ドレイン電極11に接続されている。パワーMISFET9のソースは、コントロールIC10(後述する電流検出回路27)およびソース電極12に接続されている。
センサMISFET21のゲートは、ゲート制御回路25に接続されている。センサMISFET21のドレインは、ドレイン電極11に接続されている。センサMISFET21のソースは、電流検出回路27に接続されている。
電流・電圧制御回路23は、保護回路24、ゲート制御回路25、電源逆接続保護回路28および異常検出回路29に接続されている。電流・電圧制御回路23は、ロジック回路を含んでいてもよい。
駆動電圧生成回路30は、ゲート制御回路25を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧VBから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路30は、電源電圧VBから5Vを差し引いた5V以上15V以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路25に入力される。
保護回路24は、電流・電圧制御回路23、ゲート制御回路25、異常検出回路29、パワーMISFET9のソースおよびセンサMISFET21のソースに接続されている。保護回路24は、過電流保護回路34、負荷オープン検出回路35、過熱保護回路36および低電圧誤動作抑制回路37を含む。
過熱保護回路36は、パワーMISFET9の温度を監視し、過度な温度上昇からパワーMISFET9を保護する。過熱保護回路36は、電流・電圧制御回路23に接続されている。過熱保護回路36は、感温デバイスを含む。過熱保護回路36は、より具体的には、感温デバイスの一例としての感温ダイオードDTを含む。過熱保護回路36によって生成された信号は、電流・電圧制御回路23に入力される。
ゲート制御回路25は、パワーMISFET9のオン状態およびオフ状態、ならびに、センサMISFET21のオン状態およびオフ状態を制御する。ゲート制御回路25は、電流・電圧制御回路23、保護回路24、パワーMISFET9のゲートおよびセンサMISFET21のゲートに接続されている。
ゲート制御回路25は、より具体的には、発振回路38、チャージポンプ回路39および駆動信号出力回路40を含む。発振回路38は、電流・電圧制御回路23からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路38によって生成された電気信号は、チャージポンプ回路39に入力される。チャージポンプ回路39は、発振回路38からの電気信号を昇圧させる。チャージポンプ回路39によって昇圧された電気信号は、駆動信号出力回路40に入力される。
アクティブクランプ回路26は、互いにバイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路26は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路26は、互いにバイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。
異常検出回路29は、保護回路24の電圧を監視する。異常検出回路29は、電流・電圧制御回路23、保護回路24および電流検出回路27に接続されている。過電流保護回路34、負荷オープン検出回路35、過熱保護回路36および低電圧誤動作抑制回路37のいずれかに異常(電圧の変動等)が生じた場合、異常検出回路29は、保護回路24の電圧に応じた異常検出信号を生成し、外部に出力する。
第2マルチプレクサ回路42は、2つの入力部および1つの出力部を含む。第2マルチプレクサ回路42の入力部には、第2マルチプレクサ回路42の出力部およびENABLE電極15がそれぞれ接続されている。第2マルチプレクサ回路42の出力部には、SENSE電極16が接続されている。
ここでは、パワーMISFET9に誘導性負荷Lが接続された回路例を用いて、半導体装置1の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線(コイル)を利用したデバイスが、誘導性負荷Lとして例示される。誘導性負荷Lは、L負荷とも称される。
パワーMISFET9がオン状態に切り替わると、ドレイン電流IDが、パワーMISFET9のドレインからソースに向けて流れ始める。ドレイン電流IDは、零から所定の値まで増加し、飽和する。誘導性負荷Lは、ドレイン電流IDの増加に起因して誘導性エネルギを蓄積させる。
パワーMISFET9がオン状態からオフ状態に切り替わる遷移時では、誘導性負荷Lの誘導性エネルギが、逆起電力としてパワーMISFET9に印加される。これにより、パワーMISFET9がアクティブクランプ状態になる(アクティブクランプ動作)。パワーMISFET9がアクティブクランプ状態になると、ソース電圧VSSが、基準電圧(グランド電圧)未満の負電圧まで急激に下降する。
換言すると、パワーMISFET9がアクティブクランプ状態になると、パワーMISFET9のドレイン・ソース間のドレイン電圧VDSは、クランプ電圧VDSSCLまで急激に上昇する。クランプ電圧VDSSCLは、パワーMISFET9およびアクティブクランプ回路26によって、クランプオン電圧VCLPおよび制限電圧VLを加算した電圧以下の電圧(VDS≦VCLP+VL)に制限される。
クランプオン電圧VCLPは、パワーMISFET9のゲート・ソース間に印加される正電圧(つまり、ゲート電圧VGS)である。クランプオン電圧VCLPは、ゲート閾値電圧Vth以上(Vth≦VCLP)である。したがって、パワーMISFET9は、アクティブクランプ状態においてオン状態を維持する。
クランプ電圧VDSSCLが最大定格ドレイン電圧VDSS以下の場合(VDSSCL≦VDSS)、ドレイン電流IDがパワーMISFET9のドレインからソースに向けて流れ続け、誘導性負荷Lの誘導性エネルギがパワーMISFET9において消費(吸収)される。
パワーMISFET9のアクティブクランプ耐量Eacは、アクティブクランプ動作時におけるパワーMISFET9の耐量によって定義される。アクティブクランプ耐量Eacは、より具体的には、パワーMISFET9のオン状態からオフ状態への遷移時において、誘導性負荷Lの誘導性エネルギに起因して生じる逆起電力に対するパワーMISFET9の耐量によって定義される。
図8は、図7の平面図である。図9は、図5に示す第1トレンチゲート構造60(第1ゲート構造)および第2トレンチゲート構造70(第2ゲート構造)を含む領域の拡大断面図である。図10は、図5に示す第1トレンチゲート構造60の拡大断面図である。図11は、図5に示す第2トレンチゲート構造70の拡大断面図である。
エピタキシャル層52は、半導体基板51の厚さTsub未満の厚さTepi(Tepi<Tsub)を有している。厚さTsubは、50μm以上450μm以下であってもよい。厚さTsubは、50μm以上150μm以下、150μm以上250μm以下、250μm以上350μm以下、または、350μm以上450μm以下であってもよい。
エピタキシャル層52の厚さTepiは、厚さTsubの1/10以下であることが好ましい。厚さTepiは、5μm以上20μm以下であってもよい。厚さTepiは、5μm以上10μm以下、10μm以上15μm以下、または、15μm以上20μm以下であってもよい。厚さTepiは、5μm以上15μm以下であることが好ましい。
ボディ領域55は、ドリフト領域54の表層部に形成されている。ボディ領域55の底部は、ドリフト領域54の底部に対して第1主面3側の領域に形成されている。ボディ領域55の厚さは、0.5μm以上2μm以下であってもよい。ボディ領域55の厚さは、0.5μm以上1μm以下、1μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。
つまり、パワーMISFET9は、第1MISFET56および第2MISFET57の双方がオン状態において駆動するように構成されている(Full-ON制御)。また、パワーMISFET9は、第1MISFET56がオン状態である一方で第2MISFET57がオフ状態で駆動するように構成されている(第1Half-ON制御)。さらに、パワーMISFET9は、第1MISFET56がオフ状態である一方で第2MISFET57がオン状態で駆動するように構成されている(第2Half-ON制御)。
図5~図8では、第1FET構造58の一端部側の領域を図示し、第1FET構造58の他端部側の領域の図示を省略している。第1FET構造58の他端部側の領域の構造は、第1FET構造58の一端部側の領域の構造とほぼ同様である。以下では、第1FET構造58の一端部側の領域の構造を例にとって説明し、第1FET構造58の他端部側の領域の構造についての説明は省略する。
第1幅WT1は、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。第1幅WT1は、0.8μm以上1.2μm以下であることが好ましい。
半導体層2内において第1側壁61が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。半導体層2内において第2側壁62が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。第1トレンチゲート構造60は、断面視において第1主面3側から底壁63側に向けて第1幅WT1が狭まる先細り形状(テーパ形状)に形成されていてもよい。
第1トレンチゲート構造60の底壁63は、ドリフト領域54の底部に対して1μm以上10μm以下の第1間隔IT1を空けて第1主面3側の領域に位置している。第1間隔IT1は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第1間隔IT1は、1μm以上5μm以下であることが好ましい。
複数の第2FET構造68は、複数の第1FET構造58と同一方向に沿って延びている。複数の第2FET構造68は、平面視において全体としてストライプ状に形成されている。複数の第2FET構造68は、この形態では、1個の第1FET構造58を挟む態様で複数の第1FET構造58と交互に配列されている。
第2幅WT2は、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。第2幅WT2は、0.8μm以上1.2μm以下であることが好ましい。
第2トレンチゲート構造70は、ボディ領域55を貫通し、ドリフト領域54に達している。第2トレンチゲート構造70の第2深さDT2は、1μm以上10μm以下であってもよい。第2深さDT2は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第2深さDT2は、2μm以上6μm以下であることが好ましい。
第2トレンチゲート構造70は、一方側の第1側壁71、他方側の第2側壁72、ならびに、第1側壁71および第2側壁72を接続する底壁73を含む。以下では、第1側壁71、第2側壁72および底壁73を纏めて「内壁」または「外壁」ということがある。
第2トレンチゲート構造70の底壁73は、ドリフト領域54の底部に対して1μm以上10μm以下の第2間隔IT2を空けて第1主面3側の領域に位置している。第2間隔IT2は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第2間隔IT2は、1μm以上5μm以下であることが好ましい。
第1トレンチゲート構造60および第2トレンチゲート構造70の側壁間のピッチPSは、0.2μm以上2μm以下であってもよい。ピッチPSは、第1トレンチゲート構造60の第1側壁61(第2側壁62)および第2トレンチゲート構造70の第2側壁72(第1側壁71)の間において、第1トレンチゲート構造60および第2トレンチゲート構造70が延びる方向(第2方向Y)に直交する方向(第1方向X)の距離である。
図9および図10を参照して、第1トレンチゲート構造60は、より具体的には、第1ゲートトレンチ81、第1絶縁層82および第1電極83を含む。第1ゲートトレンチ81は、第1主面3を第2主面4側に向けて掘り下げることによって形成されている。
第1絶縁層82は、第1ゲートトレンチ81の内壁に沿って膜状に形成されている。第1絶縁層82は、第1ゲートトレンチ81内において凹状の空間を区画している。第1絶縁層82において第1ゲートトレンチ81の底壁63を被覆する部分は、第1ゲートトレンチ81の底壁63に倣って形成されている。これにより、第1絶縁層82は、第1ゲートトレンチ81内においてU字状に窪んだU字空間を区画している。
第1絶縁層82は、第1ゲートトレンチ81の底壁63側から第1主面3側に向けてこの順に形成された第1底側絶縁層84および第1開口側絶縁層85を含む。
第1底側絶縁層84において第1ゲートトレンチ81の底壁63を被覆する部分の厚さは、第1底側絶縁層84において第1ゲートトレンチ81の第1側壁61および第2側壁62を被覆する部分の厚さよりも小さい。第1底側絶縁層84によって区画されたU字空間の底壁側の開口幅は、第1厚さT1の減少分だけ拡張されている。これにより、U字空間の先細りが抑制されている。このようなU字空間は、たとえば、第1底側絶縁層84の内壁に対するエッチング法(たとえばウエットエッチング法)によって形成される。
このような構造によれば、第1底側電極86に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第1底側絶縁層84の拡張されたU字空間に第1底側電極86を埋設することにより、第1底側電極86が第1上端部86Aから第1下端部86Bに向けて先細り形状になることを適切に抑制できる。これにより、第1底側電極86の第1下端部86Bに対する局所的な電界集中を適切に抑制できる。
第1開口側電極87において第1ゲートトレンチ81から露出する露出部は、この形態では、第1主面3に対して第1ゲートトレンチ81の底壁63側に位置している。第1開口側電極87の露出部は、第1ゲートトレンチ81の底壁63に向かう湾曲状に形成されている。
各第1FET構造58は、p型の第1チャネル領域91(第1チャネル)をさらに含む。第1チャネル領域91は、ボディ領域55において第1絶縁層82(第1開口側絶縁層85)を挟んで第1電極83(第1開口側電極87)に対向する領域に形成される。
各第1FET構造58は、ボディ領域55の表層部に形成されたn+型の第1ソース領域92をさらに含む。第1ソース領域92は、ボディ領域55内においてドリフト領域54との間で第1チャネル領域91を画定する。第1ソース領域92のn型不純物濃度は、ドリフト領域54のn型不純物濃度を超えている。第1ソース領域92のn型不純物濃度は、1×1019cm-3以上1×1021cm-3以下であってもよい。
各第1FET構造58は、この形態では、複数の第1コンタクト領域93を含む。複数の第1コンタクト領域93は、ボディ領域55の表層部において第1トレンチゲート構造60に沿って間隔を空けて形成されている。複数の第1コンタクト領域93は、より具体的には、第1トレンチゲート構造60の第1側壁61または第2側壁62、もしくは、第1側壁61および第2側壁62に沿って形成されている。
第2ゲートトレンチ101は、第2トレンチゲート構造70の第1側壁71、第2側壁72および底壁73を区画している。以下では、第2トレンチゲート構造70の第1側壁71、第2側壁72および底壁73を、第2ゲートトレンチ101の第1側壁71、第2側壁72および底壁73ともいう。
第2絶縁層102は、第2ゲートトレンチ101の底壁73側から第1主面3側に向けてこの順に形成された第2底側絶縁層104および第2開口側絶縁層105を含む。
第2底側絶縁層104の第4厚さT4は、1500Å以上4000Å以下であってもよい。第4厚さT4は、1500Å以上2000Å以下、2000Å以上2500Å以下、2500Å以上3000Å以下、3000Å以上3500Å以下、または、3500Å以上4000Å以下であってもよい。第4厚さT4は、1800Å以上3500Å以下であることが好ましい。
第2開口側絶縁層105の第5厚さT5は、第2底側絶縁層104の第4厚さT4未満(T5<T4)である。第5厚さT5は、第4厚さT4の1/100以上1/10以下であってもよい。100Å以上500Å以下であってもよい。第5厚さT5は、100Å以上200Å以下、200Å以上300Å以下、300Å以上400Å以下、または、400Å以上500Å以下であってもよい。第5厚さT5は、200Å以上400Å以下であることが好ましい。
第2底側絶縁層104は、第2ゲートトレンチ101の第1側壁71および第2側壁72を被覆する部分から第2ゲートトレンチ101の底壁73を被覆する部分に向けて第4厚さT4が減少する態様で形成されている。
第2電極103は、この形態では、第2底側電極106、第2開口側電極107および第2中間絶縁層108を含む絶縁分離型のスプリット電極構造を有している。第2底側電極106は、この形態では、第1底側電極86に電気的に接続されている。第2開口側電極107は、第1開口側電極87から電気的に絶縁されている。
このような構造によれば、第2底側電極106に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第2底側絶縁層104の拡張されたU字空間に第2底側電極106を埋設することにより、第2底側電極106が第2上端部106Aから第2下端部106Bに向けて先細り形状になることを適切に抑制できる。これにより、第2底側電極106の第2下端部106Bに対する局所的な電界集中を適切に抑制できる。
第2中間絶縁層108は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)および酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。第2中間絶縁層108は、この形態では、SiO2層からなる単層構造を有している。
第2開口側電極107の露出部は、膜状に形成された第2キャップ絶縁層109によって被覆されている。第2キャップ絶縁層109は、第2ゲートトレンチ101内において第2絶縁層102(第2開口側絶縁層105)に連なっている。第2キャップ絶縁層109は、酸化シリコン(SiO2)を含んでいてもよい。
第2チャネル領域111は、より具体的には、第2トレンチゲート構造70の第1側壁71または第2側壁72、もしくは、第1側壁71および第2側壁72に沿って形成されている。第2チャネル領域111は、この形態では、第2トレンチゲート構造70の第1側壁71および第2側壁72に沿って形成されている。
第2ソース領域112のn型不純物濃度は、ドリフト領域54のn型不純物濃度を超えている。第2ソース領域112のn型不純物濃度は、1×1019cm-3以上1×1021cm-3以下であってもよい。第2ソース領域112のn型不純物濃度は、第1ソース領域92のn型不純物濃度とほぼ等しいことが好ましい。
複数の第2ソース領域112の底部は、ボディ領域55の底部に対して第1主面3側の領域に位置している。これにより、複数の第2ソース領域112は、第2絶縁層102(第2開口側絶縁層105)を挟んで第2電極103(第2開口側電極107)に対向している。このようにして、第2MISFET57の第2チャネル領域111が、ボディ領域55において複数の第2ソース領域112およびドリフト領域54に挟まれた領域に形成される。
第2コンタクト領域113の厚さは、0.01μm以上1.5μm以下であってもよい。第2コンタクト領域113の厚さは、0.01μm以上0.05μm以下、0.05μm以上0.1μm以下、0.1μm以上0.25μm以下、0.25μm以上0.5μm以下、0.5μm以上0.75μm以下、0.75μm以上1μm以下、1μm以上1.25μm以下、または、1.25μm以上1.5μm以下であってもよい。
図7では、第1ソース領域92および第2ソース領域112と区別するため、第1コンタクト領域93および第2コンタクト領域113を纏めて「p+」の記号で示している。また、図8では、第1コンタクト領域93および第2コンタクト領域113を境界線によって区別して示しているが、第1コンタクト領域93および第2コンタクト領域113の間の領域には、実際には明確な境界線はない。
図7および図8を参照して、半導体層2の第1主面3において第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部の間の領域からは、この形態では、ボディ領域55が露出している。第1ソース領域92、第1コンタクト領域93、第2ソース領域112および第2コンタクト領域113は、第1主面3において第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部に挟まれた領域に形成されていない。
一方側のトレンチコンタクト構造120は、第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部側の領域に位置する。他方側のトレンチコンタクト構造120は、第1トレンチゲート構造60の他端部および第2トレンチゲート構造70の他端部側の領域に位置する。
トレンチコンタクト構造120は、第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部に接続されている。トレンチコンタクト構造120は、この形態では、平面視において第1方向Xに沿って帯状に延びている。
幅WTCは、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。幅WTCは、0.8μm以上1.2μm以下であることが好ましい。
トレンチコンタクト構造120は、ボディ領域55を貫通し、ドリフト領域54に達している。トレンチコンタクト構造120の深さDTCは、1μm以上10μm以下であってもよい。深さDTCは、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。深さDTCは、2μm以上6μm以下であることが好ましい。
トレンチコンタクト構造120は、一方側の第1側壁121、他方側の第2側壁122、ならびに、第1側壁121および第2側壁122を接続する底壁123を含む。以下では、第1側壁121、第2側壁122および底壁123を纏めて「内壁」ということがある。第1側壁121は、第1トレンチゲート構造60および第2トレンチゲート構造70に接続された接続面である。
半導体層2内において第1側壁121が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。半導体層2内において第2側壁122が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。トレンチコンタクト構造120は、断面視において半導体層2の第1主面3側から底壁123側に向けて幅WTCが狭まる先細り形状(テーパ形状)に形成されていてもよい。
トレンチコンタクト構造120は、コンタクトトレンチ131、コンタクト絶縁層132およびコンタクト電極133を含む。コンタクトトレンチ131は、半導体層2の第1主面3を第2主面4側に向けて掘り下げることによって形成されている。
コンタクトトレンチ131の第1側壁121は、第1ゲートトレンチ81の第1側壁61および第2側壁62に連通している。コンタクトトレンチ131の第1側壁121は、第2ゲートトレンチ101の第1側壁71および第2側壁72に連通している。コンタクトトレンチ131は、第1ゲートトレンチ81および第2ゲートトレンチ101との間で1つのトレンチを形成している。
コンタクト絶縁層132は、第1底側絶縁層84(第2底側絶縁層104)と同様の態様で、コンタクトトレンチ131内においてU字状に窪んだU字空間を区画している。つまり、コンタクト絶縁層132は、コンタクトトレンチ131の底壁123側の領域が拡張され、先細りが抑制されたU字空間を区画している。このようなU字空間は、たとえば、コンタクト絶縁層132の内壁に対するエッチング法(たとえばウエットエッチング法)によって形成される。
コンタクト絶縁層132は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)および酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。コンタクト絶縁層132は、第1絶縁層82(第2絶縁層102)と同一の絶縁材料からなることが好ましい。コンタクト絶縁層132は、この形態では、SiO2層からなる単層構造を有している。
コンタクト絶縁層132は、この形態では、第1ゲートトレンチ81の一端部および第2ゲートトレンチ101の一端部に引き出された引き出し絶縁層132Aを有している。引き出し絶縁層132Aは、連通部を横切って第1ゲートトレンチ81の一端部の内壁を被覆している。引き出し絶縁層132Aは、連通部を横切って第2ゲートトレンチ101の一端部の内壁を被覆している。
引き出し絶縁層132Aは、第2ゲートトレンチ101内において第2底側絶縁層104および第2開口側絶縁層105と一体を成している。引き出し絶縁層132Aは、第2ゲートトレンチ101の一端部の内壁において、第2底側絶縁層104と共にU字空間を区画している。
第1ゲートトレンチ81内においてコンタクト電極133および第1開口側電極87の間には、第1中間絶縁層88が介在している。これにより、コンタクト電極133は、第1ゲートトレンチ81内において第1開口側電極87から電気的に絶縁されている。
第2ゲートトレンチ101内においてコンタクト電極133および第2開口側電極107の間には、第2中間絶縁層108が介在している。これにより、コンタクト電極133は、第2ゲートトレンチ101内において第2開口側電極107から電気的に絶縁されている。
コンタクト電極133の露出部は、膜状に形成された第3キャップ絶縁層139によって被覆されている。第3キャップ絶縁層139は、コンタクトトレンチ131内においてコンタクト絶縁層132に連なっている。第3キャップ絶縁層139は、酸化シリコン(SiO2)を含んでいてもよい。
複数の第1プラグ電極143は、この形態では、第1方向Xに沿って一列に間隔を空けて配列されている。各第1プラグ電極143は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第1プラグ電極143は、この形態では、平面視において四角形状に形成されている。
複数の第2プラグ電極144は、この形態では、第1方向Xに沿って一列に間隔を空けて配列されている。各第2プラグ電極144は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第2プラグ電極144は、この形態では、平面視において四角形状に形成されている。
図示は省略されるが、複数の第3プラグ電極145は、一端部側の領域と同様の態様で、層間絶縁層142において他方側のトレンチコンタクト構造120のコンタクト電極133を被覆する部分にも埋め込まれている。
むろん、各セル領域75には、複数の第4プラグ電極146が接続されていてもよい。この場合、複数の第4プラグ電極146は、各セル領域75に沿って間隔を空けて形成される。さらにこの場合、各第4プラグ電極146は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。
第1MISFET56および第2MISFET57が共にオン状態に制御される場合、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される(Full-ON制御)。
第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される場合、第1チャネル領域91はオフ状態に制御され、第2チャネル領域111はオン状態に制御される(第2Half-ON制御)。
第1MISFET56を駆動させるとき(つまり、ゲートのオン制御時)、第1底側電極86にオン信号Vonが印加され、第1開口側電極87にオン信号Vonが印加されてもよい。この場合、第1底側電極86および第1開口側電極87は、ゲート電極として機能する。
第1MISFET56を駆動させるとき(つまり、ゲートのオン制御時)、第1底側電極86にオフ信号Voff(たとえば基準電圧)が印加され、第1開口側電極87にオン信号Vonが印加されてもよい。この場合、第1底側電極86がフィールド電極として機能する一方で、第1開口側電極87がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
これにより、第2底側電極106および第2開口側電極107の間の電圧降下を抑制できるから、第2底側電極106および第2開口側電極107の間の電界集中を抑制できる。また、半導体層2のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
第1チャネル領域91は、各セル領域75において第1チャネル割合R1(第1割合)で形成されている。第1チャネル割合R1は、各セル領域75の平面面積を100%としたとき、各セル領域75において第1チャネル面積S1が占める割合である。
第1チャネル割合R1が0%の場合、第1トレンチゲート構造60の第1側壁61および第2側壁62に第1ソース領域92は形成されない。この場合、第1トレンチゲート構造60の第1側壁61および第2側壁62にボディ領域55および/または第1コンタクト領域93だけが形成される。第1チャネル割合R1は、0%を超えることが好ましい。この形態では、第1チャネル割合R1が25%である例が示されている。
第2チャネル領域111は、各セル領域75において第2チャネル割合R2(第2割合)で形成されている。第2チャネル割合R2は、各セル領域75の平面面積を100%としたとき、各セル領域75において第2チャネル面積S2が占める割合である。
第2チャネル割合R2が0%の場合、第2トレンチゲート構造70の第1側壁71および第2側壁72に第2ソース領域112は形成されない。この場合、第2トレンチゲート構造70の第1側壁71および第2側壁72にボディ領域55および/または第2コンタクト領域113だけが形成される。第2チャネル割合R2は、0%を超えることが好ましい。この形態では、第2チャネル割合R2が25%である例が示されている。
各セル領域75における総チャネル割合RTは、この形態では、50%である。この形態では、全ての総チャネル割合RTがほぼ等しい値に設定されている。したがって、出力領域6内(単位面積)における平均チャネル割合RAVは50%となる。平均チャネル割合RAVは、全ての総チャネル割合RTの和を、総チャネル割合RTの総数で除したものである。
図12Aでは、平均チャネル割合RAVが約66%に調整された場合の形態例が示されている。各セル領域75の総チャネル割合RTは、約66%である。図12Bでは、平均チャネル割合RAVが33%に調整された場合の形態例が示されている。各セル領域75の総チャネル割合RTは、33%である。
半導体層2において温度が高まり易い領域として、出力領域6の中央部を例示できる。半導体層2において温度が高まり難い領域として、出力領域6の周縁部を例示できる。むろん、半導体層2の温度分布に応じて総チャネル割合RTを調整しながら、平均チャネル割合RAVが調整されてもよい。
一例として、25%(low)→50%(middle)→75%(high)の順に繰り返す3種の総チャネル割合RTが、複数のセル領域75に適用されてもよい。この場合、平均チャネル割合RAVは、50%に調整されてもよい。このような構造の場合、比較的簡単な設計で、半導体層2の温度分布に偏りが形成されるのを抑制できる。このような構造を適用した具体的な形態は、次の実施形態に示される。
図13において、縦軸はアクティブクランプ耐量Eac[mJ/mm2]を示し、横軸は面積抵抗率Ron・A[mΩ・mm2]を示している。アクティブクランプ耐量Eacは、図3において述べた通り、逆起電力に対する耐量である。面積抵抗率Ron・Aは、通常動作時における半導体層2内のオン抵抗を表している。
平均チャネル割合RAVの増加に起因して面積抵抗率Ron・Aが低下したのは、電流経路が増加したためである。平均チャネル割合RAVの増加に起因してアクティブクランプ耐量Eacが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。
一方、平均チャネル割合RAVの低下に起因して面積抵抗率Ron・Aが増加したのは、電流経路が縮小したためである。平均チャネル割合RAVの低下に起因してアクティブクランプ耐量Eacが向上したのは、平均チャネル割合RAV(総チャネル割合RT)が比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。
この一方、図13のグラフの結果から、パワーMISFET9において、通常動作時に第1プロット点P1(RAV=66%)に近づく動作をさせ、アクティブクランプ動作時に第4プロット点P4(RAV=25%)に近づく動作をさせることにより、優れた面積抵抗率Ron・Aおよび優れたアクティブクランプ耐量Eacを両立できることが分かる。そこで、この形態では、以下の制御が実施される。
図14Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力され、第3ゲート制御配線17Cに第3オン信号Von3が入力される。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図14Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
オフ信号Voff、第1クランプオン信号VCon1および第2クランプオン信号VCon2は、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、ほぼ等しい電圧をそれぞれ有していてもよい。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、通常動作時の電圧以下または未満の電圧を有していてもよい。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
図15Aは、図1に示す半導体装置1の第2制御例に係る通常動作を説明するための断面斜視図である。図15Bは、図1に示す半導体装置1の第2制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図15Aおよび図15Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
第1オン信号Von1、第2オン信号Von2およびオフ信号Voffは、コントロールIC10からそれぞれ入力される。第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、ほぼ等しい電圧をそれぞれ有していてもよい。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図15Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
一方、図15Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aに第1オフ信号Voff1が入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
図16は、図1に示す領域XVIの内部構造を示す平面図である。図17は、図16に示す領域XVIIの拡大図である。図18は、図16から1つの感温ダイオード構造431を取り出して示す拡大図である。図19は、感温ダイオード構造431を、領域分離構造401および第1トレンチゲート構造60(第2トレンチゲート構造70)と共に示す斜視図である。
図20~図22は、感温ダイオード構造431、領域分離構造401および第1トレンチゲート構造60(第2トレンチゲート構造70)を纏めて示す模式図であり、特定箇所の断面斜視図を示していない。
領域分離構造401は、第1主面3において感温デバイス領域402および出力領域6を区画している。感温デバイス領域402は、この形態では、出力領域6内に区画されている。感温デバイス領域402は、前述の過熱保護回路36の感温ダイオードDTが形成される領域である。
領域分離構造401は、第1領域分離構造401Aおよび第2領域分離構造401Bを含む。第1領域分離構造401Aは、平面視において入力領域7から出力領域6に向けて延び、出力領域6内において感温デバイス領域402および配線通路領域403を区画している。第2領域分離構造401Bは、平面視において第1領域分離構造401Aの外側から感温デバイス領域402および配線通路領域403を区画している。第2領域分離構造401Bは、第1領域分離構造401Aから間隔を空けて形成され、第1領域分離構造401Aに並走している。
分離トレンチ404の幅WSは、第1ゲートトレンチ81の幅WT1を超えている(WT1<WS)。幅WSは、分離トレンチ404が延びる方向に直交する方向の幅である。幅WSは、1μm以上2μm以下であってもよい。幅WSは、1μm以上1.2μm以下、1.2μm以上1.4μm以下、1.4μm以上1.6μm以下、1.6μm以上1.8μm以下、または、1.8μm以上2μm以下であってもよい。幅WSは、1.2μm以上1.8μm以下であることが好ましい。
深さDSは、1μm以上10μm以下であってもよい。深さDSは、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。深さDSは、2μm以上6μm以下であることが好ましい。
分離絶縁層405は、一様な厚さTSさを有している。厚さTSは、分離トレンチ404の内壁の法線方向に沿う厚さである。厚さTSは、第1開口側絶縁層85の第2厚さT2を超えている(T2<TS)。厚さTSは、第1底側絶縁層84の第1厚さT1とほぼ等しいことが好ましい(TS=T1)。
分離絶縁層405は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)および酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。分離絶縁層405は、第1絶縁層82と同一の絶縁材料からなることが好ましい。分離絶縁層405は、この形態では、SiO2層からなる単層構造を有している。
分離電極406は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。分離電極406は、この形態では、導電性ポリシリコン層を含む。導電性ポリシリコン層は、n型不純物またはp型不純物を含んでいてもよい。導電性ポリシリコン層は、n型不純物を含むことが好ましい。
分離電極406の露出部は、膜状に形成された第4キャップ絶縁層407によって被覆されている。第4キャップ絶縁層407は、分離トレンチ404内において分離絶縁層405に連なっている。第4キャップ絶縁層407は、酸化シリコン(SiO2)を含んでいてもよい。
アノード配線構造411は、アノードトレンチ412、アノード絶縁層413およびアノード配線電極414を含む。アノードトレンチ412は、第1主面3を第2主面4に向けて掘り下げることによって形成されている。アノードトレンチ412は、エピタキシャル層52に形成されている。
幅WANは、1μm以上2μm以下であってもよい。幅WANは、1μm以上1.2μm以下、1.2μm以上1.4μm以下、1.4μm以上1.6μm以下、1.6μm以上1.8μm以下、または、1.8μm以上2μm以下であってもよい。幅WANは、1.2μm以上1.8μm以下であることが好ましい。
アノードトレンチ412は、感温デバイス領域402においてアノード配線トレンチ415およびアノード接続トレンチ416を含む。アノードトレンチ412は、この形態では、複数(4つ)のアノード接続トレンチ416を含む。アノード接続トレンチ416の個数は、後述する感温ダイオード構造431の個数に応じて調整される。
アノード絶縁層413は、一様な厚さTANを有している。厚さTANは、アノードトレンチ412の内壁の法線方向に沿う厚さである。厚さTANは、第1開口側絶縁層85の第2厚さT2を超えている(T2<TAN)。厚さTANは、第1底側絶縁層84の第1厚さT1とほぼ等しいことが好ましい(T1=TAN)。アノード絶縁層413は、分離絶縁層405の厚さTSとほぼ等しいことが好ましい(T1=TS)。
アノード絶縁層413は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)および酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。アノード絶縁層413は、第1絶縁層82と同一の絶縁材料からなることが好ましい。アノード絶縁層413は、この形態では、SiO2層からなる単層構造を有している。
アノード配線電極414は、アノード配線部417およびアノード配線接続部418を含む。アノード配線部417は、アノード配線トレンチ415内に位置している。アノード配線接続部418は、アノード接続トレンチ416内に位置している。
アノード配線電極414の露出部は、膜状に形成された第5キャップ絶縁層419によって被覆されている。第5キャップ絶縁層419は、アノードトレンチ412内においてアノード絶縁層413に連なっている。第5キャップ絶縁層419は、酸化シリコン(SiO2)を含んでいてもよい。
カソード配線構造421は、カソードトレンチ422、カソード絶縁層423およびカソード配線電極424を含む。カソードトレンチ422は、第1主面3を第2主面4に向けて掘り下げることによって形成されている。カソードトレンチ422は、エピタキシャル層52に形成されている。
カソードトレンチ422の深さDKTは、第1ゲートトレンチ81の第1深さDT1以上(DT1≦DKT)であってもよい。深さDKTは、第1深さDT1以下(DKT≦DT1)であってもよい。深さDKTは、第1深さDT1とほぼ等しいことが好ましい(DT1=DKT)。深さDKTは、アノードトレンチ412の深さDANとほぼ等しいことが好ましい(DKT=DAN)。
カソードトレンチ422は、感温デバイス領域402においてカソード配線トレンチ425およびカソード接続トレンチ426を含む。カソードトレンチ422は、この形態では、複数(4つ)のカソード接続トレンチ426を含む。カソード接続トレンチ426の個数は、後述する感温ダイオード構造431の個数に応じて調整される。
複数のカソード接続トレンチ426は、より具体的には、カソード配線トレンチ425からアノード配線トレンチ415に向けて引き出されている。複数のカソード接続トレンチ426は、第2方向Yに沿う帯状に形成されている。複数のカソード接続トレンチ426は、平面視においてアノード接続トレンチ416の延長線上から第1方向Xにずれて形成されている。カソード接続トレンチ426の引き出し量は任意である。
カソード絶縁層423は、一様な厚さTKTを有している。厚さTKTは、カソードトレンチ422の内壁の法線方向に沿う厚さである。厚さTKTは、第1開口側絶縁層85の第2厚さT2を超えている(T2<TKT)。厚さTKTは、第1底側絶縁層84の第1厚さT1とほぼ等しいことが好ましい(T1=TKT)。厚さTKTは、分離絶縁層405の厚さTSとほぼ等しいことが好ましい(TKT=TS)。厚さTKTは、アノード絶縁層413の厚さTANとほぼ等しいことが好ましい(TKT=TAN)。
カソード絶縁層423は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)および酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。カソード絶縁層423は、第1絶縁層82と同一の絶縁材料からなることが好ましい。カソード絶縁層423は、この形態では、SiO2層からなる単層構造を有している。
カソード配線電極424は、カソード配線部427およびカソード配線接続部428を含む。カソード配線部427は、カソード配線トレンチ425内に位置している。カソード配線接続部428は、カソード接続トレンチ426内に位置している。
カソード配線電極424の露出部は、膜状に形成された第6キャップ絶縁層429によって被覆されている。第6キャップ絶縁層429は、カソードトレンチ422内においてカソード絶縁層423に連なっている。第6キャップ絶縁層429は、酸化シリコン(SiO2)を含んでいてもよい。
複数の感温ダイオード構造431は、平面視において第1方向Xおよび第2方向Yに間隔を空けて形成されている。複数の感温ダイオード構造431は、この形態では、平面視において3行4列の行列状に配列されている。複数の感温ダイオード構造431は、行方向(第1方向X)にほぼ等しいピッチで配列されている。複数の感温ダイオード構造431は、列方向(第2方向Y)にほぼ等しいピッチで配列されている。
ダイオードトレンチ432は、より具体的には、環状トレンチ435、第1接続トレンチ436および第2接続トレンチ437を含む。環状トレンチ435は、この形態では、平面視において四角環状に形成されている。環状トレンチ435は、より具体的には、平面視において第2方向Yに沿って延びる長方形環状に形成されている。環状トレンチ435の平面形状は任意である。環状トレンチ435は、平面視において円環状、長円環状または楕円環状に形成されていてもよい。
第1接続トレンチ436は、環状トレンチ435の外周側壁439に連通している。第1接続トレンチ436は、より具体的には、第1トレンチ部441の外周側壁439に連通している。第1接続トレンチ436は、平面視において第1トレンチ部441の外周側壁439から第1トレンチ部441に交差する方向に延びている。第1接続トレンチ436は、平面視において第2方向Yに沿って帯状に引き出されている。
第1接続トレンチ436の幅WC1は、第1ゲートトレンチ81の幅WT1を超えている(WT1<WC1)。幅WC1は、第1接続トレンチ436が延びる方向に直交する方向の幅である。幅WC1は、環状トレンチ435の幅WAとほぼ等しいことが好ましい(WC1=WA)。
第2接続トレンチ437は、第1接続トレンチ436とは異なる位置において環状トレンチ435の外周側壁439に連通している。第2接続トレンチ437は、より具体的には、第2トレンチ部442の外周側壁439に連通している。第2接続トレンチ437は、平面視において第2トレンチ部442の外周側壁439から第2トレンチ部442に交差する方向に延びている。第2接続トレンチ437は、平面視において第2方向Yに沿って帯状に引き出されている。
幅WC2は、1μm以上2μm以下であってもよい。幅WC2は、1μm以上1.2μm以下、1.2μm以上1.4μm以下、1.4μm以上1.6μm以下、1.6μm以上1.8μm以下、または、1.8μm以上2μm以下であってもよい。幅WC2は、1.2μm以上1.8μm以下であることが好ましい。
ダイオード絶縁層433は、一様な厚さTDIさを有している。厚さTDIは、ダイオードトレンチ432の内壁の法線方向に沿う厚さである。厚さTDIは、第1開口側絶縁層85の第2厚さT2を超えている(T2<TDI)。厚さTDIは、第1底側絶縁層84の第1厚さT1とほぼ等しいことが好ましい(TDI=T1)。厚さTDIは、分離絶縁層405の厚さTSとほぼ等しいことが好ましい(TDI=TS)。
ダイオード絶縁層433は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)および酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。ダイオード絶縁層433は、第1絶縁層82と同一の絶縁材料からなることが好ましい。ダイオード絶縁層433は、この形態では、SiO2層からなる単層構造を有している。
ポリシリコン層434は、環状部451、第1接続部452および第2接続部453を含む。環状部451は、環状トレンチ435内に位置している。第1接続部452は、第1接続トレンチ436内に位置している。第2接続部453は、第2接続トレンチ437内に位置している。
感温ダイオード構造431は、ポリシリコン層434に形成されたpn接合構造を含む。pn接合構造は、ポリシリコン層434に形成されたp型のウェル領域461、p+型のアノード領域462およびn+型のカソード領域463を含む。
ウェル領域461の厚さは、ボディ領域55の厚さとほぼ等しいことが好ましい。ウェル領域461の厚さは、0.5μm以上2μm以下であってもよい。ウェル領域461の厚さは、0.5μm以上1μm以下、1μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。
アノード領域462は、さらに、第1トレンチ部441から第3トレンチ部443および第4トレンチ部444のいずれか一方または双方に引き出されている。アノード領域462は、この形態では、第1トレンチ部441から第3トレンチ部443および第4トレンチ部444に引き出されている。
アノード領域462のp型不純物濃度は、1×1019cm-3以上1×1021cm-3以下であってもよい。アノード領域462のp型不純物濃度は、第1コンタクト領域93のp型不純物濃度とほぼ等しいことが好ましい。アノード領域462のp型不純物濃度は、第2コンタクト領域113のp型不純物濃度とほぼ等しいことが好ましい。
カソード領域463は、さらに、第2トレンチ部442から第3トレンチ部443および第4トレンチ部444のいずれか一方または双方に引き出されている。カソード領域463は、この形態では、第2トレンチ部442から第3トレンチ部443および第4トレンチ部444に引き出されている。
カソード領域463は、環状部451においてウェル領域461を挟んでアノード領域462と対向している。カソード領域463は、アノード領域462に電気的に接続されている。カソード領域463は、より具体的には、ウェル領域461を介してアノード領域462に電気的に接続されている。
カソード領域463の厚さは、第1ソース領域92の厚さとほぼ等しいことが好ましい。カソード領域463の厚さは、0.01μm以上1.5μm以下であってもよい。カソード領域463の厚さは、0.01μm以上0.05μm以下、0.05μm以上0.1μm以下、0.1μm以上0.25μm以下、0.25μm以上0.5μm以下、0.5μm以上0.75μm以下、0.75μm以上1μm以下、1μm以上1.25μm以下、または、1.25μm以上1.5μm以下であってもよい。
アノードコンタクト領域465は、ポリシリコン層434の底部から間隔を空けて形成されている。アノードコンタクト領域465は、ウェル領域461の表層部に形成されている。アノードコンタクト領域465の底部は、ウェル領域461の底部に対してポリシリコン層434の露出部側に位置している。
カソードコンタクト領域466は、ポリシリコン層434の底部から間隔を空けて形成されている。カソードコンタクト領域466は、ウェル領域461の表層部に形成されている。カソードコンタクト領域466の底部は、ウェル領域461の底部に対してポリシリコン層434の露出部側に位置している。
ノンドープ領域467は、アノード領域462の底部およびカソード領域463の底部に対してポリシリコン層434の底部側の領域に形成されている。ノンドープ領域467は、アノードコンタクト領域465の底部およびカソードコンタクト領域466の底部に対してポリシリコン層434の底部側の領域に形成されている。ノンドープ領域467は、より具体的には、ウェル領域461の底部に対してポリシリコン層434の底部側の領域に形成されている。
図17を参照して、複数の感温ダイオード構造431は、一方の感温ダイオード構造431のアノード領域462が他方の感温ダイオード構造431のカソード領域463に対向する向きで互いに間隔を空けて行列状に配列されている。
第1行目の感温ダイオード構造431の第2接続トレンチ437は、平面視において第1方向Xにカソード接続トレンチ426に対向している。第2行目の感温ダイオード構造431の第2接続トレンチ437は、第1方向Xに第1行目の感温ダイオード構造431の第1接続トレンチ436に対向している。
複数の感温ダイオード構造431の第1接続トレンチ436は、平面視において同一直線上に位置している。複数の感温ダイオード構造431の第1接続トレンチ436は、平面視においてカソード接続トレンチ426の延長線上に位置している。複数の感温ダイオード構造431の第2接続トレンチ437は、平面視において同一直線上に位置している。複数の感温ダイオード構造431の第2接続トレンチ437は、平面視においてアノード接続トレンチ416の延長線上に位置している。
複数のダミー領域分離構造471は、アノード配線構造411およびカソード配線構造421との間で感温ダイオードDT(複数の感温ダイオード構造431)が形成された領域を取り囲んでいる。複数のダミー領域分離構造471は、より具体的には、複数(この形態では2つ)の第1ダミー領域分離構造471Aおよび複数(この形態では2つ)の第2ダミー領域分離構造471Bを含む。
複数の第2ダミー領域分離構造471Bは、アノード接続トレンチ416の先端部およびカソード接続トレンチ426の先端部の間の領域に形成されている。複数の第2ダミー領域分離構造471Bは、第1方向Xに間隔を空けて形成され、第2方向Yに沿って帯状に延びている。
複数のダミー領域分離構造471は、製造工程時において、複数の感温ダイオード構造431の間で生じ得るばらつきを低減するために形成されている。すなわち、第2列目の感温ダイオード構造431は、第1方向Xに関して、第1列目の感温ダイオード構造431および第3列目の感温ダイオード構造431に対向している。同様に、第3列目の複数の感温ダイオード構造431は、第1方向Xに関して、第2列目の感温ダイオード構造431および第4列目の感温ダイオード構造431に対向している。
フィールド絶縁層481は、一様な厚さTFさを有している。厚さTFは、第1主面3の法線方向Zに沿う厚さである。厚さTFは、主面絶縁層141の厚さを超えている。厚さTFは、第1開口側絶縁層85の第2厚さT2を超えている(T2<TF)。厚さTFは、第1底側絶縁層84の第1厚さT1とほぼ等しいことが好ましい(TF=T1)。厚さTFは、分離絶縁層405の厚さTSとほぼ等しいことが好ましい(TF=TS)。厚さTFは、ダイオード絶縁層433の厚さTDIとほぼ等しいことが好ましい(TF=TDI)。
フィールド絶縁層481は、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)および酸化タンタル(Ta2O3)のうちの少なくとも1種を含む。フィールド絶縁層481は、第1絶縁層82と同一の絶縁材料からなることが好ましい。
前述の層間絶縁層142は、第1主面3の上において感温デバイス領域402および配線通路領域403を被覆している。半導体装置1は、層間絶縁層142において感温デバイス領域402を被覆する部分に埋め込まれた複数のプラグ電極482,483,484,485(貫通電極)を含む。複数のプラグ電極482~485は、タングステンをそれぞれ含んでいてもよい。
複数のアノード配線プラグ電極482は、層間絶縁層142において複数のアノード配線接続部418を被覆する部分にそれぞれ埋め込まれている。複数のアノード配線プラグ電極482は、複数のアノード配線接続部418にそれぞれ接続されている。
複数のアノードプラグ電極484は、層間絶縁層142において複数のアノードコンタクト領域465を被覆する部分にそれぞれ埋め込まれている。複数のアノードプラグ電極484は、複数のアノードコンタクト領域465にそれぞれ接続されている。
半導体装置1は、層間絶縁層142において感温デバイス領域402を被覆する部分の上に形成された複数の配線486,487,488を含む。複数の配線486~488は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種をそれぞれ含んでいてもよい。
複数の配線486~488は、より具体的には、1つまたは複数(この形態では1つ)の第1配線486、複数の第2配線487、および、1つまたは複数(この形態では1つ)の第3配線488を含む。
これにより、第1配線486は、アノード配線電極414および第3行目のアノードコンタクト領域465を電気的に接続している。つまり、第1配線486は、アノード・アノード配線として形成されている。
各第2配線487は、対応するアノードコンタクト領域465との交差部においてアノードプラグ電極484に接続されている。各第2配線487は、対応するカソードコンタクト領域466との交差部においてカソードプラグ電極485に接続されている。
第3配線488は、複数のカソード配線接続部428および複数のカソードコンタクト領域466を被覆している。第3配線488は、平面視において複数のカソード配線接続部428および複数のカソードコンタクト領域466に交差している。第3配線488は、この形態では、第1方向Xに沿って帯状に延び、複数のカソード配線接続部428および複数のカソードコンタクト領域466に交差している。
これにより、第3配線488は、カソード配線電極424および第3行目のカソードコンタクト領域466を電気的に接続している。つまり、第3配線488は、カソード・カソード配線として形成されている。
図25を参照して、感温ダイオードDTは、アノード配線構造411(アノード配線電極414)およびカソード配線構造421(カソード配線電極424)の間に接続されている。感温ダイオードDTは、複数(この形態では4つ)の直列回路491が互いに並列接続された回路構造を有している。各直列回路491は、順方向直列接続された複数(この形態では3つ)のpn接合ダイオード464を含む。
したがって、通常動作時には、第1MISFET56および第2MISFET57を利用して電流を流すことができる。これにより、面積抵抗率Ron・A(オン抵抗)の低減を図ることができる。よって、面積抵抗率Ron・A(オン抵抗)に起因する温度上昇を抑制できる。
半導体装置1は、より具体的には、第1FET構造58を含む第1MISFET56、および、第2FET構造68を含む第2MISFET57を有している。第1FET構造58は、第1トレンチゲート構造60および第1チャネル領域91を含む。第2FET構造68は、第2トレンチゲート構造70および第2チャネル領域111を含む。
さらに、半導体装置1によれば、感温ダイオード構造431が半導体層2の内部に作りこまれている。これにより、感温ダイオード構造431に起因する半導体装置1の大型化を抑制できる。
また、半導体装置1によれば、感温ダイオードDTが出力領域6内に形成されている。これにより、パワーMISFET9の温度を適切に監視できる。感温ダイオードDTは、より具体的には、出力領域6内において第1トレンチゲート構造60(第2トレンチゲート構造70)と同様に、トレンチ構造を有している。
また、感温ダイオードDTは、出力領域6および感温デバイス領域402を区画する領域分離構造401を含む。これにより、感温ダイオードDTをパワーMISFET9から電気的に適切に分離させることができる。
層間絶縁層142の上には、第1接続部452側のプラグ電極(アノードプラグ電極484)および第2接続部453側のプラグ電極(カソードプラグ電極485)を電気的に接続する配線(第2配線487)が形成されている。これにより、環状トレンチ435を含む構造において、配線抵抗を抑制しながら、第1接続部452および第2接続部453を簡素な構造で電気的に接続できる。
半導体装置1では、第1接続部452にアノードコンタクト領域465が形成され、第2接続部453にカソードコンタクト領域466が形成されている。したがって、配線抵抗を抑制しながら、複数の感温ダイオード構造431を電気的に接続できる。
図26A~図26Sは、図1に示す半導体装置1の製造方法の一例を示す断面図である。図26A~図26Sは、感温ダイオード構造431、領域分離構造401および第1トレンチゲート構造60(第2トレンチゲート構造70)を纏めて示す模式図であり、特定箇所の断面図を示していない。
半導体ウエハ504層501は、半導体ウエハ504およびエピタキシャル層505を含む積層構造を有している。第1ウエハ主面502は、エピタキシャル層505によって形成されている。第2ウエハ主面503は、半導体ウエハ504によって形成されている。エピタキシャル層505は、半導体ウエハ504の主面からシリコンをエピタキシャル成長させることによって形成されている。半導体ウエハ504およびエピタキシャル層505は、半導体基板51およびエピタキシャル層52にそれぞれ対応している。
複数のトレンチ506は、レジストマスク(図示せず)を介するエッチング法によって第1ウエハ主面502の不要な部分を除去することによって形成される。エッチング法は、ウエットエッチング法および/またはドライエッチング法であってもよい。
図26Eを参照して、ハードマスク509が、第1ポリシリコン層508の上に形成される。ハードマスク509は、この形態では、酸化シリコン(より具体的にはTEOS)からなる。ハードマスク509は、CVD法(たとえばプラズマCVD法)によって形成されてもよい。
これにより、第1ポリシリコン層508において第1ゲートトレンチ81、第2ゲートトレンチ101、コンタクトトレンチ131、分離トレンチ404、アノードトレンチ412およびカソードトレンチ422に埋設された部分に導電性が付与される。一方、第1ポリシリコン層508においてダイオードトレンチ432に埋設された部分は、不純物無添加の状態が維持される。燐デポ法の後、ハードマスク509は除去される。
図26Jを参照して、第1ベース絶縁層507の不要な部分が除去される。第1ベース絶縁層507の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および/またはドライエッチング法であってもよい。
図26Kを参照して、複数の絶縁層510が形成される。複数の絶縁層510は、第1開口側絶縁層85、第1中間絶縁層88、第2開口側絶縁層105、第2中間絶縁層108、第3キャップ絶縁層139、主面絶縁層141、第4キャップ絶縁層407、第5キャップ絶縁層419、第6キャップ絶縁層429および第7キャップ絶縁層468を含む。複数の絶縁層510は、CVD法または酸化処理法によって形成されてもよい。複数の絶縁層510は、この形態では、熱酸化処理法によって形成される。
図26Mを参照して、第2ポリシリコン層511に、n型不純物が導入される。n型不純物の一例としての燐が、燐デポ法によって第2ポリシリコン層511に導入されてもよい。これにより、第2ポリシリコン層511に導電性が付与される。
第2ポリシリコン層511の不要な部分は、主面絶縁層141が露出するまで除去される。これにより、第1ゲートトレンチ81内に第1開口側電極87が形成される。また、第2ゲートトレンチ101内に第2開口側電極107が形成される。
図26Pを参照して、ボディ領域55およびウェル領域461が形成される。ボディ領域55およびウェル領域461は、この形態では、イオン注入マスク(図示せず)を介するイオン注入法によって同時に形成される。
第1ソース領域92および第2ソース領域112は、出力領域6における第1ウエハ主面502の表層部にn型不純物を導入することによって形成される。カソード領域463およびカソードコンタクト領域466は、ダイオードトレンチ432内のポリシリコン層434の表層部にn型不純物を導入することによって形成される。
図26Rを参照して、第1コンタクト領域93、第2コンタクト領域113、アノード領域462およびアノードコンタクト領域465が形成される。第1コンタクト領域93、第2コンタクト領域113、アノード領域462およびアノードコンタクト領域465は、この形態では、イオン注入マスク(図示せず)を介するイオン注入法によって同時に形成される。
p型不純物の導入工程(図26R参照)およびn型不純物の導入工程(図26Q参照)の工程順は任意である。p型不純物の導入工程は、n型不純物の導入工程に先立って実施されてもよい。p型不純物の導入工程およびn型不純物の導入工程が複数回に亘って交互に実施されてもよい。
次に、ドレイン電極11、ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16、ゲート制御配線17、第1配線486、第2配線487および第3配線488が形成される。ドレイン電極11、ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16、ゲート制御配線17、第1配線486、第2配線487および第3配線488は、スパッタ法および/またはCVD法によって形成されてもよい。
図27は、図7に対応する領域の断面斜視図であって、本発明の第2実施形態に係る半導体装置151を示す斜視図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
複数のセル領域75には、この形態では、互いに異なる値を有する3種の総チャネル割合RTが適用されている。3種の総チャネル割合RTは、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む。
第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の第1チャネル割合R1の合計値である。第1総チャネル割合RT1は、一例として60%以上80%以下に調整されていてもよい。第1総チャネル割合RT1は、この形態では、75%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ37.5%である。
第2総チャネル割合RT2は、第1チャネル割合R1および第2チャネル割合R2の合計値である。第2総チャネル割合RT2は、一例として40%を超えて60%未満に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の第2チャネル割合R2の合計値である。第3総チャネル割合RT3は、一例として20%以上40%以下に調整されていてもよい。第3総チャネル割合RT3は、この形態では、25%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ12.5%である。
図28Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力され、第3ゲート制御配線17Cに第3オン信号Von3が入力される。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図28Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
一方、図28Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bに第1クランプオン信号VCon1が入力され、第3ゲート制御配線17Cに第2クランプオン信号VCon2が入力される。
第1オン信号Von1、第2オン信号Von2およびオフ信号Voffは、コントロールIC10からそれぞれ入力される。第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、ほぼ等しい電圧をそれぞれ有していてもよい。オフ信号Voffは、基準電圧であってもよい。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図29Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
一方、図29Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aに第1オフ信号Voff1が入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
オン信号Von、第1オフ信号Voff1および第2オフ信号Voff2は、コントロールIC10からそれぞれ入力される。オン信号Vonは、ゲート閾値電圧Vth以上の電圧を有している。第1オフ信号Voff1および第2オフ信号Voff2は、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)をそれぞれ有していてもよい。
これにより、第1チャネル領域91がオン状態に制御されると共に第2チャネル領域111がオフ状態に制御される。図30Aでは、オン状態の第1チャネル領域91がドット状のハッチングによって示され、オフ状態の第2チャネル領域111が塗りつぶしハッチングによって示されている。
一方、図30Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aに第1オフ信号Voff1が入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図30Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
以上、半導体装置151によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置151によれば、第2チャネル割合R2が、第1チャネル割合R1とは異なっている(R1≠R2)。第2チャネル割合R2は、より具体的には、第1チャネル割合R1未満である(R1>R2)。
したがって、半導体装置151によれば、制御法を変更するだけで、同一の平均チャネル割合RAVを有していながら、種々の面積抵抗率Ron・Aおよびアクティブクランプ耐量Eacを実現できる。
複数の第1FET構造58が互いに隣り合う構造では、互いに隣り合う複数の第1FET構造58の間の領域において第2チャネル領域111に接続させることなく第1チャネル領域91を形成できる。したがって、第1チャネル領域91を適切に形成できるから、第1チャネル割合R1を適切に調整できる。
また、半導体装置1では、第2底側電極106が、第1底側電極86に電気的に接続されている。これに対して、半導体装置161では、第2底側電極106が第1底側電極86から電気的に絶縁されている。
第1FET構造58の他端部および第2FET構造68の他端部側の領域の構造は、第1FET構造58の一端部および第2FET構造68の一端部側の領域の構造と同様である。以下では、第1FET構造58の一端部および第2FET構造68の一端部側の領域の構造を例にとって説明し、第1FET構造58の他端部および第2FET構造68の他端部側の領域の構造についての説明は省略する。
各第1トレンチコンタクト構造162は、第1コンタクトトレンチ164、第1コンタクト絶縁層165および第1コンタクト電極166を含む。第1コンタクトトレンチ164、第1コンタクト絶縁層165および第1コンタクト電極166は、前述のコンタクトトレンチ131、コンタクト絶縁層132およびコンタクト電極133にそれぞれ対応している。
つまり、第1コンタクト電極166は、連通部を横切って第1ゲートトレンチ81内において第1底側電極86に電気的に接続されている。第1ゲートトレンチ81内において第1コンタクト電極166および第1開口側電極87の間には、第1中間絶縁層88が介在している。
第2コンタクト電極169は、第1コンタクト電極166から電気的に絶縁されている。これにより、第2底側電極106は、第1底側電極86から電気的に絶縁されている。つまり、第1底側電極86および第2底側電極106は、互いに独立して制御可能に構成されている。
ゲート制御配線17のうちの第1ゲート制御配線17Aは、第1底側電極86および第1開口側電極87に電気的に接続されている。第1ゲート制御配線17Aは、より具体的には、層間絶縁層142の上において複数の第1プラグ電極143および複数の第3プラグ電極145Aに電気的に接続されている。第1ゲート制御配線17Aの配線パターンは任意である。
したがって、第1底側電極86および第1開口側電極87は、この形態では、同時に同電圧に制御される。これにより、第1底側電極86および第1開口側電極87の間に電位差が形成されることを適切に抑制できるから、第1中間絶縁層88に対する電界集中を適切に抑制できる。その結果、第1トレンチゲート構造60の耐圧を高めることができる。
したがって、第2底側電極106および第2開口側電極107は、この形態では、同時に同電圧に制御される。これにより、第2底側電極106および第2開口側電極107の間に電位差が形成されることを適切に抑制できるから、第2中間絶縁層108に対する電界集中を適切に抑制できる。その結果、第2トレンチゲート構造70の耐圧を高めることができる。
図35Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
この場合、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。つまり、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106は、ゲート電極としてそれぞれ機能する。
その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
以上、半導体装置161によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置161によれば、第2底側電極106が第1底側電極86から電気的に絶縁されており、第2開口側電極107が第1開口側電極87から電気的に絶縁されている。
以下では、第1FET構造58の一端部および第2FET構造68の一端部側の領域の構造を例にとって説明し、第1FET構造58の他端部および第2FET構造68の他端部側の領域の構造についての説明は省略する。
複数のセル領域75には、この形態では、3種の総チャネル割合RTが適用されている。3種の総チャネル割合RTは、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む。
第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の第1チャネル割合R1の合計値である。第1総チャネル割合RT1は、0%以上100%以下(好ましくは0%を超えて100%未満)に調整されていてもよい。第1総チャネル割合RT1は、この形態では、50%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ25%である。
第2総チャネル割合RT2は、第1チャネル割合R1および第2チャネル割合R2の合計値である。第2総チャネル割合RT2は、0%以上100%以下(好ましくは0%を超えて100%未満)に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の第2チャネル割合R2の合計値である。第3総チャネル割合RT3は、0%以上100%以下(好ましくは0%を超えて100%未満)に調整されていてもよい。第3総チャネル割合RT3は、この形態では、50%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ25%である。
各第1トレンチコンタクト構造162において第1コンタクトトレンチ164は、互いに隣り合う複数の第1ゲートトレンチ81の一端部に連通している。第1コンタクト絶縁層165は、各第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1絶縁層82と一体を成している。
第1コンタクト電極166は、各第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1底側電極86と一体を成している。第1コンタクト電極166は、より具体的には、各第1ゲートトレンチ81内に引き出された引き出し電極166Aを含み、連通部を横切って各第1ゲートトレンチ81内において第1底側電極86に電気的に接続されている。各第1ゲートトレンチ81内において第1コンタクト電極166および第1開口側電極87の間には、第1中間絶縁層88が介在している。
第2コンタクト絶縁層168は、より具体的には、各第2ゲートトレンチ101内に引き出された引き出し絶縁層168Aを含み、連通部を横切って各第2ゲートトレンチ101内において第2底側絶縁層104および第2開口側絶縁層105と一体を成している。
図38Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
この場合、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。つまり、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106は、ゲート電極としてそれぞれ機能する。
その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)である。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
以上、半導体装置171によっても半導体装置161に対して述べた効果と同様の効果を奏することができる。また、半導体装置171では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
同様に、複数の第2FET構造68が互いに隣り合う構造では、互いに隣り合う複数の第2FET構造68の間の領域において第1チャネル領域91に接続させることなく第2チャネル領域111を形成できる。したがって、第2チャネル領域111を適切に形成できるから、第2チャネル割合R2を適切に調整できる。これにより、平均チャネル割合RAVおよび特性チャネル割合RCを適切に調整できる。
複数のセル領域75には、この形態では、互いに異なる値を有する第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3が適用されている。
第2総チャネル割合RT2は、一例として40%を超えて60%未満に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
第1チャネル領域91は、全チャネルのうちの50%(1/2)を超える割合を占めている。この形態では、第1チャネル領域91は全チャネルのうちの62.5%を占め、第2チャネル領域111は全チャネルのうちの37.5%を占めている。つまり、第2チャネル割合R2は、第1チャネル割合R1未満(R2<R1)である。平均チャネル割合RAVは、この形態では、50%である。半導体装置181における他の構造は、半導体装置171と同様である。この形態では、以下に説明される制御が実施される。
第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、ほぼ等しい電圧をそれぞれ有していてもよい。
これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図40Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
一方、図40Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。
これにより、第1チャネル領域91がオン状態に制御されると共に第2チャネル領域111がオフ状態に制御される。図41Aでは、オン状態の第1チャネル領域91がドット状のハッチングによって示され、オン状態の第2チャネル領域111が塗りつぶしハッチングによって示されている。
一方、図41Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。
この場合、第1底側電極86および第1開口側電極87がそれぞれオフ状態になり、第2底側電極106および第2開口側電極107がそれぞれオン状態になる。つまり、第1底側電極86および第1開口側電極87がフィールド電極として機能する一方で、第2底側電極106および第2開口側電極107がゲート電極として機能する。
その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。アクティブクランプ動作時のチャネル利用率RUは、第1チャネル割合R1未満の第2チャネル割合R2(R2<R1)を有する第2チャネル領域111がオン状態に制御されるから、零を超えて通常動作時のチャネル利用率RU未満になる。
コントロールIC10は、このような構造において、アクティブクランプ動作時におけるチャネル利用率RUが、零を超えて通常動作時におけるチャネル利用率RU未満となるように第1MISFET56および第2MISFET57を制御する。これにより、アクティブクランプ耐量Eacの向上効果を高めることができる。
半導体装置1では、第1トレンチゲート構造60において、第1絶縁層82が第1底側絶縁層84および第1開口側絶縁層85を含み、第1電極83が第1底側電極86、第1開口側電極87および第1中間絶縁層88を含む。
これに対して、半導体装置191では、第2絶縁層102が第2底側絶縁層104を含まず、第2電極103が第2底側電極106および第2中間絶縁層108を含まない。つまり、半導体装置191では、第2絶縁層102が第2開口側絶縁層105に相当する第2ゲート絶縁層194を含み、第2電極103が第2開口側電極107に相当する第2ゲート電極195を含む。
第1トレンチゲート構造60において、第1ゲート絶縁層192は、第1ゲートトレンチ81の内壁に沿って膜状に形成されている。第1ゲート絶縁層192は、第1ゲートトレンチ81内において凹状の空間を区画している。
第1ゲート電極193は、第1ゲート絶縁層192を挟んで第1ゲートトレンチ81に埋め込まれている。第1ゲート電極193は、より具体的には、第1ゲートトレンチ81において第1ゲート絶縁層192によって区画された凹状の空間に一体物として埋め込まれている。第1ゲート電極193にはオン信号Vonおよびオフ信号Voffを含む第1ゲート制御信号(第1制御信号)が印加される。
第2ゲート絶縁層194において第2ゲートトレンチ101の底壁73を被覆する部分の厚さは、第2ゲート絶縁層194において第2ゲートトレンチ101の第2側壁72および第2側壁72を被覆する部分の厚さよりも大きくてもよい。むろん、第2ゲート絶縁層194は、一様な厚さを有していてもよい。
図43Aは、図42に示す半導体装置191の通常動作を説明するための断面斜視図である。図43Bは、図42に示す半導体装置191のアクティブクランプ動作を説明するための断面斜視図である。
第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、ほぼ等しい電圧をそれぞれ有していてもよい。
その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、特性チャネル割合RCが50%未満である場合に比べて低下する。
オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、特性チャネル割合RCが25%を超える場合に比べて向上する。
以上、半導体装置191によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。この形態では、第2チャネル割合R2(第2チャネル面積S2)が、第1チャネル割合R1(第1チャネル面積S1)とほぼ等しい例を示した。しかし、第2チャネル割合R2は、第2実施形態(図27参照)の場合と同様に、第1チャネル割合R1と異なっていてもよい(R1≠R2)。第2チャネル割合R2は、第1チャネル割合R1未満(R2<R1)であってもよい。
半導体装置191では、1個の第1FET構造58および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。これに対して、半導体装置201では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
複数のセル領域75には、この形態では、互いに異なる値を有する3種の総チャネル割合RTが適用されている。3種の総チャネル割合RTは、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む。
第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の第1チャネル割合R1の合計値である。第1総チャネル割合RT1は、一例として60%以上80%以下に調整されていてもよい。第1総チャネル割合RT1は、この形態では、75%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ37.5%である。
第2総チャネル割合RT2は、第1チャネル割合R1および第2チャネル割合R2の合計値である。第2総チャネル割合RT2は、一例として40%を超えて60%未満に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の第2チャネル割合R2の合計値である。第3総チャネル割合RT3は、一例として20%以上40%以下に調整されていてもよい。第3総チャネル割合RT3は、この形態では、25%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ12.5%である。
各第1トレンチコンタクト構造202は、第1コンタクトトレンチ204、第1コンタクト絶縁層205および第1コンタクト電極206を含む。第1コンタクトトレンチ204、第1コンタクト絶縁層205および第1コンタクト電極206は、この形態では、第1ゲートトレンチ81、第1ゲート絶縁層192および第1ゲート電極193に対応した構造をそれぞれ有している。
図45Aは、図44に示す半導体装置201の通常動作を説明するための断面斜視図である。図45Bは、図44に示す半導体装置201のアクティブクランプ動作を説明するための断面斜視図である。図45Aおよび図45Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、ほぼ等しい電圧をそれぞれ有していてもよい。
その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、特性チャネル割合RCが50%未満である場合に比べて低下する。
オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
以上、半導体装置201によっても半導体装置191に対して述べた効果と同様の効果を奏することができる。また、半導体装置201では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
同様に、複数の第2FET構造68が互いに隣り合う構造では、互いに隣り合う複数の第2FET構造68の間の領域において第1チャネル領域91に接続させることなく第2チャネル領域111を形成できる。したがって、第2チャネル領域111を適切に形成できるから、第2チャネル割合R2を適切に調整できる。これにより、平均チャネル割合RAVおよび特性チャネル割合RCを適切に調整できる。
半導体装置1は、トレンチゲート型の第1FET構造58およびトレンチゲート型の第2FET構造68を含む。これに対して、半導体装置211は、プレーナゲート型の第1FET構造58およびプレーナゲート型の第2FET構造68を含む。以下、半導体装置211の具体的な構造について説明する。
各第1プレーナゲート構造213は、より具体的には、第1ゲート絶縁層214および第1ゲート電極215を含む。第1ゲート絶縁層214は、第1主面3の上に形成されている。第1ゲート絶縁層214は、第1主面3の上においてドリフト領域54、ボディ領域55および第1ソース領域92を被覆している。第1ゲート電極215は、第1ゲート絶縁層214を挟んでドリフト領域54、ボディ領域55および第1ソース領域92に対向している。
第2FET構造68は、半導体層2の第2主面4の上に形成された第2プレーナゲート構造223を含む。第2プレーナゲート構造223は、第2方向Yに沿って帯状に延び、ドリフト領域54、ボディ領域55および第2ソース領域112に対向している。
第1主面3の上には、層間絶縁層142が形成されている。層間絶縁層142には、複数のソース開口230が形成されている。各ソース開口230は、層間絶縁層142において互いに隣り合う第1プレーナゲート構造213および第2プレーナゲート構造223の間の領域を被覆する部分に形成されている。各ソース開口230は、第1ソース領域92、第2ソース領域112およびコンタクト領域212を露出させている。
図47Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
この場合、第1ゲート電極193および第2ゲート電極195がそれぞれオン状態になる。これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。
一方、図47Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。
この場合、第1ゲート電極193がオフ状態となり、第2ゲート電極195がオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。
図48は、本発明の第9実施形態に係る半導体装置241を1つの方向から見た斜視図である。以下では、半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体層2の上には、複数(この形態では3つ)の電極11,12,13が形成されている。図48では、ハッチングによって複数の電極11~13が示されている。複数の電極11~13の個数、配置および平面形状は任意であり、図48に示される形態に限定されない。
ドレイン電極11は、第1実施形態等と同様に、半導体層2の第2主面4の上に形成されている。ドレイン電極11は、パワーMISFET9によって生成された電気信号を外部に伝達する。
入力電極13は、第1実施形態等と同様に、第1主面3において入力領域7の上に形成されている。入力電極13は、コントロールIC10を駆動するための入力電圧を伝達する。
半導体装置241は、出力電極としてのドレイン電極11、基準電圧電極としてのソース電極12、入力電極13、ゲート制御配線17、パワーMISFET9およびコントロールIC10を含む。
入力電極13は、MCU、DC/DCコンバータ、LDO等に接続されてもよい。入力電極13は、コントロールIC10に入力電圧を提供する。パワーMISFET9のゲートは、ゲート制御配線17を介してコントロールIC10(後述するゲート制御回路25)に接続されている。
電流・電圧制御回路23は、ソース電極12、入力電極13、保護回路24およびゲート制御回路25に接続されている。電流・電圧制御回路23は、入力電極13からの電気信号および保護回路24からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路23は、この形態では、駆動電圧生成回路30、第1定電圧生成回路31、第2定電圧生成回路32および基準電圧・基準電流生成回路33を含む。
第1定電圧生成回路31は、保護回路24を駆動するための第1定電圧を生成する。第1定電圧生成回路31は、ツェナーダイオードやレギュレータ回路を含んでいてもよい。第1定電圧は、保護回路24(たとえば過電流保護回路34)に入力される。
基準電圧・基準電流生成回路33は、各種回路の基準電圧および基準電流を生成する。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
過電流保護回路34は、過電流からパワーMISFET9を保護する。過電流保護回路34は、ゲート制御回路25に接続されている。過電流保護回路34は、電流モニタ回路を含んでいてもよい。過電流保護回路34によって生成された信号は、ゲート制御回路25(より具体的には、後述する駆動信号出力回路40)に入力される。
ゲート制御回路25は、パワーMISFET9のオン状態およびオフ状態を制御する。ゲート制御回路25は、電流・電圧制御回路23、保護回路24、パワーMISFET9のゲートに接続されている。
ゲート制御回路25は、より具体的には、発振回路38、チャージポンプ回路39および駆動信号出力回路40を含む。発振回路38は、電流・電圧制御回路23からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路38によって生成された電気信号は、チャージポンプ回路39に入力される。チャージポンプ回路39は、発振回路38からの電気信号を昇圧させる。チャージポンプ回路39によって昇圧された電気信号は、駆動信号出力回路40に入力される。
アクティブクランプ回路26は、逆起電力からパワーMISFET9を保護する。アクティブクランプ回路26は、ドレイン電極11、パワーMISFET9のゲートに接続されている。
ここでは、パワーMISFET9に誘導性負荷Lが接続された回路例を用いて、半導体装置241の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線(コイル)を利用したデバイスが、誘導性負荷Lとして例示される。誘導性負荷Lは、L負荷とも称される。
パワーMISFET9のゲートにオフ信号Voffが入力されると、パワーMISFET9がオン状態からオフ状態に切り替わる。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(Voff<Vth)を有している。オフ信号Voffは、基準電圧(たとえばグランド電圧)であってもよい。パワーMISFET9がオフ状態に切り替わると、誘導性負荷Lの誘導性エネルギが、逆起電力としてパワーMISFET9に印加される。
クランプ電圧VDSSCLが最大定格ドレイン電圧VDSSを超えた場合(VDSS<VDSSCL)、パワーMISFET9は破壊に至る。パワーMISFET9は、クランプ電圧VDSSCLが最大定格ドレイン電圧VDSS以下(VDSSCL≦VDSS)になるように設計される。
アクティブクランプ耐量Eacは、さらに具体的には、図47の回路例で明らかにされたように、クランプ電圧VDSSCLに起因して生じるエネルギに対する耐量によって定義される。
本発明の実施形態について説明したが、本発明はさらに他の形態で実施できる。
前述の各実施形態では、感温ダイオード構造431が環状トレンチ435、第1接続トレンチ436および第2接続トレンチ437を含むダイオードトレンチ432を有している例について説明した。しかし、第1接続トレンチ436および第2接続トレンチ437を有さないダイオードトレンチ432が形成されてもよい。
前述の各実施形態では、領域分離構造401、アノード配線構造411およびカソード配線構造421が別体的に形成された例について説明した。しかし、領域分離構造401、アノード配線構造411およびカソード配線構造421は、印加される電圧が異なるが、互いに共通した構造を有している。
前述の各実施形態において、第3ゲート制御配線17Cに電気的に接続される第1底側電極86および第2底側電極106がフィールド電極として機能する場合、第3ゲート制御配線17Cは、コントロールICに代えてソース電極12に電気的に接続されていてもよい。
たとえば、複数の第2FET構造68は、複数の第1FET構造58を挟む態様で複数の第1FET構造58と交互に配列されていてもよい。複数の第2FET構造68は、2個、3個、4個、5個、6個、7個、8個、9個または10個の第1FET構造58を挟む態様で複数の第1FET構造58と交互に配列されていてもよい。
むろん、複数(2個以上)の第1FET構造58の群および複数(2個以上)の第2FET構造68の群が、互いに交互に配列されていてもよい。また、複数の第1FET構造58の群および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されていてもよい。また、1個の第1FET構造58および複数の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されていてもよい。
前述の各実施形態において、アクティブクランプ動作時のチャネル利用率RUおよび通常動作時のチャネル利用率RUを適切に制御できるのであれば、各セル領域75における総チャネル割合RTの値は任意である。
しかし、互いに異なる値を有する複数種(2種以上)の総チャネル割合RTが複数のセル領域75に適用されてもよい。たとえば、互いに異なる値を有する2種、3種、4種、5種または6種、もしくは、それ以上の総チャネル割合RTが複数のセル領域75に適用されてもよい。
前述の各実施形態において、ゲート制御配線17は、ドレイン電極11、ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15およびSENSE電極16とは異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。また、ゲート制御配線17において、第1ゲート制御配線17A、第2ゲート制御配線17Bおよび第3ゲート制御配線17Cは、互いに異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。
前述の各実施形態に係る半導体装置1,151,161,171,181,191,201,211,241は、図52および図53に示されるように、半導体パッケージに組み込まれてもよい。図52は、半導体パッケージ301を、封止樹脂307を透過して示す斜視図である。図53は、図52の平面図である。
複数のリード電極305A~305Hは、第1リード電極305A、第2リード電極305B、第3リード電極305C、第4リード電極305D、第5リード電極305E、第6リード電極305F、第7リード電極305Gおよび第8リード電極305Hを含む。リード電極の個数は、半導体チップ303の機能に応じて選択され、図52および図53に示される個数に限定されない。
より具体的には、4つのリード電極305A~305Dは、ダイパッド302の一辺に沿って間隔を空けて配列されている。残りの4つのリード電極305E~305Hは、ダイパッド302においてリード電極305A~305Dが配列された辺に対向する辺に沿って間隔を空けて配列されている。
第1導線306Aは、第1リード電極305Aの一端部およびソース電極12に電気的に接続されている。第1導線306Aは、この形態では、金属クリップからなる。第1導線306Aは、鉄、金、アルミニウムまたは銅を含んでいてもよい。第1導線306Aは、パワーMISFET9で生じた熱を、外部に効率的に放散させる。むろん、第1導線306Aは、ボンディングワイヤからなっていてもよい。
第5導線306Eは、第5リード電極305Eの一端部およびダイパッド302に電気的に接続されている。第6導線306Fは、第6リード電極305Fの一端部およびダイパッド302に電気的に接続されている。第7導線306Gは、第7リード電極305Gの一端部および入力電極13に電気的に接続されている。第8導線306Hは、第8リード電極305Hの一端部およびダイパッド302に電気的に接続されている。
半導体パッケージ301の形態は、SOPに制限されない。半導体パッケージ301としては、TO(Transistor Outline)、QFN(Quad For Non Lead Package)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)またはSOJ(Small Outline J-leaded Package)、もしくは、これらに類する種々の形態が適用されてもよい。
図54を参照して、回路モジュール311は、実装基板312、複数の配線313、半導体パッケージ301(半導体装置1,151,161,171,181,191,201,211,241)、および、導電性接合材314を含む。
しかし、パワーMISFET9だけを有する半導体装置1,151,161,171,181,191,201,211,241が採用されてもよい。また、パワーMISFET9だけを有する半導体装置1,151,161,171,181,191,201,211,241が、前述の半導体パッケージ301に組み込まれてもよい。
図55を参照して、回路モジュール321は、実装基板322、複数の配線323、半導体パッケージ301(半導体装置1,151,161,171,181,191,201,211,241)、第1導電性接合材324、コントロールICデバイス325、および、第2導電性接合材326を含む。
このような構造によっても、前述の各実施形態において述べた効果を奏することができる。この形態では、コントロールIC10を含むワンチップのコントロールICデバイス325が実装基板322に実装された例について説明した。
むろん、前述の各実施形態におけるコントロールIC10やコントロールIC10と同様の機能を有する回路網の構成は任意であり、全ての機能回路(つまり、センサMISFET21、入力回路22、電流・電圧制御回路23、保護回路24、ゲート制御回路25、アクティブクランプ回路26、電流検出回路27、電源逆接続保護回路28および異常検出回路29)を含む必要は必ずしもなく、一部の機能回路は取り除かれてもよい。
この明細書および図面から抽出される特徴の例を以下に示す。
[A1]半導体層と、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層の上に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御信号を伝達する制御配線と、を含む、半導体装置。
[A3]半導体層と、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御回路と、を含む、半導体装置。
[A6]半導体層と、第1チャネルを含み、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、第2チャネルを含み、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、アクティブクランプ動作時における前記第1チャネルおよび前記第2チャネルの利用率が、零を超えて通常動作時における前記第1チャネルおよび前記第2チャネルの利用率未満となるように前記第1トランジスタおよび前記第2トランジスタを制御する制御回路と、を含む、半導体装置。
[A8]前記第2チャネルは、前記第1割合未満の第2割合で形成されている、A7に記載の半導体装置。
[A11]複数の前記第2ゲート構造は、1個または複数の前記第1ゲート構造を挟む態様で、複数の前記第1ゲート構造と交互に配列されている、A10に記載の半導体装置。
[A13]前記半導体層は、主面を含み、前記第1ゲート構造は、前記主面に形成された第1トレンチ、前記第1トレンチの内壁に沿う前記第1絶縁層、および、前記第1絶縁層を挟んで前記第1トレンチに埋設された前記第1電極を含む第1トレンチゲート構造を有し、前記第2ゲート構造は、前記主面に形成された第2トレンチ、前記第2トレンチの内壁に沿う前記第2絶縁層、および、前記第2絶縁層を挟んで前記第2トレンチに埋設された前記第2電極を含む第2トレンチゲート構造を有している、A9~A12のいずれか一つに記載の半導体装置。
[A16]前記第2底側電極は、前記第1底側電極に電気的に接続されている、A14またはA15に記載の半導体装置。
[A17]前記第2底側電極は、前記第1底側電極から電気的に絶縁されている、A14またはA15に記載の半導体装置。
[A19]実装基板と、前記実装基板に実装されたA1~A18のいずれか一つに記載の半導体装置と、を含む、回路モジュール。
[B1]主面を有する基板と、第1環状トレンチ、および、平面視において前記第1環状トレンチの外周側壁から第1方向に引き出された第1接続トレンチを含み、前記主面に形成された第1トレンチと、前記第1トレンチから前記第1方向に間隔を空けて形成された第2環状トレンチ、および、平面視において前記第1方向に直交する第2方向に前記第1接続トレンチと対向するように前記第2環状トレンチの外周側壁から前記第1環状トレンチに向けて引き出された第2接続トレンチを含み、前記主面に形成された第2トレンチと、前記第1環状トレンチ内の第1環状部および前記第1接続トレンチ内の第1接続部を含み、前記第1トレンチに埋設された第1電極と、前記第2環状トレンチ内の第2環状部および前記第2接続トレンチ内の第2接続部を含み、前記第2トレンチに埋設された第2電極と、前記主面の上において前記第1電極および前記第2電極を被覆する絶縁層と、前記絶縁層を貫通して前記第1電極の前記第1接続部に接続された第1貫通電極と、前記絶縁層を貫通して前記第2電極の前記第2接続部に接続された第2貫通電極と、前記絶縁層の上において前記第1貫通電極および前記第2貫通電極に接続された配線と、を含む、半導体装置。
[B2]前記配線は、前記第2方向に沿って延びている、B1に記載の半導体装置。
[B3]前記配線は、前記第1貫通電極および前記第2貫通電極を最短距離で接続している、B1またはB2に記載の半導体装置。
[B5]前記第1ポリシリコン層の前記第1接続部に形成された第1導電型の第1コンタクト領域と、前記第2ポリシリコン層の前記第2接続部に形成された第2導電型の第2コンタクト領域と、をさらに含み、前記配線は、前記第1コンタクト領域および前記第2コンタクト領域を電気的に接続している、B4に記載の半導体装置。
[B7]前記配線は、前記第1pn接合構造および前記第2pn接合構造を直列に接続している、B6に記載の半導体装置。
[C3]トランジスタ領域および感温デバイス領域を含む半導体層と、前記トランジスタ領域に形成された絶縁ゲート型の第1トランジスタと、前記トランジスタ領域に形成された絶縁ゲート型の第2トランジスタと、前記感温デバイス領域に形成され、前記トランジスタ領域の温度を監視する感温ダイオードと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御回路と、を含む、半導体装置。この半導体装置によれば、トランジスタ領域の温度上昇に適切に対処できる。
[C6]トランジスタ領域および感温デバイス領域を含む半導体層と、第1チャネルを含み、前記トランジスタ領域に形成された絶縁ゲート型の第1トランジスタと、第2チャネルを含み、前記トランジスタ領域に形成された絶縁ゲート型の第2トランジスタと、前記感温デバイス領域に形成され、前記トランジスタ領域の温度を監視する感温ダイオードと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、アクティブクランプ動作時における前記第1チャネルおよび前記第2チャネルの利用率が、零を超えて通常動作時における前記第1チャネルおよび前記第2チャネルの利用率未満となるように前記第1トランジスタおよび前記第2トランジスタを制御する制御回路と、を含む、半導体装置。この半導体装置によれば、トランジスタ領域の温度上昇に適切に対処できる。
[D1]主面を有する基板と、平面視において第1方向に沿って延び、前記第1方向に直交する第2方向に対向する第1トレンチ部および第2トレンチ部、ならびに、平面視において前記第2方向に沿って延び、前記第1方向に対向する第3トレンチ部および第4トレンチ部を一体的に含み、前記主面に形成された環状トレンチと、前記環状トレンチに埋設されたポリシリコン層と、前記ポリシリコン層において前記第1トレンチ部内の部分に形成されたp型のアノード領域と、前記ポリシリコン層において前記第2トレンチ部内の部分に形成されたn型のカソード領域と、を含む、半導体装置。
[D2]前記アノード領域は、前記第1トレンチ部から前記第3トレンチ部および前記第4トレンチ部のいずれか一方または双方に引き出されている、D1に記載の半導体装置。
[D4]前記カソード領域は、前記第2トレンチ部から前記第3トレンチ部および前記第4トレンチ部のいずれか一方または双方に引き出されている、D1~D3のいずれか1つに記載の半導体装置。
[D6]前記カソード領域は、前記アノード領域から間隔を空けて形成されている、D1~D5のいずれか1つに記載の半導体装置。
[D9]前記ポリシリコン層の表層部に形成されたp型のウェル領域をさらに含み、前記アノード領域は、前記ウェル領域のp型不純物濃度を超えるp型不純物濃度を有し、前記ウェル領域の表層部に形成され、前記カソード領域は、前記ウェル領域の表層部に形成されている、D1~D8のいずれか1つに記載の半導体装置。
2 半導体層
3 第1主面
6 出力領域
55 ボディ領域
60 第1トレンチゲート構造
70 第2トレンチゲート構造
81 第1ゲートトレンチ
83 第1電極
86 第1底側電極
87 第1開口側電極
88 第1中間絶縁層
92 第1ソース領域
93 第1コンタクト領域
101 第2ゲートトレンチ
103 第2電極
106 第2底側電極
107 第2開口側電極
108 第2中間絶縁層
112 第2ソース領域
113 第2コンタクト領域
401 領域分離構造
402 感温デバイス領域
404 分離トレンチ
405 分離絶縁層
406 分離電極
411 アノード配線構造
412 アノードトレンチ
414 アノード配線電極
421 カソード配線構造
422 カソードトレンチ
424 カソード配線電極
431 感温ダイオード構造
432 ダイオードトレンチ
433 ダイオード絶縁層
434 ポリシリコン層
435 環状トレンチ
436 第1接続トレンチ
437 第2接続トレンチ
439 外周側壁
461 ウェル領域
462 アノード領域
463 カソード領域
465 アノードコンタクト領域
466 カソードコンタクト領域
467 ノンドープ領域
486 アノード配線
488 カソード配線
151 半導体装置
161 半導体装置
171 半導体装置
181 半導体装置
191 半導体装置
201 半導体装置
211 半導体装置
Claims (20)
- 主面を有する基板と、
前記主面に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたp型のアノード領域、および、前記ポリシリコン層に形成されたn型のカソード領域を有する感温ダイオード構造と、を含み、
前記感温ダイオード構造は、前記ポリシリコン層に形成されたp型のウェル領域を含み、
前記アノード領域は、前記ウェル領域のp型不純物濃度を超えるp型不純物濃度を有し、前記ウェル領域の表層部に形成され、
前記カソード領域は、前記ウェル領域の表層部に形成されていて、
前記ウェル領域は、前記ポリシリコン層の底部から間隔を空けて形成されている、半導体装置。 - 前記ウェル領域は、前記ポリシリコン層の表層部に形成されている、請求項1に記載の半導体装置。
- 前記カソード領域は、前記ウェル領域を介して前記アノード領域に電気的に接続されている、請求項1または2に記載の半導体装置。
- 前記カソード領域は、前記アノード領域から間隔を空けて形成されている、請求項1~3のいずれか一項に記載の半導体装置。
- 前記感温ダイオード構造は、前記アノード領域および前記カソード領域に対して前記ポリシリコン層の底部側の領域に形成された不純物無添加のノンドープ領域を含む、請求項1~4のいずれか一項に記載の半導体装置。
- 前記ノンドープ領域の厚さは、前記アノード領域の厚さおよび前記カソード領域の厚さを超えている、請求項5に記載の半導体装置。
- 主面を有する基板と、
前記主面に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたp型のアノード領域、および、前記ポリシリコン層に形成されたn型のカソード領域を有する感温ダイオード構造と、を含み、
前記感温ダイオード構造は、前記アノード領域および前記カソード領域に対して前記ポリシリコン層の底部側の領域に形成された不純物無添加のノンドープ領域を含み、
前記ノンドープ領域の厚さは、前記アノード領域の厚さおよび前記カソード領域の厚さを超えている、半導体装置。 - 前記トレンチは、平面視において環状に形成された環状トレンチを含み、
前記アノード領域は、前記ポリシリコン層において前記環状トレンチ内の部分に形成され、
前記カソード領域は、前記ポリシリコン層において前記環状トレンチ内の部分に形成されている、請求項1~7のいずれか一項に記載の半導体装置。 - 前記トレンチは、前記環状トレンチの外周側壁に連通する第1接続トレンチを含み、
前記感温ダイオード構造は、前記ポリシリコン層において前記第1接続トレンチ内の部分に形成され、前記アノード領域に電気的に接続されたp型のアノードコンタクト領域を含む、請求項8に記載の半導体装置。 - 前記トレンチは、前記環状トレンチの外周側壁に連通する第2接続トレンチを含み、
前記感温ダイオード構造は、前記ポリシリコン層において前記第2接続トレンチ内の部分に形成され、前記カソード領域に電気的に接続されたn型のカソードコンタクト領域を含む、請求項8または9に記載の半導体装置。 - 複数の前記感温ダイオード構造を含む、請求項1~9のいずれか一項に記載の半導体装置。
- 複数の前記感温ダイオード構造は、一方の前記感温ダイオード構造の前記アノード領域が他方の前記感温ダイオード構造の前記カソード領域に対向する向きで互いに間隔を空けて形成されている、請求項11に記載の半導体装置。
- 前記トレンチから間隔を空けて前記主面に形成されたアノードトレンチ、および、前記アノードトレンチに埋設されたアノード配線電極を有するアノード配線構造と、
前記主面の上に形成され、前記アノード配線電極および前記アノード領域を電気的に接続するアノード・アノード配線と、をさらに含む、請求項1~12のいずれか一項に記載の半導体装置。 - 前記トレンチから間隔を空けて前記主面に形成されたカソードトレンチ、および、前記カソードトレンチに埋設されたカソード配線電極を有するカソード配線構造と、
前記主面の上に形成され、前記カソード配線電極および前記カソード領域を電気的に接続するカソード・カソード配線と、をさらに含む、請求項1~13のいずれか一項に記載の半導体装置。 - 主面を有する基板と、
前記主面に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたp型のアノード領域、および、前記ポリシリコン層に形成されたn型のカソード領域を有する感温ダイオード構造と、を含み、
前記トレンチから間隔を空けて前記主面に形成されたアノードトレンチ、および、前記アノードトレンチに埋設されたアノード配線電極を有するアノード配線構造と、
前記主面の上に形成され、前記アノード配線電極および前記アノード領域を電気的に接続するアノード・アノード配線と、をさらに含む、半導体装置 - 主面を有する基板と、
前記主面に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたp型のアノード領域、および、前記ポリシリコン層に形成されたn型のカソード領域を有する感温ダイオード構造と、を含み、
前記トレンチから間隔を空けて前記主面に形成されたカソードトレンチ、および、前記カソードトレンチに埋設されたカソード配線電極を有するカソード配線構造と、
前記主面の上に形成され、前記カソード配線電極および前記カソード領域を電気的に接続するカソード・カソード配線と、をさらに含む、半導体装置。 - 前記感温ダイオード構造は、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設された前記ポリシリコン層を含む、請求項1~16のいずれか一項に記載の半導体装置。
- 前記基板は、半導体層からなる、請求項1~17のいずれか一項に記載の半導体装置。
- 前記トレンチから間隔を空けて前記主面に形成されたゲートトレンチ、前記ゲートトレンチの内壁に形成されたゲート絶縁層、および、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋設された埋設電極を含むトレンチゲート構造をさらに含む、請求項18に記載の半導体装置。
- 前記埋設電極は、前記ゲート絶縁層を挟んで前記ゲートトレンチの底壁側に埋設された底側電極、前記ゲート絶縁層を挟んで前記ゲートトレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含む絶縁分離型の電極構造を有している、請求項19に記載の半導体装置。
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