JP2010287786A - 半導体装置 - Google Patents

Abstract

【課題】半導体素子の温度を迅速に、且つ感度よく検出できる温度検出用ダイオードを備えた半導体装置を提供することである。
【解決手段】本発明にかかる半導体装置は、半導体層１ａに形成された半導体素子と、半導体層１ａが有する凹部１１に絶縁膜５ａを介して形成された温度検出用のダイオード７と、を備える。半導体素子は、半導体素子の表面に設けられ、且つ半導体素子の出力を取り出す出力パッドＳＰを有し、ダイオード７は、半導体素子の平面視において、出力パッドＳＰの周囲に配置されている。
【選択図】図１

Description

本発明は半導体装置に関し、特に温度検出用素子を有する半導体装置に関する。

大電流が流れるパワーＭＯＳＦＥＴなどの半導体装置では、過熱からパワーＭＯＳＦＥＴを保護するために温度検出用素子としてダイオードが組み込まれている。ダイオードは、順方向電流−電圧特性が温度依存性を有しており、これを利用して温度を検出している。

図９は、特許文献１に開示されている半導体装置を示す図である。図９（ａ）は半導体装置（パワーＭＯＳＦＥＴ）の断面図、図９（ｂ）は半導体装置の平面図である。図９に示す半導体装置は、温度検出用のダイオードとしてポリシリコンダイオードを備えたパワーＭＯＳＦＥＴである。

図９（ａ）に示すパワーＭＯＳＦＥＴチップ１００は、基板（Ｎ＋型シリコン基板）１０１、Ｐ−型層１０２ａ、１０２ｂ、Ｎ＋型ソース層１０３、ポリシリコンからなるゲート層１０４、酸化膜１０５ａ、１０５ｂ、ＰＳＧ膜（リンガラス）１０６、Ｐ型ポリシリコン層１０７ａとＮ型ポリシリコン層１０７ｂからなるポリシリコンダイオード１０７、アノード電極１０８ａ、カソード電極１０８ｂ、ソース電極１０９ｓ、ドレイン電極１０９ｄ、ゲート電極１０９ｇ、を有する。

図９（ａ）に示すように、パワーＭＯＳＦＥＴチップ１００には、電界効果トランジスタ（ＦＥＴ）が形成された領域と、チップ温度を検出するためのダイオードが形成された領域とが設けられている。

ＦＥＴ領域には、基板（Ｎ＋型シリコン基板）１０１の所定の領域にチャネル層としてのＰ−型層１０２ａが設けられ、その表面層にＮ＋型ソース層１０３が設けられている。また、基板１０１表面には、ゲート酸化膜（酸化膜１０５ａ）を介してポリシリコンからなるゲート層１０４が設けられ、その上は酸化膜１０５ｂおよびＰＳＧ膜１０６で被覆されている。そして、Ｐ−型層１０２ａおよびＮ＋型ソース層１０３にはソース電極１０９ｓが接続され、ゲート層１０４にはゲート電極１０９ｇが（不図示の部分で）接続されている。また、基板１０１の裏面にはドレイン電極１０９ｄが形成されている。

一方、ダイオード領域には、温度検出用のダイオード１０７が、不活性領域であるＰ−型層１０２ｂの上に形成された酸化膜１０５ａ上に設けられている。温度検出用のダイオード１０７は、Ｐ型ポリシリコン層１０７ａとＮ型ポリシリコン層１０７ｂのＰＮ接合で構成され、その上は酸化膜１０５ｂおよびＰＳＧ膜１０６で被覆されている。また、Ｐ型ポリシリコン層１０７ａとＮ型ポリシリコン層１０７ｂは、酸化膜１０５ｂおよびＰＳＧ膜１０６に設けられた開口を通して、アノード電極１０８ａとカソード電極１０８ｂにそれぞれ接続されている。

また、図９（ｂ）に示すように、チップ表面には、ソース電極１０９ｓ、ゲート電極１０９ｇ、ダイオード１０７、アノード電極１０８ａ、カソード電極１０８ｂが配置されている。

このようなＭＯＳＦＥＴチップ１００では、ダイオード１０７の順電圧降下の温度依存性を利用してチップ温度を検出し、所定の温度以上になったらＭＯＳＦＥＴに流れる電流を制御して熱破壊を防止している。

次に、特許文献２に開示されている半導体装置について図１０を用いて説明する。図１０（ａ）は半導体装置の断面図、図１０（ｂ）は半導体装置の平面図である。この半導体装置はＩＧＢＴ（Insulated Gate Bipolar Transistor）であり、温度検出用のダイオードとして、拡散ダイオードを備えている。

図１０（ａ）に示すように、ＩＧＢＴチップ２００は、ＩＧＢＴセル２２１、温度検出用のダイオード２２２、ポリシリコンからなるゲート電極２２３、エミッタ電極２２４、コレクタ電極２２５、アノード電極２２６、カソード電極２２７、絶縁膜２２８、を有する。また、図１０（ｂ）に示すように、ＩＧＢＴチップ２００は、ゲートパッド２２３ｐ、エミッタパッド２２４ｐ、エミッタセンスパッド２２４ｓｐ、アノードパッド２２６ｐ、カソードパッド２２７ｐ、活性領域２２９、を有する。

ＩＧＢＴチップ２００は、チップ表面側に多数のＩＧＢＴセル２２１が配置されたセル領域を有し、そのセル領域の略中央に温度検出用のダイオード２２２が配置されている。

また、チップ表面の所定の位置には、ゲート電極２２３、エミッタ電極２２４、アノード電極２２６、カソード電極２２７が設けられ、各電極間は絶縁膜２２８で絶縁されている。また、裏面にはコレクタ電極２２５が設けられている。

次に、特許文献３に開示されている半導体装置について図１１を用いて説明する。図１１は、半導体装置（ＩＧＢＴ）の断面図である。図１１に示すＩＧＢＴチップ３００は、絶縁膜３３２、３３６、温度検知素子３３４、ｐ型半導体領域３３４ａ、ｎ型半導体領域３３４ｂ、トレンチ３３５、３４９、ｐ＋型半導体領域（ベースコンタクト領域）３３８、ｎ＋型エミッタ領域３４２、ゲート電極３４４、エミッタ電極３４６、絶縁膜（ゲート絶縁膜）３４７、ｐ型ベース領域３４８、ｎ型ドリフト領域３５０、ｎ＋型バッファ領域３５４、ｐ＋型コレクタ領域３５８、コレクタ電極３６０を有する。

図１１に示すように、このＩＧＢＴチップ３００では、トレンチ３３５内に絶縁膜３３６を介して温度検知素子３３４が充填されている。温度検知素子３３４は、ｎ型の半導体領域３３４ｂの表面にｐ型の半導体領域３３４ａが形成されたダイオードである。

また、複数個の温度検知素子３３４が分散して配置されている。これにより、ＩＧＢＴチップ３００を平面視したときに、温度の不均一が生じたとしても、最も高温になる部分の温度をより正確に検知することができる。

特開平７−１５３９２０号公報 特開２００６−３３２１７６号公報 特開２００８−２３５６００号公報

図９に示した半導体装置が備えるダイオード１０７は基板１０１上に設けられているため、ダイオード１０７の裏面側からしかチップ温度が熱伝導されなかった。また、ダイオード１０７の側面がチップから露出する配置となっていた。このため、熱伝導の遅れや、放熱損失が発生しやすく、迅速で感度の良い温度検出ができないという問題があった。

また、図１０に示した半導体装置が備えるダイオード２２２は拡散ダイオードであり、チップ表面層にチップと一体的に形成されている。このため、熱伝導の点では良好であるが、他の拡散領域と相俟って寄生素子（例えば、ＩＧＢＴの場合、寄生サイリスタ）が形成され、これにより半導体装置が誤動作を起こすおそれがあった。

また、拡散ダイオード２２２の場合、その製造において、拡散層の形成後、アニールなどの熱処理により、拡散層の広がりが生じるため、周辺素子に対して十分なマージン領域を確保する必要がありチップ面積の縮小化の制約となっていた。

これらに対して、図１１に示した半導体装置では、温度検知素子３３４はトレンチ３３５の内部に絶縁膜３３６を介して配置されたダイオードであり、図９に示した半導体装置が備えるダイオードの欠点である熱伝導の遅れを補完する構成となっている。

そして、図１１の半導体装置では、平面における温度検知能力を向上させるために、複数個の温度検知素子３３４を分散配置する構成としていた。しかし、むやみに多数の温度検知素子３３４を分散配置すると、温度検知素子３３４の占有面積が増大するため活性化領域が犠牲になるという問題があった。

本発明にかかる半導体装置は、半導体層に形成された半導体素子と、前記半導体層が有する凹部に絶縁膜を介して形成された温度検出用のダイオードと、を備え、前記半導体素子は、前記半導体素子の表面に設けられ、且つ当該半導体素子の出力を取り出す出力パッドを有し、前記ダイオードは、前記半導体素子の平面視において、前記出力パッドの周囲に配置されている。

本発明では、半導体素子の平面視において、ダイオードを出力パッドの周囲に配置しているので、半導体素子の温度を迅速に、且つ感度よく検出できる。

本発明により、半導体素子の温度を迅速に、且つ感度よく検出できる温度検出用ダイオードを備えた半導体装置を提供することが可能となる。

実施の形態１にかかる半導体装置を示す図である。（ａ）は、半導体装置の平面図、及び温度検出用ダイオード部の分解斜視図である。（ｂ）は（ａ）の半導体装置のＸ−Ｘにおける断面図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の動作時の温度分布を示す図である。 その他の実施の形態にかかる半導体装置の断面図である。 その他の実施の形態にかかる半導体装置の平面図である。 背景技術にかかる半導体装置を示す図である。（ａ）は、半導体装置の断面図である。（ｂ）は半導体装置の平面図である。 背景技術にかかる半導体装置を示す図である。（ａ）は、半導体装置の断面図である。（ｂ）は半導体装置の平面図である。 背景技術にかかる半導体装置の断面図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は本実施の形態にかかる半導体装置（パワーＭＯＳＦＥＴチップ）を示す図である。図１（ａ）は、半導体装置の平面図、及び温度検出用ダイオード部の分解斜視図である。図１（ｂ）は図１（ａ）の半導体装置のＸ−Ｘにおける断面図である。尚、図１（ａ）では絶縁膜である酸化膜５ｂ、ＰＳＧ膜６は省略してある。

図１（ｂ）に示すように、本実施の形態にかかる半導体装置（パワーＭＯＳＦＥＴチップ）１０は、基板（Ｎ＋型シリコン基板）１、半導体層（Ｎ−型エピタキシャル層）１ａ、Ｐ−型層２ａ、２ｂ、Ｎ＋型ソース層３、ポリシリコンからなるゲート層４、酸化膜５ａ、５ｂ、ＰＳＧ膜（リンガラス）６、Ｐ型ポリシリコン層７ａおよびＮ型ポリシリコン層７ｂを備えるダイオード７、アノード電極８ａ、カソード電極８ｂ、ソース電極９ｓ、ドレイン電極９ｄ、ゲート電極９ｇを有する。そして、本実施の形態にかかる半導体装置１０では、ダイオード７が半導体層１ａに形成された凹部１１に形成されている。

また、図１（ａ）に示すように、本実施の形態にかかる半導体装置１０は、アノードパッドＡＰ、ゲートパッドＧＰ、カソードパッドＫＰ、ソースパッド（出力パッド）ＳＰ、配線８ｃ、８ｄを有する。ここで、各パッドは、基板上を被覆する保護用のパッシベーション膜が部分的に開口された領域に形成される。この領域は、組立工程で金属ワイヤーがボンディングされる領域である。通常、各パッドはボンディングボール（以降、単にボールと呼ぶ）の直径、およびボンディング位置のばらつきを考慮しつつ、極力、開口面積を小さくするように設定される。パッドの面積を大きくすればするほど、パッシベーションから露出する面積が増えて耐湿性や耐機械ストレス性における信頼性が低下するからである。

図１（ｂ）に示すように、パワーＭＯＳＦＥＴチップ１０には、ＦＥＴが形成された領域と、チップ温度を検出するためのダイオードが形成された領域が設けられている。
ＦＥＴ領域には、Ｎ＋型シリコン基板１上に成長させたＮ−型エピタキシャル層１ａの所定の領域にチャネル層としてのＰ−型層２ａが設けられ、その表面層にＮ＋型ソース層３が設けられている。また、Ｎ−型エピタキシャル層１ａ上には、ゲート酸化膜（酸化膜５ａ）を介してポリシリコンからなるゲート層４が設けられており、このゲート層４は酸化膜５ｂおよびＰＳＧ膜６で被覆されている。

そして、酸化膜５ｂおよびＰＳＧ膜６に設けられた開口を通して、Ｐ−型層２ａおよびＮ＋型ソース層３にソース電極９ｓが接続され、ゲート層４にはゲート電極９ｇが不図示の部分で接続されている。また、基板１の裏面にはドレイン電極９ｄが形成されている。

一方、ダイオード領域には、Ｎ−型エピタキシャル層１ａに設けられた凹部１１の内部に温度検出用のダイオード７が配置されている。温度検出用のダイオード７は、その凹部１１の内面に形成された酸化膜５ａを介して凹部１１に埋め込まれている。図１（ａ）に示すように、凹部１１の平面形状は長矩形とし、ダイオード７は共に長矩形のＰ型ポリシリコン層７ａとＮ型ポリシリコン層７ｂとが互いにその一辺でＰＮ接合している。

また、図１（ｂ）に示すように、ダイオード７は、ゲート絶縁膜（酸化膜５ａ）と同じ厚さの絶縁膜上に設けられている。ゲート絶縁膜（酸化膜５ａ）は１０〜１００ｎｍ程度と比較的薄いため熱伝導を大きく低下させることはない。また、ダイオード７の上面は、Ｎ−型エピタキシャル層１ａの表面と略同一の面であり、Ｎ−型エピタキシャル層１ａの表面から露出していない。凹部１１の底面部直下には不活性領域であるＰ−型層２ｂが設けられている。ダイオード７の上面は酸化膜５ｂおよびＰＳＧ膜６で被覆されている。また、Ｐ型ポリシリコン層７ａとＮ型ポリシリコン層７ｂは、その上の酸化膜５ｂおよびＰＳＧ膜６に設けられた開口を通して、アノード電極８ａとカソード電極８ｂにそれぞれ接続されている。

図１（ａ）に示すように、出力パッドとしてのソースパッドＳＰは、多数のトランジスタセルが配置されたセル領域の全体を被覆するように形成されたソース電極（図中、破線で囲んだ領域）の所定の位置に設けられている。また、アノードパッドＡＰは引き出し配線８ｃを介してアノード電極８ａと接続され、カソードパッドＫＰは引き出し配線８ｄを介してカソード電極８ｂと接続されている。ダイオード７は、ソースパッドＳＰの近傍に略接して配置されている。

ここで、ダイオード７をソースパッドＳＰの周囲に配置する理由について説明する。
各セルで生じる出力電流は、ソース電極９ｓを通ってソースパッドＳＰに集められ、ボールおよび金属ワイヤー（不図示）を通して出力される。このため、ボール（チップのソースパッドＳＰ）近傍で電流集中が生じるため、ソースパッドＳＰ近傍はチップ平面視において最も発熱する領域となる。

図６に、半導体装置の動作時の温度分布を、サーモグラフィーを用いて測定した結果の一例を示す。図６より、チップ表面の温度分布は、等温線が最も高温となるボール（ソースパッドＳＰ）部分を中心にして略同心円状をなす温度分布となっていることがわかる。ソースパッドＳＰの中心から半径０．３ｍｍの距離がサーモ色；赤（２００℃）、ソースパッドＳＰの中心から半径０．５ｍｍの距離がサーモ色；黄（１５０℃）、それより外側がサーモ色；緑（１００℃）となっている。

このため、温度検出用のダイオード７をボール（ソースパッドＳＰ）近傍に配置することで最高温度を感度よく検出が出来る。尚、温度検出用のダイオード７をソースパッドＳＰの直下に配置すると、ボンディングによる衝撃ストレスでダイオード７がダメージを受けるおそれがあるため、ダイオード７はボール（ソースパッドＳＰ）近傍に配置するのが好ましい。

また、図６の測定結果が示す熱平衡状態から、ボール（ソースパッドＳＰ）から一定距離範囲内であれば、ほぼ同等の温度とみなすことができる。このため、図６の測定結果に基づき、ダイオード７をボール（便宜上、チップのソースパッドＳＰ）から半径０．５ｍｍ以内、より好ましくは半径０．３ｍｍ以内に配置するのが好ましい。

このようなＭＯＳＦＥＴチップ１０では、ダイオード７の順電圧降下の温度依存性を利用して、この順電圧降下に基づきチップ温度を検出し、所定の温度以上になったらＭＯＳＦＥＴに流れる電流を制御して熱破壊を防止するようになっている。
そして、ダイオード７は凹部１１の内部に配置されており、ダイオード７の裏面側および側面側が半導体層（Ｎ−型エピタキシャル層）１ａに囲まれた状態となっているため、チップ温度がダイオード７の裏面および側面から熱伝導されると共に、熱放散が抑制され、チップ温度を迅速に感度よく検出することができる。

また、ダイオード７は、凹部１１の内面に形成された絶縁膜５ａを介して配置されているため、基板内の他の拡散層と相俟って寄生素子を生じさせたり、熱処理によって広がったりする心配がない。また、電流集中により、最も発熱しやすい位置であるボール（チップのソースパッドＳＰ）に略接して配置されているため、さらに感度のよい温度検出ができる。

次に、上記のＭＯＳＦＥＴチップ１０の製造方法について、図２乃至図５を用いて説明する。図２乃至図５は、各製造工程完了毎のデバイス断面図である。尚、マスク５０〜５７は例えばレジストマスクである。

図２（ａ）に示すように、Ｎ＋型シリコン基板１上に成長させたＮ−型エピタキシャル層１ａ上に、所定パターンのマスク５０を形成し、このマスク５０を用いてシリコンエッチング（ドライエッチング）を行い、Ｎ−型エピタキシャル層１ａに凹部１１を形成する。凹部１１の平面形状は、例えば長矩形とする。また、凹部１１は、チップの平面視において、後に形成予定のソースパッドに略接する位置に配置する。

次に、マスク５０を除去した後、図２（ｂ）に示すように、所定パターンのマスク５１を形成し、このマスク５１を用いてＰ型不純物のイオン注入を行い、Ｎ−型エピタキシャル層１ａにＰ−型層２ａ、２ｂを形成する。

次に、マスク５１を除去した後、図２（ｃ）に示すように、所定パターンのマスク５２を形成し、このマスク５２を用いてＮ型不純物のイオン注入を行い、Ｐ−型層２ａの表面層にＮ＋型ソース層３を形成する。

次に、マスク５２を除去した後、図３（ｄ）に示すように、全面に熱酸化法により酸化膜５ａを形成する。この酸化膜５ａはゲート酸化膜となると共に、後で形成するダイオードと基板とを絶縁する役目をする。

さらに、図３（ｅ）に示すように、全面に所定の厚さのポリシリコン層４をＣＶＤ法により堆積する。このポリシリコン層４がゲート層およびダイオードとなる。その後、ダイオードとなる領域上をマスク５３で被覆した後、ポリシリコン層４を低抵抗化するためのＮ型不純物の導入を行う。尚、ダイオード領域はノンドープポリシリコンのままである。

次に、マスク５３を除去した後、図３（ｆ）に示すように、マスク５４を形成する。ここで、マスク５４のパターンは、所定のゲート層とポリシリコン配線（図示せず）を被覆するパターンである。そして、このマスク５４を用いてドライエッチング（エッチバック）して、ゲート層４とポリシリコン配線（不図示）を形成すると同時に凹部１１内部にポリシリコン層４を残存させる。

次に、マスク５４を除去した後、図４（ｇ）に示すように、マスク５５を形成する。ここで、マスク５５のパターンは、凹部１１内部のポリシリコン層４を２領域に区画するパターンとする。図４（ｇ）ではＰ型ポリシリコン領域となる部分が開口したパターンである。そして、このマスク５５を用いてＰ型不純物のイオン注入を行い、Ｐ型ポリシリコン層７ａを形成する。

次に、マスク５５を除去した後、図４（ｈ）に示すように、マスク５６を形成する。ここで、マスク５６のパターンは、凹部１１内部のポリシリコン層４のＮ型ポリシリコン層となる領域が開口されたパターンである。そして、このマスク５６を用いてＮ型不純物のイオン注入を行い、Ｎ型ポリシリコン層７ｂを形成する。これにより、凹部１１の内部にポリシリコンダイオード７（ＰＮ接合ダイオード）が形成される。

次に、不純物の活性化のためにアニール処理を行う。このとき、ダイオード７は、基板と酸化膜５ａを介して配置されているため、不純物が基板内に広がる心配がない。また、基板に形成された他の半導体層（拡散層）１ａ、２ａ、２ｂ、３と相俟って寄生素子を生じさせる心配がない。

次に、マスク５６を除去した後、図４（ｉ）に示すように、全面にＣＶＤ法により酸化膜５ｂを形成する。

さらに、図５（ｊ）に示すように、全面にＰＳＧ膜６をＣＶＤ法により堆積する。

次に、図５（ｋ）に示すように、所定パターンのマスク５７を形成後、ドライエッチングしてＰＳＧ膜６および酸化膜５ｂを開口する。

次に、マスク５７を除去した後、図５（ｌ）に示すように、基板表面側にソース電極９ｓ、ゲート電極９ｇ、アノード電極８ａ、カソード電極８ｂを形成する。また、図１（ａ）に示すように、引き出し配線８ｃ、８ｄ、各パッドＧＰ、ＳＰ、ＡＰ、ＫＰを蒸着またはスパッタ法で形成する。さらに、基板裏面にドレイン電極９ｄを蒸着またはスパッタ法で形成することで、パワーＭＯＳＦＥＴチップ１０が完成する。

尚、上記ではパワーＭＯＳＦＥＴチップを例として説明したが、ＩＧＢＴチップ等あってもよく、温度検出用ダイオードを備えた半導体装置であればどのようなものでもよい。

また、本実施の形態では、半導体層（Ｎ−型エピタキシャル層）１ａは基板１上に形成されているが、半導体層は例えば図９（ａ）に示す半導体装置の場合のように、基板そのものであってもよい。

以上で説明した本実施の形態にかかる半導体装置では、半導体素子の温度を検出するためのダイオードを半導体層に設けられた凹部の内部に配置しているので、チップ温度がダイオードの裏面および側面から熱伝導されると共に、熱放散が抑制され、半導体素子の温度を迅速に感度よく検出できる。

また、本実施の形態にかかる半導体装置では、ダイオードを凹部の内部に絶縁膜を介して形成しているので、他の拡散層と相俟って寄生素子を生じさせたり、熱処理によって広がったりする心配がない。

また、本実施の形態にかかる半導体装置では、ダイオードは、チップの平面において、電流集中により、最も発熱しやすいボール（出力パッド）の近傍に配置されるため、さらに感度のよい温度検出が可能となる。

その他の実施の形態
図７は、トレンチゲート構造のＭＯＳＦＥＴを示す図である。実施の形態１で説明した半導体装置はゲート層４を基板表面上に配置したＭＯＳＦＥＴの構造であったが、本発明において半導体装置はトレンチゲート構造のＭＯＳＦＥＴとしてもよい。

図７に示すように、半導体装置（トレンチゲート構造のＭＯＳＦＥＴ）２０は、基板（Ｎ＋型シリコン基板）１、半導体層（Ｎ−型エピタキシャル層）１ａ、Ｐ−型層２ｂ、Ｐ−型チャネル層８２、Ｐ＋型コンタクト層８３、Ｎ＋型ソース層３、ゲートトレンチ８１、ポリシリコンからなるゲート層４、酸化膜５ａ、５ｂ、ＰＳＧ膜（リンガラス）６、Ｐ型ポリシリコン層７ａおよびＮ型ポリシリコン層７ｂを備えるダイオード７、アノード電極８ａ、カソード電極８ｂ、ソース電極９ｓ、ドレイン電極９ｄ、を有する。そして、半導体装置２０の場合も、ダイオード７が凹部１１に形成されている。

このように、半導体装置２０では、ゲートトレンチ８１の深さｄ１と凹部１１の深さｄ２とを同じ深さとし、ゲートトレンチ８１と凹部１１とを同時に形成することができるので、工程数を減らすことができる。

また、図８は、２個のソースパッドＳＰを有する半導体装置を示す図である。実施の形態１で説明した半導体装置はソースパッドＳＰを１つ備える構成であったが、当該ソースパッドＳＰは２以上備えていてもよい。図８に示す半導体装置のように、ソースパッドＳＰを２個備える構成の場合は、２個のソースパッドＳＰの近傍に１対１の関係でそれぞれダイオードを配置するようにしてもよい。ただし、ダイオードの数はソースパッドＳＰに対して複数設けることも可能であるが、有効セル面積の削減を抑制する点を考慮すると、ダイオードの数はソースパッドＳＰの数よりも多く配置しないのが好ましい。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。

１ 基板（Ｎ＋型シリコン基板）
１ａ 半導体層（Ｎ−型エピタキシャル層）
２ａ、２ｂ Ｐ−型層
３ Ｎ＋型ソース層
４ ゲート層
５ａ、５ｂ 酸化膜
６ ＰＳＧ膜（リンガラス）
７ ダイオード
７ａ Ｐ型ポリシリコン層
７ｂ Ｎ型ポリシリコン層
８ａ アノード電極
８ｂ カソード電極
９ｓ ソース電極
９ｄ ドレイン電極
９ｇ ゲート電極
１０ 半導体装置（パワーＭＯＳＦＥＴチップ）
１１ 凹部

Claims (9)

1. 半導体層に形成された半導体素子と、
   前記半導体層が有する凹部に絶縁膜を介して形成された温度検出用のダイオードと、を備え、
   前記半導体素子は、当該半導体素子の表面に設けられ、且つ当該半導体素子の出力を取り出す出力パッドを有し、
   前記ダイオードは、前記半導体素子の平面視において、前記出力パッドの周囲に配置されている、半導体装置。
2. 前記ダイオードは、前記出力パッドに略接して配置されている、請求項１に記載の半導体装置。
3. 前記ダイオードは、前記出力パッドの中心から、半径０．５ｍｍ以内の範囲に配置されている、請求項１または請求項２に記載の半導体装置。
4. 前記ダイオードは、前記出力パッドの中心から、半径０．３ｍｍ以内の範囲に配置されている、請求項１または請求項２に記載の半導体装置。
5. 前記ダイオードは、前記出力パッドの直下を除く領域に配置されている、請求項１乃至請求項４のいずれか一項に記載の半導体装置。
6. 前記ダイオードは、Ｐ型ポリシリコンとＮ型ポリシリコンとで形成されたポリシリコンダイオードである、請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記半導体素子は電界効果トランジスタであり、前記出力パッドは前記電界効果トランジスタのソース電極と接続された出力パッドである、請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記半導体素子は、トレンチゲート型の電界効果トランジスタである、請求項７に記載の半導体装置。
9. 前記半導体素子は複数の出力パッドを有し、前記ダイオードは前記複数の出力パッドの各々に配置されている、請求項１乃至８のいずれか一項に記載の半導体装置。

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