JP7024818B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

従来、ＩＧＢＴ等の半導体素子が形成された半導体基板上に絶縁膜を設け、当該絶縁膜上に温度検知用のダイオード等の半導体素子を設ける構成が知られている（例えば、特許文献１参照）。
特許文献１ 特開２００２－２７０８４１号公報

しかし、半導体基板上に設けた絶縁膜の上に更に半導体素子を形成すると、半導体基板上における段差が大きくなる。半導体基板上の段差が大きくなると、当該段差の近傍に微細な構造を形成することが困難となる。

本発明の第１の態様においては、半導体基板と、素子絶縁膜と、半導体素子とを備える半導体装置を提供する。素子絶縁膜は、半導体基板のおもて面側に形成され、且つ、溝部を有してよい。半導体素子は、素子絶縁膜の溝部に設けられてよい。

半導体装置は、活性領域を備え、活性領域よりも外側に耐圧構造部を更に備えてよい。半導体素子は活性領域内に備えてよい。また、耐圧構造部は、半導体基板のおもて面に形成されたフィールド絶縁膜を有してよい。素子絶縁膜の溝部が設けられていない領域の膜厚は、フィールド絶縁膜の膜厚と同一でよい。

半導体基板は、おもて面に１以上のリセス部を有してよい。素子絶縁膜の少なくとも一部分は、リセス部に設けられてよい。素子絶縁膜の全体が、リセス部に設けられてよい。半導体素子のおもて面は、半導体基板のおもて面と同一またはより低い位置に設けられてよい。

フィールド絶縁膜の少なくとも一部分は、素子絶縁膜とは異なるリセス部に設けられてよい。フィールド絶縁膜の全体が、リセス部に設けられてよい。

半導体装置は、半導体基板のおもて面側に形成されたゲート電極およびゲート絶縁膜を更に備えてよい。素子絶縁膜の溝部が設けられていない領域の膜厚が、ゲート絶縁膜の膜厚より大きくてよい。

素子絶縁膜の溝部が設けられた領域の膜厚が、ゲート絶縁膜の膜厚より大きくてよい。素子絶縁膜の溝部が設けられた領域の膜厚が、３００ｎｍ以上であってよい。素子絶縁膜の溝部が設けられていない領域の幅が、ゲート絶縁膜の膜厚より大きくてよい。

半導体基板のおもて面側にはゲートトレンチが形成されてよい。ゲート電極およびゲート絶縁膜は、ゲートトレンチの内部に形成されてよい。素子絶縁膜の溝部の幅は、ゲートトレンチの幅よりも大きくてよい。

本発明の第２の形態においては、絶縁膜形成段階と、溝部形成段階と、素子形成段階とを備える半導体装置の製造方法を提供する。絶縁膜形成段階は、半導体基板のおもて面側に素子絶縁膜を形成してよい。溝部形成段階は、素子絶縁膜に溝部を形成してよい。素子形成段階は、素子絶縁膜の溝部に半導体素子を形成してよい。

絶縁膜形成段階において、半導体素子よりも半導体基板の外側にフィールド絶縁膜を、素子絶縁膜と同時に形成してよい。製造方法は、絶縁膜形成段階と溝部形成段階との間に、半導体基板のおもて面にマスク用絶縁膜を形成するマスク形成段階を更に備えてよい。溝部形成段階において、溝部を形成するのと同時にマスク用絶縁膜に開口を形成してよい。

製造方法は、絶縁膜形成段階よりも前に、半導体基板のおもて面に１以上のリセス部を形成するリセス形成段階を更に備えてよい。絶縁膜形成段階において、素子絶縁膜の少なくとも一部をリセス部に形成してよい。リセス形成段階において、リセス部を等方性エッチングで形成してよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係る半導体装置１００の概要を示す上面図である。 図１におけるＡ－Ａ'断面を示す図である。 素子絶縁膜２４、フィールド絶縁膜２８およびゲートトレンチ４６の概要を示す断面図である。 半導体装置１００の製造工程の一例を部分的に説明する図である。 半導体装置１００の製造工程の他例を部分的に説明する図である。 半導体装置１００の製造工程の他例を部分的に説明する図である。 溝部２６に形成されるダイオード１８の配置例を示す上面図である。 比較例としての半導体装置３００を示す図である。 比較例としての半導体装置３００を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係る半導体装置１００の概要を示す上面図である。図１は、ダイオード１８が設けられた半導体装置１００のおもて面を示している。半導体装置１００は、シリコン等の半導体基板１０を備える。半導体基板１０は、活性領域１４および耐圧構造部１２を有する。活性領域１４には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワー半導体素子が形成される。

活性領域１４には、温度検出用のダイオード１８が設けられる。ダイオード１８は、半導体素子の一例である。本例のダイオード１８は、活性領域１４の中央近傍に配置される。ダイオード１８は、素子絶縁膜２４上に設けられる。素子絶縁膜２４は、半導体基板１０のおもて面側に形成される。素子絶縁膜２４は、半導体基板１０のおもて面に接して形成されてよく、一部が半導体基板１０に埋め込まれていてもよく、半導体基板１０のおもて面との間に他の層が介在していてもよい。

耐圧構造部１２は、活性領域１４を囲むように設けられる。耐圧構造部１２は、ダイオード１８および活性領域１４よりも、半導体基板１０の外側に設けられる。本例の耐圧構造部１２は、半導体基板１０の縁に沿って設けられる。耐圧構造部１２は、ガードリングまたはフィールドプレート等を有しており、活性領域１４の終端に電界が集中することを抑制して、半導体装置１００の耐圧を向上させる。

また、半導体基板１０のおもて面には、パッド領域１６が設けられる。パッド領域１６にはダイオード１８に接続されるパッド２２、および、活性領域１４に設けられた他の半導体素子に接続されるパッド等が形成される。パッド領域１６内には、ダイオードやトランジスタ等の半導体素子やこれらのパッドが形成される場合もある。また、半導体基板１０のおもて面の上方には、ダイオード１８およびパッド２２を接続する配線２０が形成される。なお、パッド２２および配線２０は、ダイオード１８のカソードおよびアノード毎に設けられるが、図１では一組のパッド２２および配線２０だけを模式的に示している。配線２０およびパッド２２と、半導体基板１０のおもて面との間には、絶縁膜が設けられる。当該絶縁膜の少なくとも一部は、素子絶縁膜２４であってよい。

図２は、図１におけるＡ－Ａ'断面を示す。ただし図２においては、耐圧構造部１２の一部を省略している。本例において素子絶縁膜２４は、半導体基板１０のおもて面を局所的に酸化して形成したＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜である。

本例において半導体基板１０はＮ型（またはＮ－型）の基板である。半導体基板１０のおもて面側には、ＩＧＢＴ等のパワー半導体素子の少なくとも一部分が形成される。半導体基板１０の一部の領域は、おもて面およびうら面の間でキャリアが移動するドリフト領域３２として機能する。半導体基板１０のうら面側において、ドリフト領域３２の下にはＮ＋型のフィールドストップ層３４、Ｐ型のコレクタ層３６およびコレクタ電極３８が形成される。

素子絶縁膜２４のおもて面には、溝部２６が形成されている。溝部２６は、素子絶縁膜２４を貫通しないように設けられた凹部である。溝部２６には、ダイオード１８が形成される。ダイオード１８は、全体が溝部２６の内部に形成されてよく、一部が溝部２６の内部に形成されてもよい。ダイオード１８は、おもて面以外が素子絶縁膜２４に覆われていてよい。

このような構成により、溝部を有さない素子絶縁膜にダイオード等の半導体素子を載置する構成に比べて、半導体基板１０のおもて面から、ダイオード等の半導体素子が突出する高さを低減できる。このため半導体基板１０のおもて面における平坦性を向上することができ、微細な構造を形成できる面積を確保することができる。また、ＩＧＢＴ等のパワー半導体素子の活性領域１４と、ダイオード１８等の半導体素子との間を近づけることができ、半導体装置の小型化が実現できる。

ダイオード１８のおもて面は、層間絶縁膜４８により覆われる。層間絶縁膜４８には、ダイオード電極５０とダイオード１８とを接続するコンタクトホールが設けられる。ダイオード電極５０は、配線２０を介してパッド２２に接続される。ダイオード電極５０は、カソードおよびアノードのそれぞれに対して設けられる。

耐圧構造部１２には、フィールド絶縁膜２８が局所的に形成される。フィールド絶縁膜２８は、一例としてＬＯＣＯＳ膜である。隣接する２つのフィールド絶縁膜２８の間には、Ｐ型のガードリング３０が形成されてよい。フィールド絶縁膜２８およびガードリング３０上には、層間絶縁膜４８が形成される。層間絶縁膜４８上には、電極５４が形成される。電極５４は、ガードリング３０と電気的に接続されてよい。また、フィールド絶縁膜２８上には、フィールドプレートが設けられていてもよい。

ダイオード１８と耐圧構造部１２の間には、ＩＧＢＴ等の半導体素子が形成される。本例では、複数のゲートトレンチ４６を含むＩＧＢＴが形成されている。隣接するゲートトレンチ４６の間のメサ部には、半導体基板１０のおもて面側から順番に、Ｎ＋型のエミッタ領域４０、Ｐ型のベース領域４４およびＮ型のドリフト領域３２が形成される。一例として、ゲートトレンチ４６の幅は１．５μｍ以下であり、隣接するゲートトレンチ４６の間隔は５μｍ以下である。

また、エミッタ領域４０の一部にはＰ＋型のコンタクト領域４２が形成される。コンタクト領域４２は、半導体基板１０のおもて面から、ベース領域４４まで形成される。半導体基板１０のおもて面の上方には、エミッタ電極５２が設けられる。層間絶縁膜４８は、ゲートトレンチ４６とエミッタ電極５２との間に形成されて、両者を絶縁する。また、層間絶縁膜４８には、それぞれのメサ部において、エミッタ領域４０およびコンタクト領域４２を露出させるコンタクトホールが形成されている。エミッタ電極５２は、当該コンタクトホールを介してエミッタ領域４０およびコンタクト領域４２と電気的に接続する。

上述したように、本例の半導体装置１００は、ダイオード１８が半導体基板１０のおもて面から突出する高さを抑制できる。このため、ダイオード１８の近傍に積層する各層の平坦性を向上することができ、ダイオード１８とＩＧＢＴ等の半導体素子とを狭い間隔で形成できる。従って、ＩＧＢＴ等の半導体素子を形成できる面積を増大させ、または、チップサイズを縮小することができる。

図３は、素子絶縁膜２４、フィールド絶縁膜２８およびゲートトレンチ４６の概要を示す断面図である。本例において素子絶縁膜２４において溝部２６が設けられていない領域における膜厚Ｔ１は、フィールド絶縁膜２８の膜厚Ｔ２と同一である。なお、膜厚Ｔ１およびＴ２は、半導体基板１０のおもて面およびうら面を結ぶ深さ方向における厚みを指す。また、膜厚Ｔ１およびＴ２は、深さ方向における各絶縁膜の厚みの最大値を指してよい。

このような構造により、素子絶縁膜２４をフィールド絶縁膜２８と同一の工程で形成できる。このため、半導体装置の製造コストを低減することができる。また、本明細書において、膜厚等のサイズが同一と称した場合、厳密に同一な場合に加え、製造バラツキ等により生じる誤差を有する場合も含まれる。例えば±１０％以下の誤差を有する場合を同一とする。

なお、素子絶縁膜２４の溝部２６が設けられた領域において、残った絶縁膜の膜厚Ｔ４は、ダイオード１８と半導体基板１０との間で十分な耐圧を確保できる厚みを有する。膜厚Ｔ４は、ゲートトレンチ４６のゲート絶縁膜５６の膜厚Ｔ３よりも大きい。ゲート絶縁膜５６の膜厚Ｔ３は、ゲート絶縁膜５６のうち、最も絶縁膜が厚い部分の膜厚であってよい。また、素子絶縁膜２４の膜厚Ｔ１は、膜厚Ｔ４よりも大きいので、膜厚Ｔ１もゲート絶縁膜５６の膜厚Ｔ３よりも大きい。膜厚Ｔ４は、膜厚Ｔ３の１０倍以上であってよく、５０倍以上であってもよい。また、膜厚Ｔ４は、３００ｎｍ以上であってよい。なお、膜厚Ｔ４は、溝部２６が設けられた領域のうち、最も絶縁膜が薄い部分の膜厚であってよい。

ゲートトレンチ４６は、トレンチ内壁を覆うゲート絶縁膜５６と、ゲート絶縁膜５６に囲まれて形成されたゲート電極５８を有する。ゲート絶縁膜５６は、トレンチ内壁を酸化することで形成できる。また、ゲート電極５８は、例えば不純物が添加されたポリシリコンで形成される。ゲート電極５８を形成するポリシリコンは、ダイオード１８を形成するポリシリコンよりも下方に形成される。

また、素子絶縁膜２４の溝部２６が設けられていない領域の幅Ｗ１も、ダイオード１８と半導体基板１０との間で十分な耐圧を確保できる長さを有する。幅Ｗ１は、ゲートトレンチ４６のゲート絶縁膜５６の膜厚Ｔ３よりも大きい。幅Ｗ１は、膜厚Ｔ３の１０倍以上であってよく、５０倍以上であってもよい。また、幅Ｗ１は、３００ｎｍ以上であってよい。なお、幅Ｗ１は、溝部２６が設けられていない領域の、半導体基板１０のおもて面と平行な方向における最大長さを指してよい。

また、溝部２６の幅Ｗ２は、温度検出用のダイオード１８等の半導体素子が形成できる程度に大きい。例えば溝部２６の幅Ｗ２は、ゲートトレンチ４６の幅Ｗ３よりも大きい。幅Ｗ２は、幅Ｗ３の１０倍以上であってよく、５０倍以上であってもよい。

半導体装置１００においてはダイオード１８等の半導体素子が、素子絶縁膜２４の溝部２６に設けられている。このため上述したように、素子絶縁膜２４の端部と、ゲートトレンチ４６との距離Ｄ１を小さくして、ＩＧＢＴ等のパワー半導体素子を形成できる面積を増大できる。距離Ｄ１は、複数のゲートトレンチ４６のうち、素子絶縁膜２４との距離が最も近いゲートトレンチ４６と、素子絶縁膜２４との距離を指す。

図４は、半導体装置１００の製造工程の一例を部分的に説明する図である。まず、絶縁膜形成段階Ｓ２００において、半導体基板１０のおもて面に素子絶縁膜２４およびフィールド絶縁膜２８を形成する。

本例において素子絶縁膜２４およびフィールド絶縁膜２８はＬＯＣＯＳ膜である。素子絶縁膜２４およびフィールド絶縁膜２８は同時に形成される。例えば、半導体基板１０のおもて面に素子絶縁膜２４およびフィールド絶縁膜２８に対応するマスク部材を設けて、半導体基板１０のおもて面を局所的に酸化して、素子絶縁膜２４およびフィールド絶縁膜２８を同時に成長させる。本例の素子絶縁膜２４およびフィールド絶縁膜２８は同一の厚みを有する。素子絶縁膜２４およびフィールド絶縁膜２８の幅は異なっていてよい。

次に、溝部形成段階Ｓ２０２において、素子絶縁膜２４に溝部２６を形成する。溝部２６は、素子絶縁膜２４のおもて面をエッチングすることで形成できる。当該エッチングは異方性エッチングであることが好ましい。

なお、絶縁膜形成段階Ｓ２００と溝部形成段階Ｓ２０２との間に、マスク形成段階を更に備えてよい。マスク形成段階においては、半導体基板１０のおもて面に、ゲートトレンチ４６を形成するためのマスク用絶縁膜６０を形成する。マスク用絶縁膜６０は、半導体基板１０のおもて面を酸化することで形成できる。マスク用絶縁膜６０は、フィールド絶縁膜２８および素子絶縁膜２４上にも成長し得るが、半導体基板１０のおもて面が露出している部分に形成されるマスク用絶縁膜６０よりも膜厚は小さい。図４の例では、フィールド絶縁膜２８および素子絶縁膜２４上の絶縁膜を省略している。マスク用絶縁膜６０は、ＣＶＤ等の方法により形成してもよい。

半導体基板１０のおもて面にマスク用絶縁膜６０を形成した後、ゲートトレンチ４６に対応するマスク用絶縁膜６０の領域をエッチングして開口６２を形成する。本例では、溝部２６を形成するのと同時に、マスク用絶縁膜６０に開口６２を形成する。例えば、マスク用絶縁膜６０および素子絶縁膜２４上に、溝部２６および開口６２に対応するエッチングマスクを形成して、マスク用絶縁膜６０および素子絶縁膜２４をエッチングする。

溝部２６の深さは、開口６２の深さと同一であってよく、開口６２より深くてもよい。マスク用絶縁膜６０および素子絶縁膜２４をエッチングするエッチャントは、絶縁膜と半導体基板１０との選択比が十分高い材料を用いることが好ましい。開口６２が形成された後もエッチングを続けることで、開口６２よりも深い溝部２６を形成することができる。溝部２６の底部は、半導体基板１０のおもて面よりも、半導体基板１０の内側に形成されてよい。

次に、トレンチ形成段階Ｓ２０４において、開口６２の位置にゲートトレンチ４６を形成する。Ｓ２０４においては、まず、開口６２の位置にトレンチを形成した後、トレンチ内壁を酸化してゲート絶縁膜５６を形成する。更に、トレンチ内にポリシリコン等の導電部材を充填して、ゲート電極５８を形成する。そして、マスク用絶縁膜６０を除去する。

トレンチ形成のエッチングにおいては、半導体基板１０と素子絶縁膜２４の間のエッチング選択比が３０以上であることが好ましい。これにより、溝部２６の下方の素子絶縁膜２４の厚みを容易に確保できる。

次に、素子形成段階Ｓ２０６において、素子絶縁膜２４の溝部２６にダイオード１８を形成する。Ｓ２０６においては、まず、溝部２６の中にポリシリコン等の半導体材料を形成する。フォトリソグラフィーおよびエッチングにより、半導体材料を所定の形状にパターニングしてもよい。次に、当該半導体材料に所定の不純物を注入して、Ｐ型領域およびＮ型領域を形成する。

また、ゲートトレンチ４６の間のメサ部に所定の不純物を注入して、エミッタ領域４０、コンタクト領域４２およびベース領域４４を形成する。ダイオード１８を形成するための不純物注入と、メサ部への不純物注入は、同時に行ってよい。例えば、ベース領域４４およびコンタクト領域４２への不純物注入工程のいずれかと、ダイオード１８のＰ型領域への不純物注入工程とは同一工程である。また、エミッタ領域４０への不純物注入工程と、ダイオード１８のＮ型領域への不純物注入工程とは同一工程である。また、ダイオード１８のＰ型領域への不純物注入工程は、ガードリング３０への不純物注入工程と同一工程であってもよい。

このような工程により、素子絶縁膜２４の溝部２６にダイオード１８等の半導体素子を形成できる。また、素子絶縁膜２４、溝部２６およびダイオード１８の形成工程の少なくとも一部を、他の工程と同一工程とすることで、製造工程を短縮することができる。

図５は、半導体装置１００の製造工程の他例を部分的に説明する図である。本例では、リセス形成段階Ｓ２０８において、半導体基板１０のおもて面に１以上のリセス部６４を形成する。リセス部６４は、フィールド絶縁膜２８および素子絶縁膜２４を設けるべき位置に形成される。

Ｓ２０８においては、半導体基板１０のおもて面を局所的にエッチングしてリセス部６４を形成する。当該エッチングは、等方性エッチングが好ましい。異方性エッチングでリセス部６４を形成した場合、リセス部６４の側壁の角度が急峻になる。このため、リセス部６４の内部に絶縁膜を形成すると、リセス部６４の縁周辺で絶縁膜が上方に盛り上がって形成されてしまう場合がある。

リセス部６４の縁周辺は、ＩＧＢＴ等のパワー半導体素子と距離が近いので、当該箇所に凹凸が生じると、パワー半導体素子を形成すべき領域への影響が大きい。このため、パワー半導体素子をリセス部６４に接近して形成することが困難になる。これに対して等方性エッチングでリセス部６４を形成することで、リセス部６４の側壁をなだらかに形成することができ、リセス部６４の縁周辺で絶縁膜が上方に盛り上がることを抑制できる。

次に、絶縁膜形成段階Ｓ２１０において、素子絶縁膜２４の少なくとも一部を、リセス部６４の内部に形成する。素子絶縁膜２４は、全体がリセス部６４の内部に形成されてもよい。つまり、素子絶縁膜２４のおもて面は、半導体基板１０のおもて面と同一またはより低い位置に形成されてよい。半導体基板１０のおもて面より低い位置とは、半導体基板１０のおもて面よりも、半導体基板１０の内側の位置を指す。他の例では、素子絶縁膜２４の一部は、半導体基板１０のおもて面よりも上方に突出していてもよい。素子絶縁膜２４において、半導体基板１０のおもて面よりも上方に突出する部分は、当該おもて面よりも下方の部分よりも薄いことが好ましい。

一例として、リセス部６４の深さは５００ｎｍ以下である。また、素子絶縁膜２４の厚みは１２００ｎｍ以下である。素子絶縁膜２４の厚みは、リセス部６４の深さと同一であってもよい。

なお、図４に示した絶縁膜形成段階Ｓ２００と同様に、Ｓ２１０においても、素子絶縁膜２４とフィールド絶縁膜２８とを同時に形成してよい。フィールド絶縁膜２８の少なくとも一部分は、素子絶縁膜２４とは異なるリセス部６４の内部に形成されてよい。本例では、フィールド絶縁膜２８の全体がリセス部６４の内部に形成される。

素子絶縁膜２４およびフィールド絶縁膜２８は、ＬＯＣＯＳ膜であってよく、ＣＶＤ等で形成した膜であってもよい。本例の素子絶縁膜２４およびフィールド絶縁膜２８は、ＬＯＣＯＳ膜である。

次に、溝部形成段階Ｓ２１２で、素子絶縁膜２４に溝部２６を形成する。図４に示した溝部形成段階Ｓ２０２と同様に、溝部２６は、マスク用絶縁膜６０の開口６２と同時に形成してよい。マスク用絶縁膜６０は、ＣＶＤ等により形成してよい。また、マスク用絶縁膜６０に開口６２を形成した後、図４に示したトレンチ形成段階Ｓ２０４と同様に、ゲートトレンチ４６を形成する。

次に、素子形成段階Ｓ２１４で、素子絶縁膜２４の溝部２６にダイオード１８を形成する。また、ゲートトレンチ４６の間のメサ部にエミッタ領域４０、コンタクト領域４２およびベース領域４４を形成するとともに、ガードリング３０を形成する。なお、図４に示した素子形成段階Ｓ２００と同様に、Ｓ２１４においても、ダイオード１８を形成するための不純物注入と、ゲートトレンチ４６の間のメサ部への不純物注入またはガードリング３０を形成するための不純物注入は、同時に行ってよい。また、ＣＭＰ等により、素子絶縁膜２４およびダイオード１８のおもて面の位置を、半導体基板１０のおもて面の位置と同一にしてもよい。

本例の製造工程で製造される半導体装置１００によれば、リセス部６４に素子絶縁膜２４を形成するので、半導体基板１０のおもて面における凹凸を更に低減できる。なお、ダイオード１８のおもて面は、半導体基板１０のおもて面と同一またはより低い位置に設けられてよい。つまり、ダイオード１８は、全体が半導体基板１０の内側に形成されてよい。これにより、半導体基板１０のおもて面における凹凸を更に低減できる。

図６は、半導体装置１００の製造工程の他例を部分的に説明する図である。本例においては、素子絶縁膜２４をリセス部６４に形成する一方、フィールド絶縁膜２８は半導体基板１０のおもて面上に形成する。つまり、フィールド絶縁膜２８はリセス部６４に形成しない。

まず、リセス形成段階Ｓ２１６において、素子絶縁膜２４に対応するリセス部６４を形成する。ただし、フィールド絶縁膜２８に対応するリセス部６４は形成しない。

次に、絶縁膜形成段階Ｓ２１８において、素子絶縁膜２４およびフィールド絶縁膜２８を形成する。図４に示した絶縁膜形成段階Ｓ２００と同様に、Ｓ２１８においても、素子絶縁膜２４とフィールド絶縁膜２８とを同時に形成してよい。本例では、素子絶縁膜２４を、フィールド絶縁膜２８よりも低く形成することができる。

絶縁膜形成段階Ｓ２１８においては、例えば半導体基板１０のおもて面全体に絶縁膜を形成した後に、素子絶縁膜２４およびフィールド絶縁膜２８となる部分を残して絶縁膜を除去する。なお、図４から図６に示した各例において、素子絶縁膜２４およびフィールド絶縁膜２８は、ＬＯＣＯＳ法で形成してよく、半導体基板１０のおもて面全体に形成した絶縁膜をパターニングして形成してもよい。

次に、溝部形成段階Ｓ２２０で、素子絶縁膜２４に溝部２６を形成する。図４に示した溝部形成段階Ｓ２０２と同様に、溝部２６は、マスク用絶縁膜６０の開口６２と同時に形成してよい。マスク用絶縁膜６０は、ＣＶＤ等により形成してよい。なお、開口６２を形成した後の工程は、図４または図５に示した例と同様である。本例の製造工程で製造される半導体装置１００によれば、リセス部６４に素子絶縁膜２４を形成するので、半導体基板１０のおもて面における凹凸を低減できる。

図７は、溝部２６に形成されるダイオード１８の配置例を示す上面図である。本例では、直列に接続された複数のダイオード１８が、溝部２６に配置される。溝部２６内には、複数のダイオード１８どうしを接続する配線も形成されてよい。両端に設けられたダイオード１８が、それぞれ第１の配線２０－１または第２の配線２０－２を介して、第１のパッド２２－１または第２のパッド２２－２に接続する。第１の配線２０－１および第２の配線２０－２も、溝部２６の内部に配置されてよい。

図８Ａおよび図８Ｂは、比較例としての半導体装置３００を示す図である。図８Ａおよび図８Ｂでは、半導体装置３００のおもて面側の構造の概要を示しており、金属電極およびうら面側の構造を省略している。半導体装置３００は、ダイオード１１８が、溝部を有さない素子絶縁膜１２４の上に配置されている。図８Ａの例では、耐圧構造部１２にＬＯＣＯＳ法で形成したフィールド絶縁膜２８が配置されている。図８Ｂの例では、耐圧構造部１２に半導体基板のおもて面上に形成されたフィールド絶縁膜２８が配置されている。

このため、半導体基板のおもて面に対するダイオード１１８の高さが大きくなり、ダイオード１１８近傍の層間絶縁膜１４８等の平坦性が悪くなる。このため、ダイオード１１８の近傍には微細パターンを形成することが困難であり、ＩＧＢＴ等のパワー半導体素子と、ダイオード１１８との距離Ｄ２を大きくしなければならない。この結果、パワー半導体素子を形成できる面積が減少してしまうか、または、チップサイズが増大してしまう。また、平坦性の劣化に起因して、パワー半導体素子における寸法バラツキ等が増大してしまう。

特に温度検出用のダイオードは、温度検出精度を向上させるべくチップの中央に形成されることが多い。このため、温度検出用のダイオードの高さが大きくなると、周囲への影響が大きくなり、チップサイズが増大してしまう。

これに対して半導体装置１００によれば、半導体基板１０のおもて面に対するダイオード１８の高さを抑制できるので、ＩＧＢＴ等のパワー半導体素子と、ダイオード１１８との距離Ｄ１を小さくできる。

また、素子絶縁膜１２４の厚みを減少させれば、ダイオード１１８の高さを低減できるが、素子絶縁膜１２４の厚みを減少させる工程を追加しなければならない。図４から図６に示した製造工程によれば、少ない工程で半導体装置１００を製造することができる。

以上の例においては、素子絶縁膜２４の溝部２６にダイオード１８を配置する例を説明したが、溝部２６に配置する素子はダイオード１８に限定されない。例えばポリシリコンで形成したゲート電極等を溝部２６に配置してよく、その他の素子を配置してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・半導体基板、１２・・・耐圧構造部、１４・・・活性領域、１６・・・パッド領域、１８・・・ダイオード、２０・・・配線、２２・・・パッド、２４・・・素子絶縁膜、２６・・・溝部、２８・・・フィールド絶縁膜、３０・・・ガードリング、３２・・・ドリフト領域、３４・・・フィールドストップ層、３６・・・コレクタ層、３８・・・コレクタ電極、４０・・・エミッタ領域、４２・・・コンタクト領域、４４・・・ベース領域、４６・・・ゲートトレンチ、４８・・・層間絶縁膜、５０・・・ダイオード電極、５０ａ・・・ダイオード電極、５０ｂ・・・ダイオード電極、５２・・・エミッタ電極、５４・・・電極、５６・・・ゲート絶縁膜、５８・・・ゲート電極、６０・・・マスク用絶縁膜、６２・・・開口、６４・・・リセス部、１００・・・半導体装置、１１８・・・ダイオード、１２４・・・素子絶縁膜、１４８・・・層間絶縁膜、３００・・・半導体装置

Claims (11)

1. 活性領域と、前記活性領域よりも外側に設けられ、前記活性領域を囲む耐圧構造部とを有する半導体基板を備え、
   前記活性領域は、
   前記半導体基板のおもて面側に形成され、且つ、溝部を有するＬＯＣＯＳ膜からなる素子絶縁膜と、
   前記素子絶縁膜の前記溝部に設けられた温度検出用ダイオードと、
   前記温度検出用ダイオードおよび前記素子絶縁膜のおもて面を覆うコンタクトホールを有する層間絶縁膜と
   を有し、
   前記耐圧構造部は、
   前記半導体基板のおもて面に形成された１以上のＬＯＣＯＳ膜からなるフィールド絶縁膜と、
   前記フィールド絶縁膜のおもて面を覆う前記層間絶縁膜と
   を有し、
   前記素子絶縁膜の前記溝部が設けられていない領域の膜厚は、前記フィールド絶縁膜の膜厚と同一である
   半導体装置。
2. 前記半導体基板は、前記活性領域のおもて面に第１リセス部を備え、
   前記素子絶縁膜は、前記第１リセス部に設けられる
   請求項１に記載の半導体装置。
3. 前記半導体基板は、前記耐圧構造部のおもて面に１以上の第２リセス部を備え、
   前記フィールド絶縁膜は前記第２リセス部に設けられる
   請求項２に記載の半導体装置。
4. 前記温度検出用ダイオードのおもて面は、前記半導体基板のおもて面と同一またはより低い位置に設けられる
   請求項２または３に記載の半導体装置。
5. 前記半導体基板のおもて面側に形成されたゲート電極およびゲート絶縁膜を更に備え、
   前記素子絶縁膜の前記溝部が設けられていない領域における膜厚が、前記ゲート絶縁膜の膜厚より大きい
   請求項１から４のいずれか一項に記載の半導体装置。
6. 前記素子絶縁膜の前記溝部が設けられた領域における膜厚が、前記ゲート絶縁膜の膜厚より大きい
   請求項５に記載の半導体装置。
7. 前記素子絶縁膜の前記溝部が設けられた領域における膜厚が、３００ｎｍ以上である
   請求項６に記載の半導体装置。
8. 前記素子絶縁膜の前記溝部が設けられていない領域の幅が、前記ゲート絶縁膜の膜厚より大きい
   請求項５から７のいずれか一項に記載の半導体装置。
9. 前記半導体基板のおもて面側にはゲートトレンチが形成され、
   前記ゲート電極および前記ゲート絶縁膜は、前記ゲートトレンチの内部に形成され、
   前記素子絶縁膜の前記溝部の幅は、前記ゲートトレンチの幅よりも大きい
   請求項５から８のいずれか一項に記載の半導体装置。
10. 前記耐圧構造部は、
    ２以上の隣接する前記フィールド絶縁膜と、
    隣接する前記フィールド絶縁膜の間に、ガードリングと
    を更に有する
    請求項１から９のいずれか一項に記載の半導体装置。
11. 前記半導体基板は、前記活性領域と前記耐圧構造部の間に設けられたパッド領域とを有し、
    前記パッド領域は、前記温度検出用ダイオードと接続するパッドを有する
    請求項１から１０のいずれか一項に記載の半導体装置。

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