JP6801324B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）およびＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を１つの半導体基板に設けたＲＣ‐ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ‐ＩＧＢＴ）が知られている。従来、半導体装置の上面視において、ＩＧＢＴ部とＦＷＤ部とを交互にストライプ状に、または、ＩＧＢＴ部が複数のＦＷＤ部を囲むように、ＩＧＢＴ部およびＦＷＤ部を設けていた（例えば、特許文献１参照）。また、ＩＧＢＴ部の周囲を囲むようにゲートランナーを設けていた（例えば、特許文献２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１６−９６２２２号公報
［特許文献２］ 特開２００４−３６３３２８号公報
ＲＣ‐ＩＧＢＴは、ＩＧＢＴ部を有するがＦＷＤ部を有しない半導体チップに比べて、ＦＷＤ部を設ける分だけ半導体チップのチップ面積が大きくなる。ＲＣ‐ＩＧＢＴの半導体チップのチップ面積を縮小することが求められる。
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、トランジスタ部と、還流ダイオード部と、ゲートランナー部およびゲートパッド部とを備えてよい。トランジスタ部は、複数のトランジスタを有してよい。還流ダイオード部は、トランジスタ部を上面視した場合に、トランジスタ部の一辺と少なくとも対向し、トランジスタ部の外側に設けられてよい。ゲートランナー部およびゲートパッド部は、トランジスタ部を上面視した場合に、トランジスタ部に接して設けられ、トランジスタ部の外側全体を囲んでいなくてよい。
トランジスタ部を上面視した場合に、トランジスタ部の内側には、還流ダイオードが設けられていなくてよい。
トランジスタ部を上面視した場合に、還流ダイオード部は、トランジスタ部、ゲートランナー部およびゲートパッド部の外側に連続的に設けられてよい。
還流ダイオード部は、矩形環状の四辺のうち一辺を切り欠いた形状であってもよい。
還流ダイオード部は、トランジスタ部の外側全体を囲んで設けられてもよい。
半導体装置は、エッジ終端部をさらに備えてよい。エッジ終端部は、トランジスタ部を上面視した場合に、還流ダイオード部の外側に位置してよい。還流ダイオード部は、エッジ終端部から延びる絶縁膜と重なる位置にエミッタトレンチ部を有してよい。
半導体装置は、配線部をさらに備えてよい。配線部は、半導体装置の外部と電気的に導通してよい。配線部は、トランジスタ部を上面視した場合にトランジスタ部の内側に設けられてよい。
半導体装置は、半導体基板と、半田層とをさらに備えてよい。半導体基板には、トランジスタ部および還流ダイオード部が設けられてよい。半田層は、裏面電極および半導体基板の側面に直接接して設けられてよい。裏面電極は、半導体基板の裏面に設けられてよい。半導体基板の厚みＷと、半導体基板の側面における半導体基板の裏面上の半田層の高さＴとは、Ｗ／２＜Ｔの関係を満たしてよい。
トランジスタ部を上面視した場合に半導体基板の側面から外側に突出した半田層の突出長さＸと、半田層の高さＴとは、Ｔ＜Ｘの関係を満たしてよい。
還流ダイオード部は、エッジ終端部にまで延びているｎ型カソード層を有してよい。
エッジ終端部は、エッジ終端部の幅よりも小さいｐ型コレクタ層を有してよい。
エッジ終端部におけるｐ型コレクタ層の幅は、トランジスタ部および還流ダイオード部が設けられる半導体基板の厚みよりも小さくてよい。
トランジスタ部と還流ダイオード部との境界領域の合計の長さは、半導体装置の一辺の長さの３．０倍以下であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態における半導体装置５００の上面視図である。 図１における領域Ａの拡大図である。 図２におけるＢ‐Ｂ'の断面図である。 ゲートランナー部３６がＩＧＢＴ部１００の外側全体を囲んで設けられる第１の比較例の断面図である。 図２におけるＣ‐Ｃ'の断面図である。 図２におけるＤ‐Ｄ'の断面図である。 ＩＧＢＴ部１００およびＦＷＤ部２００が交互に設けられた第２の比較例を説明する図である。 第１実施形態のＩＧＢＴ部１００およびＦＷＤ部２００を説明する図である。 図６Ａの上面視図である。 （Ａ）ＦＷＤ部２００にエミッタトレンチ部４０を設けない第３の比較例を説明する図である。（Ｂ）ＦＷＤ部２００にエミッタトレンチ部４０を設けた第１実施形態を説明する図である。 半田層４００の高さＴおよび突出長さＸを説明する図である。 第２実施形態における、エッジ終端部３００の幅Ｓと、エッジ終端部３００のコレクタ層３６０の幅Ｙとを説明する図である。 第３実施形態における半導体装置５００の上面視図である。 第３実施形態の第１変形例を示す図である。 第３実施形態の第２変形例を示す図である。 第３実施形態の第３変形例を示す図である。 第４実施形態における半導体装置５００の上面視図である。 第４実施形態の第１変形例を示す図である。 第４実施形態の第２変形例を示す図である。 第４実施形態の第３変形例を示す図である。 第５実施形態における半導体装置６００の上面視図である。 第５実施形態の第１変形例を示す図である。 第５実施形態の第２変形例を示す図である。 第５実施形態の第３変形例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態における半導体装置５００の上面視図である。なお、半導体装置５００の上面視は、ＩＧＢＴ部１００を上面視した場合に相当する。図１においては、構成物の相互位置関係を説明するために、半導体基板１０のおもて面上に設けられた膜、層および電極等を適宜除去している。なお、開口９４については図２の説明において述べ、記号「Ｂ」および「Ｌ」については図６Ａ等の説明において述べる。
本例において、ｘ方向とｙ方向とは互いに垂直な方向であり、ｚ方向はｘ‐ｙ平面に垂直な方向である。ｘ方向、ｙ方向およびｚ方向は、いわゆる右手系を成す。本例の半導体基板１０は、＋ｚ方向の端部におもて面を有し、−ｚ方向端部に裏面を有する。なお、本例において、上および下は相対的な位置関係を説明する便宜的な表現に過ぎない。ｚ方向は、必ずしも重力方向または地面に垂直な方向を意味しない。
半導体装置５００は、半導体基板１０に設けられる。本例の半導体装置５００は、ＩＧＢＴ部１００と、還流ダイオード部（以下、ＦＷＤ部と略記する）２００と、ゲートランナー部３６およびゲートパッド部３８と、エッジ終端部３００とを備える。
半導体装置５００の上面視において、ＩＧＢＴ部１００は矩形形状である。本例の矩形形状は、四つの辺８０ａ〜８０ｄを有する。本例の辺８０ａおよび辺８０ｃは、ｘ方向に平行な辺８０である。また、本例の辺８０ｂおよび辺８０ｄは、ｙ方向に平行な辺８０である。ＩＧＢＴ部１００において、隣り合う二辺８０が成す角は直角でなくてもよい。本例において、辺８０ａと辺８０ｂとは直角を形成せず、滑らかな曲線により互いに接続される。辺８０ｂおよび辺８０ｃも同じである。
本例のＩＧＢＴ部１００は、トランジスタ部の一例である。ＩＧＢＴ部１００は、複数のＩＧＢＴを有する。なお、ＩＧＢＴの単位構成については、後述する。なお、ＩＧＢＴ部１００に代えて、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）部を用いてもよい。ＭＯＳＦＥＴ部は複数のＭＯＳＦＥＴを有してよい。ＩＧＢＴ部１００およびＭＯＳＦＥＴ部は、ｚ方向に電流を流す、いわゆる縦型トランジスタであってよい。
本例のＦＷＤ部２００は、ＩＧＢＴ部１００の外側に設けられる。なお、本例において、外側とは、矩形の半導体基板１０のｘ‐ｙ平面の中心８５に対して相対的に遠くに位置することを意味する。これに対して、内側とは、中心８５に対して相対的に近くに位置することを意味する。本例において、ＦＷＤ部２００は、ＩＧＢＴ部１００の内側には設けられていない。
ＦＷＤ部２００は、ＩＧＢＴ部１００の一つの辺８０と少なくとも対向してよい。本例のＦＷＤ部２００は、ＩＧＢＴ部１００の異なる四辺８０に対向して、ＩＧＢＴ部１００の外側全体を囲んで設けられる。本例のＦＷＤ部２００は、ＩＧＢＴ部１００の三辺８０ａ、８０ｂおよび８０ｃに接している。ＦＷＤ部２００とＩＧＢＴ部１００とが接する境界領域１５０を太線にて図示する。また、本例のＦＷＤ部２００は、ＩＧＢＴ部１００、ゲートランナー部３６およびゲートパッド部３８の外側に連続的に設けられる。
ゲートランナー部３６およびゲートパッド部３８は、ＩＧＢＴ部１００に接して設けられる。本例のゲートランナー部３６およびゲートパッド部３８は、ＩＧＢＴ部１００の外側全体を囲んでいない。本例のゲートランナー部３６およびゲートパッド部３８は、ＩＧＢＴ部１００の辺８０ｄとＦＷＤ部２００との間に設けられる。
ゲートランナー部３６およびゲートパッド部３８直下の領域には、ゲートトレンチを含むｐ型ウェル領域またはｐ型半導体層を設ける必要がある。これに対して、本例においては、ゲートランナー部３６およびゲートパッド部３８がＩＧＢＴ部１００の外側全体を囲んで設けないので、ゲートトレンチ部を含まないｐ型ウェル領域またはｐ型半導体層をＦＷＤ部２００として利用することができる。したがって、ゲートランナー部３６およびゲートパッド部３８がＩＧＢＴ部１００の外側全体を囲む場合と比較して、半導体装置５００のチップ面積を縮小することができる。
エッジ終端部３００は、ＦＷＤ部２００の外側全体を囲んで設けられてよい。エッジ終端部３００は、ＦＷＤ部２００の最も外側から半導体基板１０の端部までに位置する。また、エッジ終端部３００は、ガードリング構造およびチャネルストッパ等の耐圧構造を有してよい。
ＩＧＢＴ部１００は、半導体基板１０のおもて面の上方全体にエミッタ電極を有する。本例のエミッタ電極は、内側に配線領域９０を有する。本例の配線領域９０は円形であるが、配線領域９０はＦＷＤ部２００の外形と相似な形状であってもよい。配線領域９０の中心は、中心８５に位置してよい。配線領域９０には、半導体装置５００の外部と電気的に導通する配線部９８が設けられる。配線部９８は、１または複数のボンディングワイヤーであってよく、１または複数のリードフレームであってもよい。本例のボンディングワイヤーおよびリードフレームは、電気伝導性および熱伝導性に優れた金属材料からなる。また、本例のエミッタ電極は、図１のようにエミッタ電極外周端４７を備えてよい。
本例のＦＷＤ部２００は矩形環状に設けられる。それゆえ、ＦＷＤ部２００の動作時に生じる熱は、内側および外側へ伝達することができる。本例においては、中心８５を含む位置に配線領域９０を設けるので、ＦＷＤ部２００で生じた熱を熱伝導性の高い配線部９８から均等に放熱することができる。したがって、矩形環状に設けられたＦＷＤ部２００の放熱を四辺において均等にすることができる。これにより、ＦＷＤ部２００の熱抵抗の偏りを防ぐことができる。それゆえ、熱抵抗の偏りがある場合に比べて、半導体装置５００の故障率が低減する点、および、半導体装置５００の寿命が延びるという点において本例は有利である。
図２は、図１における領域Ａの拡大図である。ＩＧＢＴ部１００は複数のゲートトレンチ部３０を有する。本例のゲートトレンチ部３０は、ｘ方向に延伸する長手部を有する。ゲートトレンチ部３０の長手部は、ＩＧＢＴのゲートとして機能する。２つの長手部は、ゲートランナー部３６およびゲートパッド部３８直下においてＵ字状であってもよく、直線形状で終端されていてもよい。する。なお、ゲートトレンチ部３０は、ゲートランナー部３６およびゲートパッド部３８の下にも位置する。
ゲートランナー部３６の周辺には、ゲートトレンチ部３０よりも深いｐ＋型ウェル領域３９が形成されてよい。ｐ＋型ウェル領域３９は、ゲートトレンチ部３０のＵ字状部分のトレンチ底部、または直線状終端部のトレンチ底部を、ｐ＋型ウェル領域３９で覆う。これにより、Ｕ字状部分および直線状終端部には空乏層が形成されないので、電界集中が防止される。
ゲートトレンチ部３０とゲートランナー部３６およびゲートパッド部３８との間には、層間絶縁膜が設けられる。層間絶縁膜は複数の開口５２を有する。開口５２は、ゲートトレンチ部３０のＵ字状部分に対応した形状を有してよい。本例の開口５２は、ゲートトレンチ部３０のＵ字状部分に相似であり、かつ、当該Ｕ字状部分よりも小さい形状を有する。ゲートトレンチ部３０とゲートランナー部３６およびゲートパッド部３８とは、開口５２に設けられた金属のプラグを通じて電気的に導通してよい。
ゲートランナー部３６は、ポリシリコン膜とその上部のアルミニウム‐シリコン合金膜との二層構造であってよい。ゲートランナー部３６のポリシリコン膜は、ゲートトレンチ部３０の内部のポリシリコンと開口５２で接続している。あるいは、ゲートランナー部３６は、アルミニウム−シリコン合金膜の一層構造であってよい。この一層構造の場合は、ゲートトレンチ部３０の内部のポリシリコンと、ゲートランナー部３６のアルミニウム−シリコン合金膜とが、開口５２で直接接続してよい。
半導体基板１０のおもて面上にはエミッタ電極４６が設けられる。ただし、エミッタ電極４６は、ゲートランナー部３６およびゲートパッド部３８上には設けられない。ＦＷＤ部２００上部のエミッタ電極４６とＩＧＢＴ部１００上部のエミッタ電極４６は連続していてよい。本例では、ゲートランナー部３６を囲むようにエミッタ電極４６が配置され、ＦＷＤ部２００とＩＧＢＴ部１００の境界でエミッタ電極４６が連続して形成される。
半導体基板１０の最上面にはパッシベーション膜９５が設けられる。パッシベーション膜９５は、ＩＧＢＴ部１００、ＦＷＤ部２００、エッジ終端部３００、ゲートランナー部３６を覆ってよく、ゲートパッド部３８の周辺部も部分的に覆ってよい。本例のパッシベーション膜９５は、ポリイミド膜である。
パッシベーション膜９５は、半導体装置５００と外部との導通を確保するべく複数の開口９４を有する。本例のパッシベーション膜９５は、ゲート電極用には、ゲートパッド部３８上にゲートパッド部３８よりもｘ‐ｙ平面における面積が小さい開口９４を有する。なお、本例のパッシベーション膜９５は、ゲートランナー部３６上には開口９４を有さない。また、パッシベーション膜９５は、少なくとも配線領域９０に対応する位置にも、エミッタ電極４６用の開口９４を有する。本例において、エミッタ電極４６用の開口９４は矩形状である。
ＦＷＤ部２００は、複数のエミッタトレンチ部４０を有してよく、有さなくてもよい。本例のエミッタトレンチ部４０の各々は、ＩＧＢＴ部１００の外側全体を囲むように連続的に設けられる。エミッタトレンチ部４０の上面視の形状は、ＦＷＤ部２００の上面視の外形と相似であってよい。本例のエミッタトレンチ部４０の各々は、上面視において矩形環状である。なお、エミッタトレンチ部４０の詳細については後述する。
本例のエッジ終端部３００は、ガードリング構造３１０を有する。ガードリング構造３１０は、複数のガードリング３２２を含む。また、本例のエッジ終端部３００は、ガードリング構造３１０よりも外側にチャネルストッパ領域３２４を有する。
図３Ａは、図２におけるＢ‐Ｂ'の断面図である。半導体基板１０は、ＩＧＢＴ部１００、ＦＷＤ部２００およびエッジ終端部３００において共通である。本例においては、半導体基板１０における一の主面を、おもて面１２と称する。また、半導体基板１０における他の主面を、裏面１４と称する。本例の半導体基板１０は、シリコン基板である。ただし、他の例においては、半導体基板１０は炭化ケイ素（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、酸化ガリウム（ＧａＯ）基板であってもよい。
本例の半導体基板１０は、おもて面１２から所定の深さ位置までｐ型のベース領域２０を有する。本例のベース領域２０は、ＩＧＢＴ部１００およびＦＷＤ部２００に設けられる。また、本例の半導体基板１０は、ＩＧＢＴ部１００およびＦＷＤ部２００において、ベース領域２０から所定の深さ位置までｎ−型のドリフト領域２５を有する。また、本例の半導体基板１０は、エッジ終端部３００において、おもて面１２から所定の深さ位置までドリフト領域２５を有する。
本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
ＩＧＢＴ部１００およびエミッタトレンチ部４０において、ゲートトレンチ部３０およびエミッタトレンチ部４０は、ベース領域２０を貫通して設けられる。つまり、ゲートトレンチ部３０およびエミッタトレンチ部４０の先端は、ドリフト領域２５に達する。
ゲートトレンチ部３０上には層間絶縁膜５０が設けられる。また、ベース領域２０上にはエミッタ電極４６が設けられる。層間絶縁膜５０は、ゲートトレンチ部３０のゲート電極とエミッタ電極４６とを電気的に分離する。ゲートトレンチ部３０には、ゲートパッド部３８を通じてゲート端子３１が電気的に接続する。ゲートトレンチ部３０の詳細については後述する。また、エミッタ電極４６には、配線領域９０を通じてエミッタ端子４１が電気的に接続する。図１に示す配線部９８は、エミッタ端子４１の一例である。
ＦＷＤ部２００においても、ベース領域２０上にエミッタ電極４６が設けられる。ＦＷＤ部２００のエミッタ電極４６は、アノード電極として機能する。ＦＷＤ部２００は、ｐ型のベース領域２０とｎ−型のドリフト領域２５とのｐｎ接合により形成されるＦＷＤを有する。ＦＷＤ部２００のＦＷＤは、ＩＧＢＴ部１００のＩＧＢＴに逆並列に接続されており、ＩＧＢＴのオフ時に還流電流を流す。
エッジ終端部３００におけるガードリング構造３１０は、ＩＧＢＴ部１００およびＦＷＤ部２００において発生した空乏層を半導体基板１０の端部へ広げる機能を有してよい。これにより、半導体基板１０内部における電界集中を防ぐことができる。これにより、ガードリング構造３１０を設けない場合と比較して、半導体装置５００の耐圧を向上させることができる。
本例のｐ＋型のガードリング３２２は、ポリシリコン層３４０を介して電極層３４６と電気的に接続する。複数のガードリング３２２同士は、絶縁膜３５０により互いに電気的に絶縁される。ｎ＋型のチャネルストッパ領域３２４は、絶縁膜３５０の開口を通じて電極層３４８に電気的に接続する。なお、チャネルストッパ領域３２４は、ｐ型の半導体領域であってもよい。チャネルストッパ領域３２４は、ガードリング３２２から半導体基板１０の端部へ拡がる空乏層を終端させる機能を有する。
ｐ＋型のガードリング３２２の底部の深さは、ｐ＋型ウェル領域３９の底部と同じ深さであってよい。また、ｐ＋型のガードリング３２２の底部の深さは、ゲートトレンチ部３０またはエミッタトレンチ部４０の底部の深さより深くてよい。本例のｐ＋型ウェル領域３９の底部の深さは、ゲートトレンチ部３０およびエミッタトレンチ部４０の底部の深さよりも深い。
本例において、エミッタ電極４６、電極層３４６および電極層３４８は、共にアルミニウムおよびシリコンの合金（例えば、Ａｌ‐Ｓｉ合金またはＡｌ‐Ｓｉ‐Ｃｕ合金）であってよい。また、絶縁膜３５０は、二酸化シリコン膜であってよく、二酸化シリコン上に他の材料からなる層間絶縁膜（例えば、ＢＰＳＧ膜）をさらに有してもよい。
本例の半導体基板１０は、ドリフト領域２５の下に、ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層２６を有する。ＦＳ層２６は、ｎ型の半導体層であってよい。本例のＦＳ層２６は、ＩＧＢＴ部１００、ＦＷＤ部２００およびエッジ終端部３００において共通に設けられる。
本例の半導体基板１０は、ＦＳ層２６の下に、コレクタ層６０、カソード層２６０およびコレクタ層３６０を有する。本例において、コレクタ層６０、カソード層２６０およびコレクタ層３６０は、それぞれＩＧＢＴ部１００、ＦＷＤ部２００およびエッジ終端部３００に設けられる。コレクタ層６０およびコレクタ層３６０はｐ＋型の半導体層である。これに対して、カソード層２６０はｎ＋型の半導体層である。
半導体装置５００は、裏面１４の下に、裏面電極としてのコレクタ電極６６を有する。コレクタ電極６６は、ＩＧＢＴ部１００、ＦＷＤ部２００およびエッジ終端部３００において共通に設けられる。なお、ＦＷＤ部２００においては、コレクタ電極６６はカソードとして機能する。コレクタ電極６６には、コレクタ端子６１が電気的に接続してよい。
図３Ｂは、ゲートランナー部３６がＩＧＢＴ部１００の外側全体を囲んで設けられる第１の比較例の断面図である。第１の比較例は、ゲートランナー部３６およびゲートパッド部３８を直上に有するｐ＋型ウェル領域２３を有する。ｐ＋型ウェル領域２３直上にポリシリコンからなるゲート電極が設けられる。当該ゲート電極は、ゲートトレンチ部３０のゲート電極に電気的に接続する。
これに対して、図３Ａ（すなわち第１実施形態）においては、ゲートランナー部３６がＩＧＢＴ部１００の外側全体を囲んでいない。第１実施形態においては、ゲートランナー部３６およびゲートパッド部３８がＩＧＢＴ部１００の一辺８０ｄとＦＷＤ部２００との間のみに設けられる。それゆえ、図３Ａにおいては、図３Ｂの第１の比較例におけるｐ＋型ウェル領域２３をＦＷＤ部２００として利用してもよい。
図４は、図２におけるＣ‐Ｃ'の断面図である。図４では、ＩＧＢＴの単位構成を説明する。ゲートトレンチ部３０は、トレンチ内にゲート絶縁膜３４およびゲート電極３２を有する。ゲート絶縁膜３４は、トレンチの内壁に直接接して設けられる。内壁は、底面および側面を含んでよい。ゲート電極３２は、ゲート絶縁膜３４に直接接して設けられる。つまり、トレンチの内部は、ゲート絶縁膜３４およびゲート電極３２により充填される。
ｎ＋型のエミッタ領域２２およびｐ＋型のコンタクト領域２４は、おもて面１２に露出するように設けられる。エミッタ領域２２およびコンタクト領域２４は、ゲートトレンチ部３０のｘ方向の両側設けられる。エミッタ領域２２は、ゲートトレンチ部３０の両側に直接接する。これに対して、コンタクト領域２４は、ゲートトレンチ部３０から離間する。ベース領域２０のうち、ゲートトレンチ部３０に接する領域は、チャネル形成領域２１として機能する。
図５は、図２におけるＤ‐Ｄ'の断面図である。図５においては、ゲートトレンチ部３０のゲート電極３２と、ゲートランナー部３６とが、層間絶縁膜５０の開口５２に設けられたプラグ５４に直接接続する。これにより、ゲート電極３２およびゲートランナー部３６が互いに電気的に接続する。本例のプラグ５４は、タングステンから成ることが望ましい。但し、プラグ５４を介さずに、ゲート電極３２およびゲートランナー部３６が互いに電気的に接続してもよい。なお、ゲートトレンチ部３０とゲートパッド部３８とも同様に、開口５２に設けられたプラグ５４を介して互いに電気的に接続する。ゲート電極３２はポリシリコンから成ってよい。
図６Ａは、ＩＧＢＴ部１００およびＦＷＤ部２００が交互に設けられた第２の比較例を説明する図である。図６Ｂは、第１実施形態のＩＧＢＴ部１００およびＦＷＤ部２００を説明する図である。図６Ａおよび図６Ｂにおいては、ＩＧＢＴがオン状態からオフ状態に移行した直後における両者の際を説明する。なお、図６Ａおよび図６ＢのＦＷＤ部２００においては、トレンチ電極４２およびトレンチ絶縁膜４４を有するエミッタトレンチ部４０が設けられている。また、図６Ａおよび図６Ｂにおいて、丸印の内部に「ｅ−」と記載されている部分は模式的に電子を示し、同じく「ｅ＋」と記載されている部分は正孔を示す。図６Ｃは、図６Ａの上面視図である。図６Ｃにおいては、図面の見易さを考慮して、ＩＧＢＴ部１００、境界領域１５０、ＦＷＤ部２００およびエッジ終端部３００のみを示す。
なお、本実施形態および比較例において、エミッタ電極４６およびコレクタ電極６６には、各々接地電位および所定の正電位が印加されている。本実施形態および比較例においては、ゲート電極３２に所定の正電位が印加されることによりチャネル形成領域２１にチャネルが形成された状態を、ＩＧＢＴ部１００のオン状態と称する。ゲート電極３２に接地電位または所定の負電位が印加されることによりチャネル形成領域２１のチャネルが消滅した状態を、ＩＧＢＴ部１００のオフ状態と称する。なお、ＩＧＢＴ部１００がオン状態およびオフ状態であるときを、それぞれ単にオン時およびオフ時とも称する。
ＩＧＢＴ部１００は、オン時においては、コレクタ電極６６からエミッタ電極４６に電流を流す。これに対して、ＩＧＢＴ部１００のオフ時において、ＩＧＢＴ部１００は電流を流さず、ＦＷＤ部がエミッタ電極４６からコレクタ電極６６に電流を流す。言い換えると、ＩＧＢＴ部１００のゲートがオンするときにおいてはＩＧＢＴ部１００エミッタ電極４６からコレクタ電極６６に電子が流れて、コレクタ電極６６からエミッタ電極４６に正孔が流れる。一方、ＩＧＢＴ部１００のゲートがオフするときにおいて、半導体装置５００に還流電流が流れる場合には、ＦＷＤ部２００のコレクタ電極６６からエミッタ電極４６に電子が流れ、エミッタ電極４６からコレクタ電極６６に正孔が流れる。
半導体装置５００に還流電流が流れるときにおいては、ＩＧＢＴ部１００のゲートがオンのままである（即ち、チャネル形成領域２１が残存している）場合がある。図６Ａおよび図６Ｂにおいては、残存するチャネル形成領域２１を点線により示す。ＩＧＢＴ部１００に最も隣接するＦＷＤ部２００を流れる電子は、残存するチャネル形成領域２１に入り込む可能性がある。図６Ａに示す第２の比較例においては、ＩＧＢＴ部１００とＦＷＤ部２００との境界部分が図６Ｂに示す第１実施形態に比べて多いので、残存するチャネル形成領域２１に入り込む電子が多くなる。
これにより、図６ＡのＦＷＤ部２００の順方向電圧（以下、Ｖｆ）が、図６ＢのＦＷＤ部２００のＶｆよりも高くなる現象が生じる。Ｖｆが高くなる分、ＦＷＤ部２００において電流が流れにくい。ＦＷＤ部２００における電流の流れ難さは、ＦＷＤ部２００における導通損失となる。これに対して、図６Ｂの第１実施形態においては、ＦＷＤ部２００がＩＧＢＴ部１００の外側だけを囲むように設けられる。それゆえ、ＩＧＢＴ部１００とＦＷＤ部２００とを交互にストライプ状に、または、ＩＧＢＴ部１００が複数のＦＷＤ部２００を囲むように、ＩＧＢＴ部１００およびＦＷＤ部２００を設ける場合と比較して、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０が少なくなる。それゆえ、図６Ｂに示す第１実施形態においては、図６Ａに示す第２の比較例よりもＶｆを低くすることができる。
本実施形態の例では、半導体装置５００の平面視（上面視）の形状を略正方形としている。この正方形である半導体装置５００の一辺の長さをＬとする。一方、半導体装置５００において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０が、１つ以上、たとえばｎ個あるとする。この境界領域１５０のうち、ｉ番目（ｉは１〜ｎのいずれか）の境界領域１５０をＢｉとし、全てのＢｉの合計の長さをβ（β＝Ｂ１＋Ｂ２＋…＋Ｂｉ＋…＋Ｂｎ）とすると、長さβは長さＬの３．０倍以下であってよい（即ち、β≦３．０Ｌ）。
第２の比較例について、例えば図６Ｃに示すように、半導体装置の中にＩＧＢＴ部１００が６つ、ＩＧＢＴ部１００に接するＦＷＤ部２００が５つあるとする。このときＩＧＢＴ部とＦＷＤ部の境界領域１５０の数は、全部で１０個となる。ＩＧＢＴ部１００およびＦＷＤ部２００のそれぞれの長手方向の長さを例えば０．７Ｌとすると、ＩＧＢＴ部１００およびＦＷＤ部２００における境界領域１５０の長さＢｉは全て同じＢ＝０．７Ｌである。そして境界領域１５０の合計の長さαは、α＝１０×Ｂ＝７．０Ｌとなる。
一方、図１に示す本実施形態の例では、例えばＩＧＢＴ部１００とＦＷＤ部２００が隣接するのは４か所ある。ここで、ゲートランナー部３６を挟んで隣接するＩＧＢＴ部１００とＦＷＤ部２００については、ゲートランナー部３６によってＩＧＢＴ部１００とＦＷＤ部２００が十分離れているので、境界領域１５０とはみなさないとする。よって、本例のＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０の数は、３個である。本例の境界領域１５０とは、ＩＧＢＴ部１００とＦＷＤ部２００が直接隣り合う直線部分の数と言い換えてもよい。３つの境界領域１５０のそれぞれの長さをＢとし、Ｂ＝０．７Ｌとすると、境界領域１５０の合計の長さαは、α＝３×Ｂ＝２．１Ｌである。
ＩＧＢＴ部１００とＦＷＤ部２００の形状や配置は適宜調整可能である。そのため、ＩＧＢＴ部１００とＦＷＤ部２００とのそれぞれの境界領域１５０の長さＢｉが、半導体装置５００の一辺の長さＬに対して、０．７Ｌとは限らず、０．５Ｌ以上０．９Ｌ以下であってもよい。このようにＩＧＢＴ部１００とＦＷＤ部２００とのそれぞれの境界領域１５０の長さＢｉが所定の範囲であっても、αがＬの３．０倍よりも小さければ、Ｖｆを低くする効果が得られるので好ましい。さらにαがＬの２．５倍以下であってもよく、２．０倍以下であってもよく、１．５倍以下であってもよく、１．０倍以下であってもよい。
なお、ＩＧＢＴ部１００とＦＷＤ部２００の境界が１本のみの場合で、境界領域１５０の長さＢ１が０．５Ｌ程度であるときが、境界領域１５０の合計の長さαの下限値と考えても良い。すなわち、αはＬの０．５倍以上であってよい。
なお、本実施形態の例では、半導体装置５００の平面視の形状を略正方形としているが、半導体装置５００が長方形であってよい。半導体装置の形状が長方形の場合は、例えば、半導体装置の長辺と、この長辺に垂直に隣り合う短辺について、それぞれの辺の長さの合計を２で割った値を、Ｌとする。
図７（Ａ）は、ＦＷＤ部２００にエミッタトレンチ部４０を設けない第３の比較例を説明する図である。これに対して、図７（Ｂ）は、ＦＷＤ部２００にエミッタトレンチ部４０を設けた第１実施形態を説明する図である。図７（Ａ）および図７（Ｂ）においては、ＦＷＤ部２００とエッジ終端部３００との境界近傍におけるＦＷＤ部２００の拡大図を示す。
図７（Ａ）および図７（Ｂ）においては、絶縁膜３５０がエッジ終端部３００からＦＷＤ部２００の位置Ｐ１まで延びる。位置Ｐ１は、ｘ方向の所定長さに渡って絶縁膜３５０とエミッタ領域２２とが重なる領域のｘ方向端部である。位置Ｐ１は、おもて面１２に位置する。なお、エミッタ電極４６は、位置Ｐ１から＋ｘ方向の所定範囲において、おもて面１２と直接接する。
図７（Ａ）に示す様に、ＩＧＢＴ部１００がオン状態のときには、エッジ終端部３００のコレクタ電極６６からＦＷＤ部２００のエミッタ電極４６に流れる電流Ｉ（矢印にて示す）が存在する。この電流Ｉは、ベース領域２０の端部のおもて面１２近傍からＦＷＤ部２００に入る。説明のために、位置Ｐ１よりもＩＧＢＴ部１００寄り（内側）に位置する位置Ｐ２を例にとる。位置Ｐ１と位置Ｐ２とを比較すると、ベース領域２０を位置Ｐ２まで流れた後にエミッタ電極４６に入る方が、ベース領域２０を位置Ｐ１まで流れた後にエミッタ電極４６に入るよりも電流Ｉにとっては高抵抗である。それゆえ、電流Ｉ１は必然的に位置Ｐ１を通る。これにより、電流Ｉは、位置Ｐ１において集中する。
また、ＩＧＢＴ部１００のオン時において、エミッタ領域２２の底部におけるｘ方向端部領域（即ち、角部Ｒ１）では、特に電界が集中する。電界集中が生じる領域Ｒ１と、電流集中が生じる位置Ｐ１との距離Ｌが小さいほど、アバランシェブレークダウンが生じやすくなる。
これに対して、図７（Ｂ）のＦＷＤ部２００は、絶縁膜３５０とｚ方向におい重なるエミッタトレンチ部４０を有する。エミッタトレンチ部４０は、おもて面１２において少なくとも一部が絶縁膜３５０に覆われていればよい。本例のエミッタトレンチ部４０においては、最もエッジ終端部３００に近いエミッタトレンチ部４０のトレンチ絶縁膜４４が位置Ｐ１において絶縁膜３５０とｚ方向において重なる。それゆえ、図７（Ｂ）の本例では、電流Ｉにとっては位置Ｐ１を通る方が高抵抗となる。これにより、図７（Ｂ）においては、電流Ｉが位置Ｐ１ではなく、エミッタトレンチ部４０間を通ることになる。したがって、図７（Ｂ）では図７（Ａ）に比べて、領域Ｒ１と位置Ｐ１との距離Ｌを大きくすることができるので、アバランシェブレークダウンが生じ難くなる。
なお、最外周に位置するエミッタトレンチ部４０が、絶縁膜３５０の下部に形成されてよく、かつエミッタ電極４６と絶縁されていてよい。この場合、位置Ｐ１は隣り合うエミッタトレンチ部４０の間に位置してよい。最外周に位置するエミッタトレンチ部４０が絶縁膜３５０の下部に形成されていれば、最外周に位置するエミッタトレンチ部４０が障壁となって、電流Ｉが位置Ｐ１に集中しなくなる。最外周に位置するエミッタトレンチ部４０に隣接し、かつエミッタ電極４６と絶縁されるエミッタトレンチ部４０が複数あってもよい。
次に、第１実施形態に係る半導体装置５００の製造方法の一例を説明する。ただし、半導体装置５００の製造方法は本例に限定されない。まず、ドリフト領域２５と同じｎ型不純物濃度の半導体基板１０を準備する。ドリフト領域２５のｎ型不純物濃度は、２Ｅ＋１３ｃｍ−３以上５Ｅ＋１４ｃｍ−３以下であってよい。
次に、熱酸化により、８０００Å程度の熱酸化膜を形成する。続いて、所定領域の熱酸化膜をエッチング除去し、半導体基板１０を露出させる。続いて、半導体基板１０に選択的な不純物ドープおよび熱拡散を施して、ガードリング３２２およびチャネルストッパ領域３２４を形成する。ｐ＋型のガードリング３２２は５.５Ｅ＋１８ｃｍ−３以上５．０Ｅ＋１９ｃｍ−３以下のｐ型不純物を有してよく、ｎ＋型のチャネルストッパ領域３２４は１．０Ｅ＋１９ｃｍ−３以上１．０Ｅ＋２０ｃｍ−３以下のｎ型不純物を有してよい。熱処理においては、半導体基板１０を１１５０℃で２時間加熱してよい。また、熱処理において、４０００Å程度の熱酸化膜を同時に形成してもよい。
次に、半導体基板１０をエッチングし、ゲートトレンチ部３０およびエミッタトレンチ部４０の外形を形成する。次に、半導体基板１０に選択的な不純物ドープおよび熱拡散を施して、ｐ型のベース領域２０、ｎ＋型のエミッタ領域２２およびｐ＋型のコンタクト領域２４を形成する。
まず、ベース領域２０を形成するべく、１．５Ｅ＋１３ｃｍ−２以上３．５Ｅ＋１３ｃｍ−２以下のｐ型不純物を注入し、１，１００℃で２時間熱処理する。次に、コンタクト領域２４を形成するべく、１．０Ｅ＋１５ｃｍ−２以上３．０Ｅ＋１５ｃｍ−２以下のｐ型不純物を注入する。次に、エミッタ領域２２を形成するべく、１．０Ｅ＋１５ｃｍ−２以上５．０Ｅ＋１５ｃｍ−２以下のｎ型不純物を注入する。そして、半導体基板１０を９００℃以上１０５０℃以下で０．５時間熱処理する。なお、熱処理の際に形成される二酸化シリコン膜をゲート絶縁膜３４およびトレンチ絶縁膜４４として利用してよい。二酸化シリコン膜は、約１．２μｍの厚みで形成してよい。
次に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）およびエッチングプロセス等によりゲート電極３２、トレンチ電極４２およびポリシリコン層３４０を形成する。本例においては、ゲート電極３２およびトレンチ電極４２もポリシリコンからなる。
次に、ＣＶＤおよびエッチングプロセス等により絶縁膜３５０および層間絶縁膜５０を形成する。絶縁膜３５０は二酸化シリコンから成り、層間絶縁膜５０はＢＰＳＧから成ってよい。層間絶縁膜５０のエッチングすることにより開口５２も形成する。次に、タングステンをスパッタリングし、エッチング成形することによりプラグ５４を成形する。
次に、ＣＶＤおよびエッチングプロセス等によりゲートランナー部３６、ゲートパッド部３８およびポリシリコン層３４０を形成する。本例においては、ゲートランナー部３６、ゲートパッド部３８およびポリシリコン層３４０は、共にポリシリコンからなる。次に、スパッタリングおよびエッチングプロセス等により、エミッタ電極４６、電極層３４６および３４８を形成する。本例のエミッタ電極４６、電極層３４６および３４８はＡｌ−Ｓｉ合金から成る。
次に、半導体基板１０を下から研磨して、半導体基板１０の厚みを所定の厚みに調整する。半導体基板１０の厚みは、半導体装置５００の耐圧に応じて定めてよい。次に、パッシベーション膜９５を塗布形成する。パッシベーション膜９５は、厚みが５μｍ以上１５μｍ以下のポリイミド膜であってよい。
次に、半導体基板１０の裏面１４からｎ型不純物をドープしてｎ＋型のＦＳ層２６を形成する。例えば、半導体基板１０の裏面１４から１．０Ｅ＋１２ｃｍ−２以上５．０Ｅ＋１４ｃｍ−２以下程度で、プロトンを異なるドーズ量で複数回イオン注入する。続いて、３００℃〜４００℃程度の温度で熱処理を行い、プロトンの注入により注入された水素と、半導体基板１０中の酸素および空孔によるＶＯＨ欠陥を形成する。このＶＯＨ欠陥がドナー（水素ドナー）となる。この水素ドナーが、ｎ＋型のＦＳ層２６となる。
次に、半導体基板１０の裏面１４からｐ型不純物をドープしてｐ＋型のコレクタ層６０を形成する。例えば、半導体基板１０の裏面１４から例えば５．０Ｅ＋１２ｃｍ−２以上４．０Ｅ＋１３ｃｍ−２以下のドーズ量でｐ型不純物をイオン注入する。その後、裏面パターニング技術を用いて、１．０Ｅ＋１５ｃｍ−２以上５．０Ｅ＋１５ｃｍ−２以下のｎ型不純物をイオン注入する。さらにその後、注入面にレーザーアニールを行い、ｎ型およびｐ型不純物を活性化させる。最後に、半導体基板１０の裏面１４にコレクタ電極６６を形成する。なお、コレクタ電極６６は、ＦＷＤ部２００のカソード電極としても機能する。
図８は、半田層４００の高さＴおよび突出長さＸを説明する図である。本例のＦＷＤ部２００はＩＧＢＴ部１００の外側全体を囲むので、ＦＷＤ部２００で発生した熱は半導体基板１０の側面１６にも伝達しやすい。また、本例のＦＷＤ部２００は、ＩＧＢＴ部１００に比べて電流密度が約３倍高い。それゆえ、ＦＷＤ部２００における時間当たりの発熱量は、ＩＧＢＴ部１００に比べて高くなる。
そこで、本例の半導体装置５００は、半導体基板１０の側面１６に半田層４００を備える。本例においては、コレクタ電極６６まで形成した後に、半導体基板１０を半田層４００上に載置する。これにより、半田層４００は、コレクタ電極６６および半導体基板１０の側面１６に直接接して設けられる。
本例において、半導体基板１０の厚みをＷとする。本例の厚みＷは、おもて面１２から裏面１４までのｚ方向における半導体基板１０の最短距離である。また、本例では、半導体基板１０の側面１６における半田層４００において、裏面１４上の半田層４００の高さをＴとする。本例の高さＴは、裏面１４と同じｚ方向位置から＋ｚ方向における半田層４００の上端までの最短直線長さである。半田層４００の高さＴは、Ｗ／２＜Ｔの関係を満たしてよい半田層４００の高さＴを半導体基板１０の厚みＷの半分よりも大きくすることで、側面１６を通じてＦＷＤ部２００で生じた熱を効率よく放出することができる。
また、半導体装置５００を上面視した場合に半導体基板１０の側面１６から外側に突出した半田層４００の突出長さをＸとする。本例の突出長さＸは、側面１６から−ｘ方向における半田層４００の端部までの最短直線長さである。半田層４００の高さＴは、Ｔ＜Ｘの関係を満たしてよい。本例の高さＴは、Ｔ＜Ｘ≦Ｗを満たす。つまり、高さＴは突出長さＸよりも小さく、突出長さＸは厚みＷ以下である。高さＴを厚みＷよりも小さくすることで、エミッタ電極４６とコレクタ電極６６との短絡を防止することができる。
図９は、第２実施形態における、エッジ終端部３００の幅Ｓと、エッジ終端部３００のコレクタ層３６０の幅Ｙとを説明する図である。第２実施形態においては、カソード層２６０およびコレクタ層３６０の形状が第１実施形態と異なる。他の点は、第１実施形態と同じであってよい。
本例において、ＦＷＤ部２００のカソード層２６０は、エッジ終端部３００にまで延びている。また、カソード層２６０が延びた分、本例のエッジ終端部３００のコレクタ層３６０の幅Ｙは、エッジ終端部３００の幅Ｓよりも小さい。例えば、コレクタ層３６０の幅Ｙは、エッジ終端部３００の幅Ｓの半分よりも小さい（即ち、Ｙ＜Ｓ／２）。
なお、本例において、エッジ終端部３００の幅Ｓとは、おもて面１２における半導体基板１０の側面１６から最も内側のガードリング３２２の内側端部までの最短直線長さとする。また、本例において、コレクタ層３６０の幅Ｙとは、半導体基板１０の側面１６からカソード層２６０との境界までの最短直線長さとする。
本例において、コレクタ層３６０の幅Ｙは、半導体基板１０の厚みＷよりも小さい（即ち、Ｙ＜Ｗ）。なお、本例の厚みＷは、エッジ終端部３００の幅Ｓの半分よりも小さい（即ち、Ｗ＜Ｓ／２）。つまり、本例においては、Ｙ＜Ｗ＜Ｓ／２の関係を満たす。
ガードリング３２２からカソード層２６０には、アバランシェ電流が流れる場合がある。第１実施形態の様に、コレクタ層３６０が側面１６からＦＷＤ部２００とエッジ終端部３００との境界部分まである場合には、アバランシェ電流が急激に内側に偏る場合がある（当該状況を点線にて示す）。それゆえ、ＦＷＤ部２００とエッジ終端部３００との境界部分におけるカソード層２６０にアバランシェ電流が集中するので、素子構造が局所的に破壊される可能性がある。これに対して本例では、コレクタ層３６０の幅Ｙを小さくしたので、アバランシェ電流はカソード層２６０へ略均等に流れ込む。それゆえ、第１実施形態に比べて本例では、素子構造の局所破壊を防ぐことができる。
図１０Ａは、第３実施形態における半導体装置５００の上面視図である。なお、図１０Ａ以降においては、図面の見易さを考慮して、エミッタ電極外周端４７および開口９４を省略する。本例のＦＷＤ部２００は、ＩＧＢＴ部１００の異なる方向の二辺８０とのみ対向する。本例は、係る点において第１実施形態と異なる。ただし、他の点は第１実施形態と同じであってよく、本例と第２実施形態とを組み合わせてもよい。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ａおよび辺８０ｄとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、１辺のみとなる。前述のように、ゲートランナー部３６を挟む場合は、境界領域１５０とはみなさない。
図１０Ｂは、第３実施形態の第１変形例を示す図である。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ｄおよび辺８０ｃとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、１辺のみとなる。
図１０Ｃは、第３実施形態の第２変形例を示す図である。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ｃおよび辺８０ｂとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、２辺となる。
図１０Ｄは、第３実施形態の第３変形例を示す図である。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ｂおよび辺８０ａとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、２辺となる。
図１１Ａは、第４実施形態における半導体装置５００の上面視図である。本例のＦＷＤ部２００は、矩形環状の四辺のうち一辺を切り欠いた形状である。本例は、係る点において第１実施形態と異なる。ただし、他の点は第１実施形態と同じであってよく、本例と第２実施形態とを組み合わせてもよい。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ａ、辺８０ｃおよび辺８０ｄとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、２辺となる。
図１１Ｂは、第４実施形態の第１変形例を示す図である。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ｂ、辺８０ｃおよび辺８０ｄとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、２辺となる。
図１１Ｃは、第４実施形態の第２変形例を示す図である。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ａ、辺８０ｂおよび辺８０ｃとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、３辺となる。
図１１Ｄは、第４実施形態の第３変形例を示す図である。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ａ、辺８０ｂおよび辺８０ｄとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、２辺となる。
図１２Ａは、第５実施形態における半導体装置６００の上面視図である。本例のＦＷＤ部２００は、直線形状である。本例は、係る点において第１実施形態と異なる。ただし、他の点は第１実施形態と同じであってよく、本例と第２実施形態とを組み合わせてもよい。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ａとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、１辺となる。
図１２Ｂは、第５実施形態の第１変形例を示す図である。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ｄとのみ対向する。本例においては、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０がない。
図１２Ｃは、第５実施形態の第２変形例を示す図である。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ｃとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、１辺となる。
図１２Ｄは、第５実施形態の第３変形例を示す図である。本例のＦＷＤ部２００は、半導体装置５００を上面視した場合に、ＩＧＢＴ部１００の辺８０ｂとのみ対向する。本例において、ＩＧＢＴ部１００とＦＷＤ部２００との境界領域１５０は、１辺となる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・半導体基板、１２・・おもて面、１４・・裏面、１６・・側面、２０・・ベース領域、２１・・チャネル形成領域、２２・・エミッタ領域、２３・・ｐ＋型ウェル領域、２４・・コンタクト領域、２５・・ドリフト領域、２６・・ＦＳ層、３０・・ゲートトレンチ部、３１・・ゲート端子、３２・・ゲート電極、３４・・ゲート絶縁膜、３６・・ゲートランナー部、３８・・ゲートパッド部、３９・・ｐ＋型ウェル領域、４０・・エミッタトレンチ部、４１・・エミッタ端子、４２・・トレンチ電極、４４・・トレンチ絶縁膜、４６・・エミッタ電極、４７・・エミッタ電極外周端、５０・・層間絶縁膜、５２・・開口、５４・・プラグ、６０・・コレクタ層、６１・・コレクタ端子、６６・・コレクタ電極、８０・・辺、８５・・中心、９０・・配線領域、９４・・開口、９５・・パッシベーション膜、９８・・配線部、１００・・ＩＧＢＴ部、１５０・・境界領域、２００・・ＦＷＤ部、２６０・・カソード層、３００・・エッジ終端部、３１０・・ガードリング構造、３２２・・ガードリング、３２４・・チャネルストッパ領域、３４０・・ポリシリコン層、３４６・・電極層、３４８・・電極層、３５０・・絶縁膜、３６０・・コレクタ層、４００・・半田層、５００、６００・・半導体装置

Claims (14)

  1. 複数のトランジスタを有するトランジスタ部と、
    前記トランジスタ部を上面視した場合に、前記トランジスタ部の一辺と少なくとも対向し、前記トランジスタ部の外側に設けられた還流ダイオード部と、
    前記トランジスタ部を上面視した場合に、前記トランジスタ部に接して設けられ、前記トランジスタ部の外側全体を囲んでいない、ゲートランナー部およびゲートパッド部と
    を備え、
    前記トランジスタ部を上面視した場合に、前記還流ダイオード部は、前記トランジスタ部、前記ゲートランナー部および前記ゲートパッド部の外側に連続的に設けられ、
    前記還流ダイオード部は、矩形環状の四辺のうち一辺を切り欠いた形状である半導体装置。
  2. 複数のトランジスタを有するトランジスタ部と、
    前記トランジスタ部を上面視した場合に、前記トランジスタ部の一辺と少なくとも対向し、前記トランジスタ部の外側に設けられた還流ダイオード部と、
    前記トランジスタ部を上面視した場合に、前記トランジスタ部に接して設けられ、前記トランジスタ部の外側全体を囲んでいない、ゲートランナー部およびゲートパッド部と
    を備え、
    前記トランジスタ部を上面視した場合に、前記還流ダイオード部は、前記トランジスタ部、前記ゲートランナー部および前記ゲートパッド部の外側に連続的に設けられ、
    前記還流ダイオード部は、矩形環状の四辺のうち二辺の全体に設けられ、残り二辺の少なくとも一部に設けられていない半導体装置。
  3. 複数のトランジスタを有するトランジスタ部と、
    前記トランジスタ部を上面視した場合に、前記トランジスタ部の一辺と少なくとも対向し、前記トランジスタ部の外側に設けられた還流ダイオード部と、
    前記トランジスタ部を上面視した場合に、前記トランジスタ部に接して設けられ、前記トランジスタ部の外側全体を囲んでいない、ゲートランナー部およびゲートパッド部と
    を備え、
    前記トランジスタ部を上面視した場合に、前記還流ダイオード部は、前記トランジスタ部、前記ゲートランナー部および前記ゲートパッド部の外側に連続的に設けられ、
    前記還流ダイオード部は、矩形環状の四辺のうち一辺の全体に設けられ、残り三辺の少なくとも一部に設けられていない半導体装置。
  4. 前記ゲートランナー部および前記ゲートパッド部は、前記トランジスタ部と前記還流ダイオード部の間に設けられる
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記ゲートランナー部および前記ゲートパッド部は、前記トランジスタ部と前記還流ダイオード部の間に設けられていない
    請求項１から３のいずれか一項に記載の半導体装置。
  6. 前記トランジスタ部を上面視した場合に、前記トランジスタ部の内側には、還流ダイオードが設けられていない
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 複数のトランジスタを有するトランジスタ部と、
    前記トランジスタ部を上面視した場合に、前記トランジスタ部の一辺と少なくとも対向し、前記トランジスタ部の外側に設けられた還流ダイオード部と、
    前記トランジスタ部を上面視した場合に、前記トランジスタ部に接して設けられ、前記トランジスタ部の外側全体を囲んでいない、ゲートランナー部およびゲートパッド部と
    を備え、
    前記トランジスタ部を上面視した場合に、前記還流ダイオード部の外側に位置するエッジ終端部をさらに備え、
    前記還流ダイオード部は、前記エッジ終端部から延びる絶縁膜と重なる位置にエミッタトレンチ部を有する半導体装置。
  8. 前記半導体装置の外部と電気的に導通し、前記トランジスタ部を上面視した場合に前記トランジスタ部の内側に設けられる配線部をさらに備える
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記トランジスタ部および前記還流ダイオード部が設けられる半導体基板と、
    前記半導体基板の裏面に設けられた裏面電極および前記半導体基板の側面に直接接して設けられた半田層と
    をさらに備え、
    前記半導体基板の厚みＷと、前記半導体基板の前記側面における前記半導体基板の裏面上の前記半田層の高さＴとは、
    Ｗ／２＜Ｔ＜Ｗ
    の関係を満たす
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記トランジスタ部を上面視した場合に前記半導体基板の前記側面から外側に突出した前記半田層の突出長さＸと、前記半田層の高さＴとは、
    Ｔ＜Ｘ
    の関係を満たす
    請求項９に記載の半導体装置。
  11. 前記還流ダイオード部は、前記エッジ終端部にまで延びているｎ型カソード層を有する
    請求項７に記載の半導体装置。
  12. 前記エッジ終端部は、前記エッジ終端部の幅よりも小さいｐ型コレクタ層を有する
    請求項１１に記載の半導体装置。
  13. 前記エッジ終端部におけるｐ型コレクタ層の幅は、前記トランジスタ部および前記還流ダイオード部が設けられる半導体基板の厚みよりも小さい
    請求項１１または１２に記載の半導体装置。
  14. 前記トランジスタ部と前記還流ダイオード部との境界領域の合計の長さは、前記半導体装置の一辺の長さの３．０倍以下である
    請求項１から１３のいずれか一項に記載の半導体装置。
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