JP7028093B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、ＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を備えたＭＯＳ型半導体装置は、活性領域と、活性領域の周囲を囲むエッジ終端領域と、を有することが公知である。ＭＯＳ型半導体装置では、エッジ終端領域の、活性領域との境界付近に、ＭＯＳ型半導体装置のターンオフ時にエッジ終端領域に発生する少数キャリアである正孔（ホール）をおもて面電極へ引き抜くためのコンタクト（電気的接触部）が設けられている（例えば、下記特許文献１～４参照。）。下記特許文献１～４では、コンタクト領域と金属電極とで、活性領域の周囲を囲む１つのコンタクトが形成されている。

従来の半導体装置の構造について、トレンチゲート型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）を例に説明する。図１０は、従来の半導体装置の構造を示す断面図である。図１１は、図１０のキャリア引き抜き領域を拡大して示す断面図である。図１２は、図１０の一部を半導体基板（半導体チップ）のおもて面側から見たレイアウトを示す平面図である。図１０には、図１２の切断線ＡＡ－ＡＡ’における断面構造を示す。図１０には、活性領域１０１のＭＯＳゲート１２０およびキャリア引き抜き領域１０５を簡略化して示す。

図１１には、活性領域１０１のＭＯＳゲート１２０のコンタクト１２７およびキャリア引き抜き領域１０５のコンタクト１５０の断面構造を示す。図１２には、略矩形状（不図示）に活性領域１０１の周囲を囲むエッジ終端領域１０２の一部を示す。また、図１２には、ゲートランナー部１０４およびキャリア引き抜き領域１０５における層間絶縁膜１２１（ハッチング部分）と、ゲートランナー部１０４のゲートランナー１４２（縦破線間の部分）と、キャリア引き抜き領域１０５のコンタクト１５０と、のレイアウトを示し、活性領域１０１および耐圧構造部１０３の各部を図示省略する。

図１０～１２に示す従来の半導体装置は、半導体基板１１０に活性領域１０１およびエッジ終端領域１０２を有する縦型ＩＧＢＴである。半導体基板１１０のおもて面側には、活性領域１０１に、トレンチゲート構造のＭＯＳゲート１２０が設けられ、エッジ終端領域１０２に、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）１３１やフィールドプレート１３２等からなる耐圧構造１３０が設けられている。以下、エッジ終端領域１０２の、耐圧構造１３０が配置された部分を耐圧構造部１０３とする。

活性領域１０１と耐圧構造部１０３との間には、半導体基板１１０のおもて面上に、絶縁層１４１を介してゲートランナー１４２が設けられている。ゲートランナー１４２は、略矩形状（不図示）に活性領域１０１の周囲を囲む。ゲートランナー１４２は、コンタクトホール１４３においてゲート電位のゲート金属配線１４４と電気的に接続されている。
また、ゲートランナー１４２には、すべてのＭＯＳゲート１２０のゲート電極１１７が電気的に接続されている。以下、エッジ終端領域１０２の、ゲートランナー１４２が配置された部分をゲートランナー部１０４とする。

耐圧構造部１０３とゲートランナー部１０４との境界から、活性領域１０１とエッジ終端領域１０２との境界にまでわたって、半導体基板１１０のおもて面の表面層に、ｐ型ウェル領域１５１が設けられている。ｐ型ウェル領域１５１とｎ^-型ドリフト領域１１１とのｐｎ接合は、ＩＧＢＴのターンオフ時の電圧を活性領域１０１からエッジ終端領域１０２に伝達させる主接合部１５２である。ｐ型ウェル領域１５１の表面領域（半導体基板１１０のおもて面の表面層）には、活性領域１０１とゲートランナー部１０４との間のほぼ全面にわたって、ｐ⁺型コンタクト領域１５３が設けられている。ｐ⁺型コンタクト領域１５３は、略矩形状（不図示）に活性領域１０１の周囲を囲む。

このｐ⁺型コンタクト領域１５３のほぼ全面が層間絶縁膜１２１に設けられた１つのコンタクトホール１５４に露出されている。そして、このコンタクトホール１５４に、活性領域１０１から延在するエミッタ電極１２２が埋め込まれている。エミッタ電極１２２は、コンタクトホール１５４の内部においてｐ⁺型コンタクト領域１５３に接し、ｐ⁺型コンタクト領域１５３を介してｐ型ウェル領域１５１と電気的に接続されている。エミッタ電極１２２は、アルミニウムを主成分とする例えばアルミニウムシリコン（Ａｌ－Ｓｉ）電極である。符号１１２，１１３は、それぞれＭＯＳゲート１２０のｐ型ベース領域およびｐ⁺型コンタクト領域である。符号１０８，１０９，１２８は、それぞれｎ型フィールドストップ領域、ｐ⁺型コレクタ領域およびコレクタ電極である。

すなわち、活性領域１０１とゲートランナー部１０４との間に、ｐ⁺型コンタクト領域１５３のほぼ全面を露出する１つのコンタクトホール１５４が設けられている。当該コンタクトホール１５４に、ｐ⁺型コンタクト領域１５３とエミッタ電極１２２との１つのコンタクト（電気的接触部）１５０が形成されている。コンタクト１５０は、略矩形状（不図示）に活性領域１０１の周囲を囲む。コンタクト１５０は、ＩＧＢＴのターンオフ時にエッジ終端領域１０２に発生する少数キャリアである正孔をエミッタ電極１２２へ引き抜く機能を有する。以下、エッジ終端領域１０２の、コンタクト１５０が配置された部分をキャリア引き抜き領域１０５とする。このコンタクト１５０を設けることで、スイッチング時にエッジ終端領域１０２に溜まったキャリアを引き抜くことで、破壊を防止する。

また、動作時の少数キャリアの挙動を制御したＩＧＢＴとして、ｎ^-型ドリフト領域よりも不純物濃度の高いｎ型キャリア蓄積領域を備えた装置が提案されている（例えば、下記特許文献５～７参照。）。図１９は、従来の半導体装置の別の構造を示す断面図である。図１９は、下記特許文献５の図１である。図１９に示す従来の半導体装置は、ＩＧＢＴを設けたＩＧＢＴ素子領域２０１と、ダイオードを設けたダイオード素子領域２０２と、ＩＧＢＴ素子領域２０１とダイオード素子領域２０２との間の境界領域２０３と、を同一の半導体基板２１０に内蔵した逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。

境界領域２０３には、ＩＧＢＴのｐ型ベース領域２１１およびダイオードのｐ型領域２１２’に接するｐ型ウェル領域２１３が設けられている。ダイオードのｐ型領域２１２’は、ｐ⁺型アノード領域２１２を介してアノード電位に固定されている。境界領域２０３のｐ型ウェル領域２１３は、ＩＧＢＴのｐ型ベース領域２１１およびダイオードのｐ型領域２１２’よりも半導体基板２１０のエミッタ側の主面からコレクタ側へ深くまで達し、ＩＧＢＴ素子領域２０１とダイオード素子領域２０２とを分離する。ＩＧＢＴのｐ型ベース領域２１１の内部および境界領域２０３のｐ型ウェル領域２１３の内部に、それぞれフローティング電位の第１，２ｎ型キャリア蓄積領域２２１，２２２が設けられている。

第１ｎ型キャリア蓄積領域２２１は、ＩＧＢＴのｐ型ベース領域２１１の、エミッタ側の部分２１１ａとコレクタ側の部分２１１ｂとの間に、両部分２１１ａ，２１１ｂに接して設けられている。第２ｎ型キャリア蓄積領域２２２は、境界領域２０３のｐ型ウェル領域２１３の内部の所定深さに設けられ、当該ｐ型ウェル領域２１３を半導体基板２１０の主面に平行な方向に貫通する。第２ｎ型キャリア蓄積領域２２２の一方の端部は、ＩＧＢＴ素子領域２０１の第１ｎ型キャリア蓄積領域２２１に接するまでＩＧＢＴ素子領域２０１側へ延在している。第２ｎ型キャリア蓄積領域２２２の他方の端部は、ダイオードのｐ型領域２１２’の内部に達している。符号２０４はエッジ終端領域である。

図１９に示す従来のＲＣ－ＩＧＢＴでは、ＩＧＢＴ動作時、第１ｎ型キャリア蓄積領域２２１によって、ｎ^-型ドリフト領域２１４の、ｐ型ベース領域２１１との境界付近の正孔密度が高くなる。かつ、第２ｎ型キャリア蓄積領域２２２によって、ＩＧＢＴ素子領域２０１のｎ^-型ドリフト領域２１４からダイオード素子領域２０２側への正孔の移動が抑制される。これによって、ＩＧＢＴのオン電圧が低減される。また、ダイオード動作時、第２ｎ型キャリア蓄積領域２２２によって、境界領域２０３のｎ^-型ドリフト領域２１４に正孔が蓄積されることが抑制される。このため、ダイオードの逆回復時に逆回復電流が小さくなり、ダイオードの逆回復時の素子破壊が抑制される。

下記特許文献６では、活性領域のＩＧＢＴのｐ型ベース領域の内部と、エッジ終端領域のｐ型リサーフ層の内部と、にそれぞれｎ型キャリア蓄積領域が設けられている。これらｎ型キャリア蓄積領域は、それぞれｐ型ベース領域の内部およびｐ型リサーフ層の内部の所定深さにおいて半導体基板の主面に平行な方向に延在し、互いに接する。ＩＧＢＴのｐ型ベース領域の内部のｎ型キャリア蓄積領域によって、ｐ型ベース領域内の正孔濃度が上昇し、ＩＧＢＴのオン電圧が低減される。ｐ型リサーフ層の内部のｎ型キャリア蓄積領域によって、アバランシェ発生時に、ｎ^-型ドリフト領域とｐ型リサーフ層との間がチャージアンバランスになることが抑制され、ＩＧＢＴの耐圧変動が小さく抑えられる。

下記特許文献７では、ＩＧＢＴのｐ型ベース領域の内部と、ダイオードのｐ型アノード領域の内部と、エッジ終端領域のｐ型拡散領域で構成された耐圧構造の内部と、にそれぞれｎ型キャリア蓄積領域が設けられている。ｐ型ベース領域の内部のｎ型キャリア蓄積領域によって、ｐ型ベース領域内の正孔濃度が高くなり、ＩＧＢＴのオン電圧が低減される。ｐ型アノード領域の内部のｎ型キャリア蓄積領域によって、ダイオード領域における正孔の注入量および排出量が均一化され、ダイオードのリカバリ耐量が高くなる。耐圧構造の内部のｎ型キャリア蓄積領域によって、ダイオードのリカバリ時に耐圧構造付近に流れる電流が不均一になることが抑制され、電流集中による破壊が抑制される。

国際公開第２０１３／０３５８１８号 特表２００９－５３２８８０号公報 国際公開第２０１３／１３２５６８号 特開２００９－２０００９８号公報 国際公開第２０１０／１４３２８８号 特開２００８－２２７２３７号公報 特開２０１３－０２１１０４号公報

上述した従来の半導体装置（図１０，１１参照）では、エッジ終端領域１０２の幅ｗ１０１を狭くしたり、半導体基板１１０の厚さｔ１０１を薄くした場合、また、隣り合うゲートトレンチ（ＭＯＳゲート１２０を埋め込んだトレンチ）の間隔が狭い場合、エッジ終端領域１０２の耐圧が低下し、活性領域１０１の耐圧よりも下回りやすくなるため、エッジ終端領域１０２でアバランシェ電流が発生する。具体的には、例えば、エッジ終端領域１０２の幅ｗ１０１を３００μｍ以下程度とし、半導体基板１１０の厚さｔ１０１を８０μｍ以下とした場合である。

このような問題を回避するために、キャリア引き抜き領域１０５のコンタクト１５０の幅ｗ１０２を広くした場合、キャリア引き抜き領域１０５のコンタクト１５０のコンタクト抵抗Ｒａ’が、活性領域１０１のＭＯＳゲート１２０のｎ⁺型エミッタ領域（不図示）
およびｐ⁺型コンタクト領域１１３とエミッタ電極１２２とのコンタクト１２７のコンタクト抵抗Ｒｂ’よりも低くなる。このため、ＩＧＢＴのターンオフ時にエッジ終端領域１０２で発生し活性領域１０１側へ向かって流れるアバランシェ時に発生した正孔電流（白抜き矢印：アバランシェ電流）１６０はｐ型ウェル領域１５１からエミッタ電極１２２へ引き抜かれやすく、ゲートランナー１４２と、電流引き抜き部となるコンタクトホール（以下、電流引き抜き部とする）１５４と、の境界付近で電流集中しやすくなる。

エッジ終端領域１０２で発生した正孔電流１６０がゲートランナー１４２と電流引き抜き部１５４との境界付近に集中すると、素子全体のアバランシェ耐量が低下しやすい。例えば、ブリッジ回路を構成する２つのＩＧＢＴを交互にオン・オフさせることでモータなどの誘導負荷（Ｌ負荷）を可動させる場合、ターンオフしたＩＧＢＴに、誘導負荷のインダクタンス成分による過渡電圧がかかる。このため、エッジ終端領域１０２に生じた正孔電流１６０がゲートランナー１４２と電流引き抜き部１５４との境界付近に集中し、キャリア引き抜き領域１０５で電流が集中してＩＧＢＴが破壊に至る。

また、ブリッジ回路を構成する２つのＩＧＢＴがともにオンした状態になった場合、当該ＩＧＢＴに流れる短絡電流は定格電流の５倍～８倍となる。このため、ＩＧＢＴの電流変化率ｄｉ／ｄｔが高くなり、短絡電流を遮断したときにＩＧＢＴにかかるサージ電圧の電圧値が跳ね上がりやすい。このサージ電圧によりＩＧＢＴが自己クランプしてターンオフしアバランシェ状態が続くことで、エッジ終端領域１０２に生じた正孔電流１６０がゲートランナー１４２と電流引き抜き部１５４との境界付近に集中し、キャリア引き抜き領域１０５でＩＧＢＴが破壊に至る。

この発明は、上述した従来技術による問題点を解消するため、エッジ終端領域のアバランシェ耐量を向上させることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板に、主電流が流れる活性領域が設けられている。終端領域は、前記活性領域の周囲を囲む。前記活性領域において、前記半導体基板の第１主面側の表面層に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記終端領域において、前記半導体基板の第１主面側の表面層に、第２導電型の第４半導体領域が選択的に設けられている。第１導電型の第５半導体領域は、前記半導体基板の、前記第１半導体領域および前記第４半導体領域以外の領域である。ゲート絶縁膜は、前記第１半導体領域の、前記第５半導体領域と前記第２半導体領域の間の領域に接して設けられている。ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。前記半導体基板の第１主面上に、層間絶縁膜が設けられている。前記層間絶縁膜は、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域および前記ゲート電極を覆う。第１コンタクトホールは、前記層間絶縁膜に開口され、前記第２半導体領域および前記第３半導体領域を露出する。複数の第２コンタクトホールは、前記層間絶縁膜に開口され、それぞれ前記第４半導体領域を選択的に露出する。第１金属膜は、前記第２コンタクトホールの内壁に沿って設けられ、前記半導体基板とオーミック接触する。第２金属膜は、前記第２コンタクトホールの内部において前記第１金属膜の上に埋め込まれている。第１電極は、前記層間絶縁膜の上に設けられている。前記第１電極は、前記第１コンタクトホールにおいて前記第２半導体領域および前記第３半導体領域を介して前記第１半導体領域に電気的に接続され、かつ前記第２コンタクトホールにおいて前記第２金属膜および前記第１金属膜を介して前記第４半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記終端領域において、前記半導体基板の第１主面上に絶縁層を介してゲートランナーが設けられている。前記ゲートランナーは、深さ方向に前記絶縁層を挟んで前記第４半導体領域と対向する。前記ゲートランナーには、前記ゲート電極が電気的に接続されている。複数の前記第２コンタクトホールは、前記活性領域と前記終端領域との境界から前記ゲートランナーまでの間に設けられている。前記活性領域と前記終端領域との境界から前記ゲートランナーまでの間の距離は、５μｍ以上である。

また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の内部に選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域をさらに備える。前記第１電極は、前記第２コンタクトホールにおいて前記第２金属膜、前記第１金属膜および前記第６半導体領域を介して前記第４半導体領域に電気的に接続されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の内部に選択的に設けられた、前記第３半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域をさらに備える。前記第１電極は、前記第１コンタクトホールにおいて前記第７半導体領域および前記第３半導体領域を介して前記第１半導体領域に電気的に接続されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記半導体基板の第１主面と前記第５半導体領域との間に設けられている。前記第３半導体領域は、前記半導体基板の第１主面と前記第１半導体領域との間に設けられている。前記第７半導体領域は、前記半導体基板の第１主面と前記第３半導体領域との間に設けられている。前記第３半導体領域および前記第７半導体領域は、前記第５半導体領域に接していないことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記活性領域の外周に沿って前記活性領域の周囲を囲む。複数の前記第２コンタクトホールは、前記活性領域の外周に沿って延びるストライプ状のレイアウトに配置され、前記活性領域の周囲を囲むことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２コンタクトホールの幅は、０．３μｍ以上１．０μｍ以下であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第２コンタクトホールの間の幅は、前記第２コンタクトホールの幅と同じであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１電極は、前記第２半導体領域および前記第３半導体領域にオーミック接触していることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１金属膜は、前記第１コンタクトホールの内壁に沿って設けられている。前記第２金属膜は、前記第１コンタクトホールの内部において前記第１金属膜の上に埋め込まれていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１金属膜は、チタンを主成分とすることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２金属膜は、タングステンを主成分とすることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の上面から前記第５半導体領域に達するトレンチをさらに備える。前記ゲート絶縁膜は、前記トレンチの内壁に沿って設けられている。前記ゲート電極は、前記トレンチの内部において前記ゲート絶縁膜の内側に埋め込まれていることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板に、主電流が流れる活性領域が設けられている。終端領域は、前記活性領域の周囲を囲む。前記活性領域において、前記半導体基板の第１主面側の表面層に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記終端領域において、前記半導体基板の第１主面側の表面層に、第２導電型の第４半導体領域が選択的に設けられている。第１導電型の第５半導体領域は、前記半導体基板の、前記第１半導体領域および前記第４半導体領域以外の領域である。ゲート絶縁膜は、前記第１半導体領域の、前記第５半導体領域と前記第２半導体領域の間の領域に接して設けられている。ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。前記半導体基板の第１主面上に、層間絶縁膜が設けられている。前記層間絶縁膜は、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域および前記ゲート電極を覆う。第１コンタクトホールは、前記層間絶縁膜に開口され、前記第２半導体領域および前記第３半導体領域を露出する。複数の第２コンタクトホールは、前記層間絶縁膜に開口され、それぞれ前記第４半導体領域を選択的に露出する。第１金属膜は、前記第２コンタクトホールの内壁に沿って設けられ、前記半導体基板とオーミック接触する。第２金属膜は、前記第２コンタクトホールの内部において前記第１金属膜の上に埋め込まれている。第１電極は、前記層間絶縁膜の上に設けられている。前記第１電極は、前記第１コンタクトホールにおいて前記第２半導体領域および前記第３半導体領域を介して前記第１半導体領域に電気的に接続され、かつ前記第２コンタクトホールにおいて前記第２金属膜および前記第１金属膜を介して前記第４半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記第１半導体領域と前記第５半導体領域との間に、前記第５半導体領域よりも不純物濃度の高い第１導電型の第８半導体領域が設けられている。

また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の内部に、前記半導体基板の第１主面から離して、深さ方向に前記第２コンタクトホールに対向する、前記第５半導体領域よりも不純物濃度の高い第１導電型の第９半導体領域をさらに備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記終端領域において、前記半導体基板の第１主面上に絶縁層を介して設けられ、深さ方向に前記絶縁層を挟んで前記第４半導体領域と対向する、前記ゲート電極が電気的に接続されたゲートランナーをさらに備える。前記第９半導体領域は、前記活性領域側から前記ゲートランナー側へ延在し、前記ゲートランナーよりも前記活性領域側で終端していることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第９半導体領域は、前記半導体基板の第１主面から前記第８半導体領域と同じ深さに位置することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第９半導体領域は、前記半導体基板の第１主面から前記第８半導体領域よりも浅い深さに位置することを特徴とする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板に、主電流が流れる活性領域が設けられている。終端領域は、前記活性領域の周囲を囲む。前記活性領域において、前記半導体基板の第１主面側の表面層に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記終端領域において、前記半導体基板の第１主面側の表面層に、第２導電型の第４半導体領域が選択的に設けられている。第１導電型の第５半導体領域は、前記半導体基板の、前記第１半導体領域および前記第４半導体領域以外の領域である。ゲート絶縁膜は、前記第１半導体領域の、前記第５半導体領域と前記第２半導体領域の間の領域に接して設けられている。ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。前記半導体基板の第１主面上に、層間絶縁膜が設けられている。前記層間絶縁膜は、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域および前記ゲート電極を覆う。第１コンタクトホールは、前記層間絶縁膜に開口され、前記第２半導体領域および前記第３半導体領域を露出する。複数の第２コンタクトホールは、前記層間絶縁膜に開口され、それぞれ前記第４半導体領域を選択的に露出する。第１金属膜は、前記第２コンタクトホールの内壁に沿って設けられ、前記半導体基板とオーミック接触する。第２金属膜は、前記第２コンタクトホールの内部において前記第１金属膜の上に埋め込まれている。第１電極は、前記層間絶縁膜の上に設けられている。前記第１電極は、前記第１コンタクトホールにおいて前記第２半導体領域および前記第３半導体領域を介して前記第１半導体領域に電気的に接続され、かつ前記第２コンタクトホールにおいて前記第２金属膜および前記第１金属膜を介して前記第４半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記第１半導体領域と前記第５半導体領域との間に、第１導電型の第８半導体領域が設けられている。前記第８半導体領域は、前記第５半導体領域よりも不純物濃度が高い。前記第４半導体領域の内部に、前記半導体基板の第１主面から離れて、第１導電型の第９半導体領域が設けられている。前記第９半導体領域は、深さ方向に前記第２コンタクトホールに対向する。前記第９半導体領域は、前記第５半導体領域よりも不純物濃度が高い。前記第９半導体領域は、前記半導体基板の第１主面から前記第８半導体領域よりも浅い深さに位置する。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の上面から前記第５半導体領域に達するトレンチをさらに備える。前記ゲート絶縁膜は、前記トレンチの内壁に沿って設けられている。前記ゲート電極は、前記トレンチの内部において前記ゲート絶縁膜の内側に埋め込まれている。前記トレンチは、前記半導体基板の第１主面に平行な方向に延びるストライプ状に配置されている。すべての隣り合う前記トレンチ間に前記第２半導体領域が設けられていることを特徴とする。

上述した発明によれば、終端領域の第４半導体領域と第１電極とのコンタクト（電気的接触部）のコンタクト抵抗を、活性領域のＭＯＳゲートの第３半導体領域（第２導電型コンタクト領域）と第１電極とのコンタクトのコンタクト抵抗よりも高くすることができる。このため、ＭＯＳゲート型半導体装置のターンオフ時に終端領域で発生して活性領域側へ向かって流れる正孔電流を、主に活性領域のＭＯＳゲートのコンタクトから第１電極へ引き抜くことができる。これにより、ＭＯＳゲート型半導体装置のターンオフ時に終端領域で発生した正孔電流が終端領域の、第１電極の電位を有する第４半導体領域に集中することを抑制することができる。

本発明にかかる半導体装置によれば、ＩＧＢＴのエッジ終端領域のアバランシェ耐量を向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置を半導体基板（半導体チップ）のおもて面側から見たレイアウトを示す平面図である。 図１の一部を拡大して示す平面図である。 実施の形態１にかかる半導体装置の構造を示す断面図である。 図３のキャリア引き抜き領域を拡大して示す断面図である。 図３のキャリア引き抜き領域を拡大して示す断面図である。 図３のキャリア引き抜き領域を拡大して示す断面図である。 図３のキャリア引き抜き領域を拡大して示す断面図である。 実施の形態１にかかる半導体装置のターンオフ時の正孔電流の流れを示す説明図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 温度とアバランシェ耐量との関係を示す特性図である。 従来の半導体装置の構造を示す断面図である。 図１０のキャリア引き抜き領域を拡大して示す断面図である。 図１０の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 実施の形態６にかかる半導体装置の構造を示す断面図である。 従来の半導体装置の別の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、トレンチゲート型ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板（半導体チップ）のおもて面側から見たレイアウトを示す平面図である。図２は、図１の一部を拡大して示す平面図である。図３は、実施の形態１にかかる半導体装置の構造を示す断面図である。図４Ａ，４Ｂ，５，６は、図３のキャリア引き抜き領域を拡大して示す断面図である。図７は、実施の形態１にかかる半導体装置のターンオフ時の正孔電流（アバランシェ電流）の流れを示す説明図である。

図２は、図１の矩形枠Ａで囲む部分であり、活性領域１およびエッジ終端領域２の各一部を、活性領域１とエッジ終端領域２との境界付近からチップ端部にわたって示している。図２では、ゲートランナー部４およびキャリア引き抜き領域５における層間絶縁膜２１（ハッチング部分）と、ゲートランナー部４のゲートランナー４２（縦破線間の部分）と、キャリア引き抜き領域５のコンタクト（電気的接触部）５０と、のレイアウトを示す。

また、図２では、活性領域１および耐圧構造部３の各部と、ゲートランナー部４およびキャリア引き抜き領域５における電極パッド（エミッタ電極（第１電極）２５）およびポリイミド保護膜２６と、を図示省略する。図２の切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’は、複数のトレンチ１５の各内部に設けられたゲート絶縁膜１６およびゲート電極１７を通る切断線である。

具体的には、例えば半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延びるストライプ状にトレンチ１５が配置されている場合、図２の切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’は、半導体基板１０のおもて面に平行で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに平行な切断線である。かつ、図２の切断線Ｂ－Ｂ’はｎ⁺型エミッタ領域２９を通らない切断線であり、切断線Ｃ－Ｃ’はｎ⁺型エミッタ領域２９を通る切断線である。

例えば、トレンチ１５が第１方向Ｘに延びるストライプ状に配置され、ｎ⁺型エミッタ領域２９とｐ⁺型コンタクト領域１３とが第１方向Ｘに交互に繰り返し配置されているとする。この場合、図２の切断線Ｂ－Ｂ’における断面構造と、切断線Ｃ－Ｃ’における断面構造と、が第１方向Ｘに交互に繰り返し配置される。図３には、図２の切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’における各断面構造を示す。また、図３には、活性領域１のＭＯＳゲート２０およびキャリア引き抜き領域５を簡略化して示す。

図４Ａ，４Ｂには、図３のキャリア引き抜き領域を拡大して示す。すなわち、図４Ａは、図２の切断線Ｂ－Ｂ’における断面構造の一部である。図４Ｂは、図２の切断線Ｃ－Ｃ’における断面構造の一部である。図５，６は、図２の切断線Ｂ－Ｂ’における断面構造の一部の別の一例である。すなわち、図５，６には、図４Ａのキャリア引き抜き領域５の断面構造と異なる別の一例を示す。

図１～３，４Ａ，４Ｂに示す実施の形態１にかかる半導体装置は、ｎ^-型ドリフト領域（第５半導体領域）１１となるｎ^-型の半導体基板１０に活性領域１およびエッジ終端領域２を有する縦型ＩＧＢＴである。ＩＧＢＴが耐圧６００Ｖクラスである場合には、半導体基板１０の厚さｔ１は、例えば６０μｍ～８０μｍ程度であってもよい。活性領域１は、例えば略矩形状の平面形状を有し、半導体基板１０の中央部に設けられている。活性領域１は、素子（ＩＧＢＴ）がオン状態のときに主電流が流れる領域である。

活性領域１には、半導体基板１０のおもて面側に、一般的なトレンチゲート構造のＭＯＳゲート２０が１つ以上設けられている。１つのＭＯＳゲート２０でＩＧＢＴの１つの単位セル（素子の構成単位）が構成される。ＭＯＳゲート２０は、ｐ型ベース領域（第１半導体領域）１２、ｎ⁺型エミッタ領域（第２半導体領域）２９、ｐ⁺型コンタクト領域（第３半導体領域）１３、トレンチ１５、ゲート絶縁膜１６およびゲート電極１７からなる。

ｐ型ベース領域１２は、活性領域１の全体にわたって、半導体基板１０のおもて面の表面層に設けられている。ｐ型ベース領域１２の深さｄ１は、例えば２μｍ～３μｍ程度であってもよい。半導体基板１０の、ｐ型ベース領域１２、後述するｐ⁺型コレクタ領域１９、フィールドリミッティングリング３１およびｎ⁺型ストッパー領域３５以外の部分がｎ^-型ドリフト領域１１である。

ｎ⁺型エミッタ領域２９およびｐ⁺型コンタクト領域１３は、それぞれｐ型ベース領域１２の表面領域（半導体基板１０のおもて面の表面層）に選択的に設けられている。ｎ⁺型エミッタ領域２９は、トレンチ１５の側壁のゲート絶縁膜１６を挟んでゲート電極１７と対向していればよく、その配置は種々変更可能である。例えば、トレンチ１５が第１方向Ｘに延びるストライプ状に配置されている場合、ｎ⁺型エミッタ領域２９とｐ⁺型コンタクト領域１３とが第１方向Ｘに交互に繰り返し配置されていてもよい。ｎ⁺型エミッタ領域２９が配置された部分を図４Ｂに示す（図１７においても同様）。

活性領域１の、キャリア引き抜き領域５に近い部分において、ｐ型ベース領域１２の表面領域には、ｐ⁺型コンタクト領域１３（図５，６においてはｐ⁺型コンタクト領域１３およびｐ⁺⁺型表面インプラ領域１４）のみが設けられ、ｎ⁺型エミッタ領域２９は設けられていない。活性領域１の、キャリア引き抜き領域５に近い部分とは、例えばトレンチ１５が第１方向Ｘに延びるストライプ状に配置されている場合、隣り合うトレンチ１５間（メサ領域）の第１方向Ｘの両端部付近、および、第１方向Ｘと直交する方向（第２方向Ｙ）に最も外側に配置された数個のメサ領域である。

すなわち、第１方向Ｘに延びるストライプ状にトレンチ１５が配置されている場合、第２方向Ｙに最も外側に配置された数個のメサ領域において、ｐ型ベース領域１２の表面領域には、ｐ⁺型コンタクト領域１３およびｐ⁺⁺型表面インプラ領域１４のみが第１方向Ｘに延在している。第２方向Ｙに最も外側に配置された数個のメサ領域以外の残りのメサ領域には、第１方向Ｘの両端部付近にｐ⁺型コンタクト領域１３およびｐ⁺⁺型表面インプラ領域１４のみが第１方向Ｘに延在し、第１方向Ｘの両端部付近よりも第１方向Ｘに中央部寄りの部分にｎ⁺型エミッタ領域２９が設けられている（図４Ｂ）。

活性領域１の、キャリア引き抜き領域５に近い部分にｎ⁺型エミッタ領域２９を設けない理由は、次の２点である。１つの目の理由は、ｎ⁺型エミッタ領域２９を形成するためのイオン注入用マスクを形成する際に、イオン注入用マスクよりも先に半導体基板１０のおもて面上に形成されたゲートランナー４２等のポリシリコン層によって当該イオン注入用マスクに凹凸が生じる。このイオン注入用マスクの凹凸によって、ポリシリコン層に近い部分で、ｎ⁺型エミッタ領域２９のレイアウトにばらつきが生じる虞があるからである。２つ目の理由は、活性領域１のｎ⁺型エミッタ領域２９を設けないメサ領域のコンタクトを、キャリア引き抜き領域５のコンタクト５０と同様に機能させることができ、エッジ終端領域２の耐圧低下を抑制することができるからである。

ｐ⁺型コンタクト領域１３の深さｄ２１は、例えば０．４μｍ～０．６μｍ程度と浅いことがよい。その理由は、一般的に、ｐ⁺型コンタクト領域１３の深さｄ２１を浅くするほど、半導体基板１０のおもて面に近い部分でｐ⁺型コンタクト領域１３の不純物濃度がピーク値（最大値）を示すため、活性領域１のｐ⁺型コンタクト領域１３，６１とバリアメタル（第１金属膜）２３とのコンタクト２７のコンタクト抵抗Ｒｂ（後述する図７参照）を低くして所定の抵抗値を確保しやすいからである。

ｐ⁺型コンタクト領域１３’の深さｄ２１’が０．６μｍを超える例えば１．０μｍ程度である場合（図５）、ｐ⁺型コンタクト領域１３’の深さｄ２１’が０．６μｍ程度である場合と比べて、半導体基板１０のおもて面から深い位置でｐ⁺型コンタクト領域１３の不純物濃度がピーク値を示す。かつ、ｐ⁺型コンタクト領域１３’の深さｄ２１’が０．６μｍ程度である場合と比べて、ｐ⁺型コンタクト領域１３の不純物濃度のピーク値が低くなる。

すなわち、ｐ⁺型コンタクト領域１３’の深さｄ２１’を０．６μｍ超とした場合、ｐ⁺型コンタクト領域１３’の所定のコンタクト抵抗Ｒｂが得られない虞がある。かつ、活性領域１のラッチアップ耐量が低下する虞がある。このため、ｐ⁺型コンタクト領域１３’の各コンタクトホール（第１コンタクトホール）２２に露出する部分に、それぞれｐ⁺⁺型領域（以下、ｐ⁺⁺型表面インプラ領域（第７半導体領域）とする）１４を設けることが好ましい（図５）。これによって、ｐ⁺型コンタクト領域１３’の表面領域のｐ型不純物濃度を高くすることができる。

ｐ⁺⁺型表面インプラ領域１４は、例えば、次のように形成される。層間絶縁膜２１に、層間絶縁膜２１を深さ方向Ｚに貫通して半導体基板１０のおもて面に達するコンタクトホール２２を形成する。深さ方向Ｚとは、半導体基板１０のおもて面から裏面に向かう方向である。そして、ｐ⁺型コンタクト領域１３’の表面領域に、層間絶縁膜２１のコンタクトホール２２から例えば２フッ化ボロン（ＢＦ₂）等のｐ型不純物を高不純物濃度にイオン注入する。その後、イオン注入したｐ型不純物を、例えば６００℃～９００℃程度での熱処理によりほぼ拡散させないで活性化させる。このようにして、ｐ⁺型コンタクト領域１３’の表面領域に深さの浅いｐ⁺⁺型表面インプラ領域１４が形成可能である。

隣り合うｐ⁺⁺型表面インプラ領域１４同士が接していてもよい。また、ｐ⁺型コンタクト領域１３の深さｄ２１が０．６μｍ程度と浅い場合においても（図４）、ｐ⁺型コンタクト領域１３の内部にｐ⁺⁺型表面インプラ領域１４を設けてもよい。

ｐ⁺⁺型表面インプラ領域１４を設けることで、活性領域１のＭＯＳゲート２０のコンタクト２７の所定のコンタクト抵抗Ｒｂと、活性領域１の所定のラッチアップ耐量と、を確保することができる。ｐ⁺型コンタクト領域１３，１３’に代えて、ｐ型ベース領域１２の各コンタクトホール２２に露出する部分のみにそれぞれｐ⁺型コンタクト領域６１が設けられていてもよいし、さらに、このｐ⁺型コンタクト領域６１の内部にｐ⁺⁺型表面インプラ領域６２が設けられていてもよい（図６）。

トレンチ１５は、ｎ⁺型エミッタ領域２９およびｐ型ベース領域１２を貫通してｎ^-型ドリフト領域１１に達する。トレンチ１５は、半導体基板１０のおもて面に平行な方向（第１方向Ｘ）に延びるストライプ状のレイアウトに設けられていてもよいし、半導体基板１０のおもて面側から見てマトリクス状のレイアウトに設けられていてもよい。ゲート電極１７は、トレンチ１５の内部に、ゲート絶縁膜１６を介して設けられている。トレンチ１５の深さｄ２は、例えば３μｍ～８μｍ程度であってもよい。

ｎ^-型ドリフト領域１１の内部において、ｐ⁺型コレクタ領域１９側には、活性領域１からエッジ終端領域２にわたって、ｎ型フィールドストップ領域１８が設けられていてもよい。ｎ型フィールドストップ領域１８は、ＩＧＢＴのオフ時にｐ型ベース領域１２とｎ^-型ドリフト領域１１とのｐｎ接合からｐ⁺型コレクタ領域１９側へ伸びる空乏層がｐ⁺型コレクタ領域１９に達することを抑制する機能を有する。

ｎ型フィールドストップ領域１８は、半導体基板１０の裏面からｐ⁺型コレクタ領域１９よりも深い位置に配置されていればよく、ｐ⁺型コレクタ領域１９に接していてもよい。また、ｎ型フィールドストップ領域１８は、半導体基板１０の裏面から異なる深さで複数配置されていてもよい。図３には、半導体基板１０の裏面から深い１つのｎ型フィールドストップ領域１８を配置した場合を示す。

層間絶縁膜２１は、ゲート電極１７、後述するゲートランナー４２およびポリシリコン電極３３を覆うように、半導体基板１０のおもて面の全面にわたって設けられている。層間絶縁膜２１には、ｎ⁺型エミッタ領域２９およびｐ⁺型コンタクト領域１３を露出するコンタクトホール２２が設けられている。コンタクトホール２２は、半導体部（シリコン（Ｓｉ）部、すなわち半導体基板１０）を若干除去して、層間絶縁膜２１と半導体基板１０との界面から半導体基板１０側に突出するように設けられていてもよい。

層間絶縁膜２１の表面からコンタクトホール２２の内壁（層間絶縁膜２１の側面および半導体基板１０のおもて面）に沿って、バリアメタル２３が設けられている。バリアメタル２３は、半導体部との密着性が高く、かつ半導体部とのオーミック接触する金属からなる。具体的には、バリアメタル２３は、例えばチタン（Ｔｉ）膜であってもよいし、チタン膜および窒化チタン（ＴｉＮ）膜を順に積層した金属積層膜であってもよい。

バリアメタル２３上には、コンタクトホール２２の内部を埋め込むようにコンタクトプラグ（第２金属膜）２４が設けられている。コンタクトプラグ２４は、例えば、埋め込み性の高いタングステン（Ｗ）を材料とする金属膜である。エミッタ電極２５は、活性領域１において半導体基板１０のおもて面全面に設けられている。エミッタ電極２５は、コンタクトプラグ２４およびバリアメタル２３を介してｎ⁺型エミッタ領域２９およびｐ⁺型コンタクト領域１３に電気的に接続され、ｐ⁺型コンタクト領域１３を介してｐ型ベース領域１２に電気的に接続されている。

このようにコンタクトホール２２の内部に埋め込んだコンタクトプラグ２４およびバリアメタル２３を介してエミッタ電極２５と半導体部とを電気的に接続した電極構造とすることで、トレンチピッチ（トレンチ１５を配置する間隔）を狭くすることができる。また、エミッタ電極２５は、後述するようにキャリア引き抜き領域５に延在している。エミッタ電極２５は、層間絶縁膜２１によりゲート電極１７と電気的に絶縁されている。

エミッタ電極２５は、アルミニウムを主成分とする例えばアルミニウムシリコン（Ａｌ－Ｓｉ）電極である。半導体基板１０の裏面の表面層には、活性領域１からエッジ終端領域２にわたって一様な厚さでｐ⁺型コレクタ領域１９が設けられている。コレクタ電極（第２電極）２８は、半導体基板１０の裏面の裏面全面に設けられ、ｐ⁺型コレクタ領域１９に電気的に接続されている。

エッジ終端領域２は、活性領域１と半導体基板１０の側面（チップ端部）との間の領域であり、活性領域１の周囲を囲むように配置される。エッジ終端領域２は、活性領域１からエッジ終端領域２に拡がる空乏層を拡大するように電界を調整し、素子全体の耐圧を保持する。耐圧とは、アバランシェ電流が発生する時の電圧である。エッジ終端領域２の幅ｗ１は、例えば２００μｍ～３００μｍ以下程度であってもよい。

エッジ終端領域２には、耐圧構造３０が設けられている。ここでは、耐圧構造３０として、フィールドリミッティングリング３１、フィールドプレート３２、ｎ⁺型ストッパー領域３５およびストッパー電極３７を設けた場合を例に説明するが、これに限らず、耐圧構造３０は設計条件に応じて種々変更可能である。以下、エッジ終端領域２の、耐圧構造３０が配置された部分を耐圧構造部３とする。

耐圧構造部３は、後述するｐ型ウェル領域（第４半導体領域）５１の外側（チップ端部側）の端部からチップ端部までの領域である。フィールドリミッティングリング３１は、フローティング（電位的に浮遊）のｐ型領域であり、耐圧構造部３において半導体基板１０のおもて面の表面層に互いに離して複数設けられている。複数のフィールドリミッティングリング３１は、ｐ型ウェル領域５１と離して設けられ、ｐ型ウェル領域５１の外周に沿った略矩形状にｐ型ウェル領域５１の周囲を囲む。

また、耐圧構造部３において、半導体基板１０のおもて面の表面層には、フィールドリミッティングリング３１よりも外側に、フィールドリミッティングリング３１と離して、ｎ⁺型ストッパー領域３５が選択的に設けられている。ｎ⁺型ストッパー領域３５は、略最も外側のフィールドリミッティングリング３１の外周に沿った略矩形状に当該フィールドリミッティングリング３１の周囲を囲む。ｎ⁺型ストッパー領域３５は、チップ端部に露出されている。

各フィールドリミッティングリング３１上に、それぞれ互いに離して例えばポリシリコン（ｐｏｌｙ－Ｓｉ）電極３３が設けられていてもよい。ポリシリコン電極３３は、例えば、ゲートランナー４２を形成するために半導体基板１０上に堆積したポリシリコン層の一部を残すことで形成されてもよい。ポリシリコン電極３３およびｎ⁺型ストッパー領域３５はそれぞれ層間絶縁膜２１に覆われ、その一部が層間絶縁膜２１に設けられた各コンタクトホールに露出されている。

耐圧構造部３において、層間絶縁膜２１の各コンタクトホールの内部には、例えば、活性領域１のバリアメタル２３およびコンタクトプラグ２４と同様に、バリアメタルおよびコンタクトプラグが設けられていてもよい（バリアメタルおよびコンタクトプラグをまとめて符号３４を付す）。耐圧構造部３のバリアメタルおよびコンタクトプラグは、それぞれ、例えば、活性領域１のバリアメタル２３およびコンタクトプラグ２４と同時に形成されてもよい。

各フィールドリミッティングリング３１には、それぞれ、例えばポリシリコン電極３３、バリアメタルおよびコンタクトプラグを介して、フローティングの金属膜であるフィールドプレート３２が電気的に接続されている。各フィールドプレート３２は、それぞれ自身が電気的に接続されたフィールドリミッティングリング３１に沿って略矩形状にｐ型ウェル領域５１の周囲を囲む。

ｎ⁺型ストッパー領域３５には、バリアメタルおよびコンタクトプラグ（バリアメタルおよびコンタクトプラグをまとめて符号３６を付す）を介してストッパー電極３７が電気的に接続されている。ストッパー電極３７は、フィールドプレート３２と離して設けられ、コレクタ電極２８の電位に固定されている。また、ストッパー電極３７は、ｎ⁺型ストッパー領域３５と同様に略矩形状に最も外側のフィールドリミッティングリング３１の周囲を囲む。

活性領域１と耐圧構造部３との間には、半導体基板１０のおもて面上に、絶縁層４１を介して、例えばポリシリコンからなるゲートランナー４２が設けられている。ゲートランナー４２には、すべてのＭＯＳゲート２０のゲート電極１７が電気的に接続されている。
以下、エッジ終端領域２の、ゲートランナー４２が配置された部分をゲートランナー部４とする。ゲートランナー部４は、ゲートランナー４２の内側（活性領域１側）の端部からｐ型ウェル領域５１の外側の端部までの領域である。

ゲートランナー４２は、絶縁層４１により半導体基板１０と電気的に絶縁されている。
例えばＭＯＳゲート２０のゲート絶縁膜１６の形成時に、ゲートランナー部４にゲート絶縁膜１６を部分的に残して絶縁層４１としてもよい。ゲートランナー４２は、活性領域１の外周に沿った略矩形状に活性領域１の周囲を囲む。ゲートランナー４２は、層間絶縁膜２１により活性領域１のバリアメタル２３、コンタクトプラグ２４およびエミッタ電極２５と電気的に絶縁されている。

また、ゲートランナー４２は、ゲートランナー部４の層間絶縁膜２１に設けられたコンタクトホール４５に露出されている。ゲートランナー４２を露出するコンタクトホール４５には、例えば、活性領域１のバリアメタル２３およびコンタクトプラグ２４と同様に、バリアメタルおよびコンタクトプラグが設けられていてもよい（バリアメタルおよびコンタクトプラグをまとめて符号４３を付す）。ゲートランナー部４のバリアメタルおよびコンタクトプラグは、それぞれ、例えば、活性領域１のバリアメタル２３およびコンタクトプラグ２４と同時に形成されてもよい。

ゲートランナー４２には、バリアメタルおよびコンタクトプラグ（符号４３で示す層）
を介して、ゲート電位のゲート金属配線４４が電気的に接続されている。ゲート金属配線４４は、エミッタ電極２５と離して配置されている。図３には、ゲートランナー部４にゲートランナー４２が電気的に接続するようにゲート金属配線４４を配置した場合を示すが、ゲート金属配線４４の配置は種々変更可能である。例えば、図１には図示省略するが、ゲート金属配線４４は、活性領域１の周囲を囲むように配置されてもよい。

また、ゲートランナー４２は、図示省略する部分で、ゲート電位のゲートパッド４６（図３には不図示）に電気的に接続されている。ゲートパッド４６は、例えば略矩形状の平面形状を有し、エミッタ電極２５と離して配置されている（図１）。図１では、エミッタ電極２５を図示省略する。また、図１には、ゲートパッド４６を活性領域１からキャリア引き抜き領域５にまたがるように配置した場合を示すが、ゲートパッド４６は、例えば、活性領域１の中心もしくは、活性領域１の端部に配置してもよいし、活性領域１のコーナー部に配置してもよい。

耐圧構造部３とゲートランナー部４との境界から、活性領域１とエッジ終端領域２との境界にわたって、半導体基板１０のおもて面の表面層には、ｐ型ウェル領域５１が設けられている。ｐ型ウェル領域５１は、活性領域１において最も外側に配置されたトレンチ１５の外側の側壁に接してもよい。また、ｐ型ウェル領域５１は、活性領域１において最も外側に配置されたトレンチ１５の外側の側壁に接し、且つ最も外側に配置されたトレンチ１５と隣り合うトレンチ１５の間に設けられてもよい。ｐ型ウェル領域５１は、活性領域１の外周に沿った略矩形状に活性領域１の周囲を囲む。ｐ型ウェル領域５１とｎ^-型ドリフト領域１１とのｐｎ接合は、ＩＧＢＴのターンオフ時の電圧を活性領域１からエッジ終端領域２に伝達させる主接合部５２である。

ｐ型ウェル領域５１の深さｄ３は、ｐ型ベース領域１２の深さｄ１よりも深い。また、ｐ型ウェル領域５１の深さｄ３は、トレンチ１５の深さｄ２より深くてもよい。具体的には、ｐ型ウェル領域５１の深さｄ３は、最も深い部分で例えば３μｍ以上であることがよい。その理由は、ブリッジ回路を構成する２つのＩＧＢＴに本発明を適用し、当該２つのＩＧＢＴを交互にオン・オフさせることでモータなどの誘導負荷（Ｌ負荷）を可動させる場合に、誘導負荷（Ｌ負荷）のインダクタンス成分による後述するキャリア引き抜き領域５での電流集中を抑制することができるからである。

ｐ型ウェル領域５１の表面領域（半導体基板１０のおもて面の表面層）には、活性領域１とゲートランナー部４との間のほぼ全面にわたって、ｐ⁺型コンタクト領域５３が設けられている（図４Ａ，４Ｂ参照）。ｐ⁺型コンタクト領域５３は、活性領域１において最も外側に配置されたトレンチ１５の外側の側壁に接する。ｐ⁺型コンタクト領域５３は、略矩形状（不図示）に活性領域１の周囲を囲む。ｐ⁺型コンタクト領域５３の深さｄ２２は、例えば０．４μｍ～０．６μｍ程度と浅いことがよい。その理由は、次の通りである。

ｐ⁺型コンタクト領域５３は、例えば、活性領域１のｐ⁺型コンタクト領域１３と同時に形成される。この場合、ｐ⁺型コンタクト領域５３の深さｄ２２は、活性領域１のｐ⁺型コンタクト領域１３の深さｄ２１とほぼ同じとなる。このため、ｐ⁺型コンタクト領域５３の深さｄ２２を０．６μｍ超とした場合、活性領域１のｐ⁺型コンタクト領域１３の深さｄ２１も０．６μｍ超となる。これによって、ｐ⁺型コンタクト領域５３の深さに応じて活性領域１のｐ⁺型コンタクト領域１３の深さが浅くなると、活性領域１のｐ⁺型コンタクト領域１３で正孔電流の引き抜きが弱まり、上述したように活性領域１のラッチアップ耐量が低下する虞があるからである。

また、ｐ⁺型コンタクト領域５３の内部には、ｐ⁺⁺型表面インプラ領域は設けられていない。すなわち、活性領域１のｐ⁺型コンタクト領域１３’の深さｄ２１’を０．６μｍ超とすることで、ｐ⁺型コンタクト領域５３’の深さｄ２２’が０．６μｍ超となる場合においても（図５）、活性領域１のｐ⁺型コンタクト領域１３’の内部のみにｐ⁺⁺型表面インプラ領域１４が設けられる。このため、ｐ⁺型コンタクト領域５３’の深さｄ２２の表面深濃度が下がるため、ｐ⁺型コンタクト領域１３’の抵抗が増し、ラッチアップ耐量が低下するが、さらに表面にｐ⁺⁺型表面インプラ領域１４を形成することで、ｐ⁺型コンタクト領域１３’とのコンタクト抵抗が低くなり、ラッチアップ耐量を確保することができる。一方、後述するようにキャリア引き抜き領域５のコンタクト５０にｐ⁺⁺型表面インプラ領域１４を配置しなければ、コンタクト抵抗ＲａをＲｂよりも高くすることができる。

ｐ⁺型コンタクト領域５３，５３’に代えて、ｐ型ウェル領域５１の後述する各コンタクトホール（第２コンタクトホール）５４に露出する部分のみに、それぞれｐ⁺型コンタクト領域６３が設けられていてもよい（図６）。

層間絶縁膜２１の、ｐ⁺型コンタクト領域５３に深さ方向Ｚに対向する部分には、ｐ⁺型コンタクト領域５３を選択的に露出する複数のコンタクトホール５４が設けられている。複数のコンタクトホール５４は、それぞれ層間絶縁膜２１を深さ方向Ｚに貫通して半導体基板１０のおもて面に達する。複数のコンタクトホール５４は、活性領域１の外周に沿って延びるストライプ状のレイアウトに配置され、活性領域１の外周に沿った略矩形状に活性領域１の周囲を囲む。

これら各コンタクトホール５４の内壁に沿って、活性領域１と同様に、活性領域１から延在するバリアメタル２３が設けられている。そして、各コンタクトホール５４の内部には、活性領域１と同様に、バリアメタル２３上にコンタクトプラグ２４が設けられている。コンタクトホール５４の内部のバリアメタル２３およびコンタクトプラグ２４は、それぞれ、例えば、活性領域１のバリアメタル２３およびコンタクトプラグ２４と同時に形成される。コンタクトホール５４の寸法は、活性領域１のコンタクトホール２２と同じであってもよい。

具体的には、コンタクトホール５４の深さｄ１１は、例えば０．５μｍ～１μｍ程度であってもよい。コンタクトホール５４の幅ｗ１１は、例えば、エッチングの加工限界の最小値である０．３μｍ以上で、かつコンタクトホール５４の内部をコンタクトプラグ２４でほぼ完全に埋め込み可能な１．０μｍ以下程度であることがよい。隣り合うコンタクトホール５４間の幅ｗ１２は、コンタクトホール５４の幅ｗ１１以上であってもよく、好ましくはコンタクトホール５４の幅ｗ１１とほぼ同じであることがよい。

コンタクトホール５４は、半導体基板１０のおもて面に対して略垂直な側壁を有する略矩形状の断面形状を有していてもよい。また、コンタクトホール５４は、半導体基板１０のおもて面に対して所定角度に傾斜した側面を有し、エミッタ電極２５との界面側の開口幅よりも底面の幅の狭い略テーパー状の断面形状を有していてもよい。コンタクトホール５４が略テーパー状の断面形状を有する場合、コンタクトホール５４の幅ｗ１１とは、エミッタ電極２５との界面側の開口幅である。

ｐ型ウェル領域５１（ｐ⁺型コンタクト領域５３）中のシリコンと、バリアメタル２３中のチタンと、の反応により、ｐ⁺型コンタクト領域５３とバリアメタル２３との間にチタンシリサイド（ＴｉＳｉ₂）膜が生成されている。すなわち、各コンタクトホール５４には、それぞれｐ⁺型コンタクト領域５３とバリアメタル２３とのオーミック性のコンタクト５０が形成されている。以下、エッジ終端領域２の、コンタクト５０が配置された部分をキャリア引き抜き領域５とする。

キャリア引き抜き領域５は、活性領域１とゲートランナー部４との間の領域である。エミッタ電極２５は、活性領域１から外側へ（例えばゲートランナー部４の層間絶縁膜２１上にまで）延在し、キャリア引き抜き領域５のすべてのコンタクトホール５４に埋め込まれている。エミッタ電極２５は、キャリア引き抜き領域５の複数のコンタクトホール５４の内部のコンタクトプラグ２４およびバリアメタル２３と、ｐ⁺型コンタクト領域５３と、を介してｐ型ウェル領域５１に電気的に接続されている。

キャリア引き抜き領域５の各コンタクト５０（コンタクトホール５４）は、それぞれ、活性領域１の外周に沿った略矩形状に活性領域１の周囲を囲む。キャリア引き抜き領域５のコンタクト５０は、ＩＧＢＴのターンオフ時にエッジ終端領域２に発生する少数キャリアである正孔をエミッタ電極２５へ引き抜く機能を有する。エッジ終端領域２において主接合部５２を形成するｐ型ウェル領域５１に、ｐ型ウェル領域５１からエミッタ電極２５へ正孔を引き抜くためのコンタクト５０を設けることで、エッジ終端領域２におけるキャリア引き抜き領域５への電流集中を抑制することができる。

キャリア引き抜き領域５のコンタクト５０のコンタクト抵抗Ｒａ（後述する図７参照）
は、従来構造（図１０，１１参照）のキャリア引き抜き領域１０５のコンタクト１５０のコンタクト抵抗Ｒａ’よりも高くなっている（Ｒａ＞Ｒａ’）。その理由は、次の通りである。従来構造では、シリコン（ｐ型ウェル領域１５１）とのコンタクト１５０を形成するエミッタ電極１２２の主成分はアルミニウムである。本発明においては、アルミニウムと比べて、シリコン（ｐ型ウェル領域５１）とのコンタクト抵抗が高くなりやすいチタンを主成分とする金属膜（バリアメタル２３）でキャリア引き抜き領域５のコンタクト５０が形成されているからである。

また、本発明においては、ｐ型ウェル領域５１が層間絶縁膜２１に部分的に覆われていることで、従来構造のキャリア引き抜き領域１０５のコンタクト１５０よりも表面積が小さくなっている。これにより、キャリア引き抜き領域５のコンタクト５０のコンタクト抵抗Ｒａを、さらに、従来構造のキャリア引き抜き領域１０５のコンタクト１５０のコンタクト抵抗Ｒａ’よりも高くすることができる。具体的には、キャリア引き抜き領域５のコンタクト５０のコンタクト抵抗Ｒａは、従来構造のキャリア引き抜き領域１０５のコンタクト１５０のコンタクト抵抗Ｒａ’の１００倍超とすることがよい（Ｒａ＞１００Ｒａ’）。

また、キャリア引き抜き領域５のコンタクト５０のコンタクト抵抗Ｒａは、活性領域１のＭＯＳゲート２０のコンタクト２７のコンタクト抵抗Ｒｂよりも高くなっている（Ｒａ＞Ｒｂ）。このコンタクト抵抗Ｒａの条件は、上述したように、活性領域１のｐ⁺型コンタクト領域１３’の内部のみにｐ⁺⁺型表面インプラ領域１４を設け、ｐ⁺型コンタクト領域５３の内部にｐ⁺⁺型表面インプラ領域を設けないことで得られる。また、このコンタクト抵抗Ｒａの条件は、ｐ型ウェル領域５１を層間絶縁膜２１で部分的に覆って、活性領域１のＭＯＳゲート２０のコンタクト２７の表面積に対する、キャリア引き抜き領域５のコンタクト５０の表面積の割合を調整することで得られる。

このようにキャリア引き抜き領域５のコンタクト５０のコンタクト抵抗Ｒａを設定することで、図７に示すように、ＩＧＢＴのターンオフ時、エッジ終端領域２で発生して活性領域１側へ向かって流れる正孔電流７０は、主に、ｎ^-型ドリフト領域１１の、ｐ型ウェル領域５１の直下の部分（深さ方向Ｚに対向する部分）を通って活性領域１へと流れ込み、ＭＯＳゲート２０のコンタクト２７からエミッタ電極２５へと引き抜かれる（符号７１で示す白抜き矢印）。このため、正孔電流７０は、活性領域１よりもコンタクト抵抗Ｒａの高いキャリア引き抜き領域５のｐ型ウェル領域５１には流れ込みにくい（符号７２で示す符号７１よりも細い白抜き矢印）。したがって、当該正孔電流７０がｐ型ウェル領域５１に電流集中することを防止することができる。

また、活性領域１は、エッジ終端領域２と比べて、チップ面積（半導体基板１０の表面積）に対する占有面積が大きく、かつＭＯＳゲート２０のコンタクト２７の個数も多い。
このため、活性領域１に流れ込んだ正孔電流７２は、ｐ型ウェル領域５１の下からｎ^-型ドリフト領域１１の内部を流れるように、複数のコンタクト２７へと分散されてエミッタ電極２５へと引き抜かれる。これによって、正孔電流７２がｐ型ウェル領域５１に集中しないようにすることができ、且つ、活性領域１のコンタクト２７に大部分の正孔電流を引き抜くことができるため、自己クランプ破壊が起きにくくなり、アバランシェ耐量を向上させることができる。

キャリア引き抜き領域５の幅ｗ２は、例えば５μｍ以上１００μｍ以下であることがよい。その理由は、次の通りである。キャリア引き抜き領域５の幅ｗ２を狭くして、活性領域１がゲートランナー部４に近づけば、より正孔電流７２を活性領域に引き抜くことができるからである。一方、キャリア引き抜き領域５の幅ｗ２が１００μｍを超える場合、活性領域１に電流が流れにくくなり、大部分の正孔電流７２がｐ型ウェル領域５１のコンタクト２７に集中するため、素子が破壊するからである。

以上、説明したように、実施の形態１によれば、キャリア引き抜き領域に、ｐ型ウェル領域の内部のｐ⁺型コンタクト領域を選択的に露出する複数のコンタクトホールを形成し、当該コンタクトホールの内部に、ｐ⁺型コンタクト領域と、チタンを主成分とするバリアメタルと、の複数のコンタクトを形成する。かつ、活性領域のｐ型ベース領域にのみｐ⁺⁺型表面インプラ領域が設けられ、キャリア引き抜き領域にはｐ⁺⁺型表面インプラ領域が設けられていない。これによって、キャリア引き抜き領域のコンタクトのコンタクト抵抗を、活性領域のＭＯＳゲートのコンタクトのコンタクト抵抗よりも高くすることができる。このため、ＩＧＢＴのターンオフ時にエッジ終端領域で発生して活性領域側へ向かって流れる正孔電流を、主に活性領域のＭＯＳゲートのコンタクトからエミッタ電極へ引き抜くことができる。これにより、ＩＧＢＴのターンオフ時にエッジ終端領域で発生した正孔電流がキャリア引き抜き領域のｐ型ウェル領域に集中しないため、エッジ終端領域のアバランシェ耐量を向上させることができるため、素子全体のアバランシェ耐量を向上することができる。したがって、ブリッジ回路を構成する２つのＩＧＢＴがともにオンした状態になったときに、当該ＩＧＢＴに流れる短絡電流を遮断したことで、当該ＩＧＢＴが自己クランプしたとしても、エッジ終端領域（キャリア引き抜き領域）で破壊しないＩＧＢＴを得ることができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図８は、実施の形態２にかかる半導体装置の構造を示す断面図である。活性領域１、耐圧構造部３、ゲートランナー部４およびキャリア引き抜き領域５を半導体基板１０のおもて面側から見たレイアウトは実施の形態１（図１，２）と同様である。エッジ終端領域２の構成は、図３のエッジ終端領域２と同様である。図８は、図２の切断線Ｂ－Ｂ’における断面構造の一部であり、図３のキャリア引き抜き領域５を拡大して示している。図２の切断線Ｃ－Ｃ’における断面構造は、図４Ｂと同様である。

実施の形態２にかかる半導体装置が図５に示す実施の形態１にかかる半導体装置と異なる点は、エッジ終端領域２のｐ型ウェル領域５１にｐ⁺型コンタクト領域を設けない点である。すなわち、活性領域１のｐ型ベース領域１２にのみｐ⁺型コンタクト領域１３’が設けられている。ｐ⁺型コンタクト領域１３’の内部に、ｐ⁺⁺型表面インプラ領域１４が設けられていてもよい。キャリア引き抜き領域５のコンタクト５０’は、ｐ型ウェル領域５１と、コンタクトホール５４の内部のバリアメタル２３とで形成される。

実施の形態２のようにエッジ終端領域２のｐ型ウェル領域５１にｐ⁺型コンタクト領域を設けない構成を、図４，６に示す実施の形態１にかかる半導体装置に適用してもよい。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、キャリア引き抜き領域のｐ型ウェル領域にｐ⁺型コンタクト領域を設けないことで、キャリア引き抜き領域のｐ型ウェル領域にｐ⁺型コンタクト領域を設けた場合よりも、キャリア引き抜き領域のコンタクトのコンタクト抵抗を高くすることができる。したがって、キャリア引き抜き領域で正孔電流による電流集中をさらに抑制することができ、アバランシェ耐量を向上させることができる。

（実施例）
次に、上述した実施の形態にかかる半導体装置のアバランシェ耐量について検証した。
図９は、温度とアバランシェ耐量との関係を示す特性図である。図９の横軸は実施例（ＩＧＢＴ）の接合温度Ｔｊであり、図９の縦軸は実施例に生じたアバランシェエネルギーである。

上述した実施の形態にかかる半導体装置の構造を備えたトレンチゲート型ＩＧＢＴについて（以下、実施例とする）、ｐ型ベース領域１２とｎ^-型ドリフト領域１１とのｐｎ接合の接合温度Ｔｊを－４０℃、２５℃、１２５℃の範囲で変更し、アバランシェ耐量（許容されるアバランシェエネルギー［ｍＪ］）を測定した結果を図９に示す。図９には、従来のトレンチゲート型ＩＧＢＴ（以下、従来例とする：図１０～１２，１９参照）のアバランシェ耐量も示す。

図９に示す実施例の結果より、接合温度Ｔｊである－４０℃から１２５℃の範囲において、従来例では例えば５０ｍＪより下回っていたアバランシェエネルギー値が、本発明の構造とすることで５０ｍＪより高くすることができ、大幅にアバランシェ耐量を向上させることができることが確認された。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１３は、実施の形態３にかかる半導体装置の構造を示す断面図である。活性領域１、耐圧構造部３、ゲートランナー部４およびキャリア引き抜き領域５を半導体基板１０のおもて面側から見たレイアウトは実施の形態１（図１，２）と同様である。エッジ終端領域２の構成は、図３のエッジ終端領域２と同様である。図１３は、図２の切断線Ｂ－Ｂ’における断面構造の一部であり、活性領域１とキャリア引き抜き領域５との境界付近の構造を示している。図２の切断線Ｃ－Ｃ’における断面構造は、図４Ｂに後述するｎ型キャリア蓄積領域８１を追加したものである。

実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、活性領域１に、ｎ^-型ドリフト領域１１よりも不純物濃度の高いｎ型キャリア蓄積領域８１を設けた点である。ｎ型キャリア蓄積領域８１は、ｐ型ベース領域１２よりも半導体基板１０のおもて面から深い位置で、かつトレンチ１５の底面よりも半導体基板１０のおもて面から浅い位置に、ｐ型ベース領域１２に接して設けられている。

具体的には、ｎ型キャリア蓄積領域８１は、隣り合うトレンチ１５間（メサ領域）においてｎ^-型ドリフト領域１１とｐ型ベース領域１２との間に設けられている。ｎ型キャリア蓄積領域８１は第２方向Ｙに延在し、当該ｎ型キャリア蓄積領域８１を配置したメサ領域を挟んで隣り合う両トレンチ１５に達する。ｎ型キャリア蓄積領域８１は、例えば、すべてのメサ領域に設けられている。

また、ｎ型キャリア蓄積領域８１は、トレンチ１５がストライプ状にが延びる第１方向Ｘにおいて、ｎ⁺型エミッタ領域２９よりも外側まで延在し、かつキャリア引き抜き領域５のｐ型ウェル領域５１よりも内側で終端している。すなわち、ｎ型キャリア蓄積領域８１は、ｐ型ウェル領域５１に接していない。実施の形態３においては、ｐ型ウェル領域５１の深さｄ３は、トレンチ１５の深さｄ２よりも深い。

ｐ型ベース領域１２の直下にｎ型キャリア蓄積領域８１を配置することで、ＩＧＢＴ動作時に、ｎ^-型ドリフト領域１１の、ｐ型ベース領域１２との境界付近の正孔密度を高くすることができる。これにより、ＩＧＢＴのオン電圧を低減することができる。ｎ型キャリア蓄積領域８１は、互いに接する不純物濃度の異なる２つのｎ型領域を深さ方向Ｚに対向するように配置した２層構造であってもよい。

特に限定しないが、実施の形態３にかかる半導体装置の各部の不純物濃度は次の値をとる。ｎ^-型ドリフト領域１１の不純物濃度は、１×１０¹⁴／ｃｍ³以下程度である。例えば耐圧７００Ｖ～７５０Ｖクラスである場合、ｎ^-型ドリフト領域１１の不純物濃度は１×１０¹⁴／ｃｍ³程度である。ｐ型ベース領域１２の不純物濃度は、１×１０¹⁷／ｃｍ³程度である。キャリア引き抜き領域５のｐ型ウェル領域５１の不純物濃度は、１×１０¹⁸／ｃｍ³以上１×１０¹⁹／ｃｍ³以下程度である。ｎ型キャリア蓄積領域８１の不純物濃度は、１×１０¹⁶／ｃｍ³程度である。

以上、説明したように、実施の形態３によれば、活性領域にｎ型キャリア蓄積領域を設けた場合においても、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、活性領域のｎ型キャリア蓄積領域によってＩＧＢＴのオン電圧を低減させることができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について、第１方向Ｘに延びるストライプ状にトレンチ１５を配置した場合を例に説明する。図１４，１５は、実施の形態４にかかる半導体装置の構造を示す断面図である。図１６は、実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

活性領域１、耐圧構造部３、ゲートランナー部４およびキャリア引き抜き領域５を半導体基板１０のおもて面側から見たレイアウトは実施の形態１（図１，２）と同様である。エッジ終端領域２の構成は、図３のエッジ終端領域２に後述する第２ｎ型キャリア蓄積領域８２を追加したものと同様である。実施の形態４において、図１の矩形枠Ａの拡大図は図２であり、図１の矩形枠Ａ’の拡大図は図１６である。

図１の矩形枠Ａは、活性領域１の周囲を囲むエッジ終端領域２のうち、活性領域１とエッジ終端領域２とが第２方向Ｙに隣接する部分である。図１の矩形枠Ａ’は、活性領域１の周囲を囲むエッジ終端領域２のうち、活性領域１とエッジ終端領域２とが第１方向Ｘに隣接する部分である。図１６には、活性領域１とエッジ終端領域２との境界付近からゲートランナー部４の一部にわたって示す。

図１４は、図２の切断線Ｂ－Ｂ’における断面構造の一部であり、活性領域１とキャリア引き抜き領域５との境界付近の構造を示している。図２の切断線Ｃ－Ｃ’における断面構造は、図４Ｂに、実施の形態３と同様にｎ型キャリア蓄積領域８１を追加し、かつ後述する第２ｎ型キャリア蓄積領域８２を追加したものである。図１５には、図１６の切断線Ｄ－Ｄ’における断面構造を示す。図１５では、トレンチ１５の端部の連結部１５’の内部のゲート電極１７を図示省略する。

実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、活性領域１だけでなく、キャリア引き抜き領域５のｐ型ウェル領域５１の内部にも第２ｎ型キャリア蓄積領域８２を設けた点である。第２ｎ型キャリア蓄積領域８２は、キャリア引き抜き領域５のｐ型ウェル領域５１の内部を、半導体基板１０のおもて面に平行な方向（第１，２方向Ｘ，Ｙ）に内側から外側へ延在している。

第２ｎ型キャリア蓄積領域８２の内側の端部は、活性領域１とエッジ終端領域２との境界に位置し、第２方向Ｙにおいて最も外側に配置されたトレンチ１５の外側の側壁に接している。第２ｎ型キャリア蓄積領域８２の外側の端部は、深さ方向Ｚにゲートランナー４２と対向しない位置で終端している。第２ｎ型キャリア蓄積領域８２の外側の端部は、ゲートランナー部４とキャリア引き抜き領域５との境界まで延在していてもよい。

すなわち、第２ｎ型キャリア蓄積領域８２は、活性領域１とゲートランナー部４との間に配置される。第２ｎ型キャリア蓄積領域８２は、キャリア引き抜き領域５のコンタクト５０から離れて配置され、当該コンタクト５０に深さ方向に対向する。第２ｎ型キャリア蓄積領域８２は、キャリア引き抜き領域５においてｐ型ウェル領域５１を、エミッタ側の部分とコレクタ側の部分とに分離する。

例えば、トレンチ１５の端部が連結されてＵ字状または環状をなす場合、トレンチ１５をゲートランナー部４まで延在させて、トレンチ１５の端部の連結部１５’をゲートランナー部４に配置する。これにより、第２ｎ型キャリア蓄積領域８２の外側の端部を、第１方向Ｘにおいて、ゲートランナー部４とキャリア引き抜き領域５との境界まで延在させることができる（図１５，１６）。

この場合、トレンチ１５の端部の連結部１５’全体がキャリア引き抜き領域５のｐ型ウェル領域５１で覆われる。ＭＯＳゲートのｐ⁺型コンタクト領域１３’およびｐ⁺⁺型表面インプラ領域１４を第１方向Ｘにキャリア引き抜き領域５の内部まで延在させる。かつ、キャリア引き抜き領域５においてｐ型ウェル領域５１の内側の端部を、第１方向Ｘに活性領域１とキャリア引き抜き領域５との境界よりも外側に位置していてもよい（図１６）。

図１６には、第２方向Ｙに隣り合う複数のトレンチ１５の、１つおきにトレンチ１５の端部同士を連結し、この端部同士を連結したトレンチ１５間に、端部を連結していないトレンチ１５を配置した状態を示す。端部同士を連結したトレンチ１５は、連結部１５’でゲートランナー４２を介してゲート金属配線４４に電気的に接続されている。端部を連結していないトレンチ１５は、端部でポリシリコン層４７を介してゲート金属配線４８に電気的に接続されている。

また、第２ｎ型キャリア蓄積領域８２は、例えば活性領域１のｎ型キャリア蓄積領域（以下、第１ｎ型キャリア蓄積領域とする）８１と同時に形成される。第２ｎ型キャリア蓄積領域８２は、第１ｎ型キャリア蓄積領域８１をキャリア引き抜き領域５のｐ型ウェル領域５１の内部に延在させた部分である。すなわち、第２ｎ型キャリア蓄積領域８２は半導体基板１０のおもて面から第１ｎ型キャリア蓄積領域８１と同じ深さであり、その厚さは第１ｎ型キャリア蓄積領域８１の厚さと同じである。

第１，２ｎ型キャリア蓄積領域８１，８２は、例えば、半導体基板１０のおもて面上にポリシリコン層によるゲートランナー４２等を形成した後に形成される。一方、第１，２ｎ型キャリア蓄積領域８１，８２をゲートランナー４２等の形成前に形成する場合には、第２ｎ型キャリア蓄積領域８２は、ｐ型ウェル領域５１を第１，２方向Ｘ，Ｙに内側から外側へ貫通し、深さ方向Ｚにゲートランナー４２に対向していてもよい。

実施の形態４においては、キャリア引き抜き領域５のｐ型ウェル領域５１は、第２方向Ｙにおいて最も外側に配置されたトレンチ１５の外側の側壁に接し、かつ第１方向Ｘに内側に活性領域１とエッジ終端領域２との境界にまで達していてもよい。

以上、説明したように、実施の形態４によれば、キャリア引き抜き領域のｐ型ウェル領域に第２ｎ型キャリア蓄積領域を設けることで、第２ｎ型キャリア蓄積領域を設けない場合と比べてキャリア引き抜き領域のｐ型ウェル領域の抵抗を高くすることができる。これによって、実施の形態１～３と同様に、エッジ終端領域のアバランシェ耐量を向上させることができるため、素子全体のアバランシェ耐量を向上することができる。また、実施の形態４によれば、実施の形態１～３と同様に、活性領域のアバランシェ耐量で素子全体のアバランシェ耐量が決まるため、エッジ終端領域（キャリア引き抜き領域）で破壊しないＩＧＢＴを得ることができる。

例えば、エッジ終端領域のアバランシェ耐量で素子全体のアバランシェ耐量が決まる場合、ＩＧＢＴのターンオフ時に保護素子のクランプ電圧を超えるサージ電圧が発生した瞬間にエッジ終端領域で素子破壊する。一方、活性領域のアバランシェ耐量で素子全体のアバランシェ耐量が決まる場合には、エッジ終端領域でのアバランシェ耐量が活性領域でのアバランシェ耐量よりも高いため、ＩＧＢＴのターンオフ時に保護素子のクランプ電圧を超えるサージ電圧が発生したとしても、エッジ終端領域で素子破壊しない。

しかしながら、従来構造において、活性領域のアバランシェ耐量で素子全体のアバランシェ耐量が決まるようにするには、エッジ終端領域のアバランシェ耐量を高くするために、エッジ終端領域の長さが長くなることで、チップサイズが増大し、コスト増となる。また、上記特許文献１に記載のＲＣ－ＩＧＢＴ（図１９参照）では、キャリアを引き抜くための電極が存在しない境界領域２０３に第２ｎ型キャリア蓄積領域２２２が配置されているため、境界領域２０３がキャリア引き抜き領域とならない。

それに対して、実施の形態４によれば、キャリアを引き抜くためのエミッタ電極が存在するキャリア引き抜き領域に第２ｎ型キャリア蓄積領域が設けられている。これによって、ＩＧＢＴのターンオフ時に保護素子のクランプ電圧を超えるサージ電圧が発生したときに、活性領域およびキャリア引き抜き領域の両方でキャリアをエミッタ電極へ引き抜くことができる。かつ、ＩＧＢＴのターンオフ時に保護素子のクランプ電圧を超えるサージ電圧が発生したときに、エッジ終端領域と比べて活性領域でキャリアが引き抜かれる割合を増やすことができる。

このようにエッジ終端領域と比べて活性領域でキャリアが引き抜かれる割合を増やすことで、ＩＧＢＴのターンオフ時に保護素子のクランプ電圧を超えるサージ電圧が発生したとしても、エッジ終端領域で素子破壊しない。したがって、キャリア引き抜き領域のｐ型ウェル領域に第２ｎ型キャリア蓄積領域を設けることで、エッジ終端領域の長さを維持した状態で、エッジ終端領域でのアバランシェ耐量を活性領域でのアバランシェ耐量よりも高くすることができる。したがって、コストを増やすことなく、エッジ終端領域でのアバランシェ耐量を向上させることができる。

したがって、実施の形態４によれば、素子全体のアバランシェ耐量を向上することができる。

（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図１７は、実施の形態５にかかる半導体装置の構造を示す断面図である。活性領域１、耐圧構造部３、ゲートランナー部４およびキャリア引き抜き領域５を半導体基板１０のおもて面側から見たレイアウトは実施の形態１（図１，２）と同様である。図１７は、図２の切断線Ｃ－Ｃ’における断面構造の一部であり、活性領域１とキャリア引き抜き領域５との境界付近の構造を示している。図２の切断線Ｂ－Ｂ’における断面構造は図１４と同様である。

実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、すべてのメサ領域にｎ⁺型エミッタ領域２９’を配置した点である。すなわち、ｎ⁺型エミッタ領域２９’は、第２方向Ｙに最も外側に配置されたメサ領域まで設けられている。このようにすべてのメサ領域にｎ⁺型エミッタ領域２９’を配置することができる理由は、キャリア引き抜き領域５のｐ型ウェル領域５１に第２ｎ型キャリア蓄積領域８２が配置されているからである。

キャリア引き抜き領域５のｐ型ウェル領域５１に第２ｎ型キャリア蓄積領域８２が配置されていることで、活性領域１の、キャリア引き抜き領域５側のメサ領域のコンタクトをキャリア引き抜き領域５のコンタクト５０と同様に機能させなくても、エッジ終端領域の所定のアバランシェ耐量を得ることができる。これによって、活性領域１のｎ⁺型エミッタ領域２９を設けないメサ領域をなくして、チップサイズを小さくすることができる。または、すべてのメサ領域にｎ⁺型エミッタ領域２９’を配置して、ＩＧＢＴとして動作する面積を増やすことができる。

以上、説明したように、実施の形態５によれば、すべてのメサ領域にｎ⁺型エミッタ領域を配置した場合においても、実施の形態１～４と同様の効果を得ることができる。

（実施の形態６）
次に、実施の形態６にかかる半導体装置の構造について説明する。図１８は、実施の形態６にかかる半導体装置の構造を示す断面図である。活性領域１、耐圧構造部３、ゲートランナー部４およびキャリア引き抜き領域５を半導体基板１０のおもて面側から見たレイアウトは実施の形態１（図１，２）と同様である。実施の形態４と同様に、図１の矩形枠Ａの拡大図は図２であり、図１の矩形枠Ａ’の拡大図は図１６である。

図１８は、図２の切断線Ｂ－Ｂ’における断面構造の一部であり、活性領域１とキャリア引き抜き領域５との境界付近の構造を示している。図２の切断線Ｃ－Ｃ’における断面構造は、実施の形態４と同様に、図４Ｂに、第１ｎ型キャリア蓄積領域８１を追加し、かつ第２ｎ型キャリア蓄積領域８２を追加したものである。図１６の切断線Ｄ－Ｄ’における断面構造は実施の形態４（図１５）と同様である。

実施の形態６にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、キャリア引き抜き領域５の第２ｎ型キャリア蓄積領域８２’が活性領域１の第１ｎ型キャリア蓄積領域８１よりも半導体基板１０のおもて面に近い深さに配置されている点である。すなわち、キャリア引き抜き領域５の第２ｎ型キャリア蓄積領域８２’の深さは、半導体基板１０のおもて面から、活性領域１の第１ｎ型キャリア蓄積領域８１の深さよりも浅い。

キャリア引き抜き領域５の第２ｎ型キャリア蓄積領域８２’がキャリア引き抜き領域５のコンタクト５０に近づくほど、エッジ終端領域と比べて活性領域でキャリアが引き抜かれる割合を増やすことができる。実施の形態６においては、第２ｎ型キャリア蓄積領域８２’は、第１ｎ型キャリア蓄積領域８１と異なるタイミングで形成される。第２ｎ型キャリア蓄積領域８２’の厚さｔ１２は、第１ｎ型キャリア蓄積領域８１の厚さｔ１１と異なっていてもよい。

以上、説明したように、実施の形態６によれば、キャリア引き抜き領域の第２ｎ型キャリア蓄積領域がキャリア引き抜き領域のコンタクトに近づけるほど、ＩＧＢＴのターンオフ時にエッジ終端領域で発生して活性領域側へ向かって流れる正孔電流がキャリア引き抜き領域のコンタクトから引き抜かれにくくなる。これにより、エッジ終端領域と比べて活性領域でキャリアが引き抜かれる割合を増やすことができるため、実施の形態１～５と同様の効果をより得ることができる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、ＩＧＢＴに限らず、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）や、ＩＧＢＴと同一の半導体基板（半導体チップ）にダイオードを設けたＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ－ＩＧＢＴ：逆導通型ＩＧＢＴ）にも適用可能である。

また、本発明は、キャリア引き抜き領域でのみ、半導体部（ｐ⁺型コンタクト領域）と、チタンを主成分とするバリアメタルと、をオーミック接触させてコンタクトを形成し、活性領域においては、ＭＯＳゲートの半導体部（ｐ⁺型コンタクト領域）と、アルミニウムを主成分とするエミッタ電極と、を直接接触させてオーミック接触を形成したコンタクトとしてもよい。また、本発明では、活性領域のＭＯＳゲートを、トレンチゲート構造に代えて、プレーナゲート構造としてもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、活性領域と、活性領域の周囲を囲むエッジ終端領域と、を有し、電力変換装置などに用いられる電力用半導体装置に有用であり、特にトレンチゲート型ＩＧＢＴに適している。

１ 活性領域
２ エッジ終端領域
３ 耐圧構造部
４ ゲートランナー部
５ キャリア引き抜き領域
１０ 半導体基板
１１ ｎ^-型ドリフト領域
１２ ＭＯＳゲートのｐ型ベース領域
１３，１３’，６１ ＭＯＳゲートのｐ⁺型コンタクト領域
１４，６２ ＭＯＳゲートのｐ⁺⁺型表面インプラ領域
１５ ＭＯＳゲートのトレンチ
１５’ ＭＯＳゲートのトレンチの連結部
１６ ＭＯＳゲートのゲート絶縁膜
１７ ＭＯＳゲートのゲート電極
１８ ｎ型フィールドストップ領域
１９ ｐ⁺型コレクタ領域
２０ ＭＯＳゲート
２１ 層間絶縁膜
２２ 活性領域のコンタクトホール
２３ バリアメタル
２４ コンタクトプラグ
２５ エミッタ電極
２６ ポリイミド保護膜
２７ ＭＯＳゲートのコンタクト
２８ コレクタ電極
２９，２９’ ｎ⁺型エミッタ領域
３０ 耐圧構造
３１ フィールドリミッティングリング
３２ フィールドプレート
３３ ポリシリコン電極
３４，３６，４３ バリアメタルおよびコンタクトプラグ
３５ ｎ⁺型ストッパー領域
３７ ストッパー電極
４１ 絶縁層
４２ ゲートランナー
４４ ゲート金属配線
４５ コンタクトホール
４６ ゲートパッド
５０，５０’ キャリア引き抜き領域のコンタクト
５１ キャリア引き抜き領域のｐ型ウェル領域
５２ 主接合部
５３，５３’，６３ キャリア引き抜き領域のｐ⁺型コンタクト領域
５４ キャリア引き抜き領域のコンタクトホール
７０～７２ 正孔電流
８１ 活性領域のｎ型キャリア蓄積領域（第１ｎ型キャリア蓄積領域）
８２，８２’ キャリア引き抜き領域のｎ型キャリア蓄積領域（第２ｎ型キャリア蓄積領域）
ｄ１ ＭＯＳゲートのｐ型ベース領域の深さ
ｄ２ ＭＯＳゲートのトレンチの深さ
ｄ３ キャリア引き抜き領域のｐ型ウェル領域の深さ
ｄ１１ キャリア引き抜き領域のコンタクトホールの深さ
ｄ２１，ｄ２１’ 活性領域のｐ⁺型コンタクト領域の深さ
ｄ２２，ｄ２２’ キャリア引き抜き領域のｐ⁺型コンタクト領域の深さ
Ｒａ キャリア引き抜き領域のコンタクトのコンタクト抵抗
Ｒｂ 活性領域のＭＯＳゲートのコンタクト抵抗
ｔ１ 半導体基板の厚さ
ｔ１１ 活性領域のｎ型キャリア蓄積領域の厚さ
ｔ１２ キャリア引き抜き領域のｎ型キャリア蓄積領域の厚さ
ｗ１ エッジ終端領域の幅
ｗ２ キャリア引き抜き領域の幅
ｗ１１ キャリア引き抜き領域のコンタクトホールの幅
ｗ１２ キャリア引き抜き領域の隣り合うコンタクトホール間の幅

Claims (17)

1. 第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
   前記活性領域の周囲を囲む終端領域と、
   前記活性領域において、前記半導体基板の第１主面側の表面層に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
   前記終端領域において、前記半導体基板の第１主面側の表面層に選択的に設けられた第２導電型の第４半導体領域と、
   前記半導体基板の、前記第１半導体領域および前記第４半導体領域以外の領域である第１導電型の第５半導体領域と、
   前記第１半導体領域の、前記第５半導体領域と前記第２半導体領域の間の領域に接して設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
   前記半導体基板の第１主面上に設けられ、前記第２半導体領域、前記第３半導体領域、
   前記第４半導体領域および前記ゲート電極を覆う層間絶縁膜と、
   前記層間絶縁膜に開口され、前記第２半導体領域および前記第３半導体領域を露出する第１コンタクトホールと、
   前記層間絶縁膜に開口され、それぞれ前記第４半導体領域を選択的に露出する複数の第２コンタクトホールと、
   前記第２コンタクトホールの内壁に沿って設けられ、前記半導体基板とオーミック接触する第１金属膜と、
   前記第２コンタクトホールの内部において前記第１金属膜の上に埋め込まれた第２金属膜と、
   前記層間絶縁膜の上に設けられ、前記第１コンタクトホールにおいて前記第２半導体領域および前記第３半導体領域を介して前記第１半導体領域に電気的に接続され、かつ前記第２コンタクトホールにおいて前記第２金属膜および前記第１金属膜を介して前記第４半導体領域に電気的に接続された第１電極と、
   前記半導体基板の第２主面に設けられた第２電極と、
   前記終端領域において、前記半導体基板の第１主面上に絶縁層を介して設けられ、深さ方向に前記絶縁層を挟んで前記第４半導体領域と対向する、前記ゲート電極が電気的に接続されたゲートランナーと、
   を備え、
   複数の前記第２コンタクトホールは、前記活性領域と前記終端領域との境界から前記ゲートランナーまでの間に設けられており、
   前記活性領域と前記終端領域との境界から前記ゲートランナーまでの間の距離は、５μｍ以上であることを特徴とする半導体装置。
2. 前記第４半導体領域の内部に選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域をさらに備え、
   前記第１電極は、前記第２コンタクトホールにおいて前記第２金属膜、前記第１金属膜および前記第６半導体領域を介して前記第４半導体領域に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第３半導体領域の内部に選択的に設けられた、前記第３半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域をさらに備え、
   前記第１電極は、前記第１コンタクトホールにおいて前記第７半導体領域および前記第３半導体領域を介して前記第１半導体領域に電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１半導体領域は、前記半導体基板の第１主面と前記第５半導体領域との間に設けられ、
   前記第３半導体領域は、前記半導体基板の第１主面と前記第１半導体領域との間に設けられ、
   前記第７半導体領域は、前記半導体基板の第１主面と前記第３半導体領域との間に設けられ、
   前記第３半導体領域および前記第７半導体領域は、前記第５半導体領域に接していないことを特徴とする請求項３に記載の半導体装置。
5. 前記第４半導体領域は、前記活性領域の外周に沿って前記活性領域の周囲を囲み、
   複数の前記第２コンタクトホールは、前記活性領域の外周に沿って延びるストライプ状のレイアウトに配置され、前記活性領域の周囲を囲むことを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
6. 前記第２コンタクトホールの幅は、０．３μｍ以上１．０μｍ以下であることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
7. 隣り合う前記第２コンタクトホールの間の幅は、前記第２コンタクトホールの幅と同じであることを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
8. 前記第１電極は、前記第２半導体領域および前記第３半導体領域にオーミック接触していることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
9. 前記第１金属膜は、前記第１コンタクトホールの内壁に沿って設けられ、
   前記第２金属膜は、前記第１コンタクトホールの内部において前記第１金属膜の上に埋め込まれていることを特徴とする請求項１～８のいずれか一つに記載の半導体装置。
10. 前記第１金属膜は、チタンを主成分とすることを特徴とする請求項１～９のいずれか一つに記載の半導体装置。
11. 前記第２金属膜は、タングステンを主成分とすることを特徴とする請求項１～１０のいずれか一つに記載の半導体装置。
12. 前記第１半導体領域の上面から前記第５半導体領域に達するトレンチをさらに備え、
    前記ゲート絶縁膜は、前記トレンチの内壁に沿って設けられ、
    前記ゲート電極は、前記トレンチの内部において前記ゲート絶縁膜の内側に埋め込まれていることを特徴とする請求項１～１１のいずれか一つに記載の半導体装置。
13. 第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
    前記活性領域の周囲を囲む終端領域と、
    前記活性領域において、前記半導体基板の第１主面側の表面層に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
    前記終端領域において、前記半導体基板の第１主面側の表面層に選択的に設けられた第２導電型の第４半導体領域と、
    前記半導体基板の、前記第１半導体領域および前記第４半導体領域以外の領域である第１導電型の第５半導体領域と、
    前記第１半導体領域の、前記第５半導体領域と前記第２半導体領域の間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
    前記半導体基板の第１主面上に設けられ、前記第２半導体領域、前記第３半導体領域、
    前記第４半導体領域および前記ゲート電極を覆う層間絶縁膜と、
    前記層間絶縁膜に開口され、前記第２半導体領域および前記第３半導体領域を露出する第１コンタクトホールと、
    前記層間絶縁膜に開口され、それぞれ前記第４半導体領域を選択的に露出する複数の第２コンタクトホールと、
    前記第２コンタクトホールの内壁に沿って設けられ、前記半導体基板とオーミック接触する第１金属膜と、
    前記第２コンタクトホールの内部において前記第１金属膜の上に埋め込まれた第２金属膜と、
    前記層間絶縁膜の上に設けられ、前記第１コンタクトホールにおいて前記第２半導体領域および前記第３半導体領域を介して前記第１半導体領域に電気的に接続され、かつ前記第２コンタクトホールにおいて前記第２金属膜および前記第１金属膜を介して前記第４半導体領域に電気的に接続された第１電極と、
    前記半導体基板の第２主面に設けられた第２電極と、
    前記第１半導体領域と前記第５半導体領域との間に設けられた、前記第５半導体領域よりも不純物濃度の高い第１導電型の第８半導体領域と、
    前記第４半導体領域の内部に、前記半導体基板の第１主面から離れて設けられ、深さ方向に前記第２コンタクトホールに対向する、前記第５半導体領域よりも不純物濃度の高い第１導電型の第９半導体領域と、
    前記終端領域において、前記半導体基板の第１主面上に絶縁層を介して設けられ、深さ方向に前記絶縁層を挟んで前記第４半導体領域と対向する、前記ゲート電極が電気的に接続されたゲートランナーと、
    を備え、
    前記第９半導体領域は、前記活性領域側から前記ゲートランナー側へ延在し、前記ゲートランナーよりも前記活性領域側で終端していることを特徴とする半導体装置。
14. 前記第９半導体領域は、前記半導体基板の第１主面から前記第８半導体領域と同じ深さに位置することを特徴とする請求項１３に記載の半導体装置。
15. 前記第９半導体領域は、前記半導体基板の第１主面から前記第８半導体領域よりも浅い深さに位置することを特徴とする請求項１３に記載の半導体装置。
16. 第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
    前記活性領域の周囲を囲む終端領域と、
    前記活性領域において、前記半導体基板の第１主面側の表面層に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
    前記終端領域において、前記半導体基板の第１主面側の表面層に選択的に設けられた第２導電型の第４半導体領域と、
    前記半導体基板の、前記第１半導体領域および前記第４半導体領域以外の領域である第１導電型の第５半導体領域と、
    前記第１半導体領域の、前記第５半導体領域と前記第２半導体領域の間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
    前記半導体基板の第１主面上に設けられ、前記第２半導体領域、前記第３半導体領域、
    前記第４半導体領域および前記ゲート電極を覆う層間絶縁膜と、
    前記層間絶縁膜に開口され、前記第２半導体領域および前記第３半導体領域を露出する第１コンタクトホールと、
    前記層間絶縁膜に開口され、それぞれ前記第４半導体領域を選択的に露出する複数の第２コンタクトホールと、
    前記第２コンタクトホールの内壁に沿って設けられ、前記半導体基板とオーミック接触する第１金属膜と、
    前記第２コンタクトホールの内部において前記第１金属膜の上に埋め込まれた第２金属膜と、
    前記層間絶縁膜の上に設けられ、前記第１コンタクトホールにおいて前記第２半導体領域および前記第３半導体領域を介して前記第１半導体領域に電気的に接続され、かつ前記第２コンタクトホールにおいて前記第２金属膜および前記第１金属膜を介して前記第４半導体領域に電気的に接続された第１電極と、
    前記半導体基板の第２主面に設けられた第２電極と、
    前記第１半導体領域と前記第５半導体領域との間に設けられた、前記第５半導体領域よりも不純物濃度の高い第１導電型の第８半導体領域と、
    前記第４半導体領域の内部に、前記半導体基板の第１主面から離れて設けられ、深さ方向に前記第２コンタクトホールに対向する、前記第５半導体領域よりも不純物濃度の高い第１導電型の第９半導体領域と、
    を備え、
    前記第９半導体領域は、前記半導体基板の第１主面から前記第８半導体領域よりも浅い深さに位置することを特徴とする半導体装置。
17. 前記第１半導体領域の上面から前記第５半導体領域に達するトレンチをさらに備え、
    前記ゲート絶縁膜は、前記トレンチの内壁に沿って設けられ、
    前記ゲート電極は、前記トレンチの内部において前記ゲート絶縁膜の内側に埋め込まれ、
    前記トレンチは、前記半導体基板の第１主面に平行な方向に延びるストライプ状に配置され、
    すべての隣り合う前記トレンチ間に前記第２半導体領域が設けられていることを特徴とする請求項１３～１６のいずれか一つに記載の半導体装置。

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